CN109904231B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。该半导体器件包括：半导体衬底；在该半导体衬底上的半导体鳍片；以及在该半导体鳍片上的栅极结构，该栅极结构包括：在该半导体鳍片表面的一部分上的栅极电介质层，以及在该栅极电介质层上的栅极；该栅极包括：在该栅极电介质层之上的金属栅极层和在该金属栅极层至少一侧的侧面上的半导体层；该半导体层包含掺杂剂，其中，该掺杂剂的导电类型与该半导体鳍片的导电类型相反。本发明能够改善器件的功函数，从而提高器件工作的电流特性，降低短沟道效应和漏电流。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
目前，随着半导体器件的逐渐减小，短沟道效应(the short channel effect，简称为SCE)变得越来越严重。因而，为了改善核心器件的短沟道效应，目前已经建立了超浅(ultra shallow)结和突变结。
为了增强器件性能，下一代技术的一个方向是使用FinFET(Fin Field-EffectTransistor，鳍式场效应晶体管)器件，该FinFET器件可以缓解短沟道效应。但是，为了满足FinFET器件的要求，需要在器件性能和短沟道效应的控制方面进行权衡，这变成一个越来越有挑战性的问题。为了克服这个问题，技术人员做出了更多的努力。例如，可以通过使用非晶化离子注入的共同离子注入(co-implant)工艺或者应力效应等来优化LDD(LightlyDoped Drain，轻掺杂漏极)和环状掺杂区(halo doping)的形貌，从而改善器件性能。
然而，上述措施在改善器件性能方面的效果有限。FinFET器件在一定程度上仍然会有短沟道效应，而且漏电流也较大，器件工作的电流特性也较差。而且，现有的器件尺寸越小，金属栅极的边缘部分与中部部分的不一致性越明显，造成边缘效应，即金属栅极的边缘部分的栅极控制能力要弱于金属栅极的中部部分的栅极控制能力。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明一个实施例的目的之一是：提供一种半导体器件的结构，能够改善器件的功函数，从而提高器件工作的电流特性，降低短沟道效应和漏电流。
根据本发明的第一方面，提供了一种半导体器件，包括：半导体衬底；在所述半导体衬底上的半导体鳍片；以及在所述半导体鳍片上的栅极结构，所述栅极结构包括：在所述半导体鳍片表面的一部分上的栅极电介质层，以及在所述栅极电介质层上的栅极；所述栅极包括：在所述栅极电介质层之上的金属栅极层和在所述金属栅极层至少一侧的侧面上的半导体层；所述半导体层包含掺杂剂，其中，所述掺杂剂的导电类型与所述半导体鳍片的导电类型相反。
在一个实施例中，所述半导体鳍片的导电类型为N型，所述掺杂剂的导电类型为P型，所述掺杂剂包括硼；或者，所述半导体鳍片的导电类型为P型，所述掺杂剂的导电类型为N型，所述掺杂剂包括磷或砷。
在一个实施例中，所述掺杂剂的掺杂浓度的范围为1×1020atoms/cm3至1×1021atoms/cm3。
在一个实施例中，所述半导体层位于所述金属栅极层的两侧的侧面上。
在一个实施例中，所述半导体层的材料包括：多晶硅或非晶硅。
在一个实施例中，所述半导体器件还包括：分别在所述栅极结构两侧的侧面上的间隔物层；以及包围所述间隔物层和所述栅极结构的层间电介质层。
在上述实施例中，半导体器件包括在金属栅极层至少一侧的侧面上的掺杂的半导体层，其中，该半导体层所包含的掺杂剂的导电类型与半导体鳍片的导电类型相反，这能够改善器件的功函数，从而提高器件工作的电流特性，降低短沟道效应和漏电流。
根据本发明的第二方面，提供了一种半导体器件，包括：半导体衬底；在所述半导体衬底上的半导体鳍片；以及在所述半导体鳍片上的栅极结构，所述栅极结构包括：在所述半导体鳍片表面的一部分上的栅极电介质层，以及在所述栅极电介质层上的栅极；所述栅极包括：在所述栅极电介质层之上的金属栅极层和在所述金属栅极层至少一侧的侧面上的金属硅化物层；所述金属硅化物层包含掺杂剂，其中，所述掺杂剂的导电类型与所述半导体鳍片的导电类型相反。
在一个实施例中，所述半导体鳍片的导电类型为N型，所述掺杂剂的导电类型为P型，所述掺杂剂包括硼；或者，所述半导体鳍片的导电类型为P型，所述掺杂剂的导电类型为N型，所述掺杂剂包括磷或砷。
在一个实施例中，所述掺杂剂的掺杂浓度的范围为1×1020atoms/cm3至1×1021atoms/cm3。
在一个实施例中，所述金属硅化物层位于所述金属栅极层的两侧的侧面上。
在一个实施例中，所述金属硅化物层的材料包括：硅化镍。
在一个实施例中，所述半导体器件还包括：分别在所述栅极结构两侧的侧面上的间隔物层；以及包围所述间隔物层和所述栅极结构的层间电介质层。
在上述实施例中，该半导体器件包括在金属栅极层至少一侧的侧面上的金属硅化物层，其中，该金属硅化物层所包含的掺杂剂的导电类型与半导体鳍片的导电类型相反，这能够改善器件的功函数，从而提高器件工作的电流特性，降低短沟道效应和漏电流。
根据本发明的第三方面，提供了一种半导体器件的制造方法，包括：提供半导体结构，所述半导体结构包括：半导体衬底；在所述半导体衬底上的半导体鳍片；以及在所述半导体鳍片上的伪栅极结构，所述伪栅极结构包括：在所述半导体鳍片表面的一部分上的栅极电介质层，以及在所述栅极电介质层上的半导体层；所述半导体层包含掺杂剂，其中，所述掺杂剂的导电类型与所述半导体鳍片的导电类型相反；分别在所述半导体层两侧的侧面上形成间隔物层；形成包围所述间隔物层和所述伪栅极结构的层间电介质层，所述层间电介质层露出所述半导体层的上表面；部分地刻蚀所述半导体层以去除所述半导体层的一部分，从而形成露出所述栅极电介质层的开口，所述半导体层的剩余部分在所述间隔物层的侧面上；以及在所述开口中填充金属栅极层。
在一个实施例中，所述半导体鳍片的导电类型为N型，所述掺杂剂的导电类型为P型，所述掺杂剂包括硼；或者，所述半导体鳍片的导电类型为P型，所述掺杂剂的导电类型为N型，所述掺杂剂包括磷或砷。
在一个实施例中，所述掺杂剂的掺杂浓度的范围为1×1020atoms/cm3至1×1021atoms/cm3。
在一个实施例中，所述半导体层的剩余部分位于所述金属栅极层的两侧的侧面上。
在一个实施例中，所述半导体层的材料包括：多晶硅或非晶硅。
在一个实施例中，在所述开口中填充金属栅极层之前，所述方法还包括：对所述半导体层的剩余部分执行金属化以形成金属硅化物层。
在一个实施例中，所述金属硅化物层的材料包括：硅化镍。
在上述制造方法中，通过部分地刻蚀半导体层以去除该半导体层的一部分，从而形成露出栅极电介质层的开口，然后在开口中填充金属栅极层，从而使得所形成的半导体器件包括在金属栅极层至少一侧的侧面上的掺杂的半导体层，这能够改善器件的功函数，从而提高器件工作的电流特性，降低短沟道效应和漏电流。
进一步地，通过对半导体层的剩余部分执行金属化从而形成金属硅化物层，这可以进一步改善半导体器件的功函数，从而进一步提高器件工作的电流特性，降低短沟道效应和漏电流。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明一个实施例的半导体器件的制造方法的流程图。
图2是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图3是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图4是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图5是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图6是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图7是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图8是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图9是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图10是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图11是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图12A是示出根据本发明一些实施例的半导体器件的工作过程中的漏电流与工作阈值电压的关系曲线图。
图12B是示出根据本发明一些实施例的半导体器件的工作过程中的漏电流与工作电流的关系曲线图。
图12C是示出根据本发明一些实施例的半导体器件的工作过程中的工作阈值电压与工作电流的关系曲线图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是示出根据本发明一个实施例的半导体器件的制造方法的流程图。图2至图8是示意性地示出根据本发明一个实施例的半导体器件的制造过程中若干阶段的结构的横截面图。下面结合图1以及图2至图8详细描述根据本发明一个实施例的半导体器件的制造过程。
如图1所示，在步骤S101，提供半导体结构，该半导体结构包括：半导体衬底；在该半导体衬底上的半导体鳍片；以及在该半导体鳍片上的伪栅极结构，该伪栅极结构包括：在该半导体鳍片表面的一部分上的栅极电介质层，以及在该栅极电介质层上的半导体层；该半导体层包含掺杂剂，其中，该掺杂剂的导电类型与该半导体鳍片的导电类型相反。
图2是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S101的结构的横截面图。如图2所示，提供半导体结构。该半导体结构可以包括：半导体衬底(例如硅衬底)21；在该半导体衬底21上的半导体鳍片(例如硅鳍片)22；以及在该半导体鳍片22上的伪栅极结构。该伪栅极结构可以包括：在该半导体鳍片22表面的一部分上的栅极电介质层(例如二氧化硅等)231，以及在该栅极电介质层231上的半导体层232。例如，该半导体层232的材料可以包括：多晶硅或非晶硅等。该半导体层232包含掺杂剂(即该半导体层是掺杂的半导体层)，其中，该掺杂剂的导电类型与该半导体鳍片22的导电类型相反。
在一个实施例中，该半导体鳍片22的导电类型可以为N型(即将要形成的半导体器件可以是PMOS器件)，该掺杂剂的导电类型可以为P型。例如该掺杂剂可以包括硼。在另一个实施例中，该半导体鳍片22的导电类型可以为P型(即将要形成的半导体器件可以是NMOS器件)，该掺杂剂的导电类型可以为N型。例如该掺杂剂可以包括磷或砷。
在一个实施例中，掺杂剂的掺杂浓度的范围可以为：1×1020atoms/cm3至1×1021atoms/cm3。例如，掺杂剂的掺杂浓度可以为3×1020atoms/cm3、5×1020atoms/cm3或8×1020atoms/cm3等。
可选地，如图2所示，该半导体结构还可以包括在半导体衬底21上且在半导体鳍片22周围的沟槽隔离部24。该沟槽隔离部24可以包括在半导体鳍片22周围的沟槽和填充沟槽的沟槽绝缘物层。可选地，该半导体结构还可以包括在半导体鳍片中形成的LDD区域(图中未示出)。
需要说明的是，图1中的虚线仅是为了方便示出不同的结构部分(例如半导体衬底和半导体鳍片)，实际中并不是一定存在该虚线，以下附图类似。
回到图1，在步骤S102，分别在半导体层两侧的侧面上形成间隔物层。
图3是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S102的结构的横截面图。如图3所示，分别在半导体层232两侧的侧面上形成间隔物层35。如图3所示，该间隔物层35包括两个部分，分别在半导体层232两侧的侧面上。例如，该间隔物层35的材料可以包括：二氧化硅和/或氮化硅等。
可选地，该方法还可以包括：例如通过外延生长工艺分别在伪栅极结构两侧形成至少部分地位于半导体鳍片中的源极361和漏极362。间隔物层35将源极361和漏极362分别与半导体层232隔离开。该半导体层232的掺杂剂的导电类型与源极361和漏极362的导电类型相同。在一些实施例中，在形成间隔物层的过程中可以形成多层的间隔物层，从而增大源极/漏极与栅极的距离，降低源极/漏极与栅极的寄生电容。
回到图1，在步骤S103，形成包围间隔物层和伪栅极结构的层间电介质层，该层间电介质层露出半导体层的上表面。
图4是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S103的结构的横截面图。如图4所示，形成包围间隔物层35和伪栅极结构的层间电介质层40，该层间电介质层40露出半导体层232的上表面。例如该层间电介质层40的材料可以包括二氧化硅。例如，可以在图3所示的结构上沉积层间电介质层，然后对该层间电介质层执行平坦化(例如CMP(Chemical Mechanical Planarization，化学机械平坦化))以露出半导体层232的上表面。
可选地，可以在外延生长源极和漏极之后的半导体结构上沉积接触刻蚀停止层(Contact Etch Stop Layer，简称为CESL)(图中未示出)，然后再沉积层间电介质层。
回到图1，在步骤S104，部分地刻蚀半导体层以去除该半导体层的一部分，从而形成露出栅极电介质层的开口，该半导体层的剩余部分在间隔物层的侧面上。
图5至图7是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S104的若干阶段的结构的横截面图。下面结合图5至图7详细描述根据本发明一个实施例的步骤S104的过程。
如图5所示，在图4所示的结构上形成图案化的掩模层(例如光刻胶)51，该图案化的掩模层51露出半导体层232的部分上表面。在该实施例中，该掩模层51露出了半导体层的在中部的部分而覆盖了半导体层的在中部部分两侧的部分。在另一个实施例中，该掩模层51可以露出半导体层的在中部的部分和在中部部分一侧的部分而覆盖半导体层的在中部部分另一侧的部分。
接下来，如图6所示，以掩模层51作为掩模，(例如通过干法刻蚀工艺)部分地刻蚀半导体层232以去除该半导体层232的一部分(例如中部部分)，从而形成露出栅极电介质层231的开口62，该半导体层232的剩余部分在间隔物层的侧面上。在该实施例中，该半导体层232的剩余部分位于间隔物层35的两个部分的侧面上。在另一个实施例中，该半导体层232的剩余部分可以位于间隔物层35的一个部分的侧面上。
接下来，去除掩模层51，从而形成如图7所示的结构。
需要说明的是，虽然在图5至图7的步骤中，半导体层232的剩余部分位于间隔物层35的两个部分的侧面上，但是本发明的范围并不仅限于此，例如可以对半导体层的中部部分和中部部分一侧的部分进行去除，而只保留中部部分另一侧的部分，即半导体层232的剩余部分仅在间隔物层35的一个部分的侧面上。
回到图1，在步骤S105，在开口中填充金属栅极层。
图8是示意性地示出根据本发明一个实施例的半导体器件的制造过程中在步骤S105的结构的横截面图。如图8所示，例如通过沉积工艺在开口62中填充金属栅极层73。可选地，还可以对金属栅极层执行平坦化工艺。例如该金属栅极层73可以包括钨等金属。在一个实施例中，半导体层232的剩余部分位于金属栅极层73的两侧的侧面上。在该步骤中形成了栅极，该栅极包括：在栅极电介质层231之上的金属栅极层73和在该金属栅极层73至少一侧(例如两侧)的侧面上的半导体层232。
至此，提供了根据本发明一个实施例的半导体器件的制造方法。在该制造方法中，通过部分地刻蚀半导体层以去除该半导体层的一部分，从而形成露出栅极电介质层的开口，然后在开口中填充金属栅极层，从而使得所形成的半导体器件包括在金属栅极层至少一侧的侧面上的掺杂的半导体层，其中，该半导体层所包含的掺杂剂的导电类型与半导体鳍片的导电类型相反，这能够改善器件的功函数，从而提高器件工作的电流特性，降低短沟道效应和漏电流。另外，上述方法还能够有效解决小尺寸器件中金属栅工艺的不一致性，特别是边缘效应。
由上述制造方法，还形成了根据本发明一个实施例的半导体器件。如图8所示，该半导体器件可以包括：半导体衬底21；在该半导体衬底21上的半导体鳍片22；以及在该半导体鳍片22上的栅极结构。该栅极结构可以包括：在该半导体鳍片22表面的一部分上的栅极电介质层231，以及在该栅极电介质层231上的栅极。该栅极可以包括：在该栅极电介质层231之上的金属栅极层73和在该金属栅极层73至少一侧的侧面上的半导体层232。例如该半导体层232可以位于金属栅极层73的两侧的侧面上。该半导体层232的材料可以包括：多晶硅或非晶硅等。该半导体层232包含掺杂剂，其中，该掺杂剂的导电类型与该半导体鳍片22的导电类型相反。
在该实施例中，该半导体器件包括：在金属栅极层至少一侧的侧面上的掺杂的半导体层，其中，该半导体层所包含的掺杂剂的导电类型与半导体鳍片的导电类型相反，这能够改善器件的功函数，从而提高器件工作的电流特性，降低短沟道效应和漏电流。另外，这还能够有效解决小尺寸器件中金属栅工艺的不一致性，特别是边缘效应。
在一个实施例中，该半导体鳍片22的导电类型可以为N型(即半导体器件可以是PMOS器件)，该掺杂剂的导电类型可以为P型。例如该掺杂剂可以包括硼。因此，对于PMOS器件(其中半导体鳍片22的导电类型为N型)，掺杂剂的导电类型为P型(即掺杂剂为P型掺杂剂)，这可以使得半导体层232具有更加靠近价带的费米能级，增大PMOS器件的功函数，而PMOS器件的功函数值越大，越能够提高器件工作的电流特性，并降低短沟道效应和漏电流，而且能够有效解决小尺寸器件中金属栅工艺的不一致性，特别是边缘效应。
在另一个实施例中，该半导体鳍片22的导电类型可以为P型(即半导体器件可以是NMOS器件)，该掺杂剂的导电类型可以为N型(即掺杂剂为N型掺杂剂)。例如该掺杂剂可以包括磷或砷。因此，对于NMOS器件(其中半导体鳍片22的导电类型为P型)，掺杂剂的导电类型为N型，这可以使得半导体层232具有更加靠近导带的费米能级，减小NMOS器件的功函数，而NMOS器件的功函数值越小，越能够提高器件工作的电流特性，并降低短沟道效应和漏电流，而且能够有效解决小尺寸器件中金属栅工艺的不一致性，特别是边缘效应。
在一个实施例中，掺杂剂的掺杂浓度的范围可以为：1×1020atoms/cm3至1×1021atoms/cm3。例如，掺杂剂的掺杂浓度可以为3×1020atoms/cm3、5×1020atoms/cm3或8×1020atoms/cm3等。
在一个实施例中，如图8所示，该半导体器件还可以包括：分别在栅极结构两侧的侧面上的间隔物层35。例如，该间隔物层35位于半导体层232的侧面上。如图8所示，该半导体器件还可以包括：包围间隔物层35和栅极结构的层间电介质层40。
可选地，如图8所示，该半导体器件还可以包括：分别在栅极结构两侧且至少部分地位于半导体鳍片22中的源极361和漏极362。间隔物层35将源极361和漏极362分别与栅极结构隔离开。较宽的多层的间隔物层可以降低源极/漏极与栅极之间的寄生电容。该半导体层232的掺杂剂的导电类型与源极361/漏极362的导电类型相同。
可选地，如图8所示，该半导体器件还可以包括：在半导体衬底21上且在半导体鳍片22周围的沟槽隔离部24。
在本发明的一个实施例中，在开口中填充金属栅极层之前，所述制造方法还可以包括：对半导体层的剩余部分执行金属化以形成金属硅化物层。
图9至图11是示意性地示出根据本发明另一个实施例的半导体器件的制造过程中若干阶段的结构的横截面图。下面结合图9至图11详细描述根据本发明另一个实施例的半导体器件的制造过程。
如图9所示，在前面所述的步骤S104之后，例如通过沉积工艺在半导体层(例如多晶硅或非晶硅)232的剩余部分上形成金属层85。例如该金属层85的材料可以是镍(Ni)等。
接下来，如图10所示，对图9所示的结构执行热处理，从而使得半导体层232的剩余部分与金属层85发生反应从而形成金属硅化物层96。例如该热处理的温度范围可以是300℃至400℃。例如该金属硅化物层96的材料可以包括：硅化镍(NiSi)等。
上述实施例实现了对半导体层232的剩余部分执行金属化以形成金属硅化物层96的过程。
接下来，如图11所示，在开口62中填充金属栅极层73。
至此，提供了根据本发明另一个实施例的半导体器件的制造方法。在该方法中，在部分地刻蚀半导体层形成开口后，对半导体层的剩余部分执行金属化以形成金属硅化物层，然后在开口中填充金属栅极层。通过对半导体层的剩余部分执行金属化从而形成金属硅化物层，可以进一步改善半导体器件的功函数，从而进一步提高器件工作的电流特性，降低短沟道效应和漏电流，而且能够进一步有效解决小尺寸器件中金属栅工艺的不一致性，特别是边缘效应。
由上述制造方法，还形成了根据本发明另一个实施例的半导体器件。如图11所示，该半导体器件可以包括：半导体衬底21；在该半导体衬底21上的半导体鳍片22；以及在该半导体鳍片22上的栅极结构。该栅极结构可以包括：在该半导体鳍片22表面的一部分上的栅极电介质层231，以及在该栅极电介质层231上的栅极。该栅极可以包括：在该栅极电介质层231之上的金属栅极层73和在该金属栅极层73至少一侧的侧面上的金属硅化物层96。例如该金属硅化物层96可以位于该金属栅极层73的两侧的侧面上。例如，该金属硅化物层96的材料可以包括：硅化镍。该金属硅化物层96包含掺杂剂，其中，该掺杂剂的导电类型与半导体鳍片22的导电类型相反。
在上述实施例中，该半导体器件包括在金属栅极层至少一侧的侧面上的金属硅化物层，其中，该金属硅化物层所包含的掺杂剂的导电类型与半导体鳍片的导电类型相反，这能够进一步改善器件的功函数，从而提高器件工作的电流特性，降低短沟道效应和漏电流。另外，这还能够有效解决小尺寸器件中金属栅工艺的不一致性，特别是边缘效应。
在一个实施例中，该半导体鳍片22的导电类型可以为N型(即半导体器件可以是PMOS器件)，该掺杂剂的导电类型可以为P型。例如该掺杂剂可以包括硼。
在另一个实施例中，该半导体鳍片22的导电类型可以为P型(即半导体器件可以是NMOS器件)，该掺杂剂的导电类型可以为N型。例如该掺杂剂可以包括磷或砷。
在一个实施例中，掺杂剂的掺杂浓度的范围可以为：1×1020atoms/cm3至1×1021atoms/cm3。例如，掺杂剂的掺杂浓度可以为3×1020atoms/cm3、5×1020atoms/cm3或8×1020atoms/cm3等。
在一个实施例中，如图11所示，该半导体器件还可以包括：分别在栅极结构两侧的侧面上的间隔物层35；以及包围该间隔物层35和栅极结构的层间电介质层40。
与图8所示的半导体器件类似地，图11所示的半导体器件还可以包括源极361、漏极362以及沟槽隔离部24等，这些结构在前面已经详细描述，这里不再赘述。
图12A至图12C分别示出根据本发明一些实施例的半导体器件的工作特性曲线。其中，PSVT表示一种PMOS器件；WF表示半导体器件的功函数所对应的阈值电压；WF+50mV表示半导体器件的功函数所对应的阈值电压改善50mV(即增加50mV)；WF+100mV表示半导体器件的功函数所对应的阈值电压改善100mV(即增加100mV)；WF+150mV表示半导体器件的功函数所对应的阈值电压改善150mV(即增加150mV)；IOFF表示半导体器件的漏电流；VTSAT表示半导体器件的工作阈值电压；IDSAT表示半导体器件的工作电流。下面分别结合图12A至图12C来描述半导体器件的工作特性。
图12A是示出根据本发明一些实施例的半导体器件的工作过程中的漏电流(IOFF)与工作阈值电压(VTSAT)的关系曲线图。从图12A可以看出，半导体器件的功函数改善得越多，在相同工作阈值电压条件下的漏电流越小，因此半导体器件的性能越好。
图12B是示出根据本发明一些实施例的半导体器件的工作过程中的漏电流(IOFF)与工作电流(IDSAT)的关系曲线图。从图12B可以看出，半导体器件的功函数改善得越多，漏电流越小，而工作电流越大，因此半导体器件的性能越好。
图12C是示出根据本发明一些实施例的半导体器件的工作过程中的工作阈值电压(VTSAT)与工作电流(IDSAT)的关系曲线图。从图12C可以看出，半导体器件的功函数改善得越多，在相同工作阈值电压条件下的工作电流越大，因此半导体器件的性能越好。
从上面的各个关系曲线图可以看出，半导体器件的功函数改善得越多(例如PMOS器件的功函数越大或NMOS器件的功函数越小)，半导体器件的漏电流越小，器件的工作电流特性也越好，从而能够降低短沟道效应，提高半导体器件的性能。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (19)

1.一种半导体器件，其特征在于，包括：
半导体衬底；
在所述半导体衬底上的半导体鳍片；以及
在所述半导体鳍片上的栅极结构，所述栅极结构包括：在所述半导体鳍片表面的一部分上的栅极电介质层，以及在所述栅极电介质层上的栅极；所述栅极包括：在所述栅极电介质层之上的金属栅极层和在所述金属栅极层至少一侧的侧面上的半导体层，其中，所述金属栅极层和所述半导体层直接位于所述栅极电介质层的表面上；所述半导体层包含掺杂剂，其中，所述掺杂剂的导电类型与所述半导体鳍片的导电类型相反。
2.根据权利要求1所述的半导体器件，其特征在于，
所述半导体鳍片的导电类型为N型，所述掺杂剂的导电类型为P型，所述掺杂剂包括硼；或者，
所述半导体鳍片的导电类型为P型，所述掺杂剂的导电类型为N型，所述掺杂剂包括磷或砷。
3.根据权利要求1所述的半导体器件，其特征在于，
所述掺杂剂的掺杂浓度的范围为1×1020atoms/cm3至1×1021atoms/cm3。
4.根据权利要求1所述的半导体器件，其特征在于，
所述半导体层位于所述金属栅极层的两侧的侧面上。
5.根据权利要求1所述的半导体器件，其特征在于，
所述半导体层的材料包括：多晶硅或非晶硅。
6.根据权利要求1所述的半导体器件，其特征在于，还包括：
分别在所述栅极结构两侧的侧面上的间隔物层；以及
包围所述间隔物层和所述栅极结构的层间电介质层。
7.一种半导体器件，其特征在于，包括：
半导体衬底；
在所述半导体衬底上的半导体鳍片；以及
在所述半导体鳍片上的栅极结构，所述栅极结构包括：在所述半导体鳍片表面的一部分上的栅极电介质层，以及在所述栅极电介质层上的栅极；所述栅极包括：在所述栅极电介质层之上的金属栅极层和在所述金属栅极层至少一侧的侧面上的金属硅化物层，其中，所述金属栅极层和所述金属硅化物层直接位于所述栅极电介质层的表面上；所述金属硅化物层包含掺杂剂，其中，所述掺杂剂的导电类型与所述半导体鳍片的导电类型相反。
8.根据权利要求7所述的半导体器件，其特征在于，
所述半导体鳍片的导电类型为N型，所述掺杂剂的导电类型为P型，所述掺杂剂包括硼；或者，
所述半导体鳍片的导电类型为P型，所述掺杂剂的导电类型为N型，所述掺杂剂包括磷或砷。
9.根据权利要求7所述的半导体器件，其特征在于，
所述掺杂剂的掺杂浓度的范围为1×1020atoms/cm3至1×1021atoms/cm3。
10.根据权利要求7所述的半导体器件，其特征在于，
所述金属硅化物层位于所述金属栅极层的两侧的侧面上。
11.根据权利要求7所述的半导体器件，其特征在于，
所述金属硅化物层的材料包括：硅化镍。
12.根据权利要求7所述的半导体器件，其特征在于，还包括：
分别在所述栅极结构两侧的侧面上的间隔物层；以及
包围所述间隔物层和所述栅极结构的层间电介质层。
13.一种半导体器件的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：半导体衬底；在所述半导体衬底上的半导体鳍片；以及在所述半导体鳍片上的伪栅极结构，所述伪栅极结构包括：在所述半导体鳍片表面的一部分上的栅极电介质层，以及在所述栅极电介质层上的半导体层；所述半导体层包含掺杂剂，其中，所述掺杂剂的导电类型与所述半导体鳍片的导电类型相反；
分别在所述半导体层两侧的侧面上形成间隔物层；
形成包围所述间隔物层和所述伪栅极结构的层间电介质层，所述层间电介质层露出所述半导体层的上表面；
部分地刻蚀所述半导体层以去除所述半导体层的一部分，从而形成露出所述栅极电介质层的开口，所述半导体层的剩余部分在所述间隔物层的侧面上；以及
在所述开口中填充金属栅极层。
14.根据权利要求13所述的方法，其特征在于，
所述半导体鳍片的导电类型为N型，所述掺杂剂的导电类型为P型，所述掺杂剂包括硼；或者，
所述半导体鳍片的导电类型为P型，所述掺杂剂的导电类型为N型，所述掺杂剂包括磷或砷。
15.根据权利要求13所述的方法，其特征在于，
所述掺杂剂的掺杂浓度的范围为1×1020atoms/cm3至1×1021atoms/cm3。
16.根据权利要求13所述的方法，其特征在于，
所述半导体层的剩余部分位于所述金属栅极层的两侧的侧面上。
17.根据权利要求13所述的方法，其特征在于，
所述半导体层的材料包括：多晶硅或非晶硅。
18.根据权利要求17所述的方法，其特征在于，在所述开口中填充金属栅极层之前，所述方法还包括：
对所述半导体层的剩余部分执行金属化以形成金属硅化物层。
19.根据权利要求18所述的方法，其特征在于，
所述金属硅化物层的材料包括：硅化镍。
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