DE102013106621B3 - Finnenform für Feldeffekttransistoren und Verfahren zu deren Bildung - Google Patents

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Abstract

Ein Fin-Feldeffekt-Transistor (finFET) und ein Verfahren zu dessen Bildung wird vorgeschlagen. Eine Gateelektrode ist über einer oder mehrere Finnen ausgebildet. Kerben sind in den Enden der Gateelektrode entlang einer Basis der Gateelektrode ausgebildet. Optional kann eine darunterliegende dielektrische Schicht, etwa eine flache Grabenisolation, unter der Kerbe vertieft sein, wodurch die Spaltenfüllungsprobleme reduziert werden.

Description

  • Die beherrschende Halbleitertechnologie, die zur Herstellung von ultrahoch integrierten Schaltungen (ULSI) verwendet wird, ist der Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET). Die Reduktion der Größe von MOSFET hat zu einer ständigen Verbesserung der Geschwindigkeit, der Eigenschaft, der Schaltungsdichte und der Kosten pro Einheit während der vergangenen Jahrzehnte geführt. Da die Gatelänge bei den üblichen MOSFET reduziert ist, wirken die Source und Drain zunehmend mit dem Kanal zusammen und haben einen zunehmenden Einfluss auf das Kanalpotential. Infolgedessen leidet ein Transistor mit einer kurzen Gatelänge an Problemen in Bezug auf die Unfähigkeit des Gates, den Ein- und Ausschaltzustand des Kanals wesentlich zu steuern.
  • Phänomene wie eine verringerte Gatesteuerung, die bei Transistoren mit kurzen Kanallängen auftreten, werden als Short-Channel-Effekte bezeichnet. Eine erhöhte Konzentration der Dotierung des Körpers, eine reduzierte Dicke des Gate-Oxids und ultraflache Source/Drain-Verbindungen sind Wege, um die Short-Channel-Effekte zu unterdrücken. Bei Einheiten, die in den Bereich unter 30 nm kommen, werden Versuche einschließlich der Verwendung von Finnen-Feld-Effekt-Transistoren (FinFET) untersucht, um die Short-Channel-Effekte zu verbessern.
  • Im Allgemeinen weisen FinFET erhabene Source/Drain-Bereiche mit einem oder mehreren erhöhten Kanalbereichen, die als eine Finne bezeichnet werden, auf.
  • Ein Gatedielektrikum und eine Gateelektrode sind über der Finne ausgebildet. Es hat sich gezeigt, dass FinFET eine verbesserte Skalierbarkeit bieten, da die designerischen Anforderungen sinken und eine bessere Kurz-Kanalsteuerung erreicht wird.
  • Die US 2007/0241414 A1 beschreibt einen FinFET, dessen Gateelektroden eine sogenannte notch-gate Form (Kerben-Gateform) haben, wobei ein Bereich der Elektroden, der mit dem Gateisolationsfilm in Kontakt ist, kürzer ist als der obere Teil des Gates. Die Kerben werden durch gezieltes Ätzen der Gateelektrodenschicht mit und ohne Seitenwand-Schutzschicht ausgebildet.
  • Die US 2009/0134454 A1 beschreibt ebenfalls FinFETs mit einer dielektrischen Schicht zwischen den Finnen, wobei im Gate der FinFETs Kerben ausgebildet werden, um dieses Gate als günstige Implantationsmaske zu verwenden.
  • Die US 2006/0138553 A1 beschreibt ebenfalls FinFETs, wobei Opfergateelektroden über Finnen ausgebildet werden. Diese werden mithilfe von Masken geätzt.
  • Die US 2010/0203717 A1 beschreibt ein Cut-First Verfahren und erläutert das Bilden von Gate-Linien mit nachfolgendem Cut bzw. Schnitt zu getrennten Gateelektroden. Kerben werden dabei nicht gebildet.
  • Die Erfindung sieht ein Verfahren zum Bilden eines FinFET gemäß Patentanspruch 1 und einen FinFET gemäß Patentanspruch 11 vor. Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • KURZE ERLÄUTERUNG DER ZEICHNUNGEN
  • Für ein besseres Verständnis der vorliegenden Erfindung und deren Vorteil wird jetzt auf die nachfolgenden Beschreibungen Bezug genommen, die in Verbindung mit den beiliegenden Zeichnungen zu sehen sind. Dabei zeigt bzw. zeigen:
  • 1A–1C, 2A–2C, 3A–3C, 4A–4C und 5A–5C verschiedene Ansichten während verschiedener Verarbeitungsschritte während des Bildens eines FinFET in Übereinstimmung mit einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
  • 6 eine vergrößerte Ansicht einer Kerbe, die in einer Gateelektrode in Übereinstimmung mit einem Ausführungsbeispiel ausgebildet ist;
  • 7A–7F verschiedene Formen von Kerben in Übereinstimmung mit Ausführungsbeispielen;
  • 8a–8F verschiedene Formen von Vertiefungen in Übereinstimmungen mit Ausführungsbeispielen; und
  • 9 ein Flussdiagramm, das ein Verfahren zum Bilden von FinFET in Übereinstimmung mit einem Ausführungsbeispiel darstellt.
  • EINGEHENDE BESCHREIBUNG ILLUSTRATIVER BEISPIELE
  • Ausführungsbeispiele der vorliegenden Erfindung schaffen mehrere verbesserte Verfahren für die Bildung von Halbleiterbauteilen und der sich daraus ergebenden Strukturen. Diese Ausführungsbeispiele werden unten in Zusammenhang der Bildung von FinFET Transistoren mit einer einzigen Finne oder mehreren Finnen auf einem Siliciumsubstrat diskutiert. Der Fachmann wird jedoch berücksichtigen, dass Ausführungsbeispiele der vorliegenden Erfindung mit anderen Ausbildungen verwendet werden kann, wie, beispielsweise bei Omega-FET oder Strukturen mit zwei oder mehreren Finnen.
  • Die 1A–5C zeigen ein Verfahren der Bildung von FinFET Bauteilen in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung. Es wird zunächst auf die 1A–1C Bezug genommen. Die 1C zeigt eine Draufsicht auf einen Wafer, der ein Substrat 110, eine Finne 112, eine Dielektrikumsschicht 114 und eine erste Maskenschicht 126 aufweist. In 1A ist eine Querschnittsansicht gezeigt entlang der Linie A-A von 1C und 1B ist eine Querschnittsansicht entlang der Linie B-B von 1C, die erste Maskenschicht 126 ist über einer Gateisolationsschicht 118 und einer Gateelektrodenschicht 120 ausgebildet. Die in den 1A–1C dargestellte Struktur dient lediglich der Illustration und kann durch jedes geeignete Verfahren zur Bildung eines FinFET gebildet werden.
  • Das Substrat 110 kann jedes Halbleitermaterial sein oder kann bekannte Strukturen einschl. einer gradierten Schicht oder beispielsweise ein vergrabenes Oxid aufweisen. Bei einem Ausführungsbeispiel weist das Substrat 110 ein Silikon auf, das dotiert (beispielsweise vom p-Typ, vom n-Typ oder einer Kombination daraus) oder nicht dotiert sein kann. Andere Materialien, die zur Bildung von Halbleiterbauteile geeignet sind, können verwendet werden. Andere Materialien wie Germanium, Quarz, Saphir und Glas könnten alternativ für das Substrat 110 verwendet werden. Alternativ kann das Silikonsubstrat 110 eine aktive Schicht auf einem Halbleiter-Auf-Isolator (SOI) Substrat oder eine mehrschichtige Struktur wie eine Silizium/Germaniumschicht, die auf einer Silikonschicht ausgebildet ist, sein.
  • Die Finnen 112 können beispielsweise durch Strukturieren und Ätzen des Substrats 110 durch Verwenden von photolithographischen Techniken gebildet sein. Im Allgemeinen wird eine Schicht eines photoresistiven Materials über dem Substrat 110 abgelagert. Die Schicht des photoresistiven Materials wird beleuchtet (exponiert) in Übereinstimmung mit einem gewünschten Muster (in diesem Fall den Finnen 112) und entwickelt zum Entfernen eines Abschnitts des photoresistiven Materials. Das verbleibende photoresistive Material schützt das darunterliegende Material vor den nachfolgenden Bearbeitungsschritten, wie dem Ätzen. Es sollte beachtet werden, dass andere Masken wie eine Oxid- oder Silizium-Nitridmaske auch bei dem Ätzvorgang verwendet werden können.
  • Bei anderen Ausführungsbeispielen können die Finnen 112 epitaktisch wachsen. Beispielsweise können exponierte Bereiche des darunterliegenden Materials, wie ein exponierter Bereich des Substrats 110 in einem epitakitschen Prozess zur Bildung der Finnen 112 verwendet werden. Eine Maske kann zum Steuern der Form der Finnen 112 während des epitakitschen Wachstums verwendet werden.
  • Die dielektrische Schicht 114, die als eine flache Grabenisolation (STI) um die Firmen 112 wirkt, kann durch chemische Dampfablagerung (CVD) Techniken unter Verwendung von Tetra-Ethyl-Orthosilizium (TEOS) und einem Sauerstoff als Vorläufer verwendet werden. Bei einem anderen Ausführungsbeispiel kann die dielektrische Schicht 114 durch das Implantieren durch Ionen, wie Sauerstoff, Stickstoff, Kohlenstoff oder dergleichen in das Siliziumsubstrat 110 gebildet werden. Bei einem weiteren Ausführungsbeispiel ist die dielektrische Schicht 114 die Isolationsschicht des SOI Wafers.
  • Die Gateisolationsschicht 118, die eine Elektronenverarmung verhindert, kann beispielsweise eine Oxidschicht sein, die durch einen Oxidationsvorgang, etwa einer nassen oder trockenen Oxidation in einer Umgebung, die O2, H2O, NO oder eine Kombination davon, in einer in-situ Dampferzeugungsvorgang (ISSG) in einer Umgebung von O2, H2O, NO oder eine Kombination daraus oder dergleichen gebildet werden kann. Andere Materialien, einschließlich dielektrischen Materialien mit einem hohen k-Wert, wie HfO2, HfSiO2, ZnO, ZrO2, Ta2O5, Al2O3 oder dergleichen und andere Verfahren, wie einer atomaren Schichtablagerung (ALD), einer atomaren Dampfablagerung (AVD) und dergleichen verwendet werden.
  • Die Gateelektrodenschicht 120 weist vorzugsweise ein Halbleitermaterial, wie Polysilizium, amorphes Silizium, oder dergleichen auf, das über die Firmen 112 abgelagert ist, wie in 1A gezeigt. Die Gateelektrodenschicht 120 kann dotiert oder nicht dotiert abgelagert werden. Beispielsweise weist die Gateelektrodenschicht 120 bei einem Ausführungsbeispiel Polysilizium auf, das nicht dotiert durch eine chemische Dampfablagerung bei geringem Druck (LPCVD) aufweist. Einmal aufgebracht, kann das Polysilizium mit beispielsweise Phosphorionen (oder anderen Dotanden vom P-Typ) dotiert werden zum Bilden eines PMOS Bauelements oder Bor (oder anderen Dotanden vom N-Typ) zum Bilden eines NMOS Bauteils. Das Polysilizium kann beispielsweise auch durch Ofenablagerung eines in-situ dotierten Polysiliziums abgelagert werden. Alternativ kann die Gateelektrodenschicht 120 eine Polysilizium Metalllegierung oder ein Metall-Gate mit Metallen, wie Wolfram, Nickel, Aluminium, Tantal und Titan, zum Beispiel, aufweisen.
  • Die erste Maskenschicht 126 ist eine Schutzschicht, die nachfolgend strukturiert wird, um die darunterliegenden Strukturen (d. h., die Gateelektrodenschicht 120) vor einer Entfernung während der nachfolgenden Prozesse, wie dem Ätzen oder Implantierungsschritten zu schützten. Eine derartige geeignete erste Maskenschicht 126 weist eine Oxidmaskenschicht 122 und eine Nitridmaskenschicht 124 auf, wie in den 1A–1B gezeigt ist. Die Oxidmaskenschicht 122 kann eine Siliziumoxidschicht sein, die durch CVD Techniken unter Verwendung von TEOS und Sauerstoff als ein Vorläufer sein. Die Nitridschicht kann ein Siliziumnitirid sein, das gebildet wird unter Verwendung von CVD Techniken unter Verwendung von Silan und Ammonium als Vorläufergase und Ablagerungstemperaturen im Bereich von 550° bis 900°C. Die Nitridschicht kann andere Nitrid beinhaltende Schichten, wie Siliziumoxynitrid SiOxNy, Siliziumoxide SiOxNy:Hz oder eine Kombination aufweisen.
  • Dem Fachmann ist jedoch klar, dass andere Maskierungsmaterialien und/oder Strukturen verwendet werden können zur Bildung einer Maskenschicht 126. Beispielsweise können andere Materialien, eine einzige Schicht, drei oder mehrere Schichten oder dergleichen verwendet werden.
  • Die 1A–1C zeigen weiter eine erste strukturierte Maske 230, die über die erste Maskenschicht 126 ausgebildet ist und strukturiert ist zum Definieren von Gateelektrodenlinien. Bei einem Ausführungsbeispiel ist die erste strukturierte Maske 230 eine photoresistive Maske, die durch Ablagern, Exponieren und Entwickeln einer Schicht eines photoresistiven Materials gebildet ist. Die strukturierte Schicht 230 ist zum Bilden von Gateelektrodenlinien in nachfolgenden Prozessschritten strukturiert, wie dies weiter unten in größeren Einzelheiten beschrieben werden wird.
  • Es wird jetzt auf die 2A–2C Bezug genommen. Die 2A und 2B sind Querschnittsansichten entlang der Linie A-A bzw. B-B von 2C. Gezeigt ist das Muster der ersten Maskenschicht 126 zum Definieren von Gateelektrodenlinien in Übereinstimmung mit einem Ausführungsbeispiel. Bei einem Ausführungsbeispiel, bei dem die erste Maskenschicht 126 eine Nitridmaskenschicht 124 und die erste Oxidmaskenschicht 122 aufweist, wobei die erste Maskenschicht 126 durch beispielsweise ein Nasseintauchen in Phosphorsäure (H3PO4) wässriger Fluorsäure und/oder dergleichen strukturiert sein.
  • Es ist zu beachten, dass die erste strukturierte Maske 230, d. h., die photoresistive Maske in den 2A–2C zum Zwecke der Illustration nicht dargestellt sind. Die photoresistive Maske oder Bereiche daraus können bleiben. Die Hartmaske, wie die erste Maskenschicht 126 schafft einen zusätzlichen Schutz für die darunterliegenden Bereiche während des Ätzvorgangs. Wie in 2B gezeigt, kann das Ätzen während des Musters der ersten Maskenschicht 126 dazu führen, dass die Gateelektrode 120 leicht überätzt wird.
  • Die Gateelektroden sind, wie weiter unten in größerer Einzelheit beschrieben werden wird, definiert unter Verwendung von zwei Musterungsschritten. Der erste Musterungsschritt, der oben diskutiert worden ist, bildet kontinuierliche Gatelinien. Ein zweiter Musterungsschritt, der nachfolgend unter Bezugnahme auf die 3A–4C diskutiert werden wird, führt einen Schneidvorgang aus, bei dem oben definierten Gatelinien „geschnitten” werden, wodurch die Enden der Gatelinien definiert werden.
  • Die 3A und 3B sind Querschnittsansichten entlang der Linie A-A bzw. B-B von 3C. Sie zeigen eine zweite strukturierte Maske 232, die über der ersten Maskenschicht 126 ausgebildet ist und strukturiert ist zum Definieren der Gateelektrodenenden. Bei einem Ausführungsbeispiel ist die zweite strukturierte Maske 232 eine photoresitive Maske, die durch Ablagern, Belichten und Entwickeln einer Schicht des photoresistiven Materials gebildet wird. Die zweite strukturierte Maske 232 ist strukturiert zum Definieren der Enden der Gateelektrode in der ersten Maskenschicht 126, wie des weiter unten genauer beschrieben werden wird.
  • Die zweite strukturierte Maske 232 ist, wie in 3C dargestellt, strukturiert zur Bildung einer Öffnung in Form einer Linie, die sich über mehrere Linien der ersten Maskenschicht 126 erstreckt. Bei anderen Ausführungsbeispielen können die Muster, die von der zweiten strukturierten Maske 232 gebildet werden, eine oder mehrere Öffnungen sein, wobei sich jede Öffnung über eine oder mehrere der Linien erstreckt, die von der ersten Maskenschicht 126 gebildet wird. Beispielsweise hat bei Ausführungsbeispielen jede der von der ersten Maskenschicht 126 gebildeten Linien eine kreisförmige, rechteckige oder anders geformte Öffnung, die in der zweiten strukturierten Maske 232 ausgebildet ist, wodurch die Linienenden definiert werden.
  • Die 4A und 4B sind Querschnittsansichten entlang der Linie A-A bzw. B-B von 4C. Sie zeigen einen zweiten Musterungsschritt der ersten Maskenschicht 126 zum Definieren der Gateenden. Bei einem Ausführungsbeispiel weist die erste Maskenschicht 126 die Nitridmaskenschicht 124 und die Oxidmaskenschicht 122 auf. Die erste Maskenschicht 126 kann strukturiert werden unter Verwendung von, beispielsweise, dem Eintauchen in Phosphorsäure (H3PO4) wässriger Fluorsäure und/oder dergleichen. Es ist zu beachten, dass die Reihenfolge des Musterns zur Bildung der Gateelektrodenlinien gefolgt von einer Musterung zum Schneiden der Linie lediglich für Illustrationszwecke vorgesehen wurde. Andere Ausführungsbeispiele können eine unterschiedliche Reihenfolge verwenden. Bei anderen Ausführungsbeispielen kann das Muster beispielsweise umgekehrt sein, so dass die Enden der Gateelektroden zunächst strukturiert werden, gefolgt von dem Mustern zur Bildung der Gateelektrodenlinien.
  • Die erste Maskenschicht 126 wurde, wie oben beschrieben, unter Verwendung von zwei Musterungsvorgängen strukturiert. Der erste Musterungsprozess, der unter Bezugnahme auf die 1 und 2 gezeigt ist, mustert die erste Maskenschicht 126 zum Definieren der Gateelektrodenlinien und der zweite Musterungsvorgang, der oben unter Bezugnahme auf die 3 und 4 beschrieben worden ist, schneidet das Gateelektrodenlinienmuster der ersten Maskenschicht 126 zur Bildung der Gateenden.
  • Ein Überätzen kann, wie in 4A gezeigt ist, während des Musters der Gatelinienenden ausgeführt werden. Bei einem Ausführungsbeispiel führt das Überätzen zu Vertiefungen 430, die in der Gateelektrodenschicht 120 ausgebildet ist. Bei einem Ausführungsbeispiel beträgt die Tiefe T der Gateelektrodenschicht 120 von etwa 0 bis 200 nm (0 bis etwa 2.000 Angström). Die Vertiefung 430, die während des Ätzens der Gateelektroden gebildet wird, ist größer als eine Vertiefung, die während des Ätzens zum Bilden der Gatelinien (siehe 1 und 2) gebildet werden kann. Diese Vertiefung 430 in dem Gateendbereich wird die Bildung von Kerben in den Gateenden in nachfolgenden Prozessschritten, die weiter unten beschrieben werden, unterstützen.
  • Es ist zu beachten, dass die zweite strukturierte Maske 232, d. h., die photoresistive Maske, in den 4A–4C lediglich zum Zwecke der Darstellung nicht wiedergegeben sind. Die Hartmaske, etwa eine erste Maskenschicht 126, schafft einen zusätzlichen Schutz für die darunter liegenden Bereiche während des Ätzvorgangs. Die zweite strukturierte Maske 232 kann nach dem Muster der ersten Maskenschicht 126 entfernt werden.
  • Es wird jetzt auf die 5A–5C Bezug genommen. Die 5A und 5B sind Querschnittsansichten entlang der Linie A-A bzw. B-B von 5C. Dargestellt sind die Ergebnisse eines zweiten Ätzvorgangs zum Vervollständigen des Ätzens der Gateelektrodenschicht 120 und zum Bilden von Kerben 558 in den Gateelektrodenlinienenden, wodurch Gateelektroden 432 in Übereinstimmung mit einem Ausführungsbeispiel gebildet werden. Die Gateelektrodenschicht 120 wird strukturiert unter Verwendung der strukturierten ersten Maskenschicht 126 (siehe 4A–4C) als auch eine Ätzmaske. Wie in 5B gezeigt ist, sind die Profile der Seiten der Gateelektroden 432 relativ linear (mit Prozessvariationen). Im Gegensatz dazu erlauben bei einem Ausführungsbeispiel (siehe 4A) die Vertiefungen 430, die in der Gateelektrodenschicht 120 gebildet sind (siehe 4A), die Bildung von Kerben 558 in den Enden der Gateelektroden 432, wie in 5A dargestellt. Eine solche Anordnung, wie diese in den 5A–5C dargestellt ist, ermöglicht eine bessere Steuerung. Der Abstand zwischen benachbarten Gateenden kann, beispielsweise, wie in 5C als Abstand gezeigt ist, unter Reduzierung des Risikos einer Brückenbildung zwischen den Gateenden und der Gateleckage verringert und gesteuert werden.
  • Die 5A und 5B zeigen weiter ein Zwischenschichtdielektrikum (ILD) 560, das über den Gateelektroden 432 und den Kerben 558 ausgebildet ist. Bei einem Ausführungsbeispiel ist ILD 560 auf einem Oxid, wie Phosphorsiliziumglas (PSG), Borsiliziumglas (BSG), mit Bor dotiertem Phosphorsiliziumglas (BPSG), TEOS oder dergleichen gebildet.
  • 6 ist eine vergrößerte Ansicht des beabsichtigten Bereichs oder der Kerbe an den Enden der Gateelektrode 432, gezeigt in 5A. Es ist zu beachten, dass 6 die Maske 126 zeigt, die auf der Gateelektrode 432 verbleibt. Die Maske 126 kann optional vor der Bildung der ILD 560 entfernt werden, wie dies in 5A gezeigt ist. Die Kerbe 558 hat eine Höhe H1, die bei einem Ausführungsbeispiel größer als Null und kleiner als 2.000 nm ist. Bei diesem Ausführungsbeispiel erstreckt sich die Elektrode 432 hinter die Finne 112 um einen ersten Abstand D1 und die Kerbe 558 wird von der Finne 112 um einen zweiten Abstand D2 versetzt. Bei dieser Ausbildung ist das Verhältnis von D1:D2 größer als 1. Der zweite Abstand D2 kann größer als Null und geringer als der erste Abstand sein, wodurch ein Kontakt zur Finne 112 geschaffen wird, jedoch eine Reduzierung der Brückenbildung erreicht wird. Eine Ausbildung wie diese schafft eine größere Distanz zwischen den Gateelektrodenlinienenden, wodurch das Prozessfenster vergrößert wird und die Leckage verringert wird. Zusätzlich können Konfigurationen wie diese auf größere Prozessfenster für das Füllen des Gatespalts mit hohem h-Wert schaffen. Die Kerbenbereiche schaffen weiter einen kleineren Abstand zwischen den Linienenden, während ein ausreichendes Hinterfüllen mit einem dielektrischen Material ermöglicht wird, wie dies unten in weiteren Einzelheiten beschrieben werden wird.
  • Die 7A–7F zeigen verschiedene Formen, die zum Bilden der Kerbe 558 verwendet werden können. Im Allgemeinen kann die gewünschte Form der Kerbe 558 durch Variieren der Prozessbedingungen erreicht werden, etwa dem Typ des Prozessgases, der Konzentration des Prozessgases, der Temperatur und des Drucks und dergleichen.
  • Es wird jetzt auf 7A Bezug genommen. Eine dreieckige Kerbe wird gebildet. Bei einem Ausführungsbeispiel wird die dreieckige Kerbe 558 gebildet unter Verwendung eines Trockenätzvorgangs unter Verwendung eines Prozessgases, wie CHF3, CF4, CH2F2, SF6, O2 oder dergleichen und einem Trägergas, wie He, Ar oder dergleichen. Der Trockenätzprozess kann bei einer Temperatur von etwa 25°C bis etwa 80°C und bei einem Druck von etwa 0,133 Pa bis etwa 2,67 Pa (1 mTorr bis etwa 20 mTorr) ausgeführt werden.
  • 7B zeigt ein Ausführungsbeispiel, bei dem eine elliptisch geformte Kerbe gebildet wird. Bei einem Ausführungsbeispiel wird die elliptische Kerbe 558 durch einen Trockenätzvorgang unter Verwendung eines Prozessgases, wie CHF3, CF4, CH2F2, SF6, O2 oder dergleichen und einem Trägergas, wie He, Ar oder dergleichen gebildet. Der Trockenätzvorgang kann bei einer Temperatur von etwa 25°C bis 80°C und bei einem Druck von etwa 0,4 Pa bis 2,67 Pa (3 mTorr bis 20 mTorr) ausgeführt werden.
  • 7C zeigt ein Ausführungsbeispiel, bei dem eine rechteckige Kerbe 558 unter Verwendung eines Trockenätzvorgangs unter Verwendung eines Prozessgases, wie CHF3, CF4, CH2F2, SF6, O2 und einem Trägergas, wie He, Ar oder dergleichen gebildet wird. Der Ätzvorgang kann ausgeführt werden bei einer Temperatur zwischen etwa 25°C bis etwa 80°C und einem Druck von etwa 0,13 Pa bis 2,67 Pa (1 mTorr bis 20 mTorr) ausgeführt werden.
  • 7D zeigt ein Ausführungsbeispiel, bei dem eine runde Kerbe 558 unter Verwendung eines Trockenätzvorgangs unter Verwendung eines Prozessgases, wie CHF3, CF4, CH2F2, SF6, O2 und einem Trägergas, wie He, Ar oder dergleichen gebildet wird. Der Ätzvorgang kann bei einer Temperatur zwischen etwa 25°C bis etwa 80°C und einem Druck von etwa 0,13 Pa bis 1,33 Pa (1 mTorr bis 10 mTorr) ausgeführt werden.
  • 7E zeigt ein Ausführungsbeispiel, bei dem eine rauhe oder leiterförmige Kerbe 558 gebildet wird unter Verwendung eines Trockenätzvorgangs unter Verwendung eines Prozessgases, wie CF4, CH2F2, SF6 und dergleichen und einem Trägergas, wie He, Ar oder dergleichen. Der Ätzvorgang kann bei einer Temperatur zwischen etwa 40°C bis 80°C und einem Druck von etwa 0,13 Pa bis 1,3 Pa (1 mTorr bis 10 mTorr) ausgeführt werden.
  • 7F zeigt ein Ausführungsbeispiel, bei dem eine wolkige oder weich geformte Kerbe gebildet wird. Bei einem Ausführungsbeispiel wird die wolkig oder weich geformte Kerbe unter Verwendung eines Trockenätzvorgangs unter Verwendung eines Prozessgases, wie CF4, SF6 und einem Trägergas, wie He, Ar oder dergleichen. Der Ätzvorgang kann ausgeführt werden bei einer Temperatur zwischen etwa 40°C bis 80°C und einem Druck von etwa 0,13 Pa bis 1,3 Pa (1 mTorr bis 10 mTorr).
  • Die 8A–8F zeigen verschiedene Formen, die bei optionalen Ausführungsbeispielen zum Bilden einer Vertiefung in der darunterliegenden dielektrischen Schicht 114 verwendet werden können. Es wird angenommen, dass bei einigen Ausführungsbeispielen die Kerbe 558, die oben beschrieben ist, ein Spaltenfüllproblem zeigen kann, wenn versucht wird, die Kerbe 558 mit einem dielektrischen Material, wie der ILD Schicht 560 (siehe 5A) zu füllen. Bei diesen Ausführungsbeispielen ist es erwünscht, die Vertiefung, in der dielektrischen Schicht 114 zwischen den Enden der Gateelektroden 432 zu bilden. Die 8A–8F zeigen verschiedene Formen die verwendet werden können zum Bilden einer Vertiefung 832 in der dielektrischen Schicht 114. Bei einem Ausführungsbeispiel hat die Vertiefung 832 eine Tiefe von etwa 0 bis 100 nm (0 bis 1.000 Angström).
  • Es ist zu beachten, dass die 8A–8F die Kerben als dreieckig gebildete Kerbe darstellen, andere Formen der Kerben können verwendet werden, etwa solche, wie sie oben unter Bezugnahme auf die 7A–7F beschrieben worden sind.
  • Bei einem Ausführungsbeispiel ist die Vertiefung 832 in der dielektrischen Schicht 114 auf den Bereich der Kerben und den Bereich nahe den Gateelektrodenlinienenden beschränkt. Bei diesem Ausführungsbeispiel können eine oder mehrere Masken (nicht gezeigt), etwa eine photoresistive Maske verwendet werden zum Schützen der anderen Bereiche der dielektrischen Schicht 114 unter Belichten der dielektrischen Schicht 114 nahe der Gateelektrodenlinienenden.
  • Es wird zunächst auf die 8A Bezug genommen, in der eine rechteckig geformte Vertiefung in der dielektrischen Schicht 114 gebildet wird. Bei einem Ausführungsbeispiel wird die rechteckig geformte Vertiefung durch einen Trockenätzvorgang unter Verwendung eines Prozessgases, wie CHF3, CF4, CH2F2, SF6, O2 und dergleichen oder einem Trägergas, wie He, Ar oder dergleichen gebildet. Der Trockenätzvorgang kann bei einer Temperatur von etwa 25°C bis etwa 80°C und bei einem Druck von etwa 0,13 Pa bis 2,67 Pa (1 mTorr bis 20 mTorr) ausgeführt werden.
  • 8B zeigt ein Ausführungsbeispiel, bei dem ein anisotroper Boden mit einer abgerundeten Vertiefung in der dielektrischen Schicht 114 gebildet wird. Bei einem Ausführungsbeispiel ist die abgerundete Vertiefung durch einen Trockenätzvorgang unter Verwendung eines Prozessgases, wie CHF3, CF4, CH2F2, SF6, O2 und dergleichen oder einem Trägergas, wie He, Ar oder dergleichen gebildet. Der Trockenätzvorgang kann bei einer Temperatur von etwa 25°C bis 80°C und bei einem Druck von etwa 0,13 Pa bis 2,67 Pa (1 mTorr bis 20 mTorr) ausgeführt werden.
  • 8C zeigt ein Ausführungsbeispiel, bei dem eine diamantförmige Vertiefung in der dielektrischen Schicht 114 gebildet wird. Bei einem Ausführungsbeispiel wird die rechteckig geformte Vertiefung durch einen Trockenätzvorgang unter Verwendung eines Prozessgases, wie CHF3, CF4, CH2F2, SF6, O2 und dergleichen oder einem Trägergas, wie He, Ar oder dergleichen gebildet. Der Trockenätzvorgang kann bei einer Temperatur von etwa 25°C bis 80°C und bei einem Druck von etwa 3 mTorr bis etwa 20 mTorr ausgeführt werden.
  • 8D zeigt ein Ausführungsbeispiel, bei dem eine trapezoide oder dreieckig geformte Vertiefung in der dielektrischen Schicht 114 gebildet wird. Bei einem Ausführungsbeispiel ist die trapezoide oder dreieckig geformte Vertiefung durch einen Trockenätzvorgang unter Verwendung eines Prozessgases, wie CHF3, CF4, CH2F2, SF6, O2 und dergleichen und einem Trägergas, wie He, Ar oder dergleichen gebildet. Der Trockenätzvorgang kann bei einer Temperatur von etwa 25°C bis 80°C und bei einem Druck von etwa 0,13 Pa bis 2,67 Pa (1 mTorr bis 20 mTorr) ausgeführt werden.
  • 8E zeigt ein Ausführungsbeispiel, bei der eine abgerundete anisotropeische Seitenwandvertiefung in der dielektrischen Schicht 114 gebildet wird. Bei einem Ausführungsbeispiel ist die Vertiefung mit einer abgerundeten Seitenwandung durch einen Trockenätzvorgang unter Verwendung eines Prozessgases, wie CHF3, CF4, CH2F2, SF6, O2 und dergleichen und einem Trägergas, wie He, Ar oder dergleichen gebildet. Der Trockenätzvorgang kann bei einer Temperatur von etwa 40°C bis 80°C und bei einem Druck von etwa 0,13 Pa bis 1,33 Pa (1 mTorr bis 10 mTorr) ausgeführt werden.
  • 8F zeigt ein Ausführungsbeispiel, bei dem eine isotropisch geformte Vertiefung in der dielektrischen Schicht 114 ausgebildet ist. Bei einem Ausführungsbeispiel ist die trapezoide oder isotrop geformte Vertiefung durch einen Trockenätzvorgang unter Verwendung eines Prozessgases, wie HF, NH3, H2O oder dergleichen und einem Trägergas, wie N oder dergleichen gebildet. Der Trockenätzvorgang kann ausgeführt werden bei einer Temperatur von etwa 20°C bis etwa 300°C und bei ATM.
  • Danach können weitere Prozesse ausgeführt werden um das Bauteil zu vervollständigen. Beispielsweise kann die Gateelektrode dotiert werden, Abstandhalter können ausgebildet werden, Bereiche der Gateelektrode können siliziert werden, Zwischenschicht-dielektrische Schichten (ILD) und Zwischenmetall-dielektrische Schichten (IMD) können ausgebildet werden, Metallschichten können ausgebildet werden oder dergleichen.
  • 9 zeigt ein Flussdiagramm, das ein Verfahren zum Bilden eines FinFET in Übereinstimmung mit einem Ausführungsbeispiel wiedergibt. Der Prozess beginnt bei dem Schritt 902, bei dem ein Substrat mit Finnen, eine dielektrische Schicht zwischen benachbarten Finnen und eine Gateelektrodenschicht über den Finnen hat und die dielektrische Schicht vorgesehen wird, wie dies oben unter Bezugnahme auf die 1A–1C diskutiert worden ist. In einem Schritt 906 wird eine Gateschicht strukturiert zum Bilden von Gateelektroden mit Kerben, die in den Linienenden gebildet sind, wie dies oben unter Bezugnahme auf die 2A–7F beschrieben worden ist. Optional werden in dem Schritt 908 Vertiefungen in der dielektrischen Schicht unter den Vertiefungen gebildet, wie dies oben unter Bezugnahme auf die 8A–8F beschrieben worden ist.
  • Bei einem Ausführungsbeispiel wird ein Verfahren der Bildung eines FinFET geschaffen. Das Verfahren weist das Bereitstellen eines Substrats mit Finnen, die sich von diesen erstrecken, und Bilden einer ersten dielektrischen Schicht zwischen benachbarten Finnen sowie Bilden einer Gateelektrodenschicht über den Finnen und der dielektrischen Schicht, auf. Die Gateelektrodenschicht wird strukturiert zum Schaffen einer Mehrzahl von Gateelektroden, wobei die Enden der Mehrzahl von Gateelektroden eine Kerbe entlang eines Bodenrandes haben. Die dielektrische Schicht unter der Kerbe kann vertieft werden.
  • Bei einem anderen Ausführungsbeispiel wird ein anderes Verfahren der Bildung eines FinFET geschaffen. Das Verfahren weist das Bereitstellen eines Substrats mit wenigstens zwei Finnen, die lateral ausgerichtet sind, Bilden einer ersten dielektrischen Schicht zwischen den Enden der beiden Finnen und Bilden einer ersten Gateelektrode über wenigstens einer ersten Finne und einer zweiten Gateelektrode über wenigstens einer zweiten Finne auf, so dass die Längsachsen der ersten Gateelektrode und der zweiten Gateelektrode miteinander ausgerichtet sind. Eine erste Kerbe wird in einem ersten Ende der ersten Gateelektrode, die zu der zweiten Gateelektrode weist und eine zweite Kerbe wird in einem Ende der zweiten Gateelektrode, die zu der ersten Gateelektrode weist, gebildet. Die dielektrische Schicht unter den Kerben kann vertieft sein.
  • Bei einem anderen Ausführungsbeispiel wird ein FinFET geschaffen. Der FinFET weist eine Finne auf, die sich von einem Substrat erstreckt, und eine dielektrische Schicht benachbart zu der Finne. Eine Gateelektrode ist über der Finne und der dielektrischen Schicht angeordnet, wobei ein Ende der Gateelektrode eine Kerbe an einer Schnittstelle der Gateelektrode und der dielektrischen Schicht hat. Die dielektrische Schicht unter der Kerbe kann vertieft sein.

Claims (14)

  1. Verfahren zum Bilden eines Fin-Feldeffekt-Transistors (FinFET) mit den folgenden Schritten: Bereitstellen eines Substrats mit wenigstens zwei Finnen, die lateral ausgerichtet sind; Bilden einer ersten dielektrischen Schicht zwischen den Enden von zwei Finnen; Bilden einer ersten Gateelektrode über wenigstens einer erste Finne und einer zweiten Gateelektrode über wenigstens einer zweiten Finne, wobei die Längsachsen der ersten Gateelektrode und der zweiten Gateelektrode miteinander ausgerichtet sind; Bilden einer ersten Kerbe in einem Ende der ersten Gateelektrode, die zu der zweiten Gateelektrode weist; und Bilden einer zweiten Kerbe in einem Ende der zweiten Gateelektrode, die zu der ersten Gateelektrode weist, wobei die erste Kerbe und die zweite Kerbe am Bodenrand entlang der Schnittstelle der Gateelektroden und der dielektrischen Schicht gebildet werden.
  2. Das Verfahren nach Anspruch 1, das weiter das Bilden einer zweiten dielektrischen Schicht zwischen der ersten Gateelektrode und der zweiten Gateelektrode umfasst.
  3. Das Verfahren nach Anspruch 2, wobei sich die zweite dielektrische Schicht in die erste Kerbe und die zweite Kerbe erstreckt.
  4. Das Verfahren nach einem der Ansprüche 1 bis 3, das weiter das Bilden einer Vertiefung in der ersten dielektrischen Schicht umfasst.
  5. Das Verfahren nach Anspruch 4, wobei sich die Vertiefung von einem Ort unter der ersten Kerbe bis zu einem Ort unter der zweiten Kerbe erstreckt.
  6. Das Verfahren nach Anspruch 4 oder 5, wobei die Vertiefung eine Tiefe von weniger als ungefähr 200 nm hat.
  7. Das Verfahren nach einem der Ansprüche 1 bis 6, wobei das Bilder der ersten Kerbe und das Bilden der zweiten Kerbe wenigstens teilweise unter Verwendung eines Trockenätzprozesses ausgeführt wird.
  8. Das Verfahren nach Anspruch 7, wobei der Trockenätzprozess CHF3, CF4, CH2F2, SF6 oder O2 als Prozessgas verwendet.
  9. Verfahren nach Anspruch 4, wobei das Bilden einer Vertiefung wenigstens teilweise unter Verwendung eines Trockenätzens mit CHF3, CH3F, CF4, CH2F2, SF6 oder O2 als Prozessgas ausgeführt wird.
  10. Verfahren nach Anspruch 4, wobei das Bilden einer Vertiefung wenigstens teilweise unter Verwendung eines Trockenätzens mit HF, NH3 oder H2O als Prozessgas und N als Trägergas ausgeführt wird.
  11. Ein Fin-Feldeffekt-Transistor (FinFET) mit: einem Substrat und wenigstens zwei Finnen, die sich von dem Substrat erstrecken; einer dielektrischen Schicht, die zwischen den Enden von zwei Finnen gebildet ist; und einer ersten Gateelektrode, die über wenigstens einer ersten Finne ausgebildet ist, und einer zweiten Gateelektrode, die über wenigstens einer zweiten Finne ausgebildet ist, wobei die Längsachsen der ersten Gateelektrode und der zweiten Gateelektrode miteinander ausgerichtet sind, wobei eine erste Kerbe in einem Ende der ersten Gateelektrode, die zu der zweiten Gateelektrode weist, und eine zweite Kerbe in einem Ende der zweiten Gateelektrode, die zu der ersten Gateelektrode weist, gebildet ist und wobei die erste Kerbe und die zweite Kerbe am Bodenrand entlang einer Schnittstelle der Gateelektroden und der dielektrischen Schicht gebildet ist.
  12. Der FinFET von Anspruch 11, wobei die Höhe der Kerbe geringer als 2.000 nm ist.
  13. Der FinFET nach Anspruch 11 oder 12, weiter mit einer Vertiefung in der dielektrischen Schicht unter der Kerbe.
  14. Der FinFET nach Anspruch 13, wobei die Vertiefungen eine Tiefe von weniger als ungefähr 200 nm hat.
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