DE102015111339A1 - Halbleitervorrichtung und verfahren zum herstellen von dieser - Google Patents

Halbleitervorrichtung und verfahren zum herstellen von dieser Download PDF

Info

Publication number
DE102015111339A1
DE102015111339A1 DE102015111339.2A DE102015111339A DE102015111339A1 DE 102015111339 A1 DE102015111339 A1 DE 102015111339A1 DE 102015111339 A DE102015111339 A DE 102015111339A DE 102015111339 A1 DE102015111339 A1 DE 102015111339A1
Authority
DE
Germany
Prior art keywords
gate
fin
substrate
semiconductor device
insulating structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102015111339.2A
Other languages
English (en)
Other versions
DE102015111339B4 (de
Inventor
Che-Cheng Chang
Wei-Ting Chen
Chih-Han Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015111339A1 publication Critical patent/DE102015111339A1/de
Application granted granted Critical
Publication of DE102015111339B4 publication Critical patent/DE102015111339B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Eine Halbleitervorrichtung umfasst eine Substrat, ein erstes Gate, ein zweites Gate und eine Isolationsstruktur. Das Substrat umfasst eine erste Finne und eine zweite Finne. Das erste Gate ist über der ersten Finne angeordnet. Das zweite Gate ist über der zweiten Finne angeordnet. Ein Spalt ist zwischen dem ersten Gate und dem zweiten Gate ausgebildet, und der Spalt wird zum Substrat hin breiter. Die Isolationsstruktur ist in dem Spalt angeordnet. Die Isolationsstruktur weist eine obere Fläche und eine untere Fläche auf, die einander gegenüberliegen. Die untere Fläche ist dem Substrat zugewandt. Ein Rand der oberen Fläche, der dem ersten Gate zugewandt ist, ist zum Inneren der oberen Fläche hin gekrümmt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Serien-Nr. 62/136,295, die am 20. März 2015 eingereicht wurde, der vorläufigen US-Anmeldung Serien-Nr. 62/158,911, die am 8. Mai 2015 eingereicht wurde, und der vorläufigen US-Anmeldung Serien-Nr. 62/171,050, die am 4. Juni 2015 eingereicht wurde, die hier durch Rückbezug aufgenommen sind.
  • ALLGEMEINER STAND DER TECHNIK
  • Da die Halbleiterindustrie zur Erzielung einer höheren Bauelementdichte, höheren Leistung und niedrigerer Kosten die Nanometer-Technologieknoten erreichte, führten Herausforderungen sowohl hinsichtlich der Herstellung als auch der Designprobleme zur Entwicklung von dreidimensionalen Ausgestaltungen, wie z. B. einem finnenartigen Feldeffekttransistor (FinFET). Ein FinFET umfasst eine verlängerte Halbleiterfinne, die über ein Substrat in eine zur Ebene des Substarts senkrechte Richtung erhoben ist. Der Kanal des FETs wird in dieser vertikalen Finne ausgebildet. Ein Gate wird über der Finne (z. B. sie umgebend) bereitgestellt. Die FinFETs können ferner den Kurzkanaleffekt reduzieren.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
  • 1A bis 6A sind Draufsichten auf ein Verfahren zum Herstellen einer Halbleitervorrichtung bei verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 1B bis 6B sind Querschnittsansichten, die jeweils entlang der Linie B-B von 1A bis 6A gezeichnet sind.
  • 7 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 8 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 9 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z. B. „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen des verwendeten oder betriebenen Bauelements zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Ausführungsformen der vorliegenden Offenbarung stellen einige verbesserte Verfahren zum Ausbilden von Halbleitervorrichtungen sowie die resultierenden Strukturen bereit. Diese Ausführungsformen werden nachstehend im Kontext des Ausbildens von FinFET-Transistoren, die eine einzelne Finne oder mehrere Finnen auf einem Bulk-Siliziumsubstrat aufweisen, besprochen. Ein Durchschnittsfachmann wird erkennen, dass Ausführungsformen der vorliegenden Offenbarung mit anderen Konfigurationen verwendet werden können.
  • 1A bis 6A sind Draufsichten auf ein Verfahren zum Herstellen einer Halbleitervorrichtung bei verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung, und 1B bis 6B sind Querschnittsansichten, die jeweils entlang der Linie B-B von 1A bis 6A gezeichnet sind. Nun wird Bezug auf 1A und 1B genommen. Ein Substrat 110 wird bereitgestellt. Das Substrat 110 umfasst erste Finnen 112 und zweite Finnen 114, die von einer oberen Fläche 111 des Substrats 110 hervorstehen. In einigen Ausführungsformen umfassen die ersten Finnen 112 und die zweiten Finnen 114 Silizium. In einigen Ausführungsformen können die Breiten W der ersten Finnen 112 und der zweiten Finnen 114 ungefähr 10 nm betragen, und der Abstand D zwischen der ersten Finne 112 und der zweiten Finne 114, die zueinander benachbart sind, kann ungefähr 35 nm betragen, und der beanspruchte Umfang der vorliegenden Offenbarung unterliegt diesbezüglich keinen Beschränkungen. Des Weiteren ist es zu beachten, dass die Anzahlen der ersten Finnen 112 und der zweiten Finnen 114 in 1A und 1B Beispiele sind und den beanspruchten Umfang der vorliegenden Offenbarung nicht beschränken sollen. Ein Durchschnittsfachmann kann je nach der gegebenen Situation geeignete Anzahlen der ersten Finnen 112 und der zweiten Finnen 114 wählen.
  • In einigen Ausführungsformen kann das Substrat 110 ein Halbleitermaterial sein und kann zum Beispiel bekannte Strukturen umfassen, die eine gradierte Schicht oder ein vergrabenes Oxid umfassen. In einigen Ausführungsformen umfasst das Substrat 110 Bulk-Silizium, das undotiert oder dotiert (z. B. p-Typ, n-Typ oder eine Kombination davon) sein kann. Andere Materialien, die zum Ausbilden von Halbleitervorrichtungen geeignet sind, können verwendet werden. Andere Materialien, wie z. B. Germanium, Quarz, Saphir und Glas, könnten alternativ für das Substrat 110 verwendet werden. Alternativ kann das Siliziumsubstrat 110 eine aktive Schicht aus einem SOI-Substrat (Silizium auf einem Isolator) oder eine mehrschichtige Struktur, wie z. B. eine auf einer Bulksilizium-Schicht ausgebildete Silizium-Germanium-Schicht, sein.
  • Die ersten Finnen 112 und die zweiten Finnen 114 können zum Beispiel durch Strukturieren und Ätzen des Substrats 110 unter Verwendung von fotolithografischen Techniken ausgebildet werden. In einigen Ausführungsformen wird eine Schicht aus einem Fotolackmaterial (nicht dargestellt) über dem Substrat 110 abgeschieden. Die Schicht aus dem Fotolackmaterial wird gemäß einer gewünschten Struktur (in diesem Fall den ersten Finnen 112 und den zweiten Finnen 114) bestrahlt (belichtet) und entwickelt, um einen Abschnitt des Fotolackmaterials zu entfernen. Das verbleibende Fotolackmaterial schützt das darunterliegende Material vor nachfolgenden Verarbeitungsschritten, wie z. B. Ätzen. Es ist zu beachten, dass andere Masken, wie z. B. eine Oxid- oder eine Siliziumnitrid-Maske, in dem Ätzprozess ebenfalls verwendet werden können.
  • In einigen anderen Ausführungsformen können die ersten Finnen 112 und die zweiten Finnen 114 epitaktisch aufgewachsen werden. Zum Beispiel können freiliegende Abschnitte eines darunterliegenden Materials, wie z. B. ein freiliegender Abschnitt des Substrats 110, in einem epitaktischen Prozess zum Ausbilden der ersten Finnen 112 und der zweiten Finnen 114 verwendet werden. Eine Maske kann verwendet werden, um die Form der ersten Finnen 112 und der zweiten Finnen 114 während des epitaktischen Aufwachsprozesses zu regulieren.
  • In 1B umfasst das Substrat 110 ferner Isolationsstrukturen 116. Die Isolationsstrukturen 116, die als eine flache Grabenisolation (STI) um die ersten Finnen 112 und die zweiten Finnen 114 wirken, können mithilfe von chemischen Gasphasenabscheidungstechniken (CVD), die Tetraethylorthosilicat (TEOS) und Sauerstoff als eine Vorstufe verwenden, ausgebildet werden. In einigen anderen Ausführungsformen können die Isolationsstrukturen 116 durch Implantation von Ionen, wie z. B. Sauerstoff, Stickstoff, Kohlenstoff oder dergleichen, in das Substrat 110 ausgebildet werden. In einigen noch anderen Ausführungsformen sind die Isolationsstrukturen 116 Isolationsschichten eines SOI-Wafers.
  • In 1B wird eine Gateisolationsschicht 120 auf den ersten Finnen 112 und den zweiten Finnen 114 ausgebildet. Die Gateisolationsschicht 120, die eine Elektronenverarmung verhindert, kann zum Beispiel ein High-k-Dielektrikumsmaterial umfassen, wie Metalloxide, Metallnitride, Metallsilikate Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Oxinitride von Metallen, Metallaluminate, Zirkoniumsilikat, Zirkoniumaluminat oder Kombinationen davon. Einige Ausführungsformen können Hafniumoxid (HfO2), Hafnium-Siliziumoxid (HfSiO), Hafnium-Siliziumoxinitrid (HfSiON), Hafnium-Tantaloxid (HfTaO), Hafnium-Titanoxid (HfTiO), Hafnium-Zirkoniumoxid (HfZrO), Lanthanoxid (LaO), Zirkoniumoxid (ZrO), Titanoxid (TiO), Tantaloxid (Ta2O5), Yttriumoxid (Y2O3), Strontium-Titanoxid (SrTiO3, STO), Barium-Titanoxid (BaTiO3, BTO), Barium-Zirkoniumoxid (BaZrO), Hafnium-Lanthanoxid (HfLaO), Lanthan-Siliziumoxid (LaSiO), Aluminium-Siliziumoxid (AlSiO), Aluminiumoxid (Al2O3), Siliziumnitrid (Si3N4), Oxinitride (SiON) und Kombinationen davon umfassen. Die Gateisolationsschicht 120 kann eine mehrschichtige Struktur aufweisen, wie z. B. eine Schicht aus Siliziumoxid (z. B. eine Grenzflächenschicht) und eine andere Schicht aus einem High-k-Material. Die Gateisolationsschicht 120 kann eine Dicke T aufweisen, die in einem Bereich von ungefähr 10 bis ungefähr 30 Ångström (Å) liegt. Die Gateisolationsschicht 120 kann unter Verwendung einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer Atomlagenabscheidung (ALD), einer thermischen Oxidation, einer Ozon-Oxidation, anderer geeigneter Prozesse oder Kombinationen davon ausgebildet werden.
  • In 1A und 1B wird eine Dummy-Schicht 130 über dem Substrat 110 ausgebildet, um die Gateisolationsschicht 120, die ersten Finnen 112 und die zweiten Finnen 114 abzudecken. Mit anderen Worten wird die Gateisolationsschicht 120 zwischen der Dummy-Schicht 130 und dem Substrat 110 angeordnet. In einigen Ausführungsformen umfasst die Dummy-Schicht 130 ein Halbleitermaterial, wie z. B. Polysilizium, amorphes Silizium oder dergleichen. Die Dummy-Schicht 130 kann dotiert oder undotiert abgeschieden werden. Zum Beispiel umfasst die Dummy-Schicht 130 in einigen Ausführungsformen Polysilizium, das mithilfe einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) undotiert abgeschieden wird. Das Polysilizium kann zum Beispiel auch mithilfe einer Ofenabscheidung eines in-situ dotierten Polysiliziums abgeschieden werden. Alternativ kann die Dummy-Schicht 130 andere geeignete Materialien umfassen.
  • In einigen Ausführungsformen werden eine oder mehrere dielektrische Schicht(en) auf gegenüberliegenden Seiten der Dummy-Schicht 130 ausgebildet. Zum Beispiel werden in 1A und 1B erste dielektrische Schichten 142 und zweite dielektrische Schichten 144 zusammen an gegenüberliegenden Seiten der Dummy-Schicht 130 ausgebildet. Eine der ersten dielektrischen Schichten 142 wird zwischen zwei der zweiten dielektrischen Schichten 144 angeordnet, und eine der zweiten dielektrischen Schichten 144 wird zwischen einer der ersten dielektrischen Schichten 142 und der Dummy-Schicht 130 angeordnet. Die erste dielektrische Schicht 142 kann aus einem Oxid gefertigt werden, und die zweiten dielektrischen Schichten 144 können aus Siliziumnitrid gefertigt werden, und der beanspruchte Umfang unterliegt diesbezüglich keinen Beschränkungen. Die ersten dielektrischen Schichten 142 und die zweiten dielektrischen Schichten 144 werden typischerweise mithilfe einer flächendeckenden Abscheidung einer oder mehrerer dielektrischer Schicht(en) (nicht dargestellt) auf der zuvor ausgebildeten Struktur ausgebildet. Die dielektrische(n) Schicht(en) kann (können) Siliziumnitrid (SiN), Oxinitrid, Silizium-Kohlenstoff (SiC), Siliziumoxinitrid (SiON), ein Oxid und dergleichen umfassen und kann (können) mithilfe von Verfahren ausgebildet werden, die zum Ausbilden einer derartigen Schicht verwendet werden, wie z. B. einer chemischen Gasphasenabscheidung (CVD), einer plasmaunterstützten CVD, eines Sputterns und anderer im Stand der Technik bekannter Verfahren. Die erste dielektrische Schicht 142 und die zweiten dielektrischen Schichten 144 können verschiedene Materialien umfassen, die andere Ätzcharakteristiken als die Dummy-Schicht 130 aufweisen, so dass die ersten dielektrischen Schichten 142 und die zweiten dielektrischen Schichten 144 als Masken zum Strukturieren der Dummy-Schicht 130 (nachstehend unter Bezugnahme auf 3A3B beschrieben) verwendet werden können. Die ersten dielektrischen Schichten 142 und die zweiten dielektrischen Schichten 144 können dann z. B. mithilfe einer oder mehrerer Ätzungen strukturiert werden, um die Abschnitte der ersten dielektrischen Schichten 142 und der zweiten dielektrischen Schichten 144 von den horizontalen Flächen der Struktur zu entfernen.
  • Nun wird Bezug auf 2A und 2B genommen. Eine Maske 150 wird über der Dummy-Schicht 130, den ersten dielektrischen Schichten 142 und den zweiten dielektrischen Schichten 144 ausgebildet und wird strukturiert, um einen Isolationsbereich zwischen Gates (siehe 6A und 6B) zu definieren, d. h. die Enden der Gates zu definieren. In einigen Ausführungsformen ist die Maske 150 eine Fotolackmaske, die durch Abscheiden, Belichten und Entwickeln einer Schicht aus einem Fotolackmaterial ausgebildet wird. Die Maske 150 wird strukturiert, um den Isolationsbereich zwischen den Gates in nachfolgenden Prozessschritten auszubilden, wie nachstehend ausführlicher besprochen.
  • In einigen Ausführungsformen wird die Maske 150 nach dem Strukturieren der Maske 150 getrimmt. Zum Beispiel wird die Maske 150 unter Verwendung eines isotropen Nassätzprozesses, zum Beispiel mit einem Plasmaprozess in einem HBr/O2-Umgebungsmilieu geätzt, um die kritische Abmessung der Maske 150 weiter zu reduzieren.
  • Nun wird Bezug auf 3A und 3B genommen. Zur Klarheit ist die Gateisolationsschicht 120 in 3B dargestellt und in 3A ausgelassen. Die Dummy-Schicht 130 (siehe 2A und 2B) wird in den Bereichen, die durch die Maske 150 freigelegt sind, mithilfe eines Rückätzprozesses oder eines anderen geeigneten Prozesses entfernt (oder strukturiert), um eine Dummy-Struktur 136 auszubilden. Zum Beispiel kann die Dummy-Schicht 130 selektiv geätzt werden, wodurch ein erster Graben 132 und ein zweiter Graben 134 zwischen den zweiten dielektrischen Schichten 144 ausgebildet werden. Die Dummy-Struktur 136 wird zwischen dem ersten Graben 132 und dem zweiten Graben 134 angeordnet. Der erste Graben 132 legt Abschnitte der Gateisolationsschicht 120, die auf den ersten Finnen 112 angeordnet sind, frei, und der zweite Graben 134 legt einige andere Abschnitte der Gateisolationsschicht 120, die auf den zweiten Finnen 114 angeordnet sind, frei. Die freigelegten Abschnitte der Dummy-Schicht 130 können mithilfe eines Nassätzprozesses entfernt werden, der ein Einwirken von einer hydroxidhaltigen Lösung (z. B. Ammoniumhydroxid), deionisiertem Wasser und/oder anderen geeigneten Ätzmittellösungen umfasst.
  • Nun wird Bezug auf 4A und 4B genommen. Zur Klarheit ist die Gateisolationsschicht 120 in 4B dargestellt und in 4A ausgelassen. Die Maske 150 (siehe 3A und 3B) wird mithilfe eines Veraschens, Strippens oder einer anderen geeigneten Technik entfernt. Der verbleibende Abschnitt der Dummy-Schicht 130 (siehe 2B) bildet die Dummy-Struktur 136 zwischen dem ersten Graben 132 und dem zweiten Graben 134. Die Dummy-Struktur 136 kann ein Stöpsel sein, der von zwei benachbarten zweiten dielektrischen Schichten 144, dem ersten Graben 132 und dem zweiten Graben 134 umgeben ist. Die Dummy-Struktur 136 weist eine obere Fläche 136t und eine untere Fläche 136b auf, die einander gegenüberliegen. Die untere Fläche 136b ist dem Substrat 110 zugewandt. Das heißt, die untere Fläche 136b ist zur Gateisolationsschicht 120 benachbart. In 4A weist die obere Fläche 136t der Dummy-Struktur 136 zwei gegenüberliegende Ränder 137a und 137b auf. Der Rand 137a ist dem ersten Graben 132 zugewandt, und der Rand 137b ist dem zweiten Graben 134 zugewandt. Beide Ränder 137a und 137b sind zum Inneren der oberen Fläche 136t hin gekrümmt. Außerdem ist in 4B ein Flächeninhalt der unteren Fläche 136b größer als ein Flächeninhalt der oberen Fläche 136t. Die Dummy-Struktur 136 weist zwei gegenüberliegende Seitenwände 138a und 138b auf. Die Seitenwand 138a ist dem ersten Graben 132 zugewandt, und die Seitenwand 138b ist dem zweiten Graben 134 zugewandt. Ein zwischen der unteren Fläche 136b und der Seitenwand 138a gebildeter Winkel φ1 ist im Wesentlichen kleiner als 90 Grad, d. h. der Winkel φ1 ist ein spitzer Winkel. Ein anderer, zwischen der unteren Fläche 136b und der Seitenwand 138b gebildeter Winkel φ2 ist im Wesentlichen kleiner als 90 Grad, d. h. der Winkel φ2 ist ein spitzer Winkel. Daher wird die Dummy-Struktur 130 zu der oberen Fläche 136t davon hin schmaler, und wird zu der unteren Fläche 136b davon hin breiter.
  • Wie hier verwendet, kann der Begriff „im Wesentlichen” benutzt werden, um die quantitative Repräsentation zu modifizieren, die zulässigerweise variieren könnte, ohne eine Änderung der Grundfunktion, auf die sie sich bezieht, zu verursachen. Zum Beispiel können die hier offenbarten Winkel φ1 und φ2, die kleiner als 90 Grad sind, zulässigerweise innerhalb des Umfangs der Offenbarung variieren, wenn die Winkel φ1 und φ2 nicht wesentlich verändert werden.
  • In einigen Ausführungsformen wird die Dummy-Struktur 136 nach dem Entfernen der Maske 150 getrimmt (siehe 3A und 3B). Zum Beispiel wird die Dummy-Struktur 136 unter Verwendung eines isotropen Nassätzprozesses geätzt, um die kritische Abmessung der Dummy-Struktur 136 weiter zu reduzieren.
  • In 4A und 4B ist die Öffnung des ersten Grabens 132 in der Nähe der oberen Fläche 136t der Dummy-Struktur 136 größer als die Öffnung des ersten Grabens 132 in der Nähe der unteren Fläche 136b der Dummy-Struktur 136. Außerdem ist die Öffnung des zweiten Grabens 134 in der Nähe der oberen Fläche 136t der Dummy-Struktur 136 größer als die Öffnung des zweiten Grabens 134 in der Nähe der unteren Fläche 136b der Dummy-Struktur 136. Eine derartige Ausgestaltung bietet ein größeres Prozessfenster für ein Einfüllen eines ersten Gates 160 und eines zweiten Gates 165 (siehe 5A und 5B), wie nachstehend ausführlicher besprochen.
  • Nun wird Bezug auf 5A und 5B genommen. Ein erstes Gate 160 wird derart ausgebildet, dass es den ersten Graben 132 füllt, und ein zweites Gate 165 wird derart ausgebildet, dass es den zweiten Graben 134 füllt. Daher deckt das erste Gate 160 die ersten Finnen 112 ab, und das zweite Gate 165 deckt die zweiten Finnen 114 ab. Der Prozess von 3A bis 5B wird als ein Ersatzgate-Loop-Prozess (replacement gate loop process) bezeichnet. Wenn außerdem die Dummy-Schicht 130 von 2A und 23 aus Polysilizium gefertigt wird, wird der Prozess von 3A bis 5B als ein Ersatzpolysiliziumgate-Loop-Prozess (replacement polysilicon gate, RPG) bezeichnet. In einigen Ausführungsformen können der erste Graben 132 und der zweite Graben 134 mit einer oder mehreren Metallschichten gefüllt werden. Der Einfüllprozess umfasst eine chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDPCVD), metallorganische CVD (MOCVD), Remote-Plasma-CVD (RPCVD), plasmaunterstützte CVD (PECVD), Plattieren, andere geeignete Verfahren und/oder Kombinationen davon. Anschließend kann dann ein chemisch-mechanisches Metall-Planarisierungsprozess (CMP-Prozess) durchgeführt werden, um die Metallschichten zurückzuätzen und zu planarisieren, damit das erste Gate 160 und das zweite Gate 165 ausgebildet werden. Das erste Gate 160 und das zweite Gate 165 können derart ausgelegt werden, dass sie mit Metallverbindungen (metal interconnects) gekoppelt werden, und können über der Gateisolationsschicht 120 angeordnet werden. Das erste Gate 160 und das zweite Gate 165 können High-k-Materialien, Titannitrid (TiN), Tantalnitrid (TaN), Tantal-Kohlenstoff (TaC), Kobalt-Silizium (CoSi), Zirkonium-Silizium (ZrSi2), Molybdän-Silizium (MoSi2), Tantal-Silizium (TaSi2), Nickel-Silizium (NiSi2), Wolframnitrid (WN), Titan-Aluminium (TiAl), Titan-Aluminiumnitrid (TiNAl), Aluminium (Al), Titan (Ti), Silber (Ag), Tantalcarbonitrid (TaCN), Tantal-Siliziumnitrid (TaSiN), Mangan (Mn), Zirkonium (Zr), Titan-Kohlenstoff (TiC), Titan-Aluminium-Kohlenstoff (TiAlC), Tantal-Aluminium-Kohlenstoff (TaAlC), andere geeignete leitfähige Materialien oder Kombinationen davon umfassen. Das erste Gate 160 und das zweite Gate 165 können mithilfe einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), eines Plattierens oder anderer geeigneter Prozesse ausgebildet werden, auf die ein Metall-CMP-Prozess folgt, um die Gatestruktur zu planarisieren. Das erste Gate 160 und das zweite Gate 165 können eine mehrschichtige Struktur aufweisen und können in einem Prozess mit mehreren Schritten ausgebildet werden.
  • Das erste Gate 160 weist eine obere Fläche 160t und eine untere Fläche 160b auf, die einander gegenüberliegen. Die untere Fläche 160b ist dem Substrat 110 zugewandt. Das heißt, die untere Fläche 160b ist zu der Gateisolationsschicht 120 benachbart. In 5A weist die obere Fläche 160t des ersten Gates 160 einen Rand 162 auf, der der Dummy-Struktur 136 zugewandt ist. Der Rand 162 ist zu der oberen Fläche 136t der Dummy-Struktur 136 hin gekrümmt. Außerdem weist in 5B das erste Gate 160 eine Seitenwand 164 auf, die der Dummy-Struktur 136 und dem zweiten Gate 165 zugewandt ist. Die Seitenwand 164 stellt ein Ende des ersten Gates 160 dar. Ein zwischen der unteren Fläche 160b und der Seitenwand 164 gebildeter Winkel θ1 ist im Wesentlichen größer als 90 Grad, d. h. der Winkel θ1 ist ein stumpfer Winkel. Daher wird das erste Gate 160 zu seiner oberen Fläche 160t hin breiter, und es wird zu seiner unteren Fläche 160b hin schmaler.
  • Des Weiteren weist das zweite Gate 165 eine obere Fläche 165t und eine untere Fläche 165b auf, die einander gegenüberliegen. Die untere Fläche 165b ist dem Substrat 110 zugewandt. Das heißt, die untere Fläche 165b ist zu der Gateisolationsschicht 120 benachbart. In 5A weist die obere Fläche 165t des zweiten Gates 165 einen Rand 167 auf, der der Dummy-Struktur 136 zugewandt ist. Der Rand 137 ist zu der oberen Fläche 136t der Dummy-Struktur 136 hin gekrümmt. Außerdem weist in 5B das zweite Gate 165 eine Seitenwand 169 auf, die der Dummy-Struktur 136 und dem ersten Gate 160 zugewandt ist. Die Seitenwand 169 stellt ein Ende des zweiten Gates 165 dar. Ein zwischen der unteren Fläche 165b und der Seitenwand 169 gebildeter Winkel θ2 ist im Wesentlichen größer als 90 Grad, d. h. der Winkel θ2 ist ein stumpfer Winkel. Daher wird das zweite Gate 165 zu seiner oberen Fläche 165t hin breiter, und es wird zu seiner unteren Fläche 165b hin schmaler.
  • Nun wird Bezug auf 6A und 6B genommen. Die Dummy-Struktur 136 in 5A und 5B wird mithilfe eines Rückätzprozesses oder eines anderen geeigneten Prozesses entfernt. Zum Beispiel kann die Dummy-Struktur 136 selektiv geätzt werden, wodurch ein Spalt G zwischen dem ersten Gate 160 und dem zweiten Gate 165 ausgebildet wird. Der Spalt G wird zum Substrat 110 hin breiter. Die Dummy-Struktur 136 kann mithilfe eines Nassätzprozesses entfernt werden, der ein Einwirken von einer hydroxidhaltigen Lösung (z. B. Ammoniumhydroxid), deionisiertem Wasser und/oder anderen geeigneten Ätzmittellösungen umfasst.
  • Anschließend wird eine Isolationsstruktur 170 in dem Spalt G angeordnet. Zum Beispiel wird eine dielektrische Zwischenschicht (ILD) (nicht dargestellt) über dem ersten Gate 160 und dem zweiten Gate 165 und in dem Spalt G angeordnet. In einigen Ausführungsformen wird die ILD aus einem Oxid, wie z. B. Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas BPSG), TEOS oder dergleichen ausgebildet. Ein CMP-Prozess kann dann durchgeführt werden, um die ILD zurückzuätzen und zu planarisieren, um die Isolationsstruktur 170 auszubilden.
  • Die Isolationsstruktur 170 kann ein Stöpsel sein, der von zwei benachbarten dielektrischen Schichten 144, dem ersten Gate 160 und dem zweiten Gate 165 umgeben ist. Die Isolationsstruktur 170 weist eine obere Fläche 170t und eine untere Fläche 170b auf, die einander gegenüberliegen. Die untere Fläche 170b ist dem Substrat 110 zugewandt. Das heißt, die untere Fläche 170b ist zu der Gateisolationsschicht 120 benachbart. In 6A weist die obere Fläche 170t der Isolationsstruktur 170 zwei gegenüberliegende Ränder 172a und 172b auf. Der Rand 172a ist dem ersten Gate 160 zugewandt, und der Rand 172b ist dem zweiten Gate 165 zugewandt. Beide Ränder 172a und 172b sind nach innen zur Mitte der oberen Fläche 170t gekrümmt. Außerdem ist in 6B ein Flächeninhalt der unteren Fläche 170b größer als ein Flächeninhalt der oberen Fläche 170t. Ein zwischen der unteren Fläche 170b der Isolationsstruktur 170 und der Seitenwand 164 des ersten Gates 160 gebildeter Winkel θ3 ist im Wesentlichen kleiner als 90 Grad, d. h. der Winkel θ3 ist ein spitzer Winkel. Ein anderer, zwischen der unteren Fläche 170b der Isolationsstruktur 170 und der Seitenwand 169 des zweiten Gates 165 gebildeter Winkel θ4 ist im Wesentlichen kleiner als 90 Grad, d. h. der Winkel θ4 ist ein spitzer Winkel. Daher wird die Isolationsstruktur 170 zu ihrer oberen Fläche 170t hin schmaler, und sie wird zu ihrer unteren Fläche 170b hin breiter.
  • In 6B bilden das erste Gate 160 und die ersten Finnen 112 einen Fin-Feldeffekttransistor (FinFET), und das zweite Gate 165 und die zweiten Finnen 114 bilden einen zweiten FinFET. Das erste Gate 160 und das zweite Gate 165 sind durch die Isolationsstruktur 170 isoliert. Die Struktur und das Herstellungsverfahren, die vorstehend erwähnt wurden, können die Gateleistung in dem Ersatzgate-Loop-Prozess verbessern. Eine derartige Ausgestaltung stellt einen größeren Abstand des Endes der Gateelektrodenleitung (d. h. der Seitenwand 164 des ersten Gates 160 in diesem Fall) vom Ende der Gateelektrodenleitung (d. h. der Seitenwand 169 des zweiten Gates 165 in diesem Fall) bereit, wodurch das Prozessfenster vergrößert wird und ein Leckstrom reduziert wird. Derartige Ausgestaltungen können außerdem zusätzlich ein größeres Prozessfenster für ein Einfüllen des ersten Gates 160 und des zweiten Gates 165 bieten.
  • 7 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der Unterschied zwischen den Halbleitervorrichtungen von 7 und 6B betrifft die Formen der Isolationsstruktur 170, des ersten Gates 160 und des zweiten Gates 165. In 7 weist die Isolationsstruktur 170 einen oberen Abschnitt 174 und einen unteren Abschnitt 176 auf. Der untere Abschnitt 176 ist zwischen dem oberen Abschnitt 174 und dem Substrat 110 angeordnet. Der obere Abschnitt 174 weist eine im Wesentlichen konstante Breite auf, und die Breite des unteren Abschnitts 176 wird zum Substrat 110 hin breiter. Genauer weist der obere Abschnitt 174 eine Breite Wt auf, der untere Abschnitt 176 weist eine Breite Wb auf, und die Isolationsstruktur 170 weist eine Breite Wm an der Grenzfläche zwischen dem oberen Abschnitt 174 und dem unteren Abschnitt 176 auf. In. 7 ist die Breite Wt im Wesentlichen der Breite Wm gleich und im Wesentlichen kleiner als die Breite Wb. Außerdem ist die Seitenwand 164, die zum oberen Abschnitt 174 benachbart ist, im Wesentlichen gerade (vertikal), und die Seitenwand 164, die zum unteren Abschnitt 174 benachbart ist, ist im Wesentlichen rund. Mit anderen Worten weist das erste Gate 160 eine im Wesentlichen runde Ecke 163 auf, die der Isolationsstruktur 170 und dem Substrat 110 zugewandt ist. Des Weiteren ist die Seitenwand 169, die zum oberen Abschnitt 174 benachbart ist, im Wesentlichen gerade (vertikal), und die Seitenwand 169, die zum unteren Abschnitt 174 benachbart ist, ist im Wesentlichen rund. Mit anderen Worten weist das zweite Gate 165 eine im Wesentlichen runde Ecke 168 auf, die der Isolationsstruktur 170 und dem Substrat 110 zugewandt ist. Andere wichtige Struktureinzelheiten der Halbleitervorrichtung in 7 sind der Halbleitervorrichtung in 6B ähnlich, und daher wird eine Beschreibung diesbezüglich nachstehend nicht wiederholt.
  • 8 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der Unterschied zwischen den Halbleitervorrichtungen von 8 und 7 betrifft die Formen des unteren Abschnitts 176 der Isolationsstruktur 170. In 8 weist der untere Abschnitt 176 scharfe Ecken auf, und die Breite Wt ist im Wesentlichen gleich oder kleiner als die Breite Wm und im Wesentlichen kleiner als die Breite Wb. Genauer ist ein zwischen der unteren Fläche 170b der Isolationsstruktur 170 und der Seitenwand 164, die zum unteren Abschnitt 176 benachbart ist, gebildeter Winkel θ3b im Wesentlichen kleiner als 90 Grad, d. h. der Winkel θ3b ist ein spitzer Winkel. Ein anderer, zwischen der unteren Fläche 170b der Isolationsstruktur 170 und der Seitenwand 169, die zum unteren Abschnitt 176 benachbart ist, gebildeter Winkel θ4b ist im Wesentlichen kleiner als 90 Grad, d. h. der Winkel θ4b ist ein spitzer Winkel. Außerdem ist ein zwischen der oberen Fläche 170t der Isolationsstruktur 170 und der Seitenwand 164, die zu dem oberen Abschnitt 174 benachbart ist, gebildeter Winkel θ3t größer als der Winkel θ3b. Ein anderer, zwischen der unteren Fläche 170b der Isolationsstruktur 170 und der Seitenwand 169, die zu dem oberen Abschnitt 174 benachbart ist, gebildeter Winkel θ4t ist größer als der Winkel θ4b. Des Weiteren erfüllt die Höhe Hb des unteren Abschnitts 176 der Isolationsstruktur 170 0 < Hb < 200 nm. Andere wichtige Struktureinzelheiten der Halbleitervorrichtung in 8 sind der Halbleitervorrichtung in 7 ähnlich, und daher wird eine Beschreibung diesbezüglich nachstehend nicht wiederholt.
  • 9 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der Unterschied zwischen den Halbleitervorrichtungen von 9 und 8 betrifft die Formen des oberen Abschnitts 174 und des unteren Abschnitts 176 der Isolationsstruktur 170. In. 8 ist die Breite Wt im Wesentlichen gleich oder kleiner als die Breite Wm und im Wesentlichen kleiner als die Breite Wb. Genauer beträgt ein zwischen der unteren Fläche 170b der Isolationsstruktur 170 und der Seitenwand 164, die zum unteren Abschnitt 176 benachbart ist, gebildeter Winkel θ3b ungefähr 80 Grad bis ungefähr 90 Grad. Ein anderer, zwischen der unteren Fläche 170b der Isolationsstruktur 170 und der Seitenwand 169, die zum unteren Abschnitt 176 benachbart ist, gebildeter Winkel θ3b beträgt ungefähr 80 Grad bis ungefähr 90 Grad. Außerdem ist ein zwischen der oberen Fläche 170t der Isolationsstruktur 170 und der Seitenwand 164, die zum oberen Abschnitt 174 benachbart ist, gebildeter Winkel θ3t kleiner gleich dem Winkel θ3b. Ein anderer, zwischen der unteren Fläche 170b der Isolationsstruktur 170 und der Seitenwand 169, die zum oberen Abschnitt 174 benachbart ist, gebildeter Winkel θ4t ist kleiner gleich dem Winkel θ4b. Des Weiteren erfüllt die Höhe Hb des unteren Abschnitts 176 der Isolationsstruktur 170 0 < Hb < 200 nm. Andere wichtige Struktureinzelheiten der Halbleitervorrichtung in 9 sind der Halbleitervorrichtung in 8 ähnlich, und daher wird eine Beschreibung diesbezüglich nachstehend nicht wiederholt.
  • Des Weiteren sind die Herstellungsverfahren von 7 bis 9 dem Herstellungsverfahren von 6B ähnlich. Die Verfahren zum Ausbilden des ersten Grabens und des zweiten Grabens in 7 bis 9 können dem in 3A und 3B erwähnten Ausbildungsverfahren ähnlich oder von ihm verschieden sein. Das Profil des ersten Grabens und des zweiten Grabens (und auch des ersten Gates 160, des zweiten Gates 165 und der Isolationsstruktur 170) kann unter Verwendung verschiedener Ätzverfahren und Ätzrezepte modifiziert werden.
  • Wie vorstehend erwähnt, wird in 3A und 3B die Dummy-Schicht 130 strukturiert, um den ersten Graben 132 und den zweiten Graben 134 auszubilden. Daher ist die Öffnung des ersten Grabens 132 in der Nähe der oberen Fläche 136t der Dummy-Struktur 136 größer als die Öffnung des ersten Grabens 132 in der Nähe der unteren Fläche 136b der Dummy-Struktur 136, und die Öffnung des zweiten Grabens 134 in der Nähe der oberen Fläche 136t der Dummy-Struktur 136 ist größer als die Öffnung des zweiten Grabens 134 in der Nähe der unteren Fläche 136b der Dummy-Struktur 136. Bei dieser Ausgestaltung ist es leicht, das erste Gate 160 von 53 in den ersten Graben 132 einzufüllen, ohne einen Spalt zwischen dem ersten Gate 160 und dem Substrat 110 zu hinterlassen. Außerdem ist es leicht, das zweite Gate 165 von 5B in den zweiten Graben 134 einzufüllen, ohne einen Spalt zwischen dem zweiten Gate 165 und dem Substrat 110 zu hinterlassen. Daher kann die elektrische Leistung des ersten Gates 160 und des zweiten Gates 165 verbessert werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung ein Substrat, ein erstes Gate, ein zweites Gate und eine Isolationsstruktur. Das Substrat umfasst eine erste Finne und eine zweite Finne. Das erste Gate ist über der ersten Finne angeordnet. Das zweite Gate ist über der zweiten Finne angeordnet. Ein Spalt ist zwischen dem ersten Gate und dem zweiten Gate ausgebildet und der Spalt wird zum Substrat hin breiter. Die Isolationsstruktur ist in dem Spalt angeordnet. Die Isolationsstruktur weist eine obere Fläche und eine untere Fläche auf, die einander gegenüberliegen. Die untere Fläche ist dem Substrat zugewandt. Ein Rand der oberen Fläche, der dem ersten Gate zugewandt ist, ist zum Inneren der oberen Fläche hin gekrümmt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung ein Substrat, ein erstes Gate, ein zweites Gate und eine Isolationsstruktur. Das Substrat umfasst eine erste Finne und eine zweite Finne. Das erste Gate ist über der ersten Finne angeordnet. Das zweite Gate ist über der zweiten Finne angeordnet und von dem ersten Gate getrennt. Die Isolationsstruktur ist zwischen dem ersten Gate und dem zweiten Gate angeordnet. Die Isolationsstruktur weist eine obere Fläche und eine untere Fläche auf, die einander gegenüberliegen. Die untere Fläche der Isolationsstruktur ist dem Substrat zugewandt. Ein Flächeninhalt der unteren Fläche der Isolationsstruktur ist größer als ein Flächeninhalt der oberen Fläche der Isolationsstruktur. Ein Rand der oberen Fläche der Isolationsstruktur, der dem ersten Gate zugewandt ist, ist zum Inneren der oberen Fläche hin gekrümmt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Bereitstellen eines Substrats, das eine erste Finne und eine zweite Finne umfasst. Eine Dummy-Schicht wird über dem Substrat ausgebildet, um die erste Finne und die zweite Finne abzudecken. Die Dummy-Schicht wird strukturiert, um eine Dummy-Struktur zwischen der ersten Finne und der zweiten Finne auszubilden und die erste Finne und die zweite Finne freizulegen. Ein erstes Gate und ein zweites Gate werden jeweils an einander gegenüberliegenden Seiten der Dummy-Struktur ausgebildet. Das erste Gate deckt die erste Finne ab und das zweite Gate deckt die zweite Finne ab. Die Dummy-Struktur wird entfernt, um einen Spalt zwischen dem ersten Gate und dem zweiten Gate auszubilden. Eine Isolationsstruktur wird in dem Spalt ausgebildet.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, umfassend: ein Substrat, das eine erste Finne und eine zweite Finne umfasst; ein erstes Gate, das über der ersten Finne angeordnet ist; ein zweites Gate, das über der zweiten Finne angeordnet ist, wobei ein Spalt zwischen dem ersten Gate und dem zweiten Gate ausgebildet ist, und der Spalt zum Substrat hin breiter wird; und eine Isolationsstruktur, die in dem Spalt angeordnet ist, wobei die Isolationsstruktur eine obere Fläche und eine untere Fläche, die einander gegenüberliegen, umfasst, die untere Fläche dem Substrat zugewandt ist, und ein Rand der oberen Fläche, der dem ersten Gate zugewandt ist, zum Inneren der oberen Fläche hin gekrümmt ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei ein Rand der oberen Fläche, der dem zweiten Gate zugewandt ist, zum Inneren der oberen Fläche hin gekrümmt ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, ferner umfassend: eine dielektrische Schicht, die zwischen benachbarten zwei von den ersten Gates angeordnet ist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die dielektrische Schicht ferner zwischen benachbarten zwei von den zweiten Gates angeordnet ist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei ein erster Winkel zwischen der unteren Fläche der Isolationsstruktur und einer Seitenwand des ersten Gates, die der Isolationsstruktur zugewandt ist, gebildet ist, und der erste Winkel kleiner als 90 Grad ist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei ein zweiter Winkel zwischen der unteren Fläche der Isolationsstruktur und einer Seitenwand des zweiten Gates, die der Isolationsstruktur zugewandt ist, gebildet ist, und der zweite Winkel kleiner als 90 Grad ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei das erste Gate eine runde Ecke aufweist, die der Isolationsstruktur und dem Substrat zugewandt ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei das zweite Gate eine runde Ecke aufweist, die der Isolationsstruktur und dem Substrat zugewandt ist.
  9. Halbleitervorrichtung, umfassend: ein Substrat, das eine erste Finne und eine zweite Finne umfasst; ein erstes Gate, das über der ersten Finne angeordnet ist; ein zweites Gate, das über der zweiten Finne angeordnet ist und von dem ersten Gate getrennt ist; und eine Isolationsstruktur, die zwischen dem ersten Gate und dem zweiten Gate angeordnet ist, wobei die Isolationsstruktur eine obere Fläche und eine untere Fläche, die einander gegenüberliegen, aufweist, die untere Fläche der Isolationsstruktur dem Substrat zugewandt ist, ein Flächeninhalt der unteren Fläche der Isolationsstruktur größer ist als ein Flächeninhalt der oberen Fläche der Isolationsstruktur, und ein Rand der oberen Fläche der Isolationsstruktur, der dem ersten Gate zugewandt ist, zum Inneren der oberen Fläche hin gekrümmt ist.
  10. Halbleitervorrichtung nach Anspruch 9, wobei das erste Gate eine untere Fläche aufweist, die dem Substrat zugewandt ist, ein erster Winkel zwischen der unteren Fläche des ersten Gates und einer Seitenwand des ersten Gates, die dem zweiten Gate zugewandt ist, gebildet ist, und der erste Winkel größer als 90 Grad ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei das zweite Gate eine untere Fläche aufweist, die dem Substrat zugewandt ist, ein zweiter Winkel zwischen der unteren Fläche des zweiten Gates und einer Seitenwand des zweiten Gates, die dem ersten Gate zugewandt ist, gebildet ist, und der zweite Winkel größer als 90 Grad ist.
  12. Halbleitervorrichtung nach Anspruch 10 oder 11, wobei die Isolationsstruktur einen oberen Abschnitt und einen unteren Abschnitt, der zwischen dem oberen Abschnitt und dem Substrat angeordnet ist, aufweist, und eine Breite des oberen Abschnitts kleiner ist als eine Breite des unteren Abschnitts.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bereitstellen eines Substrats, das eine erste Finne und eine zweite Finne umfasst; Ausbilden einer Dummy-Schicht über dem Substrat, um die erste Finne und die zweite Finne abzudecken; Strukturieren der Dummy-Schicht, um eine Dummy-Struktur zwischen der ersten Finne und der zweiten Finne auszubilden und die erste Finne und die zweite Finne freizulegen; jeweiliges Ausbilden eines ersten Gates und eines zweiten Gates an einander gegenüberliegenden Seiten der Dummy-Struktur, wobei das erste Gate die erste Finne abdeckt, und das zweite Gate die zweite Finne abdeckt; Entfernen der Dummy-Struktur, um einen Spalt zwischen dem ersten Gate und dem zweiten Gate auszubilden; und Ausbilden einer Isolationsstruktur in dem Spalt.
  14. Verfahren nach Anspruch 13, wobei die Dummy-Schicht aus Polysilizium gefertigt wird.
  15. Verfahren nach Anspruch 13 oder 14, ferner umfassend: Trimmen der Dummy-Struktur vor dem Ausbilden des ersten Gates und des zweiten Gates.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei das erste Gate und das zweite Gate aus Metall gefertigt werden.
  17. Verfahren nach einem der Ansprüche 13 bis 16, ferner umfassend: Ausbilden einer dielektrischen Schicht zwischen benachbarten zwei von den ersten Gates.
  18. Verfahren nach Anspruch 17, wobei die dielektrische Schicht ferner zwischen benachbarten zwei von den zweiten Gates ausgebildet wird.
  19. Verfahren nach einem der Ansprüche 13 bis 18, ferner umfassend: Ausbilden einer Maske über der Dummy-Schicht; und Strukturieren der Maske, um eine strukturierte Maske zwischen der ersten Finne und der zweiten Finne auszubilden, wobei die Dummy-Schicht durch die strukturierte Maske strukturiert wird.
  20. Verfahren nach Anspruch 19, ferner umfassend: Trimmen der strukturierten Maske.
DE102015111339.2A 2015-03-20 2015-07-14 Halbleitervorrichtung und verfahren zum herstellen von dieser Active DE102015111339B4 (de)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US201562136295P 2015-03-20 2015-03-20
US62/136,295 2015-03-20
US201562158911P 2015-05-08 2015-05-08
US62/158,911 2015-05-08
US201562171050P 2015-06-04 2015-06-04
US62/171,050 2015-06-04
US14/754,627 US9461043B1 (en) 2015-03-20 2015-06-29 Semiconductor device and manufacturing method thereof
US14/754,627 2015-06-29

Publications (2)

Publication Number Publication Date
DE102015111339A1 true DE102015111339A1 (de) 2016-09-22
DE102015111339B4 DE102015111339B4 (de) 2021-07-22

Family

ID=56852987

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015111339.2A Active DE102015111339B4 (de) 2015-03-20 2015-07-14 Halbleitervorrichtung und verfahren zum herstellen von dieser

Country Status (5)

Country Link
US (4) US9461043B1 (de)
KR (1) KR101727394B1 (de)
CN (1) CN105990442B (de)
DE (1) DE102015111339B4 (de)
TW (1) TWI567944B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019101555A1 (de) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Metall-gate-schneideform mit roststabprofil zum reinigen von metallischen seitenwandrückständen

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947592B2 (en) * 2015-11-16 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US9773912B2 (en) * 2016-01-28 2017-09-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and manufacturing method thereof
US10510608B2 (en) * 2016-03-04 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10192966B2 (en) 2017-02-20 2019-01-29 Samsung Electronics Co., Inc. Semiconductor devices including recessed gate electrode portions
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US10867998B1 (en) 2017-11-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
KR102544153B1 (ko) * 2017-12-18 2023-06-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190081071A (ko) * 2017-12-29 2019-07-09 삼성전자주식회사 반도체 소자
KR102553251B1 (ko) 2018-04-06 2023-07-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102663192B1 (ko) * 2018-09-06 2024-05-09 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11245028B2 (en) * 2020-01-30 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures of semiconductor devices
US11721694B2 (en) 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009046250A1 (de) * 2009-10-30 2011-05-12 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Kantenverrundung in einem Austauschgateverfahren auf der Grundlage eines Opferfüllmaterials, das vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
DE102013106621B3 (de) * 2013-03-11 2014-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Finnenform für Feldeffekttransistoren und Verfahren zu deren Bildung
WO2014082336A1 (zh) * 2012-11-30 2014-06-05 中国科学院微电子研究所 半导体器件及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6944844B2 (en) 2002-04-03 2005-09-13 Synopsys, Inc. System and method to determine impact of line end shortening
JP2005142289A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
JPWO2006006438A1 (ja) * 2004-07-12 2008-04-24 日本電気株式会社 半導体装置及びその製造方法
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
JP4921755B2 (ja) * 2005-09-16 2012-04-25 株式会社東芝 半導体装置
US7223650B2 (en) 2005-10-12 2007-05-29 Intel Corporation Self-aligned gate isolation
US7915112B2 (en) * 2008-09-23 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stress film for mobility enhancement in FinFET device
US8592918B2 (en) * 2009-10-28 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming inter-device STI regions and intra-device STI regions using different dielectric materials
US8561003B2 (en) * 2011-07-29 2013-10-15 Synopsys, Inc. N-channel and P-channel finFET cell architecture with inter-block insulator
WO2013101007A1 (en) 2011-12-28 2013-07-04 Intel Corporation Methods of integrating multiple gate dielectric transistors on a tri-gate (finfet) process
KR20130106093A (ko) * 2012-03-19 2013-09-27 삼성전자주식회사 전계 효과 트랜지스터 및 그 형성 방법
KR101909205B1 (ko) * 2012-04-20 2018-10-17 삼성전자 주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
US8987790B2 (en) * 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
KR102021768B1 (ko) * 2013-03-15 2019-09-17 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치
KR101998666B1 (ko) * 2013-06-25 2019-10-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9379106B2 (en) * 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102085525B1 (ko) * 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9627375B2 (en) * 2014-02-07 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Indented gate end of non-planar transistor
US9620417B2 (en) * 2014-09-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of manufacturing fin-FET devices
US9293459B1 (en) * 2014-09-30 2016-03-22 International Business Machines Corporation Method and structure for improving finFET with epitaxy source/drain
TWI600159B (zh) * 2014-10-01 2017-09-21 聯華電子股份有限公司 半導體元件及其製作方法
US9653605B2 (en) * 2014-10-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9362181B1 (en) * 2014-12-05 2016-06-07 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009046250A1 (de) * 2009-10-30 2011-05-12 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Kantenverrundung in einem Austauschgateverfahren auf der Grundlage eines Opferfüllmaterials, das vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
WO2014082336A1 (zh) * 2012-11-30 2014-06-05 中国科学院微电子研究所 半导体器件及其制造方法
DE102013106621B3 (de) * 2013-03-11 2014-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Finnenform für Feldeffekttransistoren und Verfahren zu deren Bildung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019101555A1 (de) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Metall-gate-schneideform mit roststabprofil zum reinigen von metallischen seitenwandrückständen
DE102019101555B4 (de) 2018-09-28 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Metall-gate-schneideform

Also Published As

Publication number Publication date
CN105990442B (zh) 2019-10-15
CN105990442A (zh) 2016-10-05
US20160276340A1 (en) 2016-09-22
TWI567944B (zh) 2017-01-21
US20180033698A1 (en) 2018-02-01
US10157795B2 (en) 2018-12-18
KR101727394B1 (ko) 2017-04-14
US9786564B2 (en) 2017-10-10
DE102015111339B4 (de) 2021-07-22
US20190122933A1 (en) 2019-04-25
US9461043B1 (en) 2016-10-04
KR20160112905A (ko) 2016-09-28
US20160372378A1 (en) 2016-12-22
TW201635488A (zh) 2016-10-01
US10629491B2 (en) 2020-04-21

Similar Documents

Publication Publication Date Title
DE102015111339B4 (de) Halbleitervorrichtung und verfahren zum herstellen von dieser
DE102017119141B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102015114790B4 (de) Verfahren und Struktur für eine Halbleitervorrichtung mit einer Gatespacer-Schutzschicht
DE102015100165B4 (de) Verfahren für finfet-isolierung
US10163718B2 (en) Semiconductor device and a method for fabricating the same
DE102018115901A1 (de) Dielektrischer Abstandshalter zur Vermeidung von Kurzschlüssen
DE102016115983A1 (de) Halbleiterstruktur und Herstellungsverfahren
DE102015106700A1 (de) Halbleiterstruktur mit erweiterter Gatestruktur und Ausbildungsverfahren dafür
DE102018106631A1 (de) Schneideverfahren für Halbleiterstruktur und dadurch gebildete Strukturen
DE112011105702T5 (de) Source-/Drain-Kontakte für nicht planare Transistoren
DE102015117320A1 (de) Halbleitervorrichtung und deren herstellungsverfahren
DE102017124226B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102018124814A1 (de) Metall-Gate-Struktur und Verfahren zu ihrer Herstellung
DE102017128233A1 (de) Gate-struktur für halbleitervorrichtung
DE102016117473A1 (de) Halbleitervorrichtung und verfahren zum herstellen von dieser
DE102015106597A1 (de) Struktur und Verfahren für integrierte Schaltung
DE102020105633B4 (de) Halbleitervorrichtungen mit verbesserten Kondensatoren
DE102015110843B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen von dieser
DE102016100008B4 (de) Halbleiterstruktur mit Einfügeschicht und Verfahren für deren Herstellung
DE102018101016A1 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen
DE102017116224A1 (de) Metall-Gate-Struktur und zugehörige Verfahren
DE102017126027B4 (de) Metallgatestruktur und Verfahren
DE102018130833B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102017102012A1 (de) Halbleitervorrichtung und Verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R409 Internal rectification of the legal status completed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final