DE102015100165B4 - Verfahren für finfet-isolierung - Google Patents

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Abstract

Verfahren zum Ausbilden eines Halbleiterbauelements, umfassend:
Aufnehmen eines Substrates (102), das eine aktive Finne (104) aufweist, mehrerer Dummy-Gatestapel (120) über dem Substrat (102), die in die Finne (104) eingreifen, und
erster dielektrischer Merkmale (114) über dem Substrat (102) und zwischen den Dummy-Gatestapeln (120);
Entfernen der Dummy-Gatestapel (120) und dadurch Ausbilden eines ersten Grabens (116b) und zweier zweiter Gräben (116a, 116c), wobei die ersten und zweiten Gräben (116a, 116b, 116c) erste bzw. zweite Abschnitte (104a, 104b, 104c) der aktiven Finne (104) freilegen; und danach
Entfernen des ersten Abschnitts (104b) der aktiven Finne (104); und
Bilden von Gatestapeln (126a, 126c) in den zweiten Gräben (116a, 116c), wobei die Gatestapel (126a, 126c) in den zweiten Abschnitt (104a, 104c) der aktiven Finne (104) eingreifen,
wobei der erste Graben (116b) zwischen den zwei zweiten Gräben (116a, 116c) liegt.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie für integrierte Schaltungen (IC) ist exponentiell gewachsen. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die geometrische Größe (d. h. die kleinste Komponente (oder Leitung), die sich mit einem Herstellungsprozess erreichen lässt) abgenommen hat. Dieser Abwärtsskalierungsprozess bietet allgemein Vorteile durch Steigerung der Produktionseffizienz und Senkung der zugehörigen Kosten. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Beispielsweise wird eine Doppelstrukturierungslithografie (DPL) generell bei Finnen-Feldeffekttransistor- (FinFET) -Herstellungsprozessen verwendet. Ein konventioneller DPL-Prozess verwendet zwei Maskenstrukturen, eine Dornstruktur und eine Schnittstruktur, die ungewünschte Abschnitte der Dornstruktur entfernt, eine Ableitung davon oder beide. Beispielsweise bildet der DPL-Prozess eine Finne unter Verwendung der Dornstruktur und schneidet dann die Finne unter Verwendung der Schnittstruktur in zwei oder mehr Abschnitte. Jeder Abschnitt der Finne wird verwendet, um einen oder mehrere FinFETs zu bilden. Unterschiedliche Abschnitte der Finne müssen geeignet isoliert werden. Ein konventioneller Finnenisolierungsprozess verwendet einen weiteren Strukturierungsprozess, um eine Isolierungsstruktur zwischen zwei Abschnitten der Finne zu bilden. Aus diesen konventionellen Prozessen ergeben sich verschiedene Probleme. Beispielsweise kann der Finnenschnittprozess die Finne aufgrund von Problemen, eine ätzkritische Dimension (CD) und/oder eine Ätztiefe vorzugeben, unerwünscht überätzen oder unterätzen. Das Finnenüberätzen würde das Prozessfenster für die FinFET-Herstellung wie einen Source/Drain-Kontaktabsatz reduzieren, während das Finnenunterätzen dabei fehlschlagen würde, eine effektive Finnenisolierung zu schaffen. Bei einem anderen Beispiel können ein Finnenschnittstrukturierungsprozess und ein Isolierungsstrukturierungsprozess nicht geeignet abgestimmt sein, was sowohl in ineffektiver Isolierung als auch einem reduzierten Prozessfenster für die FinFET-Herstellung resultiert. Dementsprechend ist ein Verfahren zum effektiven Isolieren der Finnen erforderlich, während ausreichende CD und Überlagerungsprozessfenster für die FinFET-Herstellung vorgesehen werden.
  • Dokument US 2014/0103452 A1 beschreibt ein Verfahren zum Ausbilden eines Halbleiterbauelements, das ein Substrat mit einer aktiven Finne aufweist. Über dem Substrat und der Finne werden Gatestapel ausgebildet. Ferner sind Isolationsbereiche und vorgesehen, zwischen denen sich dielektrisches Material befindet. Das Material der Isolationsbereiche wird entfernt, um Gräben zu bilden, die mit Isolationsmaterial gefüllt werden.
  • Dokument DE 10 2012 101 875 A1 beschreibt ein Verfahren zum Ausbilden eines Halbleiterbauelementes, welches ein Substrat, Dummy-Gatestapel und dielektrische Merkmale zwischen den Dummy-Gatestapeln aufweist. Zunächst wird das Dummy-Gate entfernt, in dem eine Isolationsstruktur gebildet werden soll, und anschließend werden die Dummy-Gates entfernt, in denen die endgültige Gatestruktur gebildet werden soll.
  • Dokument US 2013/0043535 A1 beschreibt ein Verfahren zum Ausbilden eines Halbleiterbauelements mit mehreren Dummy-Gatestapeln, wobei einer der Dummy-Gatestapel entfernt wird und das frei gewordene Volumen mit einem dielektrischen Material gefüllt wird.
  • Figurenliste
  • Die vorliegende Erfindung wird aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß der üblichen Praxis in der Branche verschiedene Merkmale nicht maßstäblich gezeichnet sind und nur für Veranschaulichungszwecke verwendet werden. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
    • Die 1A und 1B zeigen ein Flussdiagramm eines Verfahrens zur Herstellung eines Halbleiterbauelements gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • Die 2A bis 9 sind perspektivische und Querschnittansichten des Bildens eines Halbleiterbauelements gemäß dem Verfahren von 1A und 1B gemäß einigen Ausführungsformen.
    • 10 ist eine Querschnittansicht eines Halbleiterbauelements, das unter Verwendung des Verfahrens der 1A und 1B gemäß einigen Ausführungsformen hergestellt ist.
    • Die 11A und 11B sind Drauf- und Querschnittansichten eines Halbleiterbauelements, das unter Verwendung des Verfahrens der 1A und 1B gemäß einigen Ausführungsformen hergestellt ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem anderen bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sind dazu beabsichtigt, zusätzlich zu der Ausrichtung, die in den Abbildungen gezeigt ist, verschiedene Ausrichtungen des Bauelements bei der Verwendung oder beim Betrieb des Bauelements zu umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Die vorliegende Erfindung betrifft generell Halbleiterbauelemente und insbesondere Halbleiterbauelemente mit FinFETs. Es ist eine Aufgabe der vorliegenden Erfindung, Verfahren und Strukturen zum effektiven Isolieren von Finnen bereitzustellen, während ausreichende Prozessfenster für die FinFET-Herstellung vorgesehen werden.
  • Bezug nehmend auf die 1A und 1B ist ein Flussdiagramm eines Verfahrens 10 zum Bilden eines Halbleiterbauelements gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht. Zusätzliche Arbeitsvorgänge können vor, während und nach dem Verfahren 10 vorgesehen sein, und einige beschriebene Arbeitsvorgänge können für zusätzliche Ausführungsformen des Verfahrens ausgetauscht, eliminiert oder verschoben werden. Das Verfahren 10 wird nachfolgend in Verbindung mit den 2A bis 9 beschrieben, die einen Abschnitt eines Halbleiterbauelements 100 bei verschiedenen Herstellungsstufen veranschaulichen. Das Bauelement 100 kann ein zwischengeschaltetes Bauelement sein, das während des Verarbeitens eines ICs oder eines Abschnitts davon hergestellt wird, das einen SRAM und/oder andere Logikschaltungen, passive Bauelemente, wie Widerstände, Kondensatoren und Induktoren, und aktive Bauelemente wie p-FETs (PFETs), n-FETs (NFETs), FinFETs, Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), Komplementär-Metalloxid-Halbleiter- (CMOS) -Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon umfassen kann.
  • Bei Arbeitsvorgang 12 nimmt das Verfahren 10 (1A) ein Substrat 102 mit verschiedenen Strukturen auf, die darin und/oder darauf gebildet sind. Siehe die 2A, 2B und 2C im Zusammenhang. 2A ist eine schematische perspektivische Ansicht des Halbleiterbauelements 100, während die 2B und 2C Querschnittansichten des Halbleiterbauelements 100 entsprechend entlang der Linie „1-1“ und der Linie „2-2“ von 2A sind. Das Bauelement 100 umfasst das Substrat 102, das zwei aktive Finnen 104 aufweist. Die Finnen 104 stehen nach oben vom Substrat 102 vor und sind Seite an Seite der Länge nach ausgerichtet. Das Bauelement 100 umfasst weiter eine Isolierungsstruktur 106, welche die Finnen 104 seitlich isoliert. Das Bauelement 100 umfasst weiter mehrere Dummy-Gatestapel, wobei drei davon als die Dummy-Gatestapel 120a, 120b und 120c gezeigt sind. Die Dummy-Gatestapel 120a-c sind über einer Fläche 107 der Isolierungsstruktur 106 gebildet, die in die Finnen 104 entlang einer Breitenrichtung der Finnen eingreift. Das Bauelement 100 umfasst weiter Abstandselementmerkmale 112 über Seitenwänden der Dummy-Gatestapel 120a-c und erste dielektrische Merkmale 114 über der Fläche 107 und zwischen den Abstandselementmerkmalen. Obwohl die 1A bis 1C drei Dummy-Gatestapel über zwei Finnen zeigen, ist die vorliegende Erfindung nicht durch spezifische Konfigurationen des Bauelements 100 begrenzt. Ausführungsformen der vorliegenden Offenbarung können unterschiedliche Arten von Bauelementen, eine unterschiedliche Anzahl an Bauelementen und/oder eine unterschiedliche Konfiguration von Strukturen umfassen. Die verschiedenen vorstehend genannten Strukturen des Bauelements 100 werden nachfolgend ausführlicher beschrieben.
  • Das Substrat 102 ist in der vorliegenden Ausführungsform ein Siliziumsubstrat. Alternativ kann das Substrat 102 einen weiteren Elementhalbleiter wie Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen. Bei noch einer weiteren Alternative ist das Substrat 102 ein Halbleiter auf Isolator (SOI) wie eine vergrabene dielektrische Schicht.
  • Die Finnen 104 sind geeignet, um p-FinFETs, n-FinFETs oder sowohl p-FinFETs als auch n-FinFETs bei verschiedenen Ausführungsformen zu bilden. Wie gezeigt in 2B umfasst jede Finne 104 drei Abschnitte (oder Sektionen) 104a, 104b und 104c. Die drei Dummy-Gatestapel 120a, 120b und 120c greifen jeweils in die drei Abschnitte 104a, 104b und 104c ein. Speziell greifen die Dummy-Gatestapel 120a und 120c in die Finnenabschnitte 104a und 104c neben den Kanalregionen 110 der entsprechenden Finnenabschnitte ein. 2B zeigt weiter Source/Drain- (S/D) -Regionen 108, die auf beiden Seiten der Dummy-Gatestapel 120a und 120c angeordnet sind und die entsprechenden Kanalregionen 110 sandwichartig anordnen. Es ist zu beachten, dass eine Kanalregion unter dem Dummy-Gatestapel 120b im Finnenabschnitt 104b nicht dargestellt ist. Wie später erklärt wird, wird der Finnenabschnitt 104b entfernt und durch eine Isolierungsstruktur ersetzt, um die Finnenabschnitte 104a und 104c sowie die darauf gebildeten FinFETs zu isolieren. Die S/D-Regionen 108 können Halo oder eine schwach dotierte Source/Drain- (LDD) Implantation umfassen. Bei einigen Ausführungsformen können die S/D-Regionen 108 angehobene Source/Drain-Regionen, verzerrte Regionen, epitaxial gewachsene Regionen und/oder andere geeignete S/D-Merkmale umfassen.
  • Die Finnen 104 können unter Verwendung von geeigneten Prozessen einschließlich Fotolithografie und Ätzverfahren hergestellt sein. Der Fotolithografieprozess kann das Bilden einer Fotoresistschicht (Resist) umfassen, die das Substrat 102 überlagert, das Freilegen des Resist gegenüber einer Struktur, das Ausführen von Prozessen zum Einbrennen nach der Exposition und Entwickeln des Resist, um ein Maskierelement zu bilden, das den Resist umfasst. Das Maskierelement wird dann für das Ätzen von Aussparungen in das Substrat 102 verwendet, was die Finnen 104 auf dem Substrat 102 hinterlässt. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen. Alternativ können die Finnen 104 unter Verwendung der Domabstandselement-Doppelstrukturierungslithografie gebildet werden. Viele andere Ausführungsformen von Verfahren zum Bilden der Finnen 104 können geeignet sein. Die verschiedenen Merkmale in den S/D-Regionen 108 können gebildet werden, nachdem die Dummy-Gatestapel 120a-c und die Abstandselementmerkmale 112 gebildet wurden, was nachfolgend beschrieben wird.
  • Die Isolierungsstruktur 106 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, fluoriddotiertem Silikatglas (FSG), einem Low-k-Dielektrikum und/oder einem anderen geeigneten Isoliermaterial gebildet sein. Die Isolierungsstruktur 106 kann flache Grabenisolation- (STI) -Merkmale sein. Bei einer Ausführungsform wird die Isolierungsstruktur 106 durch Ätzen von Gräben im Substrat 102, wie z. B. als Teil des Bildungsprozesses der Finnen 104, gebildet. Die Gräben können dann mit Isoliermaterial gefüllt werden gefolgt von einem chemisch mechanischen Planarisierungs- (CMP) -Prozess. Eine andere Isolierungsstruktur wie Feldoxid, lokale Oxidation von Silizium (LOCOS) und/oder andere geeignete Strukturen sind möglich. Die Isolierungsstruktur 106 kann eine mehrschichtige Struktur umfassen, die beispielsweise eine oder mehrere Auskleidungsschichten aus thermischem Oxid aufweist. Der Dummy-Gatestapel 120a-c greift in der vorliegenden Ausführungsform in die Finnen 104 auf drei Seiten der Finnen ein. Alternativ können sie in die Finnen 104 auf nur zwei Seiten (nicht auf der oberen Fläche) von den Finnen eingreifen. Sie werden „Dummy“ genannt, da sie in einem späteren Schritt entfernt und durch einen „wirklichen“ Gatestapel oder eine andere geeignete Struktur (z. B. eine Isolierungsstruktur) ersetzt werden. In der vorliegenden Ausführungsform werden die Dummy-Gatestapel 120a und 120c mit einem High-k-Metallgate in einem „Gate-Last“-Prozess ersetzt, während der Dummy-Gatestapel 120b mit einer Isolierungsstruktur ersetzt wird. Die Dummy-Gatestapel 120a-c können jeweils eine oder mehrere Materialschichten umfassen. Beispielsweise können sie jeweils eine Dummy-Oxidschicht und eine Dummy-Gate-Elektrode umfassen. Die Dummy-Oxidschicht kann ein Dielektrikum wie Siliziumoxid (SiO2) oder Stickstoff- (N) -dotiertes SiO2 umfassen und kann durch chemische Oxidation, Thermooxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder andere geeignete Verfahren gebildet sein. Die Dummy-Gate-Elektrode kann eine Einzelschicht- oder Mehrschichtstruktur umfassen. Bei einer Ausführungsform umfasst die Dummy-Gate-Elektrode Polysilizium. Die Dummy-Gate-Elektrode kann durch geeignete Abscheidungsprozesse wie chemische Gasphasenabscheidung bei niedrigem Druck (LPCVD) und plasmaverstärkte CVD (PECVD) gebildet sein. Bei einer Ausführungsform werden die Dummy-Oxidschicht und die Dummy-Gate-Elektrode zuerst als Deckschichten über dem Substrat 102 abgeschieden. Dann werden die Deckschichten durch einen Prozess gebildet, der Fotolithografieprozesse und Ätzprozesse umfasst, wodurch Abschnitte der Deckschichten entfernt und die verbleibenden Abschnitte über dem Substrat 102 als die Dummy-Oxidschicht und die Dummy-Gate-Elektrode bewahrt werden. Bei einigen Ausführungsformen können die Dummy-Gatestapel 120a-c jeweils zusätzliche dielektrische Schichten und/oder leitende Schichten wie Hartmaskenschichten, Zwischenschichten, Verkappungsschichten, Diffusions-/Sperrschichten, andere geeignete Schichten und/oder Kombinationen davon umfassen.
  • Die Abstandselementmerkmale 112 werden auf vertikalen Seitenwänden der Dummy-Gatestapel 120a-c gebildet. Die Abstandselementmerkmale 112 schließen ein Material ein, das sich von denjenigen der Dummy-Gatestapel unterscheidet. Bei einer Ausführungsform schließen die Abstandselementmerkmale 112 ein Dielektrikum wie Siliziumnitrid oder Siliziumoxinitrid ein. Bei einem Beispiel schließen die Abstandselementmerkmale 112 jeweils mehrfache Schichten ein. Bei einer Ausführungsform werden eine oder mehrere Abstandsschichten durch ganzflächiges Abscheiden von Abstandselementmaterialien über dem Bauelement 100 gebildet, nachdem die Dummy-Gatestapel 120a-c gebildet wurden. Dann wird ein Prozess des anisotropischen Ätzens ausgeführt, um Abschnitte der Abstandsschichten zu entfernen und die Abstandselementmerkmale 112 wie veranschaulicht in den 2A und 2B zu bilden.
  • Die ersten dielektrischen Merkmale 114 können eine oder mehrere dielektrische Schichten umfassen. Bei einer Ausführungsform umfassen die ersten dielektrischen Merkmale 114 jeweils eine Zwischenschicht-Dielektrikum- (ILD) -Schicht über einer Kontakt-Ätzstoppschicht (CESL). Beispielsweise kann die CESL eine Schicht aus Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid und/oder anderen Materialien umfassen. Die CESL kann durch einen PECVD-Prozess und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. Die ILD-Schicht kann Materialien wie Tetraethylorthosilicat- (TEOS) -Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid wie Borophosphosilikatglas (BPSG), synthetisches Quarzglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete Dielektrika umfassen. Bei einigen Ausführungsformen kann die ILD-Schicht ein hochdichtes Plasma- (HDP) -Dielektrikum (z. B. HDP-Oxid) und/oder ein Prozess mit hohem Aspektverhältnis- (HARP) -Dielektrikum (wie z. B. HARP-Oxid) umfassen. Die ILD-Schicht kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik abgeschieden werden. Bei einer Ausführungsform wird die ILD-Schicht durch einen fließfähige CVD- (FCVD) -Prozess gebildet. Der FCVD-Prozess umfasst das Abscheiden eines fließfähigen Materials (wie eine flüssige Verbindung) auf dem Substrat 102, um die Gräben zwischen den Dummy-Gatestapeln 120a-c (mit den Abstandselementmerkmalen 112 an den Seitenwänden davon) zu füllen und das fließfähige Material durch eine geeignete Technik wie Tempern in einem Beispiel in ein Festmaterial umzuwandeln. Nach verschiedenen Abscheidungsprozessen wird ein chemisch mechanischer Planarisierungs- (CMP) -Prozess ausgeführt, um eine obere Fläche der ersten dielektrischen Merkmale 114 zu planarisieren und eine obere Fläche der Dummy-Gatestapel 120a-c für nachfolgende Herstellungsschritte freizulegen.
  • Bei Arbeitsvorgang 14 entfernt das Verfahren 10 (1A) die Dummy-Gatestapel 120a-c. Siehe die 3A, 3B und 3C im Zusammenhang. 3A ist eine schematische perspektivische Ansicht des Halbleiterbauelements 100, während die 3B und 3C Querschnittansichten des Halbleiterbauelements 100 jeweils entlang der Linie „1-1“ und der Linie „2-2“ von 3A sind. Wie gezeigt in den 3A und 3B werden die Dummy-Gatestapel 120a-c entfernt, was in drei Gräben 116a, 116b und 116c resultiert. Die drei Gräben 116a-c legen die Finnenabschnitte 104a-c entsprechend frei. Die Dummy-Gatestapel 120a-c werden durch einen oder mehrere Ätzprozesse entfernt, die selektiv abgestimmt sind, um die Materialien darin zu entfernen, während die Abstandselementmerkmale 112 und die ILD-Schicht 114 im Wesentlichen verbleiben. Die Ätzprozesse können einen geeigneten Nassätz-, Trocken-(Plasma-)-Ätzprozess und/oder andere Prozesse umfassen. Beispielsweise kann ein Trockenätzprozess chlorhaltige Gase, fluorhaltige Gase, andere Ätzgase oder eine Kombination davon verwenden. Die Nassätzlösungen können NH4OH, HF (Fluorwasserstoffsäure), TMAH (Tetramethylammoniumhydroxid), andere geeignete Nassätzlösungen oder Kombinationen davon umfassen.
  • Bei Arbeitsvorgang 16 bildet das Verfahren 10 (1A) ein Maskierelement 122. Unter Bezugnahme auf 4 ist eine Querschnittansicht des Bauelements 100 entlang der Linie „1-1“ von 3A nach dem Arbeitsvorgang 16 gezeigt. Das Maskierelement 122 deckt die Finnenabschnitte 104a und 104c ab. Eine Öffnung 123 im Maskierelement 122 legt den Finnenabschnitt 104b durch den Graben 116b frei. In der vorhandenen Ausführungsform ist das Maskierelement 122 ein strukturierter Fotolack (oder Resist) und wird unter Verwendung eines Fotolithografieprozesses gebildet. Beispielsweise kann der Fotolithografieprozess das Bilden eines Resists, der das Substrat 102 überlagert und die verschiedenen Strukturen auf dem Substrat 102 abdeckt, Freilegen des Resists gegenüber einer Struktur, Ausführen von Einbrennprozessen nach der Exposition und Entwickeln des Resists, um das Maskierelement 122 zu bilden, umfassen. In Bezug auf den Arbeitsvorgang 16 bietet die vorliegende Offenbarung Vorteile gegenüber konventionellen Finnenisolierungsverfahren. Ein konventioneller Finnenisolierungsprozess würde zuerst den Finnenabschnitt 104b (z. B. unter Verwendung eines Finnenschnittprozesses) entfernen und dann den Dummy-Gatestapel 120b (2B) zwischen den Finnenabschnitten 104a und 104c als eine Isolierungsstruktur bilden. In solch einem Prozess müssen der Finnenschnittprozess und der Dummy-Gatestapelaufbau-Prozess geeignet abgestimmt sein, was Herstellungsprozesse stringenten Beschränkungen unterwirft, wie enge CD und Überlagerungsprozessfenster. Im Gegensatz dazu weist der Strukturierungsprozess für das Maskierelement 122 viel entspanntere Prozessfenster auf. Wie gezeigt in 4 weist das Maskierelement 122 ein viel breiteres Prozessfenster auf, um den Finnenabschnitt 104b vollständig freizulegen, während die Finnenabschnitte 104a und 104c abgedeckt werden. Das Vorhandensein der Abstandselementmerkmale 112 und der ersten dielektrischen Merkmale 114 vergrößert effektiv sowohl CD als auch Überlagerungsprozessfenster für das Maskierelement 122.
  • Bei Arbeitsvorgang 18 entfernt das Verfahren 10 (1A) den Finnenabschnitt 104b durch die Öffnung 123 und den Graben 116b. Siehe 5A und 5B gemeinsam. 5A ist eine Querschnittansicht des Bauelements 100 entlang der Linie „1-1“ von 3A nach dem Arbeitsvorgang 18. 5B ist eine Querschnittansicht des Bauelements 100 entlang der Linie „2-2“ von 3A nach dem Arbeitsvorgang 18. Der Finnenabschnitt 104b wird mit einem Ätzprozess entfernt, wobei das Maskierelement 122 als eine Ätzmaske agiert. Bei einer Ausführungsform ist der Ätzprozess ein Trocken- (Plasma-) -Ätzprozess. Beispielsweise kann der Trockenätzprozess bei einer Quellenleistung von ungefähr 50 bis zu ungefähr 1.500 W, einem Druck von ungefähr 0,13 Pa bis zu ungefähr 13,3 Pa, einer Temperatur von ungefähr 20 bis zu ungefähr 80 Grad Celsius und unter Verwendung von einem oder mehreren von den Gasen CF4, CH3F, O2, HBr, He, Cl2, Ar und N2 als Ätzgas ausgeführt werden. Bei einer Ausführungsform entfernt der Arbeitsvorgang 18 nicht nur die Finnenabschnitte 104b, sondern spart auch weiter die Finnen 104 unter der Fläche 107 aus. In der vorhandenen Ausführungsform sind wie gezeigt in den 5A und 5B sowohl die Isolierungsstruktur 106 als auch die Finnen 104 innerhalb des Grabens 116b ausgespart. Speziell ist die Isolierungsstruktur 106 im Graben 116b ausgespart, sodass sie eine weitere obere Fläche 107' aufweist, die sich unter der Fläche 107 befindet, während die Finnen 104 im Graben 116b ausgespart sind, sodass sie eine obere Fläche 109 aufweisen, die sich unter der Fläche 107' befindet. Daher erweitert der Arbeitsvorgang 18 effektiv den Graben 116b unter der Fläche 107. Bei Ausführungsformen kann die Aussparung von der Fläche 107 zur Fläche 107' gering oder vernachlässigbar sein. In der vorhandenen Ausführungsform befindet sich die Fläche 109 unter der Fläche 107' um einen vertikalen Abstand d1. Bei einer Ausführungsform beträgt d1 ungefähr 5 nm bis zu ungefähr 100 nm. Obwohl 5B zeigt, dass sich die Fläche 109 noch in den Finnen 104 befindet, kann bei einer Ausführungsform der Arbeitsvorgang 18 den Graben 116b nach unten in das Substrat 102 aussparen. Bei verschiedenen Ausführungsformen ist der Arbeitsvorgang 18 basierend auf einer gewünschten Finnenaussparungstiefe und einer Ätzrate des Finnenmaterials zeitgebergesteuert. Das Maskierelement 122 kann während des Ätzprozesses teilweise verbraucht werden.
  • Bei Arbeitsvorgang 20 entfernt das Verfahren 10 (1A) das Maskierelement 122 und spart weiter die Finnen 104 aus. Siehe 6A und 6B gemeinsam. 6A ist eine Querschnittansicht des Bauelements 100 entlang der Linie „1-1“ von 3A nach dem Arbeitsvorgang 20. 6B ist eine Querschnittansicht des Bauelements 100 entlang der Linie „2-2“ von 3A nach dem Arbeitsvorgang 20. Das Maskierelement 122 ist entfernt und die Finnenabschnitte 104a und 104c sind durch die Gräben 116a und 1160 wieder freigelegt. Bei einer Ausführungsform umfasst der Arbeitsvorgang 20 einen Veraschungsprozess wie Plasmaveraschen. Bei einem Beispiel wird der Veraschungsprozess bei einer Temperatur von ungefähr 20 bis zu ungefähr 80 Grad Celsius und unter Verwendung von einem oder mehreren der der Gase H2, O2, N2, He und Ar als Ätzgas ausgeführt. Bei einer Ausführungsform entfernt der Arbeitsvorgang 20 das Maskierelement 122 und spart gleichzeitig die Finnen 104 weiter aus. Bei der gezeigten Ausführungsform in 6A sind die Finnen 104 im Graben 116b weiter ausgespart, sodass sie eine obere Fläche 109' aufweisen, die sich unter der oberen Fläche 109 (5A) befindet. Bei verschiedenen Ausführungsformen beträgt ein vertikaler Abstand zwischen den Flächen 109 und 109' ungefähr 2 nm bis zu ungefähr 100 nm. Bei einer Ausführungsform ist die Isolierungsstruktur 106 im Graben 116b ebenfalls weiter ausgespart, sodass sie eine obere Fläche 107" aufweist, die sich unter der Fläche 107' (5A) befindet. Bei Ausführungsformen kann die Aussparung von der Fläche 107' zur Fläche 107" gering oder vernachlässigbar sein. Bei einer Ausführungsform beträgt ein vertikaler Abstand zwischen den Flächen 109' und 107", d2, ungefähr 5 nm bis zu ungefähr 100 nm. Des Weiteren sind die Finnen 104 auch in einem Abstand d3 entlang ihrer Längsrichtung in Richtung auf die beiden Finnenabschnitte 104a und 104c ausgespart. Bei einer Ausführungsform beträgt der Abstand d3 ungefähr 0, bis zu ungefähr 10 nm. Bei verschiedenen Ausführungsformen ist der Arbeitsvorgang 20 basierend auf einer gewünschten Finnenaussparungstiefe (sowohl abwärts als auch seitlich) und einer Ätzrate des Finnenmaterials zeitgebergesteuert. Eine gewünschte Finnenaussparungstiefe kann basierend auf Isolierungsbeschränkungen, ursprünglicher Finnenhöhe (2C) und einer Dicke der Abstandselementmerkmale 112 bestimmt werden. Beispielsweise besteht eine Überlegung daraus, ausreichende Kontaktbereiche in den S/D-Regionen 108 bereitzustellen. Bei einer Ausführungsform weisen die Abstandselementmerkmale 112 eine Dicke d4 auf, die ungefähr 0,5 bis zu ungefähr 50 nm beträgt. Wenn der Abstand d3 d4 überschreitet, frisst sich der Graben 116b in die Kontaktbereiche in den S/D-Regionen 108, was Berücksichtigung verdient. Bei einer Ausführungsform wird der Arbeitsvorgang 20 so gesteuert, dass d3 d4 nicht überschreitet, was maximale Kontaktbereiche für die S/D-Kontaktbildung bereitstellt.
  • Bei Arbeitsvorgang 22 bildet das Verfahren 10 (1B) eine dielektrische Schicht 118 über Flächen der aktiven Finnen 104, die durch den Graben 116b freigelegt sind. Unter Bezugnahme auf 7 ist eine Querschnittansicht des Bauelements 100 entlang der Linie „1-1“ von 3A nach dem Arbeitsvorgang 22 gezeigt. Die dielektrische Schicht 118 ist auf allen drei Seiten der aktiven Finnen 104 im Graben 116b gebildet. Bei einer Ausführungsform ist die dielektrische Schicht 118 eine Oxidationsschicht wie Siliziumoxid. Bei einer weiteren Ausführungsform ist die dielektrische Schicht 118 eine Nitrierungsschicht wie Siliziumnitrid. Bei Ausführungsformen wird der Arbeitsvorgang 22 bei einer Quellenleistung von ungefähr 50 bis zu ungefähr 1.500 W, einem Druck von ungefähr 0,13 Pa bis zu ungefähr 10,7 Pa, einer Temperatur von ungefähr 20 bis zu ungefähr 80 Grad Celsius und unter Verwendung von einem oder mehreren von den Gasen O2, He, Ar und N2 als Reaktionsgas ausgeführt. Bei einer Ausführungsform wird die dielektrische Schicht 118 gebildet, sodass sie eine Dicke d5 aufweist, die ungefähr 0,5 bis zu ungefähr 10 nm beträgt. Bei Ausführungsformen verbessert die dielektrische Schicht 118 weiter die Isolierung zwischen den Finnenabschnitten 104a und 104c. Bei einer Ausführungsform des Verfahrens 10 wird der Arbeitsvorgang 22 optional ausgeführt.
  • Bei Arbeitsvorgang 24 füllt das Verfahren 10 (1B) den Graben 116b mit einem Dielektrikum 124. Unter Bezugnahme auf 8 ist eine Querschnittansicht des Bauelements 100 entlang der Linie „1-1“ von 3A nach dem Arbeitsvorgang 24 gezeigt. Bei einer Ausführungsform ist das Dielektrikum 124 das Gleiche wie das Material für die ersten dielektrischen Merkmale 114. Alternativ unterscheidet sich das Dielektrikum 124 vom Material für die ersten dielektrischen Merkmale 114. Bei einer Ausführungsform bezieht der Arbeitsvorgang 24 mehrere Schritte einschließlich Strukturierungs- und Abscheidungsprozessen ein. Beispielsweise bildet der Strukturierungsprozess ein Maskierelement, das die Gräben 116a und 116c ähnlich dem Prozess abdeckt, der in Bezug auf den Arbeitsvorgang 16 beschrieben ist. Dann füllt der Abscheidungsprozess den Graben 116b mit dem Dielektrikum 124 unter Verwendung eines PECVD, FCVD oder anderer geeigneter Abscheidungstechniken. Danach wird das Maskierelement unter Verwendung eines Nassätz- oder Plasmaveraschungsprozesses entfernt, wodurch die Finnenabschnitte 104a und 104c durch die Gräben 116a und 116c wieder freigelegt werden. Das Dielektrikum 124 isoliert die Finnenabschnitte 104a und 104c. Deshalb wird es auch Isolierungsstruktur 124 genannt. Wie aus der vorstehenden Erörterung ersichtlich, wird die Isolierungsstruktur 124 unter Verwendung eines Selbstausrichtungsprozesses gebildet, wodurch der anfängliche Dummy-Gatestapel 120b (2B) einen Ort der Isolierungsstruktur 124 definiert. Dies reduziert Lithografie- und Ätzprozesse und löst Prozessfensterprobleme (z. B. CD und Überlagerung), die mit konventionellen Finnenisolierungsverfahren verbunden sind.
  • Bei Arbeitsvorgang 26 bildet das Verfahren 10 (1B) „wirkliche“ Gatestapel 126a und 126c jeweils in den Gräben 116a und 116c. Unter Bezugnahme auf 9 ist eine Querschnittansicht des Bauelements 100 entlang der Linie „1-1“ von 3A nach dem Arbeitsvorgang 26 gezeigt. Die Gatestapel 126a und 126c greifen in die Finnenabschnitte 104a und 104c neben den entsprechenden Kanalregionen 110 ein. Bei einer Ausführungsform umfasst jeder der Gatestapel 126a und 126c mehrfache Schichten von Material. Beispielsweise kann er eine Zwischenschicht, eine dielektrische Schicht, eine Arbeitsfunktionsmetallschicht und eine Füllschicht umfassen. Die Zwischenschicht kann ein Dielektrikum wie eine Siliziumoxidschicht (SiO2) oder ein Siliziumoxinitrid (SiON) umfassen und kann durch chemische Oxidation, Thermooxidation, Atomlagenabscheidung (ALD), CVD und/oder ein anderes geeignetes Dielektrikum gebildet sein. Die dielektrische Schicht kann eine High-k-Dielektrikumschicht wie Hafniumoxid (HfO2), Al2O3, Lanthanidoxide, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen davon oder ein anderes geeignetes Material umfassen. Die dielektrische Schicht kann durch ALD und/oder andere geeignete Verfahren gebildet sein. Die Arbeitsfunktionsmetallschicht kann eine p- oder eine n-Arbeitsfunktionsschicht sein. Beispielhafte p-Arbeitsfunktionsmetalle schließen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Arbeitsfunktionsmaterialien oder Kombinationen davon ein. Beispielhafte n-Arbeitsfunktionsmetalle schließen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Arbeitsfunktionsmaterialien oder Kombinationen davon ein. Die Arbeitsfunktionsschicht kann mehrere Schichten umfassen und kann durch CVD, PVD und/oder einen anderen geeigneten Prozess abgeschieden sein. Die Füllschicht kann Aluminium (Al), Wolfram (W), Cobalt (Co), Kupfer (Cu) und/oder andere geeignete Materialien umfassen. Die Füllschicht kann mittels CVD, PVD, Plattieren und/oder andere geeignete Prozesse gebildet sein. Ein CMP-Prozess kann ausgeführt werden, um überschüssige Materialien von den Gatestapeln 126a und 126c zu entfernen und eine obere Fläche des Bauelements 100 zu planarisieren.
  • Unter weiterer Bezugnahme auf 9 werden dadurch zwei FinFETs über dem Substrat 102 gebildet. Der erste FinFET umfasst den Finnenabschnitt 104a, der die S/D-Regionen 108 und die Kanalregion 110 aufweist und weiter den Gatestapel 126a umfasst. Der zweite FinFET umfasst den Finnenabschnitt 104c, der die S/D-Regionen 108 und die Kanalregion 110 aufweist und weiter den Gatestapel 126c umfasst. Die Finnenabschnitte 104a und 104c sind durch die Isolierungsstruktur 124 und die dielektrische Schicht 118 getrennt. Obere Flächen der S/D-Regionen 108 neben der dielektrischen Schicht 118 können gesteuert werden, sodass sie ausreichenden Kontaktbereich für die S/D-Kontaktbildung bereitstellen.
  • Bei Arbeitsvorgang 28 führt das Verfahren 10 (1B) weitere Arbeitsvorgänge aus, um ein endgültiges Bauelement zu bilden. Beispielsweise kann der Arbeitsvorgang 28 Kontakte und Vias bilden, welche die S/D-Regionen 108 und die Gatestapel 126 der ersten und zweiten FinFETs elektrisch verbinden, und metallische Kopplungsstrukturen bilden, welche die ersten und zweiten FinFETs mit anderen Abschnitten des Bauelements 100 verbinden, um einen kompletten IC zu bilden.
  • 10 veranschaulicht ein Halbleiterbauelement 200, das unter Verwendung einer Ausführungsform des Verfahrens 10 hergestellt ist, bei der Arbeitsvorgang 22 nicht ausgeführt wird. Unter Bezugnahme auf 10 ist das Bauelement 200 das Gleiche wie das Bauelement 100 (9) außer, dass das Bauelement 200 nicht die dielektrische Schicht 118 zwischen den Finnenabschnitten 104a und 104c und der Isolierungsstruktur 124 umfasst. Bei verschiedenen Ausführungsformen stellt die Isolierungsstruktur 124 noch ausreichende Isolierung zwischen den Finnenabschnitten 104a und 104c bereit.
  • 11A zeigt eine Draufsicht eines Halbleiterbauelements 300, das unter Verwendung einer Ausführungsform des Verfahrens 10 (1A und 1B) hergestellt ist. 11B zeigt eine Querschnittansicht des Bauelements 300 entlang Linie „3-3“ von 11A. Das Bauelement 300 weist Strukturen auf, die denjenigen des Bauelements 100 ähnlich sind, die bequemlichkeitshalber mit den gleichen Bezugsnummern bezeichnet sind. Unter gemeinsamer Bezugnahme auf die 11A und 11B umfasst das Bauelement 300 einen ersten FinFET 130a und einen zweiten FinFET 130c, die über einem Substrat 102 gebildet sind. Der FinFET 130a umfasst eine aktive Finne 104a, welche die S/D-Regionen 108 aufweist, die eine Kanalregion 110 davon sandwichartig anordnen. Der FinFET 130a umfasst eine aktive Finne 104c, welche die S/D-Regionen 108 aufweisen, die eine Kanalregion 110 davon sandwichartig anordnen. Die Finnen 104a und 104c sind der Länge nach entlang einer gemeinsamen Richtung ausgerichtet. Die Finne 104a weist ein erstes Finnenende 104a-1 und ein zweites Finnenende 104a-2 auf. Die Finne 104c weist ein erstes Finnenende 104c-1 und ein zweites Finnenende 104c-2 auf. Das Finnenende 104a-2 grenzt an das Finnenende 104c-1 an. In der vorliegenden Ausführungsform sind die aktiven Finnen 104a und 104c zwei Finnenabschnitte, die aus einer gemeinsamen aktiven Finne 104 unter Verwendung einer Ausführungsform des Verfahrens 10 (1A und 1B) geschnitten sind. Die Finnen 104a und 104c und speziell die Finnenenden 104a-2 und 104c-1 sind durch eine Isolierungsstruktur 124 getrennt. Eine dielektrische Schicht 118 befindet sich zwischen der Isolierungsstruktur 124 und den Finnenenden 104a-2 und 104c-1. Des Weiteren sind die Finnenenden 104a-1 und 104c-2 unter den Isolierungsstrukturen 128a und 128c entsprechend abgedeckt. Bei einer Ausführungsform sind die Isolierungsstrukturen 128a/c unter Verwendung eines Prozesses gebildet, der dem für die Isolierungsstruktur 124 ähnlich ist. Bei einer weiteren Ausführungsform sind die Finnenenden 104a-1 und 104c-2 entsprechende Finnenenden der anfänglichen aktiven Finne 104 und die Isolierungsstrukturen 128a/c sind einfach Dummy-Gatestapel, wie der Dummy-Gatestapel 120b (2B). Bei noch einer weiteren Ausführungsform sind die Isolierungsstrukturen 128a/c unter Verwendung eines Prozesses gebildet, der dem für die Isolierungsstruktur 124 ähnlich ist außer, dass die Finnenenden 104a-1 und 104c-2 nicht geätzt sind. Bei verschiedenen Ausführungsformen können die Isolierungsstrukturen 124 und 128a/c aus den gleichen oder unterschiedlichen Materialien sein.
  • Unter weiterer Bezugnahme auf die 11A und 11B umfasst der FinFET 130a weiter einen Gatestapel 126a, der in die aktive Finne 104a neben seiner Kanalregion 110 eingreift. Der FinFET 1300 umfasst weiter einen Gatestapel 126c, der in die aktive Finne 104c neben seiner Kanalregion 110 eingreift. Die Gatestapel, 126a/c und die Isolierungsstrukturen 124/128 sind jeweils durch Abstandselementmerkmale 112 an ihren entsprechenden Seitenwänden umgeben. Das Bauelement 300 umfasst weiter dielektrische Merkmale 114 zwischen den Abstandselementmerkmalen 112. Obwohl nicht dargestellt in den 11A und 11B umfasst das Bauelement 300 weiter eine Isolierungsstruktur über dem Substrat 102 ein, wie beispielsweise die Isolierungsstruktur 106 in 2C, über der die verschiedenen Strukturen 112, 114, 124, 126a/c und 128 gebildet sind. Dieser Aspekt des Bauelementes 300 ist der Gleiche wie bei Bauelement 100.
  • Beispielsweise stellen Ausführungsformen der vorliegenden Offenbarung Verfahren bereit, um effektiv eine Isolierung zwischen aktiven Finnen zu bilden, während ein ausreichendes Prozessfenster für die FinFET-Herstellung vorgesehen wird. Beispielsweise verwenden Ausführungsformen der vorliegenden Offenbarung einen Selbstausrichtungsprozess, um eine Finnenisolierungsstruktur zu bilden, wodurch ein anfänglicher Dummy-Gatestapel einen Ort für die Finnenisolierungsstruktur definiert. Dies reduziert Lithografie- und Ätzprozesse und löst Prozessfensterprobleme (z. B. CD und Überlagerung), die mit konventionellen Finnenisolierungsverfahren verbunden sind. Beispielsweise können verschiedene Ausführungsformen der vorliegenden Offenbarung leicht in den vorhandenen FinFET-Herstellungsablauf integriert werden.
  • In einem ersten Aspekt ist die vorliegende Erfindung auf ein Verfahren zur Bildung eines Halbleiterbauelements gerichtet. Das Verfahren umfasst das Aufnehmen eines Substrates, das eine aktive Finne aufweist, mehrerer Dummy-Gatestapel über dem Substrat, die in die Finne eingreifen, und erster dielektrischer Merkmale über dem Substrat und zwischen den Dummy-Gatestapeln. Das Verfahren umfasst weiter das Entfernen der Dummy-Gatestapel und dadurch das Bilden eines ersten Grabens und zweier zweiter Gräben, wobei die ersten und zweiten Gräben erste und zweite Abschnitte der aktiven Finne entsprechend freilegen. Das Verfahren umfasst weiter das Entfernen des ersten Abschnitts der aktiven Finne und das Bilden von Gatestapeln in den zweiten Gräben. Die Gatestapel greifen in den zweiten Abschnitt der aktiven Finne ein. Der erste Graben liegt zwischen den zwei zweiten Gräben.
  • Bei einem weiteren Aspekt ist die vorliegende Erfindung auf ein Verfahren zur Bildung eines Halbleiterbauelements gerichtet. Das Verfahren umfasst das Aufnehmen eines Substrats, das eine aktive Finne aufweist, einer Isolierungsstruktur über dem Substrat, mehrerer Dummy-Gatestapel über einer ersten Fläche der Isolierungsstruktur, die in die Finne eingreifen, von Abstandselementmerkmalen über der ersten Fläche und an Seitenwänden der Dummy-Gatestapel und erster dielektrischer Merkmale über der ersten Fläche und zwischen den Abstandselementmerkmalen. Das Verfahren umfasst weiter das Entfernen der Dummy-Gatestapel, wodurch erste, zweite und dritte Gräben gebildet werden. Der zweite Graben befindet sich zwischen den ersten und dritten Gräben. Die ersten, zweiten und dritten Gräben legen erste, zweite und dritte Abschnitte der aktiven Finne entsprechend frei. Das Verfahren umfasst weiter das Entfernen des zweiten Abschnitts der aktiven Finne und das Bilden von Gatestapeln in den ersten und dritten Gräben. Die Gatestapel greifen in die ersten und dritten Abschnitte der aktiven Finne ein.
  • Ein beispielhaftes Halbleiterbauelement umfasst ein Substrat, das erste und zweite aktive Finnen aufweist. Jede der ersten und zweiten aktiven Finnen weist erste und zweite Enden auf. Das zweite Ende der ersten aktiven Finne grenzt an das erste Ende der zweiten aktiven Finne an. Das Halbleiterbauelement umfasst weiter einen ersten Gatestapel über dem Substrat, der in die erste aktive Finne eingreift, und einen zweiten Gatestapel über dem Substrat, der in die zweite aktive Finne eingreift. Das Halbleiterbauelement umfasst weiter von einer Draufsicht eine erste Isolierungsstruktur über dem ersten Ende der ersten aktiven Finne und eine zweite Isolierungsstruktur über dem zweiten Ende der zweiten aktiven Finne. Das Halbleiterbauelement umfasst weiter von einer Draufsicht eine dritte Isolierungsstruktur sowohl neben dem zweiten Ende der ersten aktiven Finne als auch neben dem ersten Ende der zweiten aktiven Finne.

Claims (15)

  1. Verfahren zum Ausbilden eines Halbleiterbauelements, umfassend: Aufnehmen eines Substrates (102), das eine aktive Finne (104) aufweist, mehrerer Dummy-Gatestapel (120) über dem Substrat (102), die in die Finne (104) eingreifen, und erster dielektrischer Merkmale (114) über dem Substrat (102) und zwischen den Dummy-Gatestapeln (120); Entfernen der Dummy-Gatestapel (120) und dadurch Ausbilden eines ersten Grabens (116b) und zweier zweiter Gräben (116a, 116c), wobei die ersten und zweiten Gräben (116a, 116b, 116c) erste bzw. zweite Abschnitte (104a, 104b, 104c) der aktiven Finne (104) freilegen; und danach Entfernen des ersten Abschnitts (104b) der aktiven Finne (104); und Bilden von Gatestapeln (126a, 126c) in den zweiten Gräben (116a, 116c), wobei die Gatestapel (126a, 126c) in den zweiten Abschnitt (104a, 104c) der aktiven Finne (104) eingreifen, wobei der erste Graben (116b) zwischen den zwei zweiten Gräben (116a, 116c) liegt.
  2. Verfahren nach Anspruch 1, wobei die Dummy-Gatestapel und die ersten dielektrischen Merkmale (114) durch Abstandselementmerkmale (112) getrennt sind.
  3. Verfahren nach Anspruch 1 oder 2, weiter umfassend: Füllen des ersten Grabens (116b) mit einem zweiten Dielektrikum (124).
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Dummy-Gatestapel (120) sich über einer ersten Fläche (107) einer Isolierungsstruktur (106) über dem Substrat befinden und wobei das Entfernen des ersten Abschnitts (104b) der aktiven Finne (104) umfasst: Erweitern des ersten Grabens (116b) unter der ersten Fläche (107).
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des ersten Abschnitts (104b) der aktiven Finne (104) umfasst: Bilden eines Maskierelements (122) über dem zweiten Abschnitt (104a, 104c) der aktiven Finne (104); und Ausführen eines Ätzprozesses am ersten Abschnitt der aktiven Finne.
  6. Verfahren nach einem der vorhergehenden Ansprüche, weiter umfassend, nach dem Entfernen des ersten Abschnitts der aktiven Finne: Ausführen eines Veraschungsprozesses an dem ersten Graben (116b), um die aktive Finne (104) entlang ihrer Länge auszubuchten.
  7. Verfahren nach Anspruch 6, wobei: die Dummy-Gatestapel (120) und die ersten dielektrischen Merkmale (114) durch Abstandselementmerkmale (112) getrennt sind, die eine erste Dicke aufweisen; und der Veraschungsprozess die aktive Finne (104) um einen Abstand kleiner als die erste Dicke ausbuchtet.
  8. Verfahren nach Anspruch 6 oder 7, wobei der Veraschungsprozess eine erste Fläche der aktiven Finne (104) freilegt, weiter umfassend: Bilden einer zweiten dielektrischen Schicht (118) über der ersten Fläche.
  9. Verfahren nach Anspruch 8, wobei die zweite dielektrische Schicht (118) Siliziumoxid und/oder Siliziumnitrid umfasst.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Gatestapel eine High-k-Dielektrikum-Schicht und eine Arbeitsfunktionsmetallschicht umfasst.
  11. Verfahren zum Ausbilden eines Halbleiterbauelements, umfassend: Aufnehmen eines Substrats (102), das eine aktive Finne (104) aufweist, einer Isolierungsstruktur (106) über dem Substrat, mehrerer Dummy-Gatestapel (120) über einer ersten Fläche (107) der Isolierungsstruktur (106), die in die Finne (104) eingreifen, von Abstandselementmerkmalen (112) über der ersten Fläche (107) und an Seitenwänden der Dummy-Gatestapel (120) und erster dielektrischer Merkmale über der ersten Fläche und zwischen den Abstandselementmerkmalen; Entfernen der Dummy-Gatestapel (120) und dadurch Ausbilden von ersten, zweiten und dritten Gräben (116a, 116b, 116c), wobei sich der zweite Graben (116b) zwischen den ersten und dritten Gräben (116a, 116c) befindet und die ersten, zweiten und dritten Gräben (116a - 116c) erste, zweite bzw. dritte Abschnitte (104a - 104c) der aktiven Finne (104) freilegen; und danach Entfernen des zweiten Abschnitts (104b) der aktiven Finne (104); und Ausbilden von Gatestapeln (126a, 126c) in den ersten und dritten Gräben (116a, 116c), wobei die Gatestapel (126a, 126c) in die ersten und dritten Abschnitte (104a, 104c) der aktiven Finne (104) eingreifen.
  12. Verfahren nach Anspruch 11, wobei das Entfernen des zweiten Abschnitts (104b) der aktiven Finne (104) umfasst: Ausbilden eines Maskierelements (122), das die ersten und dritten Abschnitte (104a, 104c) der aktiven Finne (104) abdeckt; und Ätzen des zweiten Abschnitts (104b) der aktiven Finne (104) unter der ersten Fläche (107).
  13. Verfahren nach Anspruch 11 oder 12, weiter umfassend: Ausführen eines Veraschungsprozesses, um sowohl das Maskierelement (122) zu entfernen als auch die aktive Finne (104) durch den zweiten Graben (116b) auszubuchten.
  14. Verfahren nach einem der Ansprüche 11 bis 13, weiter umfassend, nach dem Entfernen des zweiten Abschnitts (104b) der aktiven Finne (104): Ausführen eines Oxidations- und/oder Nitrierungsprozesses an Flächen der aktiven Finne (104), die durch den zweiten Graben (116b) freigelegt sind.
  15. Verfahren nach einem der Ansprüche 11 bis 14, weiter umfassend: Füllen des zweiten Grabens (116b) mit einem zweiten Dielektrikum (124).
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