TW201616581A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本揭露提供一種具有有效鰭式場效電晶體(FinFET)隔離的半導體裝置及其製造方法。此方法包括接收一基底，其具有一主動鰭、位於基底上且與鰭嚙合的複數虛置閘極堆疊以及位於基底上且隔開虛置閘極堆疊的第一介電特徵部件。此方法更包括去除虛置閘極堆疊，藉以形成一第一溝槽及一第二溝槽，其分別露出主動鰭的第一部及第二部。此方法更包括去除主動鰭的第一部並於第二溝槽內形成一閘極堆疊，此閘極堆疊與主動鰭的第二部嚙合。此方法更包括將一第二介電材料填入第一溝槽，其有效隔離主動鰭的第二部。

Description

半導體裝置及其製造方法
本揭露係關於一種半導體裝置，且特別是關於一種具有鰭式場效電晶體(FinFET)的半導體裝置及其製造方法。
半導體積體電路(integrated circuit,IC)工業歷經了快速的成長。IC材料與設計的技術進展造就了各個IC世代，每一世代的電路都比前世代來得更小更為複雜。在IC進展課題中，功能密度(即，單位晶片面積的內連裝置數量)普遍增加，而幾何尺寸(即，所使用的製程能形成的最小部件(或線))則縮小。上述尺寸微縮製程因生產效率的增加及相關成本的降低而有所助益。而上述尺寸微縮亦已增加IC加工及製造的複雜度。
舉例來說，雙重圖案化微影(double patterning lithography,DPL)通常使用於鰭式場效電晶體(FinFET)的製程中。傳統的DPL製程二個罩幕圖案，一芯軸圖案(mandrel pattern)及一切割圖案(cut pattern)(其去除芯軸圖案的多餘部分、衍生部分或兩者)。舉例來說，DPL製程利用芯軸圖案形成鰭，接著利用切割圖案將鰭切成二個或多個區段。鰭的每一區段係用於形成一或多個鰭式場效電晶體。鰭的不同區段必須適當的隔離。傳統的鰭隔離製程使用另一圖案化製程以在 鰭的二個區段之間形成隔離結構。這些傳統製程產生不同的問題。舉例來說，鰭切割製程可能因蝕刻關鍵圖形尺寸負載(etching critical dimension loading)及/或蝕刻深度負載問題而對鰭不當地過蝕刻(over-etch)或欠蝕刻(under-etch)。鰭過蝕刻會降低鰭式場效電晶體製造(例如，源極/汲極接觸窗接著(contact landing))的製程容許度，而鰭欠蝕刻無法形成有效的鰭隔離。又舉例來說，鰭切割製程及隔離圖案製程未適當地對準，導致無效隔離且降低鰭式場效電晶體製造的製程容許度。因此，需要一種有效隔離鰭的方法，同時對鰭式場效電晶體製造提供足夠的關鍵圖形尺寸(CD)及層疊製程容許度。
根據一些實施例，本揭露提供一種半導體裝置之製造方法，包括：接收一基底，其具有一主動鰭、位於基底上且與主動鰭嚙合的複數虛置閘極堆疊以及位於基底上且位於虛置閘極堆疊之間的複數第一介電特徵部件；去除虛置閘極堆疊，藉以形成一第一溝槽及一第二溝槽，其中第一溝槽及第二溝槽分別露出主動鰭的一第一鰭部及一第二鰭部；去除主動鰭的第一鰭部；以及於第二溝槽內形成一閘極堆疊，閘極堆疊與主動鰭的第二鰭部嚙合。
根據一些實施例，本揭露提供一種半導體裝置之製造方法，包括：接收一基底，其具有一主動鰭、位於基底上的一隔離結構、位於隔離結構的一第一表面上且與主動鰭嚙合的複數虛置閘極堆疊、位於第一表面上及虛置閘極堆疊側壁上 的複數間隙壁特徵部件以及位於第一表面上且位於間隙壁特徵部件之間的複數第一介電特徵部件；去除虛置閘極堆疊，藉以形成一第一溝槽、一第二溝槽及一第三溝槽，其中第二溝槽位於第一溝槽與第三溝槽之間，且第一溝槽、第二溝槽及第三溝槽分別露出主動鰭的一第一鰭部、一第二鰭部及一第三鰭部；去除主動鰭的第二鰭部；以及於第一溝槽與第三溝槽內形成複數閘極堆疊，閘極堆疊與主動鰭的第一鰭部及第三鰭部嚙合。
根據一些實施例，本揭露提供一種半導體裝置，包括：一基底，具有一第一主動鰭及一第二主動鰭，其中第一主動鰭及第二主動鰭各自具有一第一鰭端及一第二鰭端，且第一主動鰭的第二鰭端相鄰於第二主動鰭的第一鰭端；一第一閘極堆疊，位於基底上，且與第一主動鰭嚙合；一第二閘極堆疊，位於基底上，且與第二主動鰭嚙合；一第一隔離結構，於上視方向上位於第一主動鰭的第一鰭端上；一第二隔離結構，於上視方向上位於第二主動鰭的第二鰭端上；以及一第三隔離結構，於上視方向上相鄰於第一主動鰭的第二鰭端與第二主動鰭的第一鰭端。
10‧‧‧方法
12、14、16、18、20、22、24、26、28‧‧‧操作步驟
100、200、300‧‧‧半導體裝置
102‧‧‧基底
104‧‧‧(主動)鰭
104a、104b、104c‧‧‧(主動)鰭部
104a-1、104c-1‧‧‧第一鰭端
104a-2、104c-2‧‧‧第二鰭端
106、128a、128c‧‧‧隔離結構
107、107’、107”、109、109’‧‧‧(上)表面
108‧‧‧源極/汲極區
110‧‧‧通道區
112‧‧‧間隙壁特徵部件
114‧‧‧第一介電特徵部件
116a、116b、116c‧‧‧溝槽
118‧‧‧介電層
120a、120b、120c‧‧‧虛置閘極結構
122‧‧‧罩幕部件
123‧‧‧開口
124‧‧‧介電材料/隔離結構
126a、126c‧‧‧閘極堆疊
130a、130c‧‧‧鰭式場效電晶體
d1、d2‧‧‧垂直距離
d3‧‧‧距離
d4、d5‧‧‧厚度
301、303‧‧‧步驟
第1A及1B圖係繪示出根據本揭露不同型態之半導體裝置製造方法流程圖。
第2A-2C、3A-3C、4、5A-5B、6A-6B、7-9圖係繪示出根據一些實施例之依照第1A及1B圖的方法形成半導體裝置的立 體及剖面示意圖。
第10圖係繪示出根據一些實施例之以第1A及1B圖的方法所製造的半導體裝置的剖面示意圖。
第11A及11B圖係繪示出根據一些實施例之以第1A及1B圖的方法所製造的半導體裝置的平面及剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”之下”、”以下”、”下”、”以上”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空 間上的相關符號同樣有相應的解釋。
本揭露係關於一種半導體裝置，且特別是關於一種具有鰭式場效電晶體(FinFET)的半導體裝置。本揭露在於提供有效隔離鰭的方法及結構，並對鰭式場效電晶體製造提供足夠的製程容許度。
請參照第1A及1B圖，其係根據本揭露不同型態繪示之半導體裝置製造方法10之流程圖。方法10僅為一範例，並非限定本揭露僅止於申請專利範圍中所明確陳述的。額外的操作步驟可提供於方法10之前、期間及之後，且對於方法的另外實施例，所述及的某些操作步驟可被取代、排除或來回進行。以下配合第2A-9圖(其繪示出不同製造階段的部分半導體裝置100)說明方法10。半導體裝置100可為IC或其局部在加工期間所製造的中間裝置，其包括SRAM及/或其他邏輯電路、被動元件(例如，電阻器、電容器及電感器)以及主動元件(例如，p型FET(PFET)、n型FET(NFET)、FinFET、金氧半場效電晶體(MOSFET)、互補式金氧半(CMOS)電晶體、雙極式電晶體、高電壓晶體、高頻電晶體、其他記憶單元極其組合)。
在操作步驟12中，方法10(第1A圖)接收一基底102，具有不同結構形成於其內及/或其上。請一同參照第2A、2B及2C圖。第2A圖為半導體裝置100的立體示意圖，而第2B及2C圖係分別繪示出沿著第2A圖中”1-1”及”2-2”線的半導體裝置100剖面示意圖。半導體裝置100包括基底102，其具有二個主動鰭104。鰭104自基底102向上突出且依縱向並排設置。半導體裝置100更包括一隔離結構106橫向隔離鰭104。半 導體裝置100更包括複數虛置閘極堆疊，如所繪示的三個虛置閘極堆疊120a、102b及102c。虛置閘極堆疊120a、102b及102c形成於隔離結構106的一表面107上方，且沿著鰭寬度方向與鰭104嚙合。半導體裝置100更包括位於虛置閘極堆疊120a、102b及102c的側壁上的間隙壁特徵部件112以及位於間隙壁特徵部件112上及間隙壁特徵部件112之間的第一介電特徵部件。儘管第2A-2C圖繪示出位於二個鰭上方的虛置閘極堆疊，本揭露並未侷限於半導體裝置100的特定配置。本揭露的實施例可包括不同類型的裝置、不同數量的裝置及/或不同結構配置。上述不同的半導體裝置100結構將於以下進一步說明。
在本實施例中，基底102為一矽基底。在另外的實施例中，基底102可包括其他元素半導體，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括鍺化矽(SiGe)、磷砷化鎵(GaAsP)、砷銦化鋁(AlInAs)、砷鎵化鋁(AlGaAs)、砷銦化鎵(GaInAs)、磷銦化鎵(GaInP)及/或磷砷銦化鎵(GaInAsP)或其組合。又另外的實施例中，基底102為絕緣層覆半導體(semiconductor-on-insulator,SOI)，例如埋入式介電層。
在不同實施例中，鰭104合適於形成p型FinFET、n型FinFET或p型FinFET與n型FinFET兩者。如第2B圖所示，每一鰭104包括三個鰭部(或區段)104a、104b及104c。三個虛置閘極堆疊120a、102b及102c分別與三個鰭部104a、104b及104c嚙合。特別地，虛置閘極堆疊120a及102c與相鄰於對應鰭部的通道區110的鰭部104a及104c嚙合。第2B圖進一步繪示出 源極/汲極(S/D)區108設置於虛置閘極堆疊120a及102c的兩側，將各自的通道區110夾於其中。注意到並未繪示出位於虛置閘極堆疊120b下方的鰭部104b內的通道區，將於稍後說明。鰭部104b將被移除並以隔離結構取代之，以隔離鰭部104a及104c及形成於其上的FinFET。源極/汲極(S/D)區108可包括環型(halo)或淺摻雜源極/汲極(LDD)佈植。在一些實施例中，源極/汲極區108可包括上升式源極/汲極區、應變區、磊晶成長曲及/或其他合適的S/D特徵部件。
可利用合適的製程製造鰭104，包括微影及蝕刻製程。微影製程可包括形成一光阻層(阻劑)於基底102上方；以一圖案對阻劑進行曝光；進行曝後烤(post-exposure bake)製程以及對阻劑進行顯影以形成包括阻劑的罩幕部件。接著罩幕部件用於基底102內蝕刻凹口，而在基底102上留下鰭104。蝕刻製程可包括乾蝕刻、濕蝕刻、反應離子蝕刻(RIE)及/或其他合適的製程。另外，可利用芯軸-間隙壁雙重圖案化微影來形成鰭104。許多其他用以形成鰭104的方法實施例也是合適的。源極/汲極區108內不同的特徵部件可於形成虛置閘極堆疊120a、102b及102c及間隙壁特徵部件112之後形成，其將於以下說明。
隔離結構106可由氧化矽、氮化矽、氮氧化矽、摻氟矽玻璃(fluoride-doped silicate glass,FSG)、低介電常數介電層、及/或其他適當的絕緣材料所構成。隔離結構106可為淺溝槽隔離(shallow trench isolation,STI)特徵部件。在一實施例中，隔離結構106為於基底102內蝕刻出溝槽(例如為鰭104 形成製程中的一部分)而形成。溝槽可接著填入隔離材料，後續接著進行化學機械研磨(chemical mechanical polishing,CMP)製程。其他的隔離結構，例如場氧化物、局部矽氧化(local oxidation of silicon,LOCOS)及/或其他合適的結構也是可行的。隔離結構106可包括多層結構，例如具有一或多個熱氧化襯層(liner)。
在本實施例中，虛置閘極堆疊120a、102b及102c與鰭104嚙合於鰭的三側。另外，也可與鰭104僅嚙合於鰭的二側(不含上側)。”虛置”用語是指其將於後續步驟中移除並以”實際”閘極堆疊或其他合適的結構(例如，隔離結構)取代。在本實施例中，虛置閘極堆疊120a及102c將於”後閘極(gate-last)”製程中取代為高介電常數金屬閘極，而虛置閘極堆疊120b將取代為隔離結構。虛置閘極堆疊120a、102b及102c可各自包括一或多個材料層。舉例來說，其可各自包括一虛置氧化層及一虛置閘極電極。虛置氧化層可包括一介電材料，例如氧化矽或摻雜氮(N)的SiO2，且可藉由化學氧化法、熱氧化法、原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)及/或其他合適的方法而形成。虛置閘極電極可包括一單層或多層結構。在一實施例中，虛置閘極電極包括多晶矽。虛置閘極電極可由適當的沉積製程所形成，例如低壓化學氣相沉積(low pressure CVD,LPCVD)及電漿輔助化學氣相沉積plasma-enhanced CVD,PECVD)。在一實施例中，虛置氧化層及虛置閘極電極先如毯覆層般沉積於基底102上。接著透過包含微影製程及蝕刻製程 的製程來圖案化毯覆層，以去除部分的毯覆層並保留餘留的部分於基底102上，作為虛置氧化層及虛置閘極電極。在一些實施例中，虛置閘極堆疊120a、102b及102c各自包括額外的介電層及/或導電層，例如硬罩幕層、界面層、蓋層、擴散/阻障層、其他合適膜層及/或其組合。
間隙壁特徵部件112形成於虛置閘極堆疊120a、102b及102c的垂直側壁上。間隙壁特徵部件112包括不同於虛置閘極堆疊的材料。在一實施例中，間隙壁特徵部件112包括一介電材料，例如氮化矽或氮氧化矽。在一範例中，間隙壁特徵部件112各自包括多層結構。在一實施例中，在形成虛置閘極堆疊120a、102b及102c之後，藉由毯覆式沉積間隙壁材料於半導體裝置100上而形成一或多個間隙壁層。接著，進行非等向性蝕刻，以去除部分的間隙壁層而形成間隙壁特徵部件112，如第2A及2B圖所示。
第一介電特徵部件114可包括一或多個介電層。在一實施例中，第一介電特徵部件114各自包括一內層介電(inter-layer dielectric,ILD)層位於一接觸窗蝕刻停止層(contact etch stop layer,CESL)上。舉例來說，CESL可包括由氮化矽、氧化矽、氮氧化矽及/或其他材料所構成的一膜層。CESL可藉由PECVD及/或其他合適的沉積或氧化製程而形成。ILD層可包括四乙基矽酸鹽(tetraethylorthosilicate,TEOS)氧化物、未摻雜矽玻璃、摻雜的矽氧化物(例如，硼摻雜磷矽玻璃(boronphosphosilicate glass,BPSG))、熔融石英玻璃(fused silica glass,FSG)、磷摻雜矽玻璃(phosphosilicate glass,PSG)、硼摻雜矽玻璃(boron doped silicon glass,BSG)及/或其他合適的介電材料。在一些實施例中，ILD層可包括高密度電漿(high density plasma,HDP)介電材料(例如，HDP氧化物)及/或高深寬比製程(high-aspect-ratio-process,HARP)介電材料(例如，HARP氧化物)。可藉由PECVD製程或其他合適的沉積製程來沉積ILD層。在一實施例中，可藉由流動式化學氣相沉積(flowable CVD,FCVD)製程而形成ILD層。FCVD製程包括沉積一可流動材料(例如，液體化合物)於基底102上，以填入虛置閘極堆疊120a、102b及102c(具有間隙壁特徵部件112位於其側壁上)之間的溝槽，並藉由合適的技術(例如，退火為一範例)將可流動材料轉變成固體材料。在進行不同的沉積製程之後，進行CMP製程以平坦化第一介電特徵部件114的上表面並於後續製造步驟中露出虛置閘極堆疊120a、102b及102c的上表面。
在操作步驟14中，方法10(第1A圖)去除虛置閘極堆疊120a、102b及102c。請一同參照第3A、3B及3C圖。第3A圖為半導體裝置100的立體示意圖，而第3B及3C圖係分別繪示出沿著第3A圖中”1-1”及”2-2”線的半導體裝置100剖面示意圖。如第3A及3B圖所示，去除虛置閘極堆疊120a、102b及102c而形成三個溝槽116a、116b及116c。三個溝槽116a、116b及116c分別露出鰭部104a、104b及104c。藉由一或多個蝕刻製程(可選擇性調整，以去除其內的材料，同時實質上保留間隙壁特徵部件112及第一介電特徵部件114)去除虛置閘極堆疊120a、102b及102c。蝕刻製程可包括合適的濕式蝕刻、乾式(電 漿)蝕刻及/或其他製程。舉例來說，乾式蝕刻可利用含氯氣體、含氟氣體、其他蝕刻氣體或其組合。溼式蝕刻溶液可包括NH4OH、HF(氫氟酸)、TMAH(氫氧化四甲基銨(tetramethyl ammonium hydroxide)、其他合適的溼式蝕刻溶液或其組合。
在操作步驟16中，方法10(第1A圖)形成一罩幕部件122。請參照第4圖，其內繪示出在操作步驟16之後沿著第3A圖中”1-1”線的半導體裝置100剖面示意圖。罩幕部件122覆蓋鰭部104a及104c。罩幕部件122內的一開口123經由溝槽116b露出鰭部104b。在本實施例中，罩幕部件122係依圖案化的光阻(阻劑)且藉由光微影製程而形成。舉例來說，光微影製程可包括形成一阻劑於基底102上方並覆蓋基底102上不同的結構、以一圖案對阻劑進行曝光、進行曝後烤製程以及對阻劑進行顯影以形成罩幕部件122。關於操作步驟16，本揭露提供優於傳統鰭隔離方法。傳統鰭隔離製程先去除鰭部104b(例如，利用鰭切割製程)並接著於鰭部104a及104c之間形成虛置閘極堆疊120b(第2B圖)作為一隔離結構。在上述製程中，鰭切割製程及虛置閘極堆疊製程必須正確地對準，而對製程有嚴格限制，例如縮小對於罩幕部件122的關鍵圖形尺寸(CD)及層疊製程容許度。
在操作步驟18中，方法10(第1A圖)經由開口123及溝槽116b去除鰭部104b。請一同參照第5A及5B圖，第5A圖係繪示出在操作步驟18之後沿著第3A圖中”1-1”線的半導體裝置100剖面示意圖，而第5B圖係繪示出在操作步驟18之後沿著第3A圖中”2-2”線的半導體裝置100剖面示意圖。以蝕刻製 程去除鰭部104b，其中以罩幕部件122作為蝕刻罩幕。在一實施例中，蝕刻製程為一乾式(電漿)蝕刻製程。舉例來說，進行的乾式蝕刻製程中，功率源(source power)約在50W至1500W，壓力約在1mTorr至100mTorr，溫度約在20℃至80℃且使用一或多種氣體CF4、CH3F、O2、HBr、He、Cl2、Ar及N2作為蝕刻氣體。在一實施例中，操作步驟18不僅去除鰭部104b，也進一步使鰭104凹陷至表面107以下。在本實施例中，如第5A及5B圖所示，凹陷溝槽116b內的隔離結構106及鰭104兩者。特別地，凹陷溝槽116b內的隔離結構106而形成另一上表面107’，其位於表面107以下，而凹陷溝槽116b內的鰭104則形成另一上表面109，其位於表面107’以下。因此，操作步驟18有效將溝槽116b擴及至表面107以下。在一些實施例中，自表面107至表面107’的凹口很微小或可以忽略。在本實施例中，表面109低於表面107’以下一垂直距離d1。在一實施例中，垂直距離d1約在50Å至1000Å。儘管第5B圖中表面109仍位於鰭104內，然而在一些實施例中，操作步驟18可將溝槽116b下凹至基底102內。在不同的實施例中，依照所需的鰭凹入深度及鰭材料的蝕刻速率來計時控制操作步驟18。蝕刻製程期間會消耗部分的罩幕部件122。
在操作步驟20中，方法10(第1A圖)去除罩幕部件122及進一步凹陷鰭104。請一同參照第6A及6B圖，第6A圖係繪示出在操作步驟20之後沿著第3A圖中”1-1”線的半導體裝置100剖面示意圖，而第6B圖係繪示出在操作步驟20之後沿著第3A圖中”2-2”線的半導體裝置100剖面示意圖。去除罩幕 部件122且經由溝槽116a及116c使鰭部104a及104c重新露出。在一實施例中，操作步驟20包括一灰化製程，例如電漿灰化。在一範例中，進行的灰化製程中，溫度約在20℃至80℃且使用一或多種氣體H2、O2、N2、He及Ar作為蝕刻氣體。在一實施例中，操作步驟20去除罩幕部件122且同時進一步凹陷鰭104。在第6A圖所示的實施例中，進一步凹陷溝槽116b內的鰭104而形成一上表面109’，其位於上表面109(第5A圖)以下。在不同的實施例中，表面109與表面109’之間的垂直距離約在20Å至1000Å。在一實施例中，亦進一步凹陷溝槽116b內的隔離結構106而形成一上表面107”，其位於表面107’(第5A圖)以下。在一些實施例中，自表面107’至表面107”的凹口很微小或可以忽略。在一實施例中，表面109’與表面107”之間一垂直距離d2約在50Å至1000Å。再者，在一實施例中，亦沿著鰭104長度方向往鰭部104a及104c凹陷至一距離d3。在一實施例中，距離d3約在5Å至100Å。在不同實施例中，依照所需的鰭凹入深度(向下及橫向兩者)及鰭材料的蝕刻速率來計時控制操作步驟20。所需的鰭凹入深度取決於隔離限制、原先的鰭高度(第2C圖)及隔離特徵部件112的厚度。舉例來說，一個限制係在於提供源極/汲極區108內足夠的接觸窗接著區域。在一實施例中，間隙壁特徵部件112具有一厚度d4，其約在5Å至500Å。當距離d3超過厚度d4，溝槽116b侵蝕入源極/汲極區108內的接觸窗接著區域，其值得思量。在一實施例中，控制操作步驟20，使距離d3不超過厚度d4，其對於形成源極/汲極接觸窗提供最大的接著區域。
在操作步驟22中，方法10(第1B圖)形成一介電材料於主動鰭104的表面上，其經由溝槽116b而露出。請參照第7圖，其內繪示出操作步驟22之後沿著第3A圖中”1-1”線的半導體裝置100剖面示意圖。介電層118形成於溝槽116b內所有主動鰭104的三側上。在一實施例中，介電層118為一氧化層，例如氧化矽。在另一實施例中，介電層118為一氮化層，例如氮化矽。在一些實施例中，進行的操作步驟22中，功率源約在50W至1500W，壓力約在1mTorr至80mTorr，溫度約在20℃至80℃且使用一或多種氣體O2、He、Cl2、Ar及N2作為反應氣體。在一實施例中，介電層118具有一厚度d5，其約在5Å至100Å。在一些實施例中，介電層118進一步改善鰭部104a及104c之間的隔離。在方法10的一實施例中，可選擇性地進行操作步驟22。
在操作步驟24中，方法10(第1B圖)將一介電材料124填入溝槽116b。請參照第8圖，其內繪示出操作步驟24之後沿著第3A圖中”1-1”線的半導體裝置100剖面示意圖。在一實施例中，介電材料124相同於第一介電特徵部件114的材料。另外，介電材料124也可不同於第一介電特徵部件114的材料。在一實施例中，操作步驟24為多重步驟，包括圖案化及沉積製程。舉例來說，圖案化製程形成覆蓋溝槽116a及116c的罩幕部件，其相似於關於操作步驟16所述的製程。接著沉積製程係利用PECVD、FCVD或其他合適沉積製程技術將介電材料124填入溝槽116b。之後，利用濕式蝕刻或電漿灰化製程去除罩幕部件，介已經由溝槽116a及116c重新露出鰭部104a及104c。介電 材料124隔離鰭部104a及104c。因此，其亦稱為隔離結構124。由以上所述可知，利用自對準製程形成隔離結構124，其中初始的虛置閘極堆疊120b(第2B圖)定義出隔離結構124的位置。此減少習知鰭隔離方法中關於微影及蝕刻製程以及解決製程容許度(例如，關鍵圖形尺寸及層疊)等問題。
在操作步驟26中，方法10(第1B圖)分別於溝槽116a及116c內形成”實際”閘極堆疊126a及126c。請參照第9圖，其內繪示出操作步驟26之後沿著第3A圖中”1-1”線的半導體裝置100剖面示意圖。閘極堆疊126a及126c與相鄰於對應的通道區110的鰭部104a及104c嚙合。在一實施例中，閘極堆疊126a及126c各自包括多層的材料。舉例來說，其包括一界面層、一介電層、一功函數金屬層及一填充層。界面層可包括一介電材料，例如氧化矽(SiO2)層或氮氧化矽(SiON)層，且藉由化學氧化法、熱氧化法、ALD、CVD及/或其他合適的介電質。介電層可包括高介電常數介電層，例如二氧化鉿(HfO2)、Al2O3、氧化鑭、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、其組合或其他合適的材料。可藉由ALD及/或其他合適的方法形成介電層。功函數金屬層可包括p型或n型功函數層。例示的p型功函數金屬包括例示的p型功函數層可包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的p型功函數材料或其組合。例示的n型功函數金屬可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適合的n型功函數材料或其組合。功函數層可包括複數膜層且藉由CVD、PVD及/或其他合適的製程沉積而成。填充層可 包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)及/或其他合適的材料。填充層可藉由CVD、PVD、電鍍及/或其他合適的製程而形成。可進行CMP製程以從閘極堆疊126及126c去除多餘材料並平坦化半導體裝置100的上表面。
請再參照第9圖，二個FinFET形成於基底102上。第一FinFET包括具有源極/汲極區108及通道區110的鰭部104a，且更包括閘極堆疊126a。第二FinFET包括具有源極/汲極區108及通道區110的鰭部104c，且更包括閘極堆疊126c。經由隔離結構124及介電層118而隔開鰭部104a及104c。可控制相鄰於介電層的源極/汲極區108的上表面，以在源極/汲極接觸窗的製作提供足夠的接著區域。
在操作步驟28中，方法10(第1B圖)進行進一步的操作以形成一最終裝置。舉例來說，操作步驟28可形成電性連接第一及第二FinFET的源極/汲極區108與閘極堆疊126a及126c的接觸窗及介層窗(vias)，且形成將第一及第二FinFET內連接至半導體裝置100的其他部分，以構成一完整的IC。
第10圖係繪示出利用方法10的實施例但未進行操作步驟22所製造的半導體裝置200。請參照第10圖，半導體裝置200除了不具有介電層118位於鰭部104a及104c與隔離結構124之間外，半導體裝置200相同於半導體裝置100(第9圖)。在不同的實施例中，隔離結構124仍提供足夠的隔離於鰭部104a及104c之間。
第11A圖係繪示出利用方法10(第1A及1B圖)的實施例所製造的半導體裝置300的平面示意圖。第11B圖係繪示 出沿著第11A圖中”3-3”線的半導體裝置300剖面示意圖。半導體裝置300具有相似於半導體裝置100的結構，且為了方便起見，標示相同的標號。請一同參照第11A及11B圖，半導體裝置300包括一第一鰭式場效電晶體130a及一第二鰭式場效電晶體130c形成於一基底102上。第一鰭式場效電晶體130a包括一主動鰭部104a，其具有源極/汲極區108及夾於其中的通道區110。第二鰭式場效電晶體130c包括一主動鰭部104c，其具有源極/汲極區108及夾於其中的通道區110。鰭部104a及104c沿著一共同方向縱向排列。鰭部104a具有第一鰭端104a-1及一第二鰭端104a-2。鰭部104c具有第一鰭端104c-1及一第二鰭端104c-2。第二鰭端104a-2相鄰於第一鰭端104c-1。在本實施例中，鰭部104a及104c係利用方法10(第1A及1B圖)的實施例，自一共同的主動鰭104切割而成的兩個鰭部。特別的是鰭部104a及104c中的第二鰭端104a-2經由隔離結構124而與第一鰭端104c-1隔開。一介電層118位於隔離結構124與第二鰭端104a-2及第一鰭端104c-1之間。再者，第一鰭端104a-1及第二鰭端104c-2分別覆蓋於隔離結構128a及128c下方。在一實施例中，隔離結構128a及128c係利用相似於隔離結構124的製程而形成。在另一實施例中，第一鰭端104a-1及第二鰭端104c-2分別為最初的主動鰭104的鰭端，而隔離結構128a及128c僅僅是虛置閘極堆疊，例如是虛置閘極堆疊120b(第2B圖)。又另一實施例中，除了第一鰭端104a-1及第二鰭端104c-2未蝕刻外，隔離結構128a及128c係利用相似於隔離結構124的製程而形成。在不同的實施例中，隔離結構124、128a及128c可具有相 同或不同的材料。
請再參照第11A及11B圖，第一鰭式場效電晶體130a更包括一閘極堆疊126a，其與相鄰於通道區110的主動鰭部104a嚙合。第二鰭式場效電晶體130c更包括一閘極堆疊126c，其與相鄰於通道區110的主動鰭部104c嚙合。間隙壁特徵部件112環繞閘極堆疊126a及126c與隔離結構124、128a及128c各自的側壁上。半導體裝置300更包括第一介電特徵部件114位於間隙壁特徵部件112之間。儘管未繪示於第11A及11B圖，半導體裝置300更包括一隔離結構(例如第2C圖中的隔離結構106)位於基底102上方，隔離結構上形成各種不同的結構，如標號112、114、124、126a、126c及128。半導體裝置300的型態相同於半導體裝置100。
儘管未有限定之意，然而本揭露的一或多個實施例為半導體裝置及其製造方法提供諸多益處。舉例來說，本揭露的實施例提供於主動鰭之間有效形成隔離的方法，同時為FinFET的製造提供足夠的製程容許度。舉例來說，本揭露的實施例利用自對準製程來形成鰭隔離結構，其藉由一開始的虛置閘極堆疊定義出鰭隔離結構的位置。此減少習知鰭隔離方法中關於微影及蝕刻製程以及解決製程容許度(例如，關鍵圖形尺寸及層疊)等問題。舉例來說，本揭露的不同實施例可輕易整合至現有的FinFET製造流程中。
在一例示型態中，本揭露提供一種半導體裝置的製造方法。此方法包括：接收一基底，其具有一主動鰭、位於基底上且與主動鰭嚙合的複數虛置閘極堆疊以及位於基底上 且位於虛置閘極堆疊之間的複數第一介電特徵部件。此方法更包括去除虛置閘極堆疊，藉以形成一第一溝槽及一第二溝槽，其中第一溝槽及第二溝槽分別露出主動鰭的一第一鰭部及一第二鰭部。此方法更包括去除主動鰭的第一鰭部以及於第二溝槽內形成一閘極堆疊。閘極堆疊與主動鰭的第二鰭部嚙合。
在另一例示型態中，本揭露提供一種半導體裝置的製造方法。此方法包括：接收一基底，其具有一主動鰭、位於基底上的一隔離結構、位於隔離結構的一第一表面上且與主動鰭嚙合的複數虛置閘極堆疊、位於第一表面上及虛置閘極堆疊側壁上的複數間隙壁特徵部件以及位於第一表面上且位於間隙壁特徵部件之間的複數第一介電特徵部件。此方法更包括去除虛置閘極堆疊，藉以形成一第一溝槽、一第二溝槽及一第三溝槽。第二溝槽位於第一溝槽與第三溝槽之間。第一溝槽、第二溝槽及第三溝槽分別露出主動鰭的一第一鰭部、一第二鰭部及一第三鰭部。此方法更包括去除主動鰭的第二鰭部以及於第一溝槽與第三溝槽內形成複數閘極堆疊。閘極堆疊與主動鰭的第一鰭部及第三鰭部嚙合。
在另一例示型態中，本揭露提供一種半導體裝置。此半導體裝置包括：一基底，具有一第一主動鰭及一第二主動鰭。第一主動鰭及第二主動鰭各自具有一第一鰭端及一第二鰭端。第一主動鰭的第二鰭端相鄰於第二主動鰭的第一鰭端。此半導體裝置更包括：位於基底上且與第一主動鰭嚙合的一第一閘極堆疊以及位於基底上且與第二主動鰭嚙合的一第二閘極堆疊。此半導體裝置更包括於上視方向上位於第一主動 鰭的第一鰭端上的一第一隔離結構及於上視方向上位於第二主動鰭的第二鰭端上的一第二隔離結構。此半導體裝置更包括一第三隔離結構，於上視方向上相鄰於第一主動鰭的第二鰭端與第二主動鰭的第一鰭端。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
100‧‧‧半導體裝置
102‧‧‧基底
104‧‧‧(主動)鰭
104a、104c‧‧‧(主動)鰭部
107‧‧‧(上)表面
108‧‧‧源極/汲極區
110‧‧‧通道區
112‧‧‧間隙壁特徵部件
114‧‧‧第一介電特徵部件
118‧‧‧介電層
124‧‧‧介電材料/隔離結構
126a、126c‧‧‧閘極堆疊

Claims (20)

  1. 一種半導體裝置之製造方法，包括：接收一基底，其具有一主動鰭、位於該基底上且與該主動鰭嚙合的複數虛置閘極堆疊以及位於該基底上且位於該等虛置閘極堆疊之間的複數第一介電特徵部件；去除該等虛置閘極堆疊，藉以形成一第一溝槽及一第二溝槽，其中該第一溝槽及該第二溝槽分別露出該主動鰭的一第一鰭部及一第二鰭部；去除該主動鰭的該第一鰭部；以及於該第二溝槽內形成一閘極堆疊，該閘極堆疊與該主動鰭的該第二鰭部嚙合。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中藉由複數間隙壁特徵部件隔開該等虛置閘極堆疊與該等第一介電特徵部件。
  3. 如申請專利範圍第1項所述之半導體裝置之製造方法，更包括於該第一溝槽內填入一第二介電材料。
  4. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該等虛置閘極堆疊位於該基底上方一隔離結構的一第一表面上，且去除該主動鰭的該第一鰭部包括將該第一溝槽擴及至該第一表面以下。
  5. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中去除該主動鰭的該第一鰭部包括：形成一罩幕部件於該主動鰭的該第二鰭部上；以及對該主動鰭的該第一鰭部進行一蝕刻製程。
  6. 如申請專利範圍第1項所述之半導體裝置之製造方法，更包括對該第一溝槽進行一灰化製程，以沿該主動鰭的長度凹陷該主動鰭。
  7. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中用以隔開該等虛置閘極堆疊與該等第一介電特徵部件的複數間隙壁特徵部件具有一第一厚度，且該灰化製程凹陷該主動鰭至一距離，其小於該第一厚度。
  8. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該灰化製程露出該主動鰭的一第一表面，且該製造方法更包括形成一第二介電層於該第一表面上。
  9. 如申請專利範圍第8項所述之半導體裝置之製造方法，其中該第二介電層包括氧化矽及氮化矽之其中一者。
  10. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該閘極堆疊包括一高介電常數介電層及一功函數金屬層。
  11. 一種半導體裝置之製造方法，包括：接收一基底，其具有一主動鰭、位於該基底上的一隔離結構、位於該隔離結構的一第一表面上且與該主動鰭嚙合的複數虛置閘極堆疊、位於該第一表面上及該等虛置閘極堆疊側壁上的複數間隙壁特徵部件以及位於該第一表面上且位於該等間隙壁特徵部件之間的複數第一介電特徵部件；去除該等虛置閘極堆疊，藉以形成一第一溝槽、一第二溝槽及一第三溝槽，其中該第二溝槽位於該第一溝槽與該第三溝槽之間，且該第一溝槽、該第二溝槽及該第三溝槽分別露出該主動鰭的一第一鰭部、一第二鰭部及一第三鰭部； 去除該主動鰭的該第二鰭部；以及於該第一溝槽與該第三溝槽內形成複數閘極堆疊，該等閘極堆疊與該主動鰭的該第一鰭部及該第三鰭部嚙合。
  12. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中去除該主動鰭的該第二鰭部包括：形成一罩幕部件覆蓋該主動鰭的該第一鰭部及該第三鰭部；以及蝕刻該主動鰭的該第二鰭部至低於該第一表面。
  13. 如申請專利範圍第12項所述之半導體裝置之製造方法，更包括進行一灰化製程，以去除該罩幕部件並經由該第二溝槽凹陷該主動鰭。
  14. 如申請專利範圍第11項所述之半導體裝置之製造方法，更包括在去除該主動鰭的該第二鰭部之後，對經由該第二溝槽而露出的該主動鰭的表面進行氧化及氮化製程之其中一者。
  15. 如申請專利範圍第11項所述之半導體裝置之製造方法，更包括於該第二溝槽內填入一第二介電材料。
  16. 一種半導體裝置，包括：一基底，具有一第一主動鰭及一第二主動鰭，其中該第一主動鰭及該第二主動鰭各自具有一第一鰭端及一第二鰭端，且該第一主動鰭的該第二鰭端相鄰於該第二主動鰭的該第一鰭端；一第一閘極堆疊，位於該基底上，且與該第一主動鰭嚙合；一第二閘極堆疊，位於該基底上，且與該第二主動鰭嚙合； 一第一隔離結構，於上視方向上位於該第一主動鰭的該第一鰭端上；一第二隔離結構，於上視方向上位於該第二主動鰭的該第二鰭端上；以及一第三隔離結構，於上視方向上相鄰於該第一主動鰭的該第二鰭端與該第二主動鰭的該第一鰭端。
  17. 如申請專利範圍第16項所述之半導體裝置，其中複數間隙壁特徵部件各自環繞該第一隔離結構、該第二隔離結構及該第三隔離結構。
  18. 如申請專利範圍第16項所述之半導體裝置，更包括一第四隔離結構，位於該基底上，其中該第一閘極堆疊及該第二閘極堆疊位於該第四隔離結構上。
  19. 如申請專利範圍第18項所述之半導體裝置，其中該第一閘極堆疊及該第二閘極堆疊形成於該第四隔離結構的一第一表面上，且該第三隔離結構形成於該第四隔離結構的一第二表面上，其中在截面方向上該第二表面低於該第一表面。
  20. 如申請專利範圍第16項所述之半導體裝置，其中該第一主動鰭的該第二鰭端及該第二主動鰭的該第一鰭端各自包括一介電材料層抵接於該第三隔離結構，且該介電材料層為氧化矽及氮化矽之其中一者。
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