CN113764344A - 半导体装置的制造方法 - Google Patents

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layers
gate
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陈仕承
江国诚
林志昌
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置的制造方法，包括提供具有半导体通道层和设置于半导体通道层之间的多层外延层的一鳍片。多层外延层包括设置于第二、第三外延层之间的第一外延层。第一外延层具有第一蚀刻速率，第二和第三外延层具有大于第一蚀刻速率的第二蚀刻速率。方法还包括横向蚀刻第一、第二和第三外延层，以在多层外延层的相对侧表面上提供外凸的侧壁轮廓。方法还包括在相邻半导体通道层之间形成内部间隔物。内部间隔物沿着第一内部间隔物侧壁表面与多层外延层的外凸的侧壁轮廓相接。方法还包括用一栅极结构的一部分替代每一个多层外延层。

Description

半导体装置的制造方法
技术领域
本发明实施例内容涉及一种半导体装置的制造方法，特别是有涉及一种 具有优化的内部间隔物(inner spacer)/金属栅极层(metal gate layer)的界面轮廓(interfacial profile)的半导体装置的制造方法及制得的半导体装置。
背景技术
电子工业对于尺寸越来越小且速度越来更快的电子装置的需求不断增 长，这些电子装置能够同时支持越来越多和越来越复杂的各种功能。因此， 在半导体工业中存在着一种制造低成本，高性能和低功率集成电路(ICs)的 持续性的趋势。迄今为止，通过缩小半导体集成电路的尺寸(例如最小特征 尺寸)并因而提高生产效率和降低相关成本，已经实现了这些目标的很大部 分。然而，这样的尺寸缩减也增加了半导体工艺步骤的复杂性。因此，为 了使半导体集成电路和装置的持续进步得以实现，需要在半导体工艺和技 术上有类似的进步。
近来，已经引入了多栅极装置(multi-gate devices)，以通过增加栅极-通道 耦合(gate-channel coupling)、减小关闭状态的电流(OFF-state current)和减少短 通道效应(short-channel effects，SCEs)来改善栅极控制。鳍式场效晶体管 (FinFET)是一种已经引入的多栅极装置。鳍式场效晶体管(FinFET)因其鳍状 结构而被命名，此鳍状结构从形成有鳍状结构的基底延伸而来，并用于形 成场效晶体管的通道。另一种旨在解决与鳍式场效晶体管(FinFET)相关的性 能挑战的多栅极装置是环绕式栅极(gate-all-around，GAA)晶体管。环绕式栅 极(GAA)晶体管因其栅极结构完全沿着通道周围延伸环绕而被得名，与鳍式 场效晶体管(FinFET)相比，它提供了更好的静电控制(electrostaticcontrol)。 鳍式场效晶体管和环绕式栅极(GAA)晶体管与传统的互补金属氧化物半导 体(CMOS)工艺相容，而且它们的三维结构使它们在维持栅极控制和减少短 通道效应的同时，也能够积极地在尺寸上按比例缩放。
通常，例如在鳍式场效晶体管(FinFET)无法再满足装置的性能要求的情 况下，可以使用环绕式栅极(GAA)晶体管。但是，环绕式栅极(GAA)晶体管 的制造也给半导体工艺带来了新的挑战，并导致了相关装置的可靠性的问 题。因此，现有技术并不是在所有方面都是令人满意。
发明内容
本发明的一些实施例提供一种半导体装置的制造方法，此制造方法包括 提供一鳍片，前述鳍片包括多个半导体通道层(semiconductor channel layers) 和设置于前述半导体通道层之间的多个多层外延层(multilayer epitaxial layers)。在一些实施例中，前述多层外延层中的每个多层外延层是包括设置 于一第二外延层和一第三外延层之间的一第一外延层。前述第一外延层具 有第一蚀刻速率，前述第二外延层和前述第三外延层具有大于前述第一蚀 刻速率的一第二蚀刻速率(second etch rate)。在一些实施例中，前述半导体 装置的制造方法进一步包括横向蚀刻(laterally etching)前述第一外延层、前述第二外延层和前述第三外延层，以在多层外延层的相对侧表面上提供一外 凸的侧壁轮廓(convex sidewall profile)。之后，前述半导体装置的制造方法包 括在前述半导体通道层的相邻层之间形成一内部间隔物(inner spacer)。前述 内部间隔物是沿着一第一内部间隔物侧壁表面以与前述多层外延层的该外 凸的侧壁轮廓相接。在一些实施例中，前述半导体装置的制造方法还包括 用一栅极结构(gate structure)的一部分替代前述多层外延层的每一个多层外 延层。前述栅极结构的前述部分是提供了之前被侧向蚀刻的前述多层外延 层所提供的前述外凸的侧壁轮廓。
本发明的一些实施例又提供一种半导体装置的制造方法，包括在一第一 装置类型区域(first device type region)中提供一第一鳍片(first fin)，以及在一 第二装置类型区域(second device type region)中提供一第二鳍片(second fin)。 前述第一鳍片以及前述第二鳍片各包括多个通道层(channel layers)，以及位 于前述通道层之间的多个外延层堆叠(epitaxial layer stacks)。在一些实施例 中，前述外延层堆叠分别包括一第一硅锗(SiGe)层设置于一第二硅锗层和一 第三硅锗层之间，前述第一硅锗层具有第一浓度的锗(Ge)，前述第二硅锗层 和前述第三硅锗层具有第二浓度的锗(Ge)，前述第二浓度大于前述第一浓 度。在一些实施例中，前述半导体装置的制造方法还包括进行一硅锗凹陷工艺(SiGe recess process)，以横向蚀刻(laterally etch)前述第一硅锗层、前述 第二硅锗层和前述第三硅锗层，而在前述通道层的相邻通道层之间形成一 开口(opening)，其中被蚀刻的前述第一硅锗层、前述第二硅锗层和前述第三 硅锗层是共同的定义一外凸的侧壁轮廓(convex sidewall profile)。在一些实施 例中，前述半导体装置的制造方法还包括在前述通道层的相邻通道层之间 的前述开口中形成一内部间隔物(inner spacer)，其中前述内部间隔物是沿着 一第一内部间隔物侧壁表面(first inner spacer sidewallsurface)以与前述外凸 的侧壁轮廓相接，且其中前述第一内部间隔物侧壁表面是定义了一互补的 凹形轮廓(complementary concave profile)。
本发明的一些实施例提供一种半导体装置。此半导体装置包括从一基底 延伸的一鳍片，其中前述鳍片包括多个半导体通道层(semiconductor channel layers)。在一些实施例中，此半导体装置还包括一栅极结构(gate structure)的 一部分，其设置在前述半导体通道层的相邻半导体通道层之间，其中前述 栅极结构的前述部分的相对的侧壁表面(opposing sidewallsurfaces)是定义了 一凸形轮廓(convex profile)。在一些实施例中，此半导体装置还包括内部间 隔物(inner spacers)，设置在前述半导体通道层的相邻半导体通道层之间并且 位于前述栅极结构的前述部分的相对侧的任一侧上，前述内部间隔物是沿 着前述内部间隔物的第一表面(first surfaces)与前述凸形轮廓接触，且其中前 述内部间隔物的前述第一表面是定义了与前述凸形轮廓接触的一内凹轮廓 (concaveprofile)。
附图说明
通过以下的详细描述配合所附图式，可以更加理解本发明实施例的内 容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例 绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或 减少。
图1示出了根据一些实施例的一种多栅极装置的简化的俯视布局示意 图；
图2是根据本公开的一个或多个方面的半导体装置300和302的制造方 法的流程图；
图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、 图12A、图13A、图14A、图15、图16、图17、图18、图19、图20示出了 根据本公开的一些实施例沿着一平面的半导体装置300的剖面示意图，且此 平面基本上平行于由图1的剖面A-A'所定义的平面；
图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、 图12B、图13B以及图14B示出了根据本公开的一些实施例沿着一平面的半 导体装置302的剖面示意图，且此平面基本上平行于由图1的剖面A-A'所定 义的平面；
图4C示出了根据本公开的一些实施例的图4A/图4B的部分的半导体装 置300、302的放大示意图；
图18A示出了根据本公开的一些实施例的图18的一部分的半导体装置 300的放大示意图；
图21和图22示出了根据本公开的一些实施例的具有锥形侧壁轮廓的半 导体装置；
图23示出了根据本公开的一些实施例的半导体装置，此半导体装置包 括具有一T形特征的源极/漏极区域；
图23A示出了根据本公开的一些实施例的图23的一部分的半导体装置 的放大示意图；
图24示出了根据一些实施例的半导体装置，此半导体装置包括在外延 层的表面上延伸的一界面层(interfacial layer)，且此界面层超出外延层的表面； 以及
图24A示出了根据本公开的一些实施例的图24的一部分的半导体装置 的放大示意图。
其中，附图标记说明如下：
100：多栅极装置
104：鳍片部件
105，107：源极/漏极区域
108：栅极结构
200：方法
202，204，206，208，210，212，214，216，218，220，222，224，226， 228，230，232，234：步骤
300：P型装置(半导体装置)
302：N型装置(半导体装置)
304：基底
306：鳍片
308，310：外延层
312，314：构成层(硅锗层)
316：栅极堆叠
319：牺牲层
320：介电层
322：电极层
324，326：硬遮罩层
328：间隔物层
330：沟槽
402：凹陷(开口)
404：外凸轮廓
502：内部间隔物材料
702：第一虚置间隔物层
802，1202：图案化的光刻胶层
902：第一源极/漏极部件
1102：第二虚置间隔物层
1302：第二源极/漏极部件
1502：层间介电层
1504：接触蚀刻停止层
1602：间隙
1604：内凹表面
1702：界面层
1802：高介电常数的介电层
1804：金属层
1902：接触件开口
2002：硅化物层
2004：接触金属
2102，2202：锥形轮廓
2402，2404：平面
θ角度
A-A'：剖面
W：宽度
R：距离
Leff：栅极长度
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实现本发明实施例的不 同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然， 这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及 一第一特征部件形成于一第二特征部件的上方或位于其上，可能包含上述 第一和第二特征部件直接接触的实施例，也可能包含额外的特征部件形成 于上述第一特征和上述第二特征部件之间，使得第一和第二特征部件不直接接触的实施例。另外，本发明实施例可能在许多范例中重复元件符号及/ 或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种 实施例及/或配置之间有特定的关系。
再者，文中可能使用空间上的相关用语，例如“在…之下”、“在…下 方”、“下方的”、“在…上方”、“上方的”及其他类似的用语，以便 描述如图所示的一个元件或部件与其他的元件或部件之间的关系。此空间 上的相关用语除了包含图式绘示的方位外，也包含使用或操作中的装置的 不同方位。装置可以被转至其他方位(旋转90度或其他方位)，则在此所使 用的空间相对描述可同样依旋转后的方位来解读。
还应注意的是，本公开以多栅极晶体管(multi-gate transistors)的形式呈现实施例。多栅极晶体管包括其栅极结构形成在一通道区(channel region)的至 少两侧上的那些晶体管。这些多栅极装置可以包括一P型金属氧化物半导 体多栅极装置或者一N型金属氧化物半导体多栅极装置。由于它们的鳍状 结构，因此呈现的特定示例可以将其称为鳍式场效晶体管(FinFET)。本公开 还提出了一种多栅极晶体管的实施例，此种多栅极晶体管被称为环绕式栅 极(gate-all-around，GAA)晶体管。环绕式栅极(GAA)晶体管包括其栅极结构 或其一部分形成在通道区的四个侧面(例如，围绕通道区的一部分)的任何装 置。本公开提出的装置还包括具有设置在半导体通道层(semiconductor channel layers)中的通道区的实施例。在各种实施例中，半导体通道层可包括 纳米片通道(nanosheetchannels)、纳米线通道(nanowire channels)、条状通道 以及/或其他合适的通道形状配置。本公开提出的装置的实施例可以具有与 一单个且连续的栅极结构相关联的一个或多个通道区域(例如，半导体通道 层)。但是，本领域的普通技术人员可以明了的是，此揭示可以应用于单一 个通道(例如，单一个半导体通道层)或者任意数量的通道。本领域普通技术人员可以明了半导体装置的其他示例也可以因为本公开的多方面而受益。
本公开的实施例提供了相对于现有技术的优点，不过可以理解的是，其 他实施例可以提供不同的优点，在本公开中并不需要讨论所有优点，并且 并非所有的实施例都具有特定的优点。例如，本公开讨论的实施例包括用 于提供具有优化的内部间隔物(innerspacer)/金属栅极层(metalgate layer)的界 面轮廓(interfacial profile)的多栅极装置(例如，环绕式栅极(GAA)晶体管)的方 法和结构。举例来说，内部间隔物形成在介于一金属栅极层和一源极/漏极 部件(source/drain feature)之间。在至少一些现有的实施方式中，与内部间隔 物相接的金属栅极层具有凹入的侧壁轮廓(concave sidewall profile)，使得金 属栅极层具有基本上尖头的末端部分(pointed end tip portions)(例如，在金属栅极层的凹入的侧壁轮廓的顶部区域和底部区域)。在一些示例中，由于这 些尖头的末端部分(例如，这可能导致高电场区域)，一些现有的实现方式会 导致金属栅极-源极/漏极的可靠性降低，同时还会导致在内部间隔物/金属栅 极层的界面处的高介电常数的介电质的沉积不良(例如，在某些情况下无法 充分沉积高介电常数的介电质而导致空隙(voids)产生)。相比之下，根据一 些实施例，与内部间隔件相接触的金属栅极层具有外凸的侧壁轮廓(convex sidewall profile)，可避免与金属栅极层的尖头的末端部分相关的可靠性问题，同时还改善了在内部间隔物/金属栅极层的界面处的高介电常数的介电质的 沉积。在至少一些实施例中，可以在硅锗(SiGe)层的一硅锗凹陷工艺(SiGe recess process)期间开始先形成外凸的侧壁轮廓，其中，硅锗层包括高/低锗 浓度的双层外延层，并且其中的硅锗蚀刻速率(etch rate)是取决于锗浓度。 根据阅读本公开所揭示的内容，本领域技术人员将会明白其他实施例的内 容和优点。
为了随后的讨论目的，图1提供了根据一些实施例的一种多栅极装置 100的简化的俯视布局示意图。在各个实施例中，多栅极装置100可包括一 个鳍式场效晶体管装置(FinFET device)、一环绕式栅极(GAA)晶体管、或者 其他态样的多栅极装置。一多栅极装置100可以包括：从一基底延伸而来的 多个鳍片部件(fin elements；或随后简称鳍片)104、设置在鳍片部件104上方 和周围的一栅极结构108以及源极/漏极区域(source/drainregions)105和107， 其中源极/漏极区域105和107在鳍片104中、在鳍片104上和/或围绕鳍片 104。沿着基本上平行于由图1的剖面A-A'所定义的一平面，多栅极装置100 的一通道区域是设置在鳍片104内和在栅极结构108的下方，其中通道区域 可以包括多个半导体通道层(例如，当多栅极装置100包括一环绕式栅极 (GAA)晶体管时)。在一些实施例中，侧壁间隔物也可以形成在栅极结构108 的侧壁上。下面参照图2的方法更详细地讨论关于多栅极装置100的各种其 他部件。
参照图2，其示出了根据各种实施例的半导体装置的制造方法200，其 包括具有优化的内部间隔物/金属栅极层的界面轮廓的半导体装置300和 302(例如，其包括多栅极装置)的制造。以下是参考环绕式栅极(GAA)晶体管 的制造来讨论方法200。然而，可以理解的是，在不脱离本公开的范围的情 况下，方法200的各方面可以等同地应用于其他类型的多栅极装置，或者应 用于由多栅极装置所实现的其他类型的装置。在一些实施例中，方法200可以用来制造如上面参照图1所述的多栅极装置100。因此，以上参照多栅 极装置100所讨论的一个或多个方面也可以应用于方法200中。可以理解的 是，方法200包括具有一互补金属氧化物半导体(CMOS)技术特征的工艺步 骤，而文中仅简要描述处理流程。再者，可以在方法200之前、之后以及/ 或期间进行附加的步骤。
注意的是，方法200的某些方面被描述为在半导体装置300、302的包 括一特定装置类型(例如是一P型装置或一N型装置)的一区域中进行。然而， 如果未描述为在包括一特定装置类型的区域中进行，则可以将所描述的方 法200的步骤假定为在包括多个装置类型的多个区域(例如，在多个装置类 型区域)中进行。另外，在至少一些实施例中，与内部间隔物相接的金属栅 极层的外凸的侧壁轮廓的优点对于P型装置和N型装置都是有益的，并且在某些情况下，对于P型装置和N型装置，由方法200形成的装置结构的 物理部件可以是基本上相同的。此外，半导体装置例如P型装置300和N 型装置302可以包括各种其他装置和部件，例如其他类型的装置，例如附加 的晶体管、双极性接面晶体管(bipolar junctiontransistors)、电阻器、电容器、 电感器、二极管、保险丝和/或其他逻辑电路等，但是为了更好地理解本公 开的发明构思而在本文中被简化。在一些实施例中，半导体装置(例如P型装置300和N型装置302)包括可以互连的多个半导体装置(例如，晶体管)。 此外，应注意，方法200的处理步骤，包括参考附图给出的任何说明或描述， 仅是示例性的，并非用以限制在权利要求书中所具体记载的内容。
方法200自步骤202处开始，其中在步骤202处，是提供一基底，基底 包括了一个部分制造的装置。参照图3A和图3B的例子，在步骤202的一 实施例中，是提供了一部分制造的P型装置300和一部分制造的N型装置 302。图3A和图3B提供了一实施例的半导体装置例如P型装置300和N型 装置302的剖面示意图，其沿着基本上平行于由图1的剖面A-A'所定义(例如，沿着一鳍片306的方向)的一平面所绘制。P型装置300和N型装置302 可以形成在一基底304上。在一些实施例中，基底304可以是一半导体基底， 例如一硅基底。基底304可以包括各种材料层，前述材料层包括形成在一半 导体基底上的导电层或绝缘层。如本领域中通常知识者已知的，基底304 可以包括各种掺杂配置(doping configurations)，视设计要求而定。基底304 还可以包括其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)或钻石。替代地，基底304可以包括化合物半导体(compound semiconductor)和/或合金半导体 (alloysemiconductor)。此外，基底304可以选择性地包括一外延层(epitaxial layer；epi-layer)，可以被应力应变(strained)以提高性能，可以包括一绝缘层 上覆硅(silicon-on-insulator，SOI)的结构，以及/或具有其他合适的增强部件。
如图3A、图3B所示，P型装置300和N型装置302包括一鳍片306， 鳍片306具有一基底部分304A(由基底304形成)、第一组成的外延层308以 及第二组成的外延层310的鳍片306，其中第二组成的外延层310是位于第 一组成的外延层308之间。在一些情况下，可以形成沟槽隔离(STI)部件， 以使鳍片306与相邻的鳍片分隔开来。在一实施例中，第一组成的外延层 308包括硅锗(SiGe)，而第二组成310的外延层包括硅(Si)。特别是，第一组 成的外延层308还包括构成层(constituent layers)312和314，其中构成层312 设置于构成层314之间。因此，在一些实施例中，外延层308可以被称为多 层外延层(multilayer epitaxiallayers)或是外延层堆叠(epitaxial layer stacks)。在 一些示例中，构成层312包括具有第一浓度的锗的硅锗(SiGe)层，且构成层 314包括具有第二浓度的锗的硅锗(SiGe)层，第二浓度大于第一浓度。例如， 在各种实施例中，构成层312可以包括锗浓度在大约15％-35％范围之间的 一硅锗(SiGe)层，并且构成层314可以包括锗浓度在大约25％-40％范围之间 的一硅锗(SiGe)层。在一些示例中，在构成层314中的锗浓度相对于构成层 312中的锗浓度的一比值大约为1.2。如下面更详细地讨论的，每个构成层 312、314的不同锗浓度在随后的硅锗凹陷工艺(SiGe recess process)期间提供 了不同的蚀刻速率。在一些实施例中，构成层314(具有较高的锗浓度)具有 比构成层312(具有较低的锗浓度)更高的蚀刻速率。举例来说，由于构成层 312和314中的各层的蚀刻速率不同，本公开的实施例可形成优化的内部间 隔物/金属栅极层的界面轮廓(inner spacer/metal gate layerinterfacial profile)。还 应注意的是，尽管外延层308、310被绘示为在鳍片306内具有特定的堆叠 顺序，其中外延层310是外延层308、310的堆叠中的最顶层(topmost layer)， 但是其他的构型也是可能的。例如，在某些情况下，外延层308可以做为外 延层308、310的堆叠中的最顶层。换句话说，可以改变外延层308、310的 生长顺序，因而改变它们的堆叠顺序，或者与附图中所绘示的内容不同， 但是仍然在本公开内容的范围内。同样的，尽管将P型装置300和N型装 置302绘示为形成在同一鳍片306上，但是可以理解的是，P型装置300和N型装置302可以形成在不同的鳍片上，每个鳍片都自基底304延伸而来。
在各个实施例中，外延层310(例如，包括第二组成)或其部分可以形成P 型装置300和N型装置302的一环绕式栅极(GAA)晶体管的一通道区。例如， 可以将外延层310称为用来形成一环绕式栅极(GAA)晶体管的一通道区的半 导体通道层(semiconductorchannel layers)。在各种实施例中，半导体通道层 (例如，外延层310或其部分)可以包括纳米片通道(nanosheet channels)、纳米 线通道(nanowire channels)、条状通道以及/或其他合适的通道形状配置。半 导体通道层还用于形成环绕式栅极(GAA)晶体管的源极/漏极部件的一部 分，如下所述。
应当注意的是，虽然鳍片306被示为包括四层外延层308和四层外延 层310，但这仅是出于说明目的，而不是为了限制本发明权利要求中具体叙 述的内容。可以理解的是，可以形成任何数量的外延层，其中，例如外延 层的数量是视用于环绕式栅极(GAA)晶体管的期望的半导体通道层的数量 而决定。在一些实施例中，外延层310的数量，并且也是半导体通道层的数 量，是在4层到10层之间。
在一些实施例中，(外延层308的)构成层312、314具有约4纳米(nm) 至8纳米(nm)的厚度范围。在一些情况下，外延层310各自具有约4-8nm的 厚度范围。如上所述，外延层310可以用作随后形成的多栅极装置(例如， 环绕式栅极(GAA)晶体管)的通道区，并且其厚度可以至少部分地基于装置 性能的考量来选择。外延层308可以用于定义随后形成的多栅极装置的相邻 通道区之间的一间隙距离(gap distance)，并且外延层308的厚度还可以至少 部分地基于装置性能的考量来选择。此外，在一些实施例中，对于因具有 不同浓度的锗而具有不同蚀刻速率的构成层312、314，各个构成层312、314 可选择能够提供期望的内部间隔物/金属栅极层的界面轮廓的厚度。
P型装置300和N型装置302还包括形成在P型装置300和N型装置302 的每个鳍片306之上的栅极堆叠(gate stacks)316。在一实施例中，栅极堆叠 316是虚置(牺牲)栅极堆叠(dummy(sacrificial)gate stacks)，因为栅极堆叠316 随后会在P型装置300和N型装置302的后续处理阶段被去除并由最终的栅 极堆叠所替代。例如，栅极堆叠316可以在后续处理阶段被高介电常数的介 电层(high-K dielectric layer；HK)和金属栅极(metal gateelectrode，MG)。尽管 本讨论是关于通过形成一虚置栅极结构并随后对其进行替换的一替代栅极 (栅极后制)工艺(replacement gate(gate-last)process)，但是其他配置也是可能 的(例如，例如栅极先制(gate-first)的工艺)。位于栅极堆叠316下方的鳍片306 的部分可以被称为P型装置300和N型装置302的通道区域。栅极堆叠316 还可以定义鳍片306的一源极/漏极区域(source/drain region)，例如，鳍片306 的区域相邻于通道区并在通道区的相对侧上。
在一些实施例中，栅极堆叠316包括一介电层(dielectric layer)320和一电 极层(electrode layer)322。栅极堆叠316还可以包括一个或多个硬遮罩层(hard masklayers)324、326。在一些实施例中，硬遮罩层324可以包括氧化物层， 且硬遮罩层326可以包括氮化物层。在一些实施例中，介电层320包括氧化 硅。替代地或附加地，介电层320可以包括氮化硅、高介电常数的介电材料 或者其他合适的材料。在一些实施例中，电极层322可以包括多结晶硅(多 晶硅)。在一些实施例中，硬遮罩层324的氧化物包括一接垫氧化物层(pad oxide layer)，其可以是包括SiO2。在一些实施例中，硬遮罩层326的氮化物 包括一接垫氮化物层(pad nitride layer)，其可以包括Si3N4、氮氧化硅、或碳 化硅。在一些示例中，可以在介电层320的正下方形成可选的牺牲层 (sacrificial layer)319。可选的牺牲层319可以包括硅锗(SiGe)、锗(Ge)或其他 合适的材料，并且在某些情况下可以用于防止纳米片的损失(nanosheet loss)(例如，在先前的工艺步骤中由于外延层308、310的材料损失所造成的)。
在一些实施例中，一个或多个间隔物层(spacer layers)328可以形成在栅 极堆叠316的侧壁上。在一些情况下，一个或多个间隔物层328可以包括一 介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、氮碳化硅(SiCN)、碳 氧化硅(silicon oxycarbide)、氮碳氧化硅(SiOCN)、低介电常数的介电材料(例 如具有介电常数‘k’<7)、以及/或前述的组合。在一些实施例中，一个或多 个间隔物层328包括多个层，例如主间隔物层(main spacerlayers)、衬层(liner layers)、及其类似层等。
然后，方法200进行到步骤204，在步骤204处进行源极/漏极蚀刻工艺 (source/drain etch process)。仍然参照图3A和图3B，在步骤204的实施例 中，对P型装置300和N型装置302进行源极/漏极蚀刻工艺。在一些实施 例中，进行源极/漏极蚀刻工艺以去除在P型装置300和N型装置302的源 极/漏极区域中暴露出来的外延层308、310，以形成沟槽(trenches)330，此沟 槽暴露出基底304的下面的部分。源极/漏极蚀刻工艺还可以暴露出外延层 310、构成层312、314的侧表面，如图3A和图3B所示。在一些实施例中， 源极/漏极蚀刻工艺还可以去除一个或多个间隔物层328的部分(例如，从栅 极堆叠316的顶表面去除)。在一些实施例中，源极/漏极蚀刻工艺可以包括 干式蚀刻工艺、湿式蚀刻工艺以及/或前述工艺的组合。在各种实施例中， 可以同时对P型装置300和N型装置302进行源极/漏极蚀刻工艺。可替换 地，可以依序的进行源极/漏极蚀刻工艺，例如，首先对P型装置300和N 型装置302的其中的一者进行源极/漏极蚀刻工艺，然后对P型装置300和N 型装置302的另一者进行源极/漏极蚀刻工艺。
然后，方法200进行到步骤206，在步骤206中进行硅锗凹陷工艺(SiGe recessprocess)。参照图3A、图3B和图4A、图4B、图4C。在步骤206的 实施例中，对P型装置300和N型装置302进行硅锗凹陷工艺。硅锗凹陷工 艺包括对P型装置300和N型装置302中的每一个外延层308(包括构成层312 和314两者)进行横向蚀刻(lateral etch)，以形成凹陷402(或开口402)。在一些 实施例中，使用干式蚀刻工艺、湿式蚀刻工艺、以及/或前述工艺的组合来进行硅锗凹陷工艺。在某些情况下，硅锗凹陷工艺可能包括使用标准清洁 1(SC-1)溶液、臭氧(O3)、包含氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O) 的溶液、氢氟酸(hydrofluoricacid)、含氢氟酸的缓冲液、以及/或基于氟(F2) 的蚀刻液，以进行蚀刻。在一些示例中，基于氟的蚀刻可以包括F2远端等 离子体蚀刻(remote plasma etch)。如上所述，构成层312包括具有第一锗浓 度(例如，在大约15-35％之间的范围内)的一硅锗(SiGe)层，且构成层314包 括具有第二锗浓度(例如，在大约25-40％之间的范围内)的硅锗(SiGe)层，并 且第二锗浓度大于第一锗浓度。在一些实施例中，构成层314(具有较高的 锗浓度)具有比构成层312(具有较低的锗浓度)更高的蚀刻速率。因此，在硅 锗(SiGe)凹陷工艺期间，构成层314的横向蚀刻将以比构成层312的横向蚀 刻更快的速率进行。根据横向蚀刻的结果，每个凹陷的(被蚀刻的)硅锗层(构 成层)312与相邻的凹陷的硅锗层(构成层)314(例如，与相应的构成层312的 顶表面和底表面接触)沿着构成层312、314的相对的侧表面，共同定义了外凸轮廓(convex profiles)404(图4C)。在各种情况下，外凸轮廓404可以是大 体上平滑的轮廓。而且，外凸轮廓404可以具有由一角度“θ”所定义的形 状，其中角度“θ”是在相邻的外延层310的表面与外凸轮廓404的一切线(在 与相邻的外延层310相接的外凸轮廓404的一边缘处)之间量测而得。连接 相邻的外延层310的轮廓404)。举例来说，角度“θ”可以在大约90度至120度之间的范围内。角度“θ”可以至少部分地由每个构成层312和314 的蚀刻速率而决定，并且因此由锗浓度来决定。例如，随着构成层312和 314之间的蚀刻速率的差异增大，角度“θ”也随的增加。在一些实施例中， 外凸轮廓404跨越约0nm-3nm之间的宽度“W”。在处理的后续阶段期间， 如下所述，构成层312、314将被去除，并且以一部分的栅极结构(例如，金 属栅极结构)代替，而使替换栅极结构定义了外凸轮廓404。在许多示例中， 替换栅极结构将与内部间隔物相接合，这也在下面内容中更详细地描述。 在一些实施例中，可以同时对P型装置300和N型装置302进行SiGe凹陷 工艺，或者可以首先对P型装置300和N型装置之一进行SiGe凹陷工艺。 然后移至P型装置300和N型装置302中的另一个进行SiGe凹陷工艺。
然后，方法200进行到步骤208，在步骤208中进行内部间隔物材料(inner spacermaterial)的沉积。参照图4A、图4B和图5A、图5B，在步骤208的实 施例中，内部间隔物材料502被沉积在P型装置300和N型装置302上方并 且沉积在沟槽330内。所沉积的内部间隔物材料502也被沉积在步骤206的 硅锗(SiGe)凹陷工艺期间所形成的凹陷402内。在一些情况下，内部间隔物 材料502可以具有大约4-15nm的厚度。在一些实施例中，内部间隔物材料502可以包括非晶硅。在一些示例中，内部间隔物材料502可以包括介电材 料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、氮碳化硅(SiCN)、碳氧化硅 (silicon oxycarbide)、氮碳氧化硅(SiOCN)、低介电常数的介电材料(例如，具 有介电常数“k”<7)以及/或前述的组合。举例来说，可以通过使用例如 化学气相沉积(CVD)工艺、次常压化学气相沉积(SACVD)工艺、可流动的化 学气相沉积(flowable CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、或是其他合适的工艺，而在P型装置300、N型装置302上方顺应性 的沉积内部间隔件材料502，以形成内部间隔件材料502。在一些实施例中， 内部间隔物材料502可以同时沉积在P型装置300和N型装置302上，或者 内部间隔物材料502可以先沉积在P型装置300和N型装置302的其中一个 之上，然后再沉积在P型装置300和N型装置302中的另一个之上。
然后，方法200进行到步骤210，在步骤210中是进行内部间隔物回蚀 工艺(innerspacer etch-back process)。参照图5A、图5B和图6A、图6B。在 步骤210的实施例中，可以对P型装置300和N型装置302进行一内部间隔 物回蚀工艺。在各个示例中，内部间隔物回蚀工艺是从P型装置300和N 型装置302上方并沿着沟槽330的侧壁而对内部间隔物进行蚀刻，而内部间 隔材料502保持设置在凹陷(recesses)402内，从而为P型装置300和N型装 置302提供内部间隔物(inner spacers)。举例来说，可以使用湿式蚀刻工艺、 干式蚀刻工艺或前述工艺的组合，来进行内部间隔物回蚀工艺。在一些情 况下，例如在内部间隔物回蚀工艺之后，留在P型装置300和N型装置302 的顶表面上以及/或沟槽330的侧壁或底表面上的内部间隔物材料502的任 何残余部分，可以是在随后工艺中(例如，在源极/漏极部件的外延生长之前) 去除。在各种示例中，内部间隔物材料502(例如，保持设置在凹陷402内) 可以在一个或多个间隔物层328(形成在栅极堆叠316的侧壁上)的下方延伸， 且也邻接随后形成的源极/漏极部件，如以下所述。在一些实施例中，可以 对P型装置300和N型装置302同时进行内部间隔物回蚀工艺，或者可以先 对P型装置300和N型装置302的其中一个进行内部间隔物回蚀工艺，然后 再对P型装置300和N型装置302中的另一个进行内部间隔物回蚀工艺。
然后，方法200进行到步骤212，在步骤212中是沉积第一虚置间隔物 层(firstdummy spacer layer)。参照图6A、图6B和图7A、图7B。在步骤212 的实施例中，在P型装置300和N型装置302上方和沟槽330内沉积第一虚 置间隔物层702。在一些示例中，第一虚置间隔物层702可以包括一介电材 料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、氮碳化硅(SiCN)、碳氧化硅 (silicon oxycarbide)、氮碳氧化硅(SiOCN)、低介电常数的介电材料(例如，具 有介电常数“k”<7)以及/或前述材料的组合。举例来说，可以通过使用例 如化学气相沉积(CVD)工艺、次常压化学气相沉积(SACVD)工艺、可流动的 化学气相沉积(flowable CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积 (PVD)工艺、或是其他合适的工艺，而在P型装置300、N型装置302上方 顺应性的沉积第一虚置间隔物层702，以形成第一虚置间隔物层702。在一 些实施例中，第一虚置间隔物层702可以同时沉积在P型装置300和N型装 置302上方，或者第一虚置间隔物层702可以先沉积在P型装置300和N型 装置302的其中一者之上，然后再沉积在P型装置300和N型装置302的另 一者之上。
然后，方法200进行到步骤214，在步骤214中是去除第一虚置间隔物 层的第一部分(first portion)。参照图7A、图7B和图8A、图8B。在步骤214 的实施例中，将一光刻胶层沉积在P型装置300和N型装置302上方并且图 案化光刻胶层(例如，通过对光刻胶进行曝光和对曝光后的光刻胶进行显 影)，以形成一图案化的光刻胶层(patterned resist layer)802，此图案化的光刻 胶层802是暴露出P型装置300，而图案化的光刻胶层802则维持设置在N 型装置302上方。在一些实施例中，在形成图案化的光刻胶层802之后，去 除P型装置300处的第一虚置间隔物层702。举例来说，使用湿式蚀刻工艺、 干式蚀刻工艺、或前述工艺的组合来去除第一虚置间隔物层702。在从P型 装置300去除第一虚置间隔物层702之后，可以通过例如溶剂、光刻胶剥离 剂(resist stripper)、灰化(ashing)、或其他合适的方式，而去除图案化的光刻 胶层802(例如，去除留在N型装置302上的图案化光刻胶层)。
然后，方法200进行到步骤216，在步骤216中是形成第一源极/漏极部 件(firstsource/drain features)。参照图9A、图9B，在步骤216的实施例中， 第一源极/漏极部件902形成在P型装置300中。因此，第一源极/漏极部件 902可以包括P型源极/漏极部件。在一些实施例中，第一源极/漏极部件902 形成在P型装置300的栅极堆叠316的两侧的源极/漏极区域中并与栅极堆 叠316相邻。例如，第一源极/漏极部件902可以形成在P型装置300的沟槽 330内、基底304的暴露部分之上。并且与相邻的内部间隔物502以及P型 装置300的半导体通道层(外延层310)接触。在一些实施例中，可以在形成 第一源极/漏极部件902之前立即进行一清洁工艺(clean process)。清洁工艺 可以包括湿式蚀刻、干式蚀刻、或前述的组合。另外，清洁工艺可以去除 留在P型装置300的顶表面上以及/或沟槽330的侧壁或底表面上的内部间 隔物材料502的任何残留部分(例如，在步骤210的内部间隔物回蚀工艺之后)。在各种示例中，并且在第一源极/漏极部件902的形成期间，N型装置 302维持由先前沉积的第一虚置间隔物层702所保护。
在一些实施例中，通过在源极/漏极区域中外延生长半导体材料层来形 成第一源极/漏极部件902。在各种实施例中，生长以形成第一源极/漏极部 件902的半导体材料层可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、 SiP、或其他合适的材料。第一源极/漏极部件902可以通过一个或多个外延 (epi)工艺而形成。在一些实施例中，第一源极/漏极部件902可以在外延工艺 期间被原位掺杂(in-situ doped)。例如，在一些实施例中，可以用硼掺杂外延 生长的硅锗(SiGe)源极/漏极部件。在某些情况下，外延生长的硅(Si)外延源 极/漏极部件可能掺杂有碳以形成Si：C源极/漏极部件，掺杂磷以形成Si： P源极/漏极部件，或是掺杂碳和磷以形成SiCP源极/漏极部件。在一些实施 例中，第一源极/漏极部件902不被原位掺杂，而是以一植入工艺(implantation process)来掺杂第一源极/漏极部件902。在一些实施例中，第一源极/漏极部 件902可以包括P型源极/漏极部件，如上所述。
然后，方法200进行到步骤218，在步骤218中，去除第一虚置间隔物 层的留下部分。参照图9A、图9B和图10A、图10B。在步骤218的实施例 中，从N型装置302去除先前留在N型装置302上方的第一虚置间隔物层 702的留下部分。例如，可以使用湿式蚀刻工艺、干式蚀刻工艺、或前述工 艺的组合来去除第一虚置间隔物层702的留下部分。
然后，方法200进行到步骤220，在步骤220中是沉积第二虚置间隔物 层(seconddummy spacer layer)。参照图10A、图10B和图11A、图11B。在 步骤220的实施例中，第二虚置间隔物层1102沉积在装置P型装置300和N 型装置302上方并且沉积在沟槽330内。在一些示例中，第二虚置间隔物层 1102可以包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、氮碳 化硅(SiCN)、碳氧化硅(silicon oxycarbide)、氮碳氧化硅(SiOCN)、低介电常 数的介电材料(例如，具有介电常数“k”<7)以及/或前述的组合。举例来 说，可以通过使用例如化学气相沉积(CVD)工艺、次常压化学气相沉积 (SACVD)工艺、可流动的化学气相沉积(flowable CVD)工艺、原子层沉积(ALD) 工艺、物理气相沉积(PVD)工艺、或是其他合适的工艺，而在P型装置300、 N型装置302上方顺应性的沉积第二虚置间隔物层1102，以形成第二虚置间 隔物层1102。在一些实施例中，第二虚置间隔物层1102可以同时沉积在P 型装置300和N型装置302上方，或者第二虚置间隔物层1102可以先沉积 在P型装置300和N型装置302的其中一者之上，然后沉积在另一个P型装 置300和N型装置302的另一者之上。
然后，方法200进行到步骤222，在步骤222中，是去除第二虚置间隔 物层的第一部分。参照图11A、图11B和图12A、图12B。在步骤222的实 施例中，在P型装置300和N型装置302上方沉积一光刻胶层并对其进行图 案化(例如，通过对光刻胶进行曝光和对曝光后的光刻胶进行显影)，以形成 一图案化光刻胶层1202，此图案化的光刻胶层802是暴露出N型装置302， 而图案化的光刻胶层1202维持设置在P型装置300上方。在一些实施例中， 在形成图案化的光刻胶层1202之后，从N型装置302去除第二虚置间隔物 层1102。举例来说，使用湿式蚀刻工艺、干式蚀刻工艺、或前述工艺的组 合以去除第二虚置间隔物层1102。在从装置302去除第二虚置间隔物层1102 之后，可以例如通过溶剂、光刻胶剥离剂(resiststripper)、灰化(ashing)、或 其他合适的方式，以去除图案化的光刻胶层1202(例如，去除留在P型装置 300上方的图案化光刻胶层)。
然后，方法200进行到步骤224，在步骤224处形成第二源极/漏极部件 (secondsource/drain features)。参照图13A、图13B，在步骤224的实施例中， 第二源极/漏极部件1302形成在N型装置302中。因此，第二源极/漏极部件 1302可以包括N型源极/漏极部件。在一些实施例中，第二源极/漏极部件1302 形成在与N型装置302的栅极堆叠316的两侧的源极/漏极区域中并与栅极 堆叠316相邻。例如，第二源极/漏极部件1302可以形成在N型装置302的 沟槽330内、基底304的暴露部分之上。并且与相邻的内部间隔物502以及 N型装置302的半导体通道层(外延层310)接触。在一些实施例中，可以在 形成第二源极/漏极部件1302之前立即第二行清洁工艺(clean process)(例如 湿式蚀刻、干式蚀刻、或前述的组合)。另外，清洁工艺可以去除留在N型 装置302的顶表面上以及/或沟槽330的侧壁或底表面上的内部间隔物材料 502的任何残留部分(例如，在步骤210的内部间隔物回蚀工艺之后)。在各 种示例中，并且在第二源极/漏极部件1302的形成期间，P型装置300维持 由先前沉积的第二虚置间隔物层1102所保护。
在一些实施例中，通过在源极/漏极区域中外延生长半导体材料层来形 成第二源极/漏极部件1302。在各种实施例中，生长以形成第二源极/漏极部 件1302的半导体材料层可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、 SiP、或其他合适的材料。第二源极/漏极部件1302可以通过一个或多个外 延(epi)工艺而形成。在一些实施例中，第二源极/漏极部件1302可以在外延 (epi)工艺期间被原位掺杂(in-situ doped)。例如，在一些实施例中，可以用硼 掺杂外延生长的硅锗(SiGe)源极/漏极部件。在某些情况下，外延生长的硅(Si) 外延源极/漏极部件可能掺杂有碳以形成Si：C源极/漏极部件，掺杂磷以形 成Si：P源极/漏极部件，或是掺杂碳和磷以形成SiCP源极/漏极部件。在一 些实施例中，第二源极/漏极部件1302不被原位掺杂，而是以一植入工艺 (implantation process)来掺杂第二源极/漏极部件1302。
然后，方法200进行到步骤226，在步骤226处，是去除第二虚置间隔 物层的留下部分。参照图13A、图13B和图14A、图14B。在步骤226的实 施例中，是从P型装置300去除第二虚置间隔物层1102之前的留下部分， 亦即在P型装置300上方的部分。举例来说，使用湿式蚀刻工艺、干式蚀刻 工艺、或前述工艺的组合来去除第二虚置间隔物层1102的留下部分。
在去除第二虚置间隔物层1102的留下部分之后(步骤226)，方法200进 行到步骤228，在步骤228中是形成一层间介电层(ILD layer)并进行化学机械 研磨(chemicalmechanical polishing，CMP)工艺。为了讨论清楚，应注意的是， 方法200的其余部分(例如，步骤228、230、232、234)是参照P型装置300 所描述的。但是可以理解的是，对于方法200的其余部分的描述部分(例如， 步骤228、230、232、234)可以同样地应用于上方讨论的N型装置302。现 在参照图14A和图15，在步骤228的实施例中，在P型装置300、N型装置 302上方形成一层间介电层1502。在一些实施例中，在形成层间介电层1502 之前，在P型装置300和N型装置302的上方形成一接触蚀刻停止层(contact etch stop layer，CESL)1504。在一些示例中，接触蚀刻停止层1504包括氮化 硅层、氧化硅层、氧氮化硅层、以及/或本领域已知的其他材料。接触蚀刻 停止层1504可以通过等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)工艺、和/或其他合适的沉积或氧化工艺而形成。 在一些实施例中，层间介电层1502包括例如四乙氧基硅烷(Tetra Ethyl OrthoSilicate，TEOS)氧化物、未掺杂硅酸盐玻璃、或是例如硅酸硼磷硅酸盐玻璃 (BPSG)、熔融石英玻璃(FSG)、磷硅玻璃(Phospho-Silicate Glass，PSG)、硼 硅玻璃(Boro-SilicateGlass，BSG)的类的掺杂硅氧化物的材料，以及/或其他 合适的介电材料。可以通过等离子体辅助化学气相沉积(PECVD)工艺或其他 合适的沉积技术来沉积层间介电层1502。在一些实施例中，在形成层间介 电层1502之后，可以对P型装置300、N型装置302进行高温热积存工艺(high thermal budget process)，以对层间介电层1502进行退火(anneal)。
在步骤228的另一实施例中，并且在沉积层间介电层1502(以及/或接触 蚀刻停止层1504或其他介电层)之后，可以进行一平坦化工艺(planarization process)，以暴露出栅极堆叠316的顶表面。平坦化工艺可以包括化学机械 研磨(CMP)工艺，此CMP工艺去除覆盖在栅极堆叠316之上的层间介电层 1502(和接触蚀刻停止层1504，如果存在的话)的一部分，并且平坦化P型装 置300和N型装置302的顶表面。此外，化学机械研磨(CMP)工艺可以将覆 盖栅极堆叠316的硬遮罩层324、326去除，以暴露出下方的虚置栅极的电 极层322，例如多晶硅电极层。
此后，方法200进行到步骤230，其中是去除虚置栅极(dummy gates)， 并且进行一通道层释放工艺(channel layer release process)。参照图15和图16， 在步骤230的实施例中，可以通过适当的蚀刻工艺先去除栅极堆叠316的暴 露出的电极层322，随后通过蚀刻工艺去除介电层320和可选的牺牲层 319(如果有形成牺牲层319的话)。在一些示例中，蚀刻工艺可以包括湿式蚀 刻、干式蚀刻、或前述的组合。
在去除虚置栅极之后，并且在步骤230的另一实施例中，可以选择性地 去除P型装置300和N型装置302的通道区中的硅锗(SiGe)层(例如，构成层 312、314)(例如，使用一选择性蚀刻工艺)，而硅(Si)半导体通道层310则保 持未蚀刻的状态。在一些示例中，硅锗(SiGe)层的选择性去除工艺可以被称 为通道层释放工艺(例如，当半导体通道层310从SiGe层释放时)。可以通过 去除虚置栅极而提供的一沟槽(trench)来进行选择性蚀刻工艺。在一些实施 例中，选择性蚀刻工艺可以包括一选择性湿式蚀刻工艺。在某些情况下，选择性湿式蚀刻包括氨以及/或臭氧。仅作为一个实例，选择性湿式蚀刻工 艺包括四甲基氢氧化铵(tetra-methyl ammonium hydroxide，TMAH)。注意的是， 由于选择性地去除了外延层的构成层312、314，可以在通道区域中的相邻 纳米线(nanowires)之间(例如，相邻的外延层310之间)形成间隙(gaps)1602。 举例来说，间隙1602可以用来暴露出在相对的内部间隔物502之间的外延 层310的第一部分，而外延层310的第二部分仍然被内部间隔物502所覆盖。 间隙1602暴露出内部间隔物502的内凹表面(concave surfaces)1604。如下面 更详细地描述的，用于P型装置300和N型装置302中的每一个的栅极结构 的部分将形成在间隙1602内。
在选择性地去除了硅锗(SiGe)层之后，方法200进行至步骤232，在步 骤232处形成栅极结构。栅极结构可以包括介电常数的介电层/金属栅极的 堆叠，但是其他组成也是可能的。在一些实施例中，栅极结构可以形成与 由P型装置300和N型装置302的通道区域中的多个暴露的半导体通道层(暴 露的外延层310，现在于外延层310之间已经具有间隙1602)提供的多通道相 关联的栅极。参考图16和图17的示例，在步骤232的实施例中，界面层 (interfacial layer，IL)1702形成在外延层310的暴露表面上，包括形成在间隙 1602内以及相对的内部间隔物502之间的外延层310的暴露的第一部分上。 在各种实施例中，可通过热氧化工艺而形成界面层1702。在一些情况下， 热氧化工艺可以包括湿式热氧化工艺或干式热氧化工艺。举例来说，热氧 化过程包括将P型装置300和N型装置302暴露于温度在大约摄氏900度至 摄氏1000度之间的含氧气体中。在一些实施例中，界面层1702可以包括一 介电材料，此介电材料例如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。注意 的是，通过热氧化工艺形成界面层1702将导致在外延层310的表面上消耗 至少一些硅(Si)。因此，界面层1702可以至少部分地沿着外延层310的暴露 表面嵌入。应注意的是，由于热氧化工艺是在外延层310的暴露部分上(相 对的内部间隔物层502之间)形成了界面层1702，而被内部间隔物层502覆 盖的外延层310的第二部分在热氧化工艺时则仍然受到保护，所以界面层1702没有在外延层310的整个表面上延伸(在相邻的源极/漏极之间)。
在步骤232的另一实施例中，并参照图17、图18的示例，在界面层1702 上方形成一高介电常数的介电层(high-K dielectric layer)1802。在一些示例中， 高介电常数的介电层1802也可以形成在一个或多个间隔物层328的侧壁 1704上以及暴露的内部间隔物502的内凹表面1604上。在各个实施例中， 界面层1702和高介电常数的介电层1802可以共同定义为用于P型装置300 和N型装置302中的每一个栅极结构的栅极介电质(gatedielectric)。在一些实 施例中，栅极介电质具有总厚度约为1-5nm。如本文所使用和描述的，高介 电常数的栅极介电质包括具有高介电常数的介电材料，例如，其介电常数大 于热氧化硅的介电常数(～3.9)的介电材料。
在一些实施例中，高介电常数的介电层1802可以包括高介电常数的介 电层，例如二氧化铪(HfO2)。可选择性地，高介电常数的介电层1802可以 包括其他高介电常数的介电质，例如二氧化钛(TiO2)、氧化锆铪(HfZrO)、氧 化钽(Ta2O3)，氧化硅铪(HfSiO4)、二氧化锆(ZrO2)、氧化硅锆(ZrSiO2)、氧化 镧(LaO)、氧化铝(AlO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化 钇(Y2O3)、钛酸锶(SrTiO3；STO)、钛酸钡(BaTiO3；BTO)、BaZrO、铪镧 铪氧化物(HfLaO)、氧化硅铪(HfSiO)、镧硅氧化物(LaSiO)、铝硅氧化物 (AlSiO)、铪钽氧化物(HfTaO)、铪钛氧化物(HfTiO)、钛酸锶钡((Ba，Sr)TiO3； BST)、氧化铝(Al2O3)、氮化硅(Si3N4)、氧氮化物(SiON)，前述的组合或其他 合适的材料。在各种实施例中，高介电常数的介电层1802可以通过原子层 沉积(ALD)工艺、物理气相沉积(PVD)工艺、脉冲雷射沉积(pulsed laser deposition，PLD)、化学气相沉积(CVD)以及/或其他合适的方法形成。
仍参考图18的示例，在步骤232的另一实施例中，在栅极介电质上方(例 如，在界面层1702和高介电常数的介电层1802上方)形成包括金属层1804 的一金属栅极(metalgate)。金属层1804可以包括金属、金属合金或金属硅化 物。另外，栅极介电质/金属栅极堆叠的形成可以包括沉积以形成各种栅极 材料、一个或多个衬层(liner layers)、以及一个或多个化学机械研磨(CMP)工 艺以去除过量的栅极材料，并因此而使P型装置300和N型装置302的顶表 面平坦化。
在一些实施例中，金属层1804可以包括一单层或是一多层结构 (multi-layerstructure)，例如包含所选择的功函数的金属层的各种组合以增强 装置性能(功函数金属层)、一衬层、一润湿层(wetting layer)、一粘附层(adhesion layer)、金属合金(metalalloy)或金属硅化物。举例来说，金属层1804可以包 括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、 Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料、或前述材 料的组合。在各种实施例中，金属层1804可以通过原子层沉积(ALD)工艺、 物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、电子束蒸发、或其他 合适的工艺而形成。此外，可以分开形成用于N型晶体管或P型晶体管(例 如用于P型装置300和N型装置302)的金属层1804。另外，金属层1804可 以提供N型或P型功函数，以作为晶体管的栅极电极，并且在至少一些实 施例中，金属层1804可以包括一多晶硅层。关于示出和讨论的相关装置， 栅极结构包括置入每个外延层310的部分，且每个外延层310提供用于环绕 式栅极(GAA)的半导体通道层。
关于栅极结构的形成(步骤232)，是参照图18和图18A(如虚线圈选区域 所示，是示出了P型装置300的一部分的放大图)，要注意的是，栅极结构 的部分形成在先前由硅锗(SiGe)层312、314占据的区域内(例如，在间隙1602 内形成)。因此，栅极结构的代替了硅锗层(构成层)312、314的部分(替换栅 极结构)现在则定义了先前由凹陷的硅锗层312、314的组合所定义的外凸轮 廓(convex profile)404(图4C)。如上所述，外凸轮廓404跨越大约0-3nm之间 的宽度“W”。图18还示出了栅极结构沿着栅极结构的相对侧表面与内部 间隔物502相接(接触)。还应注意的是，虽然栅极结构现在定义了外凸轮廓 404，但是与栅极结构相接(接触)的内部间隔物502则定义了互补的凹形轮廓 (例如，由内凹表面1604定义)。因此，与内部间隔物502相接(接触)的栅极 结构避免了与至少一些现有实施方式的金属栅极结构的尖头末端部分 (pointed end tip portions)相关的可靠性问题，同时还改善了在内部间隔物/金 属栅极层相接处的高介电常数的介电层1802的沉积。
在形成栅极结构之后，方法200进行到步骤234，在步骤234中形成接 触部件(contact features)。参照图18和图19的示例。在步骤234的实施例中， 可以先进行蚀刻工艺以去除第一源极/漏极部件902和第二源极/漏极部件 1302上方的区域中的层间介电层1502和接触蚀刻停止层1504，以形成接触 件开口(contact openings)1902，其中接触件开口1902暴露出第一源极/漏极部 件902和第二源极/漏极部件1302。在一些实施例中，蚀刻工艺可以包括干 式蚀刻工艺，其中接触蚀刻停止层1504的一部分是留在接触件开口1902的 侧壁上。参照图19和图20，在步骤234的另一实施例中，源极/漏极接触部 件可以形成在接触件开口1902内。例如，可以形成一硅化物层(silicide layer)2002以及在硅化物层2002上方的一接触金属(contact metal)2004，以分 别向P型装置300和N型装置302的第一源极/漏极部件902、第二源极/漏 极部件1302提供一低电阻的接触件(low-resistancecontact)。举例来说，硅化 物层2002可以包括TiSi、NiSi、TiN以及/或其他合适的材料。在一些实施例 中，接触金属2004可以包括钨、钴、或其他适当的金属层。
通常，半导体装置例如P型装置300和N型装置302可以经过进一步的 工艺以形成本领域已知的各种部件和区域。例如，进一步的工艺可以在基 底304上形成各种接触件/通孔(vias)/线和多层互连部件(multilayer interconnect features)(例如，金属层和层间介电质)，其被配置为连接各种部件以形成功 能电路，此功能电路可以包括一个或多个栅极装置(例如，一个或多个环绕 式栅极(GAA)晶体管)。在此示例的进一步发展中，多层互连部件可以包括 例如通孔或接触件之类的垂直互连(vertical interconnects)，以及包括例如金属 线之类的水平互连(horizontal interconnects)。各种互连部件可以采用各种导 电材料，包括铜、钨以及/或硅化物。在一实例中，镶嵌以及/或双镶嵌式工 艺(damascene and/or dual damascene process)用于形成铜相关的多层互连结 构。此外，可以在方法200之前、期间和之后实施附加的处理步骤，并且根 据方法200的各种实施例，可以对上述某些处理步骤进行修改、替换或消除。
例如，在方法200中，沟槽330的侧壁轮廓(由步骤204的源极/漏极蚀 刻工艺形成)被示出为基本垂直的侧壁轮廓，如图3A所示。然而，在一些替 代的实施例中，沟槽330可以替代地形成为具有渐缩的锥形侧壁轮廓(tapered sidewall profile)。这在图21的示例中示出。其中源极/漏极蚀刻凹陷工艺(步 骤204)可以用于形成具有锥形轮廓2102的沟槽330。由于形成具有锥形轮廓 2102的沟槽330，因此随后形成的装置(例如，在图22所示的形成接触部件 (步骤234)之后)，可同样具有与锥形轮廓2102相对应的锥形轮廓2202。考 量到晶体管的有效栅极长度(effective gate length)“Leff”可以定义为外延层 310和栅极结构的相邻部分彼此相接触的一区域的长度。因此，P型装置300 和N型装置302的栅极长度因此可以至少部分地由沟槽330的侧壁轮廓(由 步骤204的源极/漏极蚀刻工艺形成)以及由硅锗凹陷工艺(SiGe recess process)(步骤206)决定。因此，如图22的装置所示，其具有锥形轮廓2202， 且靠近锥形轮廓2202的底部的栅极长度“Leff”将大于沿锥形轮廓2202向上设置的栅极长度。
作为另一示例，在方法200中，内部间隔物502的侧表面(例如，与第一 源极/漏极部件902和/或第二源极/漏极部件1302相接的表面)被示为基本上 对准于外延层310的侧表面。例如图20所示，布置在内部间隔物502上方 和/或下方的310。然而，在一些替代实施例中，并且在步骤210的内部间隔 物回蚀工艺中，内部间隔物回蚀工艺可以用于过度刻蚀内部间隔物材料 502，使得内部间隔物502的侧表面(例如，与第一源极/漏极部件902和/或第二源极/漏极部件1302相接的表面)相对于设置在内部间隔物502上方和/ 或下方的外延层310的侧面向内凹入一距离“R”，如图23(或者呈现于图 23A的放大示意图中)。对内部间隔物502过度蚀刻的结果，使得随后形成 的源极/漏极区域(例如，具有第一源极/漏极部件902和/或第二源极/漏极部 件1302)可以延伸到凹陷区域中，以形成具有T型特征的源极/漏极区域(例 如图23A所示)。因此，在这种情况下，源极/漏极区域的一部分是设置在相 邻的外延层310的横向末端(lateral ends)的上方以及/或下方。
作为又一示例，在方法200中，如图17所示的界面层1702大部分沿着 外延层310的暴露表面嵌入而没有延伸超过外延层310的表面。然而，在一 些实施例中，通过热氧化工艺形成界面层1702(在步骤232处)可能导致界面 层1702不但部分地嵌入外延层310内，也部分地延伸超过外延层310的表 面，如图24所示。为了更好地说明这个特征，图24A提供了图24的一部分 的放大图。图24A示出了与外延层310的表面基本上平行的一平面2402， 以及与界面层1702的表面基本平行的平面2404，其中界面层1702是延伸超 过外延层310的表面并进入间隙1602。可以理解的是，图24和图24A中所 示的实施例，其界面层1702延伸超过外延层310的表面的相对位置，也可 以应用于图17-图23中，且可能未按比例绘制。
关于本文所提供的描述，公开了用于提供具有优化的内部间隔物/金属 栅极层的界面轮廓的多栅极装置(例如，环绕式栅极(GAA)晶体管)的方法和 结构。例如，在一些实施例中，与相邻的一内部间隔物相接的一金属栅极 结构(或其一部分)具有外凸的侧壁轮廓(convex sidewall profile)，从而提高了 装置的可靠性(reliability)，并在内部间隔物/金属栅极结构的界面处改善了高 介电常数的介电质的沉积。如上所述，并且在至少一些实施例中，可以在 硅锗(SiGe)层的硅锗凹陷工艺(SiGe recess process)期间先形成外凸的侧壁轮 廓，其中，硅锗(SiGe)层包括具有高/低锗浓度的多层外延层，其中硅锗(SiGe)蚀刻速率取决于锗的浓度。本领域技术人员将容易理解，本文描述的方法 和结构可以应用于多种其他的半导体装置，以有利地从此类其他装置中获 得类似的益处，而不会脱离本公开的范围。
因此，本公开的实施例其中之一是描述了一种半导体装置的制造方法， 此制造方法包括提供一鳍片，前述鳍片包括多个半导体通道层(semiconductor channel layers)和设置于前述半导体通道层之间的多个多层外 延层(multilayer epitaxial layers)。在一些实施例中，前述多层外延层中的每个 多层外延层是包括设置于一第二外延层和一第三外延层之间的一第一外延 层。前述第一外延层具有第一蚀刻速率，前述第二外延层和前述第三外延 层具有大于前述第一蚀刻速率的一第二蚀刻速率(second etch rate)。在一些实施例中，前述半导体装置的制造方法进一步包括横向蚀刻(laterally etching) 前述第一外延层、前述第二外延层和前述第三外延层，以在多层外延层的 相对侧表面上提供一外凸的侧壁轮廓(convex sidewall profile)。之后，前述半 导体装置的制造方法包括在前述半导体通道层的相邻层之间形成一内部间 隔物(inner spacer)。前述内部间隔物是沿着一第一内部间隔物侧壁表面以与 前述多层外延层的该外凸的侧壁轮廓相接。在一些实施例中，前述半导体 装置的制造方法还包括用一栅极结构(gate structure)的一部分替代前述多层 外延层的每一个多层外延层。前述栅极结构的前述部分是提供了之前被侧 向蚀刻的前述多层外延层所提供的前述外凸的侧壁轮廓。
在一些实施例中，前述半导体通道层中的每一个半导体通道层是包括硅 (Si)。在一些实施例中，前述第一外延层、前述第二外延层以及前述第三外 延层是包括硅锗(SiGe)。在一些实施例中，前述第一外延层具有一第一浓度 的锗(Ge)，且其中前述第二外延层和前述第三外延层具有一第二浓度的锗 (Ge)，前述第二浓度大于前述第一浓度。在一些实施例中，锗的前述第一浓 度是在约15％至35％的范围内，且锗的前述第二浓度是在约25％至40％的 范围内。在一些实施例中，使用一标准清洁1(SC-1)溶液、臭氧(O3)、包含 氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)的溶液、氢氟酸(hydrofluoric acid)、含氢氟酸的缓冲液、以及/或一基于氟的蚀刻液中的至少一种，对前 述第一外延层、前述第二外延层以及前述第三外延层进行前述的侧向蚀刻。
在一些实施例中，前述鳍片还包括设置在鳍片的一通道区之上方的一虚 置栅极堆叠(dummy gate stack)，且其中前述半导体装置的制造方法还包括： 在前述横向蚀刻之前，进行一源极/漏极蚀刻工艺(source/drain etch process)， 以在与前述虚置栅极堆叠相邻的一源极/漏极区域中形成一沟槽(trench)，并 且暴露出前述半导体通道层和前述多层外延层的侧表面(lateral surfaces)；以 及横向蚀刻前述多层外延层的前述暴露出的侧表面，以在前述多层外延层 的前述相对的侧表面上提供前述外凸的侧壁轮廓(convexsidewall profile)。
在一些实施例中，形成前述内部间隔物还包括在前述沟槽内和在通过前 述横向蚀刻前述第一外延层、前述第二外延层和前述第三外延层而形成的 凹槽(recesses)内沉积一内部间隔物材料(inner spacer material)，并进行一内部 间隔物回蚀工艺以提供前述内部间隔物。
在一些实施例中，前述半导体装置的制造方法还包括在用前述栅极结构 的前述部分替代每一个多层外延层之前，在前述沟槽中外延的生长一源极/ 漏极部件(source/drain feature)，其中前述源极/漏极部件是沿着一第二内部间 隔物侧壁表面(secondinner spacer sidewall surface)与前述内部间隔物相接， 前述第二内部间隔物侧壁表面与前述第一内部间隔物侧壁表面相对，且其 中前述源极/漏极部件是与前述半导体通道层的末端部分(end portions)相接。
在另一个实施例中，提出一种半导体装置的制造方法，包括在一第一装 置类型区域(first device type region)中提供一第一鳍片(first fin)，以及在一第 二装置类型区域(second device type region)中提供一第二鳍片(second fin)。前 述第一鳍片以及前述第二鳍片各包括多个通道层(channel layers)，以及位于 前述通道层之间的多个外延层堆叠(epitaxial layer stacks)。在一些实施例中， 前述外延层堆叠分别包括一第一硅锗(SiGe)层设置于一第二硅锗层和一第 三硅锗层之间，前述第一硅锗层具有第一浓度的锗(Ge)，前述第二硅锗层和 前述第三硅锗层具有第二浓度的锗(Ge)，前述第二浓度大于前述第一浓度。 在一些实施例中，前述半导体装置的制造方法还包括进行一硅锗凹陷工艺(SiGe recess process)，以横向蚀刻(laterally etch)前述第一硅锗层、前述第二 硅锗层和前述第三硅锗层，而在前述通道层的相邻通道层之间形成一开口 (opening)，其中被蚀刻的前述第一硅锗层、前述第二硅锗层和前述第三硅锗 层是共同的定义一外凸的侧壁轮廓(convex sidewall profile)。在一些实施例 中，前述半导体装置的制造方法还包括在前述通道层的相邻通道层之间的 前述开口中形成一内部间隔物(inner spacer)，其中前述内部间隔物是沿着一 第一内部间隔物侧壁表面(first inner spacer sidewallsurface)以与前述外凸的 侧壁轮廓相接，且其中前述第一内部间隔物侧壁表面是定义了一互补的凹 形轮廓(complementary concave profile)。
在一些实施例中，前述半导体装置的制造方法还包括：在进行前述硅锗 凹陷工艺之前，是进行一源极/漏极蚀刻工艺(source/drain etch process)，以 在一源极/漏极区域中形成一沟槽(trench)。
在一些实施例中，前述半导体装置的制造方法还包括：在形成前述内部 间隔物之后，在前述沟槽中外延地生长一源极/漏极部件(source/drain feature)，其中，前述源极/漏极部件沿着与前述第一内部间隔物侧壁表面相 对的一第二内部间隔物侧壁表面(second inner spacer sidewall surface)而接触 前述内部间隔物。
在一些实施例中，前述半导体装置的制造方法还包括：在形成前述内部 间隔物之后，并且在外延生长前述沟槽中的前述源极/漏极部件之前，是进 行一清洁工艺(cleanprocess)，以从前述半导体装置的一个或多个顶表面、 前述沟槽的侧壁以及前述沟槽的底面去除内部间隔物材料的留下部分。
在一些实施例中，前述半导体装置的制造方法还包括：在形成前述内部 间隔物之后，选择性的蚀刻前述第一硅锗层、前述第二硅锗层和前述第三 硅锗层，以在前述通道层的相邻通道层之间形成间隙(gaps)；以及在前述间 隙的每一个间隙内形成一栅极结构(gate structure)的一部分，其中前述栅极结 构的前述部分是定义了先前由被蚀刻的前述第一硅锗层、前述第二硅锗层 和前述第三硅锗层所定义的前述外凸的侧壁轮廓。
在一些实施例中，前述第一装置类型区域包括一P型装置区域，且前述 第二装置类型区域包括一N型装置区域。
在一些实施例中，前述半导体装置的制造方法还包括：在形成前述内部 间隔物之后，在前述第一装置类型区域内的前述沟槽中外延生长一第一源 极/漏极部件(firstsource/drain feature)，同时以一第一虚置间隔物层(first dummy spacer layer)保护前述第二装置类型区域；以及在外延生长该第一源 极/漏极部件之后，在前述第二装置类型区域内的前述沟槽中外延生长一第 二源极/漏极部件(second source/drainfeature)，同时用一第二虚置间隔物层 (second dummy spacer layer)保护前述第一装置类型区域。
在一些实施例中，前述第一硅锗层具有第一蚀刻速率，并且前述第二硅 锗层和前述第三硅锗层具有第二蚀刻速率，前述第二蚀刻速率大于前述第 一蚀刻速率。
在另一个实施例中，是公开了一种半导体装置，包括从一基底延伸的一 鳍片，其中前述鳍片包括多个半导体通道层(semiconductor channel layers)。 在一些实施例中，此半导体装置还包括一栅极结构(gate structure)的一部分， 其设置在前述半导体通道层的相邻半导体通道层之间，其中前述栅极结构 的前述部分的相对的侧壁表面(opposingsidewall surfaces)是定义了一凸形轮 廓(convex profile)。在一些实施例中，此半导体装置还包括内部间隔物(inner spacers)，设置在前述半导体通道层的相邻半导体通道层之间并且位于前述 栅极结构的前述部分的相对侧的任一侧上，前述内部间隔物是沿着前述内 部间隔物的第一表面(first surfaces)与前述凸形轮廓接触，且其中前述内部间 隔物的前述第一表面是定义了与前述凸形轮廓接触的一内凹轮廓(concave profile)。
在一些实施例中，前述半导体装置还包括一源极/漏极部件(source/drainfeature)是与前述第一表面相对的前述内部间隔物的第二表面(second surfaces)接触，以及与前述半导体通道层的末端部分(end portions)接触。在 一些实施例中，前述半导体通道层中的每一个通道层是包括硅(Si)。
以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知 识者可以更加理解本发明实施例的观点。在本发明所属技术领域中具有通 常知识者应理解，他们能轻易地以本发明实施例为基础，设计或修改其他 工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明 所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发 明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样 的改变、取代和替换。因此，本发明的保护范围当视后附的权利要求所界 定为准。

Claims (1)

1.一种半导体装置的制造方法，包括：
提供一鳍片，该鳍片包括多个半导体通道层和设置于所述半导体通道层之间的多个多层外延层，其中所述多层外延层中的每个多层外延层是包括介于一第二外延层和一第三外延层之间的一第一外延层，其中该第一外延层具有第一蚀刻速率，该第二外延层和该第三外延层具有大于该第一蚀刻速率的一第二蚀刻速率；
横向蚀刻该第一外延层、该第二外延层和该第三外延层，以在多层外延层的相对侧表面上提供一外凸的侧壁轮廓；
在所述半导体通道层的相邻层之间形成一内部间隔物，其中，该内部间隔物是沿着一第一内部间隔物侧壁表面以与所述多层外延层的该外凸的侧壁轮廓相接；以及
用一栅极结构的一部分替代所述多层外延层的每个多层外延层，其中该栅极结构的该部分是提供了之前被侧向蚀刻的所述多层外延层所提供的该外凸的侧壁轮廓。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117859208A (zh) * 2022-08-09 2024-04-09 株式会社日立高新技术 半导体装置的制造方法以及等离子处理方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8039341B2 (en) * 2006-07-06 2011-10-18 Freescale Semiconductor, Inc. Selective uniaxial stress modification for use with strained silicon on insulator integrated circuit
JP2011003797A (ja) * 2009-06-19 2011-01-06 Toshiba Corp 半導体装置及びその製造方法
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9362397B2 (en) * 2013-09-24 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor devices
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9570567B1 (en) * 2015-12-30 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain process for FinFET
US9954058B1 (en) * 2017-06-12 2018-04-24 International Business Machines Corporation Self-aligned air gap spacer for nanosheet CMOS devices
US20190081155A1 (en) * 2017-09-13 2019-03-14 Globalfoundries Inc. Nanosheet transistor with improved inner spacer
US10516032B2 (en) * 2017-09-28 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US10497624B2 (en) * 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10553495B2 (en) * 2017-10-19 2020-02-04 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
FR3073666B1 (fr) * 2017-11-14 2019-11-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ
US10355102B2 (en) * 2017-11-15 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10446664B1 (en) * 2018-03-20 2019-10-15 International Business Machines Corporation Inner spacer formation and contact resistance reduction in nanosheet transistors
US11107904B2 (en) * 2018-10-23 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer formation in multi-gate transistors

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