CN113540081A - 半导体结构 - Google Patents

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CN113540081A CN202110631287.8A CN202110631287A CN113540081A CN 113540081 A CN113540081 A CN 113540081A CN 202110631287 A CN202110631287 A CN 202110631287A CN 113540081 A CN113540081 A CN 113540081A
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苏焕杰
游力蓁
谌俊元
邱士权
庄正吉
林佑明
王志豪
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Abstract

根据本发明实施例，一种半导体结构包含于基板上的底部介电部件、直接位于底部介电部件上方的多个通道构件、环绕每个通道构件的栅极结构、沿着第一方向夹住底部介电部件两个第一外延部件、以及沿着第一方向夹住多个通道构件的两个第二外延部件。

Description

半导体结构
技术领域
本发明实施例涉及半导体技术，且特别关于一种背侧动力轨条(power rail)与其形成方法。
背景技术
半导体集成电路(integrated circuit，IC)经历了指数型成长。在集成电路(IC)材料和设计的科技进步已经产出许多代的集成电路(IC)，且每一代的集成电路(IC)具有比上一代更小且更复杂的电路。在集成电路(IC)的演变过程中，随着几何尺寸(如可使用制造制程创造的最小的组件(component)(或线))的减少，功能密度(例如每个芯片面积上的内连线装置数目)已普遍性地增加。这样的微缩化制程普遍地通过增加生产效率与降低相关成本来提供益处。这种微缩化也增加了处理与制造集成电路(IC)的复杂性。
举例来说，随着集成电路(IC)的技术朝向更小的科技节点进展，已经引入多栅极装置以通过增加栅极－通道耦合，减少关断状态电流与减少短通道效应(short-channeleffect，SCE)来改善栅极控制。多栅极装置一般指具有栅极结构、或其部分的装置，其设置在通道区的至少一侧上。鳍式场效晶体管(Fin-like field effect transistors，FinFETs)与多桥通道(multi-bridge-channe，MBC)晶体管为多栅极装置的范例，其已经成为高性能与低漏电应用的受欢迎和有希望的候选者。鳍式场效晶体管(FinFET)具有抬升通道(elevated channel)，其被至少一侧上的栅极环绕(举例来说，栅极环绕从基板延伸的半导体材料的鳍片的顶部与侧壁)。多桥通道(MBC)晶体管为栅极结构，其可部分或完全延伸围绕通道区域，以提供在两侧以上的通道的通路(access)。由于其栅极结构环绕通道区域，多桥通道(MBC)晶体管也可以指环绕栅极晶体管(surrounding gate transistor，SGT)或全绕式栅极(gate-all-around，GAA)晶体管。多桥通道(MBC)晶体管的通道区域可以从纳米线、纳米片、其他纳米结构、及/或其他适合的结构来形成。通道区域的形状也可以给予多桥通道(MBC)晶体管替代名称，例如纳米片晶体管或纳米线晶体管。
随着多栅极装置的尺寸缩减，封装基板的一侧上的所有接触件部件变得越来越有挑战性。为了减轻封装密度，已经提出了将一些布线(routing)部件，例如动力线(也称为动力轨条)，到基板的背侧。虽然传统的背侧动力轨条形成制程已经大致上足以满足其预期目的，但它们并非在各个方面都令人满意。
发明内容
本发明实施例提供了一种半导体结构，包含：第一外延部件与第二外延部件；多个通道构件，延伸于第一外延部件与第二外延部件之间；栅极结构，环绕(wrap around)些通道构件中的每个通道构件；底部介电部件，设置于栅极结构上方；第一衬层，于第一外延部件与一部分的底部介电部件的上方；介电层，设置于第一衬层上方；硅化物部件，于第二外延部件上并直接接触第二外延部件；背侧接触件，于硅化物部件上方并直接接触硅化物部件；以及导电衬层，设置于介电层与背侧接触件上方。
本发明实施例提供了一种半导体结构的形成方法，包含：提供一工件，其包含：第一外延部件与一第二外延部件；多个通道构件，延伸于第一外延部件与第二外延部件之间；栅极结构，环绕这些通道构件中的每个通道构件；底部介电部件，设置于栅极结构上方；第一基板部分，于第一外延部件上方；以及第二基板部分，于第二外延部件上方；选择性凹蚀第一基板部分，以暴露出第一外延部件；沉积第一衬层于工件与第一外延部件上方；沉积第一介电层于第一衬层上方；以及平坦化工件，使得第一介电层的顶表面与第一基板部分的顶表面共平面。
本发明实施例提供了一种半导体结构的形成方法，包含：提供工件，其包含：第一外延部件；第一半导体基部，于第一外延部件上方；第二外延部件；第二半导体基部，于第二外延部件上方；介电鳍片结构，设置于第一外延部件与第二外延部件之间；以及隔离部件，设置于介电鳍片结构上方，并沿着第一半导体基部与第二半导体基部的侧壁；形成图案化硬掩膜于工件上方，其中第一半导体基部暴露于图案化硬掩膜中；使用图案化硬掩膜作为蚀刻遮罩，蚀刻第一半导体基部，以暴露出第一外延部件；沉积第一氮化物衬层于第一外延部件与隔离部件上方；以及沉积第一介电层于第一氮化物衬层上方。
附图说明
以下将配合所附图式详述本公开的各面向。应强调的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。
图1是根据本发明实施例的一或多个面向，绘示出形成具有背侧电力轨条的半导体装置的方法的流程图。
图2A-图9A与图2B-图9B是根据本发明实施例的一或多个面向，根据图1的方法绘示出在制造制程期间工件的局部剖面图。
图10是根据本发明实施例的一或多个面向，绘示出形成具有背侧电力轨条的半导体装置的替代方法的流程图。
图11A-图22A与图11B-图22B图是根据本发明实施例的一或多个面向，根据图10的方法绘示出在制造制程期间工件的局部剖面图。
其中，附图标记说明如下：
100：方法
102，104，106，108，110，112，114，116，118，120，122：方框
200：工件
202：基板
202C：通道区
202D：漏极区
202S：源极区
202SB：源极基部
202DB：漏极基部
203：隔离部件
204：底部介电层
205：胶层
206：内间隔部件
208：通道构件
209：栅极间隔部件
210：栅极结构
211：基础外延部件
212S：源极外延部件
212D：漏极外延部件
213：接触蚀刻停止层
214：栅极自对准接触件介电层
215-1：第一介电层
215-2：第二介电层
216：栅极接触件
217：沉积蚀刻停止层
218：源极/漏极接触件
219：第三介电层
220：漏极接触件导孔
221：内连线结构
222：载体基板
224：介电鳍片
226-1：第一图案化硬掩膜
226-2：第二图案化硬掩膜
228：光阻层
230：漏极凹陷沟槽
232：第一衬层
234：第四介电层
236：源极接触件沟槽
238：衬层
239：第二衬层
240：硅化物层
242：背侧源极接触件
244：动力轨条线
250：第一多桥通道(MBC)晶体管
300：方法
302，304，306，308，310，312，314，316，318，320，322，324，326，328：方框
2040：圆角
2180：源极/漏极接触件硅化物层
D1：第一深度
D2：第二深度
D3：第三深度
W：宽度
X，Y，Z：方向
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
再者，此处可能使用空间上的相关用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”和其他类似的用语可用于此，以便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用语除了包含图式绘示的方位外，也包含使用或操作中的装置的不同方位。当装置被转至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。此外，当用“约”，“近似”等描述数字或数字范围时，该用语旨在包括在合理范围内的数字，包括所描述的数字，例如所述数量的+/-10％或本领域技术人员理解的其他值。例如，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
本发明实施例大致上涉及多栅极晶体管及其制造方法，且特别关于具有背侧动力轨条的多栅极晶体管。
多栅极装置包含其栅极结构形成在通道区的至少两侧上的晶体管。多栅极装置的示例包含具有鳍状结构的鳍式场效晶体管(FinFET)和具有多个通道构件的多桥通道(MBC)晶体管。如上所述，多桥通道(MBC)晶体管也可以被称为环绕栅极晶体管(SGT)、全绕式栅极(GAA)晶体管、纳米片晶体管或纳米线晶体管。这些多栅极装置可以是n型或p型。多桥通道(MBC)晶体管包含其栅极结构或其一部分形成在通道区的四侧(例如，围绕通道区的一部分)的任何装置。多桥通道(MBC)装置可以具有设置在纳米线通道构件、条形通道构件、纳米片通道构件、纳米结构通道构件、桥形通道构件及/或其他适合的通道配置中的通道区域。在多桥通道(MBC)晶体管中，由于通道区与源极/漏极区相邻，所以当外延源极/漏极部件延伸到低于栅极结构的底表面的水平(level)时，可能在源极/漏极区中的外延源极/漏极部件和通道区中的栅极结构之间形成额外的栅极-漏极电容。
本发明实施例提供了具有背侧动力轨条和减小的栅极-漏极电容的半导体装置的实施例。本发明实施例的半导体装置的源极部件通过背侧接触件导孔耦合到背侧电力轨条，并且使漏极部件凹陷以修整(trim)多余的漏极部件。结果，本发明实施例的半导体装置具有减小的栅极-漏极电容。
现在将参考附图更详细地描述本发明实施例的各个方面。在这方面，图1和图10是根据本发明实施例绘示出由工件形成半导体装置的方法100和300的流程图。方法100和300仅是示例，并且不旨在将本发明实施例限定为在方法100和300中明确绘示出的内容。可以在方法100和300之前、期间和之后提供额外的步骤，并且对于上述方法的额外的实施例，可以取代、消除、或移动所描述的一些步骤。为了简单起见，本文没有详细描述所有步骤。方法100和300结合下面图2A-图9B(即图2A-图9A和图2B-图9B)与图11A-图22B(即，图11A-图22A和图11B-图22B)，其分别是根据方法100和300的实施例的在不同制造阶段的工件的局部剖面图进行描述。为了更佳地描述本发明个个实施例，每个以大写字母A结尾的图均绘示出了沿X方向(即栅极结构的长度方向)的工件200(或半导体装置200)的局部剖面图。每个以大写字母B结尾的图均绘示出了沿Y方向(即鳍状结构的长度方向)的工件200的局部剖面图。
参照图1、图2A与图2B，方法100包含方框102，其中提供工件200。如图2A与图2B所示，工件200包含基板202。在基板202上方，工件200包含在源极外延部件212S和漏极外延部件212D之间延伸的多个垂直堆叠的通道构件208。栅极结构210设置在多个通道构件208的每一个上方并环绕每个通道构件208。多个通道构件208的形成可以包含鳍形结构的形成，前述鳍形结构包含基板202的一部分。如图2B所示，由基板202形成的源极基部202SB设置在源极外延部件212S的下方，而由基板202形成的漏极基部202DB设置在漏极外延部件212D的下方。参照图2A，可以是鳍状结构的基部的基板202，包含被源极/漏极区202S/202D交错(interleave)的通道区202C。基板202的基部，例如源极基部202SB与漏极基部202DB，通过图2B所示的隔离部件203彼此隔离。源极外延部件212S和漏极外延部件212D设置在源极/漏极区202S/202D上方，并且栅极结构210设置在通道区202C上方。栅极结构210通过多个内间隔部件206与相邻的源极外延部件212S或相邻的漏极外延部件212D隔离。栅极结构210中位于最顶部通道构件208上方的部分，衬有栅极间隔部件209。栅极结构210通过底部介电层204与基板202间隔开。在一些实施例中，源极外延部件212S和漏极外延部件212D可以包含基础(foundation)外延部件211。如图2B所示的实施例中，工件200可以包含多个介电鳍片224，以隔离源极外延部件212S和漏极外延部件212D。可以在每个栅极结构210上方形成栅极自对准接触件(self-aligned contact，SAC)介电层214。
在一些实施例中，基板202可以是如硅基板的半导体基板。基板202也可以包括其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。替代地，基板202可以包含化合物半导体及/或合金半导体。在所描绘的实施例中，基板202是硅基板。为了方便参考，可以将基板202和将在其上形成的膜层或部件统称为工件200。由于在完成制造过程后工件200将制造成半导体装置200，因此可以根据上下文需要，将工件200称为半导体装置200。通道构件208可以包含如硅的半导体材料，如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体，如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP或其组合的合金半导体。
隔离部件203也可以称为浅沟槽隔离(shallow trench isolation，STI)部件203。隔离部件203可以包含氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-dopedsilicate glass，FSG)、低介电常数(low-k)介电质、其组合及/或其他适合的材料。栅极间隔部件209可以是单层或多层。在一些情况下，栅极间隔部件209可以包含氧化硅、碳氧化硅、碳氮化硅、氮化硅、氧化锆、氧化铝、适合的低介电常数(low-k)介电材料或适合的介电材料。内间隔部件206可以包含氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、氮化硅、富碳的碳氮化硅或低介电常数(low-k)介电材料。这里的金属氧化物可以包含氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧或其他适合的金属氧化物。底部介电层204也可以被称为底部自对准接触(SAC)介电层204。在一些情况下，底部介电层204可以由氧化硅、氮化硅、碳氧化硅、碳氮氧化硅、碳氮化硅或适合的介电材料。沿着Z方向，底部介电层204可以具有在约5nm与约30nm之间的厚度。根据装置的类型，源极外延部件212S和漏极外延部件212D可以包含掺杂n型掺质的硅，例如磷(P)或砷化物(As)，或者掺杂p型掺质的硅锗，例如硼(B)。与源极外延部件212S和漏极外延部件212D相比，基础外延部件211可以由掺杂浓度比源极外延部件212S或漏极外延部件212D小的类似的半导体材料形成。栅极自对准接触件(SAC)介电层214可以由氧化硅、硅酸铪、氮化硅、碳氧化硅、氧化铝、硅化锆、氮氧化铝、氧化锆、氧化铪、氧化钛、氧化锆铝、氧化锌、氧化钽、氧化镧、氧化钇、碳氮化钽、碳氮氧化硅、氮化锆、碳氮化硅或适合的介电材料。多个介电鳍片224可以是单层或多层，并且可以包含高介电常数(high-k)(即，介电常数大于3.9)的介电材料或低介电常数(low-k)(即，介电常数小于或等于3.9)的介电材料。高介电常数(high-k)介电材料的示例包括氧化铪、氧化锆、氧化铝铪、氧化硅铪和氧化铝。示例性的低介电常数(low-k)介电材料包含碳氮化硅、碳氧化硅和碳氮氧化硅。
虽然在图2A中未明确绘示出，但是栅极结构210包含介面层、位于介面层上方的栅极介电层和位于栅极介电层上方的栅极电极。介面层可以包含介电材料，例如氧化硅、硅酸铪或氮氧化硅。栅极介电层可以包含高介电常数(high-k)介电材料，其中高介电常数(high-k)介电材料的介电常数大于二氧化硅的介电常数(约为3.9)。在一些情况下，栅极介电层可以包括氧化铪、氧化锆、氧化铝锆、氧化铝铪、氧化硅铪、氧化铝、氧化钛、氧化钽、氧化镧、氧化钇、碳氮化钽、氮化锆、其组合或其他适合的材料。在一些情况下，栅极介电层的厚度可以在约5nm与约30nm之间。栅极电极可包括单层或多层结构，例如具有选定的功函数的金属层以增强装置性能(功函数金属层)、衬层、湿润层、粘合层、金属合金、金属硅化物的各种组合。举例来说，栅极电极可以包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu，W、Re、Ir、Co、Ni、其他适合的金属材料或其组合。
仍然参考图1、图2A及图2B，方法100包括方框104，其中形成栅极接触件216和漏极接触件导孔220。在一些实施例中，在工件200上方沉积接触蚀刻停止层(contact etchstop layer，CESL)213。接触蚀刻停止层(CESL)213可以包含氮化硅、氧化硅、氧氮化硅及/或本领域中已知的其他材料。然后凹蚀源极/漏极区202S/202D，以暴露出在第一介电层215-1中的前源极/漏极接触件开口中的源极外延部件212S和漏极外延部件212D。在图2A和图2B所示的一些实施例中，源极外延部件212S和漏极外延部件212D是凹陷的。然后将源极/漏极接触件218沉积在源极外延部件212S和漏极外延部件212D上方。在图2A和图2B所示的一些实施例中，可以在沉积源极/漏极接触件218之前，在暴露的源极外延部件212S和漏极外延部件212D上方沉积源极/漏极接触件硅化物层2180。接着，将第二介电层215-2填充于前源极/漏极接触件开口中。在平坦化工件200的顶表面之后，在工件200上方沉积蚀刻停止层(etch stop layer，ESL)217，并且在蚀刻停止层(ESL)217上方沉积第三介电层219。穿过第三介电层219、蚀刻停止层(ESL)217和栅极自对准接触件(SAC)介电层214形成栅极接触件开口，以暴露出栅极结构210。然后在栅极接触件开口中沉积栅极接触件216。在一些实施方式中，可以在栅极结构210和栅极接触件216之间沉积胶层205，以提高附着力并减小接触电阻。穿过第三介电层219、蚀刻停止层(ESL)217和第二介电层215-2形成漏极接触件导孔开口，以暴露出设置在漏极外延部件212D上方的源极/漏极接触件218。然后，在漏极接触件导孔开口中形成漏极接触件导孔220，以耦合至漏极外延部件212D。如图2A和图2B所示，在源极外延部件212S上方未形成源极接触导孔。
在一些实施例中，接触蚀刻停止层(CESL)213和蚀刻停止层(ESL)217可以由氮化硅、氧化硅、氮氧化硅及/或本领域已知的其他材料形成。第一介电层215-1、第二介电层215-2和第三介电层219可以包含如四乙基正硅酸盐(tetraethylorthosilicate，TEOS)氧化物的材料、未掺杂硅酸盐玻璃或掺杂硅氧化物，如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、掺硼硅玻璃(BSG)及/或其他适合的介电材料。源极/漏极接触件218、漏极接触件导孔220和栅极接触件216可以由氮化钛(TiN)、钛(Ti)、钌(Ru)、镍(Ni)、钴(Co)、铜(Cu)、钼(Mo)、钨(W)、钽(Ta)或氮化钽(TaN)。源极/漏极接触件硅化物层2180可以包含硅钛(TiSi)、氮化硅钛(TiSiN)、硅化钽(TaSi)、硅化钨(WSi)、硅化钴(CoSi)或硅化镍(NiSi)。胶层205可以包含氮化钛(TiN)。栅极自对准接触件(SAC)介电层214可以包含碳化硅(SiC)、氧化镧(LaO)、氧化铝(AlO)、氧氮化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氮化硅(SiN)、硅(Si)、氧化锌(ZnO)、氮化锆(ZrN)、氧化铝锆(ZrAlO)、氧化钛(TiO)、氧化钽(TaO)、氧化钇(YO)、碳氮化钽(TaCN)、硅化锆(ZrSi)、碳氮氧化硅(SiOCN)、碳氧化硅(SiOC)、碳氮化硅(SiCN)，硅化铪(HfSi)或氧化硅(SiO)。
参照图1、图2A和图2B，方法100包含方框106，其中载体基板222键结(bond)在工件200的前侧上。在形成栅极接触件216和漏极接触件导孔220之后，内连线结构221可以形成在工件200的前侧上方。尽管没有详细绘示出，内连线结构221可以包含在多个金属间介电(intermetal dielectric，IMD)层中形成的多个导线层。内连线结构221中的多个导线层可以通过多个接触导孔垂直连接。在一些实施方式中，内连线结构221可以包括多个后段(back-end-of-line，BEOL)装置，例如功率晶体管和金属-绝缘体-金属(metal-insulator-metal，MIM)电容。在方框106处，通过混合键结、熔融键结，使用黏合层或其组合将载体基板222键结到内连线结构221。在一些情况下，载体基板222可以由半导体材料、蓝宝石、玻璃、聚合物材料或其他适合的材料形成。应注意的是，内连线结构221和载体基板222仅在图2A和图2B中示出，并且为了简单起见，在其余的图中省略了它们。为了避免疑问，在整个本发明实施例中，工件200的前侧是指与内连线结构221相邻的一侧，而工件200的背侧是指远离内连线结构221的一侧。
参照图1、图3A、图3B、图4A和图4B，方法100包括方框108，其中翻转(filp over)工件200，并且在漏极外延部件212D上方的漏极基部202DB上方形成第一图案化硬掩膜226-1。在将载体基板222键结到工件200之后，翻转工件200，如图3A和图3B所示。应注意的是，X、Y、Z方向指示也与工件200一起翻转，并且工件200的背侧现在面朝上。如图3B所示，基板202可以被研磨或平坦化，直到隔离部件203的顶表面、漏极基部202DB的顶表面和源极基部202SB的顶表面共平面。现在参照图4A和图4B，在工件200上方形成第一图案化硬掩膜226-1，以在源极外延部件212S上方暴露出源极基部202SB。为了形成第一图案化硬掩膜226-1，通过化学气相沉积(chemical vapor deposition，CVD)或原子层沉积(atomic layerdeposition，ALD)或适合的制程在工件200上方毯覆式(blanketly)沉积硬掩膜材料层，并且在硬掩膜材料层上沉积光阻层228。然后，在预烘烤制程中烘烤光阻层228，使其暴露于从光遮罩反射或透射通过光遮罩的辐射，在后烘烤制程中进行烘烤，并在显影剂溶液中显影，以形成图案化光阻层228。然后，使用图案化光阻层228蚀刻硬遮罩材料层，以形成第一图案化硬掩膜226-1。第一图案化硬掩膜226-1可以是单层或多层。在一些实施例中，第一图案化硬掩膜226-1可以包含氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。
参照图1、图5A和图5B，方法100包含方框110，其中使用第一图案化硬掩膜226-1作为蚀刻遮罩来蚀刻基板202，以去除源极外延部件212S上方的源极基部202SB。在方框110处，在对硅或硅锗没有选择性的蚀刻制程中非等向性蚀刻第一图案化硬掩膜226-1中暴露的源极基部202SB。在一些情况下，蚀刻制程可以是干蚀刻制程，其使用氯(Cl2)、氧气(O2)、含碳和氟的气体、含溴和氟的气体以及含碳-氢和氟的气体混合物。在一实例中，干蚀刻制程包含Cl2、O2、CF4、BCl3和CHF3的气体混合物。结果，蚀刻制程也蚀刻底部介电层204并导致圆角2040。在方框110处，源极外延部件212S也凹陷。在图5A和图5B的实施例中，凹蚀源极外延部件212S的顶表面到底部介电层204和隔离部件203下方的水平。在方框110处的操作结束时，形成背侧源极接触件沟槽236。如图5A和图5B所示，背侧源极接触件沟槽236延伸穿过隔离部件203和底部介电层204。
参照图1、图6A和图6B，方法100包含方框112，其中在源极外延部件212S上形成硅化物层240。在方框110处暴露出源极外延部件212S并使其凹陷之后，可以执行预清洗制程以从源极外延部件212S去除氧化物污染。在预清洗制程之后，通过物理气相沉积(physicalvapor deposition，PVD)或化学气相沉积(CVD)将金属前驱物沉积在工件200上方，并对其进行退火，以在源极外延部件212S中的金属前驱物与硅之间发生硅化。结果，在源极外延部件212S上形成硅化物层240。如图6A和图6B所示，金属前驱物也可以沉积在背侧源极接触件沟槽236的侧壁上。也就是说，金属前驱物可以与隔离部件203、底部介电层204和源极外延部件212S的顶表面接触。在图6A和图6B所示的一些实施例中，隔离部件203、底部介电层204和源极外延部件212S上的金属前驱物可以在氮气环境中被氮化以形成衬层238。在一些实施方式中，金属前驱物可以包括镍、钴、钛、钽、铂、钨、其他贵金属、其他耐火金属(refractory metal)、其他稀土金属或其合金。硅化物层240可以包含金属前驱物的硅化物。例如，硅化物层240可以由硅化钛、硅化钽或硅化钴形成。衬层238可包含氮化硅钛、氮化硅钽或氮化硅钴。
参照图1、图6A和图6B，方法100包括方框114，其中在硅化物层240上沉积金属填充层，以形成背侧源极接触件242。金属填充层可以包含氮化钛(TiN)、钛(Ti)、钌(Ru)、镍(Ni)、钴(Co)、铜(Cu)、钼(Mo)、钨(W)、钽(Ta)或氮化钽(TaN)，并且可以使用物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或化学镀来沉积。在将金属填充层沉积到背侧源极接触件沟槽236中之后，通过如化学机械研磨(chemical mechanical polishing，CMP)制程的平坦化制程来平坦化工件200，以去除多余的材料并形成背侧源极接触件242。在平坦化制程之后，基板202、衬层238和背侧源极接触件242的顶表面可以是共平面。在一些情况下，硅化物层240可以具有在约1nm与约10nm之间的厚度。
参照图1、图7A和图7B，方法100包括方框116，其中选择性地去除在漏极外延部件212D上方的漏极基部202DB，以在漏极凹陷沟槽230中暴露出漏极外延部件212D。在一些实施例中，在不使用任何硬掩膜层的情况下，在蚀刻制程中等向性并选择性蚀刻由基板202和基板202的一部分所形成的漏极基部202DB。因为在方框116处的蚀刻制程对基板202的半导体材料是具有选择性的，所以漏极凹陷沟槽230中的底部介电层204基本上没有图5A所示的圆角2040。方框116处的示例蚀刻制程可以是使用稀释氟酸(diluted fluoric acid，DHF)和硝酸溶液的湿蚀刻制程。
参照图1、图7A和图7B，方法100包含方框118，其中使漏极外延部件212D凹陷。在方框116处的操作后的暴露出漏极外延部件212D之后，在方框116中使用的选择性蚀刻制程继续使漏极外延部件212D凹陷，直到漏极外延部件212D的顶表面低于底部介电层204和隔离部件203的底表面。与图3A中的未凹陷的漏极外延部件212D相比，图7A中的凹陷漏极外延部件212D与栅极结构210形成了较小的栅极-漏极电容。
参照图1、图8A和图8B，方法100包含方框120，其中在工件200上方沉积第四介电层234。第四介电层234可以具有与第一介电层215-1、第二介电层215-2和第三介电层219相似的组成。在沉积第四介电层234之后，使用如化学机械研磨(CMP)制程的平坦化制程来平坦化工件200，以去除多余的材料并暴露出背侧源极接触件242。
参照图1、图9A和图9B，方法100包含方框122，其中形成与背侧源极接触件242接触的动力轨条线244。尽管没有明确示出，但是动力轨条线244可以限定于绝缘层中。在示例制程中，可以将具有与第四介电层234相似的组成的绝缘层沉积在工件200上方，并且可以在绝缘层中图案化动力轨条沟槽。然后将金属填充材料沉积到动力轨条沟槽中以形成动力轨条线244。在一些实施例中，动力轨条线244可以由氮化钛(TiN)、钛(Ti)、钌(Ru)、铜(Cu)、镍(Ni)、钴(Co)、钨(W)、钽(Ta)、氮化钽(TaN)或钼(Mo)形成，并且可以使用物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或化学镀来沉积。可以执行如化学机械研磨(CMP)制程的平坦化制程，以去除多余的金属填充材料。
在方框122处的操作结束时，基本上形成第一多桥通道(MBC)晶体管250。第一多桥通道(MBC)晶体管250包含在漏极外延部件212D和源极外延部件212S之间延伸的多个通道构件208。漏极外延部件212D通过从工件200的前侧的漏极接触件导孔220通路，并且源极外延部件212S通过从工件200的相对的背侧的背侧源极接触件242通路。尽管漏极外延部件212D无法通过从背侧的任何接触件部件通路，其从背侧凹陷以减小栅极-漏极电容。如图9A所示，背侧源极接触件242包含延伸穿过底部介电层204的第一部分和在底部介电层204上方的第二部分。沿着Z方向，第一部分具有在约0nm至约35nm之间的第一深度D1，并且第二部分具有在约0nm至60nm之间的第二深度D2。在一个实施例中，第一深度D1在约5nm与约15nm之间。在一些实施例中，第四介电层234的一部分在底部介电层204的部分之间延伸约0nm至约35nm之间的第三深度D3。在一实施例中，第三深度D3介于约5nm与约15nm之间。参照图9B，沿着Y方向，背侧源极接触件242可以具有在约6nm与约40nm之间的宽度W。在一实施例中，宽度W在约6nm至约10nm之间。
除了图1所示的方法100以外，本发明实施例还提供了图10中的替代示例方法300。下面将结合图11A-图22B中的局部剖面图来描述方法300。应注意的是，在整个本发明实施例中，相似的部件可以共享相似的附图标记。除非另有说明，否则具有相同附图标记的部件可以共享基本上相同的形成制程和材料。
参照图10、图11A和图11B，方法300包含方框302，其中提供了工件200。因为图11A和图11B所示的结构和部件类似于图2A和图2B，为了简洁起见，省略图11A和图11B所示的工件200的详细说明。
仍然参照图10、图11A和图11B，方法300包含方框304，其中形成栅极接触件216和漏极接触件导孔220。因为在方框304处的操作与上文关于方法100的方框104所描述的操作基本上相似，所以为简洁起见，省略了图11A和图11B以及方框304的详细说明。
参照图10、图11A和图11B，方法100包含方框306，其中载体基板222键结在工件200的前侧上。由于方框306处的操作与方法100的方框106处的操作基本上相似，因此为简洁起见，省略了在方框306处的操作的详细描述。
参照图10、图12A、图12B、图13A和图13B，方法100包含方框308，其中翻转工件200，并且在源极外延部件212S上方的源极基部202SB上方形成第二图案化硬掩膜226-2。在将载体基板222键结到工件200之后，翻转工件200，如图12A和图12B所示。应注意的是，X、Y、Z方向指示也与工件200一起翻转，并且工件200的背侧现在面朝上。如图12B所示，基板202可以被研磨或平坦化，直到隔离部件203的顶表面、漏极基部202DB的顶表面和源极基部202SB的顶表面共平面。现在参照图13A和图13B，在工件200上方形成第二图案化硬掩膜226-2，以在漏极外延部件212D上方暴露出漏极基部202DB。为了形成第二图案化硬掩膜226-2，通过化学气相沉积(CVD)或原子层沉积(ALD)或适合的制程在工件200上方毯覆式沉积硬掩膜材料层，并且在硬掩膜材料层上沉积光阻层228。然后，在预烘烤制程中烘烤光致抗蚀剂层228，使其暴露于从光遮罩反射或透射通过光遮罩的辐射，在后烘烤制程中进行烘烤，并在显影剂溶液中显影，以形成图案化的光阻层228。然后，使用图案化光阻层228蚀刻硬遮罩材料层，以形成第二图案化硬掩膜226-2。第二图案化硬掩膜226-2可以是单层或多层。在一些实施例中，第二图案化硬掩膜226-2可以包含氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。
参照图10、图14A和图14B，方法300包含方框310，其中使用第二图案化的硬掩膜226-2作为蚀刻遮罩来蚀刻基板202，以去除漏极外延部件212D上方的漏极基部202DB。在方框310处，以对硅或硅锗没有选择性的蚀刻制程非等向性蚀刻第二图案化硬掩膜226-2中暴露的漏极基部202DB。在一些情况下，蚀刻制程可以是干蚀刻制程，其使用氯(Cl2)、氧气(O2)、含碳和氟的气体、含溴和氟的气体以及含碳-氢和氟的气体混合物。在一实例中，干蚀刻制程包含Cl2、O2、CF4、BCl3和CHF3的气体混合物。结果，蚀刻制程也蚀刻底部介电层204并导致圆角2040。在方框310处，漏极外延部件212D也凹陷。在图14A和图14B的实施例中，凹蚀漏极外延部件212D的顶表面到底部介电层204和隔离部件203下方的水平。在方框310处的操作结束时，形成了背侧漏极凹陷沟槽230。如图14A和图14B所示，背侧漏极凹陷沟槽230延伸穿过隔离部件203和底部介电层204。
参照图10、图15A和图15B，方法300包含方框312，其中沉积第一衬层232于工件200上方。如图15A和图15B所示，毯覆式沉积第一衬层232于工件200上方。第一衬层232在底部介电层204、源极基部202SB的侧壁、第二图案化硬掩膜226-2的顶表面和侧壁上并与之接触。在一些实施方式中，可以使用化学气相沉积(CVD)或原子层沉积(ALD)来沉积第一衬层232。第一衬层232可以由氮化硅、碳化硅、碳氮化硅或具有与隔离部件203不同选择性的材料形成。由致密(dense)且无氧原子的材料形成的第一衬层232，可以用于将凹陷漏极外延部件212与含氧的介电材料(例如第四介电层234)隔离。
参照图10、图15A和图15B，方法300包含方框314，其中第四介电层234沉积于第一衬层232上方。第四介电层234可以具有与第一介电层215-1、第二介电层215-2和第三介电层219相似的组成。在一些实施方式中，可以使用旋转涂布或化学气相沉积(CVD)来沉积第四介电层234。如图15A和图15B所示，在方框314处，第四介电层234沉积在第一衬层232上并与第一衬层232接触。
参照图10、图16A和图16B，方法300包含方框316，其中平坦化工件200以暴露出源极基部202SB。如图16A和图16B所示，可以在如化学机械研磨(CMP)制程的平坦化制程中平坦化工件200，以去除隔离部件203的顶(top-facing)表面上的第二图案化硬掩膜226-2和第一衬层232，以提供平坦的顶表面。在方框316处的操作结束时，暴露出源极基部202SB的顶表面。
参照图10、图17A和图17B，方法300包含方框318，其中选择性地去除源极基部202SB，以形成源极接触件沟槽236。在一些实施例中，在不使用任何硬掩膜层的情况下，在蚀刻制程中等向性并选择性蚀刻由基板202及基板202的一部分形成的源极基部202SB。因为在方框318处的蚀刻制程对基板202的半导体材料是具有选择性的，所以漏极凹陷沟槽230中的底部介电层204基本上没有图14A所示的圆角2040。方框318处的示例蚀刻制程可以是使用稀释氟酸(DHF)和硝酸溶液的湿蚀刻制程。如图17A所示，在X-Z平面上的源极接触件沟槽236的侧壁衬有第一衬层232。在方框318处，在选择性去除源极基部202SB之后，使源极外延部件212S凹陷。在一些情况下，使源极外延部件212S的顶表面凹陷到底部介电层204和隔离部件203下方的水平。
参照图1、图18A和图18B，方法300包含方框320，其中第二衬层239沉积在源极接触件沟槽236上方。如图18A和图18B所示，第二衬层239毯覆式沉积在工件200上方，以内衬(line)于源极接触件沟槽236的侧壁。此外，第二衬层239在第四介电层234的顶表面、隔离部件203、源极外延部件212S的顶表面、以及内衬于源极接触件沟槽236的侧壁(沿着图18A所示的X-Z平面)上的第一衬层232上并与之接触。在一些实施方式中，可以使用化学气相沉积(CVD)或原子层沉积(ALD)来沉积第二衬层239。第二衬层239可以由氮化硅、碳化硅、碳氮化硅或具有与隔离部件203或第四介电层234不同选择性的材料形成。
参照图10、图19A和图19B，方法300包含方框322，其中非等向性凹蚀第二衬层239以暴露出源极外延部件212S。在一些情况下，非等向性刻蚀制程可以为干刻蚀制程，其使用氯气(Cl2)、氮气(N2)、含碳和氟的气体、含溴和氟的气体以及含碳-氢和氟的气体混合物。在一实例中，干蚀刻制程包含Cl2、N2、CF4、BCl3和CHF3的气体混合物。如图19A和图19B，在方框322处的操作结束时，去除在工件200的顶表面上的第二衬层239。结果，暴露出第四介电层234、隔离部件203、第一衬层232、底部介电层204和源极外延部件212S的顶表面。方框322处的操作未去除源极接触件沟槽236的侧壁上的第二衬层239。由于在方框322处，第二衬层239沿着源极接触件沟槽236的侧壁凹陷，因此第二衬层239的厚度比第一衬层232小。在一些实施例中，第一衬层232的厚度可以在约3nm至约10nm之间，而第二衬层239的厚度可以在约1nm至约5nm之间。
参照图10、图20A和图20B，方法300包含方框324，其中在源极外延部件212S上形成硅化物层240。在方框322处暴露出源极外延部件212S并使其凹陷之后，可以执行预清洗制程，以从源极外延部件212S去除氧化物污染。在预清洗制程之后，通过物理气相沉积(PVD)或化学气相沉积(CVD)将金属前驱物沉积在工件200上方，并对其进行退火，以在源极外延部件212S中的金属前驱物与硅之间发生硅化。结果，在源极外延部件212S上形成硅化物层240。如图20A和图20B所示，金属前驱物也可以沉积在背侧源极接触件沟槽236的侧壁上。也就是说，金属前驱物可以与隔离部件203、源极接触件沟槽236的侧壁上的第二衬层239、底部介电层204和源极外延部件212S的顶表面接触。在图20A和图20B所示的一些实施例中，可以在氮环境中氮化硅化物层240的一部分，以形成金属氮硅化物。在一些实施方式中，金属前驱物可以包括钛、钽或钴。硅化物层240可以包括硅化钛、硅化钽、硅化钴、氮化钛硅、氮化钽硅或氮化硅钴。
参照图10、图21A和图21B，方法300包含方框326，其中在源极接触件沟槽中沉积金属填充层，以形成背侧源极接触件242。金属填充层可以包含氮化钛(TiN)、钛(Ti)、钌(Ru)、铜(Cu)、镍(Ni)、钴(Co)、钨(W)、钽(Ta)、氮化钽(TaN)或钼(Mo)，并且可以使用物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或化学镀来沉积。在将金属填充层沉积到背侧源极接触件沟槽236中之后，通过如化学机械研磨(CMP)制程的平坦化制程来平坦化工件200，以去除多余的材料并形成背侧源极接触件242。在平坦化制程之后，基板202、衬层238和背侧源极接触件242的顶表面可以是共平面。
参照图10、图22A和图22B，方法300包含方框328，其中形成与背侧源极接触件242接触的动力轨条线244。尽管没有明确示出，但是动力轨条线244可以限定于绝缘层中。在示例制程中，可以将具有与第四介电层234相似的组成的绝缘层沉积在工件200上方，并且可以在绝缘层中图案化动力轨条沟槽。然后将金属填充材料沉积到动力轨条沟槽中以形成动力轨条线244。在一些实施例中，动力轨条线244可以由氮化钛(TiN)、钛(Ti)、钌(Ru)、铜(Cu)、镍(Ni)、钴(Co)、钨(W)、钽(Ta)、氮化钽(TaN)或钼(Mo)形成，并且可以使用物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或化学镀来沉积。可以执行如化学机械研磨(CMP)制程的平坦化制程，以去除多余的金属填充材料。
在方框326处的操作结束时，基本上形成第二多桥通道(MBC)晶体管252。第二多桥通道(MBC)晶体管252包含在漏极外延部件212D和源极外延部件212S之间延伸的多个通道构件208。漏极外延部件212D通过从工件200的前侧的漏极接触件通孔220通路，并且源极外延部件212S通过从工件200的相对的背侧的背侧源极接触件242通路。尽管漏极外延部件212D无法通过从背侧的任何接触件部件212通路，其从背侧凹陷以减小栅极-漏极电容。如图22A所示，背侧源极接触件242包含延伸穿过底部介电层204的第一部分和在底部介电层204上方的第二部分。沿着Z方向，第一部分具有在约0nm至约35nm之间的第一深度D1，并且第二部分具有在约0nm至60nm之间的第二深度D2。在一个实施例中，第一深度D1在约5nm与约15nm之间。在一些实施例中，第四介电层234的一部分在底部介电层204的部分之间延伸约0nm至约35nm之间的第三深度D3。在一实施例中，第三深度D3介于约5nm与约15nm之间。参照图22B，沿着Y方向，背侧源极接触件242可以具有在约6nm与约40nm之间的宽度W。在一实施例中，宽度W在约6nm至约10nm之间。
本发明实施例提供了优点。例如，本发明实施例提供了具有背侧动力轨条和减小的栅极-漏极电容的多栅极晶体管的实施例。在一个实施例中，根据本发明实施例的多桥通道(MBC)晶体管包含在漏极外延部件和源极外延部件之间延伸的多个垂直堆叠的通道构件。栅极结构环绕多个通道构件中的每一个通道构件。漏极外延部件从邻近内连线结构的前侧通路，并且源极外延部件从远离内连线结构的背侧通路。尽管漏极外延部件无法从背侧通路，但它从背侧凹陷以减小栅极-漏极电容。结果，根据本发明实施例的多桥通道(MBC)晶体管具有改善的性能。
本发明实施例提供了一种半导体结构，包含：第一外延部件与第二外延部件；多个通道构件，延伸于第一外延部件与第二外延部件之间；栅极结构，环绕(wrap around)些通道构件中的每个通道构件；底部介电部件，设置于栅极结构上方；第一衬层，于第一外延部件与一部分的底部介电部件的上方；介电层，设置于第一衬层上方；硅化物部件，于第二外延部件上并直接接触第二外延部件；背侧接触件，于硅化物部件上方并直接接触硅化物部件；以及导电衬层，设置于介电层与背侧接触件上方。
在一些实施例中，背侧接触件的侧壁衬有第二衬层。
在一些实施例中，第二衬层的厚度小于第一衬层的厚度。
在一些实施例中，一部分的背侧接触件延伸穿过底部介电部件。
在一些实施例中，一部分的第一衬层与一部分的介电层延伸穿过底部介电部件。
在一些实施例中，一部分的背侧接触件设置于底部介电部件上方。
在一些实施例中，硅化物部件包括金属硅化物与金属硅化物氮化物。
本发明实施例提供了一种半导体结构的形成方法，包含：提供一工件，其包含：第一外延部件与一第二外延部件；多个通道构件，延伸于第一外延部件与第二外延部件之间；栅极结构，环绕这些通道构件中的每个通道构件；底部介电部件，设置于栅极结构上方；第一基板部分，于第一外延部件上方；以及第二基板部分，于第二外延部件上方；选择性凹蚀第一基板部分，以暴露出第一外延部件；沉积第一衬层于工件与第一外延部件上方；沉积第一介电层于第一衬层上方；以及平坦化工件，使得第一介电层的顶表面与第一基板部分的顶表面共平面。
在一些实施例中，选择性凹蚀以暴露出第一外延部件的步骤包括凹蚀第一外延部件。
在一些实施例中，上述方法还包括：选择性凹蚀第二基板部分以暴露出在背侧接触件沟槽的第二外延部件；沉积第二衬层于工件与背侧接触件沟槽上方；非等向性凹蚀第二衬层以暴露出一部分的第二外延部件；形成硅化物部件于第二外延部件的暴露部分上；以及沉积金属材料于背侧接触件沟槽中，以形成背侧接触件。
在一些实施例中，上述方法还包括：平坦化第一介电层、第一衬层、第二衬层、与背侧接触件，以形成平坦表面；沉积第二介电层于平坦表面上；以及形成导电线于第二介电层中，使得导电线直接接触背侧接触件。
在一些实施例中，选择性凹蚀第一基板部分以暴露出第二外延部件的步骤包括凹蚀第二外延部件。
在一些实施例中，第二衬层的厚度比第一衬层的厚度小。
在一些实施例中，第一衬层与第二衬层包括氮化硅。
本发明实施例提供了一种半导体结构的形成方法，包含：提供工件，其包含：第一外延部件；第一半导体基部，于第一外延部件上方；第二外延部件；第二半导体基部，于第二外延部件上方；介电鳍片结构，设置于第一外延部件与第二外延部件之间；以及隔离部件，设置于介电鳍片结构上方，并沿着第一半导体基部与第二半导体基部的侧壁；形成图案化硬掩膜于工件上方，其中第一半导体基部暴露于图案化硬掩膜中；使用图案化硬掩膜作为蚀刻遮罩，蚀刻第一半导体基部，以暴露出第一外延部件；沉积第一氮化物衬层于第一外延部件与隔离部件上方；以及沉积第一介电层于第一氮化物衬层上方。
在一些实施例中，蚀刻的步骤包括凹蚀第一外延部件。
在一些实施例中，上述方法还包括：平坦化工件以移除图案化硬掩膜，使得第一氮化物衬层、第一介电层、隔离结构、与第二外延部件的顶表面为共平面。
在一些实施例中，上述方法还包括：凹蚀第二半导体基部以暴露出于背侧接触件沟槽中的第二外延部件；凹蚀暴露出的第二外延部件；沉积第二氮化物衬层于凹蚀的第二外延部件与背侧接触件沟槽上方；以及非等向性凹蚀第二氮化物衬层，以暴露出第二外延部件。
在一些实施例中，上述方法还包括：形成硅化物部件于第二外延部件上；以及沉积一金属材料于背侧接触件沟槽中，以形成一背侧接触件。
在一些实施例中，上述方法还包括：平坦化第一介电层、第一氮化物衬层、第二氮化物衬层、隔离部件、与背侧接触件，以形成平坦表面；沉积第二介电层于平坦表面上；以及形成导电线于第二介电层中，使得导电线直接接触背侧接触件。
以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可以更加理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视后附的权利要求所界定为准。

Claims (1)

1.一种半导体结构，包括：
一第一外延部件与一第二外延部件；
多个通道构件，延伸于该第一外延部件与该第二外延部件之间；
一栅极结构，环绕所述通道构件中的每个通道构件；
一底部介电部件，设置于该栅极结构上方；
一第一衬层，于该第一外延部件与一部分的该底部介电部件的上方；
一介电层，设置于该第一衬层上方；
一硅化物部件，于该第二外延部件上并直接接触该第二外延部件；
一背侧接触件，于该硅化物部件上方并直接接触该硅化物部件；以及
一导电衬层，设置于该介电层与该背侧接触件上方。
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Application publication date: 20211022

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