KR102451356B1 - 후면 게이트 콘택 - Google Patents

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KR102451356B1
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후안-치에 수
춘-유안 첸
리-젠 유
린-유 후앙
로-헹 창
쳉-치 추앙
치-하오 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조물 및 이를 형성하는 방법이 제공된다. 일 실시예에 따른 반도체는 제 1 나노 구조물, 제 1 나노 구조물 각각의 주위를 감싸고 격리 구조물 위에 배치된 제 1 게이트 구조물, 및 제 1 나노 구조물 아래에 그리고 격리 구조물에 인접하게 배치된 후면 게이트 콘택을 포함한다. 제 1 게이트 구조물의 하단 표면은 후면 게이트 콘택과 직접 접촉한다.

Description

후면 게이트 콘택 {BACKSIDE GATE CONTACT}
우선권 데이터
본 출원은 2021년 2월 19일에 출원된 발명의 명칭 "Backside Gate Contact"으로 출원된 미국 가특허 출원 번호 63/151,228에 우선권을 주장하며, 그 전체가 여기에 참조로 통합된다.
발명의 배경이 되는 기술
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적 성장을 경험하였다. IC 재료 및 설계의 기술적 진보는 각 세대가 이전 세대보다 작고 복잡한 회로를 가지는 IC 세대를 생성하였다. IC 진보의 과정에서 기능 밀도(즉, 칩 영역 당 상호접속된 디바이스의 수)는 전반적으로 증가하는 반면 기하학적 크기(즉, 제조 프로세스를 사용하여 생성할 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 전반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 IC 프로세싱 및 제조의 복잡성을 또한 증가시켰다.
IC 설계에서, 복수의 디바이스는 특정 회로 기능을 수행하도록 셀 또는 표준 셀로서 그룹화될 수 있다. 이러한 셀 또는 표준 셀은 NAND, AND, OR, NOR 또는 인버터와 같은 로직 연산을 수행하거나 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀과 같은 메모리 셀로서 역할을 할 수 있다. 셀을 상호접속하는 금속 라인의 수는 셀 높이와 같은 셀의 크기를 결정하는 요소이다. 일부 기존 기술은 전면(frontside) 금속 라인을 감소시키기 위한 노력으로서 후면 소스/드레인 콘택을 포함하였다. 반도체 디바이스에 대한 기존의 콘택 구조물은 전반적으로 의도된 목적에 적합하지만 모든 측면에서 만족스럽지는 않다.
본 개시는 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았고 단지 설명을 위해 사용됨이 주목된다. 실제, 다양한 피처들의 치수는 논의의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 개시의 하나 이상의 양상에 따른, 후면 콘택을 갖는 반도체 디바이스를 형성하기 위한 방법의 흐름도를 예시한다.
도 2 내지 도 16은 본 개시의 하나 이상의 양상에 따른, 도 1의 방법에 따른 제조 프로세스 동안 워크피스의 단편적인 사시도 또는 단편적인 평면도를 예시한다.
도 17 내지 도 21은 본 개시의 하나 이상의 양상에 따른, 도 1의 방법을 사용하여 제조된 대안적인 반도체 구조물의 단편적인 사시도를 예시한다.
아래의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 장치들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세 설명에서 제 2 피처 상의 또는 제 2 피처 위의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
"밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 설명될 때, 용어는 본 기술분야의 당업자에 의해 이해되는 바와 같이 제조 동안에 본질적으로 발생하는 변화들을 고려하여 합리적인 범위 내에 있는 숫자를 포함하는 것으로 의도된다. 예를 들어, 숫자 또는 수의 범위는 숫자와 연관된 특징을 가진 피처를 제조하는 것과 연관된 알려진 제조 공차에 기초하여, 설명된 숫자의 +/- 10 % 이내와 같은, 설명된 숫자를 포함한 합리적인 범위를 포함한다. 예를 들어, "약 5 nm"의 두께를 갖는 재료 층은 425 nm 내지 575 nm의 치수 범위를 포함할 수 있으며, 여기서 재료 층의 성막과 연관된 제조 공차는 본 기술분야의 당업자에 의해 +/- 15 % 인 것으로 알려져 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
집적 회로(IC) 기술이 더 작은 기술 노드로 발전함에 따라, 다중 게이트 금속 산화물 반도체 전계 효과 트랜지스터(다중 게이트 MOSFET 또는 다중 게이트 디바이스)가 도입되어 게이트-채널 커플링 증가, 오프-상태 전류 감소, 단채널 효과(short-channel effect; SCE) 감소에 의해 게이트 제어가 향상된다. 다중 게이트 디바이스는 일반적으로 하나보다 많은 채널 영역의 측면 위에 배치된 게이트 구조물 또는 그 일부를 갖는 디바이스를 말한다. 핀형 FET(finFET) 및 다중 브리지 채널(multi-bridge-channel; MBC) 트랜지스터는 다중 게이트 디바이스의 예이다. MBC 트랜지스터는 두 개 이상의 측면 상에 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위에서 부분적으로 또는 전체적으로 확장할 수 있는 게이트 구조물을 가지고 있다. 게이트 구조물이 채널 영역을 둘러싸고 있기 때문에 MBC 트랜지스터는 서라운딩 게이트 트랜지스터(surrounding gate transistor; SGT) 또는 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터라고도 한다. 그러나, 다중 게이트 디바이스의 치수를 줄이는 것은 하나의 퍼즐 조각일 뿐이다. 작고 조밀하게 패킹된 디바이스는 조밀하게 패킹된 도전성 피처를 가진 상호접속 구조물을 필요로 하기 때문에, 기판의 하나의 크기 상의 도전성 피처의 수를 줄이는 것이 또다른 퍼즐 조각이 된다. 조밀하게 패킹된 도전성 콘택의 형성이 도전과제일 수 있으며 인접한 도전성 피처의 근접성은 디바이스 성능에 영향을 미칠 수 있다.
본 개시는 인셀 라우팅(in-cell routing)을 돕고 기판의 전면(front side) 상의 금속 라인의 수를 감소시키기 위해 게이트 구조물 및 소스/드레인 피처에 대한 후면 콘택(backside contact)을 포함하는 반도체 구조물을 포함한다. 게이트 구조물 및 소스/드레인 피처 영역에 대한 후면 콘택을 형성하는 프로세스들은 쉽게 통합가능하다. 일 실시예에서, 반도체 구조물은 게이트 구조물과 직접 접촉하는 후면 게이트 콘택(BVG)을 포함하고, 후면 소스 콘택(VB)은 소스 피처에 전기적으로 커플링된다. 후면 금속 라인과 같은 후면 도전성 피처는 후면 게이트 콘택 및 후면 소스 콘택 중 하나 이상에 전기적으로 커플링될 수 있다.
이제, 본 개시의 다양한 양상이 도면을 참조하여 더 상세하게 설명될 것이다. 이와 관련하여, 도 1은 본 개시의 실시예들에 따른 반도체 디바이스를 형성하는 방법(100)을 예시하는 흐름도이다. 방법(100)은 단지 예시일 뿐이며 본 개시를 방법(100)에서 명시적으로 예시된 것으로 제한하려는 것은 아니다. 방법(100) 이전, 도중 및 이후에 추가 단계가 제공될 수 있으며, 설명된 일부 단계는 방법의 추가 실시예를 위해 대체, 제거 또는 이동될 수 있다. 간략함을 이유로 모든 단계가 여기에서 자세히 설명되는 것은 아니다. 방법(100)은 방법(100)의 실시예에 따른 제조의 상이한 단계들에서의 워크피스(200)의 단편적인 사시도 또는 평면도인 도 2 내지 도 16과 관련하여 아래에서 설명된다. 워크피스(200)는 제조 프로세스의 종료시 반도체 디바이스 또는 반도체 구조물로 제조될 것이기 때문에, 워크피스(200)는 문맥이 요구함에 따라 반도체 디바이스(200) 또는 반도체 구조물(200)로도 지칭될 수 있다. 추가적으로, 본 출원의 전반에 걸쳐, 유사한 참조 번호는 달리 제외되지 않는 한 유사한 피처를 지칭한다. 방법(100)을 포함하는 본 개시의 실시예는 MBC 트랜지스터를 포함하는 반도체 구조물과 관련하여 설명된다. 그러나, 본 개시는 제한되지 않으며 finFET과 같은 다른 유형의 다중 게이트 디바이스를 포함하는 반도체 구조물에 적용가능할 수 있다.
도 1 및 도 2를 참조하면, 방법(100)은 워크피스(200)가 수용되는 블록(102)을 포함한다. 도 2는 전면(FS)이 위로 향하고 후면(BS)이 아래로 향하는 워크피스(200)를 예시한다. 워크피스(200)는 전면 프로세스로 수용되었으며 다양한 피처를 포함한다. 도 2에 도시된 실시예에서, 워크피스(200)는 기판(202)을 포함한다. 일 실시예에서, 기판(202)은 실리콘(Si)을 포함한다. 다른 실시예에서, 기판(202)은 또한 게르마늄(Ge), 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), III-V 반도체 또는 다이아몬드와 같은 다른 반도체 재료를 포함할 수 있다. 워크피스(200)는 제 1 메사(mesa) 구조물(202-1), 제 2 메사 구조물(202-2), 또는 제 3 메사 구조물(202-3)과 같은 다양한 메사 구조물을 포함하며, 이들 각각은 기판(202)으로부터 패터닝되고 기판(202)과 동일한 조성을 공유할 수 있다. 기판(202)은 도 2에 도시되어 있지만, 벌크 기판(202)이 후면 프로세스의 시작에서 박형화되거나 연마될 수 있기 때문에 다른 도면에서는 생략될 수 있다. 도 2를 참조하면, 제 1 메사 구조물(202-1) 및 제 2 메사 구조물(202-2)는 격리 피처(204)에 의해 서로 이격되어 있다. 일부 실시예에서, 격리 피처(204)는 기판(202) 내에 형성된 트렌치에 성막된다. 격리 피처(204)는 또한 얕은 트렌치 격리(shallow trench isolation; STI) 피처(204)로 지칭될 수 있다. 격리 피처(204)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG), 로우-k 유전체, 이들의 조합, 및/또는 다른 적절한 재료를 포함할 수 있다.
도 2를 참조하면, 워크피스(200)는 복수의 수직으로 적층된 채널 부재(208)(또는 나노구조물(208))를 포함한다. 채널 부재(208) 각각은 나노와이어, 나노시트 또는 나노로드와 같은 상이한 나노-스케일 형상 또는 구조물로 들어올 수 있다. 도시된 실시예에서, 수직으로 적층된 채널 부재(208)는 도 2에 도시된 바와 같이 제 1 메사 구조물(202-1), 제 2 메사 구조물(202-2) 및 제 3 메사 구조물(202-3) 각각 위에 배치된다. 동일한 수직 레벨에서, 제 1 메사 구조물(202-1) 위의 채널 부재(208)와 제 2 메사 구조물(202-2) 위의 채널 부재(208) 사이의 간격은 약 14 nm 내지 약 50 nm일 수 있다. 이 간격은 인접한 활성 영역 사이의 간격이라고도 한다. Z 방향을 따라, 각각의 채널 부재(208)는 약 4 nm와 약 12 nm 사이의 두께를 가질 수 있다. 채널 부재(208)는 기판(202)의 재료와 유사한 반도체 재료로 형성될 수 있다. 일 실시예에서, 채널 부재(208)는 실리콘(Si)을 포함할 수 있다. 채널 부재(208) 각각은 Y 방향을 따라 연장되는 게이트 구조물(240)에 의해 주위에 감싸진다. 각각의 게이트 구조물(240)은 계면 층(242), 계면 층(242) 위의 게이트 유전체 층(244) 및 게이트 유전체 층(244) 위의 게이트 전극 층(246)을 포함할 수 있다. 일부 실시예에서, 계면 층(242)은 실리콘 산화물을 포함한다. 게이트 유전체 층(244)은 또한 약 3.9인 실리콘 이산화물보다 큰 유전 상수를 갖는 유전체 재료로 형성되기 때문에 하이-k 유전체 층으로도 지칭될 수 있다. 일 실시예에서, 게이트 유전체 층(244)은 하프늄 산화물을 포함할 수 있다. 대안적으로, 게이트 유전체 층(244)은 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O5), 하프늄 알루미늄 산화물(HfAlO), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO),(Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 이들의 조합, 또는 기타 적절한 재료를 포함할 수 있다. 게이트 전극 층(246)은 단층 또는 대안적으로 디바이스 성능을 향상시키기 위해 선택된 일 함수를 갖는 금속 층(일 함수 금속 층), 라이너 층, 습윤 층, 제 1 접착 층, 금속 합금 또는 금속 실리사이드의 다양한 조합과 같은 다층 구조물을 포함할 수 있다. 예를 들어, 게이트 전극 층(246)은 질화 티타늄(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 질화물(TaAlN), 탄탈륨 알루미늄 탄화물(TaAlC), 탄탈륨 탄질화물(TaCN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈륨 탄화물(TaC), 탄탈륨 실리콘 질화물(TaSiN), 구리(Cu), 기타 내화성 금속, 또는 기타 적절한 금속 재료 또는 이들의 조합을 포함할 수 있다. 도 2에서, 각각의 게이트 구조물(240)은 메사 구조물 및 격리 피처(204) 위에 배치된다.
도 2를 참조하면, 워크피스(200)는 최상단 채널 부재(208) 위에 또는 격리 피처(204) 위에 게이트 구조물(240)의 측벽을 따라 배치된 게이트 스페이서(210)를 포함한다. 게이트 스페이서(210)는 단층 또는 다층일 수 있다. 일부 실시예에서, 게이트 스페이서(210)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물 및/또는 이들의 조합을 포함할 수 있다. 2개의 인접한 채널 부재(208) 사이에서, 게이트 구조물(240)의 측벽은 내부 스페이서 피처(220)에 의해 라이닝된다. 내부 스페이서 피처(220)는 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 실리콘 탄질화물, 금속 질화물 또는 적절한 유전체 재료를 포함할 수 있다. 채널 부재(208)의 각각의 수직 적층은 2개의 소스/드레인 피처(230) 사이에서 연장된다. 각각의 채널 부재(208)의 하나의 단부 표면은 하나의 소스/드레인 피처(230)에 커플링되고 각각의 채널 부재(208)의 다른 단부 표면은 또다른 소스/드레인 피처(230)에 커플링된다. 형성될 MBC 트랜지스터의 도전 유형에 따라, 소스/드레인 피처(230)는 n형 또는 p형일 수 있다. n형인 경우, 실리콘(Si), 인 도핑된 실리콘(Si:P), 비소 도핑된 실리콘(Si:As), 안티몬 도핑된 실리콘(Si:Sb) 또는 기타 적절한 재료를 포함할 수 있고, 인(P), 비소(As) 또는 안티몬(Sb)과 같은 n형 도펀트를 도입하여 에피택셜 프로세스 동안 인시투(in-situ) 도핑될 수 있다. p형인 경우, 게르마늄(Ge), 갈륨 도핑된 실리콘 게르마늄(SiGe:Ga), 붕소 도핑된 실리콘 게르마늄(SiGe:B) 또는 기타 적절한 재료를 포함할 수 있고, 붕소(B) 또는 갈륨(Ga)과 같은 p형 도펀트를 도입하여 에피택셜 프로세스 동안 인시투 도핑될 수 있다.
워크피스(200)는 또한 소스 피처(230S) 및 드레인 피처(230D) 위에 배치된 콘택 에칭 정지 층(contact etch stop layer; CESL)(232) 및 CESL(232) 위에 배치된 층간 유전체(interlayer dielectric; ILD) 층(도시되지 않음)을 포함할 수 있다. CESL(232)은 실리콘 질화물, 실리콘 산질화물 및/또는 당업계에 공지된 다른 재료를 포함할 수 있다. ILD 층은 테트라에틸오르토실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG) 및/또는 기타 적절한 유전체 재료와 같은 도핑된 실리콘 산화물과 같은 재료를 포함할 수 있다. 워크피스(200) 내의 소스/드레인 피처(230)는 더미 에피택셜 플러그(218) 또는 희생 플러그(218) 바로 위에 배치될 수 있다. 각각의 희생 플러그(218)는 기판(202)뿐만 아니라 격리 피처(204)를 통해 연장된다. X 방향을 따라, 각각의 희생 플러그(218)는 2개의 메사 구조물 사이에 개재된다. Y 방향을 따라, 희생 플러그(218)는 격리 피처(204)(하나가 도시됨)의 두 부분 사이에 개재된다. 일부 실시예에서, 희생 플러그(218)는 도핑되지 않은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. Z 방향을 따라, 희생 플러그(218)는 약 25 nm 내지 약 100 nm 사이의 높이를 가질 수 있다. 일부 실시예에서, 희생 플러그(218) 및 소스/드레인 피처(230)의 조성은, 희생 플러그(218)가 소스/드레인 피처(230)를 실질적으로 손상시키지 않고 선택적으로 제거되거나 에칭될 수 있도록 선택된다. 예를 들어, n형 MBC 트랜지스터가 필요한 경우, 소스/드레인 피처(230)는 n형 도펀트로 도핑된 실리콘(Si)으로 형성되고 희생 플러그(218)는 실리콘 게르마늄(SiGe)으로 형성된다. 희생 플러그(218)(실리콘 게르마늄(SiGe)로 형성됨)를 에칭하는 에칭 프로세스는 게르마늄(Ge) 함량의 감소로 인해 소스/드레인 피처를 에칭할 때 느려질 수 있다. p형 MBC 트랜지스터가 필요한 경우, 소스/드레인 피처(230)는 붕소(B)로 도핑된 실리콘 게르마늄(SiGe)으로 형성된다. (실리콘 게르마늄으로 형성된) 희생 플러그(218)를 에칭하는 에칭 프로세스는 붕소(B) 도펀트가 에칭 레이트를 감소시킬 수 있으므로 소스/드레인 피처(230)를 에칭할 때 느려질 수 있다.
도 2에 도시된 일부 실시예에서, 워크피스(200)는 게이트 구조물(240) 및 게이트 스페이서(210) 위에 배치된 자기 정렬된 캡핑(self-aligned capping; SAC) 유전체 층(254)을 포함한다. SAC 층(254)은 단층이거나 또는 다층이고 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물 및/또는 이들의 조합을 포함할 수 있다. 워크피스(200)는 또한 소스/드레인 피처(230) 위에 전면 소스/드레인 콘택(236)을 포함할 수 있다. 전면 소스/드레인 콘택(236)은 티타늄 질화물(TiN), 탄탈륨(Ta), 티타늄(Ti), 탄탈륨 질화물(TaN), 루테늄(Ru), 텅스텐(W), 코발트(Co), 니켈(Ni), 구리(Cu), 몰리브덴(Mo)을 포함할 수 있고, 소스/드레인 피처(230)와 전면 소스/드레인 콘택(236) 사이의 계면에 배치된 실리사이드 피처(명시적으로 도시되지 않음)를 통해 소스/드레인 피처(230)에 전기적으로 커플링될 수 있다. 실리사이드 피처는 티타늄 실리사이드(TiSi), 텅스텐 실리콘(WSi), 백금 실리사이드(PtSi), 코발트 실리사이드(CoSi), 니켈 실리사이드(NiSi), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 전면 소스/드레인 콘택(236)은 드레인 피처 위에만 형성된다.
도 2에 도시된 일부 실시예에서, 인접한 게이트 구조물(240) 또는 인접한 소스/드레인 피처(230)는 Y 방향을 따라 유전체 핀(206)에 의해 이격될 수 있다. 유전체 핀(206)은 단층 또는 다층일 수 있고 약 6 nm 내지 약 26 nm 사이의 Y 방향 폭을 가질 수 있다. 유전체 핀(206)이 도 2 내지 도 17에 도시된 바와 같이 단층인 경우, 유전체 핀(206)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄질화물, 실리콘, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 지르코늄 산화물, 이트륨 산화물, 아연 산화물 또는 적절한 유전체 재료를 포함할 수 있다. 유전체 핀(206)이 도 20에 도시된 바와 같이 다층인 경우, 유전체 핀(206)은 외부 층(2062) 및 내부 층(2064)을 포함할 수 있다. 일부 실시예에서, 외부 층(2062)의 유전 상수는 내부 층(2064)보다 크다. 일부 실시예에서, 외부 층은 하프늄 산화물, 지르코늄 산화물, 하프늄 알루미늄 산화물, 하프늄 실리콘 산화물, 알루미늄 산화물 또는 아연 산화물로 형성되고, 내부 층은 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄화물, 또는 실리콘 산탄질화물로 형성된다. 외부 층(2062)은 내부 층(2064)을 보호하기 위한 에칭 저항(etch resistant) 층의 역할을 하고, 내부 층(2064)은 기생 캐패시턴스를 감소시키는 기능을 한다. 채널 부재(208)와 인접한 유전체 핀(206) 사이의 게이트 구조물(240)의 일부분은 금속 게이트 단부 캡으로 지칭될 수 있다. 본 개시에 따르면, Y 방향을 따른 금속 게이트 단부 캡의 두께는 약 4 nm 내지 약 15 nm일 수 있다.
게이트 상단 금속 층(250)은 각각의 게이트 구조물(240) 위에 배치될 수 있다. 게이트 상단 금속 층(250)은 텅스텐(W)을 포함할 수 있고, 게이트 절단 피처(252)에 의해 절단되지 않은 경우 인접한 게이트 구조물(240)을 상호접속하는 역할을 할 수 있다. 도 2에 도시된 바와 같이, 게이트 절단 피처(252)는 유전체 핀(206) 바로 위에 배치되어 2개의 인접한 게이트 구조물(240)(및 그 위에 있는 게이트 상단 금속 층(250))을 전기적으로 격리하도록 집합적으로 작동할 수 있다. 워크피스(200)는 또한 전면 소스/드레인 콘택(236) 및 SAC 층(254) 위에 배치된 유전체 층(256)을 포함한다. 전면 게이트 콘택(260)은 유전체 층(256) 및 SAC 층(254)을 통해 연장되어 게이트 상단 금속 층(250)과 직접 접촉하여 그에 전기적으로 커플링된다. 게이트 절단 피처(252)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 포함할 수 있다. 유전체 층(256)은 층간 유전체(ILD) 층일 수 있고, 테트라에틸오르토실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG) 및/또는 기타 적절한 유전체 재료와 같은 도핑된 실리콘 산화물을 포함할 수 있다. Z 방향을 따라, 게이트 절단 피처(252)는 약 6 nm 내지 약 20 nm의 높이를 가질 수 있다. 즉, 게이트 절단 피처(252)는 게이트 구조물(240)보다 게이트 상단 금속 층(250) 및 SAC 층(254)으로 약 6 nm 내지 약 20 nm만큼 더 연장될 수 있다. 게이트 상단 금속 층(250)으로부터 격리 피처(204)까지 측정된 바와 같이, 게이트 구조물(240)은 약 8 nm 내지 약 30 nm의 높이를 가질 수 있다.
도 21에 도시된 일부 대안적인 실시예에서, 유전체 핀(206)은 워크피스(200)로부터 생략되고, 도 2의 유전체 핀(206)에 의해 분리될 게이트 구조물(240)은 2개의 메사 구조물 위에 배치된 2개의 상이한 수직 스택의 채널 부재(208) 주위를 감싸는 공통 또는 접속된 게이트 구조물일 수 있다. 즉, 공통 또는 접속된 게이트 구조물은 하나가 아닌 2개의 MBC 트랜지스터를 활성화하도록 구성될 수 있다.
도 1 및 도 3을 참조하면, 방법(100)은 워크피스(200)의 상측이 아래로 뒤집히는(flipped) 블록(104)을 포함한다. 워크피스(200)의 상측을 아래로 뒤집기 위해, 캐리어 기판(명확하게 도시되지 않음)이 기판(202)으로부터 떨어진 워크피스(200)의 전면(FS)에 본딩된다. 일부 실시예에서, 캐리어 기판은 융합 본딩에 의해, 접착 층의 사용에 의해, 또는 이들의 조합에 의해 워크피스(200)에 본딩될 수 있다. 일부 예에서, 캐리어 기판은 반도체 재료(예를 들어, 실리콘), 사파이어, 유리, 중합체 재료, 또는 다른 적절한 재료로 형성될 수 있다. 융합 본딩이 사용되는 실시예에서, 캐리어 기판은 하단 산화물 층을 포함하고 워크피스(200)는 상단 산화물 층을 포함한다. 하단 산화물 층과 상단 산화물 층 모두가 처리된 후에, 이들은 실온 또는 상승된 온도에서 직접 본딩을 위해 서로 플러시 접촉 상태로 배치된다. 일단 캐리어 기판이 워크피스(200)에 본딩되면, 워크피스(200)는 도 3에 도시된 바와 같이 뒤집힌다. 워크피스(200)이 뒤집힌 후, 격리 피처(204), 희생 플러그(218), 제 1 메사 구조물(202-1), 제 2 메사 구조물(202-2) 및 제 3 메사 구조물(202-3)이 이제 위를 향하고 있는 워크피스(200)의 후면(BS) 상에 노출될 때까지, 워크피스(200)의 후면(BS)은 연마 및 평탄화 기술에 의해 박형화된다.
도 1 및 도 4를 참조하면, 방법(100)은 제 1 메사 구조물(202-1), 제 2 메사 구조물(202-2) 또는 제 3 메사 구조물(202-3)과 같은 메사 구조물 위에 보호 층(264)이 선택적으로 형성되는 블록(106)을 포함한다. 예시적인 프로세스에서, 제 1 메사 구조물(202-1), 제 2 메사 구조물(202-2) 및 제 3 메사 구조물(202-3)과 같은 메사 구조물이 선택적으로 에치백되고, 유전체 재료가 워크피스(200)의 후면(BS) 위에 성막되고, 평탄화 프로세스가 수행되어 메사 구조물 위에 보호 층(264)을 형성한다. 일부 실시예에서, 블록(106)에서의 에치백은 선택적 습식 에칭 프로세스 또는 선택적 건식 에칭 프로세스와 같은 선택적 에칭 프로세스를 사용하여 수행될 수 있다. 메사 구조물을 에치백하기 위한 예시적인 선택적 습식 에칭 프로세스는 에틸렌디아민 피로카테콜(EDP), 테트라메틸암모늄 하이드록사이드(TMAH), 질산(HNO3), 플루오르화수소산(HF), 암모니아(NH3), 과산화수소(H2O2), 암모늄 플루오라이드(NH4F) 또는 적절한 습식 에칭제의 사용을 포함할 수 있다. 메사 구조물을 에치백하기 위한 예시적인 선택적 건식 에칭 프로세스는 육플루오르화 황(SF6), 수소(H2), 암모니아(NH3), 플루오르화 수소(HF), 사플루오르화 탄소(CF4), 브롬화 수소(HBr), 아르곤, 또는 이들의 혼합물을 포함할 수 있다. 일부 구현예에서, 에치백은 약 5 nm 내지 약 30 nm의 깊이만큼 메사 구조물을 에치백하도록 시간 제어된다. 에치백 후에, 실리콘 산화물과 같은 유전체 재료가 워크피스(200)의 후면(BS) 위에 성막될 수 있다. 화학 기계적 연마(chemical mechanical polishing; CMP) 프로세스와 같은 평탄화 프로세스가 희생 플러그(218) 위의 초과 유전체 재료를 제거하기 위해 수행된다. 일부 실시예에서, 보호 층(264)은 격리 피처(204)와 유사한 조성을 가질 수 있다. 일 실시예에서, 보호 층(264)은 실리콘 산화물로 형성되고 Z 방향을 따라 약 5 nm 내지 약 30 nm의 두께를 가질 수 있다.
도 1 및 도 5를 참조하면, 방법(100)은 희생 플러그(218)를 노출시키기 위해 제 1 패터닝된 하드 마스크(267)가 형성되는 블록(108)을 포함한다. 예시적인 프로세스에서, 제 1 하드 마스크 층(267)은 CVD를 사용하여 워크피스(200)의 후면(BS) 위에 블랭킷 성막된다. 제 1 하드 마스크 층(267)은 단층 또는 다층일 수 있다. 도시된 실시예에서, 제 1 하드 마스크 층(267)은 다층이고 질화물 층(266) 및 질화물 층(266) 위에 산화물 층(268)을 포함할 수 있다. 제 1 하드 마스크 층(267)의 성막 후에, 포토리소그래피 및 에칭 프로세스가 희생 플러그(218)를 노출시키기 위해 제 1 패터닝된 하드 마스크(267)를 형성하기 위해 제 1 하드 마스크 층(267)을 패터닝하도록 수행된다. 일부 예에서, 포토레지스트 층이 제 1 하드 마스크 층(267) 위에 성막된다. 포토레지스트 층을 패터닝하기 위해, 포토레지스트 층은 포토마스크로부터 반사되거나 포토마스크를 투과하는 복사선에 노광되고, 노광 후 베이크(post-exposure bake) 프로세스에서 베이크되고 현상액에서 현상된다. 그 다음, 패터닝된 포토레지스트 층은 제 1 하드 마스크 층(267)을 에칭하기 위해 에칭 마스크로서 도포되고, 이에 의해 제 1 패터닝된 하드 마스크(267)가 형성된다. 도 5를 참조하면, 제 1 패터닝된 하드 마스크(267)는 형성될 제 1 후면 소스/드레인 콘택 개구(272)(후술됨)와 실질적으로 정렬된 제 1 마스크 개구(271)를 포함한다. 본 개시에 따르면, 제 1 패터닝된 하드 마스크(267)는 블록(108)에서 에칭되지 않는 희생 플러그(218)를 마스킹하는 기능을 한다. 보호 층(264)의 일부분이 제 1 마스크 개구(271)에서 노출되는지 여부는 중요하지 않다. 도 5에 도시된 바와 같이, 제 1 마스크 개구(271)는 메사 구조물 상의 보호 층(264)의 부분과 경계를 접하지 않을 수 있다. 이는 블록(110)에서의 에칭 프로세스가 희생 플러그(218)에 대해 선택적이기 때문이다.
도 1 및 도 6을 참조하면, 방법(100)은 노출된 희생 플러그(218)가 제 1 후면 소스/드레인 콘택 개구(272)를 형성하기 위해 선택적으로 제거되는 블록(110)을 포함한다. 일부 실시예에서, 희생 플러그(218)의 제거는 실리콘 게르마늄(SiGe)으로 형성된 희생 플러그(218)가 실리콘 산화물로 형성될 수 있는 보호 층(264)과 격리 피처(204)(유전체 재료로 형성됨) 사이에 배치되기 때문에 자기 정렬될 수 있다. 이들 실시예에서, 희생 플러그(218)의 선택적 제거는 선택적 습식 에칭 프로세스를 사용하여 수행될 수 있다. 예시적인 선택적 습식 에칭 프로세스는 수산화 암모늄(NH4OH) 및 과산화수소(H2O2)의 용액의 사용을 포함할 수 있다. 블록(110)에서의 선택적 에칭 프로세스는 격리 피처(204) 또는 보호 층(264)을 에칭하는 것보다 더 빠르게 희생 플러그(218)를 에칭하기 때문에, 희생 플러그(218)는 격리 피처(204) 또는 보호 층(264)에 거의 또는 전혀 손상없이 제거될 수 있다. 도시된 실시예에서, 희생 플러그(218)의 선택적 제거는 또한 희생 플러그(218) 아래의 노출된 소스/드레인 피처의 일부분을 제거할 수 있다. 희생 플러그(218)의 제거는 제 1 후면 소스/드레인 콘택 개구(272)를 형성하여 소스/드레인 피처(230)를 노출시킨다.
도 1 내지 도 7을 참조하면, 방법(100)은 제 1 후면 소스/드레인 콘택 개구(272)에 후면 소스/드레인 콘택(274)이 형성되는 블록(112)을 포함한다. 명시적으로 도시되지는 않았지만, 후면 소스/드레인 콘택(274) 각각은 실리사이드 층(275)(도 7에 도시되지 않았지만 도 17에 도시됨)을 포함하여, 소스/드레인 피처(230)와 실리사이드 층(275) 위에 배치된 금속 충전 층을 계면한다. 예시적인 프로세스에서, 제 1 후면 소스/드레인 콘택 개구(272)의 형성 후에, 금속 전구체가 노출된 소스/드레인 피처(230) 위에 성막되고 어닐링 프로세스가 수행되어 소스/드레인 피처(230)와 금속 전구체 사이에 실리사이드화를 일으켜 실리사이드 층을 형성한다. 일부 실시예에서, 금속 전구체는 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 몰리브덴(Mo), 지르코늄(Zr), 니켈(Ni), 코발트(Co), 망간(Mn), 텅스텐(W), 철(Fe), 루테늄(Ru) 또는 백금(Pt)을 포함할 수 있고, 실리사이드 층(275)은 티타늄 실리사이드(TiSi), 크롬 실리사이드(CrSi), 탄탈륨 실리사이드(TaSi), 몰리브덴 실리사이드(MoSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 망간 실리사이드(MnSi), 텅스텐 실리사이드(WSi), 철 실리사이드(FeSi), 루테늄 실리사이드(RuSi) 또는 백금 실리사이드(PtSi)을 포함할 수 있다. 일부 예에서, 실리사이드 층(275)은 약 1 nm 내지 약 10 nm의 두께를 가질 수 있다. 실리사이드 층(275)을 형성한 후에, 도 7에 도시된 바와 같이, 금속 충전 재료가 제 1 후면 소스/드레인 콘택 개구(272)에 성막되어 후면 소스/드레인 콘택(274)을 형성할 수 있다. 금속 충전 재료는 텅스텐(W), 루테늄(Ru), 코발트(Co), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 몰리브덴(Mo) 또는 니켈(Ni)을 포함할 수 있고, 물리적 기상 증착(physical vapor deposition; PVD) 또는 화학적 기상 증착(chemical vapor deposition; CVD)을 사용하여 성막될 수 있다. 일부 실시예에서, 후면 소스/드레인 콘택(274)은 격리 피처(204)와의 계면 및 인접한 메사 구조물과의 계면에 배치된 배리어 층(273)을 선택적으로 포함할 수 있다. 선택적인 배리어 층(273)은 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물을 포함할 수 있고 약 0.5 nm 내지 약 5 nm의 두께를 가질 수 있다. CMP 프로세스와 같은 평탄화 프로세스는 금속 충전 재료의 성막에 후속하여 과잉 재료를 제거하고 평평한 상단 표면을 제공할 수 있다. 블록(112)에서의 동작의 종료시에, 후면 소스/드레인 콘택(274)은 소스/드레인 피처(230)에 커플링되고, 소스/드레인 피처(230)로부터 후면 도전성 피처(후술됨)까지 측정된 바와 같이 약 6 nm 내지 약 50 nm의 높이를 가질 수 있다. 일 실시예에서, 후면 소스/드레인 콘택(274)은 소스 피처로서 기능하고 후면 소스 콘택(274)으로 지칭될 수 있는 소스/드레인 피처(230) 위에 형성된다. 일부 대안적인 실시예에서, 제 1 후면 소스/드레인 콘택 개구(272)는 소스/드레인 피처(230) 내로 부분적으로 연장될 수 있다. 그 결과, 도 18에 도시된 연장된 후면 소스/드레인 콘택(2740)이 형성될 수 있다.
도 1, 도 8 및 도 9를 참조하면, 방법(100)은 메사 구조물이 라이너(278) 및 후면 유전체 층(280)으로 대체되는 블록(114)을 포함한다. 블록(114)에서의 동작은 메사 구조물(도 8에 도시됨)의 선택적 제거, 라이너(278)의 성막 및 후면 유전체 층(280)(도 9에 도시됨)의 성막을 포함할 수 있다. 도 8을 참조하면, 제 1 메사 구조물(202-1), 제 2 메사 구조물(202-2) 및 제 3 메사 구조물(202-3)과 같은 메사 구조물은 먼저 선택적 습식 에칭 프로세스 또는 선택적 건식 에칭 프로세스를 사용하여 선택적으로 제거된다. 메사 구조물을 에치백하기 위한 예시적인 선택적 습식 에칭 프로세스는 에틸렌디아민 피로카테콜(EDP), 테트라메틸암모늄 하이드록사이드(TMAH), 질산(HNO3), 플루오르화수소산(HF), 암모니아(NH3), 과산화수소(H2O2), 암모늄 플루오라이드(NH4F) 또는 적절한 습식 에칭제의 사용을 포함할 수 있다. 메사 구조물을 에치백하기 위한 예시적인 선택적 건식 에칭 프로세스는 육플루오르화 황(SF6), 수소(H2), 암모니아(NH3), 플루오르화 수소(HF), 사플루오르화 탄소(CF4), 브롬화 수소(HBr), 아르곤, 또는 이들의 혼합물을 포함할 수 있다. 도 8에 도시된 바와 같이, 메사 구조물의 제거는 게이트 구조물(240) 바로 위에 게이트 접근 개구(276)를 형성한다. 도 9를 참조하면, 라이너(278)는 게이트 접근 개구(276)의 측벽 및 하단 표면을 따라 성막된다. 라이너(278)는 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물을 포함할 수 있고 약 0.5 nm 내지 약 5 nm의 두께를 가질 수 있다. 그 후, 후면 유전체 층(280)이 라이너(278) 위에 그리고 게이트 액세스 개구(276) 내로 성막된다. 후면 유전체 층(280)은 실리콘 산화물, 실리콘 산탄질화물, 실리콘 산질화물 또는 실리콘 탄질화물을 포함할 수 있고 스핀-온 코팅, 화학적 기상 증착(CVD), 유동성 CVD(Flowable CVD; FCVD) 또는 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)를 사용하여 성막될 수 있다. CMP 프로세스와 같은 평탄화 프로세스는 후면 유전체 층(280), 격리 피처(204), 희생 플러그(218), 라이너(278) 및 후면 소스/드레인 콘택(274)의 상단 표면이 동일 평면 상에 있도록 과잉 재료를 제거하기 위해 수행될 수 있다. 블록(114)에서의 동작은 집합적으로 디메사(de-mesa) 프로세스로서 지칭될 수 있다. 실리콘 메사 구조물을 라이너(278) 및 후면 유전체 층(280)으로 대체하면 벌크 기판(202) 내로의 또는 이를 통하는 오프 상태 누설 전류를 감소시킬 수 있다.
도 1, 도 10 및 도 11을 참조하면, 방법(100)은 더미 에피택셜 플러그(218)의 나머지가 유전체 플러그(284)로 대체되는 블록(116)을 포함한다. 블록(116)에서의 동작은 희생 플러그(218)(도 10에 도시됨)의 선택적 제거 및 유전체 플러그(284)(도 11에 도시됨)의 형성을 포함할 수 있다. 일부 실시예에서, 실리콘 게르마늄(SiGe)으로 형성된 희생 플러그(218)가 격리 피처(204), 라이너(278), 후면 유전체 층(280), 및 후면 소스/드레인 콘택(274) 사이에 배치되기 때문에 희생 플러그(218)의 제거는 자기 정렬될 수 있다. 이들 실시예에서, 희생 플러그(218)의 선택적 제거는 선택적 습식 에칭 프로세스를 사용하여 수행될 수 있다. 예시적인 선택적 습식 에칭 프로세스는 수산화 암모늄(NH4OH) 및 과산화수소(H2O2)의 용액의 사용을 포함할 수 있다. 블록(116)에서의 선택적 에칭 프로세스는 절연 피처(204), 라이너(278), 후면 유전체 층(280) 또는 후면 소스/드레인 콘택(274)을 에칭하는 것보다 더 빠르게 희생 플러그(218)를 에칭하기 때문에, 희생 플러그(218)는 거의 제거될 수 있거나, 또는 라이너(278), 후면 유전체 층(280) 및 후면 소스/드레인 콘택(274)을 손상시키지 않을 수 있다. 도시된 실시예에서, 희생 플러그(218)의 선택적 제거는 또한 희생 플러그(218) 아래의 노출된 소스/드레인 피처(230)의 일부분을 제거할 수 있다. 희생 플러그(218)의 제거는 제 2 후면 소스/드레인 콘택 개구(282)를 형성하여 소스/드레인 피처(230)를 노출시킨다. 제 2 후면 소스/드레인 콘택 개구(282) 각각은 라이너(278)와 격리 피처(204) 사이에 정의되는 반면, 도 6에 도시된 제 1 후면 소스/드레인 콘택 개구(272)는 제 3 메사 구조물(202-3) 및 격리 피처(204) 사이에 정의된다. 도 11을 참조하면, 그 후, 유전체 재료가 워크피스(200)의 후면(BS) 위에 성막되고 워크피스(200)은 제 2 후면 소스/드레인 콘택 개구(282)에 유전체 플러그(284)를 형성하도록 평탄화된다. 유전체 플러그(284)를위한 유전체 재료는 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 또는 7보다 작은 유전 상수를 갖는 기타 로우-k 유전체 재료를 포함할 수 있다. 유전체 플러그(284)와 후면 유전체 층(280)은 동일한 조성을 갖지 않을 수 있거나, 또는 후면 유전체 층(280)은 후속 단계에서 선택적으로 에칭되지 않을 수 있음을 주목한다. 일부 예에서, X 방향을 따라 측정된 바와 같이, 각각의 희생 플러그(218)는 X 방향을 따른 소스/드레인 피처(230)의 폭과 유사한 약 10 nm 내지 약 30 nm의 폭을 가질 수 있다. 실리콘 게르마늄은 11.7보다 큰 유전 상수를 갖기 때문에, 희생 플러그(218)를 유전 플러그(284)로 대체하는 것은 형성될 후면 게이트 콘택과 인접한 소스/드레인 피처(230) 사이의 기생 캐패시턴스를 감소시키는 데 도움이 된다.
도 1 및 도 12를 참조하면, 방법(100)은 제 2 패터닝된 하드 마스크(287)가 형성되어 게이트 구조물(240) 바로 위의 후면 유전체 층(280)의 영역을 노출시키는 블록(118)을 포함한다. 예시적인 프로세스에서, 제 2 하드 마스크 층(287)은 CVD를 사용하여 워크피스(200)의 후면(BS) 위에 블랭킷 성막된다. 제 2 하드 마스크 층(287)은 단층 또는 다층일 수 있다. 도시된 실시예에서, 제 2 하드 마스크 층(287)은 다층이고, 금속 하드 마스크 층(286) 및 금속 하드 마스크 층(286) 위의 반도체 질화물 층(288)을 포함할 수 있다. 금속 하드 마스크 층(286)은 티타늄 질화물을 포함할 수 있고 반도체 질화물 층(288)은 실리콘 질화물을 포함할 수 있다. 제 2 하드 마스크 층(287)의 성막 후에, 포토리소그래피 및 에칭 프로세스가 수행되어 제 2 하드 마스크 층(287)을 패터닝하여 제 2 패터닝된 하드 마스크(287)를 형성하여 게이트 구조물(240) 바로 위의 후면 유전체 층(280)의 영역을 노출시킬 수 있다. 일부 예에서, 포토레지스트 층은 제 2 하드 마스크 층(287) 위에 성막된다. 포토레지스트 층을 패터닝하기 위해, 포토레지스트 층은 포토마스크로부터 반사되거나 포토마스크를 투과하는 복사선에 노광되고, 노광 후 베이크 프로세스에서 베이크되고, 현상액에서 현상된다. 그 후, 패터닝된 포토레지스트 층은 제 2 하드 마스크 층(287)을 에칭하기 위해 에칭 마스크로서 도포되고, 이에 의해 제 2 패터닝된 하드 마스크(287)가 형성된다. 도 12를 참조하면, 제 2 패터닝된 하드 마스크(287)는 게이트 구조물(240) 바로 위의 후면 유전체 층(280)의 영역과 수직으로 정렬된 제 2 마스크 개구(290)를 포함한다. 본 개시에 따르면, 제 2 패터닝된 하드 마스크(287)는 후면 유전체 층(280) 및 격리 피처(204)의 다른 영역을 마스킹하는 기능을 한다.
도 1 및 도 13을 참조하면, 방법(100)은 제 2 마스크 개구(290)에 노출된 후면 유전체 층(280)이 후면 게이트 콘택 개구(292)에서 게이트 구조물(240)를 노출시키기 위해 선택적으로 제거되는 블록(120)을 포함한다. 후면 유전체 층(280)의 선택적 제거는 건식 에칭 프로세스를 사용하여 수행된다. 메사 구조물을 에치백하기 위한 예시적인 선택적 건식 에칭 프로세스는 육플루오르화 황(SF6), 사플루오르화 탄소(CF4), 삼플루오르화 질소(NF3), 기타 불소 함유 가스, 산소(O2) 또는 이들의 혼합물을 포함할 수 있다. 일부 실시예에서, 유전체 플러그(284)의 조성 또는 라이너(278)의 조성이 후면 유전체 층(280)의 조성과 상이하다. 이는 후면 유전체 층(280)의 노출된 부분이 라이너(278) 또는 유전체 플러그(284)를 손상시키지 않고 선택적으로 제거될 수 있도록 한다. 이와 관련하여, 블록(120)에서 후면 유전체 층(280)의 제거는 자기 정렬된다. 도 13에 도시된 바와 같이, 블록(120)에서의 에칭 프로세스는 게이트 구조물(240)의 게이트 전극 층(246)이 후면 게이트 콘택 개구(292)에서 노출될 때까지 수행된다. 즉, 블록(120)에서의 에칭 프로세스는 또한 게이트 유전체 층(244) 및 계면 층(242)을 제거한다. 후면 게이트 콘택 개구(292)의 형성 후에, 제 2 패터닝된 하드 마스크 층(287)은 선택적 에칭에 의해 제거된다.
도 1 및 도 14에 도시된 바와 같이, 방법(100)은 후면 게이트 콘택(294)이 후면 게이트 콘택 개구(292)에 형성되는 블록(122)을 포함한다. 블록(122)에서, 금속 충전 재료는 후면 게이트 콘택 개구(292) 위를 포함한, 워크피스(200)의 후면(BS) 위에 성막될 수 있다. 금속 충전 재료는 텅스텐(W), 루테늄(Ru), 코발트(Co), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 몰리브덴(Mo) 또는 알루미늄(Al)을 포함할 수 있고 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD)을 사용하여 성막될 수 있다. 일부 실시예에서, 후면 게이트 콘택(294)은 후면 게이트 콘택(294)의 측벽을 따라 배치된 배리어 층(295)(도 17에 도시됨)을 선택적으로 포함할 수 있다. 선택적인 배리어 층(295)은 실리콘 질화물 또는 티타늄 질화물을 포함할 수 있다. CMP 프로세스와 같은 평탄화 프로세스는 금속 충전 재료의 성막에 후속되어 과잉 재료를 제거하고 평평한 상부 표면을 제공 할 수 있다. 블록(122)에서의 동작의 종료시에, 후면 게이트 콘택(294)은 게이트 구조물(240)의 게이트 전극 층(246)에 커플링되고 그와 직접 접촉한다. 일부 대안적인 실시예에서, 블록(120)에서의 에칭은 게이트 전극 층(246)의 일부분을 제거하고 게이트 전극 층(246) 내에 리세스를 형성할 수 있다. 그 결과, 도 18에 도시된 연장된 후면 게이트 콘택(2940)이 형성될 수 있다. 또 다른 일부 실시예에서, 블록(120)에서의 에칭은 또한 라이너(278)의 상단 에지를 적당히 에칭하고, 도 19에 도시된 테이퍼드 후면 게이트 콘택(2942)이 형성될 수 있다. 테이퍼드 후면 게이트 콘택(2942)은 라이너(278)의 칩핑(chipping)으로 인해 게이트 전극 층(246)에 인접한 더 작은 단부 표면 및 게이트 전극 층(246)으로부터 떨어진 더 큰 단부 표면을 포함한다. 게이트 전극 층(246)과의 계면으로부터 후면 도전성 피처(후술됨)와의 계면까지 측정된 바와 같이, 후면 게이트 콘택(294)은 약 6 nm 내지 약 50 nm의 높이를 가질 수 있다.
도 1, 도 15 및 도 16을 참조하면, 방법(100)은 후면 게이트 콘택(294) 및 후면 소스/드레인 콘택(274)에 적어도 하나의 후면 도전성 피처가 커플링되는 블록(124)을 포함한다. 도 15 및 도 16은 도 14에 도시된 워크피스(200)의 부분 평면도이며, 제 1 후면 게이트 콘택(294-1), 제 2 후면 게이트 콘택(294-2), 제 1 후면 소스/드레인 콘택(274-1) 및 제 2 후면 소스/드레인 콘택(274-2)과 같은 추가 피처를 포함할 수 있다. 적어도 하나의 후면 도전성 피처의 형성은 절연 층(300)을 성막하는 것, 절연 층(300)을 패터닝하여 트렌치를 형성하는 것, 및 트렌치 내에 적어도 하나의 도전성 피처를 형성하는 것을 포함할 수 있다. 절연 층(300)은 전술 한 ILD 층과 유사한 조성을 가질 수 있다. 절연 층(300)은 테트라에틸오르토실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG) 및/또는 기타 적절한 유전체 재료와 같은 도핑된 실리콘 산화물을 포함할 수 있다. 절연 층(300)은 후면 유전체 층(280), 후면 소스/드레인 콘택, 격리 피처(204), 라이너(278) 및 후면 게이트 콘택 위를 포함한, 워크피스(200)의 후면(BS) 위에 성막된다. 그 후, 트렌치가 절연 층(300)에서 패터닝되어 후면 게이트 콘택(294) 또는 후면 소스/드레인 콘택(274)을 선택적으로 노출시킨다. 그 후, 금속 충전 재료가 트렌치에 성막되어 적어도 하나의 후면 도전성 피처를 형성한다. 일부 실시예에서, 적어도 하나의 후면 도전성 피처의 금속 충전 재료는 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 텅스텐(W), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 또는 이들의 조합을 포함할 수 있다. 일부 구현예에서, 금속 충전 재료를 절연 층으로부터 분리하기 위해 금속 충전 재료를 성막하기 전에 배리어 층이 선택적으로 성막될 수 있다. 배리어 층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 코발트 질화물(CoN), 니켈 질화물(NiN) 또는 텅스텐 질화물(WN)을 포함할 수 있다. 배리어 층이 형성될 때, 배리어 층 및 금속 충전 재료는 둘 다 적어도 하나의 후면 도전성 피처의 부분으로 간주될 수 있다. 배리어 층 및 금속 충전 층은 PVD, CVD, ALD 또는 무전해 도금을 사용하여 성막될 수 있다. CMP 프로세스와 같은 평탄화 프로세스는 절연 층 위의 과잉 재료를 제거하기 위해 수행될 수 있다. 명시적으로 도시되지는 않았지만, 추가 상호접속 구조물이 절연 층(300) 및 적어도 하나의 후면 도전성 피처 위에 형성될 수 있다.
도 15에 나타낸 일부 실시예에서, 적어도 하나의 후면 도전성 피처는 제 1 후면 도전성 피처(302) 및 제 2 후면 도전성 피처(304)를 포함한다. 제 1 후면 도전성 피처(302)는 제 1 후면 게이트 콘택(294-1) 및 제 1 후면 소스/드레인 콘택(274-1)에 전기적으로 커플링되어 이들을 상호접속시킨다. 제 2 후면 도전성 피처(304)는 제 2 후면 게이트 콘택(294-2) 및 제 2 후면 소스/드레인 콘택(274-2)에 전기적으로 커플링되어 이들을 상호접속시킨다. 제 1 후면 도전성 피처(302) 및 제 2 후면 도전성 피처(304) 각각은 Y 방향을 따라 격리 피처(204) 위에 걸쳐있다. 도 15에서, Z 방향을 따라 보았을 때, 제 1 후면 게이트 콘택(294-1)은 라이너(278), 유전체 플러그(284) 및 후면 유전체 층(280)에 의해 제 2 후면 소스/드레인 콘택(274-2)과 이격되어 있다. 도 16에 도시된 일부 다른 실시예에서, 적어도 하나의 후면 도전성 피처는 제 3 후면 도전성 피처(306)를 포함한다. 제 3 후면 도전성 피처(306)는 제 1 후면 게이트 콘택(294-1), 제 1 후면 소스/드레인 콘택(294-1), 제 2 후면 게이트 콘택(294-2) 및 제 2 후면 소스/드레인 콘택(274-2)에 전기적으로 커플링되어 이들 모두를 상호접속시킨다.
본 개시의 실시예는 이점을 제공한다. 예를 들어, 본 개시의 방법은 게이트 구조물에 직접 커플링된 후면 게이트 콘택을 형성한다. 후면 게이트 콘택의 도입은 반도체 구조물의 후면에 추가 상호접속 구조물 및 라우팅을 가능하게 하여 전면의 금속 라인 수를 감소시킨다. 예를 들어, 후면 도전성 피처는 후면 게이트 콘택을 후면 소스/드레인 콘택에 국부적으로 접속할 수 있다. 추가로, 본 개시 내용의 방법은 반도체 메사 구조물을 유전체 층으로 대체하여 벌크 기판을 관통하는 또는 이를 통하는 오프-상태 누설 전류를 감소시킨다.
하나의 예시적인 양상에서, 본 개시는 반도체 구조물에 관한 것이다. 반도체 구조물은 제 1 나노 구조물, 제 1 나노 구조물 각각의 주의를 감싸고 격리 구조물 위에 배치된 제 1 게이트 구조물, 및 제 1 나노 구조물 아래에 그리고 격리 구조물에 인접하게 배치된 후면 게이트 콘택을 포함한다. 제 1 게이트 구조물의 하단 표면은 후면 게이트 콘택과 직접 접촉한다.
일부 실시예에서, 반도체 구조물은 제 2 나노 구조물, 제 2 나노 구조물 각각의 주위를 감싸고 격리 구조물 위에 배치된 제 2 게이트 구조물, 및 제 2 나노 구조물 위에 배치되고 격리 구조물로부터 떨어져 있는 전면 게이트 콘택을 더 포함할 수 있다. 제 2 게이트 구조물은 전면 게이트 콘택에 전기적으로 커플링된다. 일부 구현예에서, 전면 게이트 콘택은 게이트 캡 층을 통해 제 2 게이트 구조물에 전기적으로 커플링된다. 일부 예에서, 반도체 구조물은 제 2 나노 구조물의 단부 표면에 커플링된 제 1 소스/드레인 피처, 및 제 2 나노 구조물 아래에 그리고 격리 구조물에 인접하게 배치된 후면 소스/드레인 콘택을 더 포함할 수 있다. 후면 소스/드레인 콘택은 제 1 소스/드레인 피처에 전기적으로 커플링된다. 일부 실시예에서, 반도체 구조물은 제 1 나노 구조물과 제 2 나노 구조물 사이에 개재되고 그들에 커플링된 제 2 소스/드레인 피처, 및 제 2 소스/드레인 피처 아래에 배치된 유전체 플러그를 더 포함할 수 있다. 유전체 플러그는 격리 구조물 및 후면 게이트 콘택에 인접하게 있다. 일부 실시예에서, 반도체 구조물은 후면 게이트 콘택과 격리 구조물 사이로부터 후면 게이트 콘택과 유전체 플러그 사이까지 연장되는 라이너를 더 포함할 수 있다. 일부 예에서, 유전체 플러그 및 격리 구조물은 실리콘 산화물을 포함하고 라이너는 실리콘 질화물을 포함한다. 일부 실시예에서, 제 2 나노 구조물은 후면 유전체 층 위에 배치된다. 일부 구현예에서, 후면 유전체 층은 라이너에 의해 유전체 플러그 및 격리 구조물로부터 이격되어 있다. 일부 예에서, 유전체 플러그 및 후면 유전체 층은 실리콘 산화물을 포함하고 라이너는 실리콘 질화물을 포함한다.
또다른 예시적인 양상에서, 본 개시는 반도체 구조물에 관한 것이다. 반도체 구조물은 제 1 복수의 나노 구조물, 제 1 복수의 나노 구조물 각각의 주위를 감싸는 제 1 게이트 구조물, 제 1 게이트 구조물의 상단 표면에 배치된 제 1 캡 층, 제 1 게이트 구조물의 하단 표면과 직접 접촉하는 후면 게이트 콘택 - 하단 표면은 상단 표면에 반대임 - , 제 2 복수의 나노 구조물, 제 2 복수의 나노 구조물 각각의 주위를 감싸는 제 2 게이트 구조물, 제 2 게이트 구조물 상에 배치된 제 2 캡 층, 및 제 2 캡 층과 직접 접촉하는 전면 게이트 콘택을 포함한다.
일부 실시예에서, 후면 게이트 콘택은 제 1 게이트 구조물로 부분적으로 연장된다. 일부 구현예에서, 반도체 구조물은 제 1 복수의 나노 구조물과 제 2 복수의 나노 구조물 사이에 배치되고 그들과 직접 접촉하는 제 1 소스/드레인 피처, 및 제 2 복수의 나노 구조물과 직접 접촉하는 제 2 소스/드레인 피처를 더 포함할 수 있다. 제 2 복수의 나노 구조물은 제 1 소스/드레인 피처와 제 2 소스/드레인 피처 사이에서 연장된다. 일부 구현예에서, 반도체 구조물은 제 1 소스/드레인 피처 아래에 배치된 유전체 플러그, 및 제 2 소스/드레인 피처 아래에 배치된 후면 소스/드레인 콘택을 더 포함할 수 있다. 일부 예에서, 유전체 플러그는 라이너에 의해 후면 게이트 콘택로부터 이격된다. 유전체 플러그는 실리콘 산화물을 포함하고 라이너는 실리콘 질화물을 포함한다. 일부 실시예에서, 후면 소스/드레인 콘택은 제 2 소스/드레인 피처로 부분적으로 연장된다.
또다른 예시적인 양상에서, 본 개시는 방법에 관한 것이다. 방법은 제 1 메사 구조물 위에 배치된 제 1 나노 구조물, 제 2 메사 구조물 위에 배치된 제 2 나노 구조물, 제 1 나노 구조물 주위를 감싸는 제 1 게이트 구조물, 제 2 나노 구조물 주위를 감싸는 제 2 게이트 구조물, 제 1 나노 구조물과 제 2 나노 구조물 사이에 개재된 제 1 소스/드레인 피처, 제 2 나노 구조물에 의해 제 1 소스/드레인 피처로부터 이격된 제 2 소스/드레인 피처, 제 1 소스/드레인 피처 아래에 그리고 제 1 메사 구조물과 제 2 메사 구조물 사이에 있는 제 1 더미 에피택셜 플러그, 및 제 2 소스/드레인 피처 아래에 그리고 제 2 메사 구조물에 인접하게 있는 제 2 더미 에피택셜 플러그를 포함하는 워크피스를 수용하는 단계를 포함한다. 방법은 제 2 더미 에피택셜 플러그를 후면 소스/드레인 콘택으로 대체하는 단계, 제 1 메사 구조물을 후면 유전체 피처로 대체하는 단계, 제 1 더미 에피택셜 플러그를 유전체 플러그로 대체하는 단계, 및 후면 유전체 피처를 제 1 게이트 구조물과 직접 접촉하는 후면 게이트 콘택으로 대체하는 단계를 더 포함한다.
일부 실시예에서, 제 1 메사 구조물 및 제 2 메사 구조물은 실리콘을 포함한다. 제 1 더미 에피택셜 플러그 및 제 2 더미 에피택셜 플러그는 실리콘 게르마늄을 포함한다. 일부 구현예에서, 제 1 메사 구조물을 대체하는 단계는, 제 1 메사 구조물을 선택적으로 제거하는 단계, 워크피스 위에 라이너를 성막하는 단계, 및 라이너를 성막한 후에 라이너 위에 후면 유전체 피처를 형성하는 단계를 포함한다. 일부 예에서, 후면 유전체 피처를 대체하는 단계는 후면 유전체 피처를 선택적으로 제거하는 단계, 후면 유전체 피처를 선택적으로 제거한 후에, 라이너를 이방성으로 에칭하여 후면 게이트 콘택 개구를 형성하여 제 1 게이트 구조물을 노출시키는 단계, 및 후면 게이트 콘택 개구 내에 후면 게이트 콘택을 형성하는 단계를 포함한다.
전술한 내용은 이 분야의 기술자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 약술한다. 이 분야의 기술자들은 본 개시를 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 쉽게 사용할 수 있다는 것을 이해할 것이다. 이 분야의 기술자들은 또한 그러한 등가의 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않으며, 그들이 본 개시의 사상 및 범위로부터 벗어나지 않고 다양한 변경들, 치환들 및 개조들을 행할 수 있다는 것을 또한 이해해야 한다.
실시예
1. 반도체 구조물에 있어서,
제 1 나노 구조물;
상기 제 1 나노 구조물 각각의 주위를 감싸고(wrapping) 격리 구조물 위에 배치된 제 1 게이트 구조물; 및
상기 제 1 나노 구조물 아래에 그리고 상기 격리 구조물에 인접하게 배치된 후면 게이트 콘택
을 포함하고,
상기 제 1 게이트 구조물의 하단 표면은 상기 후면 게이트 콘택과 직접 접촉하는 것인, 반도체 구조물.
2. 제 1 항에 있어서,
제 2 나노 구조물;
상기 제 2 나노 구조물 각각의 주위를 감싸고 상기 격리 구조물 위에 배치된 제 2 게이트 구조물; 및
상기 제 2 나노 구조물 위에 배치되고 상기 격리 구조물로부터 떨어져 있는 전면 게이트 콘택
을 더 포함하고,
상기 제 2 게이트 구조물은 상기 전면 게이트 콘택에 전기적으로 커플링되는 것인, 반도체 구조물.
3. 제 2 항에 있어서,
상기 전면 게이트 콘택은 게이트 캡 층을 통해 상기 제 2 게이트 구조물에 전기적으로 커플링되는 것인, 반도체 구조물.
4. 제 2 항에 있어서,
상기 제 2 나노 구조물의 단부 표면에 커플링된 제 1 소스/드레인 피처; 및
상기 제 2 나노 구조물 아래에 그리고 상기 격리 구조물에 인접하게 배치된 후면 소스/드레인 콘택
을 더 포함하고,
상기 후면 소스/드레인 콘택은 상기 제 1 소스/드레인 피처에 전기적으로 커플링되는 것인, 반도체 구조물.
5. 제 2 항에 있어서,
상기 제 1 나노 구조물과 상기 제 2 나노 구조물 사이에 개재되고 그들에 커플링된 제 2 소스/드레인 피처; 및
상기 제 2 소스/드레인 피처 아래에 배치된 유전체 플러그
를 더 포함하고,
상기 유전체 플러그는 상기 격리 구조물 및 상기 후면 게이트 콘택에 인접하게 있는 것인, 반도체 구조물
6. 제 5 항에 있어서,
상기 후면 게이트 콘택과 상기 격리 구조물 사이로부터 상기 후면 게이트 콘택과 상기 유전체 플러그 사이까지 연장되는 라이너
를 더 포함하는, 반도체 구조물.
7. 제 6 항에 있어서,
상기 유전체 플러그 및 상기 격리 구조물은 실리콘 산화물을 포함하고,
상기 라이너는 실리콘 질화물을 포함하는 것인, 반도체 구조물.
8. 제 5 항에 있어서,
상기 제 2 나노 구조물은 후면 유전체 층 위에 배치되는 것인, 반도체 구조물.
9. 제 8 항에 있어서,
상기 후면 유전체 층은 라이너에 의해 상기 유전체 플러그 및 상기 격리 구조물로부터 이격되어 있는 것인, 반도체 구조물.
10. 제 9 항에 있어서,
상기 유전체 플러그 및 상기 후면 유전체 층은 실리콘 산화물을 포함하고,
상기 라이너는 실리콘 질화물을 포함하는 것인, 반도체 구조물.
11. 반도체 구조물에 있어서,
제 1 복수의 나노 구조물;
상기 제 1 복수의 나노 구조물 각각의 주위를 감싸는 제 1 게이트 구조물;
상기 제 1 게이트 구조물의 상단 표면 상에 배치된 제 1 캡 층;
상기 제 1 게이트 구조물의 하단 표면과 직접 접촉하는 후면 게이트 콘택 - 상기 하단 표면은 상기 상단 표면과 반대임 - ;
제 2 복수의 나노 구조물;
상기 제 2 복수의 나노 구조물 각각의 주위를 감싸는 제 2 게이트 구조물;
상기 제 2 게이트 구조물 상에 배치된 제 2 캡 층; 및
상기 제 2 캡 층과 직접 접촉하는 전면 게이트 콘택
을 포함하는, 반도체 구조물.
12. 제 11 항에 있어서,
상기 후면 게이트 콘택은 상기 제 1 게이트 구조물로 부분적으로 연장되는 것인, 반도체 구조물.
13. 제 11 항에 있어서,
상기 제 1 복수의 나노 구조물과 상기 제 2 복수의 나노 구조물 사이에 배치되고 그들과 직접 접촉하는 제 1 소스/드레인 피처; 및
상기 제 2 복수의 나노 구조물과 직접 접촉하는 제 2 소스/드레인 피처
를 더 포함하고,
상기 제 2 복수의 나노 구조물은 상기 제 1 소스/드레인 피처와 제 2 소스/드레인 피처 사이에서 연장되는 것인, 반도체 구조물.
14. 제 13 항에 있어서,
상기 제 1 소스/드레인 피처 아래에 배치된 유전체 플러그; 및
상기 제 2 소스/드레인 피처 아래에 배치된 후면 소스/드레인 콘택
을 더 포함하는, 반도체 구조물
15. 제 14 항에 있어서,
상기 유전체 플러그는 라이너에 의해 상기 후면 게이트 콘택으로부터 이격되고,
상기 유전체 플러그는 실리콘 산화물을 포함하고,
상기 라이너는 실리콘 질화물을 포함하는 것인, 반도체 구조물.
16. 제 14 항에 있어서,
상기 후면 소스/드레인 콘택은 상기 제 2 소스/드레인 피처로 부분적으로 연장되는 것인, 반도체 구조물.
17. 방법에 있어서,
워크피스를 수용하는 단계 - 상기 워크피스는,
제 1 메사 구조물 위에 배치된 제 1 나노 구조물,
제 2 메사 구조물 위에 배치된 제 2 나노 구조물,
제 1 나노 구조물 주위를 감싸는 제 1 게이트 구조물,
제 2 나노 구조물 주위를 감싸는 제 2 게이트 구조물,
상기 제 1 나노 구조물과 상기 제 2 나노 구조물 사이에 개재된 제 1 소스/드레인 피처,
상기 제 2 나노 구조물에 의해 상기 제 1 소스/드레인 피처로부터 이격된 제 2 소스/드레인 피처,
상기 제 1 소스/드레인 피처 아래에 그리고 상기 제 1 메사 구조물과 상기 제 2 메사 구조물 사이에 있는 제 1 더미 에피택셜 플러그, 및
상기 제 2 소스/드레인 피처 아래에 그리고 상기 제 2 메사 구조물에 인접하게 있는 제 2 더미 에피택셜 플러그를 포함함 - ;
상기 제 2 더미 에피택셜 플러그를 후면 소스/드레인 콘택으로 대체하는 단계;
상기 제 1 메사 구조물을 후면 유전체 피처로 대체하는 단계;
상기 제 1 더미 에피택셜 플러그를 유전체 플러그로 대체하는 단계; 및
상기 후면 유전체 피처를 제 1 게이트 구조물과 직접 접촉하는 후면 게이트 콘택으로 대체하는 단계
를 포함하는, 방법.
18. 제 17 항에 있어서,
상기 제 1 메사 구조물 및 상기 제 2 메사 구조물은 실리콘을 포함하고,
상기 제 1 더미 에피택셜 플러그 및 상기 제 2 더미 에피택셜 플러그는 실리콘 게르마늄을 포함하는 것인, 방법.
19. 제 17 항에 있어서,
상기 제 1 메사 구조물을 대체하는 단계는,
제 1 메사 구조물을 선택적으로 제거하는 단계,
상기 워크피스 위에 라이너를 성막하는 단계, 및
상기 라이너를 성막한 후에, 상기 라이너 위에 상기 후면 유전체 피처를 형성하는 단계를 포함하는 것인, 방법.
20. 제 19 항에 있어서,
상기 후면 유전체 피처를 대체하는 단계는,
상기 후면 유전체 피처를 선택적으로 제거하는 단계.
상기 후면 유전체 피처를 선택적으로 제거한 후에, 상기 라이너를 이방성으로 에칭하여 후면 게이트 콘택 개구를 형성하여 제 1 게이트 구조물을 노출시키는 단계, 및
상기 후면 게이트 콘택 개구 내에 상기 후면 게이트 콘택을 형성하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    제 1 나노 구조물;
    상기 제 1 나노 구조물 각각의 주위를 감싸고(wrapping) 격리 구조물 위에 배치된 제 1 게이트 구조물; 및
    상기 제 1 나노 구조물 아래에 그리고 상기 격리 구조물에 인접하게 배치된 후면 게이트 콘택
    을 포함하고,
    상기 제 1 게이트 구조물의 하단 표면은 상기 후면 게이트 콘택과 직접 접촉하는 것인, 반도체 구조물.
  2. 제 1 항에 있어서,
    제 2 나노 구조물;
    상기 제 2 나노 구조물 각각의 주위를 감싸고 상기 격리 구조물 위에 배치된 제 2 게이트 구조물; 및
    상기 제 2 나노 구조물 위에 배치되고 상기 격리 구조물로부터 떨어져 있는 전면 게이트 콘택
    을 더 포함하고,
    상기 제 2 게이트 구조물은 상기 전면 게이트 콘택에 전기적으로 커플링되는 것인, 반도체 구조물.
  3. 제 2 항에 있어서,
    상기 전면 게이트 콘택은 게이트 캡 층을 통해 상기 제 2 게이트 구조물에 전기적으로 커플링되는 것인, 반도체 구조물.
  4. 제 2 항에 있어서,
    상기 제 2 나노 구조물의 단부 표면에 커플링된 제 1 소스/드레인 피처; 및
    상기 제 2 나노 구조물 아래에 그리고 상기 격리 구조물에 인접하게 배치된 후면 소스/드레인 콘택
    을 더 포함하고,
    상기 후면 소스/드레인 콘택은 상기 제 1 소스/드레인 피처에 전기적으로 커플링되는 것인, 반도체 구조물.
  5. 제 2 항에 있어서,
    상기 제 1 나노 구조물과 상기 제 2 나노 구조물 사이에 개재되고 그들에 커플링된 제 2 소스/드레인 피처; 및
    상기 제 2 소스/드레인 피처 아래에 배치된 유전체 플러그
    를 더 포함하고,
    상기 유전체 플러그는 상기 격리 구조물 및 상기 후면 게이트 콘택에 인접하게 있는 것인, 반도체 구조물
  6. 제 5 항에 있어서,
    상기 후면 게이트 콘택과 상기 격리 구조물 사이로부터 상기 후면 게이트 콘택과 상기 유전체 플러그 사이까지 연장되는 라이너
    를 더 포함하는, 반도체 구조물.
  7. 제 5 항에 있어서,
    상기 제 2 나노 구조물은 후면 유전체 층 위에 배치되는 것인, 반도체 구조물.
  8. 제 7 항에 있어서,
    상기 후면 유전체 층은 라이너에 의해 상기 유전체 플러그 및 상기 격리 구조물로부터 이격되어 있는 것인, 반도체 구조물.
  9. 반도체 구조물에 있어서,
    제 1 복수의 나노 구조물;
    상기 제 1 복수의 나노 구조물 각각의 주위를 감싸는 제 1 게이트 구조물;
    상기 제 1 게이트 구조물의 상단 표면 상에 배치된 제 1 캡 층;
    상기 제 1 게이트 구조물의 하단 표면과 직접 접촉하는 후면 게이트 콘택 - 상기 하단 표면은 상기 상단 표면과 반대임 - ;
    제 2 복수의 나노 구조물;
    상기 제 2 복수의 나노 구조물 각각의 주위를 감싸는 제 2 게이트 구조물;
    상기 제 2 게이트 구조물 상에 배치된 제 2 캡 층; 및
    상기 제 2 캡 층과 직접 접촉하는 전면 게이트 콘택
    을 포함하는, 반도체 구조물.
  10. 방법에 있어서,
    워크피스를 수용하는 단계 - 상기 워크피스는,
    제 1 메사 구조물 위에 배치된 제 1 나노 구조물,
    제 2 메사 구조물 위에 배치된 제 2 나노 구조물,
    제 1 나노 구조물 주위를 감싸는 제 1 게이트 구조물,
    제 2 나노 구조물 주위를 감싸는 제 2 게이트 구조물,
    상기 제 1 나노 구조물과 상기 제 2 나노 구조물 사이에 개재된 제 1 소스/드레인 피처,
    상기 제 2 나노 구조물에 의해 상기 제 1 소스/드레인 피처로부터 이격된 제 2 소스/드레인 피처,
    상기 제 1 소스/드레인 피처 아래에 그리고 상기 제 1 메사 구조물과 상기 제 2 메사 구조물 사이에 있는 제 1 더미 에피택셜 플러그, 및
    상기 제 2 소스/드레인 피처 아래에 그리고 상기 제 2 메사 구조물에 인접하게 있는 제 2 더미 에피택셜 플러그를 포함함 - ;
    상기 제 2 더미 에피택셜 플러그를 후면 소스/드레인 콘택으로 대체하는 단계;
    상기 제 1 메사 구조물을 후면 유전체 피처로 대체하는 단계;
    상기 제 1 더미 에피택셜 플러그를 유전체 플러그로 대체하는 단계; 및
    상기 후면 유전체 피처를 제 1 게이트 구조물과 직접 접촉하는 후면 게이트 콘택으로 대체하는 단계
    를 포함하는, 방법.
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