CN114628328A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN114628328A
CN114628328A CN202210083536.9A CN202210083536A CN114628328A CN 114628328 A CN114628328 A CN 114628328A CN 202210083536 A CN202210083536 A CN 202210083536A CN 114628328 A CN114628328 A CN 114628328A
Authority
CN
China
Prior art keywords
backside
gate
source
nanostructure
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210083536.9A
Other languages
English (en)
Inventor
苏焕杰
谌俊元
游力蓁
黄麟淯
张罗衡
庄正吉
王志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114628328A publication Critical patent/CN114628328A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • General Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供了半导体结构及其形成方法。根据一个实施例，半导体结构包括：第一纳米结构；第一栅极结构，包裹第一纳米结构中的每个并且设置在隔离结构上方；以及背侧栅极接触件，设置在第一纳米结构下方并且与隔离结构相邻。第一栅极结构的底面与背侧栅极接触件直接接触。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演进过程中，功能密度(即每个芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小还增加了处理和制造IC的复杂性。
在IC设计中，多个器件可以组合在一起作为单元或标准单元以执行某些电路功能。这样的单元或标准单元可以执行逻辑运算，诸如NAND、AND、OR、NOR或反相器，或者用作存储器单元，诸如静态随机存取存储器(SRAM)单元。互连单元的金属线的数量是确定单元的尺寸(诸如单元高度)的因素。一些现有技术已经包括背侧源极/漏极接触件，以努力减少前侧金属线。虽然至半导体器件的现有的接触结构对于它们的预期目的通常已经足够，但是它们不是在所有方面都令人满意。
发明内容
本发明的实施例提供了一种半导体结构，包括：第一纳米结构；第一栅极结构，包裹所述第一纳米结构中的每个并且设置在隔离结构上方；以及背侧栅极接触件，设置在所述第一纳米结构下方并且与所述隔离结构相邻，其中，所述第一栅极结构的底面与所述背侧栅极接触件直接接触。
本发明的又一实施例提供了一种半导体结构，包括：第一多个纳米结构；第一栅极结构，包裹所述第一多个纳米结构中的每个；第一覆盖层，设置在所述第一栅极结构的顶面上；背侧栅极接触件，与所述第一栅极结构的底面直接接触，所述底面与所述顶面相对；第二多个纳米结构；第二栅极结构，包裹所述第二多个纳米结构中的每个；第二覆盖层，设置在所述第二栅极结构上；以及前侧栅极接触件，与所述第二覆盖层直接接触。
本发明的又一实施例提供了一种形成半导体结构的方法，包括：接收工件，所述工件包括：第一纳米结构，设置在第一台面结构上方，第二纳米结构，设置在第二台面结构上方，第一栅极结构，包裹所述第一纳米结构，第二栅极结构，包裹所述第二纳米结构，第一源/漏极部件，夹在所述第一纳米结构和所述第二纳米结构之间，第二源极/漏极部件，通过所述第二纳米结构与所述第一源极/漏极部件间隔开，第一伪外延插塞，位于所述第一源极/漏极部件下方并且位于所述第一台面结构和所述第二台面结构之间，和第二伪外延插塞，位于所述第二源极/漏极部件下方并且与所述第二台面结构相邻；用背侧源极/漏极接触件替换所述第二伪外延插塞；用背侧介电部件替换所述第一台面结构；用介电插塞替换所述第一伪外延插塞；以及用与所述第一栅极结构直接接触的背侧栅极接触件替换所述背侧介电部件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一个或多个方面的用于形成具有背侧接触件的半导体器件的方法的流程图。
图2至图16示出了根据本发明的一个或多个方面在根据图1的方法的制造工艺期间工件的局部立体图或局部顶视图。
图17至图21示出了根据本发明的一个或多个方面的使用图1的方法制造的可选半导体结构的局部立体图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
此外，当用“约”、“近似”等描述数值或数值范围时，该术语旨在涵盖在合理范围内的数值，考虑到如本领域的普通技术人员理解的在制造期间固有地出现的变化。例如，基于与制造具有与该数值相关联的特性的部件相关联的已知制造公差，数值或数值范围涵盖包括所描述的数值的合理范围，诸如在所描述的数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.25nm至5.75nm的尺寸范围，其中本领域的普通技术人员已知与沉积材料层相关联的制造公差为+/-15％。更进一步地，本发明可以在各个示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，其本身并不规定所讨论的各个实施例和/或配置之间的关系。
随着集成电路(IC)技术朝着更小的技术节点发展，已经引入了多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET或多栅极器件)以通过增加栅极-沟道耦合、减小断态电流并且减少短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构或其部分的器件。鳍式FET(finFET)和多桥沟道(MBC)晶体管是多栅极器件的示例。MBC晶体管具有可以在沟道区域周围部分或完全延伸的栅极结构，以在两侧或更多侧上提供对沟道区域的访问。由于其栅极结构围绕沟道区域，因此MBC晶体管也可以称为围绕栅晶体管(SGT)或全环栅(GAA)晶体管。然而，缩小多栅极器件的尺寸只是其中一个难题。由于小型且密集封装的器件需要具有密集封装的导电部件的互连结构，因此减少一种尺寸衬底上的导电部件的数量成为另一个难题。密集封装的导电接触件的形成可能具有挑战性，并且相邻导电部件的紧邻可能影响器件性能。
本发明包括半导体结构，该半导体结构包括到栅极结构和源极/漏极部件的背侧接触件，以帮助单元内路由并且减少衬底的前侧上的金属线的数量。形成至栅极结构和源极/漏极部件区的背侧接触件的工艺可容易地集成。在一个实施例中，半导体结构包括与栅极结构直接接触的背侧栅极接触件(BVG)和电耦接至源极部件的背侧源极接触件(VB)。背侧导电部件(诸如背侧金属线)可以电耦接至背侧栅极接触件和背侧源极接触件中的一个或多个。
现在将参考附图更详细地描述本发明的各个方面。在这方面，图1是示出根据本发明的实施例的形成半导体器件的方法100的流程图。方法100仅是示例，并不旨在将本发明内容限制为方法100中明确说明的内容。可以在方法100之前、期间和之后提供附加步骤，并且对于该方法的附加实施例，可以替换、消除或重排所描述的一些步骤。为简单起见，本文并未详细描述所有步骤。下面结合图2至图16描述方法100，图2至图16是根据方法100的实施例在不同制造阶段的工件200的局部立体图或顶视图。因为工件200将在制造工艺结束时制造成半导体器件或半导体结构，根据上下文的需要，工件200也可以称为半导体器件200或半导体结构200。此外，在整个本申请中，除非另有说明，否则相同的附图标记表示相同的部件。关于包括MBC晶体管的半导体结构来描述本发明的实施例(包括方法100)。然而，本发明不限于此并且可以适用于包括其他类型的多栅极器件(诸如finFET)的半导体结构。
参考图1和图2，方法100包括框102，其中接收工件200。图2示出了工件200，工件200的前侧FS朝上并且背侧BS朝下。工件200已经接受了前侧工艺并且包括各种部件。在图2所示的实施例中，工件200包括衬底202。在一个实施例中，衬底202包括硅(Si)。在其他实施例中，衬底202还可以包括其他半导体材料，诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)、III-V族半导体或金刚石。工件200包括各种台面结构，诸如第一台面结构202-1、第二台面结构202-2或第三台面结构202-3，每个台面结构均由衬底202图案化并且可以共享与衬底202相同的组分。虽然在图2中示出了衬底202，但是在其他图中可以省略它，因为在背侧工艺开始时可以减薄或研磨体衬底202。参考图2，第一台面结构202-1和第二台面结构202-2通过隔离部件204彼此间隔开。在一些实施例中，隔离部件204沉积在形成在衬底202中的沟槽中。隔离部件204也可以称为浅沟槽隔离(STI)部件204。隔离部件204可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其他合适的材料。
参考图2，工件200包括多个垂直堆叠的沟道构件208(或纳米结构208)。每个沟道构件208可以具有不同的纳米级形状或结构，诸如纳米线、纳米片或纳米棒。在所描绘的实施例中，如图2所示，垂直堆叠的沟道构件208设置在第一台面结构202-1、第二台面结构202-2和第三台面结构202-3中的每个上方。在同一垂直层级上，第一台面结构202-1上方的沟道构件208和第二台面结构202-2上方的沟道构件208之间的间距可以在约14nm和约50nm之间。该间距也可以称为相邻有源区域之间的间距。沿着Z方向，沟道构件208中的每个可以具有在约4nm与约12nm之间的厚度。沟道构件208可以由类似于衬底202的材料的半导体材料形成。在一个实施例中，沟道构件208可以包括硅(Si)。每个沟道构件208由沿着Y方向延伸的栅极结构240包裹。每个栅极结构240可以包括界面层242、位于界面层242上方的栅极介电层244和位于栅极介电层244上方的栅电极层246。在一些实施例中，界面层242包括氧化硅。栅极介电层244也可以称为高k介电层，因为它由介电常数大于二氧化硅的介电常数(为约3.9)的介电材料形成。在一实施例中，栅极介电层244可包括氧化铪。可选地，栅极介电层244可以包括其他高K电介质，诸如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪铝(HfAlO)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其他合适的材料。栅电极层246可以包括单层或可选的多层结构，诸如具有选定功函数以提高器件性能的金属层(功函金属层)、衬垫层、润湿层、第一粘合层、金属合金或金属硅化物的各种组合。举例来说，栅电极层246可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其他难熔金属或其他合适的金属材料或它们的组合。在图2中，每个栅极结构240设置在台面结构和隔离部件204上方。
参考图2，工件200包括沿着最顶部沟道构件208之上或隔离部件204之上的栅极结构240的侧壁设置的栅极间隔件210。栅极间隔件210可以是单层或多层。在一些实施例中，栅极间隔件210可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅和/或它们的组合。在两个相邻的沟道构件208之间，内部间隔件部件220衬于栅极结构240的侧壁。内部间隔件部件220可以包括氧化硅、氮化硅、碳氧化硅、碳氮氧化硅、碳氮化硅、金属氮化物或合适的介电材料。沟道构件208的每个垂直堆叠件在两个源极/漏极部件230之间延伸。每个沟道构件208的一个端面耦接至一个源极/漏极部件230，并且每个沟道构件208的另一端面耦接至另一个源极/漏极部件230。根据待形成的MBC晶体管的导电类型，源极/漏极部件230可以是n型或p型。当它们是n型时，它们可以包括硅(Si)、磷掺杂的硅(Si:P)、砷掺杂的硅(Si:As)、锑掺杂的硅(Si:Sb)或其他合适的材料，并且可以在外延工艺期间通过引入n型掺杂剂(诸如磷(P)、砷(As)或锑(Sb))进行原位掺杂。当它们是p型时，它们可以包括锗(Ge)、镓掺杂的硅锗(SiGe:Ga)、硼掺杂的硅锗(SiGe:B)或其他合适的材料，并且可以在外延工艺期间通过引入p型掺杂剂(诸如硼(B)或镓(Ga))进行原位掺杂。
工件200还包括设置在源极部件230S和漏极部件230D上方的接触蚀刻停止层(CESL)232和设置在CESL 232上方的层间介电(ILD)层(未示出)。CESL 232可以包括氮化硅、氮氧化硅和/或本领域已知的其他材料。ILD层可以包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)和/或其他合适的介电材料)的材料。工件200中的源极/漏极部件230可以直接设置在伪外延插塞218或牺牲插塞218上方。每个牺牲插塞218延伸穿过衬底202以及隔离部件204。沿着X方向，每个牺牲塞218夹在两个台面结构之间。沿着Y方向，牺牲插塞218夹在隔离部件204(示出一个)的两个部分之间。在一些实施例中，牺牲插塞218可以由未掺杂的硅锗(SiGe)形成。沿着Z方向，牺牲插塞218可以具有在约25nm和约100nm之间的高度。在一些实施例中，选择牺牲插塞218和源极/漏极部件230的组分，使得可以选择性地去除或蚀刻牺牲插塞218而基本上不损坏源极/漏极部件230。例如，当n型MBC晶体管是期望的时，源极/漏极部件230由掺杂有n型掺杂剂的硅(Si)形成，并且牺牲插塞218由硅锗(SiGe)形成。由于锗(Ge)含量的减少，当蚀刻源极/漏极部件时，蚀刻牺牲插塞218(由硅锗(SiGe)形成)的蚀刻工艺可以减慢。当p型MBC晶体管是期望的时，源极/漏极部件230由掺杂有硼(B)的硅锗(SiGe)形成。由于硼(B)掺杂剂可以降低蚀刻速率，当蚀刻源极/漏极部件230时，蚀刻牺牲插塞218(由硅锗形成)的蚀刻工艺可以减慢。
在图2所示的一些实施例中，工件200包括设置在栅极结构240和栅极间隔件210上方的自对准覆盖(SAC)介电层254。SAC层254可以是单层或多层并且可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅和/或它们的组合。工件200还可以包括位于源极/漏极部件230上方的前侧源极/漏极接触件236。前侧源极/漏极接触件236可以包括氮化钛(TiN)、钽(Ta)、钛(Ti)、氮化钽(TaN)、钌(Ru)、钨(W)、钴(Co)、镍(Ni)、铜(Cu)、钼(Mo)，并且可以通过设置在源极/漏极部件230和前侧源极/漏极接触件236之间的界面处的硅化物部件(未明确示出)电耦接至源极/漏极部件230。硅化物部件可以包括硅化钛(TiSi)、硅化钨(WSi)、硅化铂(PtSi)、硅化钴(CoSi)、硅化镍(NiSi)或它们的组合。在一些实施例中，前侧源极/漏极接触件236仅形成在漏极部件上方。
在图2所示的一些实施例中，相邻的栅极结构240或相邻的源极/漏极部件230可以沿着Y方向由介电鳍206间隔开。介电鳍206可以为单层或多层且可以具有在约6nm与约26nm之间的Y方向宽度。当介电鳍206是如图2至图17所示的单层时，介电鳍206可以包括氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮氧化硅、硅、氧化铝、氧化铪、氧化钛、氧化锆、氧化钇、氧化锌或合适的介电材料。当介电鳍206为如图20所示的多层时，介电鳍206可包括外层2062和内层2064。在一些实施例中，外层2062的介电常数大于内层2064。在一些实施例中，外层由氧化铪、氧化锆、氧化铪铝、氧化铪硅、氧化铝或氧化锌形成，并且内层由氧化硅、碳氮化硅、碳氧化硅或碳氮氧化硅。外层2062用作抗蚀刻层以保护内层2064，并且内层2064用于减小寄生电容。位于沟道构件208和相邻介电鳍206之间的栅极结构240的部分可以称为金属栅极端帽。根据本发明，金属栅极端帽沿着Y方向的厚度可以在约4nm和约15nm之间。
栅极顶部金属层250可以设置在每个栅极结构240上方。栅极顶部金属层250可以包括钨(W)，并且当它没有被栅极切割部件252切断时可以用于互连相邻的栅极结构240。如图2所示，栅极切割部件252可以直接设置在介电鳍206上方，使得它们共同工作以电隔离两个相邻的栅极结构240(以及它们上方的栅极顶部金属层250)。工件200还包括设置在前侧源极/漏极接触件236和SAC层254上方的介电层256。前侧栅极接触件260延伸穿过介电层256和SAC层254以与栅极顶部金属层250直接接触并且电耦接至栅极顶部金属层250。栅极切割部件252可以包括氧化硅、氮化硅、氮氧化硅。介电层256可以是层间介电(ILD)层并且可以包括正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)和/或其他合适的介电材料)。沿着Z方向，栅极切割部件252可以具有在约6nm与约20nm之间的高度。换言之，栅极切割部件252可以比栅极结构240更进一步延伸至栅极顶部金属层250和SAC层254中多达约6nm至约20nm。如从栅极顶部金属层250到隔离部件204测量的，栅极结构240的高度可以在约8nm和约30nm之间。
在图21所示的一些可选实施例中，从工件200中省略了介电鳍206，并且图2中将由介电鳍206分隔开的栅极结构240可以是公共或连接栅极结构，该栅极结构包裹设置在两个台面结构上方的沟道构件208的两个不同垂直堆叠件。即，公共或连接栅极结构可以配置为激活两个MBC晶体管，而不是一个。
参考图1和图3，方法100包括框104，其中上下翻转工件200。为了上下翻转工件200，将载体衬底(未明确示出)接合至远离衬底202的工件200的前侧FS。在一些实施例中，载体衬底可以通过熔融接合、通过使用粘合层或它们的组合接合至工件200。在一些情况下，载体衬底可以由半导体材料(诸如硅)、蓝宝石、玻璃、聚合物材料或其他合适的材料形成。在使用熔融接合的实施例中，载体衬底包括底部氧化物层，并且工件200包括顶部氧化物层。在处理底部氧化物层和顶部氧化物层之后，将它们放置成彼此毛绒接触，以便在室温或高温下直接接合。一旦载体衬底接合至工件200，如图3所示，将工件200翻转。在翻转工件200之后，通过研磨和平面化技术减薄工件200的背侧BS，直到隔离部件204、牺牲插塞218、第一台面结构202-1、第二台面结构202-2和第三台面结构202-3暴露在工件200的背侧BS上，背侧BS现在面朝上。
参考图1和图4，方法100包括框106，其中保护层264选择性地形成在台面结构(诸如第一台面结构202-1、第二台面结构202-2或第三台面结构202-3)上方。在示例工艺中，选择性地回蚀刻台面结构(诸如第一台面结构202-1、第二台面结构202-2和第三台面结构202-3)，在工件200的背侧BS上方沉积介电材料，并且执行平坦化工艺以在台面结构上方形成保护层264。在一些实施例中，可以使用选择性蚀刻工艺(诸如选择性湿蚀刻工艺或选择性干蚀刻工艺)来执行框106处的回蚀刻。用于回蚀刻台面结构的示例选择性湿蚀刻工艺可以包括使用乙二胺邻苯二酚(EDP)、四甲基氢氧化铵(TMAH)、硝酸(HNO3)、氢氟酸(HF)、氨(NH3)、过氧化氢(H2O2)、氟化铵(NH4F)或合适的湿蚀刻剂。用于回蚀刻台面结构的示例选择性干蚀刻工艺可以包括六氟化硫(SF6)、氢气(H2)、氨气(NH3)、氟化氢(HF)、四氟化碳(CF4)、溴化氢(HBr)、氩气或它们的混合物。在一些实施方式中，回蚀刻是时间控制的，以将台面结构回蚀刻约5nm和约30nm之间的深度。在回蚀刻之后，可以在工件200的背侧BS上方沉积介电材料，诸如氧化硅。执行平坦化工艺，诸如化学机械抛光(CMP)工艺，以去除牺牲插塞218上方的过量介电材料。在一些实施例中，保护层264可以具有类似于隔离部件204的组分。在一个实施例中，保护层264由氧化硅形成并且沿着Z方向可以具有在约5nm和约30nm之间的厚度。
参考图1和图5，方法100包括框108，其中形成第一图案化硬掩模267以暴露牺牲插塞218。在示例工艺中，使用CVD在工件200的背侧BS上方毯式沉积第一硬掩模层267。第一硬掩模层267可以是单层或多层。在所描绘的实施例中，第一硬掩模层267是多层并且可以包括氮化物层266和位于氮化物层266上方的氧化物层268。在第一硬掩模层267的沉积之后，可以执行光刻和蚀刻工艺以图案化第一硬掩模层267以形成第一图案化硬掩模267以暴露牺牲插塞218。在一些情况下，在第一硬掩模层267上方沉积光刻胶层。为了图案化光刻胶层，将光刻胶层暴露于从光掩模反射或穿过光掩模透射的辐射，在曝光后烘烤工艺中烘烤，并且在显影剂中显影。然后施加图案化光刻胶层作为蚀刻掩模以蚀刻第一硬掩模层267，从而形成第一图案化硬掩模267。参考图5，第一图案化硬掩模267包括与待形成的第一背侧源极/漏极接触开口272(如下所述)基本对准的第一掩模开口271。根据本发明，第一图案化硬掩模267用于掩蔽在框108处未被蚀刻的牺牲插塞218。保护层264的部分是否暴露在第一掩模开口271中并不重要。如图5所示，第一掩模开口271可以不与台面结构上的保护层264的部分共末端。之所以如此，是因为框110处的蚀刻工艺对牺牲插塞218是选择性的。
参考图1和图6，方法100包括框110，其中选择性地去除暴露的牺牲插塞218以形成第一背侧源极/漏极接触开口272。在一些实施例中，牺牲插塞218的去除可以是自对准的，因为牺牲插塞218(由硅锗(SiGe)形成)设置在隔离部件204(由介电材料形成)和保护层264(可以由氧化硅形成)之间。在这些实施例中，可以使用选择性湿蚀刻工艺来执行牺牲插塞218的选择性去除。示例选择性湿蚀刻工艺可以包括使用氢氧化铵(NH4OH)和过氧化氢(H2O2)的溶液。因为框110处的选择性蚀刻工艺比蚀刻隔离部件204或保护层264更快地蚀刻牺牲插塞218，所以可以去除牺牲插塞218而对隔离部件204或保护层264几乎没有损坏。在所描绘的实施例中，牺牲插塞218的选择性去除还可以去除牺牲插塞218下方的暴露的源极/漏极部件的部分。牺牲插塞218的去除形成第一背侧源极/漏极接触开口272以暴露源极/漏极部件230。
参考图1和图7，方法100包括框112，其中在第一背侧源极/漏极接触开口272中形成背侧源极/漏极接触件274。虽然没有明确示出，但是每个背侧源极/漏极接触件274可以包括硅化物层275(图7中未示出，但在图17中示出)以与源极/漏极部件230和设置在硅化物层275上方的金属填充层交界。在示例工艺中，在形成第一背侧源极/漏极接触开口272之后，在暴露的源极/漏极部件230上方沉积金属前体，并且执行退火工艺以在源极/漏极部件230和金属前体之间引起硅化以形成硅化物层。在一些实施例中，金属前体可包括钛(Ti)、铬(Cr)、钽(Ta)、钼(Mo)、锆(Zr)、镍(Ni)、钴(Co)、锰(Mn)、钨(W)、铁(Fe)、钌(Ru)或铂(Pt)，并且硅化物层275可以包括硅化钛(TiSi)、硅化铬(CrSi)、硅化钽(TaSi)、硅化钼(MoSi)、硅化镍(NiSi)、硅化钴(CoSi)、硅化锰(MnSi)、硅化钨(WSi)、硅化铁(FeSi)、硅化钌(RuSi)或硅化铂(PtSi)。在一些情况下，硅化物层275的厚度可以在约1nm和约10nm之间。在形成硅化物层275之后，可以在第一背侧源极/漏极接触件开口272中沉积金属填充材料以形成背侧源极/漏极接触件274，如图7所示。金属填充材料可以包括钨(W)、钌(Ru)、钴(Co)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)或镍(Ni)，并且可以使用物理气相沉积(PVD)或化学气相沉积(CVD)来沉积。在一些实施例中，背侧源极/漏极接触件274可以可选地包括设置在其与隔离部件204的界面处以及其与相邻台面结构的界面处的阻挡层273。可选的阻挡层273可以包括氮化硅、碳氮化硅、碳氧化硅、碳氮氧化硅并且可以具有在约0.5nm和约5nm之间的厚度。在金属填充材料的沉积之后可以进行诸如CMP工艺的平坦化工艺以去除过量的材料并且提供平坦的顶面。在框112的操作结束时，背侧源极/漏极接触件274耦接至源极/漏极部件230，并且如从源极/漏极部件230到背侧导电部件(如下所述)测量的，可以具有在约6nm和约50nm之间的高度。在一个实施例中，背侧源极/漏极接触件274形成在用作源极部件的源极/漏极部件230上方并且可以称为背侧源极接触件274。在一些可选实施例中，第一背侧源极/漏极接触开口272可以部分地延伸至源极/漏极部件230中。结果，可以形成图18所示的延伸的背侧源极/漏极接触件2740。
参考图1、图8和图9，方法100包括框114，其中用衬垫278和背侧介电层280替换台面结构。框114处的操作可以包括选择性去除台面结构(如图8所示)、沉积衬垫278和沉积背侧介电层280(如图9所示)。参考图8，首先使用选择性湿蚀刻工艺或选择性干蚀刻工艺选择性地去除台面结构，诸如第一台面结构202-1、第二台面结构202-2和第三台面结构202-3。用于回蚀刻台面结构的示例选择性湿蚀刻工艺可以包括使用乙二胺邻苯二酚(EDP)、四甲基氢氧化铵(TMAH)、硝酸(HNO3)、氢氟酸(HF)、氨(NH3)、过氧化氢(H2O2)、氟化铵(NH4F)或合适的湿蚀刻剂。用于回蚀刻台面结构的示例选择性干蚀刻工艺可以包括六氟化硫(SF6)、氢气(H2)、氨气(NH3)、氟化氢(HF)、四氟化碳(CF4)、溴化氢(HBr)、氩气或它们的混合物。如图8所示，台面结构的去除在栅极结构240上方直接形成栅极访问开口276。参考图9，沿着栅极访问开口276的侧壁和底面沉积衬垫278。衬垫278可以包括氮化硅、碳氮化硅、碳氧化硅、碳氮氧化硅并且可以具有在约0.5nm和约5nm之间的厚度。然后在衬垫278上方和栅极访问开口276中沉积背侧介电层280。背侧介电层280可以包括氧化硅、碳氮氧化硅、氮氧化硅或碳氮化硅，并且可以使用旋涂、化学气相沉积(CVD)、可流动CVD(FCVD)或等离子体增强CVD(PECVD)来沉积。可以执行平坦化工艺，诸如CMP工艺，以去除过量的材料，使得背侧介电层280、隔离部件204、牺牲插塞218、衬垫278和背侧源极/漏极接触件274的顶面共面。框114处的操作可统称为去台面工艺。用衬垫278和背侧介电层280替换硅台面结构可以减小进入或通过体衬底202的断态泄漏电流。
参考图1、图10和图11，方法100包括框116，其中用介电插塞284替换其余的伪外延插塞218。框116处的操作可以包括选择性去除牺牲插塞218(如图10所示)和形成介电插塞284(如图11所示)。在一些实施例中，牺牲插塞218的去除可以是自对准的，因为由硅锗(SiGe)形成的牺牲插塞218设置在隔离部件204、衬垫278、背侧介电层280和背侧源极/漏极接触件274之间。在这些实施例中，可以使用选择性湿蚀刻工艺执行牺牲插塞218的选择性去除。示例选择性湿蚀刻工艺可以包括使用氢氧化铵(NH4OH)和过氧化氢(H2O2)的溶液。因为框116处的选择性蚀刻工艺比蚀刻隔离部件204、衬垫278、背侧介电层280或背侧源极/漏极接触件274更快地蚀刻牺牲插塞218，所以可以去除牺牲插塞218，而对衬垫278、背侧介电层280和背侧源极/漏极接触件274基本没有损坏。在所描绘的实施例中，牺牲插塞218的选择性去除也可以去除牺牲插塞218下方的暴露的源极/漏极部件230的部分。牺牲插塞218的去除形成第二背侧源极/漏极接触开口282以暴露源极/漏极部件230。第二背侧源极/漏极接触开口282中的每个限定在衬垫278和隔离部件204之间，而图6所示的第一背侧源极/漏极接触开口272限定在第三台面结构202-3和隔离部件204之间。参考图11，然后在工件200的背侧BS上方沉积介电材料，并且平坦化工件200以在第二背侧源极/漏极接触开口282中形成介电插塞284。用于介电插塞284的介电材料可以包括介电常数小于7的氮化硅、碳氮化硅、碳氧化硅、碳氮氧化硅或其他低k介电材料。注意，介电插塞284和背侧介电层280可以不具有相同的组分，或在随后的步骤中可以不选择性地蚀刻背侧介电层280。在一些情况下，如沿着X方向测量的，每个牺牲插塞218可以具有约10nm与约30nm之间的宽度，该宽度类似于源极/漏极部件230沿着X方向的宽度。因为硅锗具有大于11.7的介电常数，所以用介电插塞284替换牺牲插塞218有助于降低要形成的背侧栅极接触件和相邻源极/漏极部件230之间的寄生电容。
参考图1和图12，方法100包括框118，其中形成第二图案化硬掩模287以暴露直接位于栅极结构240上方的背侧介电层280的区域。在示例工艺中，使用CVD在工件200的背侧BS上方毯式沉积第二硬掩模层287。第二硬掩模层287可以是单层或多层。在所描绘的实施例中，第二硬掩模层287是多层并且可以包括金属硬掩模层286和位于金属硬掩模层286上方的半导体氮化物层288。金属硬掩模层286可以包括氮化钛，并且半导体氮化物层288可以包括氮化硅。在沉积第二硬掩模层287之后，可以执行光刻和蚀刻工艺以图案化第二硬掩模层287以形成第二图案化硬掩模287以暴露背侧介电层280的直接位于栅极结构240上方的区域。在一些情况下，光刻胶层沉积在第二硬掩模层287上方。为了图案化光刻胶层，将光刻胶层暴露于从光掩模反射或透射穿过光掩模的辐射，在曝光后烘烤工艺中烘烤，并且在显影剂中显影。然后施加图案化光刻胶层作为蚀刻掩模以蚀刻第二硬掩模层287，从而形成第二图案化硬掩模287。参考图12，第二图案化硬掩模287包括与背侧介电层280的直接位于栅极结构240上方的区域垂直对准的第二掩模开口290。根据本发明，第二图案化硬掩模287用于掩蔽背侧介电层280和隔离部件204的其他区域。
参考图1和图13，方法100包括框120，其中选择性地去除第二掩模开口290中暴露的背侧介电层280以将栅极结构240暴露于背侧栅极接触开口292中。可以使用干蚀刻工艺实施背侧介电层280的选择性去除。用于回蚀刻台面结构的示例选择性干蚀刻工艺可以包括六氟化硫(SF6)、四氟化碳(CF4)、三氟化氮(NF3)、其他含氟气体、氧气(O2)或它们的混合物。在一些实施例中，介电插塞284的组分或衬垫278的组分不同于背侧介电层280的组分。这允许选择性地去除背侧介电层280的暴露部分而不损坏衬垫278或介电插塞284。就此而言，框120处的背侧介电层280的去除是自对准的。如图13所示，执行框120处的蚀刻工艺，直到栅极结构240的栅电极层246暴露在背侧栅极接触开口292中。即，框120处的蚀刻工艺还去除栅极介电层244和界面层242。在形成背侧栅极接触开口292之后，通过选择性蚀刻去除第二图案化硬掩模层287。
参考图1和图14，方法100包括框122，其中在背侧栅极接触件开口292中形成背侧栅极接触件294。在框122处，可以在工件200的背侧BS上方沉积金属填充材料，包括在背侧栅极接触开口292上方。金属填充材料可以包括钨(W)、钌(Ru)、钴(Co)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)或铝(Al)，并且可以使用物理气相沉积(PVD)或化学气相沉积(CVD)来沉积。在一些实施例中，背侧栅极接触件294可以可选地包括沿着背侧栅极接触件294的侧壁设置的阻挡层295(如图17所示)。可选的阻挡层295可以包括氮化硅或氮化钛。在金属填充材料的沉积之后可以进行诸如CMP工艺的平坦化工艺以去除过量的材料并且提供平坦的顶面。在框122处的操作结束时，背侧栅极接触件294耦接至栅极结构240的栅电极层246并且与栅电极层246直接接触。在一些可选实施例中，框120处的蚀刻还可以去除栅电极层246的部分并且在栅电极层246中形成凹槽。结果，可以形成图18所示的延伸的背侧栅极接触件2940。在其他一些实施例中，框120处的蚀刻也适度地蚀刻衬垫278的顶部边缘，并且可以形成图19中所示的锥形背侧栅极接触件2942。由于衬垫278的剥落，锥形背侧栅极接触件2942包括邻近栅电极层246的较小端面和远离栅电极层246的较大端面。如从与栅电极层246的界面到与背侧导电部件(如下所述)的界面测量的，背侧栅极接触件294可以具有在约6nm和约50nm之间的高度。
参考图1、图15和图16，方法100包括框124，其中至少一个背侧导电部件耦接至背侧栅极接触件294和背侧源极/漏极接触件274。图15和图16是图14所示的工件200的局部顶视图并且可以包括附加部件，诸如第一背侧栅极接触件294-1、第二背侧栅极接触件294-2、第一背侧源极/漏极接触件274-1以及第二背侧源极/漏极接触件274-2。至少一个背侧导电部件的形成可以包括沉积绝缘层300，图案化绝缘层300以形成沟槽，以及在沟槽中形成至少一个导电部件。绝缘层300可以具有与上述ILD层的组分相似的组分。绝缘层300可以包括正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)和/或其他合适的介电材料。绝缘层300沉积在工件200的背侧BS上方，包括背侧介电层280、背侧源极/漏极接触件、隔离部件204、衬垫278和背侧栅极接触件上方。然后，在绝缘层300中图案化沟槽以选择性地暴露背侧栅极接触件294或背侧源极/漏极接触件274。此后，将金属填充材料沉积到沟槽中以形成至少一个背侧导电部件。在一些实施例中，至少一个背侧导电部件中的金属填充材料可以包括钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钨(W)、钴(Co)、镍(Ni)、钼(Mo)或它们的组合。在一些实施方式中，可以在沉积金属填充材料之前可选地沉积阻挡层以将金属填充材料与绝缘层分隔开。阻挡层可以包括氮化钛(TiN)、氮化钽(TaN)、氮化钴(CoN)、氮化镍(NiN)或氮化钨(WN)。当形成阻挡层时，阻挡层和金属填充材料都可以被认为是至少一个背侧导电部件的部分。可以使用PVD、CVD、ALD或化学镀沉积阻挡层和金属填充层。可以执行平坦化工艺，诸如CMP工艺，以去除绝缘层上方的过量材料。虽然未明确示出，但可以在绝缘层300和至少一个背侧导电部件上方形成进一步的互连结构。
在图15所示的一些实施例中，至少一个背侧导电部件包括第一背侧导电部件302和第二背侧导电部件304。第一背侧导电部件302电耦接至第一背侧栅极接触件294-1和第一背侧源极/漏极接触件274-1，从而将它们互连。第二背侧导电部件304电耦接至第二背侧栅极接触件294-2和第二背侧源极/漏极接触件274-2，从而将它们互连。第一背侧导电部件302和第二背侧导电部件304中的每个沿着Y方向跨越在隔离部件204上方。在图15中，当沿着Z方向观察时，第一背侧栅极接触件294-1通过衬垫278、介电插塞284和背侧介电层280与第二背侧源极/漏极接触件274-2间隔开。在图16中表示的一些其他实施例中，至少一个背侧导电部件包括第三背侧导电部件306。第三背侧导电部件306电耦接至第一背侧栅极接触件294-1、第一背侧源极/漏极接触件274-1、第二背侧栅极接触件294-2和第二背侧源极/漏极接触件274-2，从而将它们全部互连。
本发明的实施例提供了优点。例如，本发明的方法形成直接耦接至栅极结构的背侧栅极接触件。背侧栅极接触件的引入使得在半导体结构的背侧上的进一步的互连结构和路由成为可能，从而减少前侧上的金属线的数量。例如，背侧导电部件可以将背侧栅极接触件局部连接至背侧源极/漏极接触件。此外，本发明的方法用介电层替换半导体台面结构以减小通过或经由体衬底的断态泄漏电流。
在一个示例性方面中，本发明涉及一种半导体结构。半导体结构包括：第一纳米结构；第一栅极结构，包裹第一纳米结构中的每个并且设置在隔离结构上方；以及背侧栅极接触件，设置在第一纳米结构下方并且与隔离结构相邻。第一栅极结构的底面与背侧栅极接触件直接接触。
在一些实施例中，半导体结构还可以包括：第二纳米结构；第二栅极结构，包裹第二纳米结构中的每个并且设置在隔离结构上方；以及前侧栅极接触件，设置在第二纳米结构上方并且远离隔离结构。第二栅极结构电耦接至前侧栅极接触件。在一些实施方式中，前侧栅极接触件通过栅极覆盖层电耦接至第二栅极结构。在一些情况下，半导体结构还可以包括耦接至第二纳米结构的端面的第一源极/漏极部件，以及设置在第二纳米结构下方并且与隔离结构相邻的背侧源极/漏极接触件。背侧源极/漏极接触件电耦接至第一源极/漏极部件。在一些实施例中，半导体结构还可以包括耦接至第一纳米结构和第二纳米结构并且夹在第一纳米结构和第二纳米结构之间的第二源极/漏极部件以及设置在第二源极/漏极部件下方的介电插塞。介电插塞与隔离结构和背侧栅极接触件相邻。在一些实施例中，半导体结构还可以包括从背侧栅极接触件和隔离结构之间延伸至背侧栅极接触件和介电插塞之间的衬垫。在一些情况下，介电插塞和隔离结构包括氧化硅，并且衬垫包括氮化硅。在一些实施例中，第二纳米结构设置在背侧介电层上方。在一些实施方式中，背侧介电层通过衬垫与介电插塞和隔离结构间隔开。在一些情况下，介电插塞和背侧介电层包括氧化硅，并且衬垫包括氮化硅。
在另一个示例性方面中，本发明涉及一种半导体结构。半导体结构包括：第一多个纳米结构；第一栅极结构，包裹第一多个纳米结构中的每个；第一覆盖层，设置在第一栅极结构的顶面上；背侧栅极接触件，与第一栅极结构的底面直接接触，底面与顶面相对；第二多个纳米结构；第二栅极结构，包裹第二多个纳米结构中的每个；第二覆盖层，设置在第二栅极结构上；以及前侧栅极接触件，与第二覆盖层直接接触。
在一些实施例中，背侧栅极接触件部分地延伸至第一栅极结构中。在一些实施方式中，半导体结构还可以包括设置在第一多个纳米结构和第二多个纳米结构之间并且与第一多个纳米结构和第二多个纳米结构直接接触的第一源极/漏极部件和与第二多个纳米结构直接接触的第二源极/漏极部件。第二多个纳米结构在第一源极/漏极部件和第二源极/漏极部件之间延伸。在一些实施方式中，半导体结构还可以包括设置在第一源极/漏极部件下方的介电插塞和设置在第二源极/漏极部件下方的背侧源极/漏极接触件。在一些情况下，介电插塞通过衬垫与背侧栅极接触件间隔开。介电插塞包括氧化硅，并且衬垫包括氮化硅。在一些实施例中，背侧源极/漏极接触件部分地延伸至第二源极/漏极部件中。
在又另一示例性方面中，本发明涉及一种方法。该方法包括接收工件，该工件包括设置在第一台面结构上方的第一纳米结构、设置在第二台面结构上方的第二纳米结构、包裹第一纳米结构的第一栅极结构、包裹第二纳米结构的第二栅极结构、夹在第一纳米结构和第二纳米结构之间的第一源/漏极部件、通过第二纳米结构与第一源极/漏极部件间隔开的第二源极/漏极部件、位于第一源极/漏极部件下方并且位于第一台面结构和第二台面结构之间的第一伪外延插塞以及位于第二源极/漏极部件下方并且与第二台面结构相邻的第二伪外延插塞。该方法还包括用背侧源极/漏极接触件替换第二伪外延插塞，用背侧介电部件替换第一台面结构，用介电插塞替换第一伪外延插塞，以及用与第一栅极结构直接接触的背侧栅极接触件替换背侧介电部件。
在一些实施例中，第一台面结构和第二台面结构包括硅。第一伪外延插塞和第二伪外延插塞包括硅锗。在一些实施方式中，第一台面结构的替换包括选择性地去除第一台面结构，在工件上方沉积衬垫，以及在沉积衬垫之后，在衬垫上方形成背侧介电部件。在一些情况下，替换背侧介电部件包括选择性地去除背侧介电部件，在选择性地去除背侧介电部件之后，各向异性地蚀刻衬垫以形成背侧栅极接触开口以暴露第一栅极结构，以及在背侧栅极接触件开口中形成背侧栅极接触件。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
第一纳米结构；
第一栅极结构，包裹所述第一纳米结构中的每个并且设置在隔离结构上方；以及
背侧栅极接触件，设置在所述第一纳米结构下方并且与所述隔离结构相邻，
其中，所述第一栅极结构的底面与所述背侧栅极接触件直接接触。
2.根据权利要求1所述的半导体结构，还包括：
第二纳米结构；
第二栅极结构，包裹所述第二纳米结构中的每个并且设置在所述隔离结构上方；以及
前侧栅极接触件，设置在所述第二纳米结构上方并且远离所述隔离结构，
其中，所述第二栅极结构电耦接至所述前侧栅极接触件。
3.根据权利要求2所述的半导体结构，其中，所述前侧栅极接触件通过栅极覆盖层电耦接至所述第二栅极结构。
4.根据权利要求2所述的半导体结构，还包括：
第一源极/漏极部件，耦接至所述第二纳米结构的端面；以及
背侧源极/漏极接触件，设置在所述第二纳米结构下方并且与所述隔离结构相邻，
其中，所述背侧源极/漏极接触件电耦接至所述第一源极/漏极部件。
5.根据权利要求2所述的半导体结构，还包括：
第二源极/漏极部件，耦接至所述第一纳米结构和所述第二纳米结构并且夹在所述第一纳米结构和所述第二纳米结构之间；以及
介电插塞，设置在所述第二源极/漏极部件下方，
其中，所述介电插塞与所述隔离结构和所述背侧栅极接触件相邻。
6.根据权利要求5所述的半导体结构，还包括：
衬垫，从所述背侧栅极接触件和所述隔离结构之间延伸至所述背侧栅极接触件和所述介电插塞之间。
7.根据权利要求6所述的半导体结构，
其中，所述介电插塞和所述隔离结构包括氧化硅，
其中，所述衬垫包括氮化硅。
8.根据权利要求5所述的半导体结构，其中，所述第二纳米结构设置在背侧介电层上方。
9.一种半导体结构，包括：
第一多个纳米结构；
第一栅极结构，包裹所述第一多个纳米结构中的每个；
第一覆盖层，设置在所述第一栅极结构的顶面上；
背侧栅极接触件，与所述第一栅极结构的底面直接接触，所述底面与所述顶面相对；
第二多个纳米结构；
第二栅极结构，包裹所述第二多个纳米结构中的每个；
第二覆盖层，设置在所述第二栅极结构上；以及
前侧栅极接触件，与所述第二覆盖层直接接触。
10.一种形成半导体结构的方法，包括：
接收工件，所述工件包括：
第一纳米结构，设置在第一台面结构上方，
第二纳米结构，设置在第二台面结构上方，
第一栅极结构，包裹所述第一纳米结构，
第二栅极结构，包裹所述第二纳米结构，
第一源/漏极部件，夹在所述第一纳米结构和所述第二纳米结构之间，
第二源极/漏极部件，通过所述第二纳米结构与所述第一源极/漏极部件间隔开，
第一伪外延插塞，位于所述第一源极/漏极部件下方并且位于所述第一台面结构和所述第二台面结构之间，和
第二伪外延插塞，位于所述第二源极/漏极部件下方并且与所述第二台面结构相邻；
用背侧源极/漏极接触件替换所述第二伪外延插塞；
用背侧介电部件替换所述第一台面结构；
用介电插塞替换所述第一伪外延插塞；以及
用与所述第一栅极结构直接接触的背侧栅极接触件替换所述背侧介电部件。
CN202210083536.9A 2021-02-19 2022-01-25 半导体结构及其形成方法 Pending CN114628328A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163151228P 2021-02-19 2021-02-19
US63/151,228 2021-02-19
US17/228,955 US11658226B2 (en) 2021-02-19 2021-04-13 Backside gate contact
US17/228,955 2021-04-13

Publications (1)

Publication Number Publication Date
CN114628328A true CN114628328A (zh) 2022-06-14

Family

ID=81897739

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210083536.9A Pending CN114628328A (zh) 2021-02-19 2022-01-25 半导体结构及其形成方法

Country Status (5)

Country Link
US (3) US11658226B2 (zh)
KR (1) KR102451356B1 (zh)
CN (1) CN114628328A (zh)
DE (1) DE102021109940A1 (zh)
TW (1) TWI817312B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024003625A1 (en) * 2022-06-27 2024-01-04 International Business Machines Corporation Stacked field effect transistor cell with hybrid cross-couple contact
WO2024003212A1 (en) * 2022-06-30 2024-01-04 International Business Machines Corporation Self-aligned backside gate contact for backside signal line integration

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240332172A1 (en) * 2023-04-02 2024-10-03 Intel Corporation Integrated circuit structure with backside contact widening

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103339732B (zh) 2010-10-12 2016-02-24 斯兰纳半导体美国股份有限公司 具有被减薄的衬底的垂直半导体器件
KR101946179B1 (ko) 2014-12-09 2019-02-08 샌디스크 테크놀로지스 엘엘씨 백 게이트 전극을 갖는 3차원 메모리 구조
KR102548835B1 (ko) 2016-08-26 2023-06-30 인텔 코포레이션 집적 회로 디바이스 구조체들 및 양면 제조 기술들
US10083963B2 (en) * 2016-12-21 2018-09-25 Qualcomm Incorporated Logic circuit block layouts with dual-side processing
KR101963141B1 (ko) 2017-07-13 2019-03-28 (주)네추럴에프앤피 백년초 추출물, 여주 추출물 및 시계꽃 추출물을 유효성분으로 함유하는 갱년기 장애 예방 또는 치료용 조성물
US10868193B2 (en) 2018-11-09 2020-12-15 Samsung Electronics Co., Ltd. Nanosheet field effect transistor cell architecture
US11437283B2 (en) 2019-03-15 2022-09-06 Intel Corporation Backside contacts for semiconductor devices
US11532627B2 (en) 2020-05-22 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact structure
US11948987B2 (en) 2020-05-28 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned backside source contact structure
US11222892B2 (en) 2020-06-15 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail and methods of forming the same
US11411100B2 (en) 2020-09-29 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming backside power rails
US20220139911A1 (en) * 2020-10-30 2022-05-05 Intel Corporation Use of a placeholder for backside contact formation for transistor arrangements

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024003625A1 (en) * 2022-06-27 2024-01-04 International Business Machines Corporation Stacked field effect transistor cell with hybrid cross-couple contact
WO2024003212A1 (en) * 2022-06-30 2024-01-04 International Business Machines Corporation Self-aligned backside gate contact for backside signal line integration

Also Published As

Publication number Publication date
US11996461B2 (en) 2024-05-28
TW202238737A (zh) 2022-10-01
DE102021109940A1 (de) 2022-08-25
KR20220118881A (ko) 2022-08-26
US20230299167A1 (en) 2023-09-21
US20240304695A1 (en) 2024-09-12
TWI817312B (zh) 2023-10-01
KR102451356B1 (ko) 2022-10-06
US11658226B2 (en) 2023-05-23
US20220271138A1 (en) 2022-08-25

Similar Documents

Publication Publication Date Title
CN110176443B (zh) 用于减小接触电阻的双金属通孔
US11804486B2 (en) Backside power rail and methods of forming the same
US20210376093A1 (en) Self-Aligned Backside Source Contact Structure
KR102451356B1 (ko) 후면 게이트 콘택
CN113675194B (zh) 半导体器件及其形成方法
US11777016B2 (en) Method of forming backside power rails
US12046516B2 (en) Semiconductor device with gate cut feature and method for forming the same
CN113809076A (zh) 半导体结构及其形成方法
CN114284264A (zh) 半导体装置
US20230187518A1 (en) Semiconductor Device With Tunable Channel Layer Usage And Methods Of Fabrication Thereof
US11532744B2 (en) Gate cut structure and method of forming the same
US12057341B2 (en) Semiconductor device with gate cut structure and method of forming the same
US11876119B2 (en) Semiconductor device with gate isolation features and fabrication method of the same
CN113380886A (zh) 半导体器件和形成半导体器件的方法
US12125852B2 (en) Multi-gate transistors with backside power rail and reduced gate-drain capacitance
US20220406900A1 (en) Gate Isolation Features In Semiconductor Devices And Methods Of Fabricating The Same
US20240363396A1 (en) Semiconductor device with gate cut structure and method of forming the same
US20240072136A1 (en) Semiconductor structure and method for manufacturing the same
CN118173560A (zh) 半导体结构及其形成方法
CN115148604A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination