TW202238737A - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

Info

Publication number
TW202238737A
TW202238737A TW111100862A TW111100862A TW202238737A TW 202238737 A TW202238737 A TW 202238737A TW 111100862 A TW111100862 A TW 111100862A TW 111100862 A TW111100862 A TW 111100862A TW 202238737 A TW202238737 A TW 202238737A
Authority
TW
Taiwan
Prior art keywords
gate
source
nanostructures
backside
dielectric
Prior art date
Application number
TW111100862A
Other languages
English (en)
Other versions
TWI817312B (zh
Inventor
蘇煥傑
諶俊元
游力蓁
黃麟淯
張羅衡
莊正吉
王志豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202238737A publication Critical patent/TW202238737A/zh
Application granted granted Critical
Publication of TWI817312B publication Critical patent/TWI817312B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • General Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本揭露提供了半導體結構及其形成方法。根據一個實施例的半導體結構包括第一奈米結構、包繞各個第一奈米結構且設置於隔離結構上的第一閘極結構、以及設置於第一奈米結構下方且鄰近隔離結構的背面閘極接觸件。第一閘極結構的底表面與背面閘極接觸件直接接觸。

Description

半導體結構及其形成方法
本揭露是關於半導體裝置，特別是關於一種包含背面接觸件的半導體裝置。
半導體積體電路產業經歷了快速成長。積體電路材料及設計的技術演進已經產生了多個世代的積體電路，其中各個世代具有比先前世代更小且更複雜的電路。積體電路演進期間，功能密度（亦即，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。此微縮化也增加了處理及製造積體電路的複雜性。
在積體電路設計中，多個裝置可以組合在一起作為一個單元或標準單元以執行某種電路功能。這樣的單元或標準單元可以執行邏輯操作，例如NAND、AND、OR、NOR、或反向器（inverter），或作為記憶單元，例如靜態隨機存取記憶體（static random access memory，SRAM）單元。用於互連單元的金屬線數量是決定單元的尺寸的一個因素，其中單元的尺寸為例如單元高度。一些現有技術包括背面源極/汲極接觸件以努力減少正面金屬線。雖然現有的半導體裝置的接觸結構可大致滿足它們的預期目的，它們並非在所有方面皆令人滿意。
一種半導體結構，包括：多個第一奈米結構；第一閘極結構，包繞各個第一奈米結構並設置於隔離結構上；以及背面閘極接觸件，設置於第一奈米結構下方並鄰近隔離結構，其中第一閘極結構的底表面與背面閘極接觸件直接接觸。
一種半導體結構，包括：複數個第一奈米結構；第一閘極結構，包繞各個第一奈米結構；第一蓋層，設置於第一閘極結構的頂表面上；背面閘極接觸件，與第一閘極結構的底表面直接接觸，且底表面與頂表面相對；複數個第二奈米結構；第二閘極結構，包繞各個第二奈米結構；第二蓋層，設置於第二閘極結構上；以及正面閘極接觸件，與第二蓋層直接接觸。
一種半導體結構的形成方法，包括：接收工件，工件包括：多個第一奈米結構，設置於一第一台面（mesa）結構上；多個第二奈米結構，設置於第二台面結構上；第一閘極結構，包繞第一奈米結構；第二閘極結構，包繞第二奈米結構；第一源極/汲極部件，夾在第一奈米結構與第二奈米結構之間；第二源極/汲極部件，藉由第二奈米結構與第一源極/汲極部件間隔；第一虛置磊晶插塞，位於第一源極/汲極部件下方且位於第一台面結構與第二台面結構之間；以及第二虛置磊晶插塞，位於第二源極/汲極部件下方且鄰近第二台面結構；以背面源極/汲極接觸件取代第二虛置磊晶插塞；以背面介電部件取代第一台面結構；以介電插塞取代第一虛置磊晶插塞；以及以背面閘極接觸件取代背面介電部件，且背面閘極接觸件直接接觸第一閘極結構。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
此外，當使用「大約」、「近似」等描述一個數字或數字範圍時，此用語意圖涵蓋合理範圍內的數字，此範圍是根據本領域具有通常知識者所理解的製造過程中固有出現的變異而加以考量。例如，基於製造具有該數字相關特徵的部件的已知製造公差，數字的數量或範圍涵蓋了包括所述數字在內的合理範圍，例如所述數字的+/－10%以內。 例如，本領域具有通常知識者已知與沈積材料層相關的製造公差為+/－15%，具有「約5奈米」厚度的材料層可以涵蓋4.25奈米至5.75奈米的尺寸範圍。更進一步，本揭露可以在各種範例中重複參考數字及/或字母。這樣的重複係以簡潔且清楚為目的，且本身並未指定所討論的各種實施例及/或配置之間的關係。
隨著積體電路技術朝著更小的技術節點發展，引入了多閘極金屬氧化物半導體場效電晶體（多閘極MOSFET，或多閘極裝置）以藉由增加閘極－通道耦合（gate-channel coupling）、減少截止狀態電流、以及減少短通道效應（short-channel effects，SCEs）來改善閘極控制。多閘極裝置通常是指具有設置於通道區的一側以上的閘極結構或部分的閘極結構的裝置。鰭式FET（fin-type FET，finFET）及多橋通道（multi-bridge-channel，MBC）電晶體為多閘極裝置的範例。MBC電晶體具有能夠部分或完全地圍繞通道區延伸以在兩側或更多側提供對通道區的通路（access）的閘極結構。因為閘極結構環繞通道區，MBC電晶體也可以被稱為環繞閘極電晶體（surrounding gate transistor，SGT）或全繞式閘極（gate-all-around，GAA）電晶體。然而，縮小多閘極裝置的尺寸只是難題的一部分。由於較小且密集封裝的裝置需要具有密集封裝的導電部件的內連線結構，因此在同一基板的尺寸上減少導電部件的數目成為了另一個難題。密集封裝的導電接觸件的形成可能是具有挑戰性的，且鄰近的導電部件的緊密接近可能會影響裝置效能。
本揭露包括一種半導體結構，其包括到閘極結構與源極/汲極部件的背面接觸件以幫助單元內佈線（in-cell routing）並減少在基板的正面的金屬線的數目。用於形成到閘極結構與源極/汲極部件的背面接觸件的製程可輕易地整合。在一個實施例中，半導體結構包括直接接觸閘極結構的背面閘極接觸件（backside gate contact，BVG）以及電性耦合至源極部件的背面源極接觸件（VB）。背面導電部件，例如背面金屬線，可以電性耦合至一或多個背面閘極接觸件與背面源極接觸件。
以下將參照圖式以更詳細地描述本揭露的各種面向。在這方面，第1圖是繪示出形成根據本揭露的實施例之半導體裝置的方法100的流程圖。方法100僅為範例，且不意圖將本揭露限制為方法100所明確說明的範圍。可以在方法100之前、期間、及之後提供額外的步驟，且可以為了上述方法的額外實施例取代、刪除、或移動一些所描述的步驟。為了簡化起見，在此並未詳細描述所有步驟。以下與第2~16圖一起描述方法100，其中第2~16圖是工件200在根據方法100的實施例的製造的不同階段的局部透視圖或俯視圖。因為工件200在製造過程結束時將被製造成半導體裝置或半導體結構，根據上下文的需要，工件200也可以被稱為半導體裝置200或半導體結構200。此外，在整個本揭露中，類似的參考數字標示類似的部件，除非另有例外。本揭露的實施例，包括方法100，是就包括MBC電晶體的半導體結構來描述。然而，本揭露並未如此限制，且可以應用於包括其他類型的多閘極裝置（例如finFETs）的半導體結構。
參照第1及2圖，方法100包括方框102，其中接收了工件200。第2圖繪示了工件200，其具有朝上的正面FS以及朝下的背面BS。工件200進行了正面製程且包括各種部件。在第2圖所示的實施例中，工件200包括基板202。在一個實施例中，基板202包括矽（Si）。在其他實施例中，基板202也可以包括其他半導體材料，例如鍺（Ge）、碳化矽（SiC）、矽鍺（SiGe）、三五族半導體、或鑽石。工件200包括各種台面（mesa）結構，例如第一台面結構202-1、第二台面結構202-2、或第三台面結構202-3，上述各個台面結構由基板202圖案化，且可以共享與基板202相同的成分。雖然基板202顯示於第2圖中，基板202可以在其他圖式中被省略，因為塊體基板202可以在背面製程開始時被薄化或磨掉（ground down）。參照第2圖，第一台面結構202-1及第二台面結構202-2藉由隔離部件204與彼此間隔。在一些實施例中，隔離部件204是沉積在形成於基板202中的溝槽中。隔離部件204也可以被稱為淺溝槽隔離（shallow trench isolation，STI）部件204。隔離部件204可以包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass，FSG）、低介電常數介電質、前述之組合、及/或其他適合的材料。
參照第2圖，工件200包括複數個垂直堆疊的通道構件208（或奈米結構208）。各個通道構件208可以具有不同的奈米尺度的形狀或結構，例如奈米線、奈米片、或奈米柱。在所描繪的實施例中，如第2圖所示，在第一台面結構202-1、第二台面結構202-2、及第三台面結構202-3的每一個上設置垂直堆疊的通道構件208。在相同的垂直高度，在第一台面結構202-1上的通道構件208與第二台面結構202-2上的通道構件208之間的間隔可以在約14nm及約50nm之間。這個間隔也可以被稱為鄰近的主動區之間的間隔。沿著Z方向，各個通道構件208可以具有約4nm及約12nm之間的厚度。通道構件208可以由與基板202的材料類似的半導體材料所形成。在一個實施例中，通道構件208可以包括矽（Si）。各個通道構件208被沿著Y方向延伸的閘極結構240包繞。各個閘極結構240可以包括界面層242、界面層242上的閘極介電層244、以及閘極介電層244上的閘極電極層246。在一些實施例中，界面層242包括氧化矽。閘極介電層244也可以被稱為高介電常數介電層，因為它是由具有大於二氧化矽的介電常數（約3.9）的介電材料所形成。在一個實施例中，閘極介電層244可以包括氧化鉿。替代地，閘極介電層244可以包括其他高介電常數介電質，例如氧化鈦（TiO 2）、氧化鉿鋯（HfZrO）、氧化鉭（Ta 2O 5）、氧化鉿鋁（HfAlO）、氧化鉿矽（HfSiO 4）、氧化鋯 （ZrO 2）、氧化鋯矽 （ZrSiO 2）、氧化鑭（La 2O 3）、氧化鋁（Al 2O 3）、氧化鋯（ZrO 2） 、氧化釔（Y 2O 3）、SrTiO 3（STO）、BaTiO 3（BTO）、BaZrO、氧化鉿鑭（HfLaO）、氧化鑭矽（LaSiO）、氧化鋁矽（AlSiO）、氧化鉿鉭（HfTaO）、氧化鉿鈦 （HfTiO）、(Ba,Sr)TiO 3（BST）、氮化矽（SiN）、氮氧化矽（SiON）、前述之組合、或其他適合的材料。閘極電極層246可以包括單層或替代地包括多層結構，例如具有選定的功函數以增進裝置效能之金屬層（功函數金屬層）、襯層、潤濕層、第一黏著層、金屬合金或金屬矽化物的各種組合。舉例來說，閘極電極層246可以包括氮化鈦（TiN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、鉭鋁（TaAl）、氮化鉭鋁（TaAlN）、碳化鉭鋁（TaAlC）、碳氮化鉭（TaCN）、鋁（Al）、鎢（W）、鎳（Ni）、鈦（Ti）、釕（Ru）、鈷（Co）、鉑（Pt）、碳化鉭（TaC）、氮化鉭矽（TaSiN）、銅（Cu）、其他耐火金屬、或其他適合的金屬材料、或前述之組合。在第2圖中，各個閘極結構240設置於台面結構及隔離部件204上。
參照第2圖，工件200包括在最上通道構件208上方或隔離部件204上方沿著閘極結構240的側壁設置的閘極間隔物210。閘極間隔物210可以是單層或多層。在一些實施例中，閘極間隔物210可以包括氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、及/或前述之組合。在兩個鄰近的通道構件208之間，內間隔部件220內襯於閘極結構240的側壁。內間隔部件220可以包括氧化矽、氮化矽、碳化矽、碳氧化矽、碳氮氧化矽、碳氮化矽、金屬氮化物、或適合的介電材料。各個通道構件208的垂直堆疊在兩個源極/汲極部件230之間延伸。各個通道構件208的一端面耦合至一個源極/汲極部件230，且各個通道構件208的另一端面耦合至另一個源極/汲極部件230。取決於將要形成的MBC電晶體的導電類型，源極/汲極部件230可以是n型或p型。當它們是n型時，它們可以包括矽（Si）、磷摻雜矽（phosphorus-doped silicon，Si:P）、砷摻雜矽（arsenic-doped silicon，Si:As）、銻摻雜矽（antimony-doped silicon，Si:Sb）、或其他適合的材料，且可以在磊晶製程期間藉由引入n型摻質來原位摻雜，n型摻質為例如磷（P）、砷（As）、或銻（Sb）。當它們是p型時，它們可以包括鍺（Ge）、鎵摻雜矽鍺（gallium-doped silicon germanium，SiGe:Ga）、硼摻雜矽鍺（boron-doped silicon germanium，SiGe:B）、或其他適合的材料，且可以在磊晶製程期間藉由引入p型摻質來原位摻雜，p型摻質為例如硼（B）或鎵（Ga）。
工件200也包括設置於源極部件230S與汲極部件230D上的接觸蝕刻停止層（contact etch stop layer，CESL）232以及設置於CESL232上的層間介電（interlayer dielectric，ILD）層（未顯示）。CESL232可以包括氮化矽、氮氧化矽、及/或本領域中已知的其他材料。ILD層的材料可以包括例如正矽酸乙脂（tetraethylorthosilicate，TEOS）氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽，例如硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、熔融石英玻璃（fused silica glass，FSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼摻雜矽玻璃（boron doped silicon glass，BSG）、及/或其他適合的介電材料。工件200中的源極/汲極部件230可以直接設置於虛置磊晶插塞218或犧牲插塞218上。各個犧牲插塞218延伸穿過基板202以及隔離部件204。沿著X方向，各個犧牲插塞218夾在兩個台面結構之間。沿著Y方向，犧牲插塞218夾在隔離部件204的兩個部分（顯示一個）之間。在一些實施例中，犧牲插塞218可以由未摻雜的矽鍺（SiGe）所形成。沿著Z方向，犧牲插塞218可以具有約25nm及約100nm之間的高度。在一些實施例中，選擇犧牲插塞218與源極/汲極部件230的成分，使得犧牲插塞218可以被選擇性移除或蝕刻而不實質上損害源極/汲極部件230。舉例而言，當需要n型MBC電晶體時，源極/汲極部件230是由以n型摻質摻雜的矽（Si）所形成，且犧牲插塞218是由矽鍺（SiGe）所形成。由於鍺（Ge）含量的減少，蝕刻犧牲插塞218（由矽鍺（SiGe）所形成）的蝕刻製程可以在蝕刻到源極/汲極部件時減慢。當需要p型MBC電晶體時，源極/汲極部件230是由以硼（B）摻雜的矽鍺（SiGe）所形成。由於硼（B）可以降低蝕刻速率，蝕刻犧牲插塞218（由矽鍺所形成）的蝕刻製程可以在蝕刻到源極/汲極部件230時減慢。
在第2圖所示的一些實施例中，工件200包括設置於閘極結構240與閘極間隔物210上的自對準覆蓋（self-aligned capping，SAC）介電層254。SAC層254可以是單層或多層，且可以包括氧化矽、氮化矽、碳化矽、氮氧化矽、氮碳化矽、碳氧化矽、碳氮氧化矽、及/或前述之組合。工件200也可以包括位於源極/汲極部件230上的正面源極/汲極接觸件236。正面源極/汲極接觸件236可以包括氮化鈦（TiN）、鉭（Ta）、鈦（Ti）、氮化鉭（TaN）、釕（Ru）、鎢（W）、鈷（Co）、鎳（Ni）、銅（Cu）、鉬（Mo），且可以藉由設置於源極/汲極部件230與正面源極/汲極接觸件236之間的界面的矽化物部件（未明確顯示）電性耦合至源極/汲極部件230。矽化物部件可以包括矽化鈦（TiSi）、鎢矽（WSi）、矽化鉑（PtSi）、矽化鈷（CoSi）、矽化鎳（NiSi）、或前述之組合。在一些實施例中，正面源極/汲極接觸件236只形成於汲極部件上。
在第2圖所示的一些實施例中，鄰近的閘極結構240或鄰近的源極/汲極部件230可以沿著Y方向藉由介電鰭片206間隔。介電鰭片206可以是單層或多層，且可以具有約6nm及約26nm之間的Y方向寬度。當介電鰭片206為第2~17圖所示的單層時，介電鰭片206可以包括氮化矽、氧化矽、氮氧化矽、碳化矽、氮探氧化矽、矽、氧化鋁、氧化鉿、氧化鈦、氧化鋯、氧化釔、氧化鋅、或適合的介電材料。當介電鰭片206為第20圖所示的多層時，介電鰭片206可以包括外層2062與內層2064。在一些實施例中，外層2062的介電常數大於內層2064。在一些實施例中，外層是由氧化鉿、氧化鋯、氧化鉿鋁、氧化鉿矽、氧化鋁、或氧化鋅所形成，且內層是由氧化矽、碳氮化矽、碳氧化矽、或碳氮氧化矽所形成。外層2062作為抗蝕刻層（etch resistant layer）以保護內層2064，且內層2064具有降低寄生電容的功能。直接位於通道構件208與鄰近的介電鰭片206之間的部分的閘極結構240可以被稱為金屬閘極端蓋（metal gate end cap）。根據本揭露，金屬閘極端蓋沿著Y方向的厚度可以在約4nm及約15nm之間。
可以在各個閘極結構240上設置閘極頂金屬層250。閘極頂金屬層250可以包括鎢（W），且當閘極結構240並未被閘極切割部件252切斷時，閘極頂金屬層250可以用以互連鄰近的閘極結構240。如第2圖所示，可以在介電鰭片206的正上方設置閘極切割部件252，使得它們共同作用以電性隔離兩個鄰近的閘極結構240（以及兩個鄰近的閘極結構240上的閘極頂金屬層250）。工件200也包括設置於正面源極/汲極接觸件236與SAC層254上的介電層256。正面閘極接觸件260延伸穿過介電層256與SAC層254以直接接觸閘極頂金屬層250並與其電性耦合。閘極切割部件252可以包括氧化矽、氮化矽、氮氧化矽。介電層256可以是層間介電（ILD）層且可以包括正矽酸乙脂（TEOS）氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽，例如硼磷矽酸鹽玻璃（BPSG）、熔融石英玻璃（FSG）、磷矽酸鹽玻璃（PSG）、硼摻雜矽玻璃（BSG）、及/或其他適合的介電材料。沿著Z方向，閘極切割部件252可以具有約6nm及約20nm之間的高度。換句話說，閘極切割部件252可以比閘極結構240進一步延伸到閘極頂金屬層250與SAC層254中約6nm到約20nm。從閘極頂金屬層250測量到隔離部件204，閘極結構240可以具有約8nm及約30nm之間的高度。
在第21圖所示的一些替代的實施例中，從工件200中省略了介電鰭片206，且在第2圖中被介電鰭片206分隔的閘極結構240可以是共同或連接的閘極結構，其包繞設置於兩個台面結構上的兩個不同的通道構件208的垂直堆疊。也就是，可以配置共同或連接的閘極結構以活化兩個MBC電晶體，而不是一個。
參照第1及3圖，方法100包括方框104，其中工件200被上下翻轉。為了上下翻轉工件200，將承載基板（未明確顯示）接合至工件200之遠離基板202的正面FS。在一些實施例中，可以藉由熔融接合（fusion bonding）、藉由使用黏著層、或前述之組合以將承載基板接合至工件200。在一些實例中，承載基板可以由半導體材料（例如矽）、藍寶石、玻璃、聚合物材料、或其他適合的材料所形成。在使用熔融接合的實施例中，承載基板包括底氧化層且工件200包括頂氧化層。在底氧化層與頂氧化層兩者經過處理之後，將它們放置為彼此齊平接觸（flush contact）以在室溫下或在升高的溫度下直接接合。一旦將承載基板接合至工件200，如第3圖所示，將工件200翻轉。在翻轉工件200之後，藉由研磨及平坦化技術薄化工件200的背面BS直到隔離部件204、犧牲插塞218、第一台面結構202-1、第二台面結構202-2、及第三台面結構202-3在工件200的背面BS露出，其中背面BS已朝上。
參照第1及4圖，方法100包括方框106，其中將保護層264選擇性形成於台面結構上，例如第一台面結構202-1、第二台面結構202-2、或第三台面結構202-3。在一個範例製程中，例如第一台面結構202-1、第二台面結構202-2、及第三台面結構202-3的台面結構被選擇性回蝕；在工件200的背面BS上沉積介電材料；且進行平坦化製程以在台面結構上形成保護層264。在一些實施例中，在方框106的回蝕可以利用選擇性蝕刻製程來進行，例如選擇性濕蝕刻或選擇性乾蝕刻。用於回蝕台面結構的一個範例選擇性濕蝕刻製程可以包括使用乙二胺鄰苯二酚（ethylenediamine pyrocatechol，EDP）、四甲基氫氧化銨（tetramethylammonium hydroxide，TMAH）、硝酸（HNO 3）、氫氟酸（HF）、氨（NH 3）、過氧化氫（H 2O 2）、氟化銨（NH 4F）或適合的濕蝕刻劑。用於回蝕台面結構的一個範例選擇性乾蝕刻製程可以包括六氟化硫（SF 6）、氫氣（H 2）、氨（NH 3）、氟化氫（HF）、四氟化碳（CF 4）、溴化氫（HBr）、氬氣、或前述之混合物。在一些實施方式中，控制回蝕製程的時間以回蝕台面結構約5nm及約30nm之間的深度。在回蝕之後，可以在工件200的背面BS上沉積介電材料，例如氧化矽。可進行例如化學機械拋光（chemical mechanical polishing，CMP）的平坦化製程以移除犧牲插塞218上的過量的介電材料。在一些實施例中，保護層264可以具有與隔離部件204類似的成分。在一個實施例中，保護層264是有氧化矽所形成，且可以沿著Z方向具有約5nm及約30nm之間的厚度。
參照第1及5圖，方法100包括方框108，其中形成了圖案化硬遮罩267以露出犧牲插塞218。在一個範例製程中，利用CVD以在工件200的背面BS上毯覆（blanketly）沉積第一硬遮罩層267。第一硬遮罩層267可以是單層或多層。在所描繪的實施例中，第一硬遮罩層267是多層，且包括氮化物層266以及氮化物層266上的氧化物層268。在第一硬遮罩層267的沉積之後，可以進行微影及蝕刻製程以圖案化第一硬遮罩層267以形成第一圖案化硬遮罩267以露出犧牲插塞218。在一些示例中，在第一硬遮罩層267上沉積光阻層。為了圖案化光阻層，將光阻層曝光到從光罩反射或通過光罩的輻射；在曝光後（post-exposure）烘烤製程中烘烤；且在顯影劑中顯影。接著將圖案化光阻層用作蝕刻遮罩以蝕刻第一硬遮罩層267，藉此形成第一圖案化硬遮罩267。參照第5圖，第一圖案化硬遮罩267包括第一遮罩開口271，其與將要形成的第一背面源極/汲極接觸開口272（如下所述）實質上對準。根據本揭露，第一圖案化硬遮罩267具有遮蔽在方框108不被蝕刻的犧牲插塞218的功能。無論是否有一部分的保護層264在第一遮罩開口271中露出都沒有關係。如第5圖所示，第一遮罩開口271可以不與在台面結構上的部分的保護層264相連（coterminous）。這是因為在方框110的蝕刻製程對犧牲插塞218是有選擇性的。
參照第1及6圖，方法100包括方框110，其中露出的犧牲插塞218被選擇性移除以形成第一背面源極/汲極接觸開口272。在一些實施例中，犧牲插塞218的移除可以是自對準的，因為由矽鍺（SiGe）所形成的犧牲插塞218係設置於隔離部件204（由介電材料所形成）與保護層264之間，其中保護層264可以由氧化矽所形成。在這些實施例中，犧牲插塞218的選擇性移除可以利用選擇性濕蝕刻來進行。一個範例選擇性濕蝕刻製程可以包括使用氫氧化銨（NH 4OH）及過氧化氫（H 2O 2）的溶液。因為在方框110的選擇性蝕刻製程蝕刻犧牲插塞218比蝕刻隔離部件204或保護層264更快，可以移除犧牲插塞218且對隔離部件204或保護層264幾乎沒有或沒有損害。在所描繪的實施例中，犧牲插塞218的選擇性移除也可以移除犧牲插塞218下之露出的源極/汲極部件一部分。犧牲插塞218的移除可形成第一背面源極/汲極接觸開口272以露出源極/汲極部件230。
參照第1及7圖，方法100包括方框112，其中在第一背面源極/汲極接觸開口272中形成了背面源極/汲極接觸件274。雖然並未明確顯示，各個背面源極/汲極接觸件274可以包括矽化物層275（未顯示於第7圖中，但顯示於第17圖中）以與源極/汲極部件230及設置於矽化物層275上的金屬填充層交界。在一個範例製程中，在第一背面源極/汲極接觸開口272的形成之後，在露出的源極/汲極部件230上沉積金屬前驅物，且進行退火製程以在源極/汲極部件230與金屬前驅物之間導致矽化以形成矽化物層。在一些實施例中，金屬前驅物可以包括鈦（Ti）、鉻（Cr）、鉭（Ta）、鉬（Mo）、鋯（Zr）、鎳（Ni）、鈷（Co）、錳（Mn）、鎢（W）、鐵（Fe）、釕（Ru）、或鉑（Pt），且矽化物層275可以包括矽化鈦（TiSi）、矽化鉻（CrSi）、矽化鉭（TaSi）、矽化鉬（MoSi）、矽化鎳（NiSi）、矽化鈷（CoSi）、矽化錳（MnSi）、矽化鎢（WSi）、矽化鐵（FeSi）、矽化釕（RuSi）、或矽化鉑（PtSi）。在一些示例中，矽化物層275可以具有約1nm及約10nm之間的厚度。在矽化物層275的形成之後，如第7圖所示，可以將金屬填充材料填充到第一背面源極/汲極接觸開口272中以形成背面源極/汲極接觸件274。金屬填充材料可以包括鎢（W）、釕（Ru）、鈷（Co）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鉬（Mo）、或鎳（Ni），且可以利用物理氣相沉積（physical vapor deposition，PVD）或化學氣相沉積（chemical vapor deposition，CVD）來沉積。在一些實施例中，背面源極/汲極接觸件274可以可選地包括阻障層273，其設置於背面源極/汲極接觸件274與隔離部件204的界面以及背面源極/汲極接觸件274與鄰近的台面結構的界面。可選的阻障層273可以包括氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽，且可以具有約0.5nm及約5nm之間的厚度。可以在沉積金屬填充材料後進行例如CMP製程的平坦化製程以移除過量的材料並提供平坦的頂表面。在方框112的操作結束時，背面源極/汲極接觸件274耦合至源極/汲極部件230，且由源極/汲極部件230測量到背面導電部件（如下所述），可以具有約6nm及約50nm之間的高度。在一個實施例中，背面源極/汲極接觸件274形成於源極/汲極部件230上，且源極/汲極部件230具有源極部件的功能且可以被稱為背面源極接觸件274。在一些替代的實施例中，第一背面源極/汲極接觸開口272可以部分延伸至源極/汲極部件230中。如此一來，可以形成顯示於第18圖中之延伸的背面源極/汲極接觸件2740。
參照第1、8及9圖，方法100包括方框114，其中台面結構被襯層278及背面介電層280取代。在方框114的操作可以包括台面結構的選擇性移除（顯示於第8圖）、襯層278的沉積以及背面介電層280的沉積（顯示於第9圖）。參照第8圖，首先利用選擇性濕蝕刻製程或選擇性乾蝕刻製程選擇性移除台面結構，例如第一台面結構202-1、第二台面結構202-2、及第三台面結構202-3。用於回蝕台面結構的一個範例選擇性濕蝕刻製程可以包括使用乙二胺鄰苯二酚（EDP）、四甲基氫氧化銨（TMAH）、硝酸（HNO 3）、氫氟酸（HF）、氨（NH 3）、過氧化氫（H 2O 2）、氟化銨（NH 4F）或適合的濕蝕刻劑。用於回蝕台面結構的一個範例選擇性乾蝕刻製程可以包括六氟化硫（SF 6）、氫氣（H 2）、氨（NH 3）、氟化氫（HF）、四氟化碳（CF 4）、溴化氫（HBr）、氬氣、或前述之混合物。如第8圖所示，台面結構的移除在閘極結構240的正上方形成閘極通路開口276。參照第9圖，沿著閘極通路開口276的側壁及底表面沉積襯層278。襯層278可以包括氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽，且可以具有約0.5nm及約5nm之間的厚度。接著在襯層278上以及閘極通路開口276中沉積背面介電層280。背面介電層280可以包括氧化矽、碳氮氧化矽、氮氧化矽、或氮碳化矽，且可以利用旋轉塗佈、化學氣相沉積（CVD）、流動式CVD（flowable CVD，FCVD）、或電漿輔助CVD（plasma-enhanced CVD，PECVD）來沉積。可以進行例如CMP製程的平坦化製程以移除過量的材料，使得背面介電層280、隔離部件204、犧牲插塞218、襯層278、及背面源極/汲極接觸件274的頂表面共平面。在方框114的操作可以合稱為去台面製程（de-mesa process）。以襯層278及背面介電層280取代矽台面結構可以減少進入或經過塊體基板202的截止狀態漏電流 。
參照第1、10及11圖，方法100包括方框116，其中剩下的虛置磊晶插塞218被介電插塞284取代。在方框116的操作可以包括犧牲插塞218的選擇性移除（顯示於第10圖）以及介電插塞284的形成（顯示於第11圖）。在一些實施例中，犧牲插塞218的移除可以是自對準的，因為由矽鍺（SiGe）所形成的犧牲插塞218設置於隔離部件204、襯層278、背面介電層280、及背面源極/汲極接觸件274之間。在這些實施例中，犧牲插塞218的選擇性移除可以利用選擇性濕蝕刻製程來進行。一個範例濕蝕刻製程可以包括使用氫氧化銨（NH 4OH）及過氧化氫（H 2O 2）的溶液。因為在方框116的選擇性蝕刻製程蝕刻犧牲插塞218比蝕刻隔離部件204、襯層278、背面介電層280、或背面源極/汲極接觸件274快，可以移除犧牲插塞218且對襯層278、背面介電層280、及背面源極/汲極接觸件274幾乎沒有或沒有損害。在所描繪的實施例中，犧牲插塞218的選擇性移除也可以移除在犧牲插塞218下露出的源極/汲極部件230的一部分。犧牲插塞218的移除形成第二背面源極/汲極接觸開口282以露出源極/汲極部件230。各個第二背面源極/汲極接觸開口282定義於襯層278與隔離部件204之間，且顯示於第6圖的第一背面源極/汲極接觸開口272定義於第三台面結構202-3與隔離部件204之間。參照第11圖，接著在工件200的背面BS上沉積介電材料並平坦化工件200以在第二背面源極/汲極接觸開口282中形成介電插塞284。用於介電插塞284的介電材料可以包括氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、或具有小於7的介電常數的其他低介電常數介電材料。值得注意的是，介電插塞284與背面介電層280可以不具有相同的成分，或者背面介電層280可以不在後續的步驟中被選擇性蝕刻。在一些示例中，沿著X方向測量時，各個犧牲插塞218可以具有約10nm及約30nm之間的寬度，與源極/汲極部件230沿著X方向的寬度類似。因為矽鍺具有大於11.7的介電常數，以介電插塞284取代犧牲插塞218有助於降低將要形成的背面閘極接觸件與鄰近的源極/汲極部件230之間的寄生電容。
參照第1及12圖，方法100包括方框118，其中形成第二圖案化硬遮罩287以露出在閘極結構240的正上方的區域的背面介電層280。在一個範例製程中，第二硬遮罩層287係利用CVD以毯覆沉積在工件200的背面BS上。第二硬遮罩層287可以是單層或多層。在所描繪的實施例中，第二硬遮罩層287是多層，且可以包括金屬硬遮罩層286以及金屬硬遮罩層286上的半導體氮化層288。金屬硬遮罩層286可以包括氮化鈦且半導體氮化層288可以包括氮化矽。在第二硬遮罩層287的沉積之後，可以進行微影及蝕刻製程以圖案化第二硬遮罩層287以形成第二圖案化硬遮罩287以露出在閘極結構240的正上方的背面介電層280。在一些示例中，在第二硬遮罩層287上沉積光阻層。為了圖案化光阻層，將光阻層曝光到從光罩反射或通過光罩的輻射；在曝光後烘烤製程中烘烤；且在顯影劑中顯影。接著將圖案化的光阻層用作蝕刻遮罩以蝕刻第二硬遮罩層287，藉此形成第二圖案化硬遮罩287。參照第12圖，第二圖案化硬遮罩287包括第二遮罩開口290，其垂直對準閘極結構240的正上方的區域的背面介電層280。根據本揭露，第二圖案化硬遮罩287具有遮蔽其他區域的背面介電層280與隔離部件204的功能。
參照第1及13圖，方法100包括方框120，其中在第二遮罩開口290中露出的背面介電層280被選擇性移除以露出閘極結構240並形成背面閘極接觸開口292。背面介電層280的選擇性移除可以利用乾蝕刻製程來執行。用於回蝕台面結構的一個範例選擇性乾蝕刻製程可以包括六氟化硫（SF 6）、四氟化碳（CF 4）、三氟化氮（NF 3）、其他含氟氣體、氧（O 2）、或前述之混合物。在介電插塞284的成分或襯層278的成分與背面介電層280的成分不同的一些實施例中，允許背面介電層280的漏出的部分被選擇性移除而不損害襯層278或介電插塞284。在這方面，背面介電層280在方框120的移除是自對準的。如第13圖所示，進行在方框120的蝕刻製程直到閘極結構240的閘極電極246在背面閘極接觸開口292中露出。也就是，在方框120的蝕刻製程也移除了閘極介電層244與界面層242。在背面閘極接觸開口292的形成之後，藉由選擇性蝕刻移除第二圖案化硬遮罩層287。
參照第1及14圖，方法100包括方框122，其中在背面閘極接觸開口292中形成背面閘極接觸件294。在方框122，可以在工件200的背面BS上，包括在背面閘極接觸開口292上沉積金屬填充材料。金屬填充材料可以包括鎢（W）、釕（Ru）、鈷（Co）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鉬（Mo）、或鋁（Al），且可以利用物理氣相沉積（PVD）或化學氣相沉積（CVD）來沉積。在一些實施例中，背面閘極接觸件294可以可選地包括沿著背面閘極接觸件294的側壁設置的阻障層295（顯示於第17圖）。可選的阻障層295可以包括氮化矽或氮化鈦。可以在沉積金屬填充材料之後進行例如CMP製程的平坦化製程以移除過量的材料並提供平坦的頂表面。在方框122的操作結束時，背面閘極接觸件294耦合且直接接觸閘極結構240的閘極電極層246。在一些替代的實施例中，在方框120的蝕刻也可以移除一部分的閘極電極層246並在閘極電極層246中形成凹槽。如此一來，可以形成顯示於第18圖的延伸的背面閘極接觸件2940。在又一些其他的實施例中，在方框120的蝕刻也適度蝕刻襯層278的頂部邊緣，且可以形成如第19圖所示的漸縮的（tapered）背面閘極接觸件2942。由於襯層278的剝落（chipping away），漸縮的背面閘極接觸件2942包括鄰近閘極電極層246之較小的端表面以及遠離閘極電極層246之較大的端表面，從與閘極電極層246的界面測量到與背面導電部件（如下所述）的界面時背面閘極接觸件294可以具有約6nm及約50nm之間的高度。
參照第1、15及16圖，方法100包括方框124，其中至少一個背面導電部件耦合至背面閘極接觸件294與背面源極/汲極接觸件274。第15及16圖為顯示於第14圖的工件200的局部俯視圖，且可以包括額外的部件，例如第一背面閘極接觸件294-1、第二背面閘極接觸件294-2、第一背面源極/汲極接觸件274-1、及第二背面源極/汲極接觸件274-2。至少一個背面導電部件的形成可以包括絕緣層300的沉積、圖案化絕緣層300以形成溝槽、以及溝槽中的至少一個導電部件的形成。絕緣層300可以具有與上述ILD層的成分類似的成分。絕緣層300可以包括正矽酸乙脂（TEOS）氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽，例如硼磷矽酸鹽玻璃（BPSG）、熔融石英玻璃（FSG）、磷矽酸鹽玻璃（PSG）、硼摻雜矽玻璃（BSG）、及/或其他適合的介電材料。絕緣層300沉積在工件200的背面BS上，包括沉積在背面介電層280、背面源極/汲極接觸件、隔離部件204、襯層278、及背面閘極接觸件上。接著，在絕緣層300中圖案化溝槽以選擇性露出背面閘極接觸件294或背面源極/汲極接觸件274。之後，將金屬填充材料沉積至溝槽中以形成至少一個背面導電部件。在一些實施例中，在上述至少一個背面導電部件中的金屬填充材料可以包括鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）、釕（Ru）、鎢（W）、鈷（Co）、鎳（Ni）、鉬（Mo）、或前述之組合。在一些實施方式中，可以在金屬填充材料的沉積之前可選地沉積阻障層以分隔金屬填充材料與絕緣層。阻障層可以包括氮化鈦（TiN）、氮化鉭（TaN）、氮化鈷（CoN）、氮化鎳（NiN）、或氮化鎢（WN）。當形成有阻障層時，阻障層與金屬填充材料兩者可以被視為上述至少一個背面導電部件的部分。阻障層與金屬填充層可以利用PVD、CVD、ALD、或無電鍍來沉積。可以進行例如CMP製程的平坦化製程以移除絕緣層上的過量材料。雖然並未明確顯示，可以在絕緣層300與上述至少一個背面導電部件上形成進一步的內連線結構。
在第15圖所示的一些實施例中，上述至少一個背面導電部件包括第一背面導電部件302與第二背面導電部件304。第一背面導電部件302電性耦合至第一背面閘極接觸件294-1與第一背面源極/汲極接觸件274-1，藉此將它們互連（interconnecting）。第二背面導電部件304電性耦合至第二背面閘極接觸件294-2與第二背面源極/汲極接觸件274-2，藉此將它們互連。各個第一背面導電部件302與第二背面導電部件304沿著Y方向橫跨隔離部件204。在第15圖中，當沿著Z方向觀看時，第一背面閘極接觸件294-1藉由襯層278、介電插塞284、及背面介電層280與第二背面源極/汲極接觸件274-2間隔。在第16圖所示的一些其他的實施例中，上述至少一個背面導電部件包括第三背面導電部件306。第三背面導電部件306電性耦合至第一背面閘極接觸件294-1、第一背面源極/汲極接觸件274-1、第二背面閘極接觸件294-2及第二背面源極/汲極接觸件274-2，藉此互連它們全部。
本揭露的實施例提供了多個優點。舉例而言，本揭露的方法形成了直接耦合至閘極結構的背面閘極接觸件。背面閘極接觸件的引入使得在半導體結構的背面之進一步的內連線結構及佈線變得可能，藉此減少正面上的金屬線的數目。舉例而言，背面導電部件可以將背面閘極接觸件局部連接到背面源極/汲極接觸件。此外，本揭露的方法以介電層取代半導體台面結構以減少穿過或經過塊體基板的截止狀態漏電流。
在一個例示性的面向，本揭露是針對一種半導體結構。半導體結構包括：多個第一奈米結構；第一閘極結構，包繞各個第一奈米結構並設置於隔離結構上；以及背面閘極接觸件，設置於第一奈米結構下方並鄰近隔離結構。第一閘極結構的底表面與背面閘極接觸件直接接觸。
在一些實施例中，半導體結構可以更包括：多個第二奈米結構；第二閘極結構，包繞各個第二奈米結構並設置於隔離結構上；以及正面閘極接觸件，設置於第二奈米結構上且遠離隔離結構。第二閘極結構電性耦合至正面閘極接觸件。在一些實施方式中，正面閘極接觸件藉由閘極蓋層電性耦合至第二閘極結構。在一些實例中，半導體結構可以更包括：第一源極/汲極部件，耦合至第二奈米結構的多個端面；以及背面源極/汲極接觸件，設置於第二奈米結構下方並鄰近隔離結構。背面源極/汲極接觸件電性耦合至第一源極/汲極部件。在一些實施例中，半導體結構可以更包括：第二源極/汲極部件，耦合至第一奈米結構與第二奈米結構，並夾在第一奈米結構與第二奈米結構之間；以及介電插塞，設置於第二源極/汲極部件下方。介電插塞鄰近隔離結構與背面閘極接觸件。在一些實施例中，半導體結構可以更包括：襯層，從背面閘極接觸件與隔離結構之間延伸到背面閘極接觸件與介電插塞之間。在一些實例中，介電插塞與隔離結構包括氧化矽且襯層包括氮化矽。在一些實施例中，第二奈米結構設置於背面介電層上。在一些實施方式中，背面介電層藉由襯層與介電插塞及隔離結構間隔。在一些實例中，介電插塞與背面介電層包括氧化矽且襯層包括氮化矽。
在另一個例示性的面向中，本揭露是針對一種半導體結構。半導體結構包括：複數個第一奈米結構；第一閘極結構，包繞各個第一奈米結構；第一蓋層，設置於第一閘極結構的頂表面上；背面閘極接觸件，與第一閘極結構的底表面直接接觸，且底表面與頂表面相對；複數個第二奈米結構；第二閘極結構，包繞各個第二奈米結構；第二蓋層，設置於第二閘極結構上；以及正面閘極接觸件，與第二蓋層直接接觸。
在一些實施例中，背面閘極接觸件部分延伸到第一閘極結構中。在一些實施方式中，半導體結構可以更包括：第一源極/汲極部件，設置於第一奈米結構與第二奈米結構之間，且與第一奈米結構及第二奈米結構直接接觸；以及第二源極/汲極部件，與第二奈米結構直接接觸。第二奈米結構在第一源極/汲極部件與第二源極/汲極部件之間延伸。在一些實施方式中，半導體結構可以更包括：介電插塞，設置於第一源極/汲極部件下方；以及背面源極/汲極接觸件，設置於第二源極/汲極部件下方。在一些實例中，介電插塞藉由襯層與背面閘極接觸件間隔。在一些實施例中，背面源極/汲極接觸件部分延伸到第二源極/汲極部件中。
在又另一個例示性的面向中，本揭露是針對一種半導體結構的形成方法。半導體結構的形成方法包括：接收工件，工件包括：多個第一奈米結構，設置於第一台面結構上，多個第二奈米結構，設置於第二台面結構上，第一閘極結構，包繞第一奈米結構，第二閘極結構，包繞第二奈米結構，第一源極/汲極部件，夾在第一奈米結構與第二奈米結構之間，第二源極/汲極部件，藉由第二奈米結構與第一源極/汲極部件間隔，第一虛置磊晶插塞，位於第一源極/汲極部件下方且位於第一台面結構與第二台面結構之間，以及第二虛置磊晶插塞，位於第二源極/汲極部件下方且鄰近第二台面結構。上述方法更包括以背面源極/汲極接觸件取代第二虛置磊晶插塞；以背面介電部件取代第一台面結構；以介電插塞取代第一虛置磊晶插塞；以及以背面閘極接觸件取代背面介電部件，且背面閘極接觸件直接接觸第一閘極結構。
在一些實施例中，第一台面結構與第二台面結構包括矽。第一虛置磊晶插塞與第二虛置磊晶插塞包括矽鍺。在一些實施方法中，取代第一台面結構包括：選擇性移除第一台面結構；在工件上沉積襯層；以及在襯層的沉積之後，在襯層上形成背面介電部件。在一些實例中，背面介電部件的取代包括：選擇性移除背面介電部件；在背面介電部件的選擇性移除之後，非等向性地蝕刻襯層以形成背面閘極接觸開口以露出第一閘極結構；以及在背面閘極接觸開口中形成背面閘極接觸件。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
100:方法 102,104,106,108,110,112,114,116,118,120,122,124:方框 200:工件 202-1:第一台面結構 202-2:第二台面結構 202-3:第三台面結構 204:隔離部件 206:介電鰭片 208:奈米結構 210:閘極間隔物 218:犧牲插塞 220:內間隔部件 230:源極/汲極部件 232:接觸蝕刻停止層（CESL） 236:正面源極/汲極接觸件 240:閘極結構 242:界面層 244:閘極介電層 246:閘極電極層 250:閘極頂金屬層 252:閘極切割部件 254:自對準覆蓋介電層（SAC層） 256:介電層 260:正面閘極接觸件 264:保護層 266:氮化物層 267:第一硬遮罩層 268:氧化物層 271:第一遮罩開口 272:第一背面源極/汲極接觸開口 273,295:阻障層 274:背面源極/汲極接觸件 274-1:第一背面源極/汲極接觸件 274-2:第二背面源極/汲極接觸件 275:矽化物層 276:閘極通路開口 278:襯層 280:背面介電層 282:第二背面源極/汲極接觸開口 284:介電插塞 286:金屬硬遮罩層 287:第二硬遮罩層、第二硬遮罩 288:半導體氮化層 290:第二遮罩開口 292:背面閘極接觸開口 294:背面閘極接觸件 294-1:第一背面閘極接觸件 294-2:第二背面閘極接觸件 300:絕緣層 302:第一背面導電部件 304:第二背面導電部件 306:第三背面導電部件 2062:外層 2064:內層 2740:延伸的背面源極/汲極接觸件 2940:延伸的背面閘極接觸件 2942:漸縮的背面閘極接觸件 BS:背面 FS:正面 X,Y,Z:方向
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據本揭露的一或多個面向，繪示出具有背面接觸件的半導體裝置的形成方法的流程圖。 第2~16圖是根據本揭露的一或多個面向，繪示出在根據第1圖的方法的製造過程時的工件的局部透視圖或局部俯視圖。 第17~21圖是根據本揭露的一或多個面向，繪示出利用第1圖的方法製造之替代的半導體結構的局部透視圖。
200:工件
204:隔離部件
206:介電鰭片
208:奈米結構
210:閘極間隔物
220:內間隔部件
230:源極/汲極部件
232:接觸蝕刻停止層(CESL)
236:正面源極/汲極接觸件
240:閘極結構
242:界面層
244:閘極介電層
246:閘極電極層
250:閘極頂金屬層
252:閘極切割部件
254:自對準覆蓋介電層(SAC層)
256:介電層
260:正面閘極接觸件
274:背面源極/汲極接觸件
278:襯層
280:背面介電層
284:介電插塞
294:背面閘極接觸件
BS:背面
FS:正面
X,Y,Z:方向

Claims (20)

  1. 一種半導體結構，包括： 多個第一奈米結構； 一第一閘極結構，包繞各個第一奈米結構並設置於一隔離結構上；以及 一背面閘極接觸件，設置於該些第一奈米結構下方並鄰近該隔離結構， 其中該第一閘極結構的一底表面與該背面閘極接觸件直接接觸。
  2. 如請求項1之半導體結構，更包括： 多個第二奈米結構； 一第二閘極結構，包繞各個第二奈米結構並設置於該隔離結構上；以及 一正面閘極接觸件，設置於該些第二奈米結構上並遠離該隔離結構， 其中該第二閘極結構電性耦合至該正面閘極接觸件。
  3. 如請求項2之半導體結構，其中該正面閘極接觸件藉由一閘極蓋層電性耦合至該第二閘極結構。
  4. 如請求項2之半導體結構，更包括： 一第一源極/汲極部件，耦合至該些第二奈米結構的多個端面（end surfaces）；以及 一背面源極/汲極接觸件，設置於該些第二奈米結構下方並鄰近該隔離結構， 其中該背面源極/汲極接觸件電性耦合至該第一源極/汲極部件。
  5. 如請求項2之半導體結構，更包括： 一第二源極/汲極部件，耦合至該些第一奈米結構與該些第二奈米結構，並夾在該些第一奈米結構與該些第二奈米結構之間；以及 一介電插塞，設置於該第二源極/汲極部件下方， 其中該介電插塞鄰近該隔離結構與該背面閘極接觸件。
  6. 如請求項5之半導體結構，更包括： 一襯層，從該背面閘極接觸件與該隔離結構之間延伸到該背面閘極接觸件與該介電插塞之間。
  7. 如請求項6之半導體結構， 其中該介電插塞與該隔離結構包括氧化矽， 其中該襯層包括氮化矽。
  8. 如請求項5之半導體結構，其中該第二奈米結構設置於一背面介電層上。
  9. 如請求項8之半導體結構，其中該背面介電層藉由一襯層與該介電插塞及該隔離結構間隔。
  10. 如請求項9之半導體結構， 其中該介電插塞與該背面介電層包括氧化矽， 其中該襯層包括氮化矽。
  11. 一種半導體結構，包括： 複數個第一奈米結構； 一第一閘極結構，包繞各個第一奈米結構； 一第一蓋層，設置於該第一閘極結構的一頂表面上； 一背面閘極接觸件，與該第一閘極結構的一底表面直接接觸，且該底表面與該頂表面相對； 複數個第二奈米結構； 一第二閘極結構，包繞各個第二奈米結構； 一第二蓋層，設置於該第二閘極結構上；以及 一正面閘極接觸件，與該第二蓋層直接接觸。
  12. 如請求項11之半導體結構，其中該背面閘極接觸件部分延伸到該第一閘極結構中。
  13. 如請求項11之半導體結構，更包括： 一第一源極/汲極部件，設置於該些第一奈米結構與該些第二奈米結構之間，且與該些第一奈米結構及該些第二奈米結構直接接觸；以及 一第二源極/汲極部件，與該些第二奈米結構直接接觸， 其中該些第二奈米結構在該第一源極/汲極部件與該第二源極/汲極部件之間延伸。
  14. 如請求項13之半導體結構，更包括： 一介電插塞，設置於該第一源極/汲極部件下方；以及 一背面源極/汲極接觸件，設置於該第二源極/汲極部件下方。
  15. 如請求項14之半導體結構， 其中該介電插塞藉由一襯層以與該背面閘極接觸件間隔， 其中該介電插塞包括氧化矽， 其中該襯層包括氮化矽。
  16. 如請求項14之半導體結構，其中該背面源極/汲極接觸件部分延伸到該第二源極/汲極部件中。
  17. 一種半導體結構的形成方法，包括： 接收一工件，該工件包括： 多個第一奈米結構，設置於一第一台面（mesa）結構上， 多個第二奈米結構，設置於一第二台面結構上， 一第一閘極結構，包繞該些第一奈米結構， 一第二閘極結構，包繞該些第二奈米結構， 一第一源極/汲極部件，夾在該些第一奈米結構與該些第二奈米結構之間， 一第二源極/汲極部件，藉由該些第二奈米結構與該第一源極/汲極部件間隔， 一第一虛置磊晶插塞，位於該第一源極/汲極部件下方且位於該第一台面結構與該第二台面結構之間，以及 一第二虛置磊晶插塞，位於該第二源極/汲極部件下方且鄰近該第二台面結構； 以一背面源極/汲極接觸件取代該第二虛置磊晶插塞； 以一背面介電部件取代該第一台面結構； 以一介電插塞取代該第一虛置磊晶插塞；以及 以一背面閘極接觸件取代該背面介電部件，且該背面閘極接觸件直接接觸該第一閘極結構。
  18. 如請求項17之半導體結構的形成方法， 其中該第一台面結構與該第二台面結構包括矽， 其中該第一虛置磊晶插塞與該第二虛置磊晶插塞包括矽鍺。
  19. 如請求項17之半導體結構的形成方法，其中該第一台面結構的取代包括： 選擇性移除該第一台面結構； 在該工件上沉積一襯層；以及 在該襯層的沉積之後，在該襯層上形成該背面介電部件。
  20. 如請求項19之半導體結構的形成方法，其中該背面介電部件的取代包括： 選擇性移除該背面介電部件； 在該背面介電部件的選擇性移除之後，非等向性地蝕刻該襯層以形成一背面閘極接觸開口以露出該第一閘極結構；以及 在該背面閘極接觸開口中形成該背面閘極接觸件。
TW111100862A 2021-02-19 2022-01-10 半導體結構及其形成方法 TWI817312B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163151228P 2021-02-19 2021-02-19
US63/151,228 2021-02-19
US17/228,955 US11658226B2 (en) 2021-02-19 2021-04-13 Backside gate contact
US17/228,955 2021-04-13

Publications (2)

Publication Number Publication Date
TW202238737A true TW202238737A (zh) 2022-10-01
TWI817312B TWI817312B (zh) 2023-10-01

Family

ID=81897739

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111100862A TWI817312B (zh) 2021-02-19 2022-01-10 半導體結構及其形成方法

Country Status (5)

Country Link
US (3) US11658226B2 (zh)
KR (1) KR102451356B1 (zh)
CN (1) CN114628328A (zh)
DE (1) DE102021109940A1 (zh)
TW (1) TWI817312B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230420371A1 (en) * 2022-06-27 2023-12-28 International Business Machines Corporation Stacked field effect transistor cell with cross-coupling
US20240006315A1 (en) * 2022-06-30 2024-01-04 International Business Machines Corporation Self-aligned backside gate contact for backside signal line integration

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI618248B (zh) 2010-10-12 2018-03-11 高通公司 具有薄基體之垂直半導體元件
KR101946179B1 (ko) 2014-12-09 2019-02-08 샌디스크 테크놀로지스 엘엘씨 백 게이트 전극을 갖는 3차원 메모리 구조
BR112019001313A2 (pt) 2016-08-26 2019-04-30 Intel Corporation estruturas de dispositivo de circuito integrado e técnicas de fabricação de frente e verso
US10083963B2 (en) * 2016-12-21 2018-09-25 Qualcomm Incorporated Logic circuit block layouts with dual-side processing
KR101963141B1 (ko) 2017-07-13 2019-03-28 (주)네추럴에프앤피 백년초 추출물, 여주 추출물 및 시계꽃 추출물을 유효성분으로 함유하는 갱년기 장애 예방 또는 치료용 조성물
US10868193B2 (en) 2018-11-09 2020-12-15 Samsung Electronics Co., Ltd. Nanosheet field effect transistor cell architecture
US11437283B2 (en) 2019-03-15 2022-09-06 Intel Corporation Backside contacts for semiconductor devices
US11532627B2 (en) 2020-05-22 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact structure
US11948987B2 (en) 2020-05-28 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned backside source contact structure
US11222892B2 (en) 2020-06-15 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail and methods of forming the same
US11411100B2 (en) 2020-09-29 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming backside power rails
US20220139911A1 (en) * 2020-10-30 2022-05-05 Intel Corporation Use of a placeholder for backside contact formation for transistor arrangements

Also Published As

Publication number Publication date
US20230299167A1 (en) 2023-09-21
US11996461B2 (en) 2024-05-28
US20220271138A1 (en) 2022-08-25
TWI817312B (zh) 2023-10-01
US20240304695A1 (en) 2024-09-12
KR102451356B1 (ko) 2022-10-06
KR20220118881A (ko) 2022-08-26
US11658226B2 (en) 2023-05-23
DE102021109940A1 (de) 2022-08-25
CN114628328A (zh) 2022-06-14

Similar Documents

Publication Publication Date Title
US20230387115A1 (en) Backside Power Rail And Methods Of Forming The Same
US11948987B2 (en) Self-aligned backside source contact structure
TWI786608B (zh) 半導體裝置及其製造方法
US11996461B2 (en) Backside gate contact
US11621197B2 (en) Semiconductor device with gate cut feature and method for forming the same
US20220367482A1 (en) Source/Drain Feature Separation Structure
TW202236677A (zh) 半導體裝置
US20240243178A1 (en) Self-aligned backside source contact structure
US20230187518A1 (en) Semiconductor Device With Tunable Channel Layer Usage And Methods Of Fabrication Thereof
US11600625B2 (en) Semiconductor device having an offset source/drain feature and method of fabricating thereof
TW202230623A (zh) 接點插塞
US20230197802A1 (en) Connection between gate and source/drain feature
US12057341B2 (en) Semiconductor device with gate cut structure and method of forming the same
TWI792465B (zh) 半導體裝置、其形成方法及半導體結構
US20230420455A1 (en) Semiconductor device and manufacturing method thereof
US20240290849A1 (en) Wrap-around silicide layer
US20230035086A1 (en) Semiconductor devices and methods for fabrication thereof
TW202420421A (zh) 半導體裝置及其製造方法
TW202247354A (zh) 半導體裝置及其製造方法
KR20240131873A (ko) 랩 어라운드 실리사이드 층
TW202343842A (zh) 半導體結構及其形成方法
TW202403852A (zh) 半導體結構及其製造方法
CN118173560A (zh) 半导体结构及其形成方法