CN113809076A - 半导体结构及其形成方法 - Google Patents

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backside
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游力蓁
苏焕杰
黄麟淯
程冠伦
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供了半导体结构及其形成方法。在实施例中，半导体结构包括：外延源极部件和外延漏极部件；沟道构件的垂直堆叠件，设置在背侧介电层上方，沟道构件的垂直堆叠件沿方向在外延源极部件和外延漏极部件之间延伸；栅极结构，包裹沟道构件的垂直堆叠件的每个；以及背侧源极接触件，设置在背侧介电层中。背侧源极接触件包括邻近外延源极部件的顶部和远离外延源极部件的底部。顶部和底部包括沿该方向的阶梯宽度变化。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了处理和制造IC的复杂性。
例如，随着集成电路(IC)技术朝着更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极-沟道耦接、减小截止状态电流和减小短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有设置在沟道区域的不止一侧上方的栅极结构或它们的部分的器件。鳍状场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的实例，它们已经变得流行并且成为用于高性能和低泄漏应用的有前景的候选者。FinFET具有在不止一侧上由栅极包裹的高边沟道(例如，栅极包裹半导体材料的“鳍”的从衬底延伸的顶部和侧壁)。MBC晶体管具有可以部分或全部围绕沟道区域延伸的栅极结构，以在两个或多个侧上提供至沟道区域的访问。因为MBC晶体管的栅极结构围绕沟道区域，所以MBC晶体管也可以称为环绕栅晶体管(SGT)或全环栅(GAA)晶体管。MBC晶体管的沟道区域可以由纳米线、纳米片、其它纳米结构和/或其它合适的结构形成。沟道区域的形状也给予MBC晶体管可选名称，诸如纳米片晶体管或纳米线晶体管。
随着集成电路(IC)技术朝着更小的技术节点发展，一些布线结构已从器件结构的前侧移至器件结构的背侧。例如，已经提出背侧电源轨(BPR)或超级电源轨(SPR)，其中穿过衬底形成背侧源极/漏极接触件以与源极/漏极部件接触，并且在衬底的背侧上形成电源轨以与背侧源极/漏极接触件接触。背侧源极/漏极接触件的形成并非没有挑战。当光刻掩模重叠不够完美时，背侧源极接接触件可能会与栅极结构短路。因此，虽然常规的背侧源极接触件及其形成通常足以满足其预期目的，但是它们并不是在所有方面都令人满意。
发明内容
本申请的一些实施例提供了一种半导体结构，包括：外延源极部件和外延漏极部件；沟道构件的垂直堆叠件，设置在背侧介电层上方，所述沟道构件的垂直堆叠件沿方向在所述外延源极部件和所述外延漏极部件之间延伸；栅极结构，包裹所述沟道构件的垂直堆叠件的每个；以及背侧源极接触件，设置在所述背侧介电层中，其中，所述背侧源极接触件包括邻近所述外延源极部件的顶部和远离所述外延源极部件的底部，其中，所述顶部和所述底部包括沿所述方向的阶梯宽度变化。
本申请的另一些实施例提供了一种半导体结构，包括：源极部件和漏极部件；多个沟道构件，设置在背侧介电层上方，所述多个沟道构件沿第一方向在所述源极部件和所述漏极部件之间延伸，所述多个沟道构件沿垂直于所述第一方向的第二方向堆叠；栅极结构，包裹所述多个沟道构件的每个；以及背侧源极接触件，设置在所述背侧介电层中，所述背侧源极接触件包括邻近所述源极部件的第一部分和远离所述源极部件的第二部分，其中，所述第一部分包括沿所述第一方向的第一宽度，并且所述第二部分包括沿所述第一方向的第二宽度，其中，所述第一部分包括沿所述第二方向的第一高度，并且所述第二部分包括沿所述第二方向的第二高度，其中，所述第一宽度与所述第二宽度不同，其中，所述第一高度小于所述第二高度。
本申请的又一些实施例提供了一种形成半导体结构的方法，包括：在衬底上方形成包括由多个牺牲层交错的多个沟道层的堆叠件；图案化所述堆叠件和所述衬底以形成鳍形结构；形成源极开口和漏极开口；在所述源极开口和所述漏极开口中沉积伪外延部件；在所述源极开口中形成源极部件，并且在所述漏极开口中形成漏极部件，所述源极部件和所述漏极部件设置在所述伪外延部件上方；各向异性蚀刻所述衬底以形成暴露所述源极部件的所述伪外延部件的背侧接触开口；选择性并且各向同性蚀刻所述伪外延部件；以及在所述背侧接触件开口中形成背侧源极接触件以耦接至所述源极部件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一个或多个方面的用于形成具有背侧接触件的半导体器件的方法的流程图。
图2A至图17A、图2B至图17B和图10C至图17C示出了根据本发明的一个或多个方面的在根据图1的方法的制造工艺期间的工件的局部截面图。
图18A、图18B和图18C示出了根据本发明的一个或多个方面的使用图1的方法制造的可选半导体结构。
图19和图20示出了根据本发明的一个或多个方面的使用图1的方法制造的可选半导体结构。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，当用“约”、“大概”等描述数值或数值范围时，如本领域普通技术人员所理解的，该术语旨在涵盖考虑到制造期间固有变化的合理范围内的数值。例如，基于与制造具有与数值相关的特性的部件相关的已知制造公差，数值或数值的范围涵盖包括所描述数值的合理范围，诸如在所描述数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.25nm至5.75nm的尺寸范围，其中与本领域普通技术人员已知的与沉积材料层相关的制造公差为+/-15％。更进一步，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本发明总体上涉及形成具有背侧接触件的半导体器件的方法，并且更具体地涉及使用多个蚀刻步骤形成背侧接触开口的方法。
传统地，衬底上的晶体管的源极/漏极接触件和栅极接触件将晶体管的源极/漏极部件连接至衬底前侧上方的互连结构。随着IC器件尺寸的缩小，源极接触件和栅极接触件之间的靠近可以减小用于形成这些接触件的工艺窗口，并且可以增大它们之间的寄生电容。背侧电源轨(BPR)结构是用于提高先进技术节点的输电网络(PDN)的性能的现代解决方案。BPR结构的实施可以缓解接触件的拥挤。在一些常规工艺中，使用光刻和各向异性干蚀刻形成背侧接触开口。在这些常规工艺中，当重叠不够完美时，各向异性干蚀刻可以损坏相邻的栅极结构，从而导致栅极结构和背侧接触件之间的电短路。
本发明提供用于形成自对准至源极/漏极部件的背侧接触件的工艺。本发明的工艺在延伸至衬底中的源极/漏极开口中形成伪外延部件。伪外延部件与衬底的部件不同以提供蚀刻选择性。在形成源极/漏极部件和栅极结构之后，翻转衬底。使用第一蚀刻工艺和第二蚀刻工艺形成背侧接触开口。在第一蚀刻工艺中，使用各向异性蚀刻工艺穿过图案化的掩模层蚀刻衬底。第一蚀刻工艺蚀刻穿过衬底，但是不蚀刻穿过伪外延部件。然后在第二蚀刻工艺中各向同性并且选择性蚀刻伪外延部件，以暴露源/漏部件。因为第二蚀刻工艺相对于衬底对伪外延部件具有选择性，所以第二蚀刻工艺是自对准的，并且不太可能损坏栅极结构。因此，本发明的工艺可以减少栅极-源极/漏极短路并且提高良率。
现在将参考附图更详细描述本发明的各个方面。在这方面，图1是示出根据本发明的实施例的形成半导体器件的方法100的流程图。方法100仅仅是实例，并不旨在将本发明限制为方法100中明确所示的内容。可以在方法100之前、期间和之后提供额外的步骤，并且对于该方法的额外实施例，可以替换、消除或移动所描述的一些步骤。为了简单起见，本文没有详细描述所有步骤。下面结合根据方法100的实施例在制造的不同阶段的工件200的局部截面图的图2A至图16A、图2B至图16B和图10C至图16C描述方法100。因为在制造工艺结束时将工件200制造成半导体器件200，所以根据上下文需要，工件200可以称为半导体器件200。贯穿本发明，除非另有说明，否则相同的参考标号表示相同的部件。
参考图1、图2A和图2B，方法100包括框102，其中接收工件200。如图2A和图2B所示，工件200包括衬底202和设置在衬底202上的堆叠件204。在一个实施例中，衬底202可以是硅(Si)衬底。在一些其它实施例中，衬底202可以包括其它半导体材料，诸如锗(Ge)、硅锗(SiGe)或III-V半导体材料。示例性III-V半导体材料可以包括砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、氮化镓(GaN)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、磷化镓铟(GaInP)和砷化铟镓(InGaAs)。堆叠件204可以包括由多个牺牲层206交错的多个沟道层208。沟道层208和牺牲层206可以具有不同的半导体成分。在一些实施方式中，沟道层208由硅(Si)形成，并且牺牲层206由硅锗(SiGe)形成。在这些实施方式中，牺牲层206中的额外锗含量允许选择性去除或使牺牲层206凹进，而基本不对沟道层208造成损坏。在一些实施例中，可以使用外延工艺沉积牺牲层206和沟道层208。可以使用CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)和/或其它合适的工艺外延沉积堆叠件204。一个接一个地交替沉积牺牲层206和沟道层208以形成堆叠件204。应该指出，牺牲层206的三(3)层和沟道层208的三(3)层交替并且垂直布置，如图2A所示，其仅出于说明性目的，并不旨在限制权利要求中具体记载的内容。层的数量取决于用于半导体器件200的沟道构件的期望的数量。在一些实施例中，沟道层208的数量在2和10之间。
为了为随后的图案化工艺做准备，在堆叠件204上方沉积硬掩模层210。硬掩模层210用作蚀刻掩模以图案化堆叠件204以及甚至衬底202的部分以形成鳍形结构212(图3B所示)。在一些实施例中，可以使用CVD、等离子体增强CVD(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)或合适的沉积方法沉积硬掩模层210。硬掩模层210可以是单层或多层。当硬掩模层210是多层时，它可以包括第一层和设置在第一层上方的第二层。在一个实施例中，第一层可以是焊盘氧化物并且第二层可以是焊盘氮化物层。
参考图1、图3A和图3B，方法100包括框104，其中形成鳍形结构212。在一些实施例中，在框104处，图案化堆叠件204和衬底202的部分以形成鳍形结构212。如图3A和图3B所示，鳍形结构212的每个包括由衬底202的部分形成的基部212B和由堆叠件204形成的顶部212T。顶部212T设置在基部212B上方。鳍形结构212从衬底202沿X方向纵向延伸并且沿Z方向垂直延伸。可以使用包括双重图案化或多重图案化工艺的合适的工艺图案化鳍形结构212。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许产生例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化材料层。使用自对准工艺在图案化的材料层旁边形成间隔件。然后去除材料层，并且通过蚀刻堆叠件204和衬底202，然后剩余的间隔件或芯轴可以用于图案化硬掩模层210，并且然后图案化的硬掩模层210可以用于图案化鳍形结构212。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其它合适的工艺。虽然在图中未明确示出，但是可以在鳍形结构212上方形成半导体衬垫。半导体衬垫可以包括硅(Si)或富硅硅锗(SiGe)。在一些实施方式中，可以使用ALD、PEALD、VPE、MBE或合适的方法沉积半导体衬垫。
参考图1、图3A和图3B，方法100包括框106，其中形成隔离部件214。在形成鳍形结构212之后，在相邻的鳍形结构212之间形成图3B所示的隔离部件214。隔离部件214也可以称为浅沟槽隔离(STI)部件214。在示例性工艺中，首先在鳍形结构212上方沉积用于隔离部件214的介电材料，从而用介电材料填充鳍形结构212之间的沟槽。在一些实施例中，介电材料可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其它合适的材料。在各个实例中，可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD(FCVD)工艺、ALD工艺、旋涂和/或其它合适的工艺沉积介电材料。然后，例如通过化学机械抛光(CMP)工艺减薄并且平坦化沉积的介电材料。通过干蚀刻工艺、湿蚀刻工艺和/或它们的组合，进一步使平坦化的介电材料凹进或回蚀平坦化的介电材料，以形成隔离部件214。如图3B所示，鳍形结构212的顶部212T升至隔离部件214之上，而基部212B由隔离部件214围绕。应该指出，因为图3A中的截面穿过鳍形结构212，所以在图3A中未示出隔离部件214。
参考图1、图4A、图4B、图5A和图5B，方法100包括框108，其中形成覆盖层216和介电鳍220。在一些实施例中，覆盖层216可以具有类似于牺牲层206的成分的成分。在一个实例中，覆盖层216可以由硅锗(SiGe)形成。这种共同的成分允许在随后的工艺中选择性去除牺牲层206和覆盖层216。在一些实施例中，可以使用汽相外延(VPE)或分子束外延(MBE)共形并且外延生长覆盖层216。覆盖层216的沉积工艺选择为使得覆盖层216是非晶的并且在工件200的表面(包括鳍形结构212和隔离部件214的表面)上共形沉积覆盖层216。在一些情况下，覆盖层216可以具有在约5nm和约10nm之间的厚度。在工件200上方沉积覆盖层216之后，对工件200实施回蚀工艺以使覆盖层216凹进，直至去除面向顶部的表面上的覆盖层216。即，在回蚀刻工艺之后，可以暴露硬掩模层210和隔离部件214的顶面。
仍然参考图4A和图4B，框108也形成介电鳍220。在一些实施例中，可以在形成覆盖层216之后形成的沟槽中形成介电鳍220。在所描绘的实施例中，介电鳍220的每个包括多个层。在示例性工艺中，在工件200上方(包括在覆盖层216和鳍形结构212上方)共形沉积衬垫222。可以使用PECVD、ALD或合适的方法沉积衬垫222。然后，使用CVD、SACVD、FCVD、ALD、旋涂和/或其它合适的工艺在工件200上的衬垫222上方沉积填充层224。衬垫222可以包括硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪或合适的介电材料。填充层224可以包括氧化硅、碳化硅、氮氧化硅、碳氮氧化硅或合适的介电材料。在沉积衬垫222和填充层224之后，使用诸如化学机械抛光(CMP)工艺的平坦化工艺平坦化工件200，直至去除覆盖层216上方的衬垫222和填充层224。在平坦化之后，选择性并且部分地使填充层224和衬垫222的部分凹进，并且然后在工件200上方沉积帽层226。帽层226可以包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪或合适的介电材料。然后，使用CMP工艺再次平坦化工件200，以去除覆盖层216上过量的帽层226。此时，基本形成了介电鳍220。介电鳍220的每个包括设置在填充层224和衬垫222上方的帽层226。在一个实施例中，衬垫222包括氮化硅或碳氮化硅，填充层224包括氧化硅，并且帽层226包括碳氮化硅、氮化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化锆铝或氧化铪。
参考图5A和图5B，在形成介电鳍220之后，各向异性蚀刻工件200，以选择性去除覆盖层216和硬掩模层210的部分，以暴露最顶部沟道层208，而基本不损坏帽层226。各向异性蚀刻工艺可以包括单阶段蚀刻工艺或多阶段蚀刻工艺。当各向异性蚀刻工艺为单阶段时，它对半导体材料(例如，硅和硅锗)和氮化硅具有选择性。当各向异性蚀刻工艺为多阶段时，第一阶段可以对半导体材料(例如，硅和硅锗)具有选择性，并且第二阶段可以对氮化硅具有选择性。在一些实施方式中，各向异性蚀刻工艺可以包括氢、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。
参考图1、图6A和图6B，方法100包括框110，其中在鳍形结构212的沟道区域212C上方形成伪栅极堆叠件230。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件230用作用于功能性栅极结构的预留位。其它工艺和配置也是可能的。虽然未明确示出，但是伪栅极堆叠件230可以包括伪介电层和设置在伪介电层上方的伪电极。鳍形结构212的位于伪栅极堆叠件230下面的区域可以称为沟道区域212C。鳍形结构212中的沟道区域的每个夹在源极区域212S和漏极区域212D之间。在示例性工艺中，通过CVD在衬底200上方毯式沉积伪介电层。然后在伪介电层上方毯式沉积用于伪电极的材料层。然后使用光刻工艺图案化伪介电层和用于伪电极的材料层，以形成伪栅极堆叠件230。在一些实施例中，伪介电层可以包括氧化硅，并且伪电极可以包括多晶硅(poly硅)。
在形成伪栅极堆叠件230之后，框110也包括用于沿伪栅极堆叠件230的侧壁形成至少一个栅极间隔件232的操作。至少一个栅极间隔件232可以包括两个或多个栅极间隔件层。可以选择用于至少一个栅极间隔件232的介电材料，以允许选择性去除伪栅极堆叠件230而基本不损坏至少一个栅极间隔件232。合适的介电材料可以包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅、氮氧化硅和/或它们的组合。在示例性工艺中，可以使用CVD、次大气压CVD(SACVD)或ALD在工件200上方共形沉积至少一个栅极间隔件232。在一个实施例中，至少一个栅极间隔件232包括两个栅极间隔件，其中一个由氮化硅形成并且另一个由碳氮化硅形成。完全设想了其它组合。在一些实施例中，在沉积至少一个栅极间隔件232之后，回蚀至少一个栅极间隔件232以暴露源极区域212S和漏极区域212D中的鳍形结构212的顶面。
参考图1、图6A和图6B，方法100包括框112，其中使鳍形结构212的源极区域212S和漏极区域212D凹进以形成源极开口235S和漏极开口235D。图6A示出了当从鳍形结构212的侧看时鳍形结构212的局部截面图。图6B示出了沿鳍形结构212的纵向方向(X方向)在漏极区域212D处的鳍形结构212的局部截面图。在伪栅极堆叠件230和至少一个栅极间隔件232用作蚀刻掩模的情况下，在源极区域212S和漏极区域212D中各向异性蚀刻工件200以形成源极开口235S和漏极开口235D。如图6A和图6B所示，源极开口235S和漏极开口235D不仅延伸穿过沟道层208和牺牲层206，而且延伸穿过衬底202的部分。框112处的操作可以基本去除源极区域212S和漏极区域212D中的鳍形结构212的顶部212T。框112处的各向异性蚀刻可以包括干蚀刻工艺或合适的蚀刻工艺。例如，干蚀刻工艺可以实施含氧气体、氢气、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。如图6A和图6B所示，框120处的干蚀刻工艺可以以更慢的速率蚀刻帽层226和衬垫222，并且使它们基本未被蚀刻。在源极开口235S和漏极开口235D中暴露多个沟道层208、多个牺牲层206和覆盖层216的侧壁。
参考图1、图7A和图7B，方法100包括框114，其中形成内部间隔件部件236。参考图7A，在框114处，首先选择性并且部分使在源极开口235S和漏极开口235D中暴露的牺牲层206凹进以形成内部间隔件凹槽，而基本未蚀刻暴露的沟道层208。因为覆盖层216和牺牲层206共用类似的成分，所以也可以在框114处蚀刻覆盖层216。在沟道层208基本上由硅(Si)组成、牺牲层206基本上由硅锗(SiGe)组成并且覆盖层216基本上由硅锗(SiGe)组成的实施例中，选择性并且部分使牺牲层206和覆盖层216凹进可以包括SiGe氧化工艺，随后是SiGe氧化物去除。在那些实施例中，SiGe氧化工艺可以包括使用臭氧。在一些其它实施例中，选择性凹进可以包括选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)，并且使牺牲层206和覆盖层216凹进的程度由蚀刻工艺的持续时间控制。选择性干蚀刻工艺可以包括使用一种或多种基于氟的蚀刻剂，诸如氟气或氢氟烃。选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水的混合物)。在形成内部间隔件凹槽之后，然后使用CVD或ALD在工件200上方(包括在内部间隔件凹槽以及由覆盖层216的去除的部分留下的间隔上方和中)共形沉积内部间隔件材料层。内部间隔件材料可以包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅或氮氧化硅。在沉积内部间隔件材料层之后，回蚀内部间隔件材料层以形成内部间隔件部件236，如图7A所示。
参考图1、图8A和图8B，方法100包括框116，其中沉积伪外延部件238、第一外延层240和第二外延层242以形成源极部件242S和漏极部件242D。在一些实施例中，伪外延部件238可以包括硅锗(SiGe)或与形成衬底202的半导体材料不同的半导体材料。在一些情况下，伪外延部件238可以掺杂有n型掺杂剂(诸如磷(P)或砷(As))或p型掺杂剂(诸如硼(B)或镓(Ga))。该成分的不同在用于自对准形成背侧接触开口的随后操作中提供了蚀刻选择性。第一外延层240和第二外延层242由掺杂的半导体材料形成，并且它们的成分取决于期望的MBC晶体管的导电类型。当期望n型MBC晶体管时，第一外延层240和第二外延层242可以包括掺杂有n型掺杂剂(诸如磷(P)或砷(As))的硅(Si)。当期望p型MBC晶体管时，第一外延层240和第二外延层242可以包括掺杂有p型掺杂剂(诸如硼(B)或镓(Ga))的硅锗(Si)。在一些实施例中，第一外延层240和第二外延层242可以共用相同的半导体材料和相同的掺杂物质，它们具有不同的掺杂浓度。例如，当期望n型MBC晶体管时，第一外延层240可以具有在5×1020原子/cm3和约1x1021原子/cm3之间的磷(P)掺杂浓度，并且第二外延层242可以具有在1×1021原子/cm3和约5×1021原子/cm3之间的磷(P)掺杂浓度。当期望p型MBC晶体管时，第一外延层240可以具有在3×1020原子/cm3和约8×1020原子/cm3之间的硼(B)掺杂浓度，并且第二外延层242可以具有在8×1020原子/cm3和约4×1021原子/cm3之间的硼(B)掺杂浓度。
在一些可选实施例中，第一外延层240和第二外延层242可以包括相同导电类型的不同掺杂剂。例如，当期望n型MBC晶体管时，第一外延层240可以掺杂有砷(As)，并且第二外延层242可以掺杂有磷(P)。当期望p型MBC晶体管时，第一外延层240可以掺杂有镓(Ga)，并且第二外延层242可以掺杂有硼(B)。
在框114处，首先，沉积伪外延部件238。然后，在伪外延部件238上方沉积第一外延层240。之后，在第一外延层240上方沉积第二外延层242。可以使用分子束外延(MBE)、汽相外延(VPE)、超高真空CVD(UHV-CVD))和/或其它合适的外延生长工艺外延沉积伪外延部件238、第一外延层240和第二外延层242的每个。在示例性工艺中，在暴露的衬底202上方的源极开口235S和漏极开口235D中外延沉积硅锗。在一些实施方式中，为了从沟道层208的表面去除伪外延部件238，可以实施回蚀以使伪外延部件238凹进。然后在源极开口235S和漏极开口235D中的伪外延部件238上方沉积第一外延层240。类似地，为了从沟道层208的表面去除第一外延层240，在一些实施例中，可以对沉积的第一外延层240实施回蚀工艺以暴露沟道层208的侧壁。在沉积第一外延层240之后，在沟道层208的侧壁以及第一外延层240上选择性沉积第二外延层242。在一些实施方式中，可以在回蚀伪外延部件238之后或者在回蚀第一外延层240之后实施预清洁工艺，以为下一外延层提供无氧化物和无碎屑的表面。预清洁工艺可包括使用RCA SC-1(氢氧化铵、过氧化氢和水的混合物)和/或RCA SC-2(盐酸、过氧化氢和水的混合物)。沉积在源极开口235S中的第二外延层242可以称为源极部件242S，并且沉积在漏极开口235D中的第二外延层242可以称为漏极部件242D。应该指出，在所描绘的实施例中并且相对于一个MBC晶体管，源极部件242S和源极部件242S在成分方面基本相同。由于它们的位置(即，在源极开口235S中或在漏极开口235D中)，所以它们的称谓不同。
如图8A和图8B所示，伪外延部件238设置在基部212B中并且确实升至隔离部件214的顶面之上。第二外延层242(包括源极部件242S和漏极部件242D)基本设置在隔离部件214的顶面上方。如图8A所示，第二外延层242与沟道层208和内部间隔件部件236的侧壁接触。第一外延层240设置在伪外延部件238和第二外延层242之间。因此，第一外延层240设置在隔离部件214的顶面的水平周围。第二外延层242也与相邻的介电鳍220接触，而第一外延层240和伪外延部件238与介电鳍220间隔开。
参考图1、图8A和图8B，方法100包括框118，其中沉积接触蚀刻停止层(CESL)246和层间介电(ILD)层248。在示例性工艺中，首先在工件200上方共形沉积CESL 246，并且然后在CESL 246上方毯式沉积ILD层248。CESL 246可以包括氮化硅、氧化硅、氮氧化硅和/或本领域已知的其它材料。可以使用ALD、等离子体增强化学汽相沉积(PECVD)工艺和/或其它合适的沉积或氧化工艺沉积CESL 246。在一些实施例中，ILD层248包括材料，诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其它合适的介电材料。可以通过旋涂、FCVD工艺或其它合适的沉积技术沉积ILD层248。在一些实施例中，在形成ILD层248之后，可以使工件200退火以改善ILD层248的完整性。为了去除过量的材料并且为了暴露伪栅极堆叠件230的顶面，可以对工件200实施平坦化工艺(诸如化学机械抛光(CMP)工艺)以提供平坦的顶面。在平坦的顶面上暴露伪栅极堆叠件230的顶面。
参考图1、图9A和图9B，方法100包括框120，其中去除伪栅极堆叠件230并且释放沟道构件2080。在框118处通过平坦化暴露伪栅极堆叠件230之后，通过选择性蚀刻工艺从工件200去除伪栅极堆叠件230。选择性蚀刻工艺可以是选择性湿蚀刻工艺、选择性干蚀刻工艺或它们的组合。在所描绘的实施例中，选择性蚀刻工艺选择性去除伪栅极堆叠件230中的伪介电层和伪电极。去除伪栅极堆叠件230导致在沟道区域212C上方的栅极沟槽249。在去除伪栅极堆叠件230之后，在栅极沟槽249中暴露沟道沟槽212C中的沟道层208、牺牲层206和覆盖层216(在图9A中未明确示出)。由于它们的类似成分，可以选择性去除沟道层208和覆盖层216之间的暴露的牺牲层206，以释放沟道层208以形成沟道构件2080，如图9A所示。沟道构件2080沿Z方向竖直堆叠。可以通过选择性干蚀刻、选择性湿蚀刻或其它选择性蚀刻工艺实施选择性去除牺牲层206和覆盖层216。在一些实施例中，选择性湿蚀刻包括APM蚀刻(例如，氢氧化铵-过氧化氢-水的混合物)。在一些可选实施例中，选择性去除包括硅锗的氧化随后是氧化硅锗去除。例如，可以通过臭氧清洁提供氧化，并且然后通过诸如NH4OH的蚀刻剂去除氧化硅锗。在去除沟道区域中的牺牲层206和覆盖层216的情况下，在栅极沟槽249中暴露衬垫222、沟道构件2080、基部212B的顶面和隔离部件214。
参考图1、图10A、图10B和图10C，方法100包括框122，其中栅极结构250形成为包裹沟道构件2080的每个。栅极结构250可以包括界面层、界面层上方的栅极介电层和栅极介电层上方的栅电极层。在一些实施例中，界面层可以包括氧化硅并且可以由于预清洁工艺而形成。示例性的预清洁工艺可以包括使用RCA SC-1(氨、过氧化氢和水)和/或RCA SC-2(盐酸、过氧化氢和水)。预清洁工艺氧化沟道构件2080和衬底202的暴露表面以形成界面层。然后使用ALD、CVD和/或其它合适的方法在界面层上方沉积栅极介电层。栅极介电层可以包括高k介电材料。如本文所用，高k介电材料包括具有高介电常数的介电材料，例如，介电常数大于热氧化硅的介电常数
Figure BDA0003047905000000141
在一个实施例中，栅极介电层可以包括氧化铪。可选地，栅极介电层可以包括其它高k电介质，诸如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、铝硅氧化物(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba、Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其它合适的材料。在形成或沉积栅极介电层之后，在栅极介电层上方沉积栅电极层。栅电极层可以是包括至少一个功函层和金属填充层的多层结构。举例来说，至少一个功函层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化铝钛(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化铝钽(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)或碳化钽(TaC)。金属填充层可以包括铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、氮化钽硅(TaSiN)、铜(Cu)、其它难熔金属或其它合适的金属材料或它们的组合。在各个实施例中，栅电极层可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成。在各个实施例中，可以实施诸如CMP工艺的平坦化工艺以去除过量的材料以提供栅极结构的基本平坦的顶面。参考图11A，栅极结构250包裹沟道构件2080的每个。
在一些实施例中，在翻转工件200以形成背侧接触件和互连结构之前，形成前侧接触件和互连结构。在图18A、图18B和图18C所示的一些实施例中，可以穿过ILD层248和CESL246形成前侧漏极接触件280以与漏极部件242D接触。前侧漏极接触件280包括漏极硅化物部件282和漏极插塞284。在示例性工艺中，穿过ILD层248和CESL 246形成前侧漏极接触开口以暴露漏极部件242D。为了形成漏极硅化物部件282，在漏极部件242D的暴露表面上方沉积金属层，并且实施退火工艺以在金属层和漏极部件242D之间引起硅化反应。合适的金属层可以包括钛(Ti)、钽(Ta)、镍(Ni)、钴(Co)或钨(W)。漏极硅化物部件282可以包括硅化钛(TiSi)、氮化硅钛(TiSiN)、硅化钽(TaSi)、硅化钨(WSi)、硅化钴(CoSi)或硅化镍(NiSi)。虽然未明确示出，但是可以去除不形成漏极硅化物部件282的过量的金属层。在形成漏极硅化物部件282之后，可以在前侧漏极接触开口中沉积金属填充层以形成漏极插塞284。金属填充层可以包括铝(Al)、铑(Rh)、钌(Ru)、铜(Cu)、铱(Ir)或钨(W)。诸如CMP工艺的平坦化工艺可以随后去除过量的材料并且提供平坦的顶面。前侧漏极接触件280电耦接至漏极部件242D。
虽然未明确示出，但是可以在翻转工件200之前在工件200上方形成前侧互连结构。前侧互连结构可以包括多个金属间介电(IMD)层和IMD层的每个中的多个金属线或接触通孔。在一些情况下，IMD层和ILD层248可以共用类似的成分。IMD层的每个中的金属线和接触通孔可以由诸如铝(Al)、钨(W)、钌(Ru)或铜(Cu)的金属形成。在一些实施例中，金属线和接触通孔可以由阻挡层内衬，以使金属线和接触通孔与IMD层隔离并且防止电迁移。
参考图1、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B和图14C，方法100包括框124，其中形成第二背侧源极接触开口2620。在一些实施例中，框122处的操作可以包括：上下颠倒翻转工件200(如图11A、图11B和图11C所示)；各向异性蚀刻衬底202以暴露伪外延部件238(如图12A、图12B和图12C所示)；各向同性并且选择性蚀刻伪外延部件238以暴露第一外延层240(如图13A、图13B和图13C所示)；以及沉积介电阻挡层264并且回蚀(如图14A、图14B和图14C所示)。为了上下颠倒翻转工件200，载体衬底(未明确示出)接合至工件200(或前侧互连结构)。在一些实施例中，载体衬底可以通过熔融接合、通过使用粘合层或它们的组合接合至工件200。在一些情况下，载体衬底可以由半导体材料(诸如硅)、蓝宝石、玻璃、聚合物材料或其它合适的材料形成。在使用熔融接合的实施例中，载体衬底包括底部氧化物层，并且工件200包括顶部氧化物层。在处理底部氧化物层和顶部氧化物层之后，将它们彼此毛绒接触以用于在室温或高温下直接接合。一旦载体衬底接合至工件200，则翻转工件200，如图11A、图11B和图11C所示。如图12A、图12B和图12C代表性所示，在翻转工件200之后，平坦化工件200的背侧直至隔离部件(未明确示出)。
仍然参考图12A、图12B和图12C，在工件200的背侧上方形成图案化的硬掩模260。图案化的硬掩模260在覆盖漏极区域212D的同时选择性暴露源极区域212S。然后各向异性蚀刻衬底202，直至在第一背侧源极接触开口262中暴露伪外延部件238。在一些实施例中，框124处的各向异性蚀刻可以是包括使用氧气(O2)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合的各向同性干蚀刻工艺。在一个实施例中，各向异性干蚀刻可以包括使用溴化氢(HBr)、氧(O2)和氯(Cl2)的混合物。在一些实施方式中，蚀刻剂流速可以在每分钟约5标准立方厘米(SCCM)和约200SCCM之间，室压在约1mTorr和约100mTorr之间，工艺时间可以在约5秒和约180秒之间，并且偏置射频(RF)功率在约50W和约250W之间。选择性干蚀刻工艺对衬底202不具有选择性，并且也可以蚀刻伪外延部件238。在形成第一背侧源极接触开口262之后，可以通过蚀刻、灰化或其它合适的工艺去除图案化的硬掩模260。
现在参考图13A、图13B和图13C，选择性并且各向同性蚀刻在第一背侧源极接触开口262中暴露的伪外延部件238以暴露第一外延层240。如图所示，选择性去除伪外延部件240将第一背侧源极接触开口262朝着源极部件242S延伸以形成第二背侧源极接触开口2620。在一些实施例中，框124处的选择性并且各向同性蚀刻可以是包括含氟气体(例如，氟(F2)、NF3、CF4、SF6、CH2F2、CHF3和/或C2F6)和氟化氢(HF)的各向同性干蚀刻。在一个实施例中，选择性并且各向同性干蚀刻可包括使用氟(F2)和氟化氢(HF)的混合物。在一些实施方式中，蚀刻剂流速可以在约5SCCM和约200SCCM之间，室压在约1mTorr和约100mTorr之间，工艺时间可以在约5秒和约180秒之间，并且等离子体功率可以在约50W和250W之间。应该指出，因为各向同性蚀刻不是定向的，所以各向同性蚀刻的等离子体由远程等离子体系统(RPS)生成。如图13A、图13B和图13C所示，因为形成第一背侧源极接触开口262是各向异性的，并且第一背侧源极接触开口262的延伸对于伪外延部件238具有选择性，所以第二背侧源极接触开口2620包括阶梯式宽度变化。在此，阶梯式宽度变化意味着第二背侧源极接触开口2620沿X方向包括阶梯变化。
现在参考图14A、图14B和图14C。在工件200上方沉积并且然后回蚀介电阻挡层264。在一些实施例中，介电阻挡层264可以包括氮化硅。然后，回蚀或拉回介电阻挡层264，从而使第二背侧源极接触开口2620的侧壁由介电阻挡层264覆盖。如图14A、图14B和图14C所示，回蚀不仅去除第一外延层240上的介电阻挡层264，而且去除第一外延层240，从而暴露源极部件242S。在此，第一外延层240用作防止对源极部件242S造成意外损坏的外延蚀刻停止层。在一些实施例中，可以使用CVD、ALD或合适的工艺沉积介电阻挡层264，并且回蚀可以包括使用各向异性蚀刻工艺，该工艺可以包括使用氮、氢、含氟气体(例如，NF3、CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。
参考图1、图15A、图15B和图15C，方法100包括框126，其中形成背侧源极接触件270。在第二背侧源极接触开口2620中暴露源极部件242S之后，在第二背侧源极接触开口2620中形成背侧源极接触件270。背侧源极接触件270可以包括源极硅化物部件266和源极插塞268。为了形成源极硅化物部件266，在源极部件242S的暴露表面上方沉积金属层，并且实施退火工艺以在金属层和源极部件242S之间引起硅化反应。合适的金属层可以包括钛(Ti)、钽(Ta)、镍(Ni)、钴(Co)或钨(W)。源极硅化物部件266可以包括硅化钛(TiSi)、氮化硅钛(TiSiN)、硅化钽(TaSi)、硅化钨(WSi)、硅化钴(CoSi)或硅化镍(NiSi)。虽然未明确示出，但是可以去除不形成源极硅化物部件266的过量的金属层。在形成源极硅化物部件266之后，可以在第二背侧源极接触开口2620中沉积金属填充层以形成源极插塞268。金属填充层可以包括钨(W)、钌(Ru)、铜(Cu)、钴(Co)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钛(TaN)、钼(Mo)或镍(Ni)。诸如CMP工艺的平坦化工艺可以随后去除过量的材料并且提供平坦的顶面。背侧源极接触件270电耦接至源极部件242S。
参考图1、图16A、图16B、图16C、图17A、图17B和图17C，方法100包括框128，其中用背侧介电层278替换衬底202。如图15A、图15B和图15C所示，在框126处的操作结束时，剩余的衬底202被由不同材料形成的部件(包括隔离部件214、介电阻挡层264和背侧源极接触件270)围绕。这种布置允许选择性去除剩余的衬底202，如图16A、图16B和图16C所示。在一些实施例中，可以使用选择性湿蚀刻或选择性干蚀刻实施选择性去除衬底202。示例性选择性湿刻蚀工艺可以包括硝酸和氢氟酸的混合物或氢氧化四甲基铵(TMAH)的溶液。示例性选择性干蚀刻工艺可以包括含氟气体(例如，NF3、CF4、SF6、CH2F2、CHF3和/或C2F6)和含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)。现在参考图17A、图17B和图17C，在选择性去除剩余的衬底202之后，使用CVD、ALD或合适的沉积技术在工件200的背侧上方沉积衬垫276。衬垫276可以包括氮化硅。然后在衬垫276上方沉积背侧介电层278。背侧介电层278可以包括氧化硅并且可以使用旋涂、CVD或等离子体增强CVD(PECVD)沉积。可以实施诸如CMP工艺的平坦化工艺以去除过量的材料。
在所描绘的实施例中，第二背侧源极接触开口2620的阶梯式轮廓可以导致背侧源极接触件270的阶梯式轮廓。如图17A所示，背侧源极接触件270包括邻近源极部件242S的第一部分270-1和远离源极部件242S的第二部分270-2。第一部分270-1包括沿X方向的第一宽度W1和沿Z方向的第一高度H1。第二部分270-2包括沿X方向的第二宽度W2和沿Z方向的第二高度H2。在一些实施例中，第二高度H2等于或大于第一高度H1，并且第一宽度W1与第二宽度W2不同。在一些实施方式中，第二高度H2与第一高度H1的比率在约1和约2之间。在这些实施方式中，第一高度H1可以在约1nm和约30nm之间，并且第二高度H2可以在约1nm和约30nm之间。在一些可选实施例中，第一高度H1小于第二高度H2。在所描绘的实施例中，存在从第一宽度W1至第二宽度W2的阶梯式过渡。即，从第一宽度W1至第二宽度W2的变化不是逐渐的。背侧源极接触件270的这种阶梯式宽度变化使得其区别于宽度变化是逐渐且连续的具有渐缩轮廓的接触件。在图17A所示的实施例中，第二宽度W2大于第一宽度W1。在一些情况下，第二宽度W2与第一宽度W1的比率在约1.1和约2.5之间。在这些情况下，第二宽度W2可以在约6nm和约20nm之间，并且第一宽度W1可以在约5nm和约15nm之间。
参考图1，方法100包括框130，其中实施进一步工艺。这种进一步工艺可以包括例如形成背侧电源轨(未示出)。在示例性工艺中，可以在工件200的背侧上方(包括在背侧介电层278、隔离部件214和背侧源极接触件270上方)沉积具有类似于ILD层248的成分的绝缘层。然后，可以在绝缘层中图案化电源轨道沟槽。然后在电源轨沟槽中沉积阻挡层和金属填充材料以形成背侧电源轨。在一些实施例中，背侧电源轨中的阻挡层可以包括氮化钛、氮化钽、氮化钴、氮化镍或氮化钨，并且背侧电源轨中的金属填充材料可以包括钛(Ti)、钌(Ru)、铜(Cu)、镍(Ni)、钴(Co)、钨(W)、钽(Ta)或钼(Mo)。可以使用PVD、CVD、ALD或化学镀沉积阻挡层和金属填充层。可以实施诸如CMP工艺的平坦化工艺以去除绝缘层上方的过量的材料。
在图17A和图18A所示的实施例中，第一部分270-1和第二部分270-2沿Z方向对准。即，第一部分270-1的中心线与第二部分270-2的中心线重合。在图19所示的一些可选实施例中，当形成第一背侧源极接触开口262时，不完美的掩模重叠可以导致偏移的背侧源极接触件271。偏移的背侧源极接触件271包括第一部分270-1和偏移的第二部分270-2’。如图19所示，偏移的背侧源极接触件271的第二部分270-2’沿Z方向不与第一部分270-1完美对准。即，第二部分270-2’的中心线从第一部分270-1的中心线偏移。图19所示的偏移量证明了本发明的优势。即使当第一背侧源极接触开口262未对准时，它也在伪外延部件238的水平周围停止，并且不一直延伸至栅极结构250。如果允许第一背侧源极接触开口262切入栅极结构250中，则栅极结构250将与源极部件242S短路，从而导致MBC晶体管有缺陷。
在图17A和图18A所示的实施例中，第二宽度W2大于第一宽度W1。第二部分270-2沿X方向宽于第一部分270-1。在图20所示的一些可选实施例中，当第一背侧源接触开口262窄于伪外延部件238时，可以产生可选背侧源极接触件272。如图20所示，可选背侧源极接触件272包括第一部分270-1和可选第二部分270-2”。可选第二部分270-2”具有小于第一部分270-1的第一宽度W1的第三宽度W3。在一些情况下，第三宽度W3在约4nm和约13nm之间。
在图17A、图18A、图19、图20所示的工件200中，因为没有形成耦接至漏极部件242D的背侧漏极接触件，所以漏极区域212D中的伪外延部件238和第一外延层240保留。如图17A、图18A、图19、图20所示，第一外延层240与漏极部件242D接触，并且设置在伪外延部件238和漏极部件242D之间。
本发明的实施例提供了优势。例如，本发明的方法包括在延伸至衬底中的源极开口中形成伪外延部件。当形成背侧源接触开口时，首先各向异性蚀刻衬底以形成第一背侧源接触开口以暴露伪外延部件，并且然后选择性并且各向同性去除伪外延部件。由于两步蚀刻工艺，所得的背侧源极接触件包括阶梯式宽度变化。此外，当没有形成背侧漏极接触件时，伪外延部件可以保留在漏极区域中。背侧源极接触开口的这种两步形成工艺有利于防止栅极结构和源极部件之间的短路。
在一个示例性方面，本发明针对半导体结构。半导体结构包括：外延源极部件和外延漏极部件；沟道构件的垂直堆叠件，设置在背侧介电层上方，沟道构件的垂直堆叠件沿方向在外延源极部件和外延漏极部件之间延伸；栅极结构，包裹沟道构件的垂直堆叠件的每个；以及背侧源极接触件，设置在背侧介电层中。背侧源极接触件包括邻近外延源极部件的顶部和远离外延源极部件的底部。顶部和底部包括沿方向的阶梯宽度变化。
在一些实施例中，半导体结构还包括：前侧漏极接触件，位于外延漏极部件上方。在一些实施方式中，顶部的宽度沿方向大于底部的宽度。在一些情况下，顶部的宽度沿方向小于底部的宽度。在一些实施例中，底部的中心线从顶部的中心线偏移。在一些情况下，半导体结构还包括：伪外延部件，嵌入在背侧介电层中。在一些实施例中，外延漏极部件包括与伪外延部件接触的第一外延层和第一外延层上方的第二外延层。在一些情况下，第二外延层与沟道构件的垂直堆叠件接触，并且第一外延层与沟道构件的垂直堆叠件间隔开。
在另一示例性方面，本发明针对半导体结构。半导体结构包括：源极部件和漏极部件；多个沟道构件，设置在背侧介电层上方，多个沟道构件沿第一方向在源极部件和漏极部件之间延伸，多个沟道构件沿垂直于第一方向的第二方向堆叠；栅极结构，包裹多个沟道构件的每个；以及背侧源极接触件，设置在背侧介电层中，背侧源极接触件包括邻近源极部件的第一部分和远离源极部件的第二部分。第一部分包括沿第一方向的第一宽度，并且第二部分包括沿第一方向的第二宽度。第一部分包括沿第二方向的第一高度，并且第二部分包括沿第二方向的第二高度。第一宽度与第二宽度不同，并且第一高度小于第二高度。
在一些实施例中，第二高度与第一高度的比率在约1.1和约2之间。在一些实施例中，第二部分的中心线从第一部分的中心线偏移。在一些实施方式中，半导体结构还包括：伪外延部件，嵌入在背侧介电层中。在一些实施方式中，漏极部件包括与伪外延部件接触的第一外延层和第一外延层上方的第二外延层。在一些情况下，第一外延层和第二外延层包括掺杂剂，并且第二外延层中的掺杂剂的浓度大于第一外延层中的掺杂剂的浓度。在一些实施例中，第二外延层与多个沟道构件接触，并且第一外延层与多个沟道构件间隔开。
在又一示例性方面，本发明针对方法。方法包括：在衬底上方形成包括由多个牺牲层交错的多个沟道层的堆叠件；图案化堆叠件和衬底以形成鳍形结构；形成源极开口和漏极开口；在源极开口和漏极开口中沉积伪外延部件；在源极开口中形成源极部件，并且在漏极开口中形成漏极部件，源极部件和漏极部件设置在伪外延部件上方；各向异性蚀刻衬底以形成暴露源极部件的伪外延部件的背侧接触开口；选择性并且各向同性蚀刻伪外延部件；以及在背侧接触件开口中形成背侧源极接触件以耦接至源极部件。在一些实施例中，各向异性蚀刻包括使用溴化氢、氧或氯。在一些实施例中，选择性并且各向同性蚀刻包括使用氟和氟化氢。在一些情况下，方法还包括：在形成源极部件和漏极部件之前，在伪外延部件上方沉积外延层。在一些实施例中，方法还包括：在形成背侧源极接触件之前，在源极开口上方沉积介电阻挡层；以及回蚀介电阻挡层。回蚀也去除源极部件上方的外延层。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
外延源极部件和外延漏极部件；
沟道构件的垂直堆叠件，设置在背侧介电层上方，所述沟道构件的垂直堆叠件沿方向在所述外延源极部件和所述外延漏极部件之间延伸；
栅极结构，包裹所述沟道构件的垂直堆叠件的每个；以及
背侧源极接触件，设置在所述背侧介电层中，
其中，所述背侧源极接触件包括邻近所述外延源极部件的顶部和远离所述外延源极部件的底部，
其中，所述顶部和所述底部包括沿所述方向的阶梯宽度变化。
2.根据权利要求1所述的半导体结构，还包括：
前侧漏极接触件，位于所述外延漏极部件上方。
3.根据权利要求1所述的半导体结构，其中，所述顶部的宽度沿所述方向大于所述底部的宽度。
4.根据权利要求1所述的半导体结构，其中，所述顶部的宽度沿所述方向小于所述底部的宽度。
5.根据权利要求1所述的半导体结构，其中，所述底部的中心线从所述顶部的中心线偏移。
6.根据权利要求1所述的半导体结构，还包括：伪外延部件，嵌入在所述背侧介电层中。
7.根据权利要求6所述的半导体结构，其中，所述外延漏极部件包括与所述伪外延部件接触的第一外延层和位于所述第一外延层上方的第二外延层。
8.根据权利要求7所述的半导体结构，其中，所述第二外延层与所述沟道构件的所述垂直堆叠件接触，并且所述第一外延层与所述沟道构件的垂直堆叠件间隔开。
9.一种半导体结构，包括：
源极部件和漏极部件；
多个沟道构件，设置在背侧介电层上方，所述多个沟道构件沿第一方向在所述源极部件和所述漏极部件之间延伸，所述多个沟道构件沿垂直于所述第一方向的第二方向堆叠；
栅极结构，包裹所述多个沟道构件的每个；以及
背侧源极接触件，设置在所述背侧介电层中，所述背侧源极接触件包括邻近所述源极部件的第一部分和远离所述源极部件的第二部分，
其中，所述第一部分包括沿所述第一方向的第一宽度，并且所述第二部分包括沿所述第一方向的第二宽度，
其中，所述第一部分包括沿所述第二方向的第一高度，并且所述第二部分包括沿所述第二方向的第二高度，
其中，所述第一宽度与所述第二宽度不同，
其中，所述第一高度小于所述第二高度。
10.一种形成半导体结构的方法，包括：
在衬底上方形成包括由多个牺牲层交错的多个沟道层的堆叠件；
图案化所述堆叠件和所述衬底以形成鳍形结构；
形成源极开口和漏极开口；
在所述源极开口和所述漏极开口中沉积伪外延部件；
在所述源极开口中形成源极部件，并且在所述漏极开口中形成漏极部件，所述源极部件和所述漏极部件设置在所述伪外延部件上方；
各向异性蚀刻所述衬底以形成暴露所述源极部件的所述伪外延部件的背侧接触开口；
选择性并且各向同性蚀刻所述伪外延部件；以及
在所述背侧接触件开口中形成背侧源极接触件以耦接至所述源极部件。
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