CN117096098A - 半导体器件及其制造方法 - Google Patents

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Abstract

方法包括：形成设置在衬底上的第一鳍和第二鳍；在第一鳍和第二鳍上方形成栅极结构；在第一鳍上外延生长第一源极/漏极(S/D)部件，并且在第二鳍上外延生长第二S/D部件；沉积覆盖第一S/D部件和第二S/D部件的介电层；蚀刻介电层以形成暴露第一S/D部件和第二S/D部件的沟槽；在沟槽中形成从第一S/D部件延伸至第二S/D部件的金属结构；实施切割金属工艺以形成开口，开口将金属结构分成第一S/D部件上方的第一段和第二S/D部件上方的第二段；以及在开口中沉积隔离部件。隔离部件将第一段与第二段分隔开。本申请的实施例还涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体器件及其制造方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片区的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中类似的开发。
例如，在多栅极器件制造工艺中，通常在半导体鳍上方外延生长一些半导体材料作为源极/漏极部件。许多技术努力致力于这些源极/漏极部件的尺寸、形状和材料的工程设计。但是，问题依然存在。一个问题涉及源极/漏极接触件的形成。在集成电路中，源极/漏极接触件用于将源极/漏极部件连接至电路的其它部分。源极/漏极接触件的形成通常包括：通过蚀刻覆盖源极/漏极部件的介电层以暴露相应接触开口中的源极/漏极部件来形成接触开口；以及将金属材料沉积至接触开口中以形成源极/漏极接触件。随着器件部件之间的间隔不断减小，已经变得难以通过蚀刻工艺来防止相邻源极/漏极部件之上的两个接触开口合并成一个更大的接触开口。因此，形成在合并的接触开口中的源极/漏极接触件在多个源极/漏极部件上方延伸，并且使这些相邻的源极/漏极部件短路，这可能造成电路故障。因此，虽然制造多栅极器件的现有方法在许多方面已经令人满意，但是关于所得器件的完整性和性能的挑战可能不是在所有方面都令人满意。
发明内容
本申请的一些实施例提供了一种制造半导体器件的方法，包括：形成设置在衬底上的第一鳍和第二鳍；在所述第一鳍和所述第二鳍上方形成栅极结构；在所述第一鳍上外延生长第一源极/漏极(S/D)部件，并且在所述第二鳍上外延生长第二源极/漏极部件，其中，所述第一源极/漏极部件和所述第二源极/漏极部件位于所述栅极结构的相同侧上；沉积覆盖所述第一源极/漏极部件和所述第二源极/漏极部件的介电层；蚀刻所述介电层以形成暴露所述第一源极/漏极部件和所述第二源极/漏极部件的沟槽；在所述沟槽中形成从所述第一源极/漏极部件延伸至所述第二源极/漏极部件的金属结构；实施切割金属工艺以形成开口，所述开口将所述金属结构分成位于所述第一源极/漏极部件上方的第一段和位于所述第二源极/漏极部件上方的第二段；以及在所述开口中沉积隔离部件，其中，所述隔离部件将所述第一段与所述第二段分隔开。
本申请的另一些实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成第一栅极结构和第二栅极结构；在所述衬底上方生长第一外延部件和第二外延部件，其中，所述第一外延部件和所述第二外延部件位于所述第一栅极结构和所述第二栅极结构之间；沉积覆盖所述第一外延部件和所述第二外延部件的介电层；蚀刻所述介电层以在所述第一栅极结构和所述第二栅极结构之间形成开口，其中，所述开口暴露所述第一外延部件和所述第二外延部件；在所述开口中形成金属部件，其中，所述金属部件与所述第一外延部件和所述第二外延部件电连接；蚀刻所述金属部件以将所述金属部件分成与所述第一外延部件电连接的第一段和与所述第二外延部件电连接的第二段；以及在所述第一段和所述第二段之间形成介电部件。
本申请的又一些实施例提供了一种半导体器件，包括：半导体衬底；隔离结构，位于所述半导体衬底上方；第一外延部件和第二外延部件，位于所述隔离结构上方；第一接触结构，位于所述第一外延部件上方，并且与所述隔离结构的顶面接触；第二接触结构，位于所述第二外延部件上方，并且与所述隔离结构的所述顶面接触；以及介电层，介于所述第一接触结构和所述第二接触结构之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1显示了根据本发明的一个或多个方面的用于形成包括源极/漏极接触结构的多栅极器件的方法的流程图。
图2、图3和图4示出了根据本发明的各个方面的半导体结构在根据图1的方法的制造工艺期间的立体图。
图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图23、图24和图25示出了根据本发明的各个方面的半导体结构在根据图1的方法的制造工艺期间的截面图。
图22示出了根据本发明的各个方面的半导体结构在根据图1的方法的制造工艺期间的顶视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在涵盖器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当用“约”、“大约”等描述数值或数值范围时，该术语旨在涵盖所描述数值的+/-10％内的数值，除非另有说明。例如，术语“约5nm”涵盖从4.5nm至5.5nm范围内的尺寸。
本发明总体涉及半导体器件中的接触结构及其制造方法。更具体地，本发明涉及在S/D部件(或称为外延S/D部件)上方形成源极/漏极(S/D)接触件。如本文所使用的，源极/漏极部件或“S/D部件”可以指器件的源极或漏极。它也可以指的是为多个器件提供源极和/或漏极的区域。本发明的目的是防止相邻S/D接触件合并而造成下面的S/D部件的电短路。
最近，已经引入了多栅极器件，试图通过增加栅极-沟道耦合改进栅极控制、减小截止状态电流并且减小短沟道效应(SCE)。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构或其部分的器件。已经引入的一种这样的多栅极晶体管是鳍式场效应晶体管(FinFET)。FinFET因鳍状结构而得其名，鳍状结构从它形成在其上的衬底延伸，并且鳍状结构用于形成FET沟道。另一类型的多栅极晶体管(部分是为了解决与FinFET的一些配置相关的性能挑战而引入的)是全环栅(GAA)晶体管。GAA器件因栅极结构完全围绕沟道区域延伸，从而在四侧上提供对沟道的访问而得其名。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的结构允许它们在保持栅极控制和减轻SCE的同时积极地缩放。在GAA器件中，沟道区域可以是纳米片沟道、纳米线沟道、条形沟道和/或其它合适的沟道配置的形式。
在多栅极器件制造工艺中，通常在半导体鳍上方外延生长一些半导体材料作为S/D部件。随后形成S/D接触件(也称为S/D接触插塞)，用于将源极/漏极部件电连接至集成电路的其它部分。S/D接触件的形成通常包括：通过蚀刻穿过覆盖S/D部件的介电层以暴露相应接触开口中的S/D部件来形成接触开口；以及随后将金属材料沉积至接触开口的每个中以形成独立的源极/漏极接触件。但是，随着半导体工业进一步发展至亚10纳米(nm)技术工艺节点，以追求更高的器件密度、更高的性能和更低的成本，相邻S/D部件之间的间隔一直在减小。不应该忽略这种减小的间隔，因为它可能导致在其上形成的接触开口之间的间隔不足，并且在相应蚀刻工艺期间造成相邻接触开口的合并。扩大相邻S/D部件之间的间隔有时不是一种选择，因为它可能必须通过缩小S/D部件的尺寸来节省间隔，并且可能降低电路性能。
根据各个示例性实施例提供了S/D接触件及其形成方法。在一些示例性实施例中，形成联合另外独立形成的接触开口组的较大接触开口，以暴露相邻栅极结构之间的S/D部件行，并且在连接S/D部件行的接触开口中形成连续的S/D接触件。由于其槽的形状，这种S/D接触件也称为S/D接触槽或S/D接触轨。随后实施切割金属工艺以将S/D接触轨分成对应于下面独立S/D部件的段。根据以下附图中的一些实施例，示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。贯穿各个视图和说明性实施例，相同的参考标号用于表示相同的元件。在所示的示例性制造流程中，FinFET的形成用作解释本发明的概念的实例。其它类型的晶体管(诸如GAA晶体管和/或平面晶体管)也可以采用本发明的概念。
图1显示了根据本发明的各个方面在一个或多个实施例中用于形成半导体器件(或结构)200的方法100的流程图。方法100仅仅是实例，并不旨在将本发明限制在权利要求中明确列举的内容之外。可以在方法100之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换、消除或四处移动所描述的一些操作。下面结合图2至图25描述方法100。图2、图3和图4是立体图，图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图23、图24和图25分别是包含切割线A-A、B-B、C-C和D-D(如图4中所示)的截面图，并且图22是结构200在中间制造阶段中的顶视图。
在操作102中，方法100(图1)提供(或提供有)结构200，如图2中所示。图2示出了结构200的立体图。结构200包括衬底202。衬底202可以是半导体衬底(在一些实施例中也称为晶圆)，其可以是硅衬底、硅锗衬底或由其它半导体材料形成的衬底。根据本发明的一些实施例，衬底202包括块状硅衬底和块状硅衬底上方的外延硅锗(SiGe)层或锗层(其中没有硅)。衬底202可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)部件的隔离结构204可以形成为延伸至衬底202中。衬底202的位于相邻隔离结构204之间的部分称为半导体鳍(或鳍)208。
隔离结构204可以包括衬垫氧化物(未显示)。衬垫氧化物可以由通过衬底202的表面层的热氧化形成的热氧化物形成。衬垫氧化物也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)形成的沉积氧化硅层。隔离结构204也可以包括衬垫氧化物上方的介电材料，并且介电材料可以使用可流动化学气相沉积(FCVD)、旋涂等来形成。
在操作104中，方法100(图1)使隔离结构204凹进，如图3中所示。使隔离结构204凹进为使得鳍208的顶部部分突出高于相邻隔离结构204的顶面，以形成鳍208的突出部分。蚀刻可以使用干蚀刻工艺来实施，其中，NH3和NF3用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。也可以包括氩。根据本发明的可选实施例，使隔离结构204凹进使用湿蚀刻工艺来实施。例如，蚀刻化学物质可以包括稀释的HF。
在上述示例性实施例中，鳍可以通过任何合适的方法来图案化。例如，鳍可以使用一种或多种光刻工艺来图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且剩余的间隔件或芯轴可以用于图案化鳍。
鳍208的材料也可以用与衬底202的材料不同的材料来替换。例如，如果鳍208用于n型晶体管，则鳍208可以由Si、SiP、SiC、SiPC或诸如InP、GaAs、AlAs、InAs、InAlAs、InGaAs等的III-V族化合物半导体形成。另一方面，如果鳍208用于p型晶体管，则鳍208可以由Si、SiGe、SiGeB、Ge或诸如InSb、GaSb、InGaSb等的III-V族化合物半导体形成。
在操作106中，方法100(图1)在鳍208的顶面和侧壁上形成伪栅极结构210，如图4和图5中所示。图5示出了从包含图4中的线A-A的垂直平面获得的截面图。线A-A沿鳍208中的一个的纵向方向。伪栅极结构210的形成包括：横跨鳍208依次沉积栅极介电层和伪栅电极层；以及随后图案化栅极介电层和伪栅电极层。由于图案化，伪栅极结构210的每个包括伪栅极介电层212和伪栅极介电层212上方的伪栅电极214。伪栅极介电层212可以是任何可接受的介电层，诸如氧化硅、氮化硅等或它们的组合，并且可以使用任何可接受的工艺来形成，诸如热氧化、旋涂工艺、CVD等。伪栅电极214可以是任何可接受的电极层，诸如包括多晶硅、金属等或它们的组合。伪栅电极214可以通过任何可接受的沉积工艺来沉积，诸如CVD、等离子体增强CVD(PECVD)等。伪栅极结构210的每个横跨在单个鳍208或多个鳍208上方。伪栅极结构210可以具有垂直于相应鳍208的纵向方向的纵向方向。
可以在伪栅电极层上方形成掩模图案以帮助图案化。在一些实施例中，硬掩模图案包括多晶硅毯式层上方的底部掩模216和底部掩模216上方的顶部掩模218。硬掩模图案由SiO2、SiCN、SiON、Al2O3、SiN或其它合适的材料的一层或多层制成。在某些实施例中，底部掩模216包括氧化硅，并且顶部掩模218包括氮化硅。通过使用掩模图案作为蚀刻掩模，将伪栅电极层图案化为伪栅电极214，并且将毯式栅极介电层图案化为伪栅极介电层212。
在操作108中，方法100(图1)在伪栅极结构210的侧壁上形成栅极间隔件220，如图6中所示。在栅极间隔件形成的一些实施例中，在衬底202上沉积间隔件材料层。间隔件材料层可以是随后回蚀以形成栅极间隔件220的共形层。在一些实施例中，间隔件材料层包括多层，诸如第一间隔件层222和形成在第一间隔件层222上方的第二间隔件层224。第一间隔件层222和第二间隔件层224每个由合适的材料制成，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN和/或它们的组合。作为非限制性实例，第一间隔件层222和第二间隔件层224可以通过使用诸如CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其它合适的工艺在伪栅极结构210上方依次沉积两种不同的介电材料来形成。然后，对沉积的间隔件层222和224实施各向异性蚀刻工艺，以暴露鳍208的未由伪栅极结构210覆盖的部分(例如，在鳍208的源极/漏极区域中)。可以通过该各向异性蚀刻工艺去除第一间隔件层222和第二间隔件层224的位于伪栅极结构210正上方的部分。第一间隔件层222和第二间隔件层224的位于伪栅极结构210的侧壁上的部分可以保留，形成栅极侧壁间隔件，为了简单起见，其表示为栅极间隔件220。在一些实施例中，第一间隔件层222由具有比氮化硅低的介电常数的氧化硅形成，并且第二间隔件层224由对随后蚀刻工艺(例如，在鳍208中蚀刻源极/漏极凹槽)具有比氧化硅高的抗蚀刻性的氮化硅形成。在一些实施例中，栅极间隔件220可以用于偏移随后形成的掺杂区域，诸如源极/漏极区域。栅极间隔件220可以进一步用于设计或修改源极/漏极区域轮廓。
在操作110中，方法100(图1)通过使鳍208的未由伪栅极结构210和栅极间隔件220覆盖的S/D区域凹进来形成S/D凹槽230，如图7中所示。图7示出了从包含图4中的线A-A的第一垂直平面获得的第一截面图、从包含图4中的线B-B的第二垂直平面获得的第二截面图、从包含图4中的线C-C的第三垂直平面获得的第三截面图以及从包含图4中的线D-D的第四垂直平面获得的第四截面图。在图4中，线A-A沿鳍的纵向方向切入鳍208中的一个，线B-B沿鳍的纵向方向切入另一鳍208，线C-C沿垂直于鳍208的纵向方向的方向切入伪栅极结构210的一侧上的S/D区域，并且线D-D沿垂直于鳍208的纵向方向的方向切入伪栅极结构210的另一侧上的另一S/D区域。截面图之间的比较示出了并非需要使鳍208的所有S/D区域都凹进。可以保留鳍208的未由伪栅极结构210和栅极间隔件220覆盖的一个或多个特定S/D区域(例如，通过在所选S/D区域之上沉积掩模层)，以在凹进工艺中保持完整，以满足某些电路设计需求。沿线B-B的第二截面图和沿线D-D的第四截面图示出了其中没有形成S/D凹槽的这种保留的S/D区域中的一个。可以使用蚀刻鳍208的半导体材料的合适的选择性蚀刻处理来使鳍208的其它源极/漏极区域凹进，但是几乎不蚀刻介电材料栅极间隔件220和伪栅极结构210的顶部掩模218。
例如，使鳍208凹进可以通过利用等离子体源和蚀刻气体的干化学蚀刻来实施。等离子体源可以是电感耦合等离子体(ICR)蚀刻、变压器耦合等离子体(TCP)蚀刻、电子回旋共振(ECR)蚀刻、反应离子蚀刻(RIE)等，并且蚀刻气体可以是氟、氯、溴、它们的组合等，其以比它蚀刻栅极间隔件220和伪栅极结构210的顶部掩模218快的蚀刻速率蚀刻鳍208。在一些其它实施例中，使鳍208凹进可以通过湿化学蚀刻来实施，诸如过氧化铵混合物(APM)、NH4OH、氢氧化四甲铵(TMAH)、它们的组合等，其以比它蚀刻栅极间隔件220和伪栅极结构210的顶部掩模218快的蚀刻速率蚀刻鳍208。在一些其它实施例中，使鳍208凹进可以通过干化学蚀刻和湿化学蚀刻的组合来实施。在所示实施例中，凹进的鳍208位于隔离结构204的顶面下方。
在操作112中，方法100(图1)在S/D凹槽230中形成外延结构232，如图8中所示。一旦在鳍208的S/D区域中创建S/D凹槽230，通过使用在鳍208上提供一种或多种外延材料的一种或多种外延或外延工艺在S/D凹槽230中形成外延结构232。在外延生长工艺期间，栅极间隔件220(以及某些所选S/D区域之上的掩模层(未显示)以保持鳍结构)将一种或多种外延材料限制在鳍208中的S/D凹槽230中。在一些实施例中，外延结构232的晶格常数与鳍208的晶格常数不同，使得鳍208中以及外延结构232之间的沟道区域可以由外延结构232应变或施加应力，以改进半导体器件的载流子迁移率并且增强器件性能。外延工艺包括CVD沉积技术(例如，PECVD、气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它合适的工艺。外延工艺可以使用气体和/或液体前体，其与鳍208的成分相互作用。外延结构232也称为S/D部件232。
在一些实施例中，S/D部件232可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其它合适的材料。S/D部件232可以在外延工艺期间通过引入掺杂物质来原位掺杂，掺杂物质包括：p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或其它合适的掺杂剂，包括它们的组合。如果S/D部件232不是原位掺杂的，则实施注入工艺(即，结注入工艺)来掺杂S/D部件232。在一些示例性实施例中，n型晶体管中的S/D部件232包括SiP，而p型晶体管中的那些包括GeSnB和/或SiGeSnB。在具有不同器件类型的实施例中，可以在n型器件区域上方形成掩模，诸如光刻胶，同时暴露p型器件区域，并且可以在p型器件区域中的暴露鳍208上形成p型外延结构。然后可以去除掩模。随后，可以在p型器件区域上方形成掩模，诸如光刻胶，同时暴露n型器件区域，并且可以在n型器件区域中的暴露鳍208上形成n型外延结构。然后可以去除掩模。
一旦形成源极/漏极外延结构232，可以实施退火工艺来激活S/D部件232中的p型掺杂剂或n型掺杂剂。退火工艺可以是例如快速热退火(RTA)、激光退火、毫秒热退火(MSA)工艺等。
在操作114中，方法100(图1)在衬底202上形成接触蚀刻停止层(CESL)236和层间介电(ILD)层238，如图9中所示。由于不同截面图之间的相似性，图9和随后附图示出了包含线B-B和C-C的截面图，除非为了简单起见而有不同的说明。在一些实例中，CESL 236包括氮化硅层、氧化硅层、氮氧化硅层和/或具有与ILD层238不同蚀刻选择性的其它合适的材料。CESL 236可以通过等离子体增强化学气相沉积(PECVD)工艺和/或其它合适的沉积或氧化工艺来形成。在一些实施例中，ILD层238包括诸如正硅酸乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或具有与CESL不同蚀刻选择性的其它合适的介电材料。ILD层238可以通过PECVD工艺或其它合适的沉积技术来沉积。在一些实施例中，在形成ILD层238之后，晶圆可以经受高热预算工艺以退火ILD层238。
在一些实例中，在形成ILD层238之后，可以实施平坦化工艺以去除ILD层238的过量材料。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，该工艺去除ILD层238(以及CESL236，如果存在的话)的位于伪栅极结构210上面的部分。在一些实施例中，CMP工艺也去除硬掩模层216、218，并且暴露伪栅电极214。
在操作116中，方法100(图1)去除剩余的伪栅极结构210，在对应的栅极侧壁间隔件220之间产生栅极沟槽240，如图10中所示。使用选择性蚀刻工艺(例如，选择性干蚀刻、选择性湿蚀刻或它们的组合)去除伪栅极结构210，该选择性蚀刻工艺以比它蚀刻其它材料(例如，栅极侧壁间隔件220、CESL 236和/或ILD层238)快的蚀刻速率蚀刻伪栅极结构210中的材料。
在操作118中，方法100(图1)在栅极沟槽240中形成替换栅极结构242，如图11中所示。栅极结构242可以是FinFET的最终栅极。最终栅极结构每个都可以是高k/金属栅极堆叠件(或金属栅极堆叠件)，但是其它成分也是可能的。在一些实施例中，栅极结构242的每个形成与由鳍208提供的沟道区域的三侧相关的栅极。换句话说，栅极结构242的每个在三侧上包裹鳍208。在各个实施例中，高k/金属栅极结构242包括内衬栅极沟槽240的栅极介电层244、形成在栅极介电层244上方的功函金属层246以及形成在功函金属层246上方并且填充栅极沟槽240的剩余部分的填充金属248。栅极介电层244包括界面层(例如，氧化硅层)和界面层上方的高k栅极介电层。如本文所使用和描述的，高k栅极电介质包括具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(～3.9)。高k/金属栅极结构242内的功函金属层246和/或填充金属248可以包括金属、金属合金或金属硅化物。高k/金属栅极结构242的形成可以包括形成各种栅极材料、一个或多个衬垫层的多个沉积工艺以及去除过量的栅极材料的一个或多个CMP工艺。
在一些实施例中，栅极介电层244的界面层可以包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SION)。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其它合适的方法来形成。栅极介电层244的高k介电层可以包括氧化铪(HfO2)。可选地，栅极介电层244可以包括其它高k电介质，诸如氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HMO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3、STO)、氧化钡钛(BaTiO3、BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化物(SiON)和它们的组合。
功函金属层246可以包括功函金属，以为高k/金属栅极结构242提供合适的功函。对于n型FinFET，功函金属层246可以包括一种或多种n型功函金属(N-金属)。n型功函金属可以示例性地包括但不限于铝化钛(TiAl)、氮化钛铝(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如，碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物和/或其它合适的材料。另一方面，对于p型FinFET，功函金属层246可以包括一种或多种p型功函金属(P-金属)。p型功函金属可以示例性地包括但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物和/或其它合适的材料。
在一些实施例中，填充金属248可以示例性地包括但不限于钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN或其它合适的材料。
在操作120中，方法100(图1)回蚀替换栅极结构242，并且在回蚀的替换栅极结构242上方沉积栅极覆盖层250，如图12中所示。实施回蚀工艺以回蚀替换栅极结构242和栅极间隔件220，从而在回蚀的栅极结构242和回蚀的栅极间隔件220上方产生凹槽。在一些实施例中，因为替换栅极结构242的材料具有与栅极间隔件220不同的蚀刻选择性，所以最初可以实施第一选择性蚀刻工艺来回蚀替换栅极结构242以降低替换栅极结构242。然后，实施第二选择性蚀刻工艺来降低栅极间隔件220。下一步，在衬底202上方沉积介电覆盖层250，直至过填充凹槽。介电覆盖层250包括SiN、SiC、SiCN、SiON、SiCON、它们的组合等，并且通过合适的沉积技术来形成，诸如CVD、等离子体增强CVD(PECVD)、ALD、远程等离子体ALD(RPALD)、等离子体增强ALD(PEALD)、它们的组合等。然后，实施CMP工艺以去除凹槽外部的介电覆盖层，留下介电覆盖层250的位于凹槽中的部分，以用作栅极覆盖层250。
在操作122中，方法100(图1)在衬底202上方形成中间接触蚀刻停止层(MCESL)252并且在MCESL 252上方形成第二ILD层254，如图13中所示。MCESL 252可以通过PECVD工艺和/或其它合适的沉积工艺来形成。在一些实施例中，MCESL 252是氮化硅层和/或具有与随后形成的第二ILD层254不同蚀刻选择性的其它合适的材料。第二ILD层254形成在MCESL252上方。在一些实施例中，第二ILD层254包括诸如正硅酸乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或具有与MCESL 252不同蚀刻选择性的其它合适的介电材料。在某些实施例中，第二ILD层254由氧化硅形成。第二ILD层254可以通过PECVD工艺或其它合适的沉积技术来沉积。
在操作124中，方法100(图1)在第二ILD层254上方形成蚀刻掩模256，如图14中所示。蚀刻掩模256在S/D部件232上方提供开口258。蚀刻掩模256包括与第二ILD层254的材料不同的材料，以实现蚀刻选择性。例如，蚀刻掩模256包括抗蚀剂材料(并且因此可以称为图案化抗蚀剂层和/或图案化光刻胶层)。在一些实施例中，蚀刻掩模256具有多层结构，诸如设置在抗反射涂覆(ARC)层上方的抗蚀剂层和/或包括氮化硅或氧化硅的硬掩模层。本发明考虑了用于蚀刻掩模256的其它材料，只要在蚀刻第二ILD层254期间实现蚀刻选择性。在一些实施例中，操作124使用光刻工艺，光刻工艺包括：在结构200上方形成抗蚀剂层(例如，通过旋涂)；实施曝光前烘烤工艺；使用掩模实施曝光工艺；实施曝光后烘烤工艺；以及实施显影工艺。在曝光工艺期间，抗蚀剂层暴露于辐射能量(例如，UV光、DUV光或EUV光)，其中掩模根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)阻挡、透射和/或反射辐射至抗蚀剂层，从而使得图像投影至与掩模图案对应的抗蚀剂层上。因为抗蚀剂层对辐射能量敏感，所以抗蚀剂层的曝光部分发生化学变化，并且抗蚀剂层的曝光(或未曝光)部分在显影工艺期间溶解，这取决于抗蚀剂层的特性和显影工艺中使用的显影液的特性。在显影之后，图案化的抗蚀剂层(例如，蚀刻掩模256)包括与掩模对应的抗蚀剂图案。可选地，曝光工艺可以由其它方法实现或替换，诸如无掩模光刻、电子束写入、离子束写入或它们的组合。
在操作126中，方法100(图1)形成穿过第二ILD层254、MCESL 252、第一ILD 238、CESL 236并且暴露S/D部件232的接触开口260，如图15中所示。在一些实施例中，操作126可以施加多于一个蚀刻工艺。例如，实施第一蚀刻工艺以穿透第二ILD层254和MCESL 252，实施第二蚀刻工艺以穿透第一ILD层238和CESL 236，并且可选地实施第三蚀刻工艺以过蚀刻S/D部件232(以及鳍208的未凹进的S/D区域，如果存在的话)。在进一步实施例中，第一蚀刻工艺和第二蚀刻工艺的每个是各向异性蚀刻工艺，诸如等离子体蚀刻。以等离子体蚀刻为例，将结构200装载至等离子体工具中，并且暴露于由含氟气体(诸如C4F8、C5F8、C4F6、CHF3或类似物质)、惰性气体(诸如氩或氦)、可选的弱氧化剂(诸如O2或CO或类似物质)的气体混合物中的RF或微波功率生成的等离子体环境中进行足以蚀刻穿过介电层的持续时间。第一蚀刻工艺和第二蚀刻工艺可以使用不同的蚀刻剂来实现合适的蚀刻速率。第三蚀刻工艺可以与第一蚀刻工艺和第二蚀刻工艺不同。第三蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其它合适的蚀刻方法，以选择性地使暴露的S/D部件232凹进表示为ΔH1的厚度。在一些实施例中，ΔH1可以在约3nm至约30nm的范围内。凹进在暴露的S/D部件232的顶面上产生槽(如包含切割线B-B的截面图中所示)，用于为随后硅化物形成准备暴露的S/D部件232。凹进也可以削减暴露的S/D部件232的宽度和体积(如包含切割线C-C的截面图中所示)。
在一系列蚀刻工艺之后，限定在蚀刻掩模256中的开口向下延伸穿过第二ILD层254、MCESL 252、第一ILD 238、CESL 236。开口表示为接触开口260。随后例如通过抗蚀剂剥离工艺或其它合适的工艺去除蚀刻掩模256。在所描绘的实施例中，由于各向异性蚀刻的性质，接触开口260具有锥形侧壁轮廓。但是，在一些其它实施例中，可以精细调整蚀刻条件以允许接触开口260具有垂直侧壁轮廓。如包含切割线C-C的截面图中所示，接触开口260暴露两个相邻金属栅极结构242之间的S/D部件232行。此外，接触开口260不仅暴露S/D部件232的顶面，而且暴露S/D部件232的未由隔离结构204覆盖的侧壁(例如，小平面)。由于接触开口260在顶视图中的沟槽形状，接触开口260也称为接触沟槽260。
在操作128中，方法100(图1)在接触开口260的侧壁上形成接触间隔件262，如图16中所示。接触间隔件262可以由高k介电材料形成，使得它具有良好的隔离能力。合适的高k介电材料可以包括AlxOy、HfO2、SiN和SiOCN(内部没有孔或基本上没有孔)。接触间隔件262的形成可以包括共形沉积方法，诸如CVD或ALD，以形成毯式层。然后实施各向异性蚀刻，从而去除毯式层的水平部分。毯式层的垂直部分保留在接触开口260的侧壁上作为接触间隔件262。
在操作130中，方法100(图1)在S/D部件232(以及鳍208的未凹进的S/D区域，如果存在的话，如包含切割线B-B的截面图中所示)的暴露表面上形成硅化物部件264，如图17中所示。硅化物部件264减小了S/D部件232和将要形成的S/D接触件之间的接触电阻。在实施例中，硅化物部件264通过：将一种或多种金属沉积至接触开口260中；对结构200实施退火工艺以在一种或多种金属和暴露的S/D部件232(以及未凹进的鳍208，如果存在的话)的半导体材料之间引起反应来产生硅化物部件；以及去除一种或多种金属的未反应部分，在接触开口260的底部上留下硅化物部件来形成。一种或多种金属可以包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、铒(Er)、钴(Co)或它们的组合(例如，两种或多种金属的合金)，并且可以使用CVD、PVD、ALD或其它合适的方法来沉积。硅化物部件可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍-铂(NiPtSi)、硅化镍-铂-锗(NiPtGeSi)、硅化镍-锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、它们的组合或其它合适的化合物。如包含切割线C-C的截面图中所示，硅化物部件264覆盖S/D部件232的顶面和侧壁(包括面向上的小平面和面向下的小平面)。在进一步实施例中，硅化物部件264也与隔离结构204的顶面接触。在一些实施例中，硅化物部件264具有在约1nm至约15nm范围内的厚度。
在操作132中，方法100(图1)在接触开口260中形成S/D接触件266，如图18中所示。S/D接触件266沉积在硅化物部件264上方，并且与隔离结构204的暴露顶面接触。S/D接触件266可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其它金属，并且可以通过CVD、PVD、ALD、镀或其它合适的工艺来形成。在操作132结束时，方法100实施平坦化工艺，诸如CMP工艺，以从结构200去除过量的金属材料并且暴露第二ILD层254。如包含切割线C-C的截面图中所示，S/D接触件266不仅接合在S/D部件232的顶面上，而且包裹S/D部件232的侧壁。扩展的接触表面有效地减小了S/D接触结构中的接触电阻。此外，在操作132结束时，S/D接触件266电连接两个相邻金属栅极结构242之间的S/D部件232行。由于S/D接触件266在顶视图中的槽形状，S/D接触件266也称为S/D接触槽或S/D接触轨。硅化物部件264也可以认为是S/D接触轨的一部分(例如，底部部分)。
在操作134中，方法100(图1)在第二ILD层254和S/D接触件266上方形成蚀刻掩模270，如图19中所示。蚀刻掩模270在相邻S/D接触件266之间的区域上方提供开口272(包括在鳍208的未凹进的S/D区域上方，如果存在的话，如包含切割线B-B的截面图中所示)。蚀刻掩模270可以包括抗蚀剂材料(并且因此可以称为图案化抗蚀剂层和/或图案化光刻胶层)。在一些实施例中，蚀刻掩模270具有多层结构，诸如设置在抗反射涂覆(ARC)层上方的抗蚀剂层和/或包括氮化硅或氧化硅的硬掩模层。蚀刻掩模270的材料成分和形成工艺可以基本上类似于上面参考图14讨论的蚀刻掩模256。
在操作136中，方法100(图1)通过限定在蚀刻掩模270中的开口蚀刻S/D接触件266，如图20中所示。操作136将蚀刻掩模270中的开口向下延伸并且穿过相邻S/D部件232之间的位置处的S/D接触件266，并且也延伸至隔离结构204中。延伸的开口表示为切割接触开口274。随后例如通过抗蚀剂剥离工艺或其它合适的工艺去除蚀刻掩模270。蚀刻工艺可以使用一种或多种蚀刻剂或蚀刻剂的混合物。在示例性实施例中，操作136可以利用具有氯、氟、溴、氧、氢、碳或它们的组合的原子的蚀刻剂来施加各向异性蚀刻工艺。例如，蚀刻剂可以具有Cl2、O2、含碳和氟的气体、含溴和氟的气体以及含碳-氢和氟的气体的气体混合物。在一个实例中，蚀刻剂包括Cl2、O2、CF4、BCl3和CHF3的气体混合物。在一些实施例中，为了确保S/D接触件266的分开部分之间的隔离，操作136实施一些过蚀刻以将开口延伸至隔离结构204中。小心控制这种过蚀刻以不暴露衬底202。换句话说，过蚀刻确保将S/D接触件266完全分成多个段，每个段作为独立的S/D接触件。使隔离结构204的顶面凹进表示为ΔH2的厚度。在一些实施例中，ΔH2可以在约10nm至约50nm的范围内。鳍208的未凹进的S/D区域暴露在切割接触开口274中，并且凹进(在去除暴露在切割接触开口274中的相应硅化物部件264的情况下)表示为ΔH3的厚度。在一些实施例中，ΔH3可以在约10nm至约50nm的范围内。在进一步一些实施例中，由于不同的蚀刻速率，ΔH2可以与ΔH3不同。
在操作138中，方法100(图1)用一种或多种介电材料填充切割接触开口274，以形成介电部件280，如图21中所示。图22也显示了在操作138结束时，S/D接触件266从平坦化工艺暴露之后的结构200的顶视图。实施平坦化工艺，诸如CMP工艺，以平坦化结构200的顶面，并且从结构200的顶面去除过量的一种或多种介电材料。保留在切割接触开口274中的一种或多种介电材料形成介电部件280。介电部件280也称为切割接触部件280。S/D接触件266和切割接触件部件280的顶面基本上共面。因为S/D接触件266的侧壁包含金属材料，所以至少介电部件280的外部部分(与S/D接触件266的侧壁直接接触)没有活性化学组分，诸如氧。例如，介电部件280的外部部分可以包括无氧或氧化物的衬垫，诸如氮化硅衬垫。在一些实施例中，介电部件280可以在其内部部分中包括一些氧化物。可选地，介电部件280可以包括一个均匀的氮化硅层，并且没有氧化物。介电部件280可以使用CVD、PVD、ALD或其它合适的方法来沉积。在所描绘的实施例中，由于在形成切割接触开口274中的各向异性蚀刻的性质，介电部件280具有锥形侧壁轮廓。因此，S/D接触件266具有梯形形状，具有较窄的顶部部分和较宽的底部部分。在介电部件280的最顶部部分处测量的宽度表示为W1，在介电部件280的中间部分处(例如，在与S/D部件232的顶面齐平的高度处)测量的宽度表示为W2，并且在一些实施例中，W1/W2的比率在约1.1和约3之间的范围内。在一些实施例中，介电部件280的高宽比(定义为介电部件的高度H与W2的比率(H/W2))在约0.5至约15的范围内。
在操作140中，方法100(图1)形成蚀刻停止层282和蚀刻停止层282上方的介电层284，如图23中所示。蚀刻停止层282可以由碳化硅、氮氧化硅、碳氮化硅等形成，并且可以使用诸如CVD的沉积方法来形成。介电层284可以包括选自PSG、BSG、BPSG、氟掺杂的硅玻璃(FSG)、TEOS氧化物或PECVD氧化物(其可以包括SiO2)的材料。介电层284可以使用旋涂、FCVD等来形成，或者使用诸如PECVD或低压化学气相沉积(LPCVD)的沉积方法来形成。
图24示出了在操作140结束时结构200的可选实施例。图24中的结构200的各个部件类似于图23中的相应的对应部件。一个不同之处在于，在图24中，两个相邻S/D部件232之间的间隔可以小于切割接触开口274的宽度，从而去除硅化物部件264的部分，并且S/D部件232的侧壁暴露在切割接触开口274中。因此，S/D部件232的侧壁与介电部件280接触。在进一步一些实施例中，两个相邻S/D部件232甚至可以在外延生长工艺期间合并，并且切割接触开口274将合并的外延部件分成两个分隔的S/D部件232，并且介电部件280还与两个分隔的S/D部件232接触。同样如图24中所示，在切割接触件开口274形成并且由S/D部件232和介电部件280覆盖之后，S/D接触件266的位于S/D部件232的面向下的小平面下面的底部部分可以与S/D接触件266的顶部部分分隔开。
图25示出了在操作140结束时结构200的又一个可选实施例。图25中的结构200的各个部件类似于图23中的相应的对应部件。一个不同之处在于，在图25中，晶体管是GAA晶体管，并且晶体管中的沟道区域由垂直堆叠在衬底202之上的半导体纳米结构209提供。半导体纳米结构209也称为沟道层209。在一些实施例中，沟道层209是硅(Si)。沟道层209可以是纳米片沟道、纳米线沟道、条形沟道和/或其它合适的沟道配置的形式。金属栅极堆叠件242(至少栅极介电层244和功函金属层246)包裹沟道层209。内部间隔件211介于金属栅极堆叠件242和S/D部件232之间，以在它们之间提供隔离。内部间隔件211可以是低k介电材料，诸如SiO2、SiN、SiCN或SiOCN，并且可以通过合适的沉积方法来形成，诸如ALD。
在操作142中，方法100(图1)实施进一步工艺以形成最终器件。例如，方法100可以分别在S/D接触件266和金属栅极堆叠件242上方形成S/D接触通孔和栅极接触插塞，在结构200顶上形成一个或多个介电层，并且在介电层中形成金属互连件以连接各个晶体管的端子，以形成IC。
虽然不旨在进行限制，但是本发明的一个或多个实施例为半导体器件及其形成工艺提供了许多益处。例如，本发明的实施例提供了在没有使紧密间隔的源极/漏极部件短路的风险的情况下形成源极/漏极接触件的方法。方法还允许在源极/漏极部件的侧壁上形成硅化物部件和源极/漏极接触件，这扩大了源极/漏极部件和源极/漏极接触件之间的接触区并且减小了接触电阻。方法也可以用于防止相邻源极/漏极部件合并。此外，源极/漏极接触件形成方法可以容易地集成至现有的半导体制造工艺中。
在一个示例性方面，本发明涉及方法。方法包括：形成设置在衬底上的第一鳍和第二鳍；在第一鳍和第二鳍上方形成栅极结构；在第一鳍上外延生长第一源极/漏极(S/D)部件，并且在第二鳍上外延生长第二S/D部件，第一S/D部件和第二S/D部件位于栅极结构的相同侧上；沉积覆盖第一S/D部件和第二S/D部件的介电层；蚀刻介电层以形成暴露第一S/D部件和第二S/D部件的沟槽；在沟槽中形成从第一S/D部件延伸至第二S/D部件的金属结构；实施切割金属工艺以形成开口，开口将金属结构分成第一S/D部件上方的第一段和第二S/D部件上方的第二段；以及在开口中沉积隔离部件，隔离部件将第一段与第二段分隔开。在一些实施例中，沟槽暴露第一S/D部件和第二S/D部件的每个的顶面和侧壁。在一些实施例中，方法还包括：在第一S/D部件和第二S/D部件的每个的顶面和侧壁上形成硅化物部件。在一些实施例中，金属结构覆盖第一S/D部件和第二S/D部件的每个的顶面和侧壁。在一些实施例中，方法还包括：在衬底上沉积隔离结构，第一鳍和第二鳍的每个向上延伸穿过隔离结构，并且沟槽暴露隔离结构的顶面。在一些实施例中，金属结构与隔离结构的顶面接触。在一些实施例中，实施切割金属工艺使隔离结构的顶面凹进。在一些实施例中，第一段和第二段的顶面与隔离部件的顶面共面。在一些实施例中，隔离部件的底面位于第一段和第二段的底面下方。在一些实施例中，沉积介电层包括：在第一S/D部件和第二S/D部件以及栅极结构上方沉积第一层间介电(ILD)层；实施平坦化工艺以去除ILD层的部分并且暴露栅极结构；以及在第一ILD层和栅极结构上方沉积第二ILD层，隔离部件延伸穿过第一ILD层和第二ILD层。
在另一示例性方面，本发明涉及方法。方法包括：在衬底上方形成第一栅极结构和第二栅极结构；在衬底上方生长第一外延部件和第二外延部件，第一外延部件和第二外延部件位于第一栅极结构和第二栅极结构之间；沉积覆盖第一外延部件和第二外延部件的介电层；蚀刻介电层以在第一栅极结构和第二栅极结构之间形成开口，开口暴露第一外延部件和第二外延部件；在开口中形成金属部件，金属部件与第一外延部件和第二外延部件电连接；蚀刻金属部件以将金属部件分成与第一外延部件电连接的第一段和与第二外延部件电连接的第二段；以及在第一段和第二段之间形成介电部件。在一些实施例中，第一外延部件与浮置在衬底上方的第一多个半导体纳米结构接触，第一栅极结构包裹第一多个半导体纳米结构的每个，第二外延部件与浮置在衬底上方的第二多个半导体纳米结构接触，并且第二栅极结构包裹第二多个半导体纳米结构的每个。在一些实施例中，开口暴露第一外延部件和第二外延部件的每个的顶面和侧壁。在一些实施例中，第一段和第二段的每个具有顶部部分和宽于顶部部分的底部部分。在一些实施例中，蚀刻金属部件暴露第一外延部件和第二外延部件的侧壁，并且介电部件与第一外延部件和第二外延部件的侧壁接触。在一些实施例中，在生长第一外延部件和第二外延部件之后，第一外延部件和第二外延部件合并，并且蚀刻金属部件将第一外延部件与第二外延部件分隔开。在一些实施例中，介电部件在第一段和第二段的底面下方延伸。
在又一示例性方面，本发明涉及半导体器件。半导体器件包括：半导体衬底；隔离结构，位于半导体衬底上方；第一外延部件和第二外延部件，位于隔离结构上方；第一接触结构，位于第一外延部件上方，并且与隔离结构的顶面接触；第二接触结构，位于第二外延部件上方，并且与隔离结构的顶面接触；以及介电层，介于第一接触结构和第二接触结构之间。在一些实施例中，第一接触结构和第二接触结构的每个具有顶部部分和宽于顶部部分的底部部分。在一些实施例中，半导体器件还包括：第一硅化物部件，介于第一外延部件和第一接触结构之间，并且与隔离结构的顶面接触；以及第二硅化物部件，介于第二外延部件和第二接触结构之间，并且与隔离结构的顶面接触。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
形成设置在衬底上的第一鳍和第二鳍；
在所述第一鳍和所述第二鳍上方形成栅极结构；
在所述第一鳍上外延生长第一源极/漏极(S/D)部件，并且在所述第二鳍上外延生长第二源极/漏极部件，其中，所述第一源极/漏极部件和所述第二源极/漏极部件位于所述栅极结构的相同侧上；
沉积覆盖所述第一源极/漏极部件和所述第二源极/漏极部件的介电层；
蚀刻所述介电层以形成暴露所述第一源极/漏极部件和所述第二源极/漏极部件的沟槽；
在所述沟槽中形成从所述第一源极/漏极部件延伸至所述第二源极/漏极部件的金属结构；
实施切割金属工艺以形成开口，所述开口将所述金属结构分成位于所述第一源极/漏极部件上方的第一段和位于所述第二源极/漏极部件上方的第二段；以及
在所述开口中沉积隔离部件，其中，所述隔离部件将所述第一段与所述第二段分隔开。
2.根据权利要求1所述的方法，其中，所述沟槽暴露所述第一源极/漏极部件和所述第二源极/漏极部件的每个的顶面和侧壁。
3.根据权利要求2所述的方法，还包括：
在所述第一源极/漏极部件和所述第二源极/漏极部件的每个的所述顶面和所述侧壁上形成硅化物部件。
4.根据权利要求1所述的方法，其中，所述金属结构覆盖所述第一源极/漏极部件和所述第二源极/漏极部件的每个的顶面和侧壁。
5.根据权利要求1所述的方法，还包括：
在所述衬底上沉积隔离结构，其中，所述第一鳍和所述第二鳍的每个向上延伸穿过所述隔离结构，并且其中，所述沟槽暴露所述隔离结构的顶面。
6.根据权利要求5所述的方法，其中，所述金属结构与所述隔离结构的所述顶面接触。
7.根据权利要求5所述的方法，其中，实施所述切割金属工艺使所述隔离结构的所述顶面凹进。
8.根据权利要求1所述的方法，其中，所述第一段和所述第二段的顶面与所述隔离部件的顶面共面。
9.一种制造半导体器件的方法，包括：
在衬底上方形成第一栅极结构和第二栅极结构；
在所述衬底上方生长第一外延部件和第二外延部件，其中，所述第一外延部件和所述第二外延部件位于所述第一栅极结构和所述第二栅极结构之间；
沉积覆盖所述第一外延部件和所述第二外延部件的介电层；
蚀刻所述介电层以在所述第一栅极结构和所述第二栅极结构之间形成开口，其中，所述开口暴露所述第一外延部件和所述第二外延部件；
在所述开口中形成金属部件，其中，所述金属部件与所述第一外延部件和所述第二外延部件电连接；
蚀刻所述金属部件以将所述金属部件分成与所述第一外延部件电连接的第一段和与所述第二外延部件电连接的第二段；以及
在所述第一段和所述第二段之间形成介电部件。
10.一种半导体器件，包括：
半导体衬底；
隔离结构，位于所述半导体衬底上方；
第一外延部件和第二外延部件，位于所述隔离结构上方；
第一接触结构，位于所述第一外延部件上方，并且与所述隔离结构的顶面接触；
第二接触结构，位于所述第二外延部件上方，并且与所述隔离结构的所述顶面接触；以及
介电层，介于所述第一接触结构和所述第二接触结构之间。
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