KR20220029302A - 후면 콘택 - Google Patents

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후안-치에 수
린-유 후앙
쿠안-룬 쳉
치-하오 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조물 및 그 형성 방법이 제공된다. 실시예에서, 반도체 구조물은 에피택셜 소스 피처 및 에피택셜 드레인 피처; 후면 유전체 층 위에 배치된 채널 부재들의 수직 스택 ― 채널 부재들의 수직 스택은 소정의 방향을 따라 에피택셜 소스 피처와 에피택셜 드레인 피처 사이에서 연장됨 ― ; 채널 부재들의 수직 스택 각각 주위를 랩핑하는 게이트 구조물; 및 후면 유전체 층에 배치되는 후면 소스 콘택을 포함한다. 후면 소스 콘택은 에피택셜 소스 피처에 인접한 상단 부분 및 에피택셜 소스 피처로부터 떨어진 하단 부분을 포함한다. 상단 부분 및 하단 부분은 방향을 따른 스텝(step) 폭 변경을 포함한다.

Description

후면 콘택{BACKSIDE CONTACT}
본 출원은 2020년 8월 31일자로 "Backside Contact"(대리인 도켓 넘버 2020-3567/24061.4309PV01)라는 제목으로 출원된 미국 가특허 출원 제63/072,476에 대한 우선권을 주장하며, 그 전체 내용은 참조로서 본 명세서에 통합된다.
반도체 집적 회로(IC, integrated circuit) 산업은 기하급수적인 성장을 경험하였다. IC 재료들 및 디자인에 있어서의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 갖는 IC 세대를 생산해 냈다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가한 반면, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해 왔다. 이러한 스케일링 다운 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점들을 제공한다. 이러한 스케일링 다운은 또한 IC의 프로세싱 및 제조의 복잡성을 증가시켰다.
예를 들어, 집적 회로(IC) 기술들이 더 작은 기술 노드들로 발전함에 따라, 게이트 채널 커플링을 증가시키고, 오프(off)-상태 전류를 감소시키며, 단 채널 효과(SCE, short-channel effect)들을 감소시킴으로써 게이트 제어를 향상시키기 위해 다중 게이트 디바이스들이 도입되었다. 다중 게이트 디바이스는 일반적으로 채널 영역의 하나 초과의 측 위에 배치된 게이트 구조물 또는 그 일부를 갖는 디바이스를 지칭한다. 핀형 전계 효과 트랜지스터(FinFET, Fin-like field effect transistor) 및 다중 브리지 채널 (MBC, multi-bridge-channel) 트랜지스터는 고성능 및 저 누설 애플리케이션들을 위한 인기 있고 유망한 후보들이 된 다중 게이트 디바이스들의 예들이다. FinFET은 하나 초과의 측 상에 게이트에 의해 랩핑된 상승된(elevated) 채널을 가지고 있다(예를 들어, 게이트는 기판으로부터 연장되는 반도체 재료의 "핀"의 상단 및 측벽들을 랩핑한다). MBC 트랜지스터는 둘 이상의 측 상에서 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위에서 부분적으로 또는 완전히 연장될 수 있는 게이트 구조물을 갖는다. 그 게이트 구조물이 채널 영역들을 둘러싸고 있기 때문에, MBC 트랜지스터는 주변 게이트 트랜지스터(SGT, surrounding gate transistor) 또는 게이트 올 어라운드(GAA, gate-all-around) 트랜지스터로도 또한 지칭될 수 있다. MBC 트랜지스터의 채널 영역은 나노와이어들, 나노시트들, 다른 나노구조물들 및/또는 다른 적합한 구조물들로 형성될 수 있다. 채널 영역의 형상들은 또한 나노시트 트랜지스터 또는 나노와이어 트랜지스터와 같은 MBC 트랜지스터 대체 이름들을 부여했다.
집적 회로(IC, ntegrated circuit) 기술들이 더 작은 기술 노드들로 발전함에 따라, 일부 라우팅 구조들은 디바이스 구조들의 전면에서 디바이스 구조의 후면으로 이동되었다. 예를 들어, 후면 소스/드레인 콘택이 기판을 통해 소스/드레인 피처와 접촉하게 형성되고 전력 레일이 후면 소스/드레인 콘택과 접촉하도록 기판의 후면 상에 형성되는 후면 전력(BPR, backside power rail) 또는 슈퍼 전력 레일(SPR, super power rail)이 제안되었다. 후면 소스/드레인 콘택의 형성에 문제가 없는 것은 아니다. 포토리소그래피 마스크 오버레이가 완벽하지 않은 경우, 후면 소스 콘택이 게이트 구조물에 단락될 수 있다. 따라서 기존의 후면 소스 콘택 및 그 형성은 일반적으로 의도된 목적에 적합하지만, 모든 양상에서 만족스럽지는 않다.
본 개시물은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시물의 하나 이상의 양상에 따른 후면 콘택을 갖는 반도체 디바이스를 형성하기 위한 방법의 흐름도를 예시한다.
도 2a 내지 도 17a, 도 2b 내지 도 17b, 및 도 10c 내지 도 17c는 본 개시물의 하나 이상의 양상에 따른, 도 1의 방법에 따른 제조 프로세스 동안의 워크피스의 부분 단면도들을 예시한다.
도 18a, 도 18b 및 도 18c는 본 개시물의 하나 이상의 양상에 따른, 도 1의 방법을 사용하여 제조된 대안적인 반도체 구조물을 예시한다.
도 19 및 도 20은는 본 개시물의 하나 이상의 양상에 따른, 도 1의 방법을 사용하여 제조된 대안적인 반도체 구조물들을 예시한다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
"밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 설명될 때, 용어는 본 기술분야의 당업자에 의해 이해되는 바와 같이 제조 동안에 본질적으로 발생하는 변화들을 고려하여 합리적인 범위 내에 있는 숫자를 포함하는 것으로 의도된다. 예를 들어, 숫자 또는 수의 범위는 숫자와 연관된 특징을 가진 피처를 제조하는 것과 연관된 알려진 제조 공차에 기초하여, 설명된 숫자의 +/- 10 % 이내와 같은, 설명된 숫자를 포함한 합리적인 범위를 포함한다. 예를 들어, "약 5 nm"의 두께를 갖는 재료 층은 4.25 nm 내지 5.75 nm의 치수 범위를 포함할 수 있으며, 여기서 재료 층의 성막과 연관된 제조 공차는 본 기술분야의 당업자에 의해 +/- 15 % 인 것으로 알려져 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
본 개시물은 일반적으로 후면 콘택을 갖는 반도체 디바이스를 형성하는 방법들에 관한 것이고, 더욱 구체적으로는 다중 에칭 단계들을 사용하여 후면 콘택 개구를 형성하는 방법들에 관한 것이다.
통상적으로, 기판 상의 트랜지스터들의 소스/드레인 콘택들 및 게이트 콘택들은 트랜지스터들의 소스/드레인 피처들을 기판의 전면 위의 상호연결 구조물에 연결한다. IC 디바이스들의 크기가 축소됨에 따라, 소스 콘택들과 게이트 콘택들 사이의 근접성은 이러한 콘택들을 형성하기 위한 프로세스 윈도우들을 줄일 수 있고, 이들 간의 기생 커패시턴스를 증가시킬 수 있다. 후면 전력 레일(BPR) 구조물은 고급 기술 노드를 위한 전력 전달 네트워크(PDN, Power Delivery Network)에서 성능 향상을 위한 최신 솔루션입니다. BPR 구조물들의 구현은 콘택들의 혼잡을 완화할 수 있다. 일부 종래의 프로세스들에서, 후면 콘택 개구는 포토리소그래피 및 이방성 건식 에칭을 사용하여 형성된다. 이러한 기존 프로세스들에서, 오버레이가 완벽하지 않을 때, 이방성 건식 에칭은 인접한 게이트 구조물들을 손상시켜 게이트 구조물과 후면 콘택 사이에 전기적 단락을 일으킬 수 있다.
본 개시물은 소스/드레인 피처에 자체 정렬되는 후면 콘택을 형성하기 위한 프로세스들을 제공한다. 본 개시물의 프로세스들은 기판 내로 연장되는 소스/드레인 개구에서 더미 에피택셜 피처를 형성한다. 더미 에피택셜 피처는 에칭 선택도를 제공하기 위해 기판의 피처와 상이하다. 소스/드레인 피처들 및 게이트 구조물들의 형성 후, 기판은 뒤집힌다. 후면 콘택 개구는 제1 에칭 프로세스 및 제2 에칭 프로세스를 사용하여 형성된다. 제1 에칭 프로세스에서, 기판은 패터닝된 마스크 층을 통해 이방성 에칭 프로세스를 사용하여 에칭된다. 제1 에칭 프로세스는 기판을 관통하여 에칭하지만, 더미 에피택셜 피처를 관통하여 에칭하지 않는다. 더미 에피택셜 피처는 그 후 소스/드레인 피처를 노출시키기 위해 제2 에칭 프로세스에서 등방성으로 그리고 선택적으로 에칭된다. 제2 에칭 프로세스는 기판에 비해 더미 에피택셜 피처에 대해 선택적이기 때문에, 제2 에칭 프로세스는 자체 정렬되고 게이트 구조물을 손상시킬 가능성이 적다. 따라서, 본 개시물의 프로세스는 게이트-소스/드레인 단락을 감소시키고 수율을 향상시킬 수 있다.
이제, 본 개시물의 다양한 양상들이 도면들을 참조하여 더 상세하게 설명될 것이다. 그와 관련하여, 도 1은 본 개시물의 실시예들에 따른 반도체 디바이스를 형성하는 방법(100)을 예시하는 흐름도이다. 방법(100)은 단지 예이고, 방법(100)에 명시적으로 기재된 것으로 본 개시내용을 한정하려는 의도는 아니다. 추가 단계들은 방법(100) 이전에, 그 동안에, 그리고 그 후에 제공될 수 있으며, 설명된 몇몇 단계들은 방법의 추가 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 단순화를 위해 모든 단계들이 여기에 자세히 설명되지는 않는다. 방법(100)은 방법(100)의 실시예에 따른 상이한 제조 단계들에서 워크피스(200)의 단편적인 단면도들인 도 2a 내지 도 16a, 도 2b 내지 도 16b 및 도 10c 내지 도 16c와 함께 아래에서 설명된다. 워크피스(200)는 제조 프로세스들의 종료시 반도체 디바이스(200)로 제조될 것이기 때문에, 워크피스(200)는 문맥상 요구되는 바에 따라 반도체 디바이스(200)로 지칭될 수 있다. 본 개시내용 전체에 걸쳐, 유사한 참조 번호들은 달리 제외되지 않는 한 유사한 피처들을 나타낸다.
도 1, 도 2a 및 도 2b를 참조하면, 방법(100)은 워크피스(200)가 수신되는 블록(102)을 포함한다. 도 2a 및 도 2b에 도시된 바와 같이, 워크피스(200)는 기판(202) 및 기판(202) 상에 배치된 스택(204)을 포함한다. 일 실시예에서, 기판(202)은 실리콘(Si) 기판일 수 있다. 몇몇 다른 실시예들에서, 기판(202)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 III-V 반도체 재료와 같은 다른 반도체 재료들을 포함할 수 있다. 예시적인 III-V 반도체 재료들은 갈륨 비화물(GaAs), 인듐 인화물(InP), 갈륨 인화물(GaP), 갈륨 질화물(GaN), 갈륨 비화물 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 인화물(GaInP), 및 인듐 갈륨 비화물(InGaAs)을 포함할 수 있다. 스택(204)은 복수의 희생 층들(206)에 의해 인터리빙된 복수의 채널 층들(208)을 포함할 수 있다. 채널 층들(208) 및 희생 층들(206)은 상이한 반도체 조성들을 가질 수 있다. 일부 구현예들에서, 채널 층들(208)은 실리콘(Si)으로 형성되고, 희생 층들(206)은 실리콘 게르마늄(SiGe)으로 형성된다. 이러한 구현예들에서, 희생 층들(206)의 추가 게르마늄 함량은 채널 층들(208)에 대한 실질적인 손상 없이 희생 층들(206)의 선택적 제거 또는 리세스를 허용한다. 몇몇 실시예들에서, 희생 층들(206) 및 채널 층들(208)은 에피택셜 프로세스를 사용하여 성막될 수 있다. 스택(204)은 CVD 성막 기법들(예를 들어, 기상 에피택시(VPE, Vapor-Phase Epitaxy) 및/또는 초고진공 CVD(UHV-CVD, Ultra-High Vacuum CVD)), 분자 빔 에피택시, 및/또는 다른 적합한 프로세스들을 사용하여 에피택셜하게 성막될 수 있다. 희생 층들(206) 및 채널 층들(208)은 스택(204)을 형성하기 위하여 하나씩 차례로 성막된다. 희생 층들(206)의 3 개의 층들 및 채널 층들(208)의 3 개의 층들은 도 2a에 예시된 바와 같이 교대로 수직으로 배열되며, 이는 단지 예시를 위한 것이고 청구 범위에 구체적으로 언급된 것 이상으로 제한하려는 의도는 아니다. 층들의 수는 반도체 디바이스(200)를 위한 채널 부재들의 원하는 수에 따라 달라진다. 몇몇 실시예들에서, 채널 층들(208)의 수는 약 2 내지 약 10 이다.
후속 패터닝 프로세스를 준비하기 위해, 하드 마스크 층(210)이 스택(204) 위에 성막된다. 하드 마스크 층(210)은 핀 형상 구조물(212)(도 3b에 도시됨)을 형성하기 위해 스택(204) 및 심지어 기판(202)의 일부를 패터닝하기 한 에칭 마스크 역할을 한다. 몇몇 실시예들에서, 하드 마스크 층(210)은 CVD, 플라즈마 강화 CVD(PECVD, plasma-enhanced CVD), 원자 층 증착(ALD, atomic layer deposition), 플라즈마 강화 ALD(PEALD, plasma-enhanced ALD), 또는 적합한 성막 방법을 사용하여 성막될 수 있다. 하드 마스크 층(210)은 단일층 또는 다중층일 수 있다. 하드 마스크 층(210)이 다층인 경우, 제1 층 및 제1 층 위에 배치된 제2 층을 포함할 수 있다. 일 실시예에서, 제1 층은 패드 산화물일 수 있고, 제2 층은 패드 질화물 층일 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 방법(100)은 핀 형상 구조물(212)이 형성되는 블록(104)을 포함한다. 몇몇 실시예들에서, 블록(104)에서 스택(204) 및 기판(202)의 일부는 핀 형상 구조물(212)을 형성하도록 패터닝된다. 도 3a 및 3b에 도시된 바와 같이, 핀 형상 구조물들(212) 각각은 기판(202)의 일부로 형성된 베이스 부분(212B) 및 스택(204)으로 형성된 상단 부분(212T)을 포함한다. 상단 부분(212T)은 베이스 부분(212B) 위에 배치된다. 핀 형상 구조물들(212)는 X 방향을 따라 길이 방향으로 연장되고, 기판(202)으로부터 Z 방향을 따라 수직으로 연장된다. 핀 형성 구조물(212)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 적합한 프로세스들을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 재료 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 재료 층과 함께 형성된다. 재료 층이 그 후 제거되고, 나머지 스페이서들 또는 맨드릴들이 하드 마스크 층(210)을 패터닝하는 데 사용될 수 있고, 패터닝된 하드 마스크 층(210)이 스택(204) 및 기판(202)을 에칭함으로써 핀 형상 구조물들(212)을 패터닝하는 데 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE, reactive ion etching) 및/또는 다른 적합한 프로세스들을 포함할 수 있다. 도면들에 명시적으로 도시되지는 않았지만, 반도체 라이너가 핀 형상 구조물(212) 위에 형성될 수 있다. 반도체 라이너는 실리콘(Si) 또는 실리콘 풍부 실리콘 게르마늄(SiGe)을 포함할 수 있다. 몇몇 구현예들에서, 반도체 라이너는 ALD, PEALD, VPE, MBE 또는 적합한 방법을 사용하여 성막될 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 방법(100)은 격리 피처(214)가 형성되는 블록(106)을 포함한다. 핀 형상 구조물들(212)이 형성된 후, 도 3b에 도시된 격리 피처(214)는 이웃하는 핀 형상 구조물들(212) 사이에 형성된다. 격리 피처(214)는 또한 쉘로우 트렌치 격리(STI, shallow trench isolation) 피처(214)로도 지칭될 수 있다. 예시적인 프로세스에서, 격리 피처(214)를 위한 유전체 재료가 먼저 핀 형상 구조물(212) 위에 성막되어, 핀 형상 구조물들(212) 사이의 트렌치들을 유전체 재료로 채운다. 몇몇 실시예들에서, 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass), 로우-k 유전체, 이들의 조합들, 및/또는 다른 적합한 재료들을 포함할 수 있다. 다양한 예들에서, 유전체 재료는 CVD 프로세스, 대기압 이하 CVD(SACVD, subatmospheric CVD) 프로세스, 유동성 CVD(FCVD, flowable CVD) 프로세스, ALD 프로세스, 스핀-온 코팅 및/또는 다른 적합한 프로세스에 의해 성막될 수 있다. 성막된 유전체 재료는 그 후 예를 들어 화학적 기계적 연마(CMP, chemical mechanical polishing) 프로세스에 의해 씨닝되고 평탄화된다. 평탄화된 유전체 재료는 건식 에칭 프로세스, 습식 에칭 프로세스 및/또는 이들의 조합에 의해 추가로 리세싱되거나 에치백되어 격리 피처(214)를 형성한다. 도 3b에 도시된 바와 같이, 핀 형상 구조물들(212)의 상단 부분들(212T)은 격리 피처(214) 위로 상승하는 반면, 베이스 부분들(212B)은 격리 피처(214)에 의해 둘러싸여 있다. 도 3a의 단면이 핀 형상 구조물(212)를 통해 절단되었기 때문에, 격리 피처(214)는 도 3a에 도시되지 않는다는 점에 유의한다.
도 1, 도 4a, 도 4b, 도 5a 및 도 5b를 참조하면, 방법(100)은 클래딩 층(216) 및 유전체 핀(220)이 형성되는 블록(108)을 포함한다. 몇몇 실시예들에서, 클래딩 층(216)은 희생 층들(206)의 조성과 유사한 조성을 가질 수 있다. 예를 들어, 클래딩 층(216)은 실리콘 게르마늄(SiGe)로 형성될 수 있다. 이러한 공통 조성은 후속 프로세스에서 희생 층들(206) 및 클래딩 층(216)의 선택적인 제거를 허용한다. 몇몇 실시예들에서, 클래딩 층(216)은 기상 에피택시(VPE, vapor phase epitaxy) 또는 분자 빔 에피택시(MBE, molecular beam epitaxy)를 사용하여 컨포멀하게 그리고 에피택셜하게 성장될 수 있다. 클래딩 층(216)의 성막 프로세스는 클래딩 층(216)이 비정질이고 핀 형상 구조물들(212) 및 격리 피처(214)의 표면들을 포함하는 워크피스(200)의 표면들 상에 컨포멀하게 성막되도록 선택된다. 몇몇 예시들에서, 클래딩 층(216)은 약 5 nm 내지 약 10 nm의 두께를 가질 수 있다. 클래딩 층(216)이 워크피스(200) 위에 성막된 후, 워크피스(200)는 상단-대면 표면들 상의 클래딩 층(216)이 제거될 때까지 클래딩 층(216)을 리세싱하기 위해 에치백 프로세스를 겪는다. 즉, 에치백 프로세스 후, 격리 피처(214) 및 하드 마스크 층(210)의 상부면들이 노출될 수 있다.
여전히 도 4a 및 도 4b를 참조하면, 블록(108)은 또한 유전체 핀(220)을 형성한다. 몇몇 실시예들에서, 유전체 핀들(220)은 클래딩 층(216)이 형성된 후에 트렌치들에 형성될 수 있다. 도시된 실시예들에서, 유전체 핀들(220) 각각은 다중 층들을 포함한다. 예시적인 프로세스에서, 라이너(222)는 클래딩 층(216) 및 핀 형상 구조물을(212)를 포함하여 워크피스(200) 위에 컨포멀하게 성막된다. 라이너(222)는 PECVD, ALD 또는 적합한 방법을 사용하여 성막될 수 있다. 필러 층(224)은 CVD, SACVD, FCVD, ALD, 스핀-온 코팅 및/또는 다른 적합한 프로세스를 사용하여 워크피스(200) 상의 라이너(222) 위에 성막된다. 라이너(222)는 실리콘, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 옥시카보나이트라이드, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 필러 층(224)은 실리콘 산화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드, 또는 적합한 유전체 재료를 포함할 수 있다. 라이너(222) 및 필러 층(224)의 성막 후, 클래딩 층(216) 위의 라이너(222) 및 필러 층(224)이 제거될 때까지, 화학 기계적 연마(CMP, chemical Mechanical Polishing) 프로세스와 같은 평탄화 프로세스를 사용하여 워크피스(200)가 평탄화된다. 평탄화 후, 필러 층(224) 및 라이너(222)의 일부가 선택적으로 그리고 부분적으로 리세싱되고, 헬멧 층(226)이 워크피스(200) 위에 성막된다. 헬멧 층(222)은 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 옥시카보나이트라이드, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 워크피스(200)는 그 후 클래딩 층(216)상의 초과 헬멧 층(226)을 제거하기 위해 CMP 프로세스를 사용하여 다시 평탄화된다. 이때 유전체 핀들(220)이 실질적으로 형성된다. 유전체 핀들(220) 각각은 필러 층(224) 및 라이너(222) 위에 배치된 헬멧 층(226)을 포함한다. 일 실시예에서, 라이너(222)는 실리콘 질화물 또는 실리콘 탄질화물을 포함하고, 필러 층(224)은 실리콘 산화물을 포함하고, 헬멧 층(226)은 실리콘 탄질화물, 실리콘 질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 또는 하프늄 산화물을 포함한다.
도 5a 및 도 5b를 참조하면, 유전체 핀들(220)의 형성 후, 워크피스(200)는 이방성으로 에칭되어 클래딩 층(216) 및 하드 마스크 층(210)의 일부를 선택적으로 제거하여, 헬멧 층(226)을 실질적으로 손상시키지 않고 최상부 채널 층들(208)을 노출시킨다. 이방성 에칭 프로세스는 단일 단계 에칭 프로세스 또는 다단계 에칭 프로세스를 포함할 수 있다. 이방성 에칭 프로세스가 단일 단계인 경우, 이것은 반도체 재료들(예를 들어, 실리콘 및 실리콘 게르마늄) 및 실리콘 질화물에 대해 선택적이다. 이방성 에칭 프로세스가 다단계인 경우, 제1 단계는 반도체 재료들(예를 들어, 실리콘 및 실리콘 게르마늄)에 대해 선택적일 수 있고, 제2 단계는 실리콘 질화물에 대해 선택적일 수 있다. 몇몇 구현예들에서, 이방성 에칭 프로세스는 수소, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적합한 가스들 및/또는 플라즈마, 및/또는 이들의 조합들을 포함할 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 방법(100)은 더미 게이트 스택(230)이 핀 형상 구조물(212)의 채널 영역(212C) 위에 형성되는 블록(110)을 포함한다. 몇몇 실시예들에서, 더미 게이트 스택(230)이 기능적 게이트 구조물을 위한 플레이스홀더로서 작용하는 게이트 교체 프로세스(또는 게이트-라스트 프로세스)가 채택된다. 다른 프로세스들 및 구성이 가능하다. 명시적으로 도시되지는 않았지만, 더미 게이트 스택(230)은 더미 유전체 층 및 더미 유전체 층 위에 배치된 더미 전극을 포함할 수 있다. 더미 게이트 스택(230) 아래에 놓인 핀 형상 구조물들(212)의 영역들은 채널 영역들(212C)로 지칭될 수 있다. 핀 형상 구조물(212)의 채널 영역들 각각은 소스 영역(212S)과 드레인 영역(212D) 사이에 샌드위칭된다. 예시적인 프로세스에서, 더미 유전체 층은 CVD에 의해 워크피스(200) 위에 블랭킷 성막된다. 그 후 더미 전극을 위한 재료 층이 더미 유전체 층 위에 블랭킷 성막된다. 더미 유전체 층 및 더미 전극을 위한 재료 층은 그 후 더미 게이트 스택(230)을 형성하기 위해 포토리소그래피 프로세스들을 사용하여 패터닝된다. 몇몇 실시예들에서, 더미 유전체 층은 실리콘 산화물을 포함할 수 있고, 더미 전극은 다결정 실리콘(폴리실리콘)을 포함할 수 있다.
더미 게이트 스택들(230)이 형성된 후, 블록(110)은 또한 더미 게이트 스택들(230)의 측벽들을 따라 적어도 하나의 게이트 스페이서(232)를 형성하는 동작을 포함한다. 적어도 하나의 게이트 스페이서(232)는 둘 이상의 게이트 스페이서 층들을 포함할 수 있다. 적어도 하나의 게이트 스페이서(232)를 위한 유전체 재료들은 적어도 하나의 게이트 스페이서(232)를 실질적으로 손상시키지 않고 더미 게이트 스택(230)의 선택적인 제거를 허용하도록 선택될 수 있다. 적합한 유전체 재료들은 실리콘 질화물, 실리콘 옥시카보나이트라이드, 실리콘 탄질화물, 실리콘 산화물, 실리콘 산탄화물, 실리콘 탄화물, 실리콘 산질화물, 및/또는 이들의 조합들을 포함할 수 있다. 예시적인 프로세스에서, 적어도 하나의 게이트 스페이서(232)는 CVD, 대기압 이하 CVD(SACVD), 또는 ALD를 사용하여 워크피스(200) 위에 컨포멀하게 성막될 수 있다. 일 실시예에서, 적어도 하나의 게이트 스페이서(232)는 2개의 게이트 스페이서들을 포함하는데, 이들 중 하나는 실리콘 질화물로 형성되고 다른 하나는 실리콘 탄질화물로 형성된다. 다른 조합도 충분히 구상된다. 몇몇 실시예들에서, 적어도 하나의 게이트 스페이서(232)의 성막 후에, 적어도 하나의 게이트 스페이서(232)는 소스 영역(212S) 및 드레인 영역(212D)에서 핀 형상 구조물들(212)의 상부면들을 노출시키기 위해 에칭 백된다.
도 1, 도 6a 및 도 6b를 참조하면, 방법(100)은 핀 형상 구조물들(212)의 소스 영역들(212S) 및 드레인 영역들(212D)이 소스 개구들(235S) 및 드레인 개구들(235D)을 형성하도록 리세싱되는 블록(112)을 포함한다. 도 6a는 핀 형상 구조물(212)의 측면에서 볼 때 핀 형상 구조물(212)의 부분 단면도를 예시한다. 도 6b는 핀 형상 구조물(212)의 길이 방향(X 방향)을 따라 드레인 영역(212D)에서 핀 형상 구조물(212)의 부분 단면도를 예시한다. 더미 게이트 스택(230) 및 적어도 하나의 게이트 스페이서(232)가 에칭 마스크 역할을 함으로써, 워크피스(200)는 소스 영역(212S) 및 드레인 영역(212D)에서 이방성으로 에칭되어 소스 개구(235S) 및 드레인 개구(235D)를 형성한다. 도 6a 및 도 6b에 도시된 바와 같이, 소스 개구(235S) 및 드레인 개구(235D)는 채널 층들(208) 및 희생 층들(206)을 통해 연장될 뿐만 아니라 기판(202)의 일부를 통해 연장된다. 블록(112)에서의 동작들은 소스 영역들(212S) 및 드레인 영역들(212D)에서 핀 형상 구조물들(212)의 상단 부분들(212T)을 실질적으로 제거할 수 있다. 블록(112)에서의 이방성 에칭은 건식 에칭 프로세스 또는 습식 에칭 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 산소 함유 가스, 수소, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스들 및/또는 플라즈마, 및/또는 이들의 조합들을 구현할 수 있다. 도 6a 및 도 6b에 도시된 바와 같이, 블록(120)에서의 건식 에칭 프로세스는 헬멧 층(226) 및 라이너(222)를 더 느린 레이트로 에칭하고 이들을 실질적으로 에칭되지 않은 상태로 둘 수 있다. 복수의 채널 층들(208), 복수의 희생 층들(206), 및 클래딩 층(216)의 측벽들은 소스 개구(235S) 및 드레인 개구(235D)에서 노출된다.
도 1, 도 7a 및 도 7b를 참조하면, 방법(100)은 내부 스페이서 피처들(236)이 형성되는 블록(114)을 포함한다. 도 7a를 참조하면, 블록(114_에서, 소스 개구들(235S) 및 드레인 개구들(235D)에서 노출된 희생 층들(206)은 먼저 내부 스페이서 리세스들을 형성하기 위해 선택적으로 그리고 부분적으로 리세싱되는 반면, 노출된 채널 층들(208)은 실질적으로 에칭되지 않는다. 클래딩 층(216) 및 희생 층들(206)이 유사한 조성을 공유하기 때문에, 클래딩 층은(216)도 마찬가지로 블록(114)에서 에칭될 수 있다. 채널 층들(208)이 본질적으로 실리콘(Si)으로 구성되고, 희생 층들(206)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되고, 클래딩 층(216)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되는 실시예에서, 희생 층들(206) 및 클래딩 층(216)의 선택적 및 부분적 리세스는 SiGe 산화 프로세스에 이어 SiGe 산화물 제거를 포함할 수 있다. 그 실시예들에서, SiGe 산화 프로세스는 오존의 사용을 포함할 수 있다. 몇몇 다른 실시예들에서, 선택적 리세스는 선택적 등방성 에칭 프로세스(예를 들어, 선택적 건식 에칭 프로세스 또는 선택적 습식 에칭 프로세스)를 포함할 수 있으며, 희생 층들(206) 및 클래딩 층(216)이 리세스되는 정도는 에칭 프로세스의 지속기간에 의해 제어된다. 선택적 건식 에칭 프로세스는 불소 가스 또는 하이드로플루오로카본과 같은 하나 이상의 불소 기반 에천트의 사용을 포함할 수 있다. 선택적 습식 에칭 프로세스는 APM 에칭(예를 들어, 암모니아 수산화물-과산화수소-물 혼합물)을 포함할 수 있다. 내부 스페이서 리세스들의 형성 후에, 내부 스페이서 재료 층은 그 후 클래딩 층(216)의 제거된 부분에 의해 남겨진 공간 및 내부 스페이서 리세스들 위 및 내부를 포함하는 워크피스(200) 위에 CVD 또는 ALD를 사용하여 컨포멀하게 성막된다. 내부 스페이서 재료는 실리콘 질화물, 실리콘 옥시카보나이트라이드, 실리콘 탄질화물, 실리콘 산화물, 실리콘 산탄화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 내부 스페이서 재료 층의 성막 후에, 내부 스페이서 재료 층은 도 7a에 예시된 바와 같이 내부 스페이서 피처들(236)을 형성하기 위해 에칭백된다.
도 1, 도 8a 및 도 8b를 참조하면, 방법(100)은 더미 에피택셜 피처(238), 제1 에피택셜 층(240) 및 제2 에피택셜 층(242)이 성막되어 소스 피처(242S) 및 드레인 피처(242D)를 형성하는 블록(116)을 포함한다. 몇몇 실시예들에서, 더미 에피택셜 피처(238)는 실리콘 게르마늄(SiGe) 또는 기판(202)을 형성하는 반도체 재료와 상이한 반도체 재료를 포함할 수 있다. 몇몇 예시들에서, 더미 에피택셜 피처(238)는 인(P) 또는 비소(As)와 같은 n-타입 도펀트, 또는 붕소(B) 또는 갈륨(Ga)과 같은 p-타입 도펀트로 도핑될 수 있다. 이러한 조성 차이는 후면 콘택 개구의 자체 정렬된 형성을 위한 후속 동작에서 에칭 선택성을 제공한다. 제1 에피택셜 층(240) 및 제2 에피택셜 층(242)은 모두 도핑된 반도체 재료로 형성되고, 이들의 조성들은 원하는 MBC 트랜지스터의 도전성 타입에 좌우된다. n-타입 MBC 트랜지스터가 필요한 경우, 제1 에피택셜 층(240) 및 제2 에피택셜 층(242)은 모두 인(P) 또는 비소(As)와 같은 n-타입 도펀트로 도핑된 실리콘(Si)을 포함할 수 있다. p-타입 MBC 트랜지스터가 요구되는 경우, 제1 에피택셜 층(240) 및 제2 에피택셜 층(242)은 모두 붕소(B) 또는 갈륨(Ga)과 같은 p-타입 도펀트로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 몇몇 실시예들에서, 제1 에피택셜 층(240) 및 제2 에피택셜 층(242)은 모두 동일한 반도체 재료 및 동일한 도펀트 종을 공유할 수 있으며, 이들은 상이한 도핑 농도를 갖는다. 예를 들어, n-타입 MBC 트랜지스터가 필요한 경우, 제1 에피택셜 층(240)은 5x1020atoms/cm3 내지 약 1x1021atoms/cm3의 인(P) 도핑 농도를 가질 수 있고, 제2 에피택셜 층(242)은 1x1021atoms/cm3 내지 약 5x1021atoms/cm3의 인(P) 도핑 농도를 가질 수 있다. p-타입 MBC 트랜지스터가 필요한 경우, 제1 에피택셜 층(240)은 3x1020atoms/cm3 내지 약 8x1020atoms/cm3의 붕소(B) 도핑 농도를 가질 수 있고, 제2 에피택셜 층(242)은 8x1020atoms/cm3 내지 약 4x1021atoms/cm3의 붕소(B) 도핑 농도를 가질 수 있다.
몇몇 대안적인 실시예들에서, 제1 에피택셜 층(240) 및 제2 에피택셜 층(242)은 동일한 도전성 타입의 상이한 도펀트들을 포함할 수 있다. 예를 들어, n-타입 MBC 트랜지스터가 필요한 경우, 제1 에피택셜 층(240)은 비소(As)로 도핑될 수 있고 제 2 에피택셜 층(242)은 인(P)으로 도핑될 수 있다. p-타입 MBC 트랜지스터가 필요한 경우, 제1 에피택셜 층(240)은 갈륨(Ga)으로 도핑될 수 있고 제 2 에피택셜 층(242)은 붕소(B)로 도핑될 수 있다.
블록(114)에서, 더미 에피택셜 피쳐(238)가 먼저 성막된다. 제1 에피택셜 층(240)은 그 후 더미 에피택셜 피처(238) 위에 성막된다. 그 후, 제2 에피택셜 층(242)은 제1 에피택셜 층(240) 위에 성막된다. 더미 에피택셜 피처(238), 제1 에피택셜 층(240) 및 제2 에피택셜 층(242) 각각은 분자 빔 에피택시(MBE, molecular beam epitaxy), 기상 에피택시(VPE, vapor-phase epitaxy), 초고진공 CVD(UHV-CVD, ultra-high vacuum CVD) 및/또는 다른 적합한 에피택셜 성장 프로세스를 사용하여 에피택셜하게 성막될 수 있다. 예시적인 프로세스에서, 실리콘 게르마늄은 노출된 기판(202) 위의 소스 개구(235S) 및 드레인 개구(235D)에 에피택셜하게 성막된다. 몇몇 구현예들에서, 채널 층(208)의 표면들로부터 더미 에피택셜 피처(238)를 제거하기 위하여, 더미 에피택셜 피처(238)를 리세싱하기 위해 에치 백이 수행될 수 있다. 제1 에피택셜 층(240)은 그 후 소스 개구(235S) 및 드레인 개구(235D)에서 더미 에피택셜 피처(238) 위에 성막된다. 유사하게, 채널 층(208)의 표면들로부터 제1 에피택셜 층(240)을 제거하기 위하여, 몇몇 실시예들에서, 채널 층들(208)의 측벽들을 노출시키기 위해 성막된 제1 에피택셜 층(240)에 에치 백 프로세스가 수행될 수 있다. 제1 에피택셜 층(240)의 성막 후에, 제2 에피택셜 층(242)은 제1 에피택셜 층(240)뿐만 아니라 채널 층들(208)의 측벽들 상에 선택적으로 성막된다. 몇몇 구현예들에서, 더미 에피택셜 피처(238)의 에치 백 후에 또는 제1 에피택셜 층(240)의 에치 백 후에 사전 세정 프로세스가 수행되어 다음 에피택셜 층에 대한 산화물 없는 그리고 잔해가 없는 표면을 제공할 수 있다. 사전 세정 프로세스는 RCA SC-1(암모늄 수산화물, 과산화수소 및 물의 혼합물) 및/또는 RCA SC-2(염산, 과산화수소 및 물의 혼합물)의 사용을 포함할 수 있다. 소스 개구(235S)에 성막된 제2 에피택셜 층(242)은 소스 피처(242S)로 지칭될 수 있고, 드레인 개구(235D)에 성막된 제2 에피택셜 층(242)은 드레인 피처(242D)로 지칭될 수 있다. 도시된 실시예에서 그리고 하나의 MBC 트랜지스터와 관련하여, 소스 피처(242S) 및 소스 피처(242S)는 구성 면에서 실질적으로 동일하다는 점에 유의한다. 그들은 그들의 위치들(즉, 소스 개구(235S)에 또는 드레인 개구(235D)에)로 인해 다르게 지칭된다.
도 8a 및 도 8b에 도시된 바와 같이, 더미 에피택셜 피처(238)는 베이스 부분(212B)에 배치되고, 격리 피처(214)의 상부면 위로 상승한다. 제2 에피택셜 층(242)(소스 피처(242S) 및 드레인 피처(242D)를 포함함)은 실질적으로 격리 피처(214)의 상부면 위에 배치된다. 도 8a에 도시된 바와 같이, 제2 에피택셜 층(242)은 채널 층들(208) 및 내부 스페이서 피처들(236)의 측벽들과 접촉한다. 제1 에피택셜 층(240)은 더미 에피택셜 피처(238)와 제2 에피택셜 층(242) 사이에 배치된다. 제1 에피택셜 층(240)은 따라서 격리 피처(214)의 상부면의 레벨 주위에 배치된다. 제2 에피택셜 층(242)은 또한 인접한 유전체 핀들(220)과 접촉하는 반면, 제1 에피택셜 층(240) 및 더미 에피택셜 피처(238)는 유전체 핀들(220)로부터 이격된다.
도 1, 도 8a 및 도 8b를 참조하면, 방법(100)은 콘택 에칭 스탑 층(CESL)(246) 및 층간 유전체(ILD) 층(248)이 성막되는 블록(118)을 포함한다. 예시적인 프로세스에서, CESL(246)은 먼저 워크피스(200) 상에 컨포멀하게 성막되고, 그 후 ILD 층(248)이 CESL(246) 위에 블랭킷 성막된다. CESL(246)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 및/또는 본 기술분야에 알려진 다른 재료들을 포함할 수 있다. CESL(246)은 ALD, 플라즈마 강화 화학 기상 증착(PECVD) 프로세스 및/또는 다른 적합한 성막 또는 산화 프로세스들을 사용하여 성막될 수 있다. 몇몇 실시예들에서, ILD 층(248)은 테트라에틸오르토실리케이트(TEOS, tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예컨대 보로포스포실리케이트 유리(BPSG, borophosphosilicate glass), 용융 실리카 유리(FSG, fused silica glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 붕소 도핑된 실리콘 유리(BSG, boron doped silicon glass) 및/또는 기타 적절한 유전체 재료를 포함한다. ILD 층(248)은 스핀-온 코팅, FCVD 프로세스, 또는 다른 적합한 성막 기법에 의해 성막될 수 있다. 몇몇 실시예들에서, ILD 층(248)의 형성 후에, 워크피스(200)는 ILD 층(248)의 무결성을 향상시키기 위해 어닐링될 수 있다. 여분의 재료들을 제거하기 위해 그리고 더미 게이트 스택들(230)의 상부면들을 노출시키기 위해, 평탄화 프로세스(예컨대, 화학 기계적 연마(CMP) 프로세스)가 평면 상부면을 제공하기 위해 워크피스(200)에 수행될 수 있다. 더미 게이트 스택(230)의 상부면들은 평면 상부면 상에 노출된다.
도 1, 도 9a 및 도 9b를 참조하면, 방법(100)은 더미 게이트 스택(230)이 제거되고 채널 부재들(2080)이 릴리즈되는 블록(120)을 포함한다. 블록(118)에서 더미 게이트 스택(230)이 평탄화에 의해 노출된 후, 더미 게이트 스택(230)은 선택적 에칭 프로세스에 의해 워크피스(200)로부터 제거된다. 선택적 에칭 프로세스는 선택적 습식 에칭 프로세스, 선택적 건식 에칭 프로세스, 또는 이들의 조합일 수 있다. 도시된 실시예들에서, 선택적 에칭 프로세스는 더미 게이트 스택(230)에서 더미 유전체 층 및 더미 전극을 선택적으로 제거한다. 더미 게이트 스택(230)의 제거는 채널 영역(212C) 위에 게이트 트렌치(249)를 초래한다. 더미 게이트 스택(230)의 제거 후에, 채널 영역(212C)의 채널 층들(208), 희생 층들(206) 및 클래딩 층(216)(도 9a에 명시적으로 도시되지 않음)이 게이트 트렌치(249)에서 노출된다. 유사한 구성으로 인해, 채널 층들(208)과 클래딩 층(216) 사이의 노출된 희생 층들(206)은 선택적으로 제거되어 채널 층(208)을 해제하여 도 9a에 도시된 채널 부재들(2080)을 형성할 수 있다. 채널 부재들(2080)은 Z 방향을 따라 수직으로 적층된다. 희생 층들(206) 및 클래딩 층(216)의 선택적 제거는 선택적 건식 에칭, 선택적 습식 에칭, 또는 다른 선택적 에칭 프로세스들에 의해 구현될 수 있다. 몇몇 실시예들에서, 선택적 습식 에칭은 APM 에칭(예를 들어, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 몇몇 대안적인 실시예들에서, 선택적 제거는 실리콘 게르마늄 산화에 이어 실리콘 게르마늄 산화물 제거를 포함한다. 예를 들어, 산화가 오존 세정에 의해 제공될 수 있고, 그 후 NH4OH와 같은 에천트에 의해 실리콘 게르마늄 산화물이 제거된다. 채널 영역에서 희생 층들(206) 및 클래딩 층(216)이 제거됨에 따라, 라이너(222), 채널 부재들(2080), 베이스 부분(212B)의 상부면, 및 격리 피처(214)가 게이트 트렌치(249)에서 노출된다.
도 1, 도 10a, 도 10b 및 도 10c를 참조하면, 방법(100)은 게이트 구조물(250)이 채널 부재들(2080) 각각 주위를 랩핑하도록 형성되는 블록(122)을 포함한다. 게이트 구조물(250)은 계면 층, 계면 층 위의 게이트 유전체 층, 및 게이트 유전층 위의 게이트 전극 층을 포함할 수 있다. 몇몇 실시예들에서, 계면 층은 실리콘 산화물을 포함할 수 있고, 사전 세정 프로세스의 결과로 형성될 수 있다. 예시적인 사전 세정 프로세스는 RCA SC-1(암모니아, 과산화수소 및 물) 및/또는 RCA SC-2(염산, 과산화수소 및 물)의 사용을 포함할 수 있다. 사전 세정 프로세스는 채널 부재들(2080) 및 기판(202)의 노출된 표면들을 산화시켜 계면 층을 형성한다. 게이트 유전체 층은 그 후 ALD, CVD 및/또는 다른 적합한 방법들을 사용하여 계면 층 위에 성막된다. 게이트 유전체 층은 하이-k 유전체 재료들을 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 하이-k 유전체 재료들은 예를 들어 열 실리콘 산화물의 유전 상수보다 큰(~ 3.9) 고 유전 상수를 갖는 유전체 재료들을 포함한다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물을 포함할 수 있다. 대안적으로, 게이트 유전체 층은 다른 하이-k 유전체들, 예컨대 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈룸 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 이들의 조합들, 또는 다른 적합한 재료를 포함할 수 있다. 게이트 유전체 층의 형성 또는 증착 후에, 게이트 전극 층이 게이트 유전체 층 위에 성막된다. 게이트 전극 층은 적어도 하나의 일 함수 층 및 금속 충전 층을 포함하는 다층 구조물일 수 있다. 예를 들어, 적어도 하나의 일 함수 층은 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 질화물(TaN), 탄탈룸 알루미늄(TaAl), 탄탈룸 알루미늄 질화물(TaAlN), 탄탈룸 알루미늄 탄화물(TaAlC), 탄탈룸 카보니트라이드(TaCN), 또는 탄탈룸 탄화물(TaC)을 포함할 수 있다. 금속 충전 층은 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈룸 실리콘 질화물(TaSiN), 구리(Cu), 기타 내화성 금속들, 또는 기타 적합한 금속 재료들, 또는 이들의 조합을 포함할 수 있다. 다양한 실시예들에서, 게이트 전극 층은 ALD, PVD, CVD, e-빔 증발 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 다양한 실시예들에서, CMP 프로세스와 같은 평탄화 프로세스는 게이트 구조물들의 실질적으로 평면인 상부면을 제공하기 위해 과도한 재료를 제거하기 위해 수행될 수 있다. 도 11a를 참조하면, 게이트 구조물(250)은 채널 부재들(2080) 각각 주위를 랩핑한다.
몇몇 실시예들에서, 워크피스(200)가 뒤집어져 후면 콘택들 및 상호연결 구조물들을 형성하기 전에, 전면 콘택들 및 상호연결 구조물들이 형성된다. 도 18a, 도 18b 및 도 18c에 예시된 몇몇 실시예들에서, 전면 드레인 콘택(280)은 드레인 피처(242D)와 접촉하게 되도록 ILD 층(248) 및 CESL(246)을 통해 형성될 수 있다. 전면 드레인 콘택(280)은 드레인 실리사이드 피처(282) 및 드레인 플러그(284)를 포함한다. 예시적인 프로세스에서, 전면 드레인 콘택 개구가 ILD 층(248) 및 CESL(246)을 통해 형성되어 드레인 피처(242D)를 노출시킨다. 드레인 실리사이드 피처(282)를 형성하기 위해, 드레인 피처(242D)의 노출된 표면 위에 금속 층이 성막되고, 금속 층과 드레인 피처(242D) 사이에 실리사이드화 반응을 일으키기 위해 어닐링 프로세스가 수행된다. 적합한 금속 층은 티타늄(Ti), 탄탈룸(Ta), 니켈(Ni), 코발트(Co) 또는 텅스텐(W)을 포함할 수 있다. 드레인 실리사이드 피처(282)는 티타늄 실리사이드(TiSi), 티타늄 실리콘 질화물(TiSiN), 탄탈룸 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다. 명시적으로 도시되지는 않았지만, 드레인 실리사이드 피처(282)를 형성하지 않는 초과 금속 층은 제거될 수 있다. 드레인 실리사이드 피처(282)의 형성 후에, 금속 충전 층이 드레인 플러그(284)를 형성하기 위해 전면 드레인 콘택 개구에 성막될 수 있다. 금속 충전 층은 알루미늄(Al), 로듐(Rh), 루테늄(Ru), 구리(Cu), 이리듐(Ir), 또는 텅스텐(W)을 포함할 수 있다. CMP 프로세스와 같은 평탄화 프로세스는 과도한 재료들을 제거하고 평면 상부면을 제공하기 위해 뒤따를 수 있다. 전면 드레인 콘택(280)은 드레인 피처(242D)에 전기적으로 커플링된다.
명시적으로 도시되지는 않았지만, 워크피스(200)가 뒤집히기 전에 전면 상호연결 구조물이 워크피스(200) 위에 형성될 수 있다. 전면 상호연결 구조물은 복수의 금속 간 유전체(IMD) 층들 및 각각의 IMD 층들의 복수의 금속 라인들 또는 콘택 비아들을 포함할 수 있다. 몇몇 예시들에서, IMD 층들 및 ILD 층(248)은 유사한 조성을 공유할 수 있다. 각각의 IMD 층의 금속 라인들 및 콘택 비아들은 알루미늄(Al), 텅스텐(W), 루테늄(Ru), 또는 구리(Cu)와 같은 금속으로 형성될 수 있다. 몇몇 실시예들에서, 금속 라인들 및 콘택 비아들은 IMD 층들로부터 금속 라인들 및 콘택 비아들을 절연시키고 전자 이동을 방지하기 위해 배리어 층에 의해 라이닝될 수 있다.
도 1, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b 및 도 14c를 참조하면, 방법(100)은 제2 후면 소스 콘택 개구(2620)가 형성되는 블록(124)을 포함한다. 몇몇 실시예들에서, 블록(122)에서의 동작들은 워크피스(200)를 상하로 뒤집는 것(도 11a, 도 11b 및 도 11c에 도시됨), 더미 에피택셜 피처(238)를 노출시키기 위해 기판(202)을 이방성 에칭하는 것(도 12a, 도 12b 및 도 12c에 도시됨), 더미 에피택셜 피처(238)를 등방성으로 그리고 선택적으로 에칭하여 제1 에피택셜 층(240)을 노출시키는 것(도 13a, 도 13b 및 도 13c에 도시됨), 및 유전체 배리어 층(264)을 성막하고 에칭 백하는 것(도 14a, 도 14b 및 도 14c에 도시됨)을 포함할 수 있다. 워크피스(200)를 상하로 뒤집기 위해, 캐리어 기판(명시적으로 도시되지 않음)이 워크피스(200)(또는 전면 상호연결 구조물)에 본딩된다. 몇몇 실시예들에서, 캐리어 기판은 용융 본딩에 의해, 접착 층의 사용에 의해, 또는 이들의 조합에 의해 워크피스(200)에 본딩될 수 있다. 몇몇 예시들에서, 캐리어 기판은 반도체 재료들(실리콘과 같은), 사파이어, 유리, 중합체 재료들, 또는 다른 적합한 재료들로 형성될 수 있다. 용융 본딩이 사용되는 실시예들에서, 캐리어 기판은 하단 산화물 층을 포함하고 워크피스(200)는 상단 산화물 층을 포함한다. 하단 산화물 층 및 상단 산화물 층이 모두 처리된 후, 이들은 상온에서 또는 고온에서 직접 본딩하기 위해 서로 플러시 접촉 상태로 배치된다. 캐리어 기판이 워크피스(200)에 본딩되면, 워크피스(200)는 도 11a, 도 11b 및 도 11c에 도시된 바와 같이 뒤집힌다. 도 12a, 도 12b 및 도 12c에 대표적으로 도시된 바와 같이, 워크피스(200)가 뒤집힌 후, 워크피스(200)의 후면은 격리 피처(명시적으로 도시되지 않음)까지 평탄화된다.
여전히 도 12a, 도 12b 및 도 12c를 참조하면, 패터닝된 하드 마스크(260)가 워크피스(200)의 후면 위에 형성된다. 패터닝된 하드 마스크(260)는 드레인 영역(212D)을 커버하면서 소스 영역(212S)을 선택적으로 노출시킨다. 기판(202)은 그 후 더미 에피택셜 피처(238)가 제1 후면 소스 콘택 개구(262)에서 노출될 때까지 이방성으로 에칭된다. 몇몇 실시예들에서, 블록(124)에서의 이방성 에칭은 산소(O2),염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적합한 가스들 및/또는 플라즈마, 및/또는 이들의 조합들을 포함하는 등방성 건식 에칭 프로세스일 수 있다. 일 실시예에서, 이방성 건식 에칭은 수소 브롬화물(HBr), 산소(O2) 및 염소(Cl2)의 혼합물의 사용을 포함할 수 있다. 몇몇 구현예들에서, 에천트 유량은 약 5 SCCM(standard cubic centi-meter per minute) 내지 약 200 SCCM일 수 있고, 챔버 압력은 약 1mTorr 내지 약 100mTorr이고, 프로세스 시간은 약 5 초 내지 약 180 초일 수 있으며, 바이어스 무선 주파수 (RF) 전력은 약 50W 내지 약 250W이다. 선택적 건식 에칭 프로세스는 기판(202)에 대해 선택적이 아니고, 더미 에피택셜 피처(238)를 에칭할 수도 있다. 제1 후면 소스 콘택 개구(262)의 형성 후에, 패터닝된 하드 마스크(260)는 에칭, 애싱, 또는 다른 적합한 프로세스에 의해 제거될 수 있다.
이제 도 13a, 도 13b 및 도 13c를 참조하면, 제1 후면 소스 콘택 개구(262)에 노출된 더미 에피택셜 피처(238)는 제1 에피택셜 층(240)을 노출시키기 위해 선택적으로 그리고 등방성으로 에칭된다. 도면들에 도시된 바와 같이, 더미 에피택셜 피처(240)의 선택적 제거는 제1 후면 소스 콘택 개구(262)를 소스 피처(242S) 쪽으로 연장하여 제2 후면 소스 콘택 개구(2620)를 형성한다. 몇몇 실시예들에서, 블록(124)에서의 선택적 및 등방성 에칭은 불소 함유 가스(예를 들어, 불소(F2), NF3, CF4, SF6, CH2F2, CHF3 및/또는 C2F6) 및 수소 불화물(HF)을 포함하는 등방성 건식 에칭일 수 있다. 일 실시예에서, 선택적 및 등방성 건식 에칭은 불소(F2) 및 수소 불화물(HF)의 혼합물의 사용을 포함할 수 있다. 몇몇 구현예들에서, 에천트 유량은 약 5 SCCM 내지 약 200 SCCM일 수 있고, 챔버 압력은 약 1mTorr 내지 약 100mTorr이고, 프로세스 시간은 약 5 초 내지 약 180 초일 수 있으며, 플라즈마 전력은 약 50W 내지 250W일 수 있다. 등방성 에칭이 방향성이 아니기 때문에, 등방성 에칭의 플라즈마는 원격 플라즈마 시스템(RPS, remote plasma system)에 의해 생성된다. 도 13a, 도 13b 및 도 13c에 도시된 바와 같이, 제1 후면 소스 콘택 개구(262)의 형성은 이방성이고 제1 후면 소스 콘택 개구(262)의 연장은 더미 에피택셜 피처(238)에 대해 선택적이기 때문에, 제2 후면 소스 콘택 개구(2620)는 계단식 폭 변경을 포함한다. 여기서, 계단식 폭 변경은 X 방향을 따른 제2 후면 소스 콘택 개구(2620)의 폭이 계단식 변경을 포함함을 의미한다.
이제 도 14a, 도 14b 및 도 14c를 참조한다. 유전체 배리어 층(264)이 워크피스(200) 위에 성막되고, 그 후 에치 백된다. 몇몇 실시예들에서, 유전체 배리어 층(264)은 실리콘 질화물을 포함할 수 있다. 유전체 배리어 층(264)은 그 후 에치 백되거나 풀 백되어(pulled back), 제2 후면 소스 콘택 개구(2620)의 측벽들은 유전체 배리어 층(264)에 의해 커버된 채로 남는다. 도 14a, 도 14b 및 도 14c에 도시된 바와 같이, 에치 백은 제1 에피택셜 층(240) 상의 유전체 배리어 층(264) 뿐만 아니라 제1 에피택셜 층(240)도 제거하여 소스 피처(242S)를 노출시킨다. 여기서, 제1 에피택셜 층(240)은 소스 피처(242S)에 대한 의도치 않은 손상을 방지하는 에피택셜 에칭 스탑 층의 역할을 한다. 몇몇 실시예들에서, 유전체 배리어 층(264)은 CVD, ALD 또는 적합한 프로세스를 사용하여 성막될 수 있고, 에치 백은 질소, 수소, 불소 함유 가스(예를 들어, NF3, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스들 및/또는 플라즈마, 및/또는 이들의 조합들의 사용을 포함할 수 있는 이방성 에칭 프로세스의 사용을 포함할 수 있다.
도 1, 도 15a, 도 15b 및 도 15c를 참조하면, 방법(100)은 후면 소스 콘택(270)이 형성되는 블록(126)을 포함한다. 소스 피처(242S)가 제2 후면 소스 콘택 개구(2620)에서 노출된 후, 후면 소스 콘택(270)이 제2 후면 소스 콘택 개구(2620)에 형성된다. 후면 소스 콘택(270)은 소스 실리사이드 피처(266) 및 소스 플러그(268)를 포함할 수 있다. 소스 실리사이드 피처(266)를 형성하기 위해, 소스 피처(242S)의 노출된 표면 위에 금속 층이 성막되고, 금속 층과 소스 피처(242S) 사이에 실리사이드화 반응을 일으키기 위해 어닐링 프로세스가 수행된다. 적합한 금속 층은 티타늄(Ti), 탄탈룸(Ta), 니켈(Ni), 코발트(Co) 또는 텅스텐(W)을 포함할 수 있다. 소스 실리사이드 피처(266)는 티타늄 실리사이드(TiSi), 티타늄 실리콘 질화물(TiSiN), 탄탈룸 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다. 명시적으로 도시되지는 않았지만, 소스 실리사이드 피처(266)를 형성하지 않는 초과 금속 층은 제거될 수 있다. 소스 실리사이드 피처(266)의 형성 후에, 금속 충전 층이 소스 플러그(268)를 형성하기 위해 제2 후면 소스 콘택 개구(2620)에 성막될 수 있다. 금속 충전 층은 텅스텐(W), 루테늄(Ru), 구리(Cu), 코발트(Co), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 티타늄 질화물(TaN), 몰리브덴( Mo) 또는 니켈(Ni)을 포함할 수 있다. CMP 프로세스와 같은 평탄화 프로세스는 과도한 재료들을 제거하고 평면 상부면을 제공하기 위해 뒤따를 수 있다. 후면 소스 콘택(270)은 소스 피처(242S)에 전기적으로 커플링된다.
도 1, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b 및 도 17c를 참조하면, 방법(100)은 기판(202)이 후면 유전체 층(278)으로 대체되는 블록(128)을 포함한다. 도 15a, 도 15b 및 도 15c에 도시된 바와 같이, 블록(126)에서의 동작들의 결론에서, 나머지 기판(202)은 격리 피처(214), 유전체 배리어 층(264) 및 후면 소스 콘택(270)을 포함하는, 상이한 재료들에 의해 형성된 피처들로 둘러싸여 있다. 이러한 배열은 도 16a, 도 16b 및 도 16c에 도시된 바와 같이 나머지 기판(202)이 선택적으로 제거되도록 한다. 몇몇 실시예들에서, 기판(202)의 선택적 제거는 선택적 습식 에칭 또는 선택적 건식 에칭을 사용하여 실행될 수 있다. 예시적인 선택적 습식 에칭 프로세스들은 질산과 불화수소산의 혼합물 또는 테트라메틸암모늄 수산화물(TMAH, tetramethylammonium hydroxide)의 용액을 포함할 수 있다. 예시적인 선택적 건식 에칭 프로세스들은 불소 함유 가스(예를 들어, NF3, CF4, SF6, CH2F2, CHF3 및/또는 C2F6) 및 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3)를 포함할 수 있다. 이제 도 17a, 도 17b 및 도 17c를 참조하면, 나머지 기판(202)이 선택적으로 제거된 후, 라이너(276)가 CVD, ALD 또는 적합한 성막 기법을 사용하여 워크피스(200)의 후면 위에 성막된다. 라이너(276)는 실리콘 질화물을 포함할 수 있다. 후면 유전체 층(278)은 라이너(276) 위에 성막된다. 후면 유전체 층(278)은 실리콘 산화물을 포함할 수 있고, 스핀-온 코팅, CVD, 또는 플라즈마 강화 CVD(PECVD)를 사용하여 성막될 수 있다. CMP 프로세스와 같은 평탄화 프로세스는 과도한 재료들을 제거하기 위해 수행될 수 있다.
도시된 실시예에서, 제2 후면 소스 콘택 개구(2620)의 계단식 프로파일은 후면 소스 콘택(270)의 계단식 프로파일을 초래할 수 있다. 도 17a에 도시된 바와 같이, 후면 소스 콘택(270)은 소스 피처(242S)에 인접한 제1 부분(270-1) 및 소스 피처(242S)로부터 떨어진 제2 부분(270-2)을 포함한다. 제1 부분(270-1)은 X 방향을 따른 제1 폭(W1) 및 Z 방향을 따른 제1 높이(H1)를 포함한다. 제2 부분(270-2)은 X 방향을 따른 제2 폭(W2) 및 Z 방향을 따른 제2 높이(H2)를 포함한다. 몇몇 실시예들에서, 제2 높이(H2)는 제1 높이(H1) 이상이고, 제1 폭(W1)은 제2 폭(W2)과 상이하다. 몇몇 구현예들에서, 제1 높이(H1)에 대한 제2 높이(H2)의 비율은 약 1 내지 약 2이다. 몇몇 구현예들에서, 제1 높이(IH)는 약 1 nm 내지 약 30 nm일 수 있고, 제2 높이(H2)는 약 1 nm 내지 약 30 nm일 수 있다. 몇몇 대안적 실시예들에서, 제1 높이(H1)는 제2 높이(H2)보다 작다. 도시된 실시예들에서, 제1 폭(W1)에서 제2 폭(W2)으로 계단식 변화가 있다. 즉, 제1 폭(W1)에서 제2 폭(W2)으로의 변화는 점진적이지 않다. 후면 소스 콘택(270)의 이러한 계단식 폭 변화는, 폭 변화가 점진적이고 연속적인 테이퍼형(tapered) 프로파일을 갖는 콘택과 구별될 수 있게 한다. 도 17a에 예시된 실시예에서, 제2 폭(W2)은 제1 폭(W1)보다 크다. 몇몇 예시들에서, 제1 폭(W1)에 대한 제2 폭(W2)의 비율은 약 1.1 내지 약 2.5이다. 이들 예시들에서, 제2 폭(W2)은 약 6nm 내지 약 20nm일 수 있고, 제1 폭(W1)은 약 5nm 내지 약 15nm일 수 있다.
도 1을 참조하면, 방법(100)은 추가 프로세스들이 수행되는 블록(130)을 포함한다. 이러한 추가 프로세스들은 예를 들어, 후면 전력 레일(미도시)의 형성을 포함할 수 있다. 예시적인 프로세스에서, ILD 층(248)과 유사한 조성을 갖는 절연 층이 후면 유전체 층(278), 격리 피처(214) 및 후면 소스 콘택(270) 위를 포함하여, 워크피스(200)의 후면 위에 성막될 수 있다. 그 후, 전력 레일 트렌치가 절연 층에 패터닝될 수 있다. 배리어 층 및 금속 충전 재료가 그 후 전력 레일 트렌치에 성막되어 후면 전력 레일을 형성한다. 몇몇 실시예들에서, 후면 전력 레일의 배리어 층은 티타늄 질화물, 탄탈룸 질화물, 코발트 질화물, 니켈 질화물, 또는 텅스텐 질화물을 포함할 수 있고, 후면 전력 레일의 금속 충전 재료는 티타늄(Ti), 루테늄(Ru), 구리(Cu), 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈룸(Ta) 또는 몰리브덴(Mo)을 포함할 수 있다. 배리어 층 및 금속 충전 층은 PVD, CVD, ALD 또는 무전해 도금을 사용하여 성막될 수 있다. CMP 프로세스와 같은 평탄화 프로세스는 절연 층 위의 과도한 재료들을 제거하기 위해 수행될 수 있다.
도 17a 및 도 18a에 도시된 실시예들에서, 제1 부분(270-1) 및 제2 부분(270-2)은 Z 방향을 따라 정렬된다. 즉, 제1 부분(270-1)의 중심선은 제2 부분(270-2)의 중심선과 일치한다. 도 19에 예시된 몇몇 대안적인 실시예들에서, 오프셋 후면 소스 콘택(271)은 제1 후면 소스 콘택 개구(262)가 형성될 때 불완전한 마스크 오버레이로 인해 발생할 수 있다. 오프셋 후면 소스 콘택(271)은 제1 부분(270-1) 및 오프셋 제2 부분(270-2')을 포함한다. 도 19에 도시된 바와 같이, 오프셋 후면 소스 콘택(271)의 제2 부분 (270-2')은 Z 방향을 따라 제1 부분(270-1)과 완벽하게 정렬되지 않는다. 즉, 제2 부분(270-2’)의 중심선은 제1 부분(270-1)의 중심선으로부터 오프셋된다. 도 19에 도시된 오프셋은 본 개시물의 이점들을 입증한다. 제1 후면 소스 콘택 개구(262)가 잘못 정렬된 경우에도, 이것은 더미 에피택셜 피처(238)의 레벨 부근에서 멈추고 게이트 구조물(250)까지 내내 연장되지 않는다. 제1 후면 소스 콘택 개구(262)가 게이트 구조물(250) 내로 절단되도록 허용되는 경우, 게이트 구조물(250)은 소스 피처(242S)로 단락되어 MBC 트랜지스터에 결함이 있게 될 것이다.
도 17a 및 도 18a에 도시된 실시예에서, 제2 폭(W2)은 제1 폭(W1)보다 크다. 제2 부분(270-2)은 X 방향을 따라 제1 부분(270-1)보다 넓다. 도 20에 예시된 몇몇 대안적인 실시예들에서, 대안적인 후면 소스 콘택(272)은 제1 후면 소스 콘택 개구(262)가 더미 에피택셜 피처(238)보다 좁을 때 초래될 수 있다. 도 20에 도시된 바와 같이, 대안적인 후면 소스 콘택(272)은 제1 부분(270-1) 및 대안적인 제2 부분(270-2")을 포함한다. 대안적인 제2 부분(270-2")은 제1 부분(270-1)의 제1 폭(W1)보다 작은 제3 폭(W3)을 갖는다. 몇몇 예시들에서, 제3 폭(W3)은 약 4 nm 내지 약 13 nm이다.
도 17a, 도 18a, 도 19, 및 도 20에 도시된 워크피스(200)에서, 드레인 피처(242D)에 커플링되도록 후면 드레인 콘택들이 형성되지 않았기 때문에, 드레인 영역(212D)의 제1 에피택셜 층(240) 및 더미 에피택셜 피처(238)가 남는다. 도 17a, 도 18a, 도 19, 및 도 20에 도시된 바와 같이, 제1 에피택셜 층(240)은 드레인 피처(242D)와 접촉하고 더미 에피택셜 피처(238)와 드레인 피처(242D) 사이에 배치된다.
본 개시물의 실시예들은 장점들을 제공한다. 예를 들어, 본 개시물의 방법들은 기판으로 연장되는 소스 개구에 더미 에피택셜 피처를 형성하는 것을 포함한다. 후면 소스 콘택 개구를 형성할 때, 기판은 먼저 이방성으로 에칭되어 제1 후면 소스 콘택 개구를 형성하여 더미 에피택셜 피처를 노출시키고, 그 후 더미 에피택셜 피처는 선택적으로 그리고 등방성으로 제거된다. 2 단계 에칭 프로세스의 결과, 결과적인 후면 소스 콘택은 계단식 폭 변경을 포함한다. 또한, 더미 에피택셜 피처는 후면 드레인 콘택이 형성되지 않을 때 드레인 영역에 남아있을 수 있다. 후면 소스 콘택 개구의 이러한 2 단계 형성 프로세스는 게이트 구조물과 소스 피처 사이의 단락을 방지하는 데 유리하다.
한 예시적 양상에서, 본 개시물은 반도체 구조물에 관한 것이다. 반도체 구조물은 에피택셜 소스 피처 및 에피택셜 드레인 피처; 후면 유전체 층 위에 배치된 채널 부재들의 수직 스택 ― 채널 부재들의 수직 스택은 소정의 방향을 따라 에피택셜 소스 피처와 에피택셜 드레인 피처 사이에서 연장됨 ― ; 채널 부재들의 수직 스택 각각 주위를 랩핑하는 게이트 구조물; 및 후면 유전체 층에 배치되는 후면 소스 콘택을 포함한다. 후면 소스 콘택은 에피택셜 소스 피처에 인접한 상단 부분 및 에피택셜 소스 피처로부터 떨어진 하단 부분을 포함한다. 상단 부분 및 하단 부분은 방향을 따른 스텝(step) 폭 변경을 포함한다.
몇몇 실시예들에서, 반도체 구조물은 에피택셜 드레인 피처 위의 전면 드레인 콘택을 더 포함할 수 있다. 몇몇 구현예들에서, 방향을 따라 상단 부분의 폭은 하단 부분의 폭보다 크다. 몇몇 예시들에서, 방향을 따라 상단 부분의 폭은 하단 부분의 폭보다 작다. 몇몇 실시예들에서, 하단 부분의 중심선은 상단 부분의 중심선으로부터 오프셋된다. 몇몇 예시들에서, 반도체 구조물은 후면 유전체 층에 매립되는 더미 에피택셜 피처를 더 포함할 수 있다. 몇몇 실시예들에서, 에피택셜 드레인 피처는 더미 에피택셜 피처와 접촉하는 제1 에피택셜 층, 및 제1 에피택셜 층 위의 제2 에피택셜 층을 포함한다. 몇몇 예시들에서, 제2 에피택셜 층은 채널 부재들의 수직 스택과 접촉하고, 제1 에피택셜 층은 채널 부재들의 수직 스택으로부터 이격된다.
다른 예시적 양상에서, 본 개시물은 반도체 구조물에 관한 것이다. 반도체 구조물은 소스 피처 및 드레인 피처; 후면 유전체 층 위에 배치되는 복수의 채널 부재들 ― 복수의 채널 부재들은 제1 방향을 따라 소스 피처와 드레인 피처 사이에서 연장되고, 복수의 채널 부재들은 제1 방향에 직교하는 제2 방향을 따라 적층됨 ― ; 복수의 채널 부재들 각각 주위를 랩핑하는 게이트 구조물; 및 후면 유전체 층에 배치되는 후면 소스 콘택 ― 후면 소스 콘택은 소스 피처에 인접한 제1 부분 및 소스 피처로부터 떨어진 제2 부분을 포함함 ― 을 포함한다. 제1 부분은 제1 방향을 따른 제1 폭을 포함하고, 제2 부분은 제1 방향을 따른 제2 폭을 포함한다. 제1 부분은 제2 방향을 따른 제1 높이를 포함하고, 제2 부분은 제2 방향을 따른 제2 높이를 포함한다. 제1 폭은 제2 폭과 상이하고, 제1 높이는 제2 높이보다 작다.
몇몇 실시예들에서, 제1 높이에 대한 제2 높이의 비율은 약 1.1 내지 약 2이다. 몇몇 실시예들에서, 제2 부분의 중심선은 제1 부분의 중심선으로부터 오프셋된다. 몇몇 구현예들에서, 반도체 구조물은 후면 유전체 층에 매립되는 더미 에피택셜 피처를 더 포함할 수 있다. 몇몇 구현예들에서, 드레인 피처는 더미 에피택셜 피처와 접촉하는 제1 에피택셜 층, 및 제1 에피택셜 층 위의 제2 에피택셜 층을 포함한다. 몇몇 예시들에서, 제1 에피택셜 층 및 제2 에피택셜 층은 도펀트를 포함하고, 제2 에피택셜 층 내의 도펀트의 농도는 제1 에피택셜 층 내의 도펀트의 농도보다 높다. 몇몇 실시예들에서, 제2 에피택셜 층은 복수의 채널 부재들과 접촉하고, 제1 에피택셜 층은 복수의 채널 부재들로부터 이격된다.
또 다른 예시적 양상에서, 본 개시물은 방법에 관한 것이다. 방법은 기판 위에, 복수의 희생 층들에 의해 인터리빙된 복수의 채널 층들을 포함한 스택을 형성하는 단계; 핀 형상 구조물을 형성하도록 스택 및 기판을 패터닝하는 단계; 소스 개구 및 드레인 개구를 형성하는 단계; 소스 개구 및 드레인 개구에 더미 에피택셜 피처를 성막하는 단계; 소스 개구에 소스 피처를 그리고 드레인 개구에 드레인 피처를 형성하는 단계 ― 소스 피처 및 드레인 피처는 더미 에피택셜 피처 위에 배치됨 ― ; 소스 피처의 더미 에피택셜 피처를 노출시키는 후면 콘택 개구를 형성하도록 기판을 이방성 에칭하는 단계; 더미 에피택셜 피처를 선택적으로 그리고 등방성으로 에칭하는 단계; 및 소스 피처에 커플링되도록 후면 콘택 개구에 후면 소스 콘택을 형성하는 단계를 포함한다. 몇몇 실시예들에서, 이방성으로 에칭하는 단계는 수소 브롬화물, 산소 또는 염소의 사용을 포함한다. 몇몇 실시예들에서, 선택적으로 그리고 등방성으로 에칭하는 단계는 불소 및 수소 불화물의 사용을 포함한다. 몇몇 예시들에서, 방법은 소스 피처 및 드레인 피처를 형성하는 단계 이전에, 더미 에피택셜 피처 위에 에피택셜 층을 성막하는 단계를 더 포함할 수 있다. 몇몇 실시예들에서, 방법은 후면 소스 콘택을 형성하는 단계 이전에, 소스 개구 위에 유전체 배리어 층을 성막하는 단계; 및 유전체 배리어 층을 에칭 백하는 단계를 더 포함할 수 있다. 에칭 백하는 단계는 소스 피처 위의 에피택셜 층을 또한 제거한다.
본 개시물의 양상들을 본 기술분야의 당업자들이 보다 잘 이해할 수 있도록, 앞에서는 여러 실시예들의 피처들을 약술한다. 본 기술분야의 당업자들은 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서, 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 구조물에 있어서,
에피택셜 소스 피처 및 에피택셜 드레인 피처;
후면 유전체 층 위에 배치된 채널 부재들의 수직 스택 ― 상기 채널 부재들의 수직 스택은 소정의 방향을 따라 상기 에피택셜 소스 피처와 상기 에피택셜 드레인 피처 사이에서 연장됨 ― ;
상기 채널 부재들의 수직 스택 각각 주위를 랩핑하는 게이트 구조물; 및
상기 후면 유전체 층에 배치되는 후면 소스 콘택
을 포함하며,
상기 후면 소스 콘택은 상기 에피택셜 소스 피처에 인접한 상단 부분 및 상기 에피택셜 소스 피처로부터 떨어진 하단 부분을 포함하고,
상기 상단 부분 및 상기 하단 부분은 상기 방향을 따른 스텝(step) 폭 변경을 포함하는 것인, 반도체 구조물.
실시예 2. 실시예 1에 있어서,
상기 에피택셜 드레인 피처 위의 전면 드레인 콘택을 더 포함하는, 반도체 구조물.
실시예 3. 실시예 1에 있어서,
상기 방향을 따라 상기 상단 부분의 폭은 상기 하단 부분의 폭보다 큰 것인, 반도체 구조물.
실시예 4. 실시예 1에 있어서,
상기 방향을 따라 상기 상단 부분의 폭은 상기 하단 부분의 폭보다 작은 것인, 반도체 구조물.
실시예 5. 실시예 1에 있어서,
상기 하단 부분의 중심선은 상기 상단 부분의 중심선으로부터 오프셋되는 것인, 반도체 구조물.
실시예 6. 실시예 1에 있어서,
상기 후면 유전체 층에 매립되는 더미 에피택셜 피처를 더 포함하는, 반도체 구조물.
실시예 7. 실시예 6에 있어서,
상기 에피택셜 드레인 피처는 상기 더미 에피택셜 피처와 접촉하는 제1 에피택셜 층, 및 상기 제1 에피택셜 층 위의 제2 에피택셜 층을 포함하는 것인, 반도체 구조물.
실시예 8. 실시예 7에 있어서,
상기 제2 에피택셜 층은 상기 채널 부재들의 수직 스택과 접촉하고, 상기 제1 에피택셜 층은 상기 채널 부재들의 수직 스택으로부터 이격되는 것인, 반도체 구조물.
실시예 9. 반도체 구조물에 있어서,
소스 피처 및 드레인 피처;
후면 유전체 층 위에 배치되는 복수의 채널 부재들 ― 상기 복수의 채널 부재들은 제1 방향을 따라 상기 소스 피처와 상기 드레인 피처 사이에서 연장되고, 상기 복수의 채널 부재들은 상기 제1 방향에 직교하는 제2 방향을 따라 적층됨 ― ;
상기 복수의 채널 부재들 각각 주위를 랩핑하는 게이트 구조물; 및
상기 후면 유전체 층에 배치되는 후면 소스 콘택 ― 상기 후면 소스 콘택은 상기 소스 피처에 인접한 제1 부분 및 상기 소스 피처로부터 떨어진 제2 부분을 포함함 ―
을 포함하며,
상기 제1 부분은 상기 제1 방향을 따른 제1 폭을 포함하고, 상기 제2 부분은 상기 제1 방향을 따른 제2 폭을 포함하고,
상기 제1 부분은 상기 제2 방향을 따른 제1 높이를 포함하고, 상기 제2 부분은 상기 제2 방향을 따른 제2 높이를 포함하고,
상기 제1 폭은 상기 제2 폭과 상이하고,
상기 제1 높이는 상기 제2 높이보다 작은 것인, 반도체 구조물.
실시예 10. 실시예 9에 있어서,
상기 제1 높이에 대한 상기 제2 높이의 비율은 약 1.1 내지 약 2인 것인, 반도체 구조물.
실시예 11. 실시예 9에 있어서,
상기 제2 부분의 중심선은 상기 제1 부분의 중심선으로부터 오프셋되는 것인, 반도체 구조물.
실시예 12. 실시예 9에 있어서,
상기 후면 유전체 층에 매립되는 더미 에피택셜 피처를 더 포함하는, 반도체 구조물.
실시예 13. 실시예 12에 있어서,
상기 드레인 피처는 상기 더미 에피택셜 피처와 접촉하는 제1 에피택셜 층, 및 상기 제1 에피택셜 층 위의 제2 에피택셜 층을 포함하는 것인, 반도체 구조물.
실시예 14. 실시예 13에 있어서,
상기 제1 에피택셜 층 및 상기 제2 에피택셜 층은 도펀트를 포함하고,
상기 제2 에피택셜 층 내의 상기 도펀트의 농도는 상기 제1 에피택셜 층 내의 상기 도펀트의 농도보다 높은 것인, 반도체 구조물.
실시예 15. 실시예 13에 있어서,
상기 제2 에피택셜 층은 상기 복수의 채널 부재들과 접촉하고, 상기 제1 에피택셜 층은 상기 복수의 채널 부재들로부터 이격되는 것인, 반도체 구조물.
실시예 16. 방법에 있어서,
기판 위에, 복수의 희생 층들에 의해 인터리빙된 복수의 채널 층들을 포함한 스택을 형성하는 단계;
핀 형상 구조물을 형성하도록 상기 스택 및 상기 기판을 패터닝하는 단계;
소스 개구 및 드레인 개구를 형성하는 단계;
상기 소스 개구 및 상기 드레인 개구에 더미 에피택셜 피처를 성막하는 단계;
상기 소스 개구에 소스 피처를 그리고 상기 드레인 개구에 드레인 피처를 형성하는 단계 ― 상기 소스 피처 및 상기 드레인 피처는 상기 더미 에피택셜 피처 위에 배치됨 ― ;
상기 소스 피처의 상기 더미 에피택셜 피처를 노출시키는 후면 콘택 개구를 형성하도록 상기 기판을 이방성 에칭하는 단계;
상기 더미 에피택셜 피처를 선택적으로 그리고 등방성으로 에칭하는 단계; 및
상기 소스 피처에 커플링되도록 상기 후면 콘택 개구에 후면 소스 콘택을 형성하는 단계
를 포함하는, 방법.
실시예 17. 실시예 16에 있어서,
상기 이방성으로 에칭하는 단계는 수소 브롬화물, 산소 또는 염소의 사용을 포함하는 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 선택적으로 그리고 등방성으로 에칭하는 단계는 불소 및 수소 불화물의 사용을 포함하는 것인, 방법.
실시예 19. 실시예 16에 있어서,
상기 소스 피처 및 상기 드레인 피처를 형성하는 단계 이전에, 상기 더미 에피택셜 피처 위에 에피택셜 층을 성막하는 단계를 더 포함하는, 방법.
실시예 20. 실시예 19에 있어서,
상기 후면 소스 콘택을 형성하는 단계 이전에, 상기 소스 개구 위에 유전체 배리어 층을 성막하는 단계; 및
상기 유전체 배리어 층을 에칭 백(etching back)하는 단계
를 더 포함하며,
상기 에칭 백하는 단계는 상기 소스 피처 위의 상기 에피택셜 층을 또한 제거하는 것인, 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    에피택셜 소스 피처 및 에피택셜 드레인 피처;
    후면 유전체 층 위에 배치된 채널 부재들의 수직 스택 ― 상기 채널 부재들의 수직 스택은 소정의 방향을 따라 상기 에피택셜 소스 피처와 상기 에피택셜 드레인 피처 사이에서 연장됨 ― ;
    상기 채널 부재들의 수직 스택 각각 주위를 랩핑하는 게이트 구조물; 및
    상기 후면 유전체 층에 배치되는 후면 소스 콘택
    을 포함하며,
    상기 후면 소스 콘택은 상기 에피택셜 소스 피처에 인접한 상단 부분 및 상기 에피택셜 소스 피처로부터 떨어진 하단 부분을 포함하고,
    상기 상단 부분 및 상기 하단 부분은 상기 방향을 따른 스텝(step) 폭 변경을 포함하는 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 에피택셜 드레인 피처 위의 전면 드레인 콘택을 더 포함하는, 반도체 구조물.
  3. 제1항에 있어서,
    상기 방향을 따라 상기 상단 부분의 폭은 상기 하단 부분의 폭보다 큰 것인, 반도체 구조물.
  4. 제1항에 있어서,
    상기 방향을 따라 상기 상단 부분의 폭은 상기 하단 부분의 폭보다 작은 것인, 반도체 구조물.
  5. 제1항에 있어서,
    상기 하단 부분의 중심선은 상기 상단 부분의 중심선으로부터 오프셋되는 것인, 반도체 구조물.
  6. 제1항에 있어서,
    상기 후면 유전체 층에 매립되는 더미 에피택셜 피처를 더 포함하는, 반도체 구조물.
  7. 제6항에 있어서,
    상기 에피택셜 드레인 피처는 상기 더미 에피택셜 피처와 접촉하는 제1 에피택셜 층, 및 상기 제1 에피택셜 층 위의 제2 에피택셜 층을 포함하는 것인, 반도체 구조물.
  8. 제7항에 있어서,
    상기 제2 에피택셜 층은 상기 채널 부재들의 수직 스택과 접촉하고, 상기 제1 에피택셜 층은 상기 채널 부재들의 수직 스택으로부터 이격되는 것인, 반도체 구조물.
  9. 반도체 구조물에 있어서,
    소스 피처 및 드레인 피처;
    후면 유전체 층 위에 배치되는 복수의 채널 부재들 ― 상기 복수의 채널 부재들은 제1 방향을 따라 상기 소스 피처와 상기 드레인 피처 사이에서 연장되고, 상기 복수의 채널 부재들은 상기 제1 방향에 직교하는 제2 방향을 따라 적층됨 ― ;
    상기 복수의 채널 부재들 각각 주위를 랩핑하는 게이트 구조물; 및
    상기 후면 유전체 층에 배치되는 후면 소스 콘택 ― 상기 후면 소스 콘택은 상기 소스 피처에 인접한 제1 부분 및 상기 소스 피처로부터 떨어진 제2 부분을 포함함 ―
    을 포함하며,
    상기 제1 부분은 상기 제1 방향을 따른 제1 폭을 포함하고, 상기 제2 부분은 상기 제1 방향을 따른 제2 폭을 포함하고,
    상기 제1 부분은 상기 제2 방향을 따른 제1 높이를 포함하고, 상기 제2 부분은 상기 제2 방향을 따른 제2 높이를 포함하고,
    상기 제1 폭은 상기 제2 폭과 상이하고,
    상기 제1 높이는 상기 제2 높이보다 작은 것인, 반도체 구조물.
  10. 방법에 있어서,
    기판 위에, 복수의 희생 층들에 의해 인터리빙된 복수의 채널 층들을 포함한 스택을 형성하는 단계;
    핀 형상 구조물을 형성하도록 상기 스택 및 상기 기판을 패터닝하는 단계;
    소스 개구 및 드레인 개구를 형성하는 단계;
    상기 소스 개구 및 상기 드레인 개구에 더미 에피택셜 피처를 성막하는 단계;
    상기 소스 개구에 소스 피처를 그리고 상기 드레인 개구에 드레인 피처를 형성하는 단계 ― 상기 소스 피처 및 상기 드레인 피처는 상기 더미 에피택셜 피처 위에 배치됨 ― ;
    상기 소스 피처의 상기 더미 에피택셜 피처를 노출시키는 후면 콘택 개구를 형성하도록 상기 기판을 이방성 에칭하는 단계;
    상기 더미 에피택셜 피처를 선택적으로 그리고 등방성으로 에칭하는 단계; 및
    상기 소스 피처에 커플링되도록 상기 후면 콘택 개구에 후면 소스 콘택을 형성하는 단계
    를 포함하는, 방법.
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