CN109196653A - 用于具有双侧金属化的半导体器件的背侧接触电阻减小 - Google Patents

用于具有双侧金属化的半导体器件的背侧接触电阻减小 Download PDF

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Abstract

公开了用于具有双侧金属化(MOBS)的半导体器件的背侧接触电阻减小的技术。在一些实施例中，本文描述的技术提供了恢复在制作背侧接触时本来存在的低接触电阻的方法，由此减少或消除了劣化晶体管性能的寄生外部电阻。在一些实施例中，该技术包括增加在背侧接触沟槽中外延沉积非常高掺杂的晶体半导体材料，以提供增强的欧姆接触性质。在一些情况下，可以(在前侧处理期间)在转移晶片上形成的一个或多个晶体管的替换S/D区下方形成背侧源极/漏极(S/D)蚀刻停止层，从而在形成背侧接触沟槽时，背侧S/D蚀刻停止层可以帮助在消耗掉S/D材料的部分或全部之前停止背侧接触蚀刻工艺。可以描述和/或公开其它实施例。

Description

用于具有双侧金属化的半导体器件的背侧接触电阻减小
背景技术
半导体器件是利用诸如硅、锗和砷化镓的半导体材料的电子性质的电子部件。场效应晶体管(FET)是一种包括如下三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的电导率，载流子(例如，电子或空穴)通过沟道从源极流到漏极。在电荷载流子是电子的实例中，FET被称为n沟道器件，并且在电荷载流子是空穴的实例中，FET被称为p沟道器件。一些FET具有第四端子，被称为主体或衬底，其可以用于对晶体管进行偏置。此外，金属氧化物半导体FET(MOSFET)包括栅极和沟道之间的栅极电介质层。FinFET是一种在半导体材料的薄带(通常称为鳍状物)周围构建的MOSFET晶体管。FinFET器件的导电沟道存在于鳍状物的与栅极电介质相邻的外部部分上。具体而言，电流沿鳍状物的两个侧壁(垂直于衬底表面的侧面)/在两个侧壁内以及沿鳍状物的顶部(平行于衬底表面的侧面)延伸。因为这种配置的导电沟道实质上沿着鳍状物的三个不同外部平面区域而存在，所以有时将这种FinFET设计称为三栅极晶体管。还有其它类型的FinFET配置可用，例如所谓的双栅极FinFET，其中导电沟道主要仅沿鳍状物的两个侧壁(而不沿鳍状物的顶部)存在。纳米线晶体管(有时称为栅极全包围或纳米带晶体管)被配置为类似于基于鳍状物的晶体管，但并非栅极在三个部分(从而，有三个有效栅极)上的鳍状物沟道区，使用一个或多个纳米线，并且栅极材料通常围绕每条纳米线。
集成电路(IC)制造主要包括两个部分：前段或前段制程(FEOL)和后段或后段制程(BEOL)。前段或FEOL是IC制造的第一部分，其中形成个体半导体器件，包括直到金属互连层的沉积的所有过程。为了不与后段芯片制造混淆，后段或BEOL是IC制造的第二部分，其中利用金属线路将个体半导体器件互连。取决于最终用途或目标应用，BEOL可以包括任何数量的金属化层。
附图说明
图1示出了根据本公开的一些实施例的形成包括双侧金属化(MOBS)方案并包括背侧接触电阻减小的集成电路(IC)的方法。
图2A-图2D示出了根据本公开的一些实施例的在包括体晶片、牺牲层和器件质量层的多层衬底上形成至少一个晶体管。需注意，图2A’示出了根据本公开的实施例的另一个示例性多层衬底。
图3示出了根据本公开的实施例的被反转并接合到主晶片的图2D的转移晶片结构。
图4-图4’示出了根据本公开的一些实施例的包括被反转并接合到主晶片的转移晶片的IC结构，其中转移晶片包括多层衬底。需注意，图4A’中的示例性IC结构包括图2A’的多层衬底。
图5A-图5B示出了根据本公开的一些实施例的在去除多层衬底的体晶片层期间所得的IC结构。
图6示出了根据本公开的实施例的在图5B的结构上执行背侧后段处理之后的示例性结构。
图7A-图7M示出了根据本公开的一些实施例的在执行图1的方法时形成的示例性IC结构的透视图。
图8示出了根据本公开的实施例的利用使用本文所公开的技术形成的集成电路结构或器件所实施的计算系统。
通过接合本文描述的附图阅读以下具体实施方式，将更好地理解呈现的实施例的这些和其它特征。在附图中，在各图中示出的每个相同或接近相同的部件都可以由相似的附图标记表示。为了清晰起见，可以不在每幅图中标记每个部件。此外，将要认识到，附图未必是按比例绘制的或旨在将所述实施例限制到图示的具体配置。例如，尽管一些图总体上指示直线、直角和平滑表面，但所公开的技术的实际实施方式可以具有不那么完美的直线和直角，并且在给定制造工艺的现实世界限制的情况下，一些特征可以具有表面拓扑或在其它情况下是不平滑的。再者，附图中的一些特征可以包括图案化和/或遮蔽的填充，其主要被提供用于辅助在视觉上区分不同的特征。简而言之，提供附图仅仅是为了示出示例性结构。
具体实施方式
双侧金属化(MOBS)是集成电路(IC)制造中的概念，其中根据现有技术进行前段或FEOL IC处理(尽管如此，接触部中的一些可能被处理得很深)，然后进行后段或BEOL IC工艺流程。然后将晶片(称为转移晶片)反转并接合到新支撑晶片(被称为主晶片)。然后在使用或不使用蚀刻停止层(例如，晶体或非晶绝缘体，例如绝缘体上硅(SOI))的情况下通过研磨、蚀刻和/或化学机械抛光/平坦化(CMP)的一些组合来去除转移晶片的背侧。这种衬底去除工艺被称为背侧显露，因为其显露了器件层的背侧或下侧，该背侧或下侧可以包括在转移晶片上的前段处理期间形成的一个或多个半导体器件(例如，晶体管)，由此允许要从背侧执行的后续处理。后续处理可以包括在显露的背侧中形成额外的接触沟槽，并且然后在接触沟槽中沉积金属接触部。额外的处理可以包括后段处理的一个或多个额外层(例如，形成一个或多个额外金属化层)，并且然后是额外的背侧后段(BBE)处理(例如，包括焊料凸块)。然而，在这种MOBS构造中，与源极和漏极区的底部或背侧进行接触例如会形成较差的欧姆接触，由此使性能劣化。
因此，根据本公开的一个或多个实施例，公开了一种用于具有双侧金属化(MOBS)的半导体器件的背侧接触电阻减小的技术。在一些实施例中，本文描述的技术可以用于提供在进行背侧接触时本来不会存在的低接触电阻，由此减小或消除了使晶体管性能劣化的寄生外部电阻。在一些实施例中，该技术包括增加在背侧接触沟槽中外延沉积高掺杂晶体半导体材料，以提供增强的欧姆接触性质。为了辅助背侧接触电阻减小技术，在一些实施例中，可以在转移晶片上(在前段处理的器件层制造期间)形成的一个或多个晶体管的源极/漏极(S/D)区下方形成背侧S/D蚀刻停止层。于是，在接下来在背侧显露过程之后形成背侧接触沟槽时，可以使用背侧S/D蚀刻停止层在消耗S/D材料的一部分或全部之前停止背侧接触部蚀刻过程。在一些实施例中，使用这种MOBS方案能够减少最终结构中所需的金属化层的数量，例如，取决于应用和配置，减少2-6个金属化层。所需金属化层的这种减少引起显著的成本节约。额外的晶体管性能改善包括金属线中的减小的寄生电容以及由于与典型(即，单侧)工艺流程相比基于电迁移的开路故障的发生减少而得到改善的管芯产率。按照本公开，MOBS方案和背侧接触电阻减小技术的众多益处将显而易见。
如前所述，在一些实施例中，本文提供的背侧接触电阻减小技术是在MOBS方案的语境内实施的。在一些这种实施例中，可以通过形成多层衬底来实现MOBS方案，多层衬底包括体晶片(例如，体硅或绝缘体上硅(SOI)晶片)、晶片上沉积的蚀刻停止和/或快速蚀刻层、以及蚀刻停止或快速蚀刻层上沉积的器件质量层。然后可以在多层衬底上执行标准前段处理以在器件质量层中按需要形成许多半导体器件(例如，晶体管)以建立器件层。然后可以在该器件层之上执行标准后段处理，以按需要形成接触部和许多金属(或以其它方式导电的)后段层。在一些实施例中，可以非常深地处理前侧过孔或接触部，例如进入器件层下方的多层衬底的至少一部分中，因为可以使用深处理的过孔例如从背侧通过器件层进行接触。然后可以将所得的完全集成晶片(本文中称为转移晶片)接合到另一个晶片(本文中称为主晶片)，其可以包括一个或多个金属化层并且也可以任选地与例如一个或多个晶体管器件完全集成。可以通过上下翻转转移晶片以反转它并然后将转移晶片的金属后段和/或绝缘体材料(例如，氧化物材料)连接到主晶片上的金属后段和/或绝缘体材料来进行接合，使得两个夹置的晶片的空白或以其它方式未填充的侧面面向外侧。可以使用热量、压力和/或力，在存在诸如形成气体或氨气的受控环境条件下执行这种接合。在一些实施例中，主晶片可以是机械支撑并且没有有源电子功能，因为其可以被从最终产品中去除。因此，主晶片可以包括非半导体材料，略举数例，例如氧化硅或氮化硅或其它难熔物(例如，氧化铝或氧化钇)。在另一个实施例中，主晶片可以是具有用以抵抗例如化学侵蚀的碳化硅涂层的石墨盘。
在将转移晶片接合到主晶片之后，可以从多层衬底去除转移晶片的体晶片部分(例如，多层衬底厚度中的未填充有源器件元件的大部分)(背侧显露工艺)。在多层衬底中包括蚀刻停止层的实施例中，可以执行背侧研磨以接近蚀刻停止层，并且然后可以执行湿法蚀刻和/或抛光工艺，直到在蚀刻停止层处有效地停止了蚀刻/抛光。在一些这种实施例中，在转移晶片上将仅保留器件层(包括在其上形成/从其形成的晶体管)，并且可能还有蚀刻停止层中的一些，由此实现竖直集成方案。在多层衬底中包括快速蚀刻层的其它实施例中，可以执行横向湿法蚀刻以去除快速蚀刻层，并允许从器件质量层释放体晶片(剥离工艺，而不是研磨工艺)。在一些这种实施例中，在主晶片上将仅保留器件层(包括在其上形成/从其形成的晶体管)，并且可能还有快速蚀刻层中的一些，从而显著减小转移晶片的厚度，由此实现竖直集成方案。在其它实施例中，如根据本公开将显而易见的，多层衬底可以包括快速蚀刻层和蚀刻停止层两者。在一些这种实施例中，可以执行横向蚀刻以释放体晶片，并且然后可以执行背侧蚀刻和/或抛光，直到在蚀刻停止层处有效地停止了蚀刻/抛光。
需注意，如本文使用的“器件质量”和“器件层”(例如，器件质量层或器件质量材料)表示高质量单晶半导体材料。如根据本公开将显而易见的，高质量部件可以代表缺陷水平(例如，小于每立方cm 1E8个缺陷)、污染水平、掺杂剂水平、粗糙度和/或材料的任何其它适当或期望的性质。如基于本公开可以理解的，器件质量层可以包含分级或阶跃函数浓度梯度的区域，以提供高或低蚀刻和/或抛光速率的区域，以促进背侧显露工艺。如将进一步显而易见的，不能使用在本文中各处描述的集成技术来实现MOBS方案。这是因为用于在转移晶片上形成一个或多个晶体管的器件质量材料从污染、掺杂、缺陷、粗糙度等角度讲需要具有充分高质量的单晶结构。在没有由体晶片限定的晶体结构的情况下，不能实现这种高质量单晶材料，从而不能实现用于竖直集成晶体管级的器件质量层。因此，如根据本公开将显而易见的，本文描述的背侧接触电阻减小技术能够首先利用本文描述的转移到主晶片集成技术。需注意，在用于形成MOBS结构的转移到主晶片集成方案之后，可以将器件层下方的部分(最初形成于转移晶片上)总体上称为器件层的前侧，而器件层上方的部分可以被总体上称为器件层的背侧。此外要注意，器件层的前侧可以经受所谓的前段和后段处理，因为可以在转移到主晶片接合之前执行这种处理。在已经执行转移到主晶片集成和背侧显露之后，背侧可以经受将被认为是后段处理的处理，但由于这种后段处理是在器件层的背侧上执行的，因而在本文中可以将其称为所谓的背侧后段(BBE)处理。此外要注意，前侧和背侧是相对于器件层的给定取向而言的，其在转移到主晶片集成方案期间会改变，因为器件层被反转。
如根据本公开还将显而易见的，可以将集成方案用于各种不同配置，包括许多晶体管几何形状和材料方案。例如，器件质量层材料可以包括各种半导体材料，例如IV族半导体材料(例如，硅(Si)、锗(Ge)、SiGe)、III-V族半导体材料(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、碲化铟镓(InGaSb)、磷化铟(InP))、石墨烯、二硫化钼(MoS2)、碳纳米管、或形成能够形成晶体管的三维或二维晶体的任何其它材料。在器件质量层包括Si的实施例中，例如，示例性蚀刻停止材料包括具有处于1-30％的范围内的碳(C)掺杂含量的C掺杂的Si(Si:C)，并且示例性快速蚀刻材料包括SiGe和硼(B)掺杂的SiGe(SiGe:B)。在器件质量层包括Ge或具有大于80％的Ge含量的SiGe的实施例中，示例性蚀刻停止材料包括Ge或具有处于1-30％的范围内的C掺杂含量的Ge:C，并且示例性快速蚀刻材料包括锗锡(GeSn)和GeSn:B。在器件质量层包括具有处于10-80％的范围内的Ge含量的SiGe合金的实施例中，示例性蚀刻停止材料为具有处于1-30％的范围内的C掺杂含量的SiGe:C，并且示例性快速蚀刻材料为SiGe，其中Ge含量比SiGe器件质量层(可以掺杂硼)的Ge含量高大约10％或更高。在器件质量层包括InGaAs的实施例中，示例性蚀刻停止材料包括磷化铟(InP)，并且示例性快速蚀刻材料包括砷化镓(GaAs)。在一些情况下，如根据本公开将显而易见的，在可持续性方面对快速/缓慢蚀刻层和材料的组合可能存在实际限制，以维持高质量单晶器件质量上覆层。
根据本公开，本文各处描述的转移到主晶片集成技术的许多益处将显而易见。例如，可以使用该技术在非常薄的器件质量衬底上清洁地产生晶体管和后段堆叠体，取决于最终用途或目标应用，所述衬底例如具有小于500nm、250nm、100nm或50nm或一些其它适当最大厚度的厚度。如前所述，在例如污染、掺杂水平、缺陷水平(例如，点、线和体缺陷水平)、粗糙度和晶片翘曲方面(略举数例)，这种薄衬底将不得不具有器件级质量，以用于集成的目的。在如本文所述的集成技术中使用蚀刻停止层和/或快速蚀刻层提供了内置自对准能力，从而可以将每个晶片制成期望的规范，包括实现器件级质量衬底并使能竖直缩放(例如，如果这样期望的话，针对前段器件的多层)。此外，本文各处描述的转移到主晶片集成技术相对于仅仅研磨和蚀刻技术提供了益处，因为这种技术不包括内置蚀刻停止层或快速蚀刻层，导致可能影响性能和可靠性的厚度均匀性问题。本文描述的集成技术展示了对堆叠层的衬底厚度的控制，并且还允许竖直堆叠非常薄的器件质量层。此外，本文描述的集成技术使得实现了MOBS方案，包括本文描述的背侧接触电阻减小技术。如根据本公开将显而易见的，这种背侧接触电阻减小技术能够提供改善的欧姆接触性质或能够增强欧姆接触性质。
使用工具可以检测到本文提供的技术和结构的使用，举几个适当的示例性分析工具的示例，例如：电子显微镜，包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)，以及反射电子显微镜(REM)；组分映射；x射线晶体学或衍射(XRD)；能量弥散x射线谱(EDS)；二次离子质谱(SIMS)；飞行时间SIMS(ToF-SFMS)；原子探针成像或层析成像；本地电极原子探针(LEAP)技术；3D层析成像；或高分辨率物理或化学分析。具体而言，在一些实施例中，这种工具可以指示包括用于晶体管的源极/漏极(S/D)区的背侧接触电阻减小层的IC MOBS结构。例如，在一些这种实施例中，可以首先在包括至少一个金属化层的转移晶片上形成晶体管(或多个晶体管)。然后可以将转移晶片反转并接合到主晶片，使得至少一个金属化层介于主晶片的衬底和晶体管层之间。然后，可以使用研磨、蚀刻和/或CMP处理的任何组合来执行背侧显露，以获得例如经由背侧接触沟槽对晶体管的S/D区的背侧的触及(access)。在背侧接触沟槽中，可以形成背侧接触电阻减小层以改善或增强S/D区的欧姆接触性质。根据本公开，许多配置和变型将显而易见。
架构和方法
图1示出了根据本公开的一些实施例的形成包括双侧金属化(MOBS)方案并包括背侧接触电阻减小的集成电路(IC)的方法100。如根据本公开将显而易见的，在一些实施例中，可以经由在例如IC的一个或多个晶体管的源极/漏极区的背侧上形成接触电阻减小层来实现背侧接触电阻减小。图2A-图2D、图3、图4-图4’和图5A-图5B示出了根据一些实施例的在执行图1的方法100时形成的示例性集成电路结构。如根据所形成的结构将显而易见的，方法100公开了用于竖直半导体器件集成的技术，将利用晶体管器件展示该技术。为了容易例示，主要使用包括鳍状物配置(例如，FinFET或三栅极)的晶体管器件来绘示结构。然而，取决于最终用途或目标应用，可以使用该技术集成任何适当几何形状的晶体管。能够受益于本文描述的集成和背侧接触电阻减小技术的各种示例性晶体管器件几何形状包括但不限于场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道FET(TFET)、平面晶体管配置、双栅极晶体管配置、鳍状物晶体管配置(例如，FinFET、三栅极)以及纳米线(或纳米带或栅极全包围)晶体管配置。此外，可以使用该技术来竖直集成p型晶体管器件(例如，p-MOS或p-TFET)和/或n型晶体管器件(例如，n-MOS或n-TFET)。此外，可以使用该技术来竖直集成基于互补晶体管的器件，例如互补MOS(CMOS)或互补TFET(CTFET)器件，或者很少至单个电子量子晶体管器件。再者，例如，这种器件可以采用为三维晶体以及二维晶体或纳米管的半导体材料。在一些实施例中，可以使用该技术以有利于尺度变化的器件，例如，具有微米范围和/或纳米范围内的临界尺寸的IC器件(例如，形成于32nm、22nm、14nm、10nm、7nm或5nm工艺节点或更低工艺节点)。
在图1中可以看出，根据实施例，方法100包括提供102体晶片或衬底，沉积104a蚀刻停止层或沉积104b快速蚀刻层，以及沉积器件质量半导体层106，以形成图2A所示的示例性多层衬底。在该示例性实施例中，多层衬底包括体晶片层200、蚀刻停止或快速蚀刻层210以及器件质量半导体层220。在一些实施例中，体晶片层200可以是：体衬底，其包括IV族材料，例如硅(Si)、锗(Ge)、硅锗(SiGe)或碳化硅(SiC)和/或至少一种III-V族材料和/或蓝宝石和/或根据本公开将显而易见的任何其它适当材料；绝缘体上X(XOI)结构，其中X是上述材料之一(例如，IV族和/或III-V族和/或蓝宝石)，并且绝缘体材料是氧化物材料或电介质材料或一些其它电绝缘材料；或者一些其它适当的多层结构，其中顶层包括前述材料之一(例如，IV族和/或III-V族和/或蓝宝石)。注意，本文使用的IV族材料包括至少一种IV族元素(例如，碳、硅、锗、锡、铅)，略举数例，例如Si、Ge、SiGe或SiC。注意，本文中使用的III-V族材料包括至少一种III族元素(例如，铝、镓、铟、硼、铊)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，略举几例，例如砷化镓(GaAs)、氮化镓(GaN)、砷化铟镓(InGaAs)、氮化铟镓(InGaN)、砷化铝镓(AlGaAs)、氮化铝镓(AlGaN)、和磷化铟(InP)。在一些实施例中，体晶片200可以掺杂以一种或多种材料，例如包括任何适当浓度的p型或n型杂质掺杂。在一些实施例中，如根据本公开将显而易见的，体晶片200可以包括由Miller指数<100>、<110>或<111>或其等同物描述的表面晶体取向。如要集成到另一主晶片的体晶片200上形成的器件那样，为了容易参照，在本文中可以将体晶片200称为转移晶片。此外，为了容易描述，将主要在体晶片200为体Si或SOI晶片的语境中描述本公开。在一些情况下，体晶片层200的厚度T1可以是例如0.1-2mm，例如按标准，对于8英寸直径晶片而言为0.75mm。然而，如根据本公开将显而易见的，体晶片层200的厚度T1可以是任何适当厚度。
在该示例性实施例中，层210可以是已经沉积104a或104b于体晶片层200上的蚀刻停止层或快速蚀刻层。如根据本公开将显而易见的，层210是辅助去除体晶片层200的牺牲层。因此，如本文中更详细所述，在执行集成技术期间完全或部分去除牺牲层210。取决于最终用途或目标应用，沉积104a或104b可以包括使用化学气相沉积(CVD)、原子层沉积(ALD)、分子束外延(MBE)和/或任何其它适当工艺在层200上均厚沉积牺牲层210或选择性生长牺牲层210。在一些实施例中，可以在沉积牺牲层210之前处理(例如，化学处理、热处理等)晶片层200的顶表面。在牺牲层210是蚀刻停止层的一些实施例中，如将参考图5A更详细描述的，蚀刻停止层210的厚度T2可以在例如50-200nm的范围内，或者是允许蚀刻/抛光115a命中由背侧研磨114a导致的谷以承受蚀刻/抛光115a工艺直到消耗掉所有的峰(由于背侧研磨而制成)的任何适当厚度。在牺牲层210是快速蚀刻层的一些实施例中，如将参考图5B更详细描述的，快速蚀刻层210的厚度T2可以至少为例如500nm，或者允许横向蚀刻114b从晶片的边缘进行蚀刻并允许剥离或去除晶片的任何适当厚度。然而，如根据本公开将显而易见的，牺牲层210的厚度T2可以是任何适当厚度。
在该示例性实施例中，器件质量层220包括Si、Ge、SiGe、III-V材料、石墨烯、MoS2和/或碳纳米管。在一些实施例中，层220可以包括多个多层材料，其可以用于例如纳米线晶体管配置应用。此外，取决于最终用途或目标应用，层220可以掺杂以一种或多种其它材料(例如，利用适当的n型和/或p型掺杂剂)。可以使用本文描述的任何沉积工艺(例如，CVD、ALD、MBE等)或任何其它适当的沉积工艺来执行层220的沉积106。在一些实施例中，如根据本公开将显而易见的，器件质量层220的厚度T3可以在例如300-500nm的范围内、或任何其它适当的厚度。如基于本公开可以理解的，将使用器件质量层220形成一个或多个晶体管器件，并且那些器件将被接合到主晶片以允许进行MOBS方案，如本文将更详细描述的。
取决于选择的配置，可以为牺牲层210使用任何适当的材料。在一些实施例中，为牺牲层210选择的材料可以基于层210是蚀刻停止层还是快速蚀刻层、体晶片层200的材料和/或器件质量层220的材料。例如，在Si体晶片200和Si器件质量层220的情况下，示例性蚀刻停止材料包括具有处于1-30％的范围内的C掺杂含量的Si:C，并且示例性快速蚀刻材料包括SiGe和SiGe:B。在Si体晶片200和Ge或具有大于80％的Ge含量的SiGe器件质量层220的情况下，对于层210，示例性蚀刻停止材料包括Ge或具有处于1-30％的范围内的C掺杂含量的Ge:C，并且示例性快速蚀刻材料包括GeSn和GeSn:B。在Si体晶片200和具有处于10-80％的范围内的Ge含量SiGe器件质量层220的情况下，对于层210，示例性蚀刻停止材料包括具有处于1-30％的范围内的C掺杂含量的SiGe:C，并且示例性快速蚀刻材料包括SiGe，其中Ge含量比SiGe器件质量层(可以或可以不是硼掺杂的)的Ge含量高大约10％或更高。在Si体晶片200和InGaAs器件质量层220的情况下，对于层210，示例性蚀刻停止材料包括InP，并且示例性快速蚀刻材料包括GaAs。在包括快速蚀刻层的实施例中，可以基于以比去除一个或多个周围层的材料的速率快至少2、5、10、20、50、100或200倍的速率去除快速蚀刻材料的能力，来选择该快速蚀刻材料。无论层是蚀刻停止层还是快速蚀刻层，对牺牲层210的材料的许多变化根据本公开将是显而易见的。
图2A’示出了根据实施例的另一个示例性多层衬底。在该示例性实施例中，体晶片200和器件质量层220与参考图2A的示例性结构所述的相同，但它们之间包括了额外的层。如在图1的方法100中可以看出，一些实施例包括蚀刻停止层和快速蚀刻层两者，在图2A’的示例性结构中也是这种情况，其中层212是快速蚀刻层，并且层214是蚀刻停止层。前面相对于层210的相关论述同样适用于该结构。例如，参考作为快速蚀刻层的层210论述的相关厚度和材料适用于快速蚀刻层212(具有厚度T4)。此外，参考作为蚀刻停止层的层210论述的相关厚度和材料适用于蚀刻停止层214(具有厚度T6)。在图2A’中还可以看出，层205夹在快速蚀刻层212和蚀刻停止层214之间。如根据本公开将显而易见的，可以包括层205作为过渡层，过渡层辅助蚀刻和去除层212和/或辅助对蚀刻停止层214执行的蚀刻/抛光。在一些实施例中，例如，层205可以包括与体晶片200相同的材料，或者层205可以包括与层220相同的材料。此外，在一些实施例中，取决于最终用途或目标应用，层205可以具有例如50-300nm的范围内的厚度T5或任何其它适当厚度。注意，可以使用本文描述的任何沉积工艺(例如，CVD、ALD、MBE等)或任何其它适当的沉积工艺来执行层212、205、214和220中的任何层的沉积。
根据实施例，图1的方法100继续，使用图2A的示例性多层衬底执行108前段处理以形成图2B中所示的所得示例下结构。如在图2B中可以看出，在前段处理108之后，向鳍状物222中形成器件质量层220，沉积浅沟槽隔离(STI)材料230并使其凹陷，并且在鳍状物222上形成栅极240以界定沟道区(其中，源极/漏极(S/D)区与沟道区相邻)。可能已经使用诸如湿法或干法蚀刻工艺的任何适当工艺执行鳍状物222的形成。可以将鳍状物222形成为具有变化的宽度和高度。例如，在一些实例中，鳍状物的高度(Y方向上的尺寸)与宽度(X方向上的尺寸)之比(h/w)可以大于1，例如1.5到3。注意，为了容易例示，鳍状物222之间形成的沟槽和鳍状物222在该示例性结构中被示为具有相同的宽度和深度/高度；然而，本公开并非旨在受此限制。还需注意，尽管在示例性结构中示出了三个鳍状物222，但取决于最终用途或目标应用，可以形成任何数量的鳍状物，例如一个、两个、十个、几百个、几千个、几百万个等等。还要注意，尽管器件质量层220的一部分被形成到鳍状物222中，但层的最大厚度仍然与图2A中所示的沉积层220的初始厚度相同(或大致相同)(其中，厚度可以是从层220的底部到鳍状物222的顶部测量的)。
在图2B的示例性结构中，在从器件质量层220形成的鳍状物222之间存在STI材料230。在一些实施例中，STI材料230的沉积可以包括本文描述的任何沉积工艺(例如，CVD、ALD、MBE等)或任何其它适当的沉积工艺。STI材料230可以包括任何适当的绝缘材料，例如一种或多种电介质、氧化物(例如，二氧化硅)、或氮化物(例如，氮化硅)材料。在一些实施例中，可以基于鳍状物222的材料选择STI材料230。例如，在Si器件质量层220的情况下，STI材料220可以是二氧化硅或氮化硅。如在图2B的结构中还可以看出，栅极240形成在鳍状物222上。在一些实施例中，栅极240的形成可以包括栅极优先流程(也称为预先高k栅极)。在一些实施例中，可以在栅极最后流程(也称为替换金属栅极(RMG))中形成栅极。在这种栅极最后处理中，该过程包括虚设栅极氧化物沉积、虚设栅极电极(例如，多晶Si)沉积和图案化硬掩模沉积。额外的处理可以包括图案化虚设栅极以及沉积/蚀刻间隔体材料。在这种处理之后，该方法可以继续进行绝缘体沉积、平坦化、以及然后的虚设栅极电极和栅极氧化物去除，以暴露晶体管的沟道区。在打开沟道区之后，可以分别利用例如高k电介质和替换金属栅极来替换虚设栅极氧化物和电极。
在该示例性实施例中，栅极包括栅极电极240和形成于栅极电极240正下方的栅极电介质(为了容易例示而未示出)。栅极电介质可以是例如任何适当的氧化物，例如二氧化硅或高k栅极电介质材料。例如，高k栅极电介质材料的示例包括氧化铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以对栅极电介质层执行退火工艺，以在使用高k材料时提高其质量。栅极电极240可以包括宽范围的材料，例如多晶硅、氮化硅、碳化硅、或各种适当的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或氮化钽(TaN)。可以与栅极相邻地形成间隔体和/或可以在栅极上形成硬掩模，例如，以辅助替换栅极处理和/或在后续处理期间保护栅极。
在该示例性实施例中，前段处理108继续进行源极/漏极(S/D)处理，其包括去除鳍状物222的至少一部分，以及利用用于最终S/D区224的替换材料替换该部分，以形成图2C的示例性所得结构。基于图2C可以理解，在该示例性实施例中，鳍状物222的处于STI层230上方的S/D区被去除并替换，以形成包括任选的背侧蚀刻停止层223和任选的前侧接触电阻减小层225的替换S/D区224。结果，在图2C中所示的S/D区截面中，仅所形成的初始鳍状物222的子鳍状物部分221保留。在一些实施例中，替换S/D区224(在该示例性实施例中，为替换鳍状物)可以被形成为具有任何适当尺寸和形状，例如与初始鳍状物222的在例如STI材料区230上方露出的部分类似的尺寸和形状。在一些实施例中，如基于本公开可以理解的，可以使用任何适当的技术来去除并替换S/D区，例如，使用掩蔽、蚀刻和/或沉积工艺。在一些实施例中，替换S/D 224可以包括任何适当材料，例如任何适当的半导体材料(例如，IV族或III-V族半导体材料)。此外，在一些实施例中，例如，替换S/D材料224可以或可以不包括任何适当的n型和/或p型掺杂剂。
如图2C中所示，在该示例性实施例中，S/D区包括任选的背侧蚀刻停止层223。由于背侧接触电阻减小技术包括形成背侧接触沟槽，所以可能希望控制这种背侧接触沟槽的深度，以使得所使用的蚀刻工艺不去除(或最小限度地去除)例如替换S/D材料224。于是，在一些实施例中，可能希望的是例如在形成主要的S/D区224材料之前，首先形成背侧蚀刻停止层223。这可以通过将背侧蚀刻停止层形成为具有如下厚度(Y方向的尺寸)的薄层来实现：在0.5到10nm的范围内(例如，1到5nm)的厚度，或根据本公开将显而易见的任何其它适当厚度或厚度范围。在一些实施例中，在存在时，背侧蚀刻停止层223可以包括任何适当材料，例如富碳或碳掺杂材料。例如，在S/D区224包括p型掺杂的IV族材料(例如，磷掺杂的硅(Si:P))的示例性实施例中，背侧蚀刻停止层223可以包括磷和碳掺杂的硅(Si:P:C)，其中碳掺杂剂浓度至少为每立方cm 1E17、1E18、1E19或1E20原子，或根据本公开将显而易见的任何其它适当含量。在S/D区224包括n型掺杂的IV族材料(例如，硼掺杂的硅锗(SiGe))的另一示例性实施例中，背侧蚀刻停止层223可以包括硼和碳掺杂的硅锗(SiGe:B:C)，其中碳掺杂剂浓度至少为每立方cm 1E17、1E18、1E19或1E20原子，或根据本公开将显而易见的任何其它适当含量。此外，如基于本公开可以理解的，可以将背侧蚀刻停止层223的形成用作p型和/或n型S/D材料224的发起层。在一些实施例中，背侧蚀刻停止层223可以是不同的层，或者可以是S/D区224中的包括在从层223过渡到例如区域224时使一种或多种材料(例如，碳)的含量分级变化(例如，增大和/或减小)的一部分。用于与S/D区224的背侧进行接触的背侧接触沟槽蚀刻可以包括与背侧蚀刻停止层223(例如，可以是富碳层)的相对蚀刻速率相比至少为2:1、3:1、4:1、5:1、10:1、20:1或50:1的蚀刻选择性。如前所述，在一些实施例中，背侧蚀刻停止层223不需要存在，并且因而层223是任选的。例如，在形成III-V n-MOS晶体管的情况下，S/D材料224可以包括为背侧接触沟槽蚀刻(例如，在将诸如氢氧化铵或氢氧化钾的蚀刻剂用于从背侧最终穿透到S/D区材料时)提供适当的相对蚀刻选择性速率的材料(例如，砷化铟(InAs))。
同样如图2C中所示，在该示例性实施例中，S/D区包括任选的前侧接触电阻减小层225。在一些实施例中，这种接触电阻减小层225可以形成于S/D区的前侧部分上以辅助例如欧姆接触。在一些实施例中，前侧接触电阻减小层225可以包括任何适当材料，例如IV族和/或III-V族材料、或根据本公开将显而易见的任何其它适当材料。在存在前侧接触电阻减小层225的一些实施例中，它可以包括退化掺杂材料，例如包括至少每立方cm 1E19、1E20、5E20或1E21原子的n型和/或p型掺杂剂浓度、或一些其它适当最小阈值掺杂剂浓度，以辅助欧姆接触。在一些实施例中，前侧接触电阻减小层225可以包括与其相应的S/D区224相似的材料。在一些这种实施例中，相对于使用前侧接触电阻减小层或部分225的S/D区224，前侧接触电阻减小层或部分225的材料组分可以与该S/D区224的材料组分不同。例如，在SiGeS/D区的示例性情况下，用于该SiGe S/D区的前侧接触电阻减小层或部分也可以包括SiGe，但Ge在SiGe材料中的百分比相对增大。此外，在InGaAs S/D区的示例情况下，用于该InGaAsS/D区的前侧接触电阻减小层或部分也可以包括InGaAs，但In在InGaAs材料中的百分比相对增大。
为了提供更具体的示例，出于例示的目的，在包括具有每立方cm 3E20个B原子的SiGe:B S/D区的Si沟道p-MOS的实施例中，用于S/D区的前侧接触电阻减小层或部分可以包括例如具有每立方cm 5E20个B原子的SiGe:B或者具有每立方cm 5E20个B原子的Ge。在另一种示例性情况下，在包括具有每立方cm 5E20个P原子的Si:P S/D区的Si沟道n-MOS的实施例中，用于S/D区的前侧接触电阻减小层或部分可以包括具有每立方cm 1E21个P原子的Si:P。需注意，在一些实施例中，在存在时，前侧接触电阻减小层225可以是不同的层或可以是S/D区224中的例如使一种或多种材料或材料浓度从S/D区224到前侧接触电阻减小部分225分级变化(例如，增大和/或减小)的部分。例如，在形成S/D区224时，沉积工艺的最终部分可以包括以稳定或突变方式增大掺杂浓度。在一些实施例中，前侧接触电阻减小层225可以包括比为其提供接触电阻减小的S/D区224的掺杂剂浓度大了至少每立方cm 1E17到1E21个原子(例如，至少每立方cm 1E20个原子)的掺杂浓度(例如，任何适当的n型或p型掺杂剂)、或者根据本公开将显而易见的一些其它适当相对量。
需注意，可以使用任何额外或替代的适当前段处理108，并且在其它实施例中，图2C的具体结构的变化是可能的，如根据本公开将显而易见的。例如，在一些实施例中，图2B的结构的鳍状物222中的一个或多个不需要被去除并由另一种半导体材料替代，从而例如在最终结构中使用原生鳍状物。在另一个示例性实施例中，对于具有平面配置的晶体管器件而言，STI材料230可能未被凹陷以暴露鳍状物222，导致STI材料230与鳍状物222的顶部平齐。还要指出，前段处理也称为前段制程(FEOL)，并且一般包括直到(但不包括)沉积金属互连层的过程。如前所述，前段处理可以包括形成包括以下中的任一个的一个或多个晶体管器件：场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道FET(TFET)、平面配置、双栅极配置、鳍状物配置(例如，FinFET、三栅极)和/或纳米线(或纳米带或栅极全包围)配置(具有任何数量的纳米线)。此外，所形成的器件可以包括p型晶体管器件(例如，p-MOS或p-TFET)和/或n型晶体管器件(例如，n-MOS或n-TFET)。此外，该器件可以包括互补MOS(CMOS)或互补TFET(CTFET)或量子器件(很少至单个电子)。根据本公开，许多变型和配置将显而易见。
根据实施例，图1的方法100继续使用图2C的示例性结构执行110后段处理以形成图2D中所示的所得示例性IC结构20(本文中称为转移晶片)。基于本公开可以理解，这种后段处理110仍然是在转移晶片20的前侧上执行的。后段处理110主要包括形成一个或多个金属接触部260、金属线(和/或金属过孔)270和绝缘体层250。可以使用任何适当工艺为S/D区和栅极形成接触部260，所述工艺例如在相应区域之上的绝缘体材料中形成接触沟槽并在沟槽中沉积金属或金属合金或(或其它适当的导电材料)。在一些实施例中，接触部形成可以包括例如硅化、锗化或退火工艺。接触部260的材料可以包括铝或钨，尽管可以使用任何适当的导电金属或合金，例如银、镍-铂或镍-铝。在一些实施例中，取决于最终用途或目标应用，接触部260可以包括电阻减小金属和接触插塞金属、或者仅包括接触插塞。示例性接触电阻减小金属包括银、镍、铝、钛、金、金-锗、镍-铂或镍铝和/或其它这种电阻减小金属或合金。取决于最终用途或目标应用，接触插塞金属可以包括例如铝、银、镍、铂、钛或钨、或其合金，尽管可以使用任何适当的导电接触金属或合金。在一些实施例中，如果需要，源极/漏极接触区中可以存在额外的层，例如粘附层(例如，氮化钛)和/或衬垫或阻挡层(例如，氮化钛)。
在该示例性实施例中，金属化线/层270可以使用任何适当的工艺形成，并且可以由诸如铜或铝的任何适当材料形成。在该示例性实施例中，为了容易例示，仅示出了一条金属线/层270；然而，可以形成任何数量的后段层。绝缘体250可以使用任何适当的工艺形成并且可以由诸如电介质材料的任何适当材料形成。在一些实施例中，如根据本公开将显而易见的，可以执行额外和/或替代的后段处理。注意，后段处理也称为后段制程(BEOL)，其中利用线路将个体器件(例如，晶体管、电容器、电阻器等)互连。
根据实施例，图1的方法100继续进行反转112转移晶片20以如图3所示被接合，并将反转的转移晶片20接合到主晶片30，以形成图4所示的所得示例性结构。可以理解，转移晶片结构20与图2D所示的是相同结构，其中如本文各处所述，一个或多个晶体管器件形成在多层衬底上。可以使用任何适当的技术，例如使用加热、压力和/或力的任何组合来执行接合工艺，以将结构20物理连接到结构30。在一些情况下，绝缘体/氧化物层250和350可以接合在一起，例如如图4所示。在一些情况下，金属线270和370可以接合在一起，例如如图4所示。尽管图4中所示的示例性所得结构将金属线270和370示为独立的线，但在一些情况下可以将它们融合成一条线。图4’示出了在执行反转和接合112之后的示例性所得结构，其中要接合的转移晶片是使用图2A’的示例性多层衬底形成的。回想这种示例性多层衬底在体晶片200和器件质量层220之间包括快速蚀刻层212和蚀刻停止层214两者(以及过渡层205)。
在一些实施例中，在将转移晶片接合到主晶片30之前，主晶片30可以包括其自己的晶体管器件。这种一个或多个晶体管器件包括如下中的任何晶体管器件：场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道FET(TFET)、平面晶体管配置、双栅极晶体管配置、鳍状物式晶体管配置(例如，FinFET、三栅极)、竖直沟道晶体管配置和/或纳米线(或纳米带或栅极全包围)晶体管配置(具有任何数量的纳米线)。此外，所形成的器件可以包括p型晶体管器件(例如，p-MOS或p-TFET)和/或n型晶体管器件(例如，n-MOS或n-TFET)。此外，该器件可以包括互补MOS(CMOS)或互补TFET(CTFET)或量子器件(很少至单个电子)。在接合之前，初始包括在主晶片和转移晶片中的材料或器件类型可以类似，或者它们可以不同。在示例性实施例中，可能希望在主晶片30上制造n-MOS晶体管(例如，包括InGaAs纳米线的n-MOS晶体管)，而转移晶片20可以包括p-MOS晶体管(例如，Ge三栅极鳍状物p-MOS晶体管)。在这种示例性实施例中，可以使用额外的转移晶片接合例如石墨烯平面量子(例如，很少至单个电子)晶体管器件。许多晶体管器件材料组合、器件几何形状以及器件类型变化和配置根据本公开将显而易见。在一些实施例中，主晶片可以是机械支撑并且没有有源电子功能，因为其可以被从最终产品中去除。因此，主晶片可以包括非半导体材料，略举数例，例如氧化硅或氮化硅或其它难熔物(例如，氧化铝或氧化钇)。在另一个实施例中，主晶片可以是具有用以抵抗例如化学侵蚀的碳化硅涂层的石墨盘。
根据一些实施例，图1的方法100继续，在牺牲层210是蚀刻停止层的情况下经由背侧研磨114a和蚀刻/抛光115a工艺去除转移晶片20的体晶片层200，或者在牺牲层210为快速蚀刻层的情况下经由横向蚀刻114b去除转移晶片20的体晶片层200。可以理解的是，体晶片层200和300会比图4的结构中的其它层明显更厚(例如，在一些情况下，至少厚大约1000倍)，并且去除体晶片层200会显著减小整个结构的厚度，从而能够实施竖直集成方案。根据实施例，在图4的示例性结构中的牺牲层210是蚀刻停止层的配置中，去除体晶片层200可以包括初始对体晶片层200执行背侧研磨114a以形成图5A的所得示例性结构。可以使用任何适当技术执行背侧研磨114a，并且在一些情况下，例如由于晶片内工艺研磨厚度均匀性约束，可以在能实践的程度上尽可能接近有源晶体管(例如，接近器件质量层220)地执行背侧研磨。在图5A中可以看出，在已经执行研磨114a之后，所得结构会典型包括体晶片层200的粗糙背侧表面201。在已经执行背侧研磨114a以将体晶片材料去除到接近或非常接近蚀刻停止层210的点之后，方法100可以继续：通过执行蚀刻和/或抛光工艺115a以去除体晶片层200的剩余部分。
例如，基于蚀刻停止层210的材料和/或厚度(以及任选地基于诸如器件质量层220的其它层的材料/厚度)，可以使用任何适当工艺执行蚀刻/抛光115a。在一些实施例中，蚀刻/抛光115a将去除蚀刻停止层210的整体，留下例如图5B中所示的示例性结构。在其它实施例中，蚀刻/抛光115a可以仅部分去除蚀刻停止层210，并且因而层的材料中的一些可以保留在器件质量层220的背侧上。在一些这种实施例中，层210的剩余材料可能不会存在于层220背侧的所有位置，因为在一些区域中它可能被完全去除，并且在其它区域中仅被部分去除。在体晶片层200为Si的实施例中，用于蚀刻/抛光115a的示例性蚀刻剂包括氢氧化铵。例如，在体晶片层200为Si的情况下，示例性蚀刻停止材料为具有1到30％的范围内的C浓度的碳掺杂的Si(Si:C)。用于层210的很多不同蚀刻停止材料根据公开将显而易见。
在图4的示例性结构中的牺牲层210为快速蚀刻层的配置中，根据实施例，方法100可以通过横向蚀刻114b快速蚀刻层210而从反转和接合过程112继续，以释放体晶片层200。可以使用任何适当的工艺执行横向蚀刻114b，并且在该示例性实施例中，包括从结构的一侧执行湿法蚀刻，以去除快速蚀刻层210，由此使得能够对体晶片层200进行清洁的释放/剥离。在一些实施例中，横向蚀刻114b将去除快速蚀刻层210的整体，留下例如图5B中所示的示例性结构。在其它实施例中，横向蚀刻114b可以仅部分去除快速蚀刻层210，并且因而层的材料中的一些可以保留在器件质量层220的背侧上。在一些这种实施例中，层210的剩余材料可能不会存在于层220背侧的所有位置，因为在一些区域中它可能被完全去除，并且在其它区域中仅被部分去除。在任何情况下，为牺牲层210使用快速蚀刻层可以提供如下益处：允许对体晶片200进行清洁的剥离，由此保留晶片用于例如其它将来用途。在器件质量层220是Si并且要去除的转移体晶片200也是Si的实施例中，示例性快速蚀刻层210为SiGe或SiGe:B，并且用于横向蚀刻114b的示例性蚀刻剂为包含浓硫酸或硝酸的过氧化物。在器件质量层220为Ge或Ge含量大于80％的SiGe并且要去除的转移晶片层200是Si的实施例中，示例性快速蚀刻层210为GeSn或GeSn:B，并且用于横向蚀刻114b的示例性蚀刻剂为缓冲稀释硝酸或硫酸。在器件质量层220为具有10-80％的Ge含量的SiGe并且要去除的转移晶片层200为Si的实施例中，示例性快速蚀刻层210是SiGe，其中Ge含量比器件质量层的Ge含量大了大约10％或更大，并且示例性蚀刻剂为包含浓硫酸或硝酸的过氧化物。在器件质量层220为InGaAs的实施例中，示例性快速蚀刻层210为GaAs，并且用于横向蚀刻114b的示例性蚀刻剂包括强碱，例如氢氧化钾或氢氧化钠。用于层210的很多不同快速蚀刻材料根据公开将显而易见。
在图4’中所示的示例性实施例中，回想转移晶片包括多层衬底，其包括快速蚀刻层212和蚀刻停止层214两者。在这种示例性实施例中，体晶片层200的去除可以包括如前所述的执行横向蚀刻114b，以部分或完全去除快速蚀刻层212并允许清洁地释放/剥离体晶片层200。图5A’中示出了在执行横向蚀刻114b之后的示例性所得结构(其中，快速蚀刻层212被完全去除)。该方法然后继续如前所述的执行蚀刻/抛光115a，以完全去除过渡层205并部分或完全去除蚀刻停止层214。图5B中示出了在执行蚀刻/抛光115a之后的示例性所得结构(其中，蚀刻停止层214被完全去除)。
根据本公开的实施例，方法100继续执行116额外的后段处理(其可以被称为背侧后段(BBE)处理，因为其是在器件层的相对于转移晶片的背侧上)，以形成图6的示例性结构。在图6的示例性结构中可以看出，在执行背侧显露之后，可以在添加到主晶片30的结构20的背侧上执行额外的后段处理116。在该示例性实施例中，这种背侧显露包括去除器件层200的除了子鳍状物部分221之外的器件层剩余部分，形成背侧接触绝缘体280，以及形成背侧接触沟槽，以与S/D区224的背侧进行接触。在存在背侧蚀刻停止层223的实施例中(例如，在图6的示例性结构的情况下)，那些层223可以辅助背侧接触沟槽蚀刻工艺，因为那些层223可以为蚀刻工艺提供停止点。在一些实施例中，可以使用单一蚀刻工艺来去除STI 230材料和器件层和/或子鳍状物221材料，以获得对例如S/D区的背侧的触及。而在其它实施例中，可以使用多种蚀刻工艺来获得对例如S/D区的背侧的触及。在形成背侧接触沟槽之后，在该示例性实施例中，背侧接触电阻减小技术包括背侧接触电阻减小层226。在一些实施例中，这种接触电阻减小层226可以形成于一个或多个S/D区的背侧部分上以辅助例如从背侧的欧姆接触。
在一些实施例中，背侧接触电阻减小层226可以包括任何适当材料，例如IV族和/或III-V族材料，或根据本公开将显而易见的任何其它适当材料。在一些实施例中，背侧接触电阻减小层226可以包括退化掺杂材料，例如包括至少为每立方cm 1E19、1E20、5E20或1E21个原子的n型和/或p型掺杂剂浓度、或一些其它适当最小阈值掺杂剂浓度，以辅助欧姆接触。在一些实施例中，背侧接触电阻减小层226可以包括与其相应的S/D区224相似的材料。在一些这种实施例中，相对于使用背侧接触电阻减小层226的S/D区224，背侧接触电阻减小层226的材料组分可以与S/D区224的材料组分不同。例如，在SiGe S/D区的示例性情况下，用于该SiGe S/D区的背侧接触电阻减小层也可以包括SiGe，但Ge在SiGe材料中的百分比相对增大。此外，在InGaAs S/D区的示例性情况下，用于该InGaAs S/D区的背侧接触电阻减小层或部分也可以包括InGaAs，但In在InGaAs材料中的百分比相对增大。为了提供更具体的示例，出于例示的目的，在包括具有SiGe:B S/D区(具有每立方cm 3E20个B原子)的Si沟道p-MOS的实施例中，例如，用于S/D区的背侧接触电阻减小层可以包括具有每立方cm5E20个B原子的SiGe:B，或者具有每立方cm 5E20个B原子的Ge。在另一种示例情况下，在包括具有Si:P S/D区(具有每立方cm 5E20个P原子)的Si沟道n-MOS的实施例中，针对S/D区的背侧接触电阻减小层可以包括具有每立方cm 1E21个P原子的Si:P。在一些实施例中，背侧接触电阻减小层226可以包括比为其提供接触电阻减小的S/D区224的掺杂剂浓度大了至少每立方cm 1E17到1E21个原子(例如，至少每立方cm 1E20个原子)的掺杂浓度(例如，任何适当的n型或p型掺杂剂)、或者根据本公开将显而易见的一些其它适当相对量。
在已经形成接触电阻减小层226之后，后段处理可以包括形成背侧接触层290，如图6的示例性实施例所示。例如在形成背侧接触电阻减小层226之后，可以通过在背侧接触沟槽的剩余部分中沉积背侧接触材料来形成背侧接触层或特征290。在一些实施例中，背侧接触层290的形成可以包括例如硅化、锗化或退火工艺。背侧接触层290的材料可以包括铝或钨，尽管可以使用任何适当的导电金属或合金(或其它适当的导电材料)，例如银、镍-铂或镍-铝。在一些实施例中，取决于最终用途或目标应用，背侧接触层290可以包括电阻减小金属和接触插塞金属，或者仅包括接触插塞。示例性接触电阻减小金属包括银、镍、铝、钛、金、金-锗、镍-铂或镍铝和/或其它这种电阻减小金属或合金。取决于最终用途或目标应用，接触插塞金属可以包括例如铝、银、镍、铂、钛或钨、或其合金，尽管可以使用任何适当的导电接触金属或合金。在一些实施例中，如果需要，源极/漏极背侧接触区中可以存在额外的层，例如粘附层(例如，氮化钛)和/或衬垫或阻挡层(例如，氮化钛)。
在该示例性实施例中，背侧后段处理还包括形成ILD层480和金属化层/线470。金属化层270可以使用任何适当的工艺形成，并且可以由诸如铜或铝的任何适当材料形成。在该示例性实施例中，为了例示容易，仅示出了一条金属线/层270；然而，可以形成任何数量的背侧后段(BBE)层。绝缘体480可以使用任何适当的工艺形成，并且可以由诸如电介质材料的任何适当材料形成。在一些实施例中，如根据本公开将显而易见的，可以执行额外和/或替代的背侧后段(BBE)处理。需注意，在一些实施例中，基于本公开可以理解，可以仅从前侧、仅从背侧或既从前侧又从背侧接触S/D区。还要指出，在一些实施例中，如果从例如背侧与晶体管栅极进行接触，则可以使用背侧接触电阻减小技术。在一些这种实施例中，与例如S/D区相反，背侧电阻减小技术可以包括将适用于栅极的适当材料和配置。例如，这种电阻减小技术可以尤其与纳米线或纳米带晶体管配置(例如，栅极全包围(GAA)晶体管配置)相关，其中沟道在前侧和背侧都被栅极围绕，使得这种晶体管配置适于本文所述的接触电阻减小技术和原理。
在图6中可以看出，该结构的有源器件部分(例如，包括沟道区以及源极和漏极区的部分)具有被指示为T7的厚度。在一些情况下，取决于最终用途或目标应用，厚度T7可以小于200nm、100nm、50nm或25nm、或者任何其它适当的最大厚度。回想能够受益于本文描述的MOBS集成技术集成和背侧接触电阻减小技术的各种示例性晶体管器件几何形状包括但不限于场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道FET(TFET)、平面晶体管配置、双栅极晶体管配置、鳍状物晶体管配置(例如，fin-FET、三栅极)、竖直沟道配置和纳米线(或纳米带或栅极全包围)晶体管配置。此外，可以使用该技术将p型晶体管器件(例如，p-MOS或p-TFET)和/或n型晶体管器件(例如，n-MOS或n-TFET)竖直集成。此外，可以使用该技术将互补MOS(CMOS)或互补TFET(CTFET)器件或量子器件(很少至单个电子)竖直集成。本文描述的方法100以及集成技术和结构的许多变型和配置根据本公开将显而易见。
图7A-图7M示出了根据本公开的一些实施例的在执行图1的方法100时形成的示例性IC结构的透视图。本文提供的前述相关描述同样适用于图7A-图7M的示例性结构。图7A示出了具有硬掩模条的器件质量层，该硬掩模条已经被光刻图案化并蚀刻到器件质量层上。基于本公开可以理解，器件质量层可以类似于本文前面所述的层220。因此，在一些实施例中，可以在转移晶片上形成器件质量层，转移晶片包括体晶片/衬底(例如，本文描述的体衬底/晶片200)和一个或多个层，以形成使得能够进行转移到主晶片集成以用于背侧显露目的的多层衬底，这可以用于MOBS集成方案中。在图7A中可以看出，为了容易例示，未示出该多层衬底。然而，在一些实施例中，例如，可以将器件质量层形成为具有任何适当的多层衬底配置(例如，图2A或图2A’所示且在本文各处所述的多层衬底之一)。在该示例性实施例中，器件质量层可以包括任何适当的半导体材料，例如IV族和/或III-V族材料。可以理解，所示的硬掩模条可以全部是单一宽度或多宽度，以分别形成单一宽度或多宽度的鳍状物。例如，硬掩模条可以包括任何适当材料，例如电介质材料。
根据实施例，该方法继续执行一次或多次浅沟槽凹陷(STR)蚀刻(例如，一次或多次湿法和/或干法蚀刻)，以从器件质量层形成多个鳍状物，如图7B所示。还如图所示，鳍状物被鳍状物沟槽分隔。需注意，尽管鳍状物和鳍状物沟槽具有相似尺度，但本公开并非要受此限制。例如，在一些实施例中，基于本公开可以理解，可以形成具有变化的高度(Y方向中的尺寸)和宽度(X方向中的尺寸)的鳍状物以及具有变化的高度和宽度的鳍状物沟槽。根据实施例，该方法继续进行浅沟槽隔离(STI)处理以形成图7C的示例性结构。例如，这种STI可以被处理并包括类似于本文各种所述的STI 230的材料。根据实施例，该方法继续使STI材料凹陷以形成图7D的示例性结构。可以使用任何适当的技术执行STI材料的这种凹陷。在一些实施例中，可以形成竖直隔离结构，例如，以进一步将单个鳍状物或鳍状物的组隔离(或电绝缘)。例如，在图7E的示例性结构中，这种竖直隔离结构存在并且可以被包括以通过确保相应的S/D区保持分隔开而防止一个晶体管器件的最终S/D短接另一个(例如相邻)晶体管器件的S/D。因此，可以使用任何适当的技术形成这种竖直隔离结构，并且它们可以包括任何适当材料，例如电介质、氧化物、氮化物、和/或碳化物材料。需注意，尽管竖直隔离结构(被示为黑色)比半导体鳍状物更高(Y方向上的尺寸)，但本公开并非要受此限制。该方法将继续使用图7E的示例性结构辅助例示包括竖直隔离结构的后续IC结构。然而，在一些实施例中，不需要有这种竖直隔离结构。
根据实施例，该方法继续栅极堆叠体处理以形成图7F的示例性结构。在一些实施例中，这种栅极堆叠体处理可以包括栅极优先或栅极最后工艺。例如，在栅极优先工艺中，最终栅极堆叠体(例如，包括栅极电介质和栅极)可以在该阶段形成，而在栅极最后工艺中，图7中形成的栅极堆叠体可以是虚设栅极堆叠体，其稍晚将被最终栅极堆叠体替换。还要指出，沟道区(栅极堆叠体下方的鳍状物的部分)可以采用原生衬底材料或替换材料，其中的任一者可以是未掺杂或掺杂的(例如，掺杂有任何适当的n型或p型掺杂剂)。在替换材料沟道的情况下，例如，替换材料可以被均厚沉积并接下来形成到鳍状物中，或者原生鳍状物可以被转换成STI中的沟槽，并且例如被外延重新填充。沟道材料可以包括任何适当的IV族半导体材料(例如，Si、Ge、SiGe)或III-V族半导体材料(例如，InGaAs、GaAs、InGaSb、InP)、或根据本公开将显而易见的任何其它适当材料。需注意，在包括n沟道和p沟道晶体管两者的IC结构的情况下，用于这两种晶体管的沟道材料可以相同或不同。
根据实施例，该方法继续S/D处理以形成图7G的示例性结构。在该示例性实施例中，通过掩蔽、蚀刻和沉积替换材料的工艺替换鳍状物的S/D区，可以一次针对一种极性执行该工艺(例如，n型和p型S/D区之一，然后是n型和p型S/D区的另一个)。如本文所述，替换S/D区可以开始于背侧蚀刻停止层，以在背侧S/D接触沟槽形成期间辅助良好控制的蚀刻深度。同样如上述，这种蚀刻停止层(图7G的示例性结构中未示出)可以包括富碳Si:P:C和/或SiGe:B:C材料的薄(例如，1-5nm)层，其可以用作p型和/或n型S/D沉积的初始层。在S/D处理期间，有源沟道区受到例如栅极堆叠体的保护。S/D区还可以均包括图7G所示的前侧电阻减小部分，其可以被处理并包括类似于例如本文各处所述的前侧电阻减小层/部分225的材料。需注意，如根据本公开将显而易见的，仅仅出于例示的目的，较亮的S/D区被标记为n型或n-MOS S/D区，而较暗的S/D区被标记为p型或p-MOS S/D区，以便能够展示本文描述的技术可以用于p型和n型器件两者，并且甚至能够用于互补(例如，CMOS)器件。
根据实施例，该方法继续形成图7H的示例性结构中所示的接触部和/或过孔。在一些实施例中，这种处理可以包括沉积前侧接触绝缘体，对该结构进行平面化/抛光，形成接触/过孔沟槽，以及沉积接触/过孔材料(例如，金属或金属合金材料)。需注意，并非每个S/D区都需要有来自前侧(顶部，如图7H所示)的接触部。还要指出，过孔中的一些被制作得很深，例如穿透到结构的背侧，以允许例如通过器件层的互连。在一些实施例中，该方法继续进行后段金属化处理，以形成一个或多个金属化层。如本文各处所述，在已经将转移晶片处理成期望结构之后，可以将该转移晶片(可以被称为器件晶片，因为其包括一个或多个晶体管器件)反转并接合到主(或载体)晶片。图7I中示出了在已经执行反转和接合之后的所得结构，其中在主晶片的衬底和晶体管器件层之间有一层或多层金属化(在该示例性实施例中，具体为两层)。
根据实施例，该方法继续执行背侧显露，沉积背侧接触绝缘体，以及形成背侧接触沟槽，以形成图7J的示例性结构。在一些实施例中，如本文各处所述，可以使用任何适当技术，例如使用过孔研磨、蚀刻和/或CMP来执行背侧显露处理。在背侧显露到达例如浅沟槽隔离层之后，可以沉积背侧接触绝缘体层，其可以包括例如任何适当的电介质材料。然后，如图7J所示，可以使用诸如一种或多种湿法和/或干法蚀刻工艺的任何适当的技术形成背侧接触沟槽。回想到包括背侧蚀刻停止层可以通过允许沟槽处理停止于例如适当层级而辅助形成背侧接触沟槽。需注意，指示了深的过孔，因为它们可以用于与晶体管器件下方的金属化层(例如，在晶体管的前侧上)进行接触。
在一些实施例中，p区域(例如，对于p-MOS)和n区域(例如，对于n-MOS)可以位于例如相同的背侧接触沟槽中。在一些这种实施例中，可以使用掩蔽来确保背侧接触电阻减小处理发生于正确极性上。例如，如图7K所示，已经使用硬掩模材料掩蔽了背侧接触沟槽中的p-MOS S/D，其可以使用任何适当技术形成并可以包括例如任何适当电介质材料。在已经掩蔽了p-MOS S/D之后，如图7K所示地沉积用于n-MOS S/D的背侧接触电阻减小层，其可以被处理并包括类似于例如本文各处所述的背侧电阻减小层226的材料。例如，由于该背侧电阻减小层用于n-MOS S/D，在图7K的示例性结构中，它可以包括非常重的(例如，大于每立方cm5E20个原子)n型掺杂材料，以促成例如与n型S/D区的欧姆接触。可以通过去除那些区域之上的硬掩模并在n-MOS S/D之上形成硬掩模来针对用于p-MOS S/D的背侧电阻减小层重复该过程，以形成例如图7L的示例性结构。在已经掩蔽了n-MOS S/D之后，如图7L所示地沉积用于p-MOS S/D的背侧电阻减小层，其可以被处理并包括类似于例如本文各处所述的背侧电阻减小层226的材料。例如，由于背侧电阻减小层用于p-MOS S/D，在图7L的示例性结构中，它可以包括非常重的(例如，大于每立方cm 5E20个原子)p型掺杂材料，以促成例如与p型S/D区的欧姆接触。
根据实施例，该方法继续从图7L的示例性IC结构中去除硬掩模，并在背侧接触沟槽位置中形成背侧接触部，以形成图7M的示例性结构。在一些这种实施例中，背侧接触部可以被处理并包括类似于本文各种所述的背侧接触部290的材料。例如，在一些实施例中，可以使用硅化物/锗化物和任选的扩散载体利用金属或金属合金填充沟槽。需注意，可以从前侧和后侧向相同S/D进行接触，但在一些实施例中，从一者或另一者进行接触。背侧后段处理(可以被称为BBE处理)然后可以包括按需要形成尽可能多的金属化层/线。许多变型和配置根据本公开将显而易见。
示例性系统
图8示出了根据示例性实施例的利用本文所公开的技术形成的集成电路结构或器件所实施的计算系统1000。可以看出，计算系统1000容纳母板1002。母板1002可以包括许多部件，包括但不限于处理器1004和至少一个通信芯片1006，其中每者可以物理和电耦合到母板1002或通过其它方式集成于其中。将要认识到，母板1002可以是例如任何印刷电路板，无论是主板、安装于主板上的子板或仅仅系统1000的板等。
取决于其应用，计算系统1000可以包括可以或可以不物理和电耦合到母板1002的一个或多个其它部件。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、压缩磁盘(CD)、数字多用盘(DVD)等)。计算系统1000中包括的任何部件可以包括使用根据示例性实施例的公开技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的一部分或者通过其它方式集成于其中)。
通信芯片1006能够实现用于向和从计算系统1000传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质通过使用经调制的电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片1006可以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其它的较长距离无线通信。
计算系统1000的处理器1004包括封装于处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，其是利用使用如本文各处所述的公开技术形成的一个或多个集成电路结构或器件而实施的。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
通信芯片1006也可以包括封装于通信芯片1006内的集成电路管芯。根据一些这种示例性实施例，通信芯片的集成电路管芯包括使用如本文各处所述的公开技术形成的一个或多个集成电路结构或器件。如根据本公开将显而易见的，注意，可以将多标准无线能力直接集成到处理器1004中(例如，其中将任何芯片1006的功能集成到处理器1004中，而不是具有独立的通信芯片)。进一步要指出，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片组可以具有集成于其中的多种功能。
在各种实施方式中，计算装置1000可以是膝上型电脑、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频录像机、或者处理数据或采用使用如本文各处所述的公开技术形成的一个或多个集成电路结构或器件的任何其它电子装置。
其它示例性实施例
以下示例涉及其它实施例，根据这些示例，许多排列和配置将显而易见。
示例1是一种集成电路(IC)，包括：衬底；晶体管，其所述衬底上方并且包括单晶半导体材料层；处于所述晶体管下方并在所述晶体管和所述衬底之间的至少一个金属化层；以及所述晶体管上方的至少一个金属化层。所述晶体管包括：栅极；所述栅极上方的沟道；以及与所述沟道相邻的源极和漏极(S/D)区，其中所述源极区包括第一掺杂剂浓度，并且其中所述漏极区包括第二掺杂剂浓度；所述S/D区中的至少一个上方的接触层；以及所述接触层和所述S/D区中的所述至少一个之间的接触电阻减小层，其中所述接触电阻减小层包括浓度比第一和第二掺杂剂浓度中的每者大了至少每立方厘米(cm)1E20个原子的第三掺杂剂浓度。
示例2包括示例1所述的主题，其中，所述单晶半导体材料层包括少于每平方cm1E8个位错或晶界缺陷。
示例3包括示例1-2的任一个所述的主题，其中，所述单晶半导体材料层包括IV族半导体材料和III-V族半导体材料中的至少一种。
示例4包括示例1-3的任一个所述的主题，其中，所述晶体管还包括处于所述栅极和所述沟道之间的栅极电介质层。
示例5包括示例1-4的任一个所述的主题，其中，所述S/D区包括n型掺杂剂和p型掺杂剂中的一种。
示例6包括示例1-5的任一项所述的主题，其中，第一和第二掺杂剂浓度大致等于或小于每立方cm 5E20个原子。
示例7包括示例1-6的任一个所述的主题，其中，所述接触层包括金属和金属合金材料中的一种。
示例8包括示例1-7的任一个所述的主题，其中，所述接触电阻减小层包括IV族半导体材料和III-V族半导体材料中的至少一种。
示例9包括示例1-8的任一项所述的主题，其中，所述接触电阻减小层包括所述S/D区中包括的复合材料，但所述复合材料的至少一种成分的浓度更大。
示例10包括示例1-9的任一个所述的主题，其中，所述接触电阻减小层包括n型和p型掺杂剂中的至少一种。
示例11包括示例1-10的任一项所述的主题，其中，所述第三掺杂剂浓度大致等于或大于每立方cm 5E20个原子。
示例12包括示例1-11的任一项所述的主题，其中，所述第三掺杂剂浓度比所述第一和第二掺杂剂浓度中的每者大了至少每立方cm 3E20个原子。
示例13包括示例1-12的任一项所述的主题，还包括处于所述接触电阻减小层和所述S/D区中的所述至少一个之间的碳掺杂层。
示例14包括示例1-13的任一个所述的主题，其中，所述晶体管包括平面配置、鳍状物配置和纳米线配置中的一种。
示例15包括示例1-14的任一项所述的主题，其中，所述晶体管是p沟道金属氧化物半导体场效应晶体管(p-MOS)和n沟道金属氧化物半导体场效应晶体管(n-MOS)中的一种。
示例16是一种互补金属氧化物半导体(CMOS)器件，包括示例1-15的任一项所述的主题。
示例17是一种计算系统，包括示例1-16的任一项所述的主题。
示例18是一种集成电路(IC)，包括：衬底；所述衬底上方的多个晶体管；至少一个金属化层，其在所述多个晶体管下方并在所述多个晶体管和所述衬底之间；以及所述多个晶体管上方的至少一个金属化层。所述多个晶体管中的每个晶体管包括：栅极；所述栅极上方的沟道；以及与所述沟道相邻的源极和漏极(S/D)区，其中所述源极区包括第一掺杂剂浓度，并且其中所述漏极区包括第二掺杂剂浓度；在每个S/D区上方和下方中的至少一者的接触层；以及每个接触层和每个S/D区之间的接触电阻减小层，其中所述接触电阻减小层包括浓度比第一和第二掺杂剂浓度中的每者大了至少每立方厘米(cm)1E19个原子的第三掺杂剂浓度。
示例19包括示例18所述的主题，其中，所述多个晶体管中的至少一个是n沟道晶体管，并且其中，所述多个晶体管中的至少一个是p沟道晶体管。
示例20包括示例18-19的任一项所述的主题，其中，所述接触层既在至少一个S/D区上方又在至少一个S/D区下方。
示例21包括示例18-20的任一个所述的主题，其中，所述沟道包括IV族半导体材料和III-V族半导体材料中的至少一种。
示例22包括示例18-21的任一个所述的主题，其中，每个晶体管还包括处于所述栅极和所述沟道之间的栅极电介质层。
示例23包括示例18-22的任一个所述的主题，其中，每个S/D区包括n型掺杂剂和p型掺杂剂中的一种。
示例24包括示例18-23的任一项所述的主题，其中，第一和第二掺杂剂浓度大致等于或小于每立方cm 5E20个原子。
示例25包括示例18-24的任一个所述的主题，其中，每个接触层包括金属和金属合金材料中的一种。
示例26包括示例18-25的任一个所述的主题，其中，每个接触电阻减小层包括IV族半导体材料和III-V族半导体材料中的至少一种。
示例27包括示例18-26的任一项所述的主题，其中，至少一个接触电阻减小层包括对应S/D区中包括的复合材料，但所述复合材料的至少一种成分的浓度更大。
示例28包括示例18-27的任一个所述的主题，其中，每个接触电阻减小层包括n型掺杂剂和p型掺杂剂中的一种。
示例29包括示例18-28的任一项所述的主题，其中，所述第三掺杂剂浓度大致等于或大于每立方cm 5E20个原子。
示例30包括示例18-29的任一项所述的主题，其中，所述第三掺杂剂浓度比所述第一和第二掺杂剂浓度中的每者大了至少每立方cm 3E20个原子。
示例31包括示例18-30的任一项所述的主题，还包括至少一个接触电阻减小层和对应S/D区之间的碳掺杂层。
示例32包括示例18-31的任一个所述的主题，其中，每个晶体管包括平面配置、鳍状物配置和纳米线配置中的一种。
示例33包括示例1-14的任一项所述的主题，其中，每个晶体管是p沟道金属氧化物半导体场效应晶体管(p-MOS)和n沟道金属氧化物半导体场效应晶体管(n-MOS)中的一种。
示例34是一种互补金属氧化物半导体(CMOS)器件，包括示例18-33的任一项所述的主题。
示例35是一种计算系统，包括示例18-34的任一项所述的主题。
示例36是一种形成集成电路的方法，所述方法包括：提供第一衬底；在所述第一衬底上沉积牺牲层；在所述牺牲层上形成单晶半导体材料层；形成包括所述半导体材料层的晶体管，所述晶体管包括栅极、所述栅极下方的沟道、以及与所述沟道相邻的源极和漏极(S/D)区；将所述第一晶体管的金属化层接合到第二衬底的金属化层；去除所述牺牲层以从所述第一晶体管去除所述第一衬底；形成接触沟槽以触及所述S/D区的与所述第二衬底相对的一侧；在所述S/D区的与所述第二衬底相对的一侧上形成接触电阻减小层，其中所述接触电阻减小层包括浓度比所述S/D区中的任一者的掺杂剂浓度大了至少每立方厘米(cm)1E20个原子的掺杂剂浓度；以及在所述接触沟槽中形成接触层。
示例37包括示例36所述的主题，其中，所述牺牲层是蚀刻停止层，并且其中，至少部分地去除所述牺牲层包括研磨所述第一衬底到接近所述蚀刻停止层，接着进行用于去除所述第一衬底材料的剩余部分的蚀刻和抛光工艺中的至少一种。
示例38包括示例36所述的主题，其中，所述牺牲层是快速蚀刻层，并且其中，至少部分地去除所述牺牲层包括横向蚀刻所述快速蚀刻层以允许剥离所述第一衬底。
示例39包括示例36所述的主题，其中，所述牺牲层是包括快速蚀刻层和蚀刻停止层的多层堆叠体，并且其中，至少部分地去除所述牺牲层包括横向蚀刻所述快速蚀刻层以允许剥离所述第一衬底，接着进行用于至少部分地去除所述蚀刻停止层的蚀刻和抛光工艺中的至少一种。
示例40包括示例36-39的任一项所述的主题，其中，所述接触电阻减小层包括所述S/D区中包括的复合材料，但所述复合材料中的至少一种成分的浓度更大。
示例41包括示例36-40的任一个所述的主题，其中，所述接触电阻减小层包括n型掺杂剂和p型掺杂剂中的一种。
示例42包括示例36-41的任一项所述的主题，其中，所述接触电阻减小层包括大致等于或大于每立方cm 5E20个原子的掺杂剂浓度。
出于例示和描述的目的给出了示例性实施例的前述描述。并非旨在为详尽的或将本公开限制于所公开的精确形式。根据本公开，很多修改和变型都是可能的。旨在使本公开的范围不受该具体实施方式的限制，而是由其附加的权利要求来限制。要求享有本申请的优先权的将来提交的申请可以通过不同方式要求保护所公开的主题，并且一般可以包括如在本文中各处公开或本文以其它方式展示的一个或多个限制的任何集合。

Claims (25)

1.一种集成电路(IC)，包括：
衬底；
晶体管，其在所述衬底上方并且包括单晶半导体材料层，其中，所述晶体管包括：
栅极；
所述栅极上方的沟道；以及
与所述沟道相邻的源极和漏极(S/D)区，其中，所述源极区包括第一掺杂剂浓度，并且其中，所述漏极区包括第二掺杂剂浓度；
所述S/D区中的至少一个上方的接触层；以及
所述接触层和所述S/D区中的所述至少一个之间的接触电阻减小层，其中，所述接触电阻减小层包括第三掺杂剂浓度，所述第三掺杂剂浓度比所述第一掺杂剂浓度和所述第二掺杂剂浓度中的每者在浓度上大至少每立方厘米(cm)1E20个原子的；
处于所述晶体管下方并且在所述晶体管和所述衬底之间的至少一个金属化层；以及
所述晶体管上方的至少一个金属化层。
2.根据权利要求1所述的IC，其中，所述单晶半导体材料层包括小于每平方cm 1E8个位错或晶界缺陷。
3.根据权利要求1所述的IC，其中，所述单晶半导体材料层包括IV族半导体材料和III-V族半导体材料中的至少一种。
4.根据权利要求1所述的IC，其中，所述晶体管还包括处于所述栅极和所述沟道之间的栅极电介质层。
5.根据权利要求1所述的IC，其中，所述S/D区包括n型掺杂剂和p型掺杂剂中的一种。
6.根据权利要求1所述的IC，其中，所述第一掺杂剂浓度和所述第二掺杂剂浓度大致等于或小于每立方cm 5E20个原子。
7.根据权利要求1所述的IC，其中，所述接触层包括金属和金属合金材料中的一种。
8.根据权利要求1所述的IC，其中，所述接触电阻减小层包括IV族半导体材料和III-V族半导体材料中的至少一种。
9.根据权利要求1所述的IC，其中，所述接触电阻减小层包括所述S/D区中包括的复合材料，但所述复合材料中的至少一种成分的浓度更大。
10.根据权利要求1所述的IC，其中，所述接触电阻减小层包括n型掺杂剂和p型掺杂剂中的一种。
11.根据权利要求1所述的IC，其中，所述第三掺杂剂浓度大致等于或大于每立方cm5E20个原子。
12.根据权利要求1所述的IC，其中，所述第三掺杂剂浓度比所述第一掺杂剂浓度和所述第二掺杂剂浓度中的每者在浓度上大至少每立方cm3E20个原子。
13.根据权利要求1所述的IC，还包括处于所述接触电阻减小层和所述S/D区中的所述至少一个之间的碳掺杂层。
14.根据权利要求1所述的IC，其中，所述晶体管包括平面配置、鳍状物配置和纳米线配置中的一种。
15.根据权利要求1所述的IC，其中，所述晶体管是p沟道金属氧化物半导体场效应晶体管(p-MOS)和n沟道金属氧化物半导体场效应晶体管(n-MOS)中的一种。
16.一种互补金属氧化物半导体(CMOS)器件，包括根据权利要求1-15中任一项所述的晶体管。
17.一种计算系统，包括根据权利要求1-15中任一项所述的IC。
18.一种集成电路(IC)，包括：
衬底；
所述衬底上方的多个晶体管，其中，每个晶体管包括：
栅极；
所述栅极上方的沟道；以及
与所述沟道相邻的源极和漏极(S/D)区，其中，所述源极区包括第一掺杂剂浓度，并且其中，所述漏极区包括第二掺杂剂浓度；
处于每个S/D区上方和下方至少之一的接触层；以及
处于每个接触层和每个S/D区之间的接触电阻减小层，其中，所述接触电阻减小层包括第三掺杂剂浓度，所述第三掺杂剂浓度比所述第一掺杂剂浓度和所述第二掺杂剂浓度中的每者在浓度上大至少每立方厘米(cm)1E19个原子；
处于所述多个晶体管下方并且在所述多个晶体管和所述衬底之间的至少一个金属化层；以及
处于所述多个晶体管上方的至少一个金属化层。
19.根据权利要求18所述的IC，其中，所述多个晶体管中的至少一个是n沟道晶体管，并且其中，所述多个晶体管中的至少一个是p沟道晶体管。
20.根据权利要求18所述的IC，其中，所述接触层既在所述至少一个S/D区上方又在所述至少一个S/D区下方。
21.根据权利要求18-20中任一项所述的IC，还包括处于至少一个接触电阻减小层和对应的S/D区之间的碳掺杂层。
22.一种形成集成电路的方法，所述方法包括：
提供第一衬底；
在所述第一衬底上沉积牺牲层；
在所述牺牲层上形成单晶半导体材料层；
形成包括所述半导体材料层的晶体管，所述晶体管包括栅极、所述栅极下方的沟道、以及与所述沟道相邻的源极和漏极(S/D)区；
将所述第一晶体管的金属化层接合到第二衬底的金属化层；
去除所述牺牲层以从所述第一晶体管去除所述第一衬底；
形成接触沟槽以触及所述S/D区的与所述第二衬底相对的侧；
在所述S/D区的与所述第二衬底相对的所述侧上形成接触电阻减小层，其中，所述接触电阻减小层包括浓度比所述S/D区中的任一者的掺杂剂浓度大至少每立方厘米(cm)1E20个原子的掺杂剂浓度；以及
在所述接触沟槽中形成接触层。
23.根据权利要求22所述的方法，其中，所述牺牲层是蚀刻停止层，并且其中，至少部分地去除所述牺牲层包括研磨所述第一衬底到接近所述蚀刻停止层，接着进行用于去除所述第一衬底材料的剩余部分的蚀刻和抛光工艺中的至少一种。
24.根据权利要求22所述的方法，其中，所述牺牲层是快速蚀刻层，并且其中，至少部分地去除所述牺牲层包括横向蚀刻所述快速蚀刻层以允许剥离所述第一衬底。
25.根据权利要求22所述的方法，其中，所述牺牲层是包括快速蚀刻层和蚀刻停止层的多层堆叠体，并且其中，至少部分地去除所述牺牲层包括横向蚀刻所述快速蚀刻层以允许剥离所述第一衬底，接着进行用于至少部分地去除所述蚀刻停止层的蚀刻和抛光工艺中的至少一种。
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