CN113241378A - 一种用于具有双面金属介质层之集成电路装置的背面接触电阻降低之制备方式 - Google Patents

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Abstract

本发明涉及半导体技术领域，具体涉及一种用于具有双面金属介质层之集成电路装置的背面接触电阻降低之制备方式；本发明包括基材，高电子迁移率电晶体，位于基材上且包括一单晶或多晶集成电路材料层，高电子迁移率电晶体包括栅极，在该栅极上方的Y或T型通道，以及与该通道相邻的源级、汲极(S/D)区域，源级区域包括第一参杂剂浓度，且汲极区域包括第二参杂剂浓度，在S/D区域的至少一者上方的一接触层，以及在接触层和该S/D区域的至少一者之间的一接触电阻降低层，接触电阻降低层包括第三参杂浓度；本发明能够有效地降低集成电路芯片寄生外部电阻，同时还有效地降低其制备工艺流程、生产成本和实施难度。

Description

一种用于具有双面金属介质层之集成电路装置的背面接触电 阻降低之制备方式
技术领域
本发明涉及半导体技术领域，具体涉及一种用于具有双面金属介质层之集成 电路装置的背面接触电阻降低之制备方式。
背景技术
此集成电路装置为利用，例如砷化镓、氮化镓、碳化硅的化合物材料的电子性 质的电子器件，高电子迁移率电晶体(HEMT)或栅极(T型/Y型)或栅极、源 级、和汲极三个端子的集成电路装置。FET使用由栅极施加一电场控制一通道的 导电性，电荷载子(譬如，电子或电洞)经由该通道从源级流向汲极，在该电 荷载子为电子的情况下，该HEMT称为高电子迁移率电晶体N通道装置。在该电 荷载子为电洞的情况下，该HEMT称为T或Y通道装置，一些HEMT具有称为本 体或基材的第四端子，该第四端子可用于偏置电晶体。此外金属介质层氧化高 电子迁移率电晶体HEMT(RFDev芯片es)包括在栅极和通道之间的栅极介电层， HEMT-FET为建构在集成电路材料的一结构层通常称为(栅极)周围的HEMT电晶 体，该HEMT装置的导电通道位于栅极介质相邻栅极的外部部份。明确的说，电 流沿着栅极通道的两侧壁内(垂直于基材表面的侧面)以及沿着栅极的顶部(平 行于基材表面的侧面)运行。因为此结构的导电信道基本上位于沿着栅极的三 个不同的外部、平面区域，所以此类HEMT-FET设计有时称为三栅极电晶体， HEMT-FET构形的其他类型亦为可行，例如所谓的双栅极HEMT-FETs，其中该导 电通道主要紧沿着栅极的两个侧壁(并非沿着栅极的顶部)。
化合物芯片制造主要分为两部份：前段或制程前段(FEOL)以及后段或制程后 段(BEOL)。前段或FEOL为形成个别的集成电路装置，芯片制造的第一个部份， 包括直到金属介质层导电层的沉积所有制程。后段或BEOL，不要与后段的芯片 制造混摇，其为个别的集成电路装置与金属线互连的芯片制造的第二部份。BEOL 可取决于日标应用或最终用途包括任何数目的金属介质层。
但是，现有技术中制备的集成电路芯片存在因高电子迁移率电晶体性能的寄生外部电阻较高，并且还存在工艺复杂、成本较高和实施难度较高等不足。
发明内容
本发明的目的是为了解决现有技术中存在的缺点，解决上述背景技术中提出 的问题。
为了实现上述目的，本发明采用了如下技术方案：一种通过以下技术方案予 以实现：
一种集成电路(芯片)，包括一基材；
一晶体管，其位于该基材上方并且包括一单晶集成电路材料层，其中该晶体 管包括：
一栅极；
在该栅极上方的一通道；
以及与该通道相邻的源极和汲极(S/D)区域，其中该源极区域包括第一掺杂 剂浓度，且其中该汲极区域包括第二掺杂剂浓度；
在S/D区域的至少一者上方的一接触层；
以及在该接触层和该S/D区域的至少一者之间的一接触电阻降低层，其中该 接触电阻降低层包括第三掺杂剂浓度，该第三掺杂剂浓度比起该第一和第二掺 杂剂浓度的各者在浓度上系大了至少每立方公分(cm)1E20个原子；
至少一金属介质层，其位于该晶体管下方以及在该晶体管和该基材之间；
以及至少一金属介质层，其位于该晶体管上方。
优选的，其中该单晶集成电路材料层包括小于每平方公分1E8的差排或晶界 缺陷。
优选的，其中该单晶集成电路材料层包括IV族集成电路材料和III-V族集 成电路材料的至少一者。
优选的，其中该晶体管进一步包括在该栅极和该通道之间的一栅极介电层。
优选的，其中该S/D区域包括n型和p型掺杂物的其中一者。
优选的，其中该第一和第二掺杂剂浓度大约等于或小于每立方公分5E20个 原子。
优选的，其中该接触层包括金属和金属合金材料的其中一者。
优选的，其中该接触电阻降低层包括IV族集成电路材料和III-V族集成电 路材料的至少一者。
优选的，其中该接触电阻降低层包括了包括在该S/D区域内的复合材料，但 该复合材料的至少一成分带有更高的浓度。
优选的，其中该接触电阻降低层包括n型和p型掺杂物的其中一者。
优选的，其中该第三掺杂剂浓度大约等于或大于每立方公分5E20个原子。
优选的，其中该第三掺杂剂浓度比起该第一和第二掺杂剂浓度的各者在浓度 上系大了至少每立方公分3E20个原子。
优选的，其进一步包含在该接触电阻降低层和该S/D区域的至少一者之间的 一碳掺杂层。
优选的，其中该晶体管包括一平面构形、一T型或Y型构形、和一奈米线构 形的其中一者。
优选的，其中该晶体管为p型通道金属氧化集成电路场效晶体管(p-GaAs) 和n型通道金属氧化集成电路场效晶体管(n-GaAs)的其中一者。
一种互补性金属氧化集成电路(CMOS)装置，其包含上述权利要求1至15中 任一项的晶体管。
一种运算系统，其包含上述权利要求1至15中任一项的芯片。
一种集成电路(芯片)，包括一基材；
在该基材上方的复数个晶体管，其中各个晶体管包括：一栅极；
在该闸级上方的一通道；
以及与该通道相邻的源极和汲极(S/D)区域，其中该源极区域包括第一掺杂 剂浓度，且其中该汲极区域包括第二掺杂剂浓度；
在各个S/D区域的上方和下方的至少一者的一接触层；
以及在各个接触层和各个S/D区域之间的一接触电阻降低层，其中该接触电 阻降低层包括第三掺杂剂浓度，该第三掺杂剂浓度比起该第一和第二掺杂剂浓 度的各者在浓度上系大了至少每立方公分(cm)1El9个原子；
在该等复数个晶体管下方以及在该等复数个晶体管和该基材之间的至少一 金属介质层；
以及在该等复数个晶体管上方的至少一金属介质层。
优选的，该等复数个晶体管的至少一者为n型通道晶体管，且其中该等复数 个晶体管的至少一者为p型通道晶体管。
优选的，其中一接触层系在至少一S/D区域的上方和下方两者。
优选的，其进一步包含在至少一接触电阻降低层和相应的S/D区域之间的一 碳掺杂层。
一种形成一集成电路的方法，该方法包含：
提供一第一基材；
在该第一基材上沉积一牺牲层；
在该牺牲层上形成一单晶集成电路材料层；
形成包括该集成电路材料层的一晶体管，该晶体管包括一栅极、在该栅极下 方的一信道、以及与该信道相邻的源极和汲极(S/D)区域；
将该第一晶体管的一金属介质层结合至一第二基材的一金属介质层；
去除该牺牲层，以从该第一晶体管去除该第一基材；
形成接触沟槽，以接近与该第二基材相对的该S/D区域的一侧；
在与该第二基材相对的该S/D区域的该侧上形成一接触电阻降低层，其中该 接触电阻降低层包括掺杂剂浓度，
该掺杂剂浓度比起S/D区域的任一者的掺杂剂浓度在浓度上系大了至少每 立方公分(cm)1E20个原子；
以及在该接触沟槽中形成一接触层。
优选的，其中该牺牲层为一蚀刻停止层，且其中至少部分地去除该牺牲层包 括将该第一基材研磨至该蚀刻停止层附近，接着使用蚀刻和抛光制程的至少一 者去除该第一基材材料的剩余部分。
优选的，其中该牺牲层为快速蚀刻层，且其中至少部分地去除该牺牲层包括 该快速蚀刻层的一横向蚀刻以允许该第一基材的剥离。
优选的，其中该牺牲层为包括一快速蚀刻层和一蚀刻停止层的一多层堆栈， 且其中至少部分地去除该牺牲层包括该快速蚀刻层的一横向蚀刻以允许该第一 基材的剥离，随后使用蚀刻和抛光制程的至少一者至少部分地去除该蚀刻停止 层。
与现有技术相比，本发明的优点和积极效果在于：
本发明中本发明通过增加基材，高电子迁移率电晶体，位于基材上并且包括 一单晶或多晶集成电路材料层，高电子迁移率电晶体包括栅极，栅极上方的Y 或T型通道以及与通道相邻的源级、汲极(S/D)区域，源级区域包括第一参杂 剂浓度，且汲极区域包括第二参杂剂浓度，在S/D区域的至少一者上方的一接 触层，以及在接触层和该S/D区域的至少一者之间的一接触电阻降低层，接触 电阻降地层包括第三参杂浓度，第三参杂剂浓度比起该第一和第二参杂剂浓度 的个者在浓度上大了至少每立方公分(CM)1E20个原子，在高电子迁移率电晶 体下方以及在高电子迁移率电晶体和该基材之间的至少一金属介质层层，以及该高电子迁移率电晶体上方的至少一金属介质层层的设计。达到能够有效地降 低集成电路芯片寄生外部电阻的效果；同时还有效地降低其制备工艺流程、生 产成本和实施难度效果。
附图说明
藉由阅读以下结合本案说明的图示的详细说明，将更佳地理解本发明具体例 的该等和其他特征。在附图中，例示在各式图示中的各个相同或几乎相同的组 件可由相似的数字表示。为了清楚起见，并非每个组件可标记在每个附图中。 再者，如将理解的是，该图示不一定按比例绘制或旨在将说明的具体例限制在 显示的特定构形。举例而言，仅管一些图标一般表示直线、直角、和平滑表面， 但是所揭示的技术的真实实例可能具有不太完美的直线和直角，鉴于制造制程 的现实世界的限制，一些特征可能具有表面形貌或在其他方面不太平滑。此外， 附图中的一些特征可包括图案化及/或阴影填充，其主要提供帮助在视觉上区 分不同的特征。简而言之，提供图标仅为了显示示范结构。
图1本发明的一些具体例例示形成包括双面金属介质层电路，包括背面接触 电阻降低技术集成电路芯片的方法；
图2A-D本发明的一些具体例例示包括主体晶圆片、牺牲层、和装置品质层 的多层基材上形成至少一高电子迁移率电晶体。应注意图2A本发明的具体例例 示另一示范多层基材；
图3本发明具体例例示倒置包括倒置转移晶圆并结合至主体晶圆 芯片结构，其中该转移晶圆包括多层基材，应注意在图4中的示范芯 片结构包括图2A的多层基材；
图4-4'本发明的一些具体例例示包括倒置转移晶圆并结合至主体 晶圆的芯片结构，其中该转移晶圆包括多层基材。应注意在图4'中的 示范芯片结构包括图2A'的多层基材；
图5A-B本发明的一些具体例例示在多层基材的主体晶圆层的去除期间产生 的芯片结构；
图6本发明的具体例例示在图SB的结构上执行背面后端加工之后的示范结 构；
图7A-M本发明的一些具体例例示当进行图l的方法时所形成的示范芯片结 构的透视图；
图8本发明的具体例例示以使用本案揭示的技术形成的集成电路结构或装 置实现的运算系统。
图例说明：
20...转移晶圆；
30…主体晶圆；
100...方法；
102、104a、104b、106、108、110、112、114a、114b、115a、116...步骤；
200…大块晶圆层；
201…粗糙背面；
205…过渡层；
210…牺牲层；
212...装置质量集成电路层；
214…蚀刻停止层；
220...装置质量层；
221…次T型或Y型；
222…T型或Y型；
223…背面蚀刻停止层；
224…S/D区域；
225...正面接触电阻降低层；
230...STI层；
240...栅极；
250...绝缘体层；
260...接点；
270…金属线/金属通孔；
280…背面接触绝缘体；
290…背面接触层；
350...绝缘体/氧化物层；
370…金属线；
470…金属介质层/线；
480…ILD层；
1000…运算系统；
1002…主板；
1004…处理器；
1006...通信芯片；
Tl、T2、T3、T4、T5、T6…厚度。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和实 施例对本发明做进一步说明。需要说明的是，在不冲突的情况下，本申请的实 施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明 还可以采用不同于在此描述的其他方式来实施，因此，本发明并不限于下面公 开说明书的具体实施例的限制。
本实施例的一种用于具有双面金属介质层之集成电路装置的背面接触电阻 降低之制备方式，参照图1、图2A-D、图3、图4-4'、图5A-B、图6、图7A-M 以及图8：
双面金属介质层为集成电路(芯片)制造中的一个概念，其中前端或FEOL芯 片加工系根据先前技术完成(尽管有一些接点可能加工得非常深)，其次为后端 或BEOL芯片制程流程。随后翻转称为转移晶圆的晶圆并结合至称作主体晶圆的 新支撑晶圆。随后可经由研磨、蚀刻、及/或化学机械抛光/平坦化(CMP)的一 些组合使用或不使用蚀刻停止层(譬如，晶质或非晶质绝缘体，类似例如硅绝 缘体(SOI))去除转移晶圆的背面。此类基材去除制程称为背面显露，因为其显 露装置层的背面或底面，该背面显露可包括在转移晶圆上前端加工期间形成的 一或多个集成电路装置(譬如，晶体管)，藉此允许从该背面执行的后续加工。 后续加工可包括在该显露的背面中形成额外的接触沟槽，随后沉积金属接触该 接触沟槽。额外的加工可包括后端加工的一或多个额外层(譬如，形成一或多 个额外的金属介质层)，接着额外地背面后端(BBE)加工(譬如，包括焊料凸块)。 然而，在此类HEMT构造中，例如，为源极和汲极区域的底部或背面制造接点导 致相对较差的欧姆接触，因而降低性能。
于是，根据本发明内容的一或多个具体例，揭示了用于带有双面金属介质层(HEMT)的集成电路装置的背面接触电阻降低技术。在一些具体例中，本案说明 的技术可用于提供在制造背面接点时将不存在的低接触电阻，藉此减少或消除 降解晶体管性能的寄生外部电阻。在一些具体例中，该等技术包括在背面接触 沟槽中添加高掺杂的晶体集成电路材料的磊晶沉积，以提供增强的欧姆接触性 质。为了帮助背面接触电阻降低技术，在一些具体例中，背面源极/汲极(S/D) 蚀刻停止层可形成在转移晶圆上形成的一或多个晶体管(在前端加工的装置层 制造的期间)的S/D区域的下方。于是，当在背面显露加工之后随后形成背面 接触沟槽时，该背面S/D蚀刻停止层可用于在消耗一部分或全部的S/D材料之前停止背面接触蚀刻制程。在一些具体例中，使用此类HEMT电路可取决于应用 和构形减少最终结构所需的金属介质层的数目，例如减少2-6个金属介质层。 此类所需的金属介质层的减少产生显著的成本节省。额外的晶体管性能改良包 括减少在金属线中的寄生电容以及由于相较典型(即，单面)的制程流程减少 基于开路故障的电迁移的发生所改良的晶粒产量。考虑到本发明内容，HEMT电 路和背面接触电阻降低技术的许多益处将显而易见。
如前述说明，在一些具体例中，本案提供的背面接触电阻降低技术在HEMT 电路的上下文中实现。在一些此类的具体例中，该HEMT电路可藉由形成一多层 基材达成，该多层基材包括大块晶圆(譬如，碳化硅、砷化镓、氮化镓芯片)、 沉积在晶圆上的蚀刻停止层及/或快速蚀刻层、以及沈积在蚀刻停止层或快速 蚀刻层上的装置质量层。随后可在该多层基材上执行标准前端加工，以在装置 质量层中根据需要形成尽可能多的集成电路装置(譬如，晶体管)建立装置层。 随后可在该装置层上执行标准后端加工，以形成接点并根据需要形成尽可能多 的金属(或其他导电性)后端层。在一些具体例中，可将正面通孔或接点加工非常深，例如深入装置层下方的至少一部分多层基材，因为深加工的通孔可用 于例如从背面穿过装置层与其接触。本案称为转移晶圆之得到的完全积体晶圆 随后可结合至另一个晶圆，本案称为主体晶圆，该完全积体晶圆包括了可包括 一或多个金属介质层并且亦可任择地完全整合有一或多个晶体管装置，举例来 说。该结合可藉由将转移晶圆上下反转将其倒置而发生，随后将该转移晶圆的 金属后端及/或绝缘体材料(譬如，氧化物材料)连接至主体晶圆上的金属后 端及/或绝缘体材料，使得两个夹层晶圆的空白或其他未填充的面朝外。此类 结合可使用热、压力、及/或力在例如举例来说形成氙体或氨的控制环境存在 下执行。在一些具体例中，该主体晶圆可为机械支撑件，并且不具有有源的电 子功能，因为其可从最终产品中去除。据此，该主体晶圆可包括非集成电路材 料，例如氧化硅或氮化硅或其他耐火材料(譬如，氧化铝或氧化钇)，以提供几 个例子。在另一个具体例中，该主体晶圆可为带有例如用于耐化学侵蚀的碳化 硅涂层的石墨盘。
在将转移晶圆结合至主体晶圆之后，该转移晶圆的主体晶圆部分(譬如，未 填充有源装置组件的大部分多层基材厚度)可从多层基材去除(背面显露制程)。 在包括多层基材中的蚀刻停止层的具体例中，可执行背面研磨至接近蚀刻停止 层，随后可执行湿式蚀刻及/或抛光制程直到该蚀刻/抛光有效地停在该蚀刻 停止层。在一些此类的具体例中，仅装置层(包括形成在其上/其中的电晶体) 以及也许一些蚀刻停止层将保留在转移晶圆上，藉此实现垂直集成电路。在包 括多层基材中的快速蚀刻层的其他具体例中，可执行横向湿式蚀刻以去除快速 蚀刻层并允许从装置质量层释放(剥离制程，而不是研磨制程)大块晶圆。在 一些此类的具体例中，仅装置层(包括在其上/其中形成的晶体管)以及也许 一些快速蚀刻层将保留在主体晶圆上，显著地减小转移晶圆的厚度，藉此实现 垂直集成电路。在其他具体例中，考虑到本发明内容，多层基材可包括快速蚀 刻和蚀刻停止层两者将显而易见。在一些此类的具体例中，可执行横向蚀刻以 释放主体晶圆，随后可执行背面蚀刻及/或抛光直到该蚀刻/抛光有效地停在 蚀刻停止层。
应注意本案使用的「装置质量」和「装置层」(譬如，装置质量层或装置质 量材料)表示高质量的单晶集成电路材料。考虑到本发明内容，高质量的组件 可代表材料的缺陷位准(譬如，每平方公分小于1E8的缺陷)、污染位准、掺杂 剂位准、粗糙度、及/或任何其他适宜或所需的性质将显而易见。基于本发明 内容可理解的是，装置质量层可含有渐变或阶梯函数浓度梯度的区域，以提供 利于背面显露制程之不论是高或低的蚀刻及/或抛光速率的区域。如将更明显 的是，不使用本案说明的各式积体技术不能达成HEMT电路。这是因为从污染、 掺杂、缺陷、粗糙度、等等的观点来看，在转移晶圆上从装置质量材料形成的 一或多个晶体管必须具有足够高质量的单晶结构。不具有由大块晶圆界定的晶 体结构，此类高质量的单晶材料不可能达成，于是用于垂直积体晶体管级的装 置质量层将不可能实现。因此，考虑到本发明内容，本案说明的背面接触电阻 降低技术可首先利用本案说明的转移至主体晶圆(transfer-to-host-wafer)的 积体技术将显而易见。应注意在转移至主体晶圆集成电路形成HEMT结构之后， 在装置层下方的部分(最初形成在转移晶圆上)一般可称为装置层的正面，而 装置层上方的部分一般可称为设备层的背面。另外应注意的是，装置层的正面 可经受所谓的前端和后端加工两者，因为此类加工可在转移至主体晶圆结合之 前执行。在转移至主体晶圆积体和背面显露已执行之后，背面可能受到后端加 工的影响，但当此类后端加工在装置层的背面上执行时，在本案可称为所谓的 背面后端(BBE)加工。另外应注意正面和背面系相对于装置层的给定方向，当该 装置层倒置时，其在转移至主体晶圆集成电路期间改变。
如考虑到本发明内容亦将显而易见的是，积体技术可用于各式不同的构形， 包括许多晶体管几何形状和材料电路。举例来说，装置质量层材料可包括各式 半导体材料，例如化合物材料(譬如，碳化硅(S芯片)、砷化镓(GaAs)、氮化 镓(GaN)、铟镓砷(InGaAs)、锑化铟镓(InGaSb)、磷化铟(InP))、石墨烯、二 硫化钼(MoS2)、碳奈米管、或形成能够形成晶体管的三维或二维晶体的任何其 他材料。在包括GaAs的装置质量层的具体例中，举例来说，在包括InGaAs的 装置质量层的具体例中，示范蚀刻停止材料包括磷酸铟(InP),且示范快速蚀刻 材料包括砷化镓(GaAs)。在一些情况下，考虑到本发明内容将显而易见的是， 就可持续性而言，保持层间高质量的单晶装置质量的材料和快/慢蚀刻层的组 合可能存在实际的限制。
考虑到本发明内容，本案说明的转移至主体晶圆积体技术的许多优点将显而 易见。例如，该等技术可用在非常薄的装置品质基材，例如具有小于500、250、 100、或50nm的厚度、或取决于最终用途或目标应用之其他一些适宜的最大厚 度的基材上干净地产生晶体管和后端堆栈。如前述说明，此类薄基材在例如仅 列举几个示范领域的污染、掺杂位准、缺陷位准(譬如，点、线丶和主体缺陷 位准)、粗糙度和晶圆弯曲的领域将必须具有用于积体目的的装置级质量。在本 案说明的积体技术中使用蚀刻停止及/或快速蚀刻层提供增层的白对准能力， 使得每个晶圆可制成所需的规格，包括达成装置位准质量基材的能力，以及能 够垂直缩放的能力(譬如，用于前端装置的多层，如果需要的话)。此外，本案 说明的各式转移至主体晶圆积体技术提供优于仅用研磨和蚀刻技术的优点，因 为此类技术不包括增层的蚀刻停止层或快速蚀刻层，造成影响性能和可靠性的 厚度均匀性的问题。本案说明的积体技术验证了对堆栈层的基材厚度的控制， 并且允许垂直堆栈非常薄的装置质量层。此外，本案说明的积体技术能够实现 HEMT电路，包括本案说明的背面接触电阻降低技术。考虑到本发明内容，此类 背面接触电阻降低技术可提供改良或增强的欧姆接触性质将显而易见。
本案说明的技术和结构的使用可使用例如下列的工具检测，例如：包括扫描 /穿透电子显微术(SEM/TEM)、扫描式穿透电子显微术(SEMM)、和反射电子显微 术(REM)的电子显微术；组成物映射；X射线晶体学或绕射(XRD)；能量色散X射 线光谱术(EDS)；二次离子质谱法(SIMS)；飞行时间法SIMS(ToF-SIMS)；原子探针 成像或断层扫捐摄影术；局部电极原子探针(LEAP)技术；3D断层扫捐摄影术或 高分辨率物理或化学分析，以列举一些适宜的示范分析工具。尤其，在一些具 体例中，此类工具可指示包括用于晶体管的源极/汲极(S/D)区域的背面接触电 阻降低层的芯片HEMT结构。例如，在一些此类具体例中，晶体管(或复数个晶 体管)可首先在包括至少一金属介质层的转移晶圆上形成。随后可将该转移晶 圆倒置并结合至主体晶圆，使得该至少一金属介质层位于主体晶圆的基材和晶 体管层之间。随后，可使用研磨、蚀刻丶及/或CMP加工的任意组合来执行背 面显露，以进接(多个)晶体管的S/D区域的背面，例如经由背面接触沟槽。 在该等背面接触沟槽中，可形成背面接触电阻降低层以改良或增强S/D区域的 欧姆接触性质。考虑到本发明内容，许多构形和变化将显而易见。
架构和方法
图1根据本发明内容的一些具体例例示形成包括双面金属介质层(HEMT)电 路和包括背面接触电阻降低的集成电路(芯片)的方法100。在一些具体例中，考 虑到本发明内容，背面接触电阻降低可经由，例如在芯片的一或多个晶体管的 源极/汲极区域的背面上形成接触电阻降低层达成将显而易见。图2A-D、3、4-4'、和5A-B根据一些具体例例示当进行图l的方法100时形成的示范集成电 路结构。按照形成的结构，方法100揭示用于垂直集成电路装置积体的技术将 以晶体管装置验证将显而易见。为了易于例示，该结构主要使用包括T型或Y 型构造(譬如，HEMT-FET栅极)的晶体管装置来捐绘。然而，该等技术可取决 于最终用途或目标应用用于整合任何适宜几何形状的晶体管。可从本案说明的 积体和背面接触电阻降低技术受益的各式示范晶体管装置几何形状包括但不限 于场效晶体(FETs)、金属氧化半导体FETs(hemts)、穿隧式FETs(TFETs)、平面 晶体管构形、双闸晶体管构形、晶体管构形(譬如，晶体管、三栅极)、和奈米 线(或奈米碳管或环绕式栅极)晶体管构形。此外，该等技术可用于垂直积体p 型电晶体装置(譬如，p-GaAs或p-TFET)及/或n型电晶体装置(譬如，n-GaAs 或n-TFET)。再者，该等技术可用于垂直积体以互补式晶体管为主的装置，例如 互补式MOS(CMOS)或互补式TFET(CTFET)装置，或例如数个至单个电子量子晶体 管装置。又再者，此类装置可采用例如三维晶体以及二维晶体或奈米管的集成 电路材料。在一些具体例中，该等技术可使不同尺度的装置受益，例如在微米 范围及/或奈米范围内(譬如，在32、22、14、10、7、或5nm、或以外的制程 节点形成)具有关键尺寸的芯片装置。
如图l中可看出，方法100包括提供大块晶圆或基材102、沉积蚀刻停止层 104a或沉积快速蚀刻层104b、以及沉积装置质量集成电路层106,以形成根据具 体例在图2A中例示的示范多层基材。在该示范具体例中，该多层基材包括大块 晶圆层200、蚀刻停止层或快速蚀刻层210和装置质量集成电路层220。在一些 具体例中，大块晶圆层200可为：大块基材，其包括IV族材料，例如硅(Si)、 锗(Ge)、硅锗(SiGe)、或碳化硅(SiC芯片)、及/或至少一III-V族材料及/或 蓝宝石及/或考虑到本发明内容将显而易见的任何其他适宜的(多个)材料； 在绝缘体上的X(XOI)结构，其中X为上述材料的其中之一(譬如，IV族及/或 III-V族及/或蓝宝石)且该绝缘体材料为氧化物材料或介电材料或一些其他电 性绝缘材料；或一些其他适宜的多层结构，其中该顶层包括上述材料的其中之 一(譬如，IV族及/或III-V族及/或蓝宝石)。应注意本案使用的IV族材料 包括至少一IV族元素(譬如，碳、硅、锗、锡、铅)，例如Si、Ge、SiGe、或 SiC芯片,仅列举一些例子。应注意本案使用的III-V族材料包括至少一III族 元素(譬如，铝丶镓、铟、硼、铊)以及至少v族元素(例如氮、磷、砷丶锑、 铋)，例如砷化镓(GaAs)、氮化镓(GaN)、砷化铟镓(InGaAs)、氮化铟镓(InGaN)、 砷化铝镓(AlGaAs)、氮化镓铝(AlGaN)、和磷化铟(InP),仅列举一些例子。在一 些具体例中，大块晶圆200可掺杂一或多个材料，例如举例来说，包括任何适 宜浓度的p型或n型杂质掺杂。在一些具体例中，考虑到本发明内容将显而易 见的是，大块晶圆200可包括由米勒指数(MillerIndex)<100>、<110>、或<111>、 或其等同物说明的表面结晶取向。由于在大块晶圆200上形成的装置待整合至 另一个主体晶圆上，为了便于参照，在本案中大块晶圆200可称为转移晶圆。 此外，为了便于说明，本发明内容将主要在作为主体Si或SOI晶圆的大块晶圆200的上下文中进行说明。在一些情况下作为标准，举例来说，大块晶圆层200 的厚度Tl可为O.l-2mm,例如对于8英寸直径的晶圆为0.75mm。然而，考虑到 本发明内容，大块晶圆层200的厚度Tl可为任何适宜的厚度将显而易见。
在该示范具体例中，层210可为已在大块晶圆层200上沉积104a或104b的 蚀刻停止层或快速蚀刻层之一者。考虑到本发明内容，层210系有助于去除大 块晶圆层200的牺牲层将显而易见。据此，如本案更详细的说明，牺牲层210 系在积体技术的执行期间被完全或部分地去除。沉积104a或104b可包括牺牲 层210的覆盖沉积或在层200上使用化学气相沉积(CVD)、原子层沉积(ALD)、 分子束磊晶(MBE)、及/或取决于最终用途或目标应用的任何其他适宜制程形式 的牺牲层210的选择性生长。在一些具体例中，可在牺牲层210的沉积之前处 理(譬如，化学处理、热处理、等等)晶圆层200的上表面。在一些具体例中， 在牺牲层210为蚀刻停止层的情况下，该蚀刻停止层210的厚度T2可在例如 50-200nm的范围内，或承受蚀刻/抛光115a制程允许蚀刻/抛光115a触及由 背面研磨114a引起的凹处，直到所有顶峰(作为背面研磨的结果)被消耗的任 何适宜的厚度，如参照图SA将更详细地说明。在一些具体例中，当牺牲层210 为快速蚀刻层时，该快速蚀刻层210的厚度T2可为例如至少500nm,或允许横向 蚀刻114b从边缘蚀刻并允许晶圆的剥离或去除的任何适宜的厚度，如参照图SB 将更详细地说明。然而，考虑到本发明内容，牺牲层210的厚度T2可为任何适 宜的厚度将显而易见。
在该示范具体例中，装置质量层220包括Si、Ge、SiGe、III-V材料、石墨 烯、MoS2、及/或碳奈米管。在一些具体例中，层220可包括复数个多层材料， 例如可用于奈米线晶体管构形应用的多层材料。此外，取决于最终用途或目标 应用，层220可掺杂一或多个其他材料(譬如，带有适宜的n型及/或p型掺 杂剂)。层220的沉积106可使用本案说明的任何沉积制程(譬如，CVD、ALD、 MBE、等等)或任何其他适宜的沉积制程执行。在一些具体例中，装置品质层220 的厚度T3可在例如300-SOOnm的范围内，或考虑到本发明内容将显而易见的任何其他适宜的厚度。基于本发明内容可理解的是，一或多个晶体管装置将使用 装置质量层220形成，并且该等装置将结合至主体晶圆以允许HEMT电路，如本 案将更详细地说明。
取决于选择的构形，任何适宜的材料可用于牺牲层210。在一些具体例中， 选择牺牲层210的材料可基于层210是否为蚀刻停止层或快速蚀刻层、大块晶 圆层200的材料、及/或装置质量层220的材料。举例而言，在Si大块晶圆200 和Si装置质量层220的情况下，示范蚀刻停止材料包括在1-30％范围内的C掺 杂含量的Si:C且示范快速蚀刻材料包括SiGe和SiGe:B。在Si大块晶圆200以 及Ge或大于80％Ge含量的SiGe的装置质量层220的情况下，对于层210,示范 蚀刻停止材料包括Ge或在1-30％范围内的C掺杂含量的Ge:C且示范快速蚀刻材 料包括GeSn和GeSn:B。在Si大块晶圆200以及在10-80％范围内的Ge含量的 SiGe的装置品质层220的情况下，对于层210,示范蚀刻停止材料包括在1-30％ 范围内的C掺杂含量的SiGe:C且示范快速蚀刻材料包括大于SiGe装置质量层 (其可或可不掺杂硼)大约10％或更高的Ge含量的SiGe。在Si大块晶圆200 和InGaAs装置质量层220的情况下，对于层210,示范蚀刻停止材料包括InP以 及示范快速蚀刻材料包括GaAs。在包括快速蚀刻层的具体例中，选择快速蚀刻 材料可基于比一或多个周围层的材料更快至少2、5、10、20、50、100、或200 倍的速率去除该快速蚀刻材料之能力。考虑到本发明内容，在牺牲层210的材 料上的各式变化将显而易见，无论该层为蚀刻停止层或快速蚀刻层。
图2A'例示根据具体例例示另一个示范多层基材。在该示范具体例中，大块 晶圆200和装置质量层220与参照图2A的示范结构的说明相同，但该等之间包 括额外的层。如图l的方法100可看出，一些具体例包括蚀刻停止层和快速蚀 刻层两者，在图2A'的示范结构即为此情况，其中层212为快速蚀刻层且层214 为蚀刻停止层。关于层210的先前相关讨论同样适用于该结构。例如，作为快 速蚀刻层参照层210讨论的相关厚度和材料施加至快速蚀刻层212(具有厚度 T4)。再者，参照层210作为蚀刻停止层讨论的相关厚度和材料施加至蚀刻停止 层214(具有厚度T6)。如在图2A'中亦可看到，层205被夹在快速蚀刻层212和 蚀刻停止层214之间。考虑到本发明内容，层205可包括作为辅助蚀刻和去除 层212及/或辅助执行蚀刻/抛光蚀刻停止层214的过渡层将显而易见。在一 些具体例中，层205可包括与大块晶圆200相同的材料，或层205可包括例如 与层220相同的材料。再者，在一些具体例中，层205可具有例如在50-300nm 范围内的厚度TS,或取决于最终用途或目标应用的任何其他适宜的厚度。应注意 的是，层212、205、214、和220的任一者的沉积可使用本案说明的任何沉积制 程(譬如，CVD、ALD、MBE、等等)或任何其他适宜的沉积制程执行。
根据具体例，继续图l的方法100使用图2A的示范多层基材执行前端加工 108,以形成显示在图2B中的结果示范结构。如在图2B可见，在前端加工108 之后，T型或Y型222形成在装置质量层220中、浅沟槽隔离(STI)材料230被 沉积和凹陷、以与门极240形成在T型或Y型222上，以界定信道区域(其中 源极/汲极(S/D)区域与信道区域相邻)。T型或Y型222的形成可使用任何适宜 的方法执行，例如湿式或干式蚀刻制程。T型或Y型222可形成具有变化的宽度 和高度。例如，在一些实例中，T型或Y型的高度(Y方向的尺寸)对宽度(X方 向的尺寸)的比(h/w)可大于1'例如1.5至3。应注意的是，在此示范结构中， 为了易于例示，T型或Y型222和形成在该等T型或Y型222之间的沟槽显示为 具有相同的宽度和深度/高度；然而，本发明内容不旨在如此限制。亦应注意 的是，尽管在示范结构中显示三个T型或Y型222,但取决于最终用途或目标应 用，可形成任意数目的T型或Y型，例如一个、二个、十个、数百个、数千个、 数百万个、等等。再者，应注意尽管装置质量层220的一部分形成T型或Y型222,但该层的最大厚度仍与在图2A中显示的沉增层220的原始厚度(其中该厚 度可从层220的底部测量至T型或Y型222的顶部)相同(或大致相同)。
在图2B的示范结构中，STI材料230系存在由装置质量层220形成的T型 或Y型222之间。在一些具体例中，STI材料230的沉积可包括本案说明的任何 沉积制程(譬如，CVD、ALD、MBE、等等)、或任何其他适宜的沉积制程。STI材 料230可包括任何适宜的绝缘材料，例如一或多个介电质、氧化物(譬如，二 氧化硅)、或氮化物(譬如，氮化硅)材料。在一些具体例中，该STI材料230 可基于T型或Y型222的材料选择。例如，在Si装置质量层220的情况下，STI 材料220可为二氧化硅或氮化硅。如在图2B中的结构中可看出，栅极240形成 在T型或Y型222上。在一些具体例中，栅极240的形成可包括闸级优先流程 (亦称为先期(up-front)hi-k栅极)。在一些具体例中，栅极可以栅极最后流程 (亦称为替换金属栅极(RMG))形成。在此类栅极最后加工中，该制程包括虚拟 栅极氧化物沉积、虚拟闸电极(譬如，多晶硅)沉积、和图案化硬质跖罩沉积。 额外的加工可包括图案化该等虚拟栅极和沈积/蚀刻间隔物材料。在此类制程 之后，可继续该方法进行绝缘体沉积、平面化，随后去除虚拟闸电极和栅极氧 化物以暴出电晶体的信道区域。在打开信道区域之后，该虚拟栅极氧化物和电 极可分别地以例如hi-k介电质与替换金属栅极替代。
在该示范具体例中，该栅极包括闸电极240以及形成在闸电极240正下方的 闸电极(为了易于例示未显示)。该栅极介电质可为例如任何适宜的氧化物，例 如二氧化硅或高k栅极介质材料。高k栅极介电材料的例子包括，举例而言， 氧化铪、氧化铪、氧化镧、氧化镧氧化铝、氧化锆、氧化锆、氧化钽、氧化钛、 锶钡氧化钛、氧化钛钡、锶氧化钛、氧化钇、氧化铝、氧化铅钪、和铌酸铅锌。 在一些具体例中，可在该栅极介电层上进行退火制程，以改良当使用高k材料 时的栅极介电层的质量。该闸电极240可包含大范围的材料，例如多晶硅、氮 化硅、碳化硅、或各式适宜的金属或金属合金，例如铝(Al)、钔(W)、钛(Ti)、 钽(Ta)、铜(Cu)、氮化钛(TiN)、或氮化钽(TaN)等。间隔物可形成在栅极附近 及/或硬质迟罩可形成在栅极上，例如，以辅助替换栅极加工及/或在随后的 加工期间保护栅极。
在该示范具体例中，继续前端加工108加工源极/汲极(S/D),其包括去除T 型或Y型222的至少一部分并用替换材料将该部分替换成最终S/D区域224,以 形成图2C的示范的结果结构。基于图2C可理解，在该示范具体例中，在STI 层230上方的该等T型或Y型222的S/D区域被去除与替代，以形成包括任择 的背面蚀刻停止层223和任择的正面接触电阻降低层225的替换S/D区域224。 结果，在图2C显示的S/D区域剖面图中，仅保留形成的原始T型或Y型222的 次T型或Y型部分221。在一些具体例中，替换S/D区域224(在该示范具体例 中，其为替换T型或Y型)可形成任何适宜的尺寸和形状，例如举例来说，类 似于突出STI材料区域230上方的原始T型或Y型222部分的尺寸和形状。在 一些具体例中，如基于本发明内容可理解可使用任何适宜的技术去除和替换S/D 区域，例如使用迟罩、蚀刻、及/或沉积制程。在一些具体例中，替换S/D224 可包括任何适宜的材料，例如任何适宜的集成电路材料(譬如，IV族或III-V 族集成电路材料)。再者，在一些具体例中，替换S/D材料224可包括或可不包 括例如任何适宜的n型及/或p型掺杂剂。
如图2C显示，在该示范具体例中，S/D区域包括任择的背面蚀刻停止层223。 由于背面接触电阻降低技术包括形成背面接触沟槽，因此可能需要控制此类背 面接触沟槽的深度，使得使用的蚀刻制程不会去除(或最小程度地去除)例如 替换的S/D材料224。于是，在一些具体例中，例如，可期望在形成主要的S/D 区域224材料之前首先形成背面蚀刻停止层223。其可藉由将背面蚀刻停止层形 成具有在0.5至10nm(譬如，1至5nm)范围内的厚度(Y方向上的尺寸)或任何 其他适宜的厚度或考虑到本发明内容将显而易见的厚度范围的薄层达成。在一 些具体例中，如果存在的话，背面蚀刻停止层223可包括任何适宜的材料，例如举例来说，富含碳或掺碳的材料。举例而言，在示范具体例中，S/D区域224 包括p型掺杂的IV族材料，例如掺磷硅(Si:P),背面蚀刻停止层223可包括磷 和掺碳硅(Si:P:C,)其中碳掺杂剂浓度至少为每立方公分lEl7、lEl8、lEl9、或 1E20个原子，或考虑到本发明内容将显而易见的任何其他适宜的含量。在另一 个示范具体例中，S/D区域224包括n型掺杂的IV族材料，例如掺杂硼的硅锗 (SiGe,)背面蚀刻停止层223可包括掺杂硼和碳的硅锗(SiGe:B:C),其中碳掺杂 剂浓度至少为每立方公分lEl7、lEl8、lEl9、或1E20个原子，或考虑到本发明 内容将显而易见的任何其他适宜的含量。此外，如基于本发明内容可理解的是， 背面蚀刻停止层223的形成可用作p型及/或n型S/D材料224的引发层。在 一些具体例中，背面蚀刻停止层223可为不同的层，或其可为S/D区域224的 一部分，例如，当从层223过渡至区域224时，该S/D区域224的一部分包括 分级(譬如，增加及/或减小)一或多个材料(譬如，碳)含量。用于使S/D 区域224的背面接触的背面接触沟槽蚀刻可包括至少2:1、3:1、4:1、5:1、10:1、 20:1、或50:1的蚀刻选择性，相较于背面蚀刻停止层223(譬如，其可为富含碳 层)的相对蚀刻速率。如前述说明，在一些具体例中，背面蚀刻停止层223不 需要存在，于是该层223为任择的。例如，在形成III-Vn-GaAs晶体管的情况 下，S/D材料224可包括用于背面接触沟槽蚀刻(譬如，当使用例如氢氧化铵或 氢氧化钾的蚀刻剂用于从背面最终穿透至S/D区域材料时)提供适宜的相对蚀 刻选择率的材料(譬如，砷化铟(InAs))。
如图2C亦显示，在该示范具体例中，该等S/D区域包括可选的正面接触电 阻降低层225。在一些具体例中，此类接触电阻降低层225可在S/D区域的正面 部分上形成，以帮助欧姆接触，举例来说。在一些具体例中，正面接触电阻降 低层225可包括任何适宜的材料，例如IV族及/或III-V族材料、或考虑到本 发明内容将显而易见的任何其他适宜的材料。在一些具体例中，存在正面接触 电阻降低层225,其可包括退化掺杂材料，例如包括每立方公分至少1El9、1E20、 5E20、或1E21个原子的n型及/或p型掺杂剂浓度、或一些其他适宜的最小临 界值掺杂剂浓度，以帮助欧姆接触。在一些具体例中，正面接触电阻降低层225 可包括相似的材料作为其对应的S/D区域224。在一些此类的具体例中，正面接 触电阻降低层或部分225的材料组成，相对于用于(多个)S/D区域224的该正 面接触电阻降低层或部分225,可与该(多个)S/D区域224的材料组成不同。 举例而言，在SiGeS/D区域的示范情况下，用于SiGeS/D区域的正面接触电阻 降低层或部分亦可包括SiGe,但在SiGe材料中Ge的百分比相对增加。再者，在 InGaAsS/D区域的示范情况下，用于InGaAsS/D区域的正面接触电阻降低层或部 分亦可包括
InGaAs,但在InGaAs材料中In的百分比相对增加。
为提供更明确的例子，为例示的目的，在包括具有每立方公分3E20个B原 子的SiEe:BS/D区域的Si信道p-GaAs的具体例中，用于S/D区域的正面接触 电阻降低层或部分可包括，例如具有每立方公分5E20个B原子的SiGe:B或具 有每立方公分5E20个B原子的Ge。在另一个例子的情况下，在包括具有每立方 公分5E20个P原子的Si:PS/D区域的Si信道n-GaAs的具体例中，用于S/D区 域的正面接触电阻降低层或部分可包括具有每立方公分1E21个P原子的Si:P。 应注意在一些具体例中，如果存在正面接触电阻降低层225的话，其可为不同 的层，或者可为S/D区域224的一部分，例如从S/D区域224到正面接触电阻 降低部分225,其中一或多个材料或材料浓度被分级(譬如，增加及/或减少)。 举例而言，当形成S/D区域224时，沉积制程的最终部分可包括以稳定或突然 的方式增加掺杂浓度。在一些具体例中，正面接触电阻降低层225可包括比起 用于提供接触电阻降低的S/D区域224的掺杂剂浓度大了至少每立方公分lEl7 至1E21个原子(譬如，至少每立方公分1E20个原子)的掺杂浓度(譬如，任 何适宜的n型或p型掺杂剂)，或考虑到本发明内容，一些其他适宜的相对份量 将显而易见。
应注意在其他具体例中，可使用任何额外或另择适宜的前端加工108及对图 2C的特定结构变化为可能的，考虑到本发明内容将为显而易见。例如，在一些 具体例中，图2B的结构的T型或Y型222中的一或多者不需去除并且被另一个 集成电路材料替换，使得在最后结构使用原生的T型或Y型，举例来说。在另 一个示范具体例中，对于具有平面构形的晶体管装置，STI材料230可能未凹陷 以暴露T型或Y型222,结果为STI材料230与T型或Y型222的顶部平齐。亦 应注意的是，前端加工亦称为前段制程(FEOL),并且一般包括直到(但不包括) 金属互连层的沉积的制程。如前述说明，该前端加工可包括形成下列任一者的 一或多个晶体管装置：电子迁移率电晶体(FETs)、金属氧化半导体FETs(hemts)、 穿隧式FETs(TFETs)、平面构形、双栅极构形、T型或Y型构形(譬如，晶体管、 三栅极)、及/或奈米线(或奈米碳管或环绕式栅极)构形(具有任何数目的奈 米线)。此外，该等形成的装置可包括p型晶体管装置(譬如，p-GaAs或p-TFET) 及/或n型电晶体装置(譬如，n-GaAs或n-TFET)。再者，该等装置可包括互 补式MOS(CMOS)或互补式TFET(CTFET)或量子装置(很少到单个电子)。考虑到 本发明内容，许多变化和构造将显而易见的。
根据具体例，继续使用图l的方法100执行图2C的示范结构的后端加工110, 以形成图2D显示的得到的示范芯片结构20(本案称为转移晶圆)。如基于本发明 内容可理解的是，此类后端加工110仍在转移晶圆20的正面执行。该后端加工 110主要包括形成一或多个金属接点260、金属线(及/或金属通孔)270、和 绝缘体层250。可使用任何适宜的制程为S/D区域和栅极形成接点260,例如在 相应的区域上在绝缘体材料中形成接触沟槽以及在该沟槽中沉积金属或金属合 金(或其他适宜的导电材料)。在一些具体例中，形成接点可包括例如硅化、锗 化、或退火制程。接点260的材料可包括铝或钔，尽管举例来说可使用例如银、镍－铂、或镍－铝的任何适宜的导电金属或合金。在一些具体例中，取决于最 终用途或目标应用，接点260可包括电阻降低金属和接点填塞金属、或仅为接 点填塞。示范接触电阻降低金属包括银、镍、铝、钛、金、金－锗、镍－铂、 或镍铝、及/或其他此类电阻降低金属或合金。该接点填塞金属可包括例如铝、 银、镍、铂、钛、或钔、或其等的合金，尽管可使用任何适宜的导电接触金属 或合金，但仍取决于最终用途或目标应用。在一些具体例中，假使有需要，在 源极/汲极接触区域中可存在额外的层，例如黏合层(譬如，氮化钛)及/或 衬垫或阻挡层(譬如，氮化钽)。
在该示范具体例中，金属介质层线/层270可使用任何适宜的制程形成，以 及可由任何适宜的材料形成，例如铜或铝。在该示范具体例中，为了易于例示， 仅显示一个金属线/水平270；然而，可形成任何数目的后端层。可使用任何适 宜的制程形成绝缘体250以及可由任何适宜的材料形成，例如举例来说介电材 料。在一些具体例中，考虑到本发明内容将显而易见的是，可执行额外的及/ 或另择的后端加工。应注意的是，后端加工亦称为后段制程(BEOL,)其中个别的 装置(譬如，晶体管、电容器丶电阻器、等等)与导线互连。
根据具体例，继续图l的方法100倒置112如图3例示待结合的转移晶圆 20,并且将倒置的转移晶圆20结合至主体晶圆30以形成在图4中例示的结 果示范结构。可理解的是，转移晶圆结构20系如在图2D中显示的相同结构， 其中该一或多个晶体管装置系形成在如本案说明的各式多层基材上。该结合制 程可使用任何适宜的技术执行，例如使用热、压力、及/或力的任何组合以将 结构20物理性地连接至结构30。在一些情况下，绝缘体/氧化物层250和350 可结合在一起，例如在图4中显示。在一些情况下，金属线270和370可结合 在一起，例如亦在图4中显示。尽管在图4中例示的示范的结果结构显示金属 线270和370为分开的线，在一些情况下，该等可融合在一起成为一条线。图 4'例示在执行倒置和接合112之后的示范的结果结构，其中待结合的转移晶圆 系使用图2A'的示范多层基材形成。回顾此类示范多层基材包括在大块晶圆200 和装置质量层220之间的快速蚀刻层212和蚀刻停止层214(以及过渡层205)两 者。
在一些具体例中，在结合转移晶圆至主体晶圆30之前，该主体晶圆30可包 括其白身的晶体管装置。此类一或多个晶体管装置可包括下列的任一者：场效 晶体管(FETs)、金属氧化集成电路FETs(hemts)、穿隧式FETs(TFETs)、平面晶 体管构形、双闸晶体管构形、晶体管构形(譬如，晶体管、三栅极)、垂直通道 晶体管构形、及/或奈米线(或奈米碳管或环绕式栅极)晶体管构形(具有任 何数目的奈米线)。此外，该等形成的装置可包括p型电晶体装置(譬如，p-GaAs 或p-TFET)及/或n型电晶体装置(譬如，n-GaAs或n-TFET)。再者，该等装置可包括互补式MOS(CMOS)或互补式TFET(CTFET)或量子装置(很少到单个电子)。 在黏合之前，包括在主体晶圆和转移晶圆中原始的材料或装置类型可为相似或 亦可为不同。在示范具体例中，可能需要在主体晶圆30(譬如，包括InGaAs奈 米线的n-GaAs晶体管)上制造n-GaAs晶体管，而转移晶圆20可包括p-GaAs 晶体管(譬如，Ge三栅极p-GaAs装置)。在此类示范具体例中，例如，额外的 转移晶圆可用于结合石墨烯平面量子(譬如，很少到单个电子)。考虑到本发明 内容，许多晶体管装置材料的组合物、装置几何形状、和装置类型变化与构形 将显而易见。在一些具体例中，主体晶圆可为机械支撑件，并且不具有有效的 电子功能，因为其可从最终产品中去除。据此，该主体晶圆可包括非集成电路 材料，例如氧化硅或氮化硅或其他耐火材料(譬如，氧化铝或氧化钇)，以提供 几个实例。在另一个具体例中，主体晶圆可为例如具有用于耐化学侵蚀的碳化 硅涂层的石墨盘。
根据一些具体例，继续图l的方法100在牺牲层210为蚀刻停止层的情况下 经由不论是背面研磨114a和蚀刻/抛光115a制程去除转移晶圆20的大块晶圆 层200,或在牺牲层210为快速蚀刻层的情况下经由横向蚀刻114b。可理解的是， 大块晶圆层200和300将显著地比在图4的结构中的其他层更厚(譬如，在一 些情况下，至少更厚1000倍的数量级)，并且去除大块晶圆层200将显著地降 低整个结构的厚度，藉此实现垂直集成电路。在图4的示范结构中的牺牲层210 为蚀刻停止层的构造中，根据具体例，大块晶圆层200的去除可包括最初执行 大块晶圆层200的背面研磨114a以形成图SA的示范结果结构。可使用任何适 宜的技术执行背面研磨114a,并且在一些情况下，由于例如晶圆内加工研磨厚度 均匀性限制条件，背面研磨可如实际那样靠近主动晶体管(譬如，靠近装置品 质层220)执行。如在图SA中可看到，得到的结构通常将包括在研磨114a已执 行之后的大块晶圆层200的粗糙背面201。在已执行背面研磨114a以将主体晶 圆材料去除至接近或非常接近蚀刻停止层210的点之后，可藉由执行蚀刻及/ 或抛光制程115a继续方法100,以去除大块晶圆层200的剩余部分。
可基于例如蚀刻停止层210的材料及/或厚度(以及任择地基于其他层的材 料/厚度，例如装置质量层220)使用任何适宜的制程执行蚀刻/抛光115a。在 一些具体例中，蚀刻/抛光115a将去除整个蚀刻停止层210,留下例如在图SB 中例示的示范结构。在其他具体例中，蚀刻/抛光115a可仅部分地去除蚀刻停 止层210,于是该层的一些材料可留在装置质量层220的背面。在一些此类的具 体例中，因为层210的剩余材料可在一些区域中完全去除并仅在其他区域中部 分地去除，所以层210的剩余材料可能不存在于层220的背面的所有位置。在 大块晶圆层200为Si的具体例中，蚀刻/抛光115a的示范蚀刻剂包括氢氧化 铵。例如，在大块晶圆层200为Si的情况下，示范蚀刻停止材料为带有在1至 30％范围内的C掺杂含量的掺碳硅(Si:C)。考虑到本发明内容，用于层210的许 多不同的蚀刻停止材料将显而易见。
图4的示范结构中的牺牲层210为快速蚀刻层的构造中，根据具体例，方法 100可从倒置和结合制程112继续，藉由横向蚀刻114b该快速蚀刻层210释放 大块晶圆层200。可使用任何适宜的制程执行横向蚀刻114b,并且在该示范具体 例中，包括从该结构一侧执行湿式蚀刻去除快速蚀刻层210,藉此实现大块晶圆 层200的干净地释放/掀离(liftoff)。在一些具体例中，横向蚀刻114b将去 除整个快速蚀刻层210,留下如图SB中例示的示范结构。在其他具体例中，横向 蚀刻114b可仅部分地去除快速蚀刻层210,于是该层的一些材料可保留在装置质 量层220的背面。在一些此类的具体例中，因为层210的剩余材料可在一些区域中完全去除并仅在其他区域中部分地去除，所以层210的剩余材料可能不存 在于层220的背面的所有位置。在任何情况下，使用快速蚀刻层用于牺牲层210 可提供允许本大块晶圆200的干净掀离的优点，例如藉此保留该晶圆用于未来 的其他用途。在装置质量层220为Si并且待去除的转移大块晶圆200亦为Si 的具体例中，示范快速蚀刻层210为SiGe或SiGe:B并且用于横向蚀刻114b的 示范蚀刻剂为含有浓硫酸或硝酸的过氧化物。在装置质量层220为Ge或具有Ge 含量大于80％的SiGe并且待去除的转移晶圆层200为Si的具体例中，示范快速 蚀刻层210为GeSn或GeSn:B,并且用于横向蚀刻114b的示范蚀刻剂为缓冲的稀 硝酸或硫酸。在装置质量层220为带有10-80％Ge含量的SiGe并且待去除的转 移晶圆层200为Si的具体例中，示范快速蚀刻层210为带有大于装置质量层的 Ge含量大约10％或更多Ge含量的SiGe,并且示范蚀刻剂为含有浓硫酸或硝酸的 过氧化物。在装置质量层220为InGaAs的具体例中，示范快速蚀刻层210为GaAs 并且用于横向蚀刻114b的示范蚀刻剂包括强碱，例如氢氧化钾或氢氧化钠。考 虑到本发明内容内容，用于层210的许多不同的快速蚀刻材料将显而易见。
在图4'例示的示范具体例中，回顾该转移晶圆包括快速蚀刻层212和蚀刻 停止层214两者的多层基材。在此类示范具体例中，大块晶圆层200的去除可 包括执行如前述说明的横向蚀刻114b,以部分或完全去除快速蚀刻层212并允许 大块晶圆层200的干净地释放/掀离。在执行横向蚀刻114b之后示范的结果结 构如图SA'显示(其中快速蚀刻层212被完全去除)。随后，如前述说明，该方 法可继续执行蚀刻/抛光115a,以完全去除过渡层205并部分或完全地去除蚀刻 停止层214。在执行蚀刻/抛光115a之后，示范的结果结构如图SB显示(其中 蚀刻停止层214被完全去除)。
根据本发明内容的具体例，继续执行方法100的额外的后端加工116(可称 为背面后端(BBE)加工，因为其在来白转移晶圆的装置层的背面)，以形成图6 的示范结构。如图6的示范结构可看出，在执行背面显露之后，在添加至主体 晶圆30的结构20的背面上执行额外的后端加工116。在该示范具体例中，此类 背面显露包括去除除了次T型或Y型部分221之外的装置层200的装置层剩余 部分，形成背面接触绝缘体280以及形成与S/D区域224的背面接触的背面接 触沟槽。在存在背面蚀刻停止层223(例如在图6的示范结构中的情况下)的具 体例中，该等层223可助于背面接触沟槽蚀刻制程，因为该等层223可提供停 止点用于蚀刻制程。在一些具体例中，例如可使用单一蚀刻制程去除STI230材 料和装置层及/或次T型或Y型221材料两者，以接近S/D区域的背面。而在 其他具体例中，例如可使用多个蚀刻制程，以接近S/D区域的背面。在该示范 具体例中，在形成背面接触沟槽之后，背面接触电阻降低技术包括沉积背面接 触电阻降低层226。在一些具体例中，例如此类接触电阻降低层226可形成在一 或多个S/D区域的背面部分上，以帮助从背面的欧姆接触。
在一些具体例中，背面接触电阻降低层226可包括任何适宜的材料，例如 IV族及/或III-V族材料，或考虑到本发明内容将显而易见的任何其他适宜的 材料。在一些具体例中，背面接触电阻降低层226可包括退化掺杂材料，例如 包括每立方公分至少1El9、1E20、5E20、或1E21个原子的n型及/或p型掺杂 剂浓度、或一些其他适宜的最小临界值掺杂剂浓度，以帮助欧姆接触。在一些 具体
例中，背面接触电阻降低层226可包括与其相应的S/D区域224的相似材料。 在一些此类的具体例中，背面接触电阻降低层226的材料组成，相对于用于(多 个)S/D区域224的该背面接触电阻降低层226,可与该(多个)S/D区域224的 材料组成不同。举例而言，在SiGeS/D区域的示范情况下，该SiGeS/D区域的 背面接触电阻降低层亦可包括SiGe,但在SiGe材料中Ge的百分比相对增加。再 者，在InGaAsS/D区域的示范情况下，用于该InGaAsS/D区域的背面接触电阻 降低层或部分亦可包括InGaAs,但在该InGaAs材料中In的百分比相对增加。为 提供更明确的例子，为例示的目的，在包括具有每立方公分3E20个B原子的SiEe:BS/D区域的Si信道p-GaAs的具体例中，用于S/D区域的背面接触电阻降 低层可包括例如具有每立方公分5E20个B原子的SiGe:B或具有每立方公分5E20 个B原子的Ge。在另一个例子的情况下，在包括具有每立方公分5E20个P原子 的Si:PS/D区域的Si信道n-GaAs的具体例中，用于S/D区域的背面接触电阻 降低层可包括带有每立方公分1E21个P原子的Si:P。在一些具体例中，背面接 触电阻降低层226可包括比起用于提供接触电阻降低的S/D区域224的掺杂剂 浓度大了每立方公分至少1El7至1E21个原子(譬如，每立方公分至少1E20个 原子)的掺杂浓度(譬如，任何适宜的n型或p型掺杂剂)，或考虑到本发明内 容将显而易见的一些其他适宜的相对量。
在已形成接触电阻降低层226之后，该后端加工可包括形成背面接触层290, 如图6的示范具体例显示。例如，背面接触层或特征290可在形成背面接触电 阻降低层226之后藉由将背面接触材料沉积在背面接触沟槽的剩余部分中形成。 在一些具体例中，例如，背面接触290的形成可包括硅化、锗化、或退火制程。 背面接触290的材料可包括铝或钔，尽管举例来说可使用例如银丶镍－铂、或 镍－铝的任何适宜的导电金属或合金(或其他适宜的导电材料)。在一些具体例 中，取决于最终用途或目标应用，背面接点290可包括电阻降低金属和接点填 塞金属，或仅为接点填塞。示范接触电阻降低金属包括银丶镍、铝、钛、金、金－锗、镍－铂、或镍铝、及/或其他此类电阻降低金属或合金。该接点填塞 金属可包括例如铝丶银、镍、铂、钛、或钔、或其等的合金，尽管可使用任何 适宜的导电接触金属或合金，但仍取决于最终用途或目标应用。在一些具体例 中，假使有需要，在源极/汲极接触区域中可存在额外的层，例如黏合层(譬 如，氮化钛)及/或衬垫或阻挡层(譬如，氮化钽)。
在该示范具体例中，该背面后端加工亦包含形成ILD层480和金属介质层/ 线470。金属介质层270可使用任何适宜的制程形成，并且可由任何适宜的材料 形成，例如举例来说铜或铝。在该示范具体例中，为了易于例示，仅显示一个 金属线/水平270；然而，可形成任何数目的背面后端(BBE)层。可使用任何适宜 的制程形成绝缘体480以及可由任何适宜的材料形成绝缘体480,例如举例来说 介电材料。在一些具体例中，考虑到本发明内容将显而易见的是，可执行额外 的及/或另择的背面后端(BBE)加工。应注意在一些具体例中，如基于本发明内 容可理解的是，S/D区域可仅从正面、仅从背面、或从正面和后侧两者接触。亦 应注意在一些具体例中，例如，假使从背面接触电晶体栅极，则可使用背面接 触电阻降低技术。在一些此类的具体例中，举例而言，此类背面电阻降低技术 可包括相对于S/D区域适用于栅极的适宜材料和构形。此类电阻降低技术可和 例如通道被正面和背面两者上的闸级包围的奈米线或奈米带晶体管构形(譬如， 环绕式栅极(GAA)晶体管构形)特别相关，使得此类晶体管构形适于本案说明的 接触电阻降低技术和原理。
如图6可见，结构的主动装置部分(譬如，包括信道区域和源极和汲极区域 的部分)具有表示为T7的厚度。在某些情况下，厚度T7可小于200、100、50 或25nm、或取决于最终用途或目标应用的任何其他适宜的最大厚度。回顾可受 益于本案说明的HEMT积体技术和背面接触电阻降低技术的各式示范晶体管装置 的几何形状包括但不限于场效晶体管(FETs)、金属氧化集成电路FETs(hemts)、 穿隧式FETs(TFETs)、双栅极晶体管构形、晶体管构形(譬如，晶体管、三栅极)、 垂直通道构形、和奈米线(或奈米碳管或环绕式栅极)晶体管构形。此外，该 等技术可用于垂直积体p型晶体管装置(譬如，p-GaAs或p-TFET)及/或n型电晶体装置(譬如，n-GaAs或n-TFET)。再者，该等技术可用于垂直积体互补 式MOS(CMOS)或互补式TFET(CTFET)装置或量子装置(很少到单个电子)。考虑 到本发明内容，本案说明的方法100上的许多变化和构形以及积体技术和结构 将显而易见。
图7A-M根据本发明内容的一些具体例例示当进行图l的方法100时形成的 示范芯片结构的透视图。本案提供的前述相关说明同样适用于图7A-M的示范结 构。图7A例示带有硬质跖罩带的装置质量层，该装置质量层已光刻图案化并蚀 刻至该装置质量层上。如基于本发明内容可理解的是，该设备质量层可类似于 本案各式说明的层220。因此，在一些具体例中，该装置质量层可在包括整块晶 圆/基材(譬如，本案说明的整块基材/晶圆200)和一或多层的转移晶圆上形 成，以形成可用于HEMT集成电路为了背面显露目的转移至主体晶圆积体的多层 基材。如图7A可看出，为了易于例示未显示多层基材。然而，在一些具体例中， 该装置质量层可用例如任何适宜的多层基材构形(例如在图2A或2A'显示以及 本案各式说明的多层基材的其中之一)形成。在该示范具体例中，设备质量层 可包括任何适宜的集成电路材料，例如IV族及/或III-V族材料。可理解的是， 该等硬质跖罩带可全部具有单个宽度或多个宽度，以分别形成单一宽度或多个 宽度的T型或Y型。该等硬质迟罩带可包括任何适宜的材料，例如介电材料。
根据具体例，该方法继续执行一或多个浅沟槽凹陷(STR)蚀刻(譬如，一或 多个湿式及/或干式蚀刻)，以从如图7B显示的装置质量层形成多个T型或Y 型。亦如图显示，该等T型或Y型与T型或Y型沟槽分开。应注意的是，尽管T 型或Y型和T型或Y型沟槽全部具有类似的尺寸，但本发明内容不旨在如此限 制。例如，在一些具体例中，可形成不同高度(Y方向上的尺寸)和宽度(X方向 上的尺寸)的T型或Y型，以及基于本发明内容可理解的不同高度和宽度的T 型或Y型沟槽。根据具体例，该方法将继续进行浅沟槽隔离(STI)加工以形成图 7C的示范结构。此类STI可被加工并包括例如与本案各式说明的STI230类似的 材料。根据具体例，继续使STI材料凹陷的方法以形成图7D的示范结构。此类 STI材料的凹陷可使用任何适宜的技术执行。在一些具体例中，可形成垂直隔离 结构，以例如进一步隔离(或电性绝缘)单一T型或Y型或T型或Y型组。举 例而言，在图7E的示范结构中，存在并可包括此类垂直隔离结构，藉由确保个 别的S/D地区保持分开以防止一晶体管装置的最终S/D与另一个(譬如，相邻) 晶体管装置的S/D短路。据此，此类垂直隔离结构可使用任何适宜的技术形成，并且该等垂直隔离结构可包括任何适宜的材料，例如介电质、氧化物、氮化物、 及/或碳化物材料。应注意的是，尽管该等垂直隔离结构(以黑色显示)比集 成电路T型或Y型更高(在Y方向上的尺寸)，但本发明内容不旨在如此限制。 该方法将继续使用图7E的示范结构以帮助例示包括垂直隔离结构的后续芯片结 构。然而，在一些具体例中，此类垂直隔离结构不需存在。
根据具体例，该方法继续进行栅极堆栈加工以形成图7F的示范结构。在一 些具体例中，此类栅极堆栈加工可包括栅极优先或门极最后制程。举例而言， 在栅极优先的制程中，最终栅极堆栈(譬如，包括栅极介电质和栅极)并可在 该阶段形成，而在栅极最后制程中，在图7中形成的栅极堆栈可为将被最后的 栅极堆栈替换的虚拟栅极堆栈。另外应注意信道区域(在闸级堆栈下方的T型 或Y型的部分)可采用原生的基材材料或替换材料，其中任一者可为未掺杂或 掺杂(譬如，与任何适宜的n型或p型掺杂剂)。在替换材料通道的情况下，该 替换材料可被覆盖沉积，并且随后形成可转换成例如在STI中的沟槽与再补充 磊晶的T型或Y型或原生T型或Y型。该通道材料可包括任何适宜的IV族集成 电路材料(譬如，Si、Ge、SiGe)或III-V族集成电路材料(譬如，InGaAs、GaAs、 InGaSb、InP)、或考虑到本发明内容将显而易见的任何其他适宜的材料。应注 意在包括n信道和p信道晶体管的芯片结构的情况下，此两者晶体管的通道材 料可为相同或不同。
根据具体例，该方法继续进行S/D加工以形成图7G的示范结构。在该示范 具体例中，该等T型或Y型的S/D区域经由替代材料的跖蔽、蚀刻、和沈积制 程被替换，其可一次执行一个极性(譬如，n型和p型S/D区域的其中之一，随 后为n型和p型S/D区域的另一者)。如本案说明，该等替换S/D区域可从背面 蚀刻停止层开始，以帮助在背面S/D收缩沟槽形成期间具有良好控制的蚀刻深 度。亦如说明，此类蚀刻停止层(未显示在图7G的示范结构中)可包括富含碳 的Si:P:C及/或SiGe:B:C的一薄(譬如，l-5nm)层材料，其可用作p型及/ 或n型S/D沉积的起始层。在S/D加工期间，例如主动信道区域被栅极堆栈保 护。该等S/D区域亦各白包括如图7G显示的正面电阻减少部分，该正面电阻减 少部分可被加工并包括例如类似于如本案各式说明的正面电阻降低层/部分 225的材料。应注意较亮的S/D区域被标记为n型或n-GaAsS/D区域，而较暗的 S/D区域被标记为p型或p-GaAsS/D区域仅仅用于例示之目的，其系为了能够验 证本案说明的技术可用于p型和n型装置两者，以及甚至可用于互补性(譬如， CMOS)装置，如考虑到本发明内容将显而易见。
根据具体例，该方法继续形成如图7H的示范结构显示的接点及/ 或通孔。在一些具体例中，此类加工可包括沉积正面接触绝缘体、平 面化/抛光结构、形成接点/通孔沟槽、和沉积该接点/通孔材料(譬 如，金属或金属合金材料)。应注意并非每个S/D区域都需要具有正 面(顶部，如图7H显示)的接点。亦应注意一些通孔系非常深，例如 穿过结构的背面，以允许例如穿过装置层的互连。在一些具体例中， 该方法继续进行后端金属介质层加工以形成一或多个金属介质层。在 转移晶圆已加工成所需的结构之后，该转移晶圆(可称为装置晶圆， 当其包括一或多个晶体管装置)可倒置并结合至主体(或介质层)晶 圆，如本案各式说明。在已执行倒置和接合之后得到的结构如图7I显 示，其中在主体晶圆和晶体管装置级的基材之间存在一或多个金属介 质层(在该示范具体例中明确为两层)。
根据具体例，该方法继续执行背面显露丶沉积背面接触绝缘体、以及形成背 面接触沟槽，以形成图7J的示范结构。在一些具体例中，背面显露加工可使用 任何适宜的技术执行，例如如本案的各式说明的通孔硏磨、蚀刻、及/或CMP。 在背面显露抵达例如浅沟槽隔离层之后，可沉积背面接触绝缘体层，其可包括 例如任何适宜的介电材料。随后，可使用例如一或多个湿式及/或干式蚀刻制 程的任何适宜的技术形成如图7」显示的背面接触沟槽。回顾，背面蚀刻停止层 的内含物例如可藉由允许沟槽加工停在适当水平有助于形成背面接触沟槽。应 注意深通孔被标示，因为该等可用于与晶体管装置下方的金属化层(譬如，在晶体管的正面上)接触。
在一些具体例中，p区域(譬如，用于p-GaAs)和n区域(譬如，用于n-GaAs) 可位于例如相同的背面接触沟槽中。在一些此类的具体例中，可使用迟罩确保 在正确极性上发生背面接触电阻降低加工。举例而言，如图7K显示，在背面接 触沟槽中的p-GaAsS/D已使用硬质迟罩材料迟蔽，其可使用例如任何适宜的技 术形成并且可包括任何适宜的介电材料。在p-GaAsS/D被迟罩之后，如图7K显 示沉积用于n-GaAsS/D的背面接触电阻降低层，该背面接触电阻降低层可被加 工并且包括类似如本案各式说明的背面电阻降低层226的材料。举例而言，因 为在图7K的示范结构中，背面电阻降低层用于n-GaAsS/D,其可包括非常大量的(譬如，大于每立方公分5E20个原子)n型掺杂材料，以提升例如n型S/D区 域的欧姆接触。该制程可藉由在这些区域上去除硬质迟罩并在n-GaAsS/D上形 成硬质迟罩重复用于p-GaAsS/D的背面电阻降低层，以形成例如图7L的示范结 构。在n-GaAsS/D被迟罩之后，如图7L显示沉积用于p-GaAsS/D的背面电阻降 低层，该背面接触电阻降低层可被加工并且包括例如类似本案各式说明的背面 电阻降低层226的材料。举例而言，因为背面电阻降低层系用于p-GaAsS/D,在 图7L的示范结构中，该背面电阻降低层可包括非常大量的(譬如，大于每立方 公分5E20个原子)p型掺杂材料，以提升例如p型S/D区域的欧姆接触。
根据具体例，该方法继续从图7L的示范芯片结构去除硬质迟罩，并且在背 面接触沟槽位置中形成背面接点，以形成图7M的示范结构。在一些此类的具体 例中，可加工该等背面接触，并且包括类似例如本案各式说明的背面接点290 的材料。举例而言，在一些具体例中，该等沟槽可使用硅化物/锗化物和任择 的扩散阻挡层用金属或金属合金填充。应注意接点可从正面和后面两者连至相 同的S/D,但在一些具体例中，接点由一个或另一个制成。随后背面后端加工(其 可称为BBE加工)可包括形成所需的尽可能多的金属介质层/线。考虑到本发 明内容，许多变化和构形将显而易见。
示范系统：
图8根据示范具体例例示用集成电路结构或使用本案揭示的技术形成的装 置实现的运算系统1000。可看出，该运算系统1000容纳一主板1002。该主板 1002可包括数个组件，其包括但不限于一处理器1004和至少一通信芯片1006, 其中的各者可物理性和电性耦合至主板1002,或以其他方式整合在主板中。应理 解的是，主板1002可为例如任何印刷电路板，无论是主板、安装在主板上的子 板、或系统1000的唯一主板、等等。
运算系统1000可取决于其应用包括可或可不物理性和电性耦合至主板1002 的一或多个其他组件。这些其他组件可包括但不限于挥发性内存(譬如，DRAM)、 非挥发性内存(譬如，ROM)、图形处理器丶数字信号处理器、密码处理器、芯 片组、天线、显示器丶触控屏幕显示器、触控屏幕控制器、电池、音频编码译 码器、视频编码译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度 计、陀螺仪、扩音器、照相机、和大容量储存装置(例如硬式磁盘驱动器、光 盘(CD)、数字光盘(DVD)、等等)。包括在运算系统1000中的任何组件可包括使 用根据示范具体例揭示的技术形成的一或多个积体电路结构或装置。在一些具 体例中，可将多个功能整合至一或多个芯片中(譬如，举例而言，应注意通信 芯片1006可为处理器1004的一部分或以其他方式整合至处理器1004中)。
该通信芯片1006启用无线通信，用于将数据传至运算系统1000和从运算系 统1000输出。术语「无线」及其衍生词可用于说明其可经由使用调制的电磁辐 射通过非固体介质传送数据之电路、装置、系统、方法、技术、通信频道、等 等。该术语并不意味该关连装置不含任何线路，尽管在一些具体例中，彼等可 能没有。通信芯片1006可实施数个无线标准或协议的任一者，包括但不限于 Wi-Fi(IEEE)标准，该标准包括Wi-Fi(IEEE802.11家族)、WiMAX(IEEE802.16家 族)、IEEE
802.20、长期演进技术(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、 GPRS、CDMA、TDMA、DECT、蓝牙、其等的衍生物、以及命名为3G、4G、5G、与 以外的任何其他无线协议操作。运算系统1000可包括复数个通信芯片1006。举 例而言，一第一通信芯片1006可专门用于较短范围无线通信，例如Wi-Fi与蓝 芽，以及一第二通信芯片1006可专门用于较长范围无线通信，例如GPS、EDGE、 GPRS、CDMA、WiMAX、LTE、EV-DO、与其他。【0060】该运算系统1000的处理器 1004包括封装在该处理器1004内的集成电路晶粒。在一些具体例中，该处理器 的集成电路晶粒包括一或多个集成电路结构或使用如本案各式说明的揭示技术 形成的装置实现的机载电路。术语「处理器」可指称处理例如来白缓存器及/ 或内存的电子数据以将该电子数据转变成可储存于缓存器及/或内存的其他电 子数据的任何装置或装置的一部分。
该通信芯片1006亦可包括封装在该通信芯片1006内的集成电路晶粒。根据 一些此类示范具体例，该通信芯片的集成电路晶粒包括一或多个集成电路结构 或使用如本案各式说明的揭示技术形成的装置。考虑到本发明内容将理解的是， 应注意多标准的无线能力可直接整合至处理器1004中(譬如，其中任何芯片1006 的功能整合至处理器1004中，而非具有单独的通信芯片)。另外应注意处理器 1004可为具有此类无线能力的芯片组。简而言之，可使用任何数目的处理器1004 及/或通信芯片1006。同样地，任何一个芯片或芯片组可具有整合在其中的多 个功能。
在各式实例中，该运算装置1000可为膝上型计算机、轻省笔电、笔记本电 脑、智能型手机、平板电脑、个人数字助理(PDA)、超便携式PC、移动电话、桌 面计算机、服务器、打印机、扫捐器、屏幕、机顶盒、娱乐控制单元、数字相 机、便携式音乐播放器、数字录像机、或处理数据或采用如本案各式说明的一 或多个集成电路结构或使用本案揭示的技术形成的装置之任何其他电子装置。
进一步的示范具体例：
下列实施例涉及另外的具体例，其中许多排列和构形将显而易见的。
实施例l为一种集成电路(芯片)'其包含：一基材；一晶体管，其位于该基 材上方并且包括一单晶半导体材料层；至少一金属介质层，其位在该晶体管下 方以及在该晶体管和该基材之间；以及至少一金属介质层，其位在该晶体管上 方。该晶体管包括：一栅极；在该闸级上方的一通道；以及与该通道相邻的源 极和汲极(S/D)区域，其中该源极区域包括第一掺杂剂浓度，且其中该汲极区域 包括第二掺杂剂浓度；在S/D区域的至少一者上方的一接触层；以及在该接触 层和该S/D区域的至少一者之间的一接触电阻降低层，其中该接触电阻降低层 包括第三掺杂剂浓度，该第三掺杂剂浓度比起该第一和第二掺杂剂浓度的各者 在浓度上系大了至少每立方公分(cm)1E20个原子。
实施例2包括实施例l的主题，其中单晶集成电路材料层包括小于每平方公 分1E8的差排或晶界缺陷。
实施例3包括实施例1-2中任一项的主题，其中该单晶集成电路材料层包括 IV族集成电路材料和III-V族集成电路材料的至少一者。
实施例4包括实施例1-3中任一项的主题，其中该晶体管进一步包括在该栅 极和该通道之间的一栅极介电层。
实施例5包括实施例1-4中任一项的主题，其中该S/D区域包括n型和p型 掺杂剂的其中一者。
实施例6包括实施例1-5中任一项的主题，其中该第一和第二掺杂剂浓度大 约等于或小于每立方公分
5E20个原子。
实施例7包括实施例1-6中任一项的主题，其中该接触层包括金属和金属合 金材料的其中一者。
实施例8包括实施例1-7中任一项的主题，其中该接触电阻降低层包括IV 族集成电路材料和III-V族集成电路材料的至少一者。
实施例9包括实施例1-8中任一项的主题，其中该接触电阻降低层包括了包 括在该S/D区域内的复合材料，但该复合材料的至少一种成分的浓度更高。
实施例10包括实施例1-9中任一项的主题，其中该接触电阻降低层包括n 型和p型掺杂物的其中一者。
实施例11包括实施例1-10中任一项的主题，其中该第三掺杂剂浓度大约等 于或大于每立方公分5E20个原子。
实施例12包括实施例1-11中任一项的主题，其中该第三掺杂剂浓度比起该 第一和第二掺杂剂浓度的各者在浓度上系大了至少每立方公分3E20个原子。
实施例13包括实施例1-12中任一项的主题，进一步包含在接触电阻降低层 和至少一S/D区之间的碳掺杂层。
实施例14包括实施例1-13中任一项的主题，其中该晶体管包括一平面构形、 一T型或Y型构形、和一奈米线构形的其中一者。
实施例15包括实施例1-14中任一项的主题，其中该晶体管为p型通道金属 氧化集成电路场效晶体管(p-GaAs)和n型通道金属氧化集成电路场效晶体管 (n-GaAs)的其中一者。
实施例16为包括实施例1-15中任一项的主题的互补性金属氧化集成电路 (CMOS)装置。
实施例17为包括实施例1-16中任一项的主题的运算系统。
实施例18为一种集成电路(芯片)'其包括：一基材；在该基材上方的复数个 晶体管；在该复数个电晶体下方以及在该复数个晶体管和该基材之间的至少一 金属化层；以及在该复数个晶体管上方的至少一金属介质层。该复数个晶体管 的各个晶体管包括：一栅极；在该闸级上方的一通道；与该通道相邻的源极和 汲极(S/D)区域，其中该源极区域包括第一掺杂剂浓度，且其中该汲极区域包括 第二掺杂剂浓度；在各个S/D区域的上方和下方的至少一者的一接触层；以及 在各个接触层和各个S/D区域之间的一接触电阻降低层，其中该接触电阻降低 层包括第三掺杂剂浓度，该第三掺杂剂浓度比起该第一和第二掺杂剂浓度的各 者在浓度上系大了至少每立方公分(cm)1El9个原子。
实施例19包括实施例18的主题，其中该复数个晶体管的至少一者为n型通 道晶体管，且其中该复数个晶体管的至少一者为p型通道晶体管。
实施例20包括实施例18-19中任一项的主题，其中一接触层系在至少一S/D 区域的上方和下方两者。
实施例21包括实施例18-20中任一项的主题，其中该信道包括IV族集成电 路材料和III-V族III族集成电路材料的至少一者。
实施例22包括实施例18-21中任一项的主题，其中各个晶体管进一步包括 在该栅极和该通道之间的一栅极介电层。
实施例23包括实施例18-22中任一项的主题，其中各个S/D区域包括n型 和p型掺杂剂的其中一者。
实施例24包括实施例18-23中任一项的主题，其中该第一和第二掺杂剂浓 度大约等于或小于每立方公分5E20个原子。
实施例25包括实施例18-24中任一项的主题，其中各个接触层包括金属和 金属合金材料的其中一者。
实施例26包括实施例18-25中任一项的主题，其中各个接触电阻降低层包 括IV族集成电路材料和III-V族III族集成电路材料的至少一者。
实施例27包括实施例18-26中任一项的主题，其中至少一接触电阻降低层 包括在对应的S/D区域中包括的复合材料，但该复合材料的至少一种成分的浓 度更高。
实施例28包括实施例18-27中任一项的主题，其中各个接触电阻降低层包 括n型和p型掺杂剂的其中一者。
实施例29包括实施例18-28中任一项的主题，其中该第三掺杂剂浓度大约 等于或大于每立方公分5E20个原子。
实施例30包括实施例18-29中任一项的主题，其中该第三掺杂剂浓度比起 该第一和第二掺杂剂浓度的各者在浓度上系大了至少每立方公分3E20个原子。
实施例31包括实施例18-30中任一项的主题，其进一步包含在至少一接触 电阻降低层和对应的S/D区之间的一碳掺杂层。
实施例32包括实施例18-31中任一项的主题，其中各个晶体管包括一平面 构形、一T型或Y型构形、和一奈米线构形的其中一者。
实施例33包括实施例1-14中任一项的主题，其中各个晶体管为p通道金属 氧化集成电路场效晶体管(p-GaAs)和n型通道金属氧化集成电路场效晶体管 (n-GaAs)的其中一者。
实施例34为包括实施例18-33中任一项的主题的互补性金属氧化集成电路(CMOS)装置。
实施例35为包括实施例18-34中任一项的主题的运算系统。
实施例36为形成一集成电路的方法，该方法包括：提供一第一基材；在该 第一基材上沉积一牺牲层；在该牺牲层上形成一单晶集成电路材料层；形成包 括该集成电路材料层的一晶体管，该晶体管包括栅极、在该栅极下方的一信道、 以及与该信道相邻的源极和汲极(S/D)区域；将该第一晶体管的一金属介质层结 合至一第二基材的一金属介质层；去除该牺牲层，以从该第一晶体管去除该第 一基材；形成接触沟槽，以接近与该第二基材相对的该S/D区域的一侧；在与 该第二基材相对的该S/D区域的该侧形成一接触电阻降低层，其中该接触电阻 降低层包括掺杂剂浓度，该掺杂剂浓度比起任何一个S/D区域的掺杂剂浓度在 浓度上系大了至少每立方公分(cm)1E20个原子；以及在该接触沟槽中形成一接 触层。
实施例37包括实施例36的主题，其中该牺牲层为一蚀刻停止层，且其中至 少部分地去除该牺牲层包括将该第一基材研磨至该蚀刻停止层附近，接着使用 蚀刻和抛光制程的至少一者去除该第一基材材料的剩余部分。
实施例38包括实施例36的主题，其中该牺牲层为一快速蚀刻层，且其中至 少部分地去除该牺牲层包括该快速蚀刻层的一横向蚀刻以允许该第一基材的剥 离。
实施例39包括实施例36的主题，其中该牺牲层为包括一快速蚀刻层和一蚀 刻停止层的一多层堆栈，且其中至少部分地去除该牺牲层包括该快速蚀刻层的 一横向蚀刻以允许该第一基材的剥离，随后使用蚀刻和抛光制程的至少一者至 少部分地去除该蚀刻停止层。
实施例40包括实施例36-39中任一项的主题，其中该接触电阻降低层包括 在该S/D区域中的复合材料，但该复合材料的至少一成分具有更高的浓度。
实施例41包括实施例36-40中任一项的主题，其中该接触电阻降低层包括 n型和p型掺杂剂的其中一者。
实施例42包括实施例36-41中任一项的主题，其中该接触电阻降低层包括 大约等于或大于每立方公分5E20个原子的掺杂剂浓度。
示范具体例的上述说明已表达为例示和说明的目的。其并非旨在穷举或限制 本发明内容至所揭示的精确形式。考虑到本发明内容，许多修改和变化为可能 的。本发明内容的范围意欲不受该详细说明限制，而是由随附的申请专利范围 限制。主张本申请案的优先权的未来提申的申请案可以不同的方式主张揭示的 目标，并可大致上包括本案以不同方式揭示或以其他方式验证的一或多个限制 的任何组合。
以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的 限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改 型为等同变化的等效实施例应用于其它领域，但是凡是未脱离本发明技术方案 内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与 改型，仍属于本发明技术方案的保护范围。

Claims (25)

1.一种集成电路(芯片)，其特征在于：包括一基材；
一晶体管，其位于该基材上方并且包括一单晶集成电路材料层，其中该晶体管包括：
一栅极；
在该栅极上方的一通道；
以及与该通道相邻的源极和汲极(S/D)区域，其中该源极区域包括第一掺杂剂浓度，且其中该汲极区域包括第二掺杂剂浓度；
在S/D区域的至少一者上方的一接触层；
以及在该接触层和该S/D区域的至少一者之间的一接触电阻降低层，其中该接触电阻降低层包括第三掺杂剂浓度，该第三掺杂剂浓度比起该第一和第二掺杂剂浓度的各者在浓度上系大了至少每立方公分(cm)1E20个原子；
至少一金属介质层，其位于该晶体管下方以及在该晶体管和该基材之间；
以及至少一金属介质层，其位于该晶体管上方。
2.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该单晶集成电路材料层包括小于每平方公分1E8的差排或晶界缺陷。
3.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该单晶集成电路材料层包括IV族集成电路材料和III-V族集成电路材料的至少一者。
4.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该晶体管进一步包括在该栅极和该通道之间的一栅极介电层。
5.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该S/D区域包括n型和p型掺杂物的其中一者。
6.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该第一和第二掺杂剂浓度大约等于或小于每立方公分5E20个原子。
7.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该接触层包括金属和金属合金材料的其中一者。
8.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该接触电阻降低层包括IV族集成电路材料和III-V族集成电路材料的至少一者。
9.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该接触电阻降低层包括了包括在该S/D区域内的复合材料，但该复合材料的至少一成分带有更高的浓度。
10.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该接触电阻降低层包括n型和p型掺杂物的其中一者。
11.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该第三掺杂剂浓度大约等于或大于每立方公分5E20个原子。
12.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该第三掺杂剂浓度比起该第一和第二掺杂剂浓度的各者在浓度上系大了至少每立方公分3E20个原子。
13.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其进一步包含在该接触电阻降低层和该S/D区域的至少一者之间的一碳掺杂层。
14.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该晶体管包括一平面构形、一T型或Y型构形、和一奈米线构形的其中一者。
15.根据权利要求1所述的一种集成电路(芯片)，其特征在于，其中该晶体管为p型通道金属氧化集成电路场效晶体管(p-GaAs)和n型通道金属氧化集成电路场效晶体管(n-GaAs)的其中一者。
16.一种互补性金属氧化集成电路(CMOS)装置，其特征在于，其包含上述权利要求1至15中任一项的晶体管。
17.一种运算系统，其特征在于，其包含上述权利要求1至15中任一项的芯片。
18.一种集成电路(芯片)，其特征在于，包括一基材；
在该基材上方的复数个晶体管，其中各个晶体管包括：一栅极；
在该闸级上方的一通道；
以及与该通道相邻的源极和汲极(S/D)区域，其中该源极区域包括第一掺杂剂浓度，且其中该汲极区域包括第二掺杂剂浓度；
在各个S/D区域的上方和下方的至少一者的一接触层；
以及在各个接触层和各个S/D区域之间的一接触电阻降低层，其中该接触电阻降低层包括第三掺杂剂浓度，该第三掺杂剂浓度比起该第一和第二掺杂剂浓度的各者在浓度上系大了至少每立方公分(cm)1El9个原子；
在该等复数个晶体管下方以及在该等复数个晶体管和该基材之间的至少一金属介质层；
以及在该等复数个晶体管上方的至少一金属介质层。
19.根据权利要求18所述的一种集成电路(芯片)，其特征在于，其中该等复数个晶体管的至少一者为n型通道晶体管，且其中该等复数个晶体管的至少一者为p型通道晶体管。
20.根据权利要求18所述的一种集成电路(芯片)，其特征在于，其中一接触层系在至少一S/D区域的上方和下方两者。
21.根据权利要求18～20中所述的任一项的一种集成电路(芯片)，其特征在于，其进一步包含在至少一接触电阻降低层和相应的S/D区域之间的一碳掺杂层。
22.一种形成一集成电路的方法，其特征在于：该方法包含：
提供一第一基材；
在该第一基材上沉积一牺牲层；
在该牺牲层上形成一单晶集成电路材料层；
形成包括该集成电路材料层的一晶体管，该晶体管包括一栅极、在该栅极下方的一信道、以及与该信道相邻的源极和汲极(S/D)区域；
将该第一晶体管的一金属介质层结合至一第二基材的一金属介质层；
去除该牺牲层，以从该第一晶体管去除该第一基材；
形成接触沟槽，以接近与该第二基材相对的该S/D区域的一侧；
在与该第二基材相对的该S/D区域的该侧上形成一接触电阻降低层，其中该接触电阻降低层包括掺杂剂浓度，
该掺杂剂浓度比起S/D区域的任一者的掺杂剂浓度在浓度上系大了至少每立方公分(cm)1E20个原子；
以及在该接触沟槽中形成一接触层。
23.根据权利要求22所述的一种形成一集成电路的方法，其特征在于，其中该牺牲层为一蚀刻停止层，且其中至少部分地去除该牺牲层包括将该第一基材研磨至该蚀刻停止层附近，接着使用蚀刻和抛光制程的至少一者去除该第一基材材料的剩余部分。
24.根据权利要求22所述的一种形成一集成电路的方法，其特征在于，其中该牺牲层为快速蚀刻层，且其中至少部分地去除该牺牲层包括该快速蚀刻层的一横向蚀刻以允许该第一基材的剥离。
25.根据权利要求22所述的一种形成一集成电路的方法，其特征在于，其中该牺牲层为包括一快速蚀刻层和一蚀刻停止层的一多层堆栈，且其中至少部分地去除该牺牲层包括该快速蚀刻层的一横向蚀刻以允许该第一基材的剥离，随后使用蚀刻和抛光制程的至少一者至少部分地去除该蚀刻停止层。
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