CN116314194A - 使用沟道高度和间隔调制的高电压（hv）和低电压（lv）晶体管结构的共同集成 - Google Patents

使用沟道高度和间隔调制的高电压（hv）和低电压（lv）晶体管结构的共同集成 Download PDF

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P·马吉
A·默西
G·格拉斯
R·沙阿
S·高斯
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Abstract

本发明涉及使用沟道高度和间隔调制的高电压（HV）和低电压（LV）晶体管结构的共同集成。一种集成电路结构包括第一非平面半导体器件和第二非平面半导体器件。第一非平面半导体器件包括第一主体、至少部分地环绕第一主体的第一栅极结构、以及第一源极区域和第一漏极区域。第一主体在第一源极区域与第一漏极区域之间横向延伸。第二非平面半导体器件包括第二主体、至少部分地环绕第二主体的第二栅极结构、以及第二源极区域和第二漏极区域。第二主体在第二源极区域与第二漏极区域之间横向延伸。在示例中，第一主体的第一高度与第二主体的第二高度相差至少5％。第一主体和第二主体中的每一个可以是例如纳米带、纳米片或纳米线。

Description

使用沟道高度和间隔调制的高电压(HV)和低电压(LV)晶体管 结构的共同集成
背景技术
半导体器件是利用半导体材料(例如，硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP))的电子性质的电子部件。场效应晶体管(FET)是包括三个端子(栅极、源极和漏极)的半导体器件。FET使用由栅极施加的电场来控制沟道的导电性，电荷载流子(例如，电子或空穴)穿过沟道在源极与漏极之间流动。在电荷载流子是电子的情况下，FET被称为n沟道器件；并且在电荷载流子是空穴的情况下，FET被称为p沟道器件。一些FET具有称为主体或衬底的第四端子，其可以用于偏置晶体管。另外，金属氧化物半导体FET(MOSFET)包括栅极与沟道之间的栅极电介质。MOSFET也可以被称为金属绝缘体半导体FET(MISFET)或绝缘栅极FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)器件的组合来实施逻辑门和其他数字电路。
FinFET是围绕半导体材料的薄条带(通常称为鳍状物)构建的MOSFET晶体管。FinFET器件的导电沟道存在于鳍状物的与栅极电介质相邻的外部部分上。具体地，电流沿着鳍状物的两个侧壁(垂直于衬底表面的侧面)/在鳍状物的两个侧壁内行进，以及沿着鳍状物的顶部(平行于衬底表面的侧面)行进。因为这种配置的导电沟道包括鳍状物的三个不同的平面区域(例如，顶部和两侧)，所以这种FinFET设计有时被称为三栅极晶体管。纳米线晶体管(有时称为全环栅(GAA)或纳米带晶体管)与基于鳍状物的晶体管类似地配置，但是代替鳍形沟道区域，一条或多条纳米线在源极区域与漏极区域之间延伸。在纳米线晶体管中，栅极材料环绕每条纳米线(因此，完全环绕栅极)。
附图说明
图1A、图1B、图1B1和图1C示出了根据本公开内容的实施例的集成电路的低电压(LV)非平面器件和高电压(HV)非平面器件的各种视图，其中LV非平面器件的沟道主体的高度大于HV非平面器件的沟道主体的高度。
图1D示出了根据本公开内容的实施例的HV器件中的纳米带中间区域的高度和相邻纳米带的中间区域之间的垂直间隔与图1A、图1B和图1C的LV器件的高度和垂直间隔相同的情况。
图2A、图2B1、图2B2、图2C1、图2C2示出了根据本公开内容的实施例的集成电路的LV非平面器件和HV非平面器件的各种视图，其中LV非平面器件的沟道主体的高度小于HV非平面器件的沟道主体的高度。
图3示出了描绘根据本公开内容的实施例的形成图1A、图1B、图1B1和图1C的示例非平面LV器件和HV器件的方法的流程图。
图4A-4F示出了根据本公开内容的实施例的在各个处理阶段中的示例非平面LV器件和HV器件的截面图。
图5示出了描绘根据本公开内容的实施例的形成图2A、图2B1、图2B2、图2C1和图2C2的示例非平面LV器件和HV器件的方法的流程图。
图6A、图6B1和图6B2示出了根据本公开内容的实施例的在各个处理阶段中的示例非平面LV器件和HV器件的截面图。
图7示出了根据本公开内容的一些实施例的利用使用本文公开的技术形成的集成电路结构和/或晶体管器件实施的计算系统。
通过阅读以下具体实施方式，并结合本文中描述的附图，将更好地理解本实施例的这些特征及其他特征。在附图中，可以由相似的附图标记代表在各个附图中示出的每个相同或几乎相同的部件。为了清楚的目的，未在每一附图中标示每一部件。此外，将认识到的是，附图未必是按比例绘制的，也并非旨在使所描述的实施例局限于所示的具体配置。例如，虽然一些附图大致指示了直线、直角和平滑表面，但是鉴于制作工艺的现实世界局限性，所公开的技术的实际实施方式可以具有不太理想的直线和直角(例如，弯曲的或锥形的侧壁和圆角)，并且一些特征可以具有表面形貌或以其他方式是非平滑的。再者，附图中的一些特征可以包括带有图案和/或阴影的填充，提供所述填充只是为了帮助在视觉上识别不同特征。简言之，提供附图只是为了示出示例性结构。
具体实施方式
本文提供了包括具有可变沟道厚度和间隔的晶体管器件的集成电路结构。该技术可以用于许多晶体管技术中，但在包括高电压(HV)晶体管和低电压(LV)晶体管两者的全环栅工艺流程中特别有用。在示例中，由于HV晶体管的较高额定电压，HV晶体管的栅极电介质层的宽度大于LV晶体管的栅极电介质层的宽度。然而，通常，在HV GAA晶体管中，沟道主体(例如，纳米带、纳米线或纳米片)之间可能没有足够的间隔来容纳较厚的栅极电介质。当晶体管尺寸继续缩小时，这个问题尤其困难。因此，在一个示例实施例中，HV GAA晶体管的半导体沟道主体被选择性地减薄，例如，以在沟道主体之间生成足够的间隔，以容纳较厚的栅极电介质。在另一示例实施例中，HV晶体管的半导体沟道主体被选择性地加厚并且合并，以形成单个沟道主体，例如，以消除各个主体之间的间隔并且将它们有效地转换为单块鳍状物结构，从而消除了对各个沟道主体之间的栅极电介质的需要。
在一个实施例中，一种集成电路结构包括第一非平面半导体器件和第二非平面半导体器件。第一非平面半导体器件包括：第一主体，第一主体包括半导体材料；至少部分地环绕第一主体的第一栅极结构，第一栅极结构包括(i)第一栅极电极和(ii)在第一主体与第一栅极电极之间的第一栅极电介质；以及第一源极区域和第一漏极区域。在示例中，第一主体具有在第一源极区域与第一漏极区域之间横向延伸的长度。第二非平面半导体器件包括：第二主体，第二主体包括半导体材料；至少部分地环绕第二主体的第二栅极结构，第二栅极结构包括(i)第二栅极电极和(ii)在第二主体与第二栅极电极之间的第二栅极电介质；以及第二源极区域和第二漏极区域。在示例中，第二主体具有在第二源极区域与第二漏极区域之间横向延伸的长度。在示例中，第一主体的第一高度不同于第二主体的第二高度。注意，主体的高度垂直于主体的长度。例如，可以在第一栅极结构下方并且在垂直于第一主体的长度的垂直方向上测量第一高度，并且可以在第二栅极结构下方并且在垂直于第二主体的长度的垂直方向上测量第二高度。
在另一实施例中，一种半导体结构包括：主体，包括半导体材料；以及至少部分地环绕主体的栅极结构。在示例中，栅极结构包括(i)栅极电极和(ii)主体与栅极电极之间的栅极电介质。在示例中，主体在源极区域与漏极区域之间横向延伸。栅极间隔体在栅极电极与源极区域之间。主体包括从主体的中间区域延伸并且与主体的中间区域连续的多个尖端区域。在示例中，多个尖端区域中的至少第一尖端区域和第二尖端区域(i)与源极或漏极区域直接接触，以及(ii)由栅极间隔体的一部分分开。因此，例如，假想的垂直线将穿过第一尖端区域、第二尖端区域和栅极间隔体的部分中的每一个。
在又一示例实施例中，一种半导体结构包括主体，主体包括半导体材料，主体包括第一尖端区域、第二尖端区域、以及第一尖端区域与第二尖端区域之间的中间区域。栅极结构至少部分地环绕主体，栅极结构包括(i)栅极电极和(ii)在主体与栅极电极之间的栅极电介质。在示例中，主体在源极区域与漏极区域之间横向延伸，并且主体的第一尖端区域和第二尖端区域分别与源极区域和漏极区域直接接触。在示例中，与源极区域接触的第一尖端区域的第一高度比中间区域的第二高度大至少5％。可以例如在沿着栅极结构下方的主体的第一位置和第二位置处测量第一高度和第二高度。
在另一示例实施例中，公开了一种形成包括高电压(HV)器件和低电压(LV)器件的集成电路结构的方法。方法包括(i)对于LV器件，形成第一多个主体，以及在第一多个主体的两侧上的第一源极区域和第一漏极区域，以及(ii)对于HV器件，形成第二多个主体，以及在第二多个主体的两侧上的第二源极区域和第二漏极区域。在示例中，方法包括减薄第二多个主体中的每一个以形成对应的多个减薄主体，而不减薄第一多个主体。在示例中，方法还包括(i)对于LV器件，形成至少部分地环绕第一多个主体的第一栅极结构，以及(ii)对于HV器件，形成至少部分地环绕多个减薄主体的第二栅极结构。
在又一示例实施例中，公开了一种形成包括高电压(HV)器件和低电压(LV)器件的集成电路结构的方法。方法包括(i)对于LV器件，形成第一多个主体，以及在第一多个主体的两侧上的第一源极区域和第一漏极区域，以及(ii)对于HV器件，形成第二多个主体，以及在第二多个主体的两侧上的第二源极区域和第二漏极区域。在示例中，方法包括在HV器件的沟道区域中沉积半导体材料，以合并第二多个主体并且形成合并主体，而不在LV器件的沟道区域中沉积半导体材料。在示例中，方法包括(i)对于LV器件，形成至少部分地环绕第一多个主体的第一栅极结构，以及(ii)对于HV器件，形成至少部分地环绕合并主体的第二栅极结构。
根据本公开内容，许多变化、实施例和应用将是显而易见的。
总体概述
场效应晶体管(FET)已经被缩小到越来越小的尺寸，以实现更快的电路操作。这种缩小导致全环栅(GAA)晶体管的发展，其示例包括纳米线或纳米带晶体管。例如，GAA沟道区域可以具有在源极区域与漏极区域之间水平延伸的纳米带的垂直堆叠体，以及在源极区域与漏极区域之间并且环绕纳米带的栅极结构。集成电路(IC)可以包括HV GAA晶体管和LVGAA晶体管。在这种GAA晶体管中，栅极结构包括栅极电极和栅极电介质，该栅极电介质至少部分地环绕各个沟道主体(例如，纳米带、纳米线或纳米片)。栅极电介质在栅极电极与沟道主体之间。由于HV晶体管的较高额定电压，HV晶体管的栅极电介质层的宽度大于LV晶体管的栅极电介质层的宽度。然而，随着晶体管缩小的继续，在HV晶体管中，沟道主体之间可能没有足够的间隔来容纳HV晶体管的较厚的栅极电介质。
因此，本文提供了将HV和LV晶体管共同集成到集成电路中的技术。在一个示例实施例中，将HV晶体管的沟道主体减薄。在一些示例中，减薄工艺涉及共形地减薄HV晶体管的沟道主体的中间区域(例如，原子层蚀刻)。注意，HV晶体管的沟道主体的尖端区域被栅极间隔体围绕，这保护尖端区域免受减薄工艺的影响。因此，减薄工艺选择性地缩窄HV晶体管的沟道主体的中间区域，而不减薄尖端区域。因此，尖端区域具有哑铃状轮廓。因此，HV晶体管的中间区域中的主体间间隔(两个相邻沟道主体之间的垂直间隔)增大，并且现在大于LV晶体管的中间区域中的主体间间隔。HV晶体管的中间区域中增大的主体间间隔现在足以容纳HV晶体管的相对较厚的栅极电介质。
注意，根据一些实施例，LV和HV晶体管的沟道主体的原始高度(例如，在减薄工艺之前)可以是相同的，因为两个晶体管的沟道主体可以使用相同的工艺流程形成。减薄工艺选择性地减小HV晶体管的沟道主体的中间区域的高度，而不减小HV晶体管的沟道主体的尖端区域的高度，并且也不减小LV晶体管的沟道主体的高度。因此，在减薄工艺之后，LV晶体管的沟道主体的中间区域的高度比HV晶体管的沟道主体的中间区域的高度大(例如，大至少5％，或至少10％，或至少20％)。HV晶体管的沟道主体的尖端区域的高度保持与LV晶体管的沟道主体的高度相同(例如，在10％、5％、2％或1％内)。
此外，HV晶体管的中间区域中的主体间间隔现在比LV晶体管的中间区域中的主体间间隔大(例如，大至少10％)。例如，HV晶体管的中间区域中增大的主体间间隔现在足以容纳HV晶体管的相对较厚的栅极电介质。
在另一示例实施例中，代替使沟道主体减薄，将HV晶体管的沟道主体加厚并且合并，以形成单个沟道主体。例如，原子层外延或化学气相沉积或其他共形沉积技术用于在沟道区域中沉积半导体材料，其在HV晶体管的沟道主体上沉积半导体材料。这导致多个沟道主体的合并，并且在沟道区域中形成单个合并的或单块的沟道主体。这消除了HV晶体管中的多个沟道主体之间的任何间隔，由此消除了对这种多个沟道主体之间的栅极电介质的需要。因此，主体可以用作鳍状物结构(例如，用于三栅极或FinFET晶体管)，而不是例如纳米带或纳米片。
注意，加厚和沉积工艺不影响HV晶体管的沟道主体的尖端区域，其在沉积工艺期间由栅极间隔体保护。因此，HV晶体管的合并沟道主体的尖端区域具有与LV晶体管的沟道主体的高度相同(例如，在10％、5％、2％或1％内)的高度。相比之下，HV晶体管的合并沟道主体的中间区域的高度比LV晶体管的各个沟道主体的高度大至少200％(例如，如果两个沟道主体合并)或大至少300％(例如，如果三个沟道主体合并等)。
因此，本文公开的技术允许形成用于HV晶体管的相对较厚的栅极电介质，同时保持用于LV晶体管的相对低宽度的栅极电介质。这允许用于HV晶体管的p型和n型MOSFET两者的高性能，并且在HV晶体管中保持低寄生电容。
注意，在本公开内容中，结构的第一高度(或两个结构之间的第一垂直间隔)可以被公开为与另一结构的第二高度(或其他两个结构之间的第二垂直间隔)相同。这并不暗示着第一高度和第二高度(或第一垂直间隔和第二垂直间隔)必须完全相同。例如，由于形成工艺的限制，在第一高度与第二高度(或第一垂直间隔和第二垂直间隔)之间可能存在一些差异。通常，第一高度被公开为与第二高度相同(或第一垂直间隔被公开为与第二垂直间隔相同)暗示着两个高度(或两个垂直间隔)可以在彼此的5％内。在一些特定的这种示例实施例中，高度在彼此的2％内或在彼此的1％内。
类似地，第一高度被公开为与第二高度不同(或第一垂直间隔被公开为与第二垂直间隔不同)暗示着两个高度(或两个垂直间隔)可以彼此相差至少10％。在一些特定的这种示例实施例中，高度彼此相差至少15％、或20％、或50％。
本文中使用的“IV族半导体材料”(或“IV族材料”或通常为“IV”)包括至少一种IV族元素(例如，硅、锗、碳、锡)，例如硅(Si)、锗(Ge)、硅锗(SiGe)等。本文中使用的“III-V族半导体材料”(或“III-V族材料”或通常为“III-V”)包括至少一种III族元素(例如，铝、镓、铟)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，例如砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟铝(InAlAs)、磷化镓(GaP)、锑化镓(GaSb)、磷化铟(InP)、氮化镓(GaN)等。注意，例如，第III族也可以称为硼族或IUPAC第13族，第IV族也可以称为碳族或IUPAC第14族，并且第V族也可以称为氮族或IUPAC第15族。
如本文中所使用的“成分上不同的”或“成分上相异的”材料是指具有不同化学成分的两种材料。这种成分上的不同可以是(例如)由于在一种材料中但不在另一种材料中的元素(例如，SiGe在成分上不同于硅)，或者可以是通过一种材料具有与第二种材料相同的所有元素但是这些元素中的至少一种元素在一种材料中有意地以相对于另一种材料不同的浓度提供(例如，具有70原子百分比的锗的SiGe在成分上不同于具有25原子百分比的锗的SiGe)的方式。除了这样的化学成分多样性之外，材料还可以具有相异的掺杂剂(例如，镓和镁)或相同的但浓度不同的掺杂剂。在又一实施例中，成分上相异的材料还可以指具有不同结晶取向的两种材料。例如，(110)硅在成分上与(100)硅相异或不同。例如，可以采用均厚晶片层转移来完成创建不同取向的堆叠体。如果两种材料在元素上不同，则材料中的一种材料具有另一种材料中没有的元素。
注意，本文中“源极/漏极”的使用仅旨在指代源极区域、或漏极区域、或源极区域和漏极区域两者。为此，除非另有说明，否则本文使用的正斜杠(“/”)意指“和/或”，并且不旨在暗指关于源极和漏极区域的任何特定结构限制或布置，或者本文结合正斜杠列出的任何其他材料或特征。
本文提供的技术和结构的使用是可以使用工具检测到的，这样的工具例如：包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)、纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM)的电子显微镜；成分绘图(composition mapping)；x射线晶体照相术或衍射(XRD)；能量色散x射线光谱测定(EDX)；二次离子质谱分析(SIMS)；飞行时间SIMS(ToF-SIMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；3D层析成像；或者高分辨率物理或化学分析，仅列举了几种合适的示例性分析工具。特别地，在一些实施例中，这样的工具可以用于测量HV和LV晶体管的沟道主体的形状和相对高度，以及沟道主体的相对沟道主体间间隔。这样的分析工具还可以用于识别接缝，其中相似材料的两个半导体主体合并以形成单块结构。
根据本公开内容，许多配置和变化将是显而易见的。
架构和方法
图1A示出了根据本公开内容的实施例的集成电路100的低电压(LV)非平面器件101(也称为LV器件101，或简称为器件101)和高电压(HV)非平面器件151(也称为HV器件151，或简称为器件151)的透视图，其中LV非平面器件101的沟道主体的高度大于HV非平面器件151的沟道主体的中间部分的高度。图1B、图1B1和图1C示出了根据本公开内容的实施例的图1A的LV非平面器件101和HV非平面器件151的截面图。
图1B和图1B1的LV器件101的截面图沿着图1A的线A-A'，并且图1B和图1B1的HV器件151的截面图沿着图1A的线A1-A1'。因此，图1B和图1B1的截面图是图1A的器件的所谓的“栅极切割”图，其中图1B和图1B1的截面图是沿着分别穿过两个器件的栅极电极132、182切割的截面。在图1B和图1C中，没有功函数金属被示出为环绕两个器件的纳米带。然而，图1B1示出了环绕LV器件101和HV器件151的纳米带的功函数金属。
图1C的LV器件101的截面图沿着图1A的线B-B'，并且图1C的HV器件151的截面图沿着图1A的线B1-B1'。因此，图1C的截面图是图1A的器件的所谓的“鳍状物切割”或“主体切割”图。
在一个实施例中，LV器件101和HV器件151包括在同一集成电路(IC)芯片中。因此，在示例中，集成电路100表示包括器件101、151两者的芯片或电路。尽管在图1A-1C中仅示出了一个LV器件101和一个HV器件151，但是集成电路100可以包括多个这样的LV器件和多个这样的HV器件。
在示例中，LV器件101接收并处理(即，额定用于)相对低的电压信号，并且HV器件151接收并处理(即，额定用于)相对高的电压信号。仅作为示例而不限制本公开内容的范围，LV器件101接收并处理在0-1.2伏特(V)或0-1.5V的电压范围内的低电压信号，并且HV器件151接收并处理可以高达3.2V或更高或者高达4.0V或更高的高电压信号，但是其他电压范围也可以是可能的。在示例中，HV器件151的额定电压比LV器件101的额定电压大至少0.5V、或至少1V、或至少2V。
在一些示例中，非平面器件101、151是GAA器件，例如GAA晶体管。尽管已经关于纳米带晶体管讨论了本公开内容的一些实施例，但是本公开内容的教导也可以用于其他类型的GAA或非平面晶体管，例如纳米线晶体管、纳米片晶体管或叉片式晶体管，如根据本公开内容将理解的。
可以看出，LV器件101形成在衬底102上，并且HV器件151形成在衬底152上。尽管在图1A-1C的示例中，LV器件101和HV器件152被示出为分别形成在对应的衬底102和152上，但是在示例中，LV器件101和HV器件152可以形成在单个公共衬底上。因此，在这种示例中，衬底102和152是相同的衬底，尽管两个器件101、152可以形成在诸如公共衬底的不同部分中。
可以在衬底102、152中的每一个上形成任何数量的半导体器件，但仅示出单个器件作为示例。在示例中，衬底102和/或152可以是例如块体衬底，其包括IV族半导体材料(例如，硅、锗或硅锗)、III-V族半导体材料(例如，砷化镓、砷化铟镓或磷化铟)和/或可以在其上形成晶体管的任何其他合适的材料。替代地，衬底中的任一个可以是绝缘体上半导体衬底，所述绝缘体上半导体衬底在掩埋绝缘体层之上具有所需半导体层(例如，二氧化硅之上的硅)。替代地，衬底102和/或152中的单独一个可以是适于形成纳米线或纳米带的多层衬底或超晶格(例如，硅和SiGe的交替层，或砷化铟镓和磷化铟的交替层)。可以使用任何数量的衬底。
器件101、151中的半导体材料可以分别由对应衬底102、152形成。例如，器件101、151可以分别包括半导体材料，例如纳米带或纳米线118、168，其可以(例如)原生于对应衬底(由衬底本身形成)。替代地，半导体材料可以由沉积到下覆衬底上的材料形成。在一个这样的示例情况下，硅锗(SiGe)的毯覆层可以被沉积到硅衬底上，并且然后被图案化和蚀刻以形成多个SiGe鳍状物或纳米带。在另一个这样的示例中，可以在所谓的基于纵横比捕获的工艺中形成非原生鳍状物，其中原生鳍状物被蚀刻掉以便留下鳍形沟槽，然后可以用替代的半导体材料(例如，IV族或III-V族材料)填充鳍形沟槽。在其他实施例中，鳍状物包括交替的材料层(例如，硅和SiGe的交替层)，其有助于在栅极形成工艺期间形成纳米线和纳米带，其中一种类型的交替层被选择性地蚀刻掉，以便释放沟道区域内的另一种类型的交替层，使得然后可以执行全环栅(GAA)工艺。
LV器件101包括子鳍状物区域110，并且HV器件151包括子鳍状物区域160，对应器件的对应纳米带垂直堆叠在子鳍状物区域上方。根据一些实施例，子鳍状物区域110、160分别包括与衬底102、152相同的半导体材料。如图所示，器件101可以通过电介质填充物109与任何相邻器件(未示出)分开，并且器件151可以通过电介质填充物159与任何相邻器件(未示出)分开。电介质填充物109、159在任何相邻半导体器件之间提供浅沟槽隔离(STI)。电介质填充物109、159可以是任何合适的电介质材料，例如二氧化硅、氧化铝或氧碳氮化硅。
LV器件101包括在源极区域106与漏极区域108之间横向延伸并且连接源极区域106和漏极区域108的纳米带沟道区域，其中沟道区域包括水平延伸并且以垂直堆叠体布置的两个或更多个纳米带118(例如，纳米带118a、118b、118c)。类似地，HV器件151包括在源极区域156与漏极区域158之间横向延伸并且连接源极区域156和漏极区域158的纳米带沟道区域，其中沟道区域包括水平延伸并且以垂直堆叠体布置的两个或更多个纳米带168(例如，纳米带168a、168b、168c)。
根据一些实施例，源极区域106、156和漏极区域108、158是使用蚀刻和替代工艺提供的外延区域。在其他实施例中，源极区域和漏极区域中的一个或两个可以是例如半导体鳍状物或衬底的注入掺杂的原生部分。可以使用适合于源极区域和漏极区域的任何半导体材料(例如，IV族和III-V族半导体材料)。源极区域和漏极区域可以包括多个层，例如衬层和覆盖层，以改进接触电阻。在任何这种情况下，取决于晶体管的极性，源极区域和漏极区域的成分和掺杂可以相同或不同。可以使用适合于源极区域和漏极区域的任何半导体材料(例如，IV族和III-V族半导体材料)。在示例中，可以基于器件的类型(例如，PMOS或NMOS)来适当地掺杂源极区域和漏极区域。
尽管出于说明简单的目的而未在图1A和图1B中示出并且在图1C中示出，但是在一些实施例中，在两个器件的源极和漏极区域以及栅极电极之上形成导电触点。例如，对于LV器件101，图1C示出了导电源极触点140、导电漏极触点142和导电栅极触点144，导电源极触点140延伸穿过层间电介质层(ILD)148并且接触源极区域106，导电漏极触点142延伸穿过ILD 148并且接触漏极区域108，导电栅极触点144延伸穿过ILD 148并且接触栅极电极132。类似地，对于HV器件151，导电源极触点190延伸穿过ILD 198并且接触源极区域156，导电漏极触点192延伸穿过ILD 198并且接触漏极区域158，并且导电栅极触点194延伸穿过ILD198并且接触栅极电极182。导电触点可以是任何合适的导电材料。在一些实施例中，导电触点包括与栅极电极相同的金属材料中的一种或多种或不同的导电材料。
在图1A-1C的示例中，LV器件101包括对应的纳米带118a、118b、118c，通常称为纳米带118。在图1A-1C的示例中，HV器件151包括对应的纳米带168a、168b、168c，通常称为纳米带168。尽管器件101、151中的每一个被示出为包括对应的三个纳米带，但是单个器件的沟道区域可以具有任何不同数量的纳米带，例如一个、两个、四个或更多个。尽管在图1A-1C中，纳米带在每个器件中水平延伸并且垂直堆叠，但是本公开内容设想了包括平面纳米带晶体管、垂直延伸并且水平堆叠的纳米带的各种配置中的纳米带以及其他布置，如将理解的。在示例中，纳米带118、168包括适当掺杂的半导体材料，例如适当掺杂的硅。
在LV器件101中，栅极结构接触并且至少部分地围绕源极区域106与漏极区域108之间的每个纳米带118，其中栅极结构包括栅极电介质120、栅极电极132和栅极间隔体134。类似地，在HV器件151中，栅极结构接触并且至少部分地围绕源极区域156与漏极区域158之间的每个纳米带168，其中栅极结构包括栅极电介质170、栅极电极182和栅极间隔体184。
注意，图1A中未示出栅极电介质120、170，以便示出纳米带118、168的几何形状。此外，栅极电极132、182和栅极间隔体134、184在图1A中示出为透明的，以便示出延伸穿过栅极电极和栅极间隔体的纳米带118、168的几何形状。
图1C的底部部分示出了HV器件151的部分157的放大图，并且还示出了单个纳米带168a。如可以看到的，纳米带168a(以及器件101、151的其他纳米带)包括尖端区域之间的中间区域。各个纳米带的尖端区域与源极/漏极区域接触，并且被相应的栅极间隔体134或184环绕。各个纳米带的中间区域被相应的电介质层120或170环绕。
如本文将进一步详细讨论的并且如图1C所示，HV器件151的各个纳米带168的尖端区域的高度hL大于HV器件151的各个纳米带168的中间区域的高度hH。相比之下，LV器件101的各个纳米带118的尖端区域和中间区域具有相同的高度hL，其与HV器件151的纳米带168的尖端区域的高度匹配。
如图1B和图1C的截面图所示，在LV器件101中，栅极电介质120环绕每个纳米带118。类似地，在HV器件151中，栅极电介质170环绕每个纳米带168。例如，栅极电介质环绕各个纳米带的中间区域，如图1C所示。栅极电介质可以包括单个材料层或多个堆叠的材料层。在一些实施例中，栅极电介质包括第一电介质层(例如，氧化硅)和第二电介质层(包括诸如氧化铪的高k材料)。氧化铪可以掺杂有影响给定半导体器件的阈值电压的元素。根据一些实施例，在栅极电介质中使用的掺杂元素是镧。尽管未示出，但是栅极电介质存在于每个纳米带周围，并且也可以存在于子鳍状物部分110和/或160之上。在一些实施例中并且尽管未示出，但是栅极电介质也存在于电介质填充物109和/或159的顶表面之上。
根据一些实施例，在LV器件101中，栅极电极132在纳米带118之上延伸并且环绕纳米带118。类似地，在HV器件151中，栅极电极182在纳米带168之上延伸并环绕纳米带168。栅极电极132、182可以包括任何足够导电的材料，例如金属、金属合金或掺杂多晶硅。
在一些实施例中并且尽管未在图1A、图1B和图1C中示出，但是可以在LV器件101和/或HV器件151的各个纳米带周围包括一种或多种功函数金属。例如，图1B1示出了LV器件101的各个纳米带118周围的功函数金属121和HV器件151的各个纳米带118周围的功函数金属171。
如图1C(以及图1A)所示，在LV器件101中，栅极结构还包括沿着栅极电极132的侧面延伸的栅极间隔体134，以将栅极电极132与源极区域106和漏极区域108隔离。例如，第一栅极间隔体将栅极电极132与源极区域106隔离，并且第二栅极间隔体将栅极电极132与漏极区域108隔离。类似地，在HV器件151中，栅极结构还包括沿着栅极电极182的侧面延伸的栅极间隔体184，以将栅极电极182与源极区域156和漏极区域158隔离。栅极间隔体围绕单个纳米带的尖端区域。例如，第一栅极间隔体围绕与源极区域接触的各个纳米带的第一尖端区域，并且第二栅极间隔体围绕与漏极区域接触的各个纳米带的第二尖端区域。
现在参考图1B，示出了LV器件101和HV器件151的纳米带的示例尺寸。注意，图1B和图1B1的截面图仅示出了纳米带118、168的中间区域，并且因此，图1B、图1B1中所示的尺寸针对纳米带118、168的中间区域(即，不针对纳米带的尖端区域)。图1C示出了纳米带的尖端区域的尺寸。
现在参考图1B，“wL”是指LV器件101的纳米带118周围的电介质层120的宽度；“hL”是指LV器件101的纳米带118的高度；“sL”是指LV器件101的相邻纳米带118之间的垂直间隔(即，纳米带间垂直间隔)。注意，LV器件101的纳米带118在尖端区域和中间区域中具有相同的高度，如图1C所示。因此，hL是指LV器件101的纳米带118的尖端区域和中间区域两者的高度，并且sL是指在尖端区域和中间区域两者中LV器件101的相邻纳米带118之间的纳米带间垂直间隔。
类似地，“wH”是指HV器件151的纳米带168周围的电介质层170的宽度；“hH”是指HV器件151的纳米带168的中间区域的高度；并且“sH”是指HV器件151的纳米带168的相邻中间区域之间的垂直间隔。
注意，如图1C所示，在垂直于纳米带的长度的垂直方向上测量纳米带的高度和两个纳米带之间的间隔。
注意，图1B没有示出纳米带周围的任何功函数金属。然而，图1B1示出了LV器件101的各个纳米带118周围的功函数金属121和HV器件151的各个纳米带118周围的功函数金属171。此处，wL是LV器件101的纳米带118周围的(电介质层120+功函数金属121)的宽度；并且wH是HV器件151的纳米带168周围的(电介质层170+功函数金属171)的宽度。因此，如果功函数金属存在于器件101和/或151中，则wL和wH分别指LV和HV器件的(电介质层+功函数金属)的宽度，如图1B1所示。如果不存在功函数金属，则wL和wH分别指LV和HV器件的电介质层的宽度，如图1B所示。
在示例中，HV器件151的纳米带168相对于LV器件101的纳米带118承载更高的电压信号。因此，在一个实施例中，HV器件151的电介质层170必须具有大于LV器件101的电介质层120的厚度或宽度的厚度或宽度。因此，HV器件151的宽度wH大于LV器件101的宽度wL，即，wH>wL。wH大于wL的百分比或量可以基于若干因素，例如器件101和151的信号的电压、两个器件中使用的电介质材料的类型等。图1B和图1C示出了HV器件151的纳米带168周围的电介质层170的宽度wH大于LV器件101的纳米带118周围的电介质层120的宽度wL。如所讨论的，图1B和图1C未示出功函数金属，功函数金属在图1B1中示出。注意，宽度wH和wL可以包括相应电介质层的宽度和相应功函数金属的宽度，如所讨论的。
在一个实施例中，器件的纳米带周围的电介质层(和功函数金属，如果存在的话)的最大宽度受到相邻纳米带的中间区域之间的垂直间隔的约束。在示例中，LV器件101的相邻纳米带118的中间区域之间的垂直间隔sL与HV器件151的纳米带168周围的电介质层170的宽度wH的两倍几乎相同，或者小于宽度wH的两倍。即，sL≈2wH，或sL<2wH。
因此，如果使HV器件151的相邻纳米带168的中间区域之间的纳米带垂直间隔sH与LV器件101的相邻纳米带118的中间区域之间的纳米带垂直间隔sL大致相同，则相邻纳米带168的电介质层170可以接触和重叠。例如，图1D示出了根据本公开内容的实施例的HV器件151-1中的纳米带高度和相邻纳米带的中间区域之间的垂直间隔与图1A、图1B和图1C的LV器件101的纳米带高度和垂直间隔相同的场景。因此，在该示例中，因为(sH＝sL≈2wH)或(sH＝sL<2wH)，相邻纳米带168的电介质层170重叠或接触。因此，在纳米带168之间没有用于栅极电极182的空间，由此削弱了对纳米带168的栅极控制。另外，例如，由于在纳米带之间不存在栅极电极，纳米带之间的电介质层170不会起到任何作用。
因此，可能期望增加HV器件151中的纳米带168的中间区域之间的垂直间隔，使得HV器件151的相邻纳米带168的中间区域之间的垂直间隔sH大于电介质层170的宽度wH的两倍。在这种情况下，在相邻的纳米带168之间将存在足够用于栅极电极182的空间。
由于LV器件和HV器件两者中的沟道区域的总高度相同并且固定，因此通过例如减小HV器件151的纳米带168的中间区域的高度来增加HV器件151中的纳米带168的中间区域之间的垂直间隔。因此，HV器件151的纳米带168至少在中间区域中“变薄”，例如，使得HV器件151的各个纳米带168的中间区域的高度hH小于LV器件101的各个纳米带118的高度hL。即，hH<hL。
注意，在减小纳米带168的中间区域的高度的减薄工艺期间，可以不对应地减薄纳米带168的尖端区域。这导致纳米带168的尖端区域具有比中间区域更大的高度，如图1C所示。例如，HV器件151的各个纳米带168的尖端区域的高度hL大于HV器件151的各个纳米带168的中间区域的高度hH。相比之下，LV器件101的各个纳米带118的尖端区域和中间区域具有相同的高度hL(例如，因为没有减薄LV器件的纳米带118)，其与HV器件151的纳米带168的尖端区域的高度匹配(例如，在5％内)。
因此，如图1C所示，每个纳米带168具有大致“H”形形状，其中“H”的水平条是由电介质层170和栅极电极182环绕的纳米带的中间区域，并且“H”的垂直条是由栅极间隔体184环绕的尖端区域。
注意，如所讨论的，LV器件101的各个纳米带118的尖端区域和中间区域具有与HV器件151的纳米带168的尖端区域相同的高度hL。因此，纳米带168的尖端区域中的纳米带间垂直间隔也是sL，即，与LV器件101的纳米带118的纳米带间垂直间隔相同，如图1C所示。
在示例中，高度hH在4-6纳米(nm)、4-8nm或4-10nm的范围内，而高度hL在5-8或5-10nm的范围内。注意，这些高度范围仅仅是示例和实施方式特定的。在示例中，高度hH比高度hL小至少5％、10％、15％或20％。在示例中，要保持纳米带168的最小高度hH，因为太薄的纳米带168可能导致沟道质量下降和纳米带168的体积不足以有效地传导载流子和晶体管电流。例如，在示例中，最小厚度可以是4nm或3nm，尽管这样的最小厚度仅仅是示例并且可以是实施方式特定的。
由于HV器件151的纳米带168的减薄，HV器件151中的相邻纳米带168的中间区域之间的垂直间隔sH增加。因此，在图1B的示例中(并且与图1B1的示例相反)，通过对应地减薄纳米带168的中间区域来充分增加纳米带168的中间区域的垂直间隔sH，使得sH>2wH。由于HV器件151的纳米带168变薄，现在在两个相邻纳米带168的中间区域之间存在足够的空间以适合两个纳米带的电介质层170(以及功函数金属，如果有的话，参见图1B1)，仍然为栅极电极182也存在于两个相邻纳米带168之间留下足够的空间。
因此，如图1A、图1B、图1B1和图1C所示，与LV器件101的各个纳米带118相比，HV器件151的各个纳米带168具有相对较小的中间区域高度。与LV器件101中的相邻纳米带118之间的垂直间隔相比，这导致HV器件151中的相邻纳米带168的中间区域之间的垂直间隔更大。因此，与LV器件101的电介质层120的厚度相比，HV器件151可以具有厚度更大的电介质层170。
图2A示出了根据本公开内容的实施例的集成电路200的LV非平面器件101和HV非平面器件251的透视图，其中LV非平面器件101的沟道主体的高度小于HV非平面器件251的沟道主体的高度。图2B1示出了根据本公开内容的实施例的图2A的LV非平面器件101和HV非平面器件251的栅极切割截面图。图2C1示出了根据本公开内容的实施例的图2A的HV非平面器件251的主体切割截面图。图2B2和图2C2示出了根据本公开内容的实施例的图2A的HV非平面器件251的替代实施方式的截面图。
图2B1和图2B2的LV器件101的截面图沿着图2A的线A-A'，并且图2B1和图2B2的HV器件251的截面图沿着图2A的线A1-A1'。因此，图2B1和图2B2具有与图1B相似的栅极切割截面图。
图2C1和图2C2的截面图沿着图2A的线B1-B1'，例如类似于图1C的主体切割截面图。
图1A-1C的集成电路100中的LV器件101与图2A-2C2的集成电路200的LV器件101相同。因此，本文不再进一步详细讨论图2A-2C2的集成电路200的LV器件101。此外，由于类似的原因，图2A的集成电路200的LV器件101在图2C1和2C2中没有单独示出。
集成电路200的HV器件251的各种部件至少部分地类似于集成电路100的HV器件151的对应部件，并且因此，使用类似的标记来标记两个器件的这些部件。例如，类似于集成电路100的HV器件151，集成电路200的HV器件251包括源极区域156、漏极区域158、包括栅极间隔体184的栅极堆叠体、栅极电极182和栅极电介质170。
然而，与包括两个或更多个纳米带168的集成电路100的HV器件151不同，集成电路200的HV器件251包括单个纳米带268。例如，在HV器件251的形成期间，HV器件251最初包括多个纳米带668(参见图6A)。随后，如关于图6A和图6B所讨论的，将纳米带668加厚(例如，经由沉积)，使得多个纳米带668合并以形成集成电路200的HV器件251的单个纳米带268，如图2A、图2B1、图2B2、图2C1和图2C2所示。
因为HV器件251中现在存在单个纳米带268，所以消除了与相邻纳米带之间的间隔不足相关联的问题(例如，关于图1D所讨论的)。如图2B1和图2B2所示，单个纳米带268至少部分地被宽度或厚度为wH的电介质层170环绕。注意，宽度wH包括功函数金属(如果存在于电介质层170周围)的宽度。
注意，在图2B1和图2C1的示例中，HV器件251的单个纳米带268被电介质层170完全环绕。因此，纳米带268通过电介质层170和栅极电极182与衬底分开，如图2B1和图2C1所示。
相反，在图2B2和图2C2的示例中，在纳米带668的加厚期间，所得纳米带268到达衬底152。因此，在图2B2和图2C2的示例中，在纳米带268与衬底152之间不存在电介质层170和/或栅极电极182。因此，在这样的示例中，电介质层170存在于纳米带268的三个侧面上，而不是纳米带268的所有四个侧面上。因此，在图2B2和图2C2的示例中，电介质层170部分地但不完全环绕纳米带268。
注意，如图2C1和图2C2所示，栅极间隔体穿过纳米带268的单块结构突出。因此，间隔体184的至少部分至少部分地被纳米带268的单个且连续的结构环绕。例如，纳米带268在栅极间隔体184的至少一部分的第一侧壁、第二侧壁和第三侧壁上。相反，在LV器件101(例如，参见图1C的LV器件101)中，特定纳米带(例如，纳米带118b)在栅极间隔体134的特定部分的单个侧面上。栅极间隔体134的任何部分都没有在三个侧面上的单个纳米带。
此外，纳米带268包括多个尖端区域269和中间区域270，其中每个尖端区域269与源极区域156或漏极区域158直接接触，如图2C1、图2C2所示。多个尖端区域269和中间区域270是纳米带268的连续部分。如图2C1、图2C2所示，两个垂直相邻的尖端区域269被栅极间隔体184的一部分分开。
如本文稍后关于图5、图6A、图6B1和图6B2所讨论的，通过经由沉积工艺合并两个或更多个纳米带668来形成单个纳米带268。因此，纳米带268的中间区域的高度是纳米带668的中间区域的高度的至少两倍(例如，假设合并至少两个纳米带668)，或纳米带668的中间区域的高度的至少三倍(例如，假设合并至少三个纳米带668)。因此，在示例中，纳米带268的中间区域的高度是纳米带668的中间区域的高度的至少200％、225％、250％、300％或350％。
注意，纳米带268的每个尖端区域269具有相同的高度hL，其与LV器件101的纳米带118的尖端区域和中间区域的高度相同(例如，在5％内)。类似地，纳米带268的尖端区域之间的纳米带间垂直间隔是sL(参见图2C1、图2C2)，其与纳米带118的尖端/中间区域之间的纳米带间垂直间隔相同。
图3示出了描绘根据本公开内容的实施例的形成图1A、图1B、图1B1和图1C的示例非平面LV器件101和HV器件151的方法300的流程图。图4A-4F示出了根据本公开内容的实施例的在各个处理阶段中的示例非平面LV器件和HV器件(例如，图1A-1C的非平面LV器件101和HV器件151)的截面图。将一致地讨论图3和4A-4F。
注意，图4A示出了LV和HV器件的先前讨论的栅极切割截面图，并且图4B-4F示出了LV和HV器件的先前讨论的主体切割截面图。
在图3的方法300中，左侧示出了用于形成LV器件101的工艺404L、408L、312L等。右侧示出了用于形成HV器件151的工艺304H、308H、312H等。
形成LV器件101的工艺可以与形成HV器件151的对应工艺共同集成或同时执行。即，图3左侧的工艺和图3右侧的对应工艺可以作为共同工艺的一部分来执行。使用虚线示出了共同工艺。例如，可以作为LV器件101的工艺304L和HV器件151的工艺304H执行共同工艺304。
参考图3，方法300包括：在工艺304的304L和304H，在半导体基底上形成牺牲材料和半导体沟道材料(例如，纳米带材料)的交替层，以及蚀刻交替层以限定鳍状物。例如，图4A示出了通过用于LV器件101的工艺304L形成的鳍状物401L和通过用于HV器件151的工艺304H形成的鳍状物401H。鳍状物401L包括在衬底102的顶部上的交替材料层的堆叠体，并且鳍状物401H包括在衬底152的顶部上的交替材料层的堆叠体。
对于鳍状物401L，交替材料层的堆叠体包括牺牲材料402L(例如，SiGe)和半导体沟道主体(例如，纳米带)材料118(例如，Si)的层。对于鳍状物401H，交替材料层的堆叠体包括牺牲材料402H(例如，SiGe)和半导体沟道主体(例如，纳米带)材料168(例如，Si)的层。
注意，如图4A所示，LV器件101和HV器件151中的每一个具有沟道主体材料，该沟道主体材料具有高度hL和相邻主体之间的垂直间隔sL，这些尺寸的进一步细节参见图1B1和图1C。因此，LV器件101和HV器件151最初分别具有纳米带118、168，每个纳米带具有LV器件101的尺寸。
图4A的鳍状物401L可以由穿过牺牲材料402L和纳米带118的沟道材料的毯覆层的各向异性蚀刻产生，以限定鳍状物401L，并且鳍状物401H可以以类似的方式形成。尽管未示出，但在示例中，鳍状物中的每一个的侧壁可以略微垂直向上渐缩，并且顶层可以由于蚀刻工艺而具有圆形轮廓，如将理解的。
关于基底的以下讨论分别适用于LV器件101和HV器件151的基底102、152中的一个或两个。基底102、152中的一个或两个可以包括任何合适的材料，例如单晶半导体材料，仅举几个示例，其包括硅(Si)、锗(Ge)、碳(C)、锡(Sn)、磷(P)、硼(B)、砷(As)、锑(Sb)、铟(In)和镓(Ga)中的至少一种。在一些实施例中，基底是块体硅，例如单晶硅。在其他实施例中，基底可以是任何合适的半导体材料，仅举几个示例，其包括硅、碳化硅(SiC)、氮化镓(GaN)和砷化镓(GaAs)。在一些实施例中，基底可以选自III-V族材料和IV族材料。此外，基底可以包括在衬底上沉积或生长的半导体层，例如在蓝宝石衬底上外延生长的碳化硅层。在其他实施例中，基底可以是块体半导体材料，例如从刚玉或其他块体半导体材料切片的晶圆。
在一些实施例中，基底可以包括绝缘体上硅(SOI)结构，其中绝缘体/电介质材料(例如，氧化物材料，例如二氧化硅)夹在两个Si层之间(例如，在掩埋氧化物(BOX)结构中)，或者顶层包括Si的任何其他合适的起始衬底。在一些实施例中，例如，基底可以以每立方厘米1E16至1E22个原子的范围内的掺杂剂浓度掺杂有任何合适的n型和/或p型掺杂剂。例如，硅基底可以使用合适的受主(例如，硼)进行p型掺杂，或者使用合适的施主(例如，磷、砷)进行n型掺杂，掺杂浓度为每立方厘米至少1E16个原子。然而，在一些实施例中，例如，基底可以是未掺杂的/本征的或相对最小掺杂的(例如，包括每立方厘米小于1E16个原子的掺杂剂浓度)。在一些实施例中，基底是基本上由Si组成的硅衬底。在其他实施例中，基底可以主要包括Si，但也可以包括其他材料(例如，给定浓度的掺杂剂)。此外，注意，基底材料可以包括相对高质量或器件质量的单晶Si或提供合适的模板或晶种表面的其他材料，可以从其形成其他单晶半导体材料特征和层。因此，除非另有明确说明，否则如本文所述的基底不旨在限于仅包括Si的基底。
在一些实施例中，基底可以具有由米勒指数(100)、(110)或(111)或其等同物描述的结晶取向，如根据本公开内容将显而易见的。尽管为了便于说明，该示例实施例中的基底被示出为具有与图中的其他层的厚度类似的厚度(Y轴方向上的尺寸)，但是基底可以比其他层相对厚得多，例如具有例如在1微米至950微米的范围内(或在20微米至800微米的子范围内)的厚度，或者例如根据本公开内容将显而易见的任何其他合适的厚度或厚度范围。在一些实施例中，基底可以包括多层结构，所述多层结构包括可以是或可以不是成分上不同的两个或更多个不同的层。在一些实施例中，基底可以包括贯穿材料的至少一部分的渐变的一种或多种材料浓度(例如，增大和/或减小)。在一些实施例中，基底可以用于一个或多个其他IC器件，例如各种二极管(例如，发光二极管(LED)或激光二极管)、各种晶体管(例如，MOSFET或TFET)、各种电容器(例如，MOSCAP)、各种微机电系统(MEMS)、各种纳米机电系统(NEMS)、各种射频(RF)器件、各种传感器或任何其他合适的半导体或IC器件，这取决于最终用途或目标应用。因此，在一些实施例中，如根据本公开内容将显而易见的，本文描述的结构可以包括在片上系统(SoC)应用中。
如所讨论的，工艺304L、304H包括针对LV和HV器件，在基底上形成牺牲材料和沟道材料的交替层。对于HV和LV器件中的一个或两个，牺牲层直接形成在基底上，然后是沟道材料，并且然后是牺牲材料和沟道材料的附加层对，并且最后是牺牲材料的顶层。例如，基底上的第一(底部)层是牺牲材料，并且最后(顶部)层也是牺牲材料，由此在牺牲材料层之间提供沟道材料层。在一个示例实施例中，基底是块体硅(Si)，牺牲材料是硅锗(SiGe)，并且沟道材料是以合适的掺杂剂和浓度掺杂的硅。在另一示例中，基底是石墨烯，牺牲材料是镓，并且沟道材料是砷化镓(GaAs)。如将理解的，也可以使用其他材料组合。
牺牲材料或沟道材料的每一层可以使用任何合适的处理来形成，所述处理例如一个或多个沉积或外延生长工艺，如根据本公开内容将显而易见的。在一个实施例中，可以使用逐层外延生长来形成牺牲材料和沟道材料的交替层，其中，可以随后去除牺牲材料以释放沟道材料的纳米带。例如，在示例实施例中，给定沟道层可以包括IV族和III-V族半导体材料的交替层，其中IV族或III-V族材料是牺牲的，以使得能够形成一个或多个纳米带。在一些实施例中，例如，沟道材料的给定层可以包括在5nm至50nm的范围内(或在5-45、5-40、5-35、5-30、5-25、5-20、5-15、5-10、10-40、10-30、10-20、15-40、15-30、15-20、20-40、20-30和30-40nm的子范围内)的垂直沟道高度(Y轴方向上的尺寸)和/或至多50、40、30、25、20、15或10nm的最大垂直厚度。根据本公开内容，其他合适的材料和沟道高度要求或阈值将是显而易见的。
在一些实施例中，例如，可以在衬底的不同区域上形成多种不同沟道材料，例如用于CMOS应用。例如，可以在衬底的第一区域上形成第一沟道材料以用于一个或多个p沟道晶体管器件(例如，一个或多个PMOS器件)，并且可以在衬底200的第二区域上形成第二沟道材料以用于一个或多个n沟道晶体管器件(例如，一个或多个NMOS器件)。通过选择子鳍状物材料以具有期望的性质，可以生长多种不同的沟道材料。例如，在一些这样的实施例中，第一沟道材料可以包括n型III-V族或IV族材料，并且第二沟道材料可以包括p型III-V族或IV族材料。
在采用多种不同沟道材料的一些实施例中，第一沟道材料可以包括IV族半导体材料(例如，Si、SiGe、Ge等)，并且第二沟道材料可以包括III-V族半导体材料(例如，GaAs、InGaAs、InP等)。通常，给定的沟道材料可以包括单晶IV族半导体材料和/或III-V族半导体材料。例如，在珠状鳍状物晶体管配置中，沟道区域可以包括IV族半导体材料(例如，用于较宽或较窄部分)和III-V族半导体材料(例如，用于较宽或较窄部分中的另一个)。应注意，可以根据需要使用任何适合技术(例如，掩蔽、沉积和去除掩蔽)形成多种不同沟道材料以形成任何数量的成分上不同的沟道材料。根据本公开内容，许多不同的沟道材料配置和变化将是显而易见的。
如所讨论的，工艺304L、304H还包括限定鳍状物401L、401H(参见图4A)。例如，每个鳍状物具有基底材料的子鳍状物部分(例如，子鳍状物部分110、160，参见图4A)以及牺牲材料和沟道材料的交替层的上鳍状物部分。在其中在基底上形成材料的毯覆层的实施例中，例如，将要被处理成鳍状物的区域掩蔽，随后蚀刻周围区域以限定一个或多个鳍状物。例如，各向异性蚀刻基本上垂直地穿过上鳍状物部分进行以限定相邻鳍状物之间的隔离沟槽。在一些实施例中，蚀刻工艺进行到基底中以限定鳍状物，该鳍状物包括基底材料的子鳍状物部分以及牺牲材料和沟道材料的交替层的上鳍状物部分。在一些实施例中，蚀刻工艺限定从基底垂直向上延伸的平行鳍状物的组。在其他实施例中，蚀刻限定具有H形状的平面或3D晶体管结构，其中沟道区域对应于在由H的垂直条表示的源极区域与漏极区域之间延伸的梁。
在其他实施例中，例如，牺牲材料和沟道材料的交替层通过在沟槽中生长或沉积而形成在基底上。例如，沟槽是限定在绝缘材料层中的纵横比捕获沟槽(“ART”沟槽)，所述绝缘材料例如是通过热氧化或通过使用前述技术中的一种合适技术的沉积形成的二氧化硅(SiO2)。然后将绝缘材料图案化并且蚀刻以限定延伸到衬底或其他材料层的沟槽。基底材料可以直接形成在沟槽的下部部分中的衬底上，接着是牺牲材料和沟道材料的交替层。绝缘材料可以凹陷以暴露鳍状物的全部或部分。在一些实施例中，绝缘材料凹陷到子鳍状物(即，基底材料)的顶部，以仅暴露鳍状物的上部部分中的牺牲材料和沟道材料的层堆叠体。在其他实施例中，绝缘材料完全凹陷以暴露整个子鳍状物，或者凹陷到牺牲材料的第一层下方的水平以暴露子鳍状物的一部分。根据本公开内容，许多变型和实施例将是显而易见的。
在其他实施例中，限定鳍状物可以使用基于替代鳍状物的方法来执行。在一个实施例中，基于替代鳍状物的方法包括在基底中形成鳍状物，例如通过图案化和蚀刻块体半导体材料。在那些鳍状物周围形成浅沟槽隔离(STI)材料，随后使衬底原生的鳍状物凹陷以在STI材料中限定鳍形沟槽。然后可以在鳍形沟槽中形成子鳍状物材料以及牺牲材料和沟道材料的交替层。在一个实施例中，替代鳍状物方法继续去除STI材料并且在基底上在子鳍状物之间形成绝缘材料，使交替的牺牲材料和沟道材料的层堆叠体暴露。
在一些实施例中，子鳍状物是IV族半导体材料，例如单晶硅或锗。在其他实施例中，子鳍状物材料是III-V族半导体材料，仅举几个示例，例如GaAs、InGaAs、AlGaAs或AlAs。在一些实施例中，子鳍状物材料可以或可以不掺杂有合适的掺杂剂(例如硼、磷和/或砷)。在子鳍状物材料被掺杂的实施例中，子鳍状物材料可以例如以每立方厘米1E16至1E22个原子的范围内的掺杂剂浓度被n型掺杂(例如，用磷或砷)或p型掺杂(例如，用硼)。在一些实施例中，子鳍状物可以具有多层结构，该多层结构包括两个或更多个不同的层(其可以是或可以不是成分上不同的)。在一些实施例中，子鳍状物可以包括贯穿子鳍状物材料的至少一部分的渐变的一个或多个材料浓度(例如，增大和/或减小)。
在一些实施例中，每个鳍状物可以包括例如在20-500nm的范围内(或在20-50nm、20-100nm、20-200nm、20-300nm、20-400nm、50-100nm、50-200nm、50-300nm、50-400nm、50-500nm、100-250nm、100-400nm、100-500nm、200-400nm、或200-500nm的子范围内)的垂直鳍状物高度(Y轴方向上的尺寸)和/或至多500nm、450nm、400nm、350nm、300nm、250nm、200nm、150nm、100nm、或50nm的最大垂直鳍状物高度。在一些实施例中，每个鳍状物可以包括例如在2-50nm的范围内(或在2-5nm、2-10nm、5-10nm、5-20nm、5-30nm、5-50nm、10-20nm、10-30nm、10-50nm、20-30nm、20-50nm或30-50nm的子范围内)的水平鳍状物宽度(X轴方向上的尺寸)和/或至多50nm、30nm、20nm、10nm或5nm的最大水平鳍状物宽度。在一些实施例中，鳍状物高度与鳍状物宽度的比率可以大于1，例如大于1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9、10、15、20或大于任何其他合适的阈值比率，如根据本公开内容将显而易见的。根据本公开内容，其他合适的材料和厚度值/范围/阈值将是显而易见的。
在一些实施例中，基底或子鳍状物材料可以相对于(例如，源极和漏极区域的)上覆的上鳍状物材料被相反类型掺杂，以提供隧道二极管配置来帮助减少或消除寄生泄漏(例如，亚阈值泄漏)。例如，在一些实施例中，如果上覆材料要被n型掺杂，则子鳍状物材料可以被有意地p型掺杂(例如，具有每立方厘米至少1E16、5E16、1E17、5E17、1E18、5E18或1E19个原子的掺杂浓度)，反之亦然。
再次参考图3，方法300然后从304L进行到308L，并且从304H进行到308H，其中工艺308L和308H是公共工艺308的一部分。因此，例如，工艺308L和308H可以至少部分地以重叠的方式并且使用相同的工艺流程来执行。
工艺308L和308H中的每一个包括在鳍状物的沟道区域上形成虚设栅极。在一个实施例中，每个工艺可以包括虚设栅极氧化物的沉积、虚设栅极电极(例如，多晶硅)的沉积、以及可选地硬掩模的沉积和图案化。沿着虚设栅极电极的相反侧形成栅极间隔体。例如，栅极间隔体包括氮化硅(Si3N4)或其他合适的材料，如将理解的。例如，图4B示出了具有栅极间隔体134和虚设栅极电极432的LV器件101。在示例中，还可以形成虚设栅极氧化物(图4B中未示出)。图4B还示出了具有栅极间隔体184和虚设栅极电极482的HV器件151。在示例中，还可以形成虚设栅极氧化物。
工艺308L和308H中的每一个还包括形成用于相应LV器件101和HV器件151的源极区域和漏极区域。例如，如图4B所示，源极区域106和漏极区域108形成在LV器件101中的栅极间隔体134的两侧上。此外，源极区域156和漏极区域158形成在HV器件151中的栅极间隔体184的两侧上。
在一个实施例中，可以通过蚀刻鳍状物的暴露的源极和漏极部分的至少一部分以去除层堆叠体，并且使用任何合适的技术(例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)或液相外延(LPE))形成替代源极和漏极材料，来执行形成源极和漏极区域。在一些实施例中，鳍状物的暴露的源极/漏极区域不需要被完全去除；相反，例如，通过掺杂、注入和/或用源极/漏极材料包覆或其他合适的处理，将源极/漏极区域处的层堆叠体中的材料转换为最终的源极/漏极区域。
在一些实施例中，可以一次一个极性地形成源极区域和漏极区域，例如对n型区域和p型区域中的一个执行处理，并且然后对n型区域和p型区域中的另一个执行处理。在一些实施例中，源极区域和漏极区域可以包括任何合适的掺杂方案，例如包括合适的n型和/或p型掺杂剂(例如，浓度在每立方厘米1E16至1E22个原子的范围内)。然而，在一些实施例中，至少一个源极或漏极区域可以是未掺杂的/本征的或相对最小掺杂的，例如包括每立方厘米小于1E16个原子的掺杂剂浓度。
再次参考图3，方法300然后从308L进行到312L，并且从308H进行到312H，其中工艺312L和312H是公共工艺312的一部分。因此，例如，工艺312L和312H可以至少部分地以重叠的方式并且使用相同的工艺流程来执行。在一个实施例中，工艺312L、312H中的每一个包括去除虚设栅极，并且释放沟道区域中的纳米带。图4C示出了LV器件101和HV器件151，其中LV器件的纳米带118和HV器件的纳米带168被释放。
注意，在释放纳米带之前，经由蚀刻工艺去除虚设栅极材料，该蚀刻工艺对栅极间隔体和在沟道和栅极处理期间暴露的其他非栅极材料是具有选择性的。去除栅极间隔体之间的虚设栅极电极暴露鳍状物的沟道区域。例如，可以使用湿法蚀刻工艺(例如，硝酸/氢氟酸)、各向异性干法蚀刻或其他合适的蚀刻工艺来去除多晶硅虚设栅极电极，如将理解的。在该处理阶段，沟道材料和牺牲材料的交替层的层堆叠体在沟道区域中暴露。沟道区域在源极区域与漏极区域之间延伸并且接触源极区域和漏极区域，其中层堆叠体的端部由栅极间隔体保护。
然后，根据一些实施例，可以通过蚀刻处理去除层堆叠体中的牺牲材料，以释放纳米带。可以使用任何合适的湿法或干法蚀刻工艺来执行蚀刻牺牲材料，使得蚀刻工艺选择性地去除牺牲材料并且留下完整的沟道材料。在一个实施例中，牺牲材料是硅锗(SiGe)，并且沟道材料是电子级硅(Si)。例如，使用氧化剂和氢氟酸(HF)的气相蚀刻已经显示出选择性地蚀刻SiGe/Si层堆叠体中的SiGe。在另一个实施例中，使用气相三氟化氯(ClF3)蚀刻来去除牺牲SiGe材料。可以基于锗浓度、纳米带尺寸和其他因素来选择蚀刻化学物质，如将理解的。在去除SiGe牺牲材料之后，所得到的沟道区域包括在鳍状物的源极区域与漏极区域之间延伸的硅纳米带，其中纳米带(例如，硅)的端部接触源极结构和漏极结构并且保持至少部分地被栅极间隔体保护。
再次参考图3，方法300然后从312H进行到316H。如图3所示，在HV器件151上执行工艺316H，并且在LV器件101上不执行对应的工艺。在316H处，减薄HV器件151的纳米带168。例如，减薄HV器件151的纳米带168的中间区域。可以采用蚀刻工艺，例如原子层蚀刻(ALE)、湿法蚀刻工艺、各向异性干法蚀刻或其他合适的蚀刻工艺。蚀刻剂可以选择性地蚀刻纳米带168的半导体材料(例如，硅)，而不影响栅极间隔体184(例如，其可以包括氮化硅)。在示例中，纳米带168的尖端区域可以由栅极间隔体184保护以免减薄或去除，但是在另一个示例中，可以部分地减薄纳米带168的尖端区域。图4D示出了在减薄纳米带168的中间区域之后的HV器件151。
比较图4C和图4D，在减薄工艺316H之前，纳米带118和168中的每一个具有hL的高度和sL的纳米带间垂直间隔，如图4C所示。然而，在减薄工艺316H之后，如图4D所示，减薄的纳米带168的中间区域具有hH的高度和sH的纳米带间垂直间隔。如所讨论的，由于减薄，hH小于hL，并且因此，sH大于sL。
注意，LV器件101的纳米带118的尺寸不改变，因为减薄工艺仅应用于HV器件151的中间区域。
此外，图4D中的纳米带168的尖端区域具有hL的高度和sL的纳米带间垂直间隔(例如，与之前相同)，因为减薄工艺没有应用于HV器件151的纳米带168的尖端区域。例如，纳米带168的尖端区域可以由栅极间隔体184保护以免减薄或去除。
再次参考图3，方法300然后从316H进行到320H，并且从312L进行到320L，其中工艺320L和320H是公共工艺320的一部分。因此，例如，工艺320L和320H可以至少部分地以重叠的方式并且使用相同的工艺流程来执行。在一个实施例中，工艺320L、320H中的每一个包括在LV器件101和HV器件151中的相应器件中形成最终栅极堆叠体。
例如，图4E示出了LV器件101和HV器件151，其中形成了对应的栅极堆叠体。例如，LV器件101的栅极堆叠体包括环绕各个纳米带118的中间区域的栅极电介质120，以及围绕栅极电介质120的栅极电极132。类似地，HV器件151的栅极堆叠体包括环绕各个纳米带168的中间区域的栅极电介质170，以及围绕栅极电介质170的栅极电极182。
在该示例实施例中，对于器件101、151中的每一个，使用栅极最后制造流程来形成栅极堆叠体，该栅极最后制造流程可以被认为是替代栅极或替代金属栅极(RMG)工艺。在利用纳米带沟道结构的实施例中，栅极堆叠体可以基本上(或完全)围绕每个纳米带中间区域部分，例如环绕每个纳米带的至少80％、85％、90％、95％或更多。处理最终栅极堆叠体包括在沟道区域中的暴露的纳米带中间区域上沉积栅极电介质120、170，然后形成与栅极电介质接触的栅极电极132、182。可以使用任何合适的技术，包括例如旋涂或CVD沉积。栅极电介质可以包括例如任何合适的氧化物(例如，二氧化硅)、高k电介质材料和/或根据本公开内容将显而易见的任何其他合适的材料。高k电介质材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌，以提供一些示例。在一些实施例中，当使用高k电介质材料时，可以对栅极电介质进行退火以改进其质量。栅极电极可以包括广泛范围的材料，例如多晶硅或各种合适的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或氮化钽(TaN)。
在一些实施例中，例如，栅极电介质和/或栅极电极可以包括两个或更多个材料层的多层结构。例如，在一些实施例中，可以采用多层栅极电介质来提供例如从沟道区域到栅极电极的更平缓的电过渡。在一些实施例中，栅极电介质和/或栅极电极可以包括使(一个或多个)特征的至少一部分中的一种或多种材料的含量或浓度渐变(例如，增大和/或减小)。在一些实施例中，一个或多个附加层也可以存在于最终栅极堆叠体中，例如一个或多个相对高或低功函数层和/或其他合适的层。注意，栅极电介质也可以用于在纳米带主体的一侧或两侧上形成替代栅极间隔体，使得栅极电介质例如在栅极电极与一个或两个栅极间隔体之间。根据本公开内容，许多不同的栅极堆叠体配置将是显而易见的。
再次参考图3，方法300然后从320L进行到324L，并且从320H进行到324H，其中工艺324L和324H是公共工艺324的一部分。因此，例如，工艺324L和324H可以至少部分地以重叠的方式并且使用相同的工艺流程来执行。在一个实施例中，工艺324L、324H中的每一个包括为LV器件101和HV器件151形成对应的源极/漏极触点。图4F示出了器件101和151，其中形成了对应的源极/漏极触点。例如，图4F示出了对于LV器件101，导电源极触点140延伸穿过ILD148并且接触源极区域106，导电漏极触点142延伸穿过ILD 148并且接触漏极区域108，并且导电栅极触点144延伸穿过ILD 148并且接触栅极电极132。类似地，对于HV器件151，导电源极触点190延伸穿过ILD 198并且接触源极区域156，导电漏极触点192延伸穿过ILD 198并且接触漏极区域158，并且导电栅极触点194延伸穿过ILD 198并且接触栅极电极182。
在一些实施例中，可以使用任何合适的技术形成源极触点和漏极触点，例如在相应的源极/漏极区域之上的相应的ILD层148、198中形成触点沟槽，并且然后在沟槽中沉积金属或金属合金(或其他合适的导电材料)。在一些实施例中，形成源极/漏极触点可以包括例如硅化、锗化、III-V氧化和/或退火工艺。在一些实施例中，源极触点和漏极触点例如可以包括铝或钨，但是可以使用任何合适的导电金属或合金，例如银、镍-铂或镍-铝。在一些实施例中，源极触点和漏极触点中的一个或多个可以包括例如电阻减小金属和触点插塞金属，或者仅包括触点插塞。示例接触电阻减小金属包括例如镍、铝、钛、金、金-锗、镍-铂、镍铝和/或其他这样的电阻减小金属或合金。示例触点插塞金属包括例如铝、铜、镍、铂、钛或钨或其合金，但是可以使用任何合适的导电触点金属或合金。在一些实施例中，如果需要，附加层可以存在于源极和漏极触点区域中，例如粘合层(例如，氮化钛)和/或衬层或阻挡层(例如，氮化钽)。在一些实施例中，接触电阻减小层例如可以存在于给定的源极或漏极区域与其对应的源极或漏极触点之间，例如相对高掺杂(例如，掺杂剂浓度大于每立方厘米1E18、1E19、1E20、1E21或1E22个原子)的中间半导体材料层。在一些这样的实施例中，例如，接触电阻减小层可以包括基于对应的源极或漏极区域的所包括的材料和/或掺杂剂浓度的半导体材料和/或杂质掺杂剂。
再次参考图3，根据一些实施例，方法300然后从324L和324H进行到328，其中根据需要完成包括LV器件101和HV器件151的通用集成电路(IC)。例如，用于完成IC的这种附加处理可以包括用于形成一个或多个金属化层和/或互连所形成的晶体管器件的后端或后段制程(BEOL)处理。如根据本公开内容将显而易见的，可以执行任何其他合适的处理。
注意，为了便于描述，方法300中的工艺以特定顺序示出。然而，根据一些实施例，工艺中的一个或多个可以以不同的顺序执行或者可以根本不执行(并且因此是可选的)。根据本公开内容，本文描述的方法300和技术的许多变型将是显而易见的。
图5示出了描绘根据本公开内容的实施例的形成图2A、图2B1、图2B2、图2C1和图2C2的示例非平面LV器件101和HV器件251的方法500的流程图。图6A、图6B1和图6B2示出了根据本公开内容的实施例的在各个处理阶段中的示例非平面LV器件和HV器件(例如，非平面LV器件101和HV器件251)的截面图。将一致地讨论图5和图6B-6B2。注意，图6A、图6B1和图6B2示出了LV和HV器件的先前讨论的主体切割截面图。
图5的方法500和图3的方法300具有若干类似的工艺，并且两个图中的这些类似的工艺被类似地标记。这两种方法之间的差异在于方法300包括工艺316H，而方法500包括工艺516H，其中工艺316H和516H在两种方法300和500中是不同的。因此，下面的讨论集中于方法500的工艺516H。
参考图5，在工艺516H之前，释放LV器件101的纳米带118和HV器件251的纳米带668，如图6A所示。图6A的器件类似于图4C的对应器件，并且关于图3和图4A-4C详细讨论了图6A的器件的形成。
参考图6A，在该处理阶段(即，分别释放器件101、151的纳米带118和618)，两个器件的纳米带具有hL的高度和sL的纳米带间垂直间隔。
再次参考图5，方法500从工艺312H进行到516H，其中在HV器件251的沟道区域中沉积沟道主体材料，以加厚两个或更多个纳米带并且形成组合的厚纳米带。在一个实施例中，可以使用任何合适的沉积技术(例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)或液相外延(LPE))来执行工艺516H的沉积。在示例中，纳米带668包括硅，并且硅沉积在HV器件251的沟道区域内，以在垂直z轴方向上生长纳米带668，直到纳米带668结合或合并以形成单个纳米带268。
图6B1示出了在工艺516H之后HV器件251的第一实施例；并且图6B2示出了在工艺516H之后HV器件251的第二实施例。在图6B1和图6B2中未示出LV器件101，因为在该处理阶段未处理LV器件101。如图6B1和图6B2所示，图6A的纳米带668在沉积阶段期间合并，以形成单块单个纳米带268。
在图6B1的示例中，单个纳米带268不与下覆衬底152接触。如本文先前关于图2B1所讨论的，该间隙可以稍后用电介质层170和/或栅极电极182填充。因此，在该示例中并且如图2B1所示，纳米带268在所有四个侧面上被电介质层170和栅极电极182完全环绕(其中纳米带168的另外两个侧面与源极区域和漏极区域接触)。
相反，在图6B2中，在沉积工艺期间，纳米带268膨胀到足以到达下覆衬底152并且与其接触。因此，在该示例中，如图2B2所示，纳米带268部分地被电介质层170和栅极电极182环绕。例如，电介质层170和栅极电极182在纳米带268的三个侧面上，其中衬底152在纳米带268的第四侧面上(其中纳米带168的另外两个侧面与源极区域和漏极区域接触)。
在示例中，在沉积沟道主体材料以使多个纳米带668加厚并且合并到单个纳米带268期间，可以沿着原始纳米带668和新沉积的沟道主体材料的结形成一个或多个接缝，尽管图6B未示出这样的接缝。然而，在另一示例中，沉积工艺是无缝的，并且没有形成这样的接缝。
如图6B1和图6B2所示，在HV器件251中，栅极间隔体184至少部分地穿过纳米带268突出或延伸。例如，纳米带268在栅极间隔体184的至少一部分的第一侧壁、第二侧壁和第三侧壁上。相反，在LV器件101(例如，参见图1C的LV器件101)中，特定纳米带(例如，纳米带118b)在栅极间隔体134的特定部分的单个侧面上。栅极间隔体134的任何部分在三个侧面上都不具有单个纳米带。
此外，纳米带268包括多个尖端区域269和中间区域270，其中每个尖端区域269与源极区域156或漏极区域158直接接触，如图6B1、图6B2所示。多个尖端区域269和中间区域270是纳米带268的连续部分。如图6B1、图6B2所示，两个垂直相邻的尖端区域269被栅极间隔体184的一部分分开。
注意，纳米带268的每个尖端区域269具有相同的高度hL，其与LV器件101的纳米带118的尖端区域和中间区域的高度相同(例如，在5％内)。类似地，纳米带268的尖端区域之间的纳米带间垂直间隔是sL(参见图2C1、图2C2)，其与纳米带118的尖端/中间区域之间的纳米带间垂直间隔相同。
如所讨论的，通过经由沉积工艺合并两个或更多个纳米带668来形成单个纳米带268。因此，纳米带268的中间区域270的高度是纳米带668的中间区域的高度的至少两倍(例如，假设合并至少两个纳米带668)，或纳米带668的中间区域的高度的至少三倍(例如，假设合并至少三个纳米带668)。因此，在示例中，纳米带268的中间区域的高度是纳米带668的中间区域的高度的至少200％、225％、250％、300％或350％，其与LV器件101的纳米带118的高度相同。
再次参考图5，在工艺516H之后，方法500从312L进行到320L，并且从516H进行到320H。已经关于图3的方法300讨论了工艺320L和320H以及后续工艺。在工艺324L结束时，形成LV器件101，如图4F和各种其他图所示。类似地，在工艺324H结束时，形成HV器件251，如图2C1和图2C2(其示出了上面讨论的纳米带268的两个不同实施例)以及各种其他图(例如，图2A、图2B1和图2B2)所示。
示例系统
图7示出了根据本公开的一些实施例的采用使用本文中所公开的技术形成的集成电路结构和/或晶体管器件实施的计算系统1000。可以看出，计算系统1000容纳母板1002。母板1002可以包括多个部件，其包括但不限于处理器1004和至少一个通信芯片1006，它们中的每者可以物理和电耦合到母板1002，或者以其他方式集成于其中。将认识到的是，母板1002可以是(例如)任何印刷电路板，无论是主板、安装在主板上的子板还是系统1000的唯一板等。
取决于其应用，计算系统1000可以包括一个或多个其他部件，这些其他部件可以物理和电耦合到母板1002或可以不物理和电耦合到母板1002。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如硬盘驱动器、压缩光盘(CD)、数字多功能光盘(DVD)等)。根据示例实施例，计算系统1000中包括的部件中的任何部件可以包括使用所公开的技术形成的一个或多个集成电路结构或设备。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的一部分或者被集成到处理器1004中)。
通信芯片1006能够实现用于向和从计算系统1000传输数据的无线通信。术语“无线”及其派生词可以用来描述可以通过使用经调制的电磁辐射经由非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片1006可以实施多种无线标准或协议中的任何无线标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生产物以及任何其他被指定为3G、4G、5G和更高版本的无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短程的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长程的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算系统1000的处理器1004包括被封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括采用如本文以各种方式描述的使用所公开的技术形成的一个或多个集成电路结构或设备来实施的板载电路系统。术语“处理器”可以指对(例如)来自寄存器和/或存储器的电子数据进行处理从而将该电子数据变换为可以被存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括如本文以各种方式描述的使用所公开的技术形成的一个或多个集成电路结构或设备。考虑到本公开将认识到的是，需要注意，可以将多标准无线能力直接集成到处理器1004中(例如，其中，任何芯片1006的功能性都被集成到处理器1004中，而不是具有单独的通信芯片)。此外注意，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片组可以具有集成于其中多种功能。
在各种实施方式中，计算系统1000可以是膝上型电脑、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数码录像机或者任何其他处理数据的或者利用如本文以各种方式描述的使用所公开的技术形成的一个或多个集成电路结构或设备的电子设备或系统。注意，对计算系统的引用旨在包括被配置用于计算或处理信息的计算设备、装置和其他结构。
另外的示例实施例
以下条款涉及另外的实施例，根据这些实施例，许多排列和配置将是显而易见的。
示例1。一种集成电路结构，包括：第一非平面半导体器件，包括第一主体，第一主体包括半导体材料；第一栅极结构，至少部分地环绕第一主体，第一栅极结构包括(i)第一栅极电极和(ii)在第一主体与第一栅极电极之间的第一栅极电介质；以及第一源极区域和第一漏极区域，第一主体具有在第一源极区域与第一漏极区域之间横向延伸的长度；第二非平面半导体器件，包括第二主体，第二主体包括半导体材料；第二栅极结构，至少部分地环绕第二主体，第二栅极结构包括(i)第二栅极电极和(ii)在第二主体与第二栅极电极之间的第二栅极电介质；以及第二源极区域和第二漏极区域，第二主体具有在第二源极区域与第二漏极区域之间横向延伸的长度，其中，第一主体的第一高度与第二主体的第二高度相差至少5％，其中，在第一栅极结构下方并且在垂直于第一主体的长度的垂直方向上测量第一高度，并且在第二栅极结构下方并且在垂直于第二主体的长度的垂直方向上测量第二高度。
示例2。根据示例1的集成电路结构，其中，第一主体的第一高度比第二主体的第二高度大至少10％、或小至少10％。
示例3。根据示例1-2中任一项的集成电路结构，其中：第一主体具有第一尖端区域、第二尖端区域以及在第一尖端区域与第二尖端区域之间的第一中间区域；第二主体具有第三尖端区域、第四尖端区域和在第三尖端区域与第四尖端区域之间的第二中间区域；并且第一主体的第一高度是第一中间区域的高度，并且第二主体的第二高度是第二中间区域的高度。
示例4。根据示例3的集成电路结构，其中：第一主体的第一尖端区域的高度在第二主体的第三尖端区域的高度的5％内。
示例5。根据示例1-4中任一项的集成电路结构，其中：第一非平面半导体器件被额定用于第一操作电压，并且第二非平面半导体器件被额定用于大于第一操作电压的第二操作电压；并且第一主体的第一高度大于第二主体的第二高度。
示例6。根据示例5的集成电路结构，其中：第一主体的第一高度比第二主体的第二高度大至少5％。
示例7。根据示例5的集成电路结构，其中：第一主体的第一高度比第二主体的第二高度大至少10％。
示例8。根据示例5-7中任一项的集成电路结构，其中：第二操作电压比第一操作电压大至少0.5伏。
示例9。根据示例1-8中任一项的集成电路结构，其中：第一非平面半导体器件包括第一多个主体，第一多个主体包括第一主体；第二非平面半导体器件包括第二多个主体，第二多个主体包括第二主体，其中，第一多个主体和第二多个主体中的每个主体包括对应的尖端区域和对应的尖端区域之间的对应的中间区域；并且第一多个主体中的两个相邻主体的中间区域之间的第一垂直间隔不同于第二多个主体中的两个相邻主体的中间区域之间的第二垂直间隔。
示例10。根据示例9的集成电路结构，其中：第一非平面半导体器件被额定用于第一操作电压，并且第二非平面半导体器件被额定用于大于第一操作电压的第二操作电压；并且第一垂直间隔小于第二垂直间隔。
示例11。根据示例9-10中任一项的集成电路结构，其中：第一多个主体中的两个相邻主体的对应尖端区域之间的第三垂直间隔在第二多个主体中的两个相邻主体的对应尖端区域之间的第四垂直间隔的5％内。
示例12。根据示例1-11中任一项的集成电路结构，其中：第一非平面半导体器件包括第一多个主体，第一多个主体包括第一主体；并且第二非平面半导体器件包括第二主体而不包括其他主体。
示例13。根据示例1-12中任一项的集成电路结构，其中：第一非平面半导体器件被额定用于第一操作电压，并且第二非平面半导体器件被额定用于大于第一操作电压的第二操作电压；并且第二主体的第二高度大于第一主体的第一高度。
示例14。根据示例1-13中任一项的集成电路结构，其中：第二主体的第二高度比第一主体的第一高度大至少200％。
示例15。根据示例1-13中任一项的集成电路结构，其中：第二主体的第二高度比第一主体的第一高度大至少250％。
示例16。根据示例1-15中任一项的集成电路结构，还包括：衬底，其中，第二非平面半导体器件在衬底上，其中，第二主体直接在衬底上，并且第二栅极结构部分地但不完全地环绕第二主体。
示例17。根据示例1-16中任一项的集成电路结构，还包括：在第二源极区域与第二栅极电极之间的第一栅极间隔体，以及在第二漏极区域与第二栅极电极之间的第二栅极间隔体，其中，第一栅极间隔体和第二栅极间隔体中的每一个的对应部分至少部分地延伸到第二主体内，使得第二主体的部分在第一栅极间隔体和第二栅极间隔体中的每一个的上方和下方。
示例18。根据示例1-17中任一项的集成电路结构，其中：第二主体包括与第二源极区域直接接触的第一尖端区域和第二尖端区域；第一尖端区域和第二尖端区域从第二主体的中间区域延伸并且与第二主体的中间区域连续；并且第一尖端区域和第二尖端区域由栅极间隔体垂直地分开，栅极间隔体横向地在第二源极区域与第二栅极电极之间。
示例19。根据示例1-18中任一项的集成电路结构，其中，第一主体是纳米带或纳米片。
示例20。根据示例1-19中任一项的集成电路结构，其中，第一主体是包括两个或更多个纳米片或纳米带的垂直堆叠体的一部分。
示例21。根据示例1-20中任一项的集成电路结构，其中，第一非平面半导体器件和第二非平面半导体器件中的一个非平面半导体器件是FinFET器件，并且第一非平面半导体器件和第二非平面半导体器件中的另一个非平面半导体器件是全环栅晶体管器件。
示例22。根据示例1-21中的任一项的集成电路结构，其中，第一非平面半导体器件和第二非平面半导体器件中的一个或两个非平面半导体器件是全环栅晶体管。
示例23。根据示例1-22中任一项的集成电路结构，其中，第一非平面半导体器件和第二非平面半导体器件中的一个或两个非平面半导体器件是叉片式晶体管。
示例24。一种半导体结构，包括：主体，包括半导体材料；以及栅极结构，至少部分地环绕主体，栅极结构包括(i)栅极电极和(ii)在主体与栅极电极之间的栅极电介质；源极区域和漏极区域，主体在源极区域与漏极区域之间横向延伸；以及栅极间隔体，在栅极电极与源极区域之间，其中，主体包括从主体的中间区域延伸并且与主体的中间区域连续的多个尖端区域，并且其中，多个尖端区域中的第一尖端区域和第二尖端区域(i)与源极区域直接接触，并且(ii)由栅极间隔体垂直分开。
示例25。根据示例24的半导体结构，其中，栅极间隔体是第一栅极间隔体，并且其中，半导体结构还包括：在栅极电极与漏极区域之间的第二栅极间隔体，其中，多个尖端区域中的第三尖端区域和第四尖端区域(i)与漏极区域直接接触，并且(ii)由第二栅极间隔体垂直分开。
示例26。根据示例24-25中任一项的半导体结构，其中：主体的中间区域的高度比第一尖端区域的高度大至少200％。
示例27。根据示例24-26中任一项的半导体结构，其中：栅极间隔体的一部分延伸到主体中，使得主体在至少三个侧面上围绕栅极间隔体。
示例28。根据示例24-27中任一项的半导体结构，其中：栅极间隔体的一部分延伸在主体内延伸，使得主体在栅极间隔体的第一表面、第二表面和第三表面上。
示例30。根据示例24-28中任一项的半导体结构，还包括：衬底，其中，栅极间隔体和主体与衬底直接接触。
示例31。根据示例24-30中任一项的半导体结构，其中：栅极结构部分地但不完全地环绕主体，使得栅极结构在主体的三个表面上。
示例32。根据示例24-31中任一项的半导体结构，其中：栅极结构完全地环绕主体。
示例33。根据示例24-32中任一项的半导体结构，其中，主体是纳米线、纳米带或纳米片。
示例34。一种半导体结构，包括：主体，包括半导体材料，主体包括第一尖端区域、第二尖端区域、以及第一尖端区域与第二尖端区域之间的中间区域；栅极结构，至少部分地环绕主体，栅极结构包括(i)栅极电极和(ii)在主体与栅极电极之间的栅极电介质；以及源极区域和漏极区域，主体在源极区域与漏极区域之间横向延伸，并且主体的第一尖端区域和第二尖端区域分别与源极区域和漏极区域直接接触，其中，与源极区域接触的第一尖端区域的高度比中间区域的高度大至少5％。
示例35。根据示例34的半导体结构，其中，与源极区域接触的第一尖端区域的高度比中间区域的高度大至少10％。
示例36。根据示例34-35中任一项的半导体结构，其中，与漏极区域接触的第二尖端区域的高度比中间区域的高度大至少5％。
示例37。根据示例34-36中任一项的半导体结构，还包括：栅极间隔体，在栅极电极与源极区域之间，其中，栅极间隔体至少部分地环绕第一尖端区域。
示例38。根据示例37的半导体结构，其中，栅极间隔体是第一栅极间隔体，并且其中，半导体结构还包括：第二栅极间隔体，在栅极电极与漏极区域之间，其中，第二栅极间隔体至少部分地环绕第二尖端区域。
示例39。根据示例34-38中任一项的半导体结构，其中，栅极电介质和栅极电极至少部分地环绕主体的中间区域。
示例40。根据示例34-39中任一项的半导体结构，其中，主体是纳米线、纳米带或纳米片。
示例41。一种形成包括高电压(HV)器件和低电压(LV)器件的集成电路结构的方法，包括：(i)对于LV器件，形成第一多个主体，以及在第一多个主体的两侧上的第一源极区域和第一漏极区域，以及(ii)对于HV器件，形成第二多个主体，以及在第二多个主体的两侧上的第二源极区域和第二漏极区域；减薄第二多个主体中的每一个以形成对应的多个减薄主体，而不减薄第一多个主体；以及(i)对于LV器件，形成至少部分地环绕第一多个主体的第一栅极结构，以及(ii)对于HV器件，形成至少部分地环绕多个减薄主体的第二栅极结构。
示例42。根据示例41的方法，其中：第一多个主体包括第一主体，第一主体具有第一尖端区域、第二尖端区域以及在第一尖端区域与第二尖端区域之间的第一中间区域；第二多个主体包括第二主体，第二主体具有第三尖端区域、第四尖端区域和在第三尖端区域与第四尖端区域之间的第二中间区域；并且第一中间区域的高度在第二中间区域的高度的5％内。
示例43。根据示例42的方法，其中：第一尖端区域的高度在第三尖端区域的高度的5％内。
示例44。根据示例42-43中任一项的方法，其中：多个减薄主体包括通过减薄第二主体而形成的减薄主体，减薄主体具有第五尖端区域、第六尖端区域以及在第五尖端区域与第六尖端区域之间的第三中间区域；并且第一中间区域的高度比第三中间区域的高度大至少5％。
示例45。根据示例44的方法，其中：第一尖端区域的高度在第五尖端区域的高度的5％内。
示例46。一种形成包括高电压(HV)器件和低电压(LV)器件的集成电路结构的方法，包括：(i)对于LV器件，形成第一多个主体，以及在第一多个主体的两侧上的第一源极区域和第一漏极区域，以及(ii)对于HV器件，形成第二多个主体，以及在第二多个主体的两侧上的第二源极区域和第二漏极区域；在HV器件的沟道区域中沉积半导体材料，以合并第二多个主体并且形成合并主体，而不在LV器件的沟道区域中沉积半导体材料；以及(i)对于LV器件，形成至少部分地环绕第一多个主体的第一栅极结构，以及(ii)对于HV器件，形成至少部分地环绕合并主体的第二栅极结构。
示例47。根据示例46的方法，其中：合并主体的中间区域的高度比第一多个主体中的每一个的中间区域的高度大至少200％。
示例48。根据示例46-47中任一项的方法，其中：第一多个主体中的每一个的中间区域的高度在第二多个主体中的每一个的中间区域的高度的5％内。
已经出于说明和描述的目的呈现了对示例性实施例的前述描述。其并非意在进行穷举或将本公开限制为所公开的确切形式。考虑到本公开，许多修改和变化是可能的。旨在使本公开的范围不是受此具体实施方式限制，而是受所附权利要求限制。要求对本申请的优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且可以大致包括如本文中以各种方式公开的或以其他方式展示的一种或多种限制的集合。

Claims (25)

1.一种集成电路结构，包括：
第一非平面半导体器件，包括
第一主体，包括半导体材料；
第一栅极结构，至少部分地环绕所述第一主体，所述第一栅极结构包括(i)第一栅极电极和(ii)在所述第一主体与所述第一栅极电极之间的第一栅极电介质，以及
第一源极区域和第一漏极区域，所述第一主体具有在所述第一源极区域与所述第一漏极区域之间横向延伸的长度；
第二非平面半导体器件，包括
第二主体，包括半导体材料；
第二栅极结构，至少部分地环绕所述第二主体，所述第二栅极结构包括(i)第二栅极电极和(ii)在所述第二主体与所述第二栅极电极之间的第二栅极电介质；以及
第二源极区域和第二漏极区域，所述第二主体具有在所述第二源极区域与所述第二漏极区域之间横向延伸的长度，
其中，所述第一主体的第一高度与所述第二主体的第二高度相差至少5％，其中，在所述第一栅极结构下方并且在垂直于所述第一主体的所述长度的垂直方向上测量所述第一高度，并且在所述第二栅极结构下方并且在垂直于所述第二主体的所述长度的垂直方向上测量所述第二高度。
2.根据权利要求1所述的集成电路结构，其中，所述第一主体的所述第一高度比所述第二主体的所述第二高度大至少10％、或小至少10％。
3.根据权利要求1所述的集成电路结构，其中：
所述第一主体具有第一尖端区域、第二尖端区域、以及在所述第一尖端区域与所述第二尖端区域之间的第一中间区域；
所述第二主体具有第三尖端区域、第四尖端区域、以及在所述第三尖端区域与所述第四尖端区域之间的第二中间区域；并且
所述第一主体的所述第一高度是所述第一中间区域的高度，并且所述第二主体的所述第二高度是所述第二中间区域的高度。
4.根据权利要求3所述的集成电路结构，其中：
所述第一主体的所述第一尖端区域的高度在所述第二主体的所述第三尖端区域的高度的5％内。
5.根据权利要求1所述的集成电路结构，其中：
所述第一非平面半导体器件被额定用于第一操作电压，并且所述第二非平面半导体器件被额定用于大于所述第一操作电压的第二操作电压；并且
所述第一主体的所述第一高度大于所述第二主体的所述第二高度。
6.根据权利要求5所述的集成电路结构，其中：
所述第一主体的所述第一高度比所述第二主体的所述第二高度大至少5％。
7.根据权利要求5所述的集成电路结构，其中：
所述第一主体的所述第一高度比所述第二主体的所述第二高度大至少10％。
8.根据权利要求5所述的集成电路结构，其中：
所述第二操作电压比所述第一操作电压大至少0.5伏。
9.根据权利要求1-8中任一项所述的集成电路结构，其中：
所述第一非平面半导体器件包括第一多个主体，所述第一多个主体包括所述第一主体；
所述第二非平面半导体器件包括第二多个主体，所述第二多个主体包括所述第二主体，其中，所述第一多个主体和所述第二多个主体中的每个主体包括对应的尖端区域和所述对应的尖端区域之间的对应的中间区域；并且
所述第一多个主体中的两个相邻主体的中间区域之间的第一垂直间隔不同于所述第二多个主体中的两个相邻主体的中间区域之间的第二垂直间隔。
10.根据权利要求9所述的集成电路结构，其中：
所述第一非平面半导体器件被额定用于第一操作电压，并且所述第二非平面半导体器件被额定用于大于所述第一操作电压的第二操作电压；并且
所述第一垂直间隔小于所述第二垂直间隔。
11.根据权利要求9所述的集成电路结构，其中：
所述第一多个主体中的两个相邻主体的对应尖端区域之间的第三垂直间隔在所述第二多个主体中的两个相邻主体的对应尖端区域之间的第四垂直间隔的5％内。
12.根据权利要求1-8中任一项所述的集成电路结构，其中：
所述第一非平面半导体器件包括第一多个主体，所述第一多个主体包括所述第一主体；并且
所述第二非平面半导体器件包括所述第二主体而不包括其他主体。
13.根据权利要求1-8中任一项所述的集成电路结构，其中：
所述第一非平面半导体器件被额定用于第一操作电压，并且所述第二非平面半导体器件被额定用于大于所述第一操作电压的第二操作电压；并且
所述第二主体的所述第二高度大于所述第一主体的所述第一高度。
14.根据权利要求1-8中任一项所述的集成电路结构，其中：
所述第二主体的所述第二高度比所述第一主体的所述第一高度大至少200％。
15.根据权利要求1-8中任一项所述的集成电路结构，其中：
所述第二主体的所述第二高度比所述第一主体的所述第一高度大至少250％。
16.根据权利要求1-8中任一项所述的集成电路结构，还包括：
衬底，其中，所述第二非平面半导体器件在所述衬底上，
其中，所述第二主体直接在所述衬底上，并且所述第二栅极结构部分地但不完全地环绕所述第二主体。
17.根据权利要求1-8中任一项所述的集成电路结构，还包括：
在所述第二源极区域与所述第二栅极电极之间的第一栅极间隔体，以及在所述第二漏极区域与所述第二栅极电极之间的第二栅极间隔体，
其中，所述第一栅极间隔体和所述第二栅极间隔体中的每一个的对应部分至少部分地延伸到所述第二主体内，使得所述第二主体的部分在所述第一栅极间隔体和所述第二栅极间隔体中的每一个的上方和下方。
18.根据权利要求1-8中任一项所述的集成电路结构，其中：
所述第二主体包括与所述第二源极区域直接接触的第一尖端区域和第二尖端区域；
所述第一尖端区域和所述第二尖端区域从所述第二主体的中间区域延伸并且与所述第二主体的所述中间区域连续；并且
所述第一尖端区域和所述第二尖端区域由栅极间隔体垂直分开，所述栅极间隔体横向地在所述第二源极区域与所述第二栅极电极之间。
19.根据权利要求1-8中任一项所述的集成电路结构，其中：
所述第一主体是纳米带或纳米片。
20.一种半导体结构，包括：
主体，包括半导体材料；
栅极结构，至少部分地环绕所述主体，所述栅极结构包括(i)栅极电极和(ii)在所述主体与所述栅极电极之间的栅极电介质；
源极区域和漏极区域，所述主体在所述源极区域与所述漏极区域之间横向延伸；以及
栅极间隔体，在所述栅极电极与所述源极区域之间，
其中，所述主体包括从所述主体的中间区域延伸并且与所述主体的所述中间区域连续的多个尖端区域，并且
其中，所述多个尖端区域中的第一尖端区域和第二尖端区域(i)与所述源极区域直接接触，并且(ii)由所述栅极间隔体垂直分开。
21.根据权利要求20所述的半导体结构，其中，所述栅极间隔体是第一栅极间隔体，并且其中，所述半导体结构还包括：
在所述栅极电极与所述漏极区域之间的第二栅极间隔体，
其中，所述多个尖端区域中的第三尖端区域和第四尖端区域(i)与所述漏极区域直接接触，并且(ii)由所述第二栅极间隔体垂直分开。
22.根据权利要求20或21所述的半导体结构，其中：
所述栅极间隔体的一部分延伸到所述主体中，使得所述主体在至少三个侧面上围绕所述栅极间隔体。
23.根据权利要求20或21所述的半导体结构，其中：
所述栅极间隔体的一部分在所述主体内延伸，使得所述主体在所述栅极间隔体的第一表面、第二表面和第三表面上。
24.一种半导体结构，包括：
主体，包括半导体材料，所述主体包括第一尖端区域、第二尖端区域、以及所述第一尖端区域与所述第二尖端区域之间的中间区域；
栅极结构，至少部分地环绕所述主体，所述栅极结构包括(i)栅极电极和(ii)在所述主体与所述栅极电极之间的栅极电介质；以及
源极区域和漏极区域，所述主体在所述源极区域与所述漏极区域之间横向延伸，所述主体的所述第一尖端区域和所述第二尖端区域分别与所述源极区域和所述漏极区域直接接触，
其中，与所述源极区域接触的所述第一尖端区域的高度比所述中间区域的高度大至少5％。
25.根据权利要求24所述的半导体结构，其中，与所述漏极区域接触的所述第二尖端区域的高度比所述中间区域的所述高度大至少5％。
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