CN116259655A - 具有降低的电阻的环绕式接触部 - Google Patents

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P·马吉
A·默西
A·S·基拉姆帕利
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Abstract

集成电路包括半导体材料的主体。源极或漏极区包括与主体接触的半导体材料，其中，源极或漏极区域的半导体材料包括具有大于源极或漏极区域的其余区域的掺杂剂浓度的外部区域，外部区域限定源极或漏极区域的多个接触表面并延伸到源极或漏极区域中至少1nm的深度。包括金属的接触部在源极或漏极区域的多个接触表面上。根据示例，外部区域的掺杂剂浓度沿着接触部和外部区域之间的整个界面是连续的。

Description

具有降低的电阻的环绕式接触部
背景技术
半导体器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料的电子特性的电子组件。场效应晶体管(FET)是一种半导体器件，其包括三个端子：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的电导率，电荷载流子(例如电子或空穴)通过该沟道在源极和漏极之间流动。在电荷载流子是电子的情况下，FET被称为n沟道器件，而在电荷载流子是空穴的情况下，FET被称为p沟道器件。金属氧化物半导体FET(MOSFET)包括栅极和沟道之间的栅极电介质。MOSFET也可称为金属-绝缘体-半导体FET(MISFETS)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)器件的组合来实现逻辑门和其他数字电路。
FinFET是围绕通常称为鳍的半导体材料的薄条构建的MOSFET晶体管。FinFET器件的导电沟道位于鳍的与栅极电介质相邻的外部部分上。具体而言，电流沿着鳍的两个侧壁(垂直于衬底表面的侧面)/在鳍的两个侧壁(垂直于衬底表面的侧面)以及沿着鳍的顶部(平行于衬底表面的侧面)流动。因为这种配置的导电沟道包括鳍的三个不同平面区域(例如，顶部和两侧)，所以这种FinFET设计有时被称为三栅极晶体管。纳米线或纳米带晶体管(有时称为全环绕栅(GAA)晶体管)的配置与基于鳍的晶体管类似，但是代替带有鳍的(finned)沟道区域和与鳍的三个侧面接触的栅极，一根或多根纳米线在源极和漏极区域之间延伸。在纳米线晶体管中，栅极材料通常围绕或环绕每条纳米线(因此，全环绕栅)。
附图说明
图1示出了根据本公开的实施例的穿过基于鳍的晶体管结构的源极/漏极接触部截取的横截面并且示出了具有较高掺杂剂浓度的外部区域的源极/漏极材料。
图2示出了根据本公开的另一个实施例的穿过纳米带晶体管结构的源极/漏极接触部截取的横截面并且示出了具有较高掺杂剂浓度的外部区域的源极/漏极材料。
图3示出了根据本公开的实施例的穿过堆叠纳米带晶体管结构的源极/漏极接触部截取的横截面并且示出了各自具有较高掺杂剂浓度的外部区域的上部和下部源极/漏极材料。
图4示出了根据本公开的实施例的用于源极/漏极材料的掺杂剂密度与材料深度的关系的曲线图。
图5示出了根据本公开的实施例的在具有高掺杂的外部区域的源极/漏极材料上形成接触部的方法。
图6A-6F示出了根据本公开的一些实施例的在源极/漏极接触部处理的各个阶段的带有鳍的晶体管结构的视图。
图6G示出了根据本公开的实施例的图6F所示的实施例的替代实施例。
图7A-7F示出了根据一些实施例的在源极/漏极接触部处理的各个阶段的纳米带晶体管结构的视图。
图8示出了根据本公开的实施例的制造具有晶体管结构的集成电路的方法。
图9示出了可以实现根据本文公开的方法制造的晶体管结构的计算系统。
图仅出于说明的目的而描绘了本公开的各种实施例。从下面的详细讨论中，许多变化、配置和其他实施例将是显而易见的。尽管以下具体实施方式将参照说明性实施例进行，但是根据本公开，其许多替代、修改和变化将是显而易见的。如将进一步理解的，图不一定按比例绘制或旨在将本公开限制到所示的特定配置。例如，虽然一些图通常指示完美的直线、直角和平滑表面，但集成电路结构的实际实现方式可能具有不完美的直线、直角(例如，锥形侧壁和圆角)，并且考虑到所使用的处理设备和技术的现实世界限制，一些特征可能具有表面拓扑结构或另外地不平滑。
具体实施方式
本文公开了用于降低晶体管结构中的接触电阻的结构和方法，该接触电阻是诸如源极和/或漏极区域处的接触电阻。根据一个实施例，集成电路包括半导体材料的主体和在主体的端部部分上的半导体材料的源极或漏极(源极/漏极)。例如，主体是在源极和漏极区域之间延伸的鳍或多个纳米带(或纳米片或纳米线，视情况而定)。源极和漏极处的半导体材料可能呈现出难以用离子束注入或类似技术掺杂的侧向或朝下表面。例如，无论是在鳍的部分之上或纳米带之上外延生长，还是在替代源极/漏极方法中再生长，外延材料都可以具有刻面形状(例如，具有一个或多个朝下的表面的菱形或五边形横截面形状)。根据本公开的实施例，将掺杂剂原子的单层施加到源极/漏极材料，然后进行退火，有效地将掺杂剂分子驱入源极/漏极材料的表面。结果是包括具有掺杂剂浓度的外部区域的源极/漏极材料。例如，在一些实施例中，给定器件的源极区域和漏极区域各自具有外部区域，该外部区域至至少10nm的深度的具有至少1E19个原子/cm3的掺杂剂浓度，外部区域沿着例如源极/漏极的至少一个侧向或朝下的表面延伸。由于源极/漏极的表面处的高掺杂浓度，在源极/漏极上形成的电接触部可以受益于降低的接触电阻。特别地，环绕式接触部(WAC)不仅可用于与源极/漏极极的顶部或朝上的表面处的高掺杂区域接触，而且还可用于与侧向和朝下的表面接触，视情况而定。
还公开了一种形成源极/漏极接触部的方法。在一个实施例中，该方法包括将掺杂剂分子的一个或多个单层施加到源极/漏极材料的表面。在一些情况下，可以用氧化物或氮化物覆盖一个或多个单层。对单层进行退火以将掺杂剂分子驱入源极/漏极材料的表面。在去除覆盖材料(如果存在的话)之后，可以在源极/漏极材料上形成源极/漏极接触部。在一些实施例中，接触部是环绕式接触部，其邻接源极/漏极材料的一个或多个侧向或朝下的表面。对于全环绕栅配置，接触部可以完全环绕源极/漏极。
总体概述
场效应晶体管(FET)已按比例缩小到越来越小的尺寸以实现更快的电路操作。这种缩放导致了纳米线和纳米带晶体管或全环绕栅(GAA)晶体管和叉片晶体管的发展。例如，GAA沟道区域可以具有在源极和漏极区域之间延伸的一个或多个纳米线，诸如在源极和漏极区域之间水平延伸的纳米线的垂直堆叠体。与源极和漏极区域的电接触部涉及金属-半导体结。该结呈现出肖特基势垒，这是势能势垒，必须克服该势垒才能使电流在金属和半导体之间流动。一些降低肖特基势垒的可能方法包括在金属-半导体结中施加电阻降低材料层，或者对源极或漏极区域的半导体材料的表面掺杂粘附层。
例如，离子束注入将掺杂剂以线性路径向下注入到材料的暴露的朝上的表面中。然而，这种工艺不会将掺杂剂注入到朝下或侧向的表面、受阻表面或其他需要离子采取非线性路径的表面。因此，沿着源极和漏极的表面的有源掺杂浓度是受限的(例如，非共形的和不均匀的)。因此，希望使用改进的掺杂方法，该方法使得能够在源极/漏极材料的所有暴露表面(包括朝上、朝下、侧向和凹陷表面)上实现高掺杂剂浓度。
因此，本文提供了用于掺杂半导体材料，特别是晶体管结构的源极和漏极区域，的方法。尽管这些技术可以用于任何数量的配置，但它们对于掺杂源极/漏极材料特别有用，环绕式接触部将沉积在该源极/漏极材料上，诸如适用于例如纳米线、纳米带和基于鳍的晶体管结构。根据一些实施例，可以将单层(或几个单层)施加到源极/漏极材料的所有暴露的表面，然后退火以将掺杂剂分子驱入半导体材料中，从而在材料的表面处产生高掺杂层。这种方法不同于现有的掺杂方法，因为它在暴露的顶部、底部、侧向表面和其他表面上是有效的，其中一些表面使用例如离子束注入技术将是无法接近的。该技术可用于在半导体材料的相对共形的外表面层(例如，～5-20nm的深度)中实现掺杂剂分子的相对高浓度。例如，掺杂剂浓度可以在表面处最高，并随着进入半导体材料的深度而逐渐降低。在一些实施例中，掺杂材料在表面处或附近具有至少1E19/cm3或更高的峰值掺杂剂浓度，包括1E20/cm3、1E21/cm3、或更大的浓度。该技术可以与其他方法结合以降低接触电阻，包括使用功函数金属和/或在沉积接触金属之前施加到源极或漏极材料的表面的其他材料。
本文中使用的“IV族半导体材料”(或“IV族材料”或一般地，“IV”)包括至少一种IV族元素(例如，硅、锗、碳、锡)，诸如硅(Si)、锗(Ge)、硅锗(SiGe)等。本文使用的“III-V族半导体材料”(或“III-V族材料”或一般地，“III-V”)包括至少一种III族元素(例如，铝、镓、铟)和至少一种V族元素(如氮、磷、砷、锑、铋)，诸如砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟铝(InAlAs)、磷化镓(GaP)、锑化镓(GaSb)、磷化铟(InP)、氮化镓(GaN)等。需要注意，例如，III族也可以称为硼族或IUPAC13族，IV族也可以称为碳族或IUPAC 14族，并且V族也可以称为氮族或IUPAC 15族。
如本文所用，“组成上不同”或“组成上相区别”的材料是指具有不同化学组成的两种材料。例如，这种组成差异可能是例如由于在一种材料中而不在另一种材料中的元素(例如，SiGe在组成上不同于硅)，或者由于一种材料与第二种材料具有所有相同的元素，但那些元素中的至少一种被有意地在一种材料中相对于另一种材料以不同的浓度提供(例如，具有70的原子百分比的锗的SiGe与具有25的原子百分比的锗的SiGe在组成上不同)。除了这样的化学组成多样性之外，材料还可以具有相区别的掺杂剂(例如，镓和镁)或相同的掺杂剂但浓度不同。在又一些实施例中，组成上相区别的材料还可以指具有不同结晶取向的两种材料。例如，(110)硅在组成上与(100)硅相区别或不同。如果两种材料在元素上不同或相区别，则其中一种材料具有另一种材料中不存在的元素。
需要注意，本文使用“源极/漏极区域(单个)”或“源极/漏极区域(多个)”旨在分别指代源极区域或漏极区域或源极区域和漏极区域两者。为此，本文使用的正斜杠(“/”)并非旨在暗示关于源极和漏极区域的任何特定结构限制或布置，或本文结合正斜杠列出的任何其他材料或特征.
还需注意，如本文所用的“环绕式接触部”的使用是指与特定特征的多个表面(例如，一个或多个侧向表面和/或一个或多个朝下的表面和/或一个或多个朝上的表面)接触或在该多个表面上的电接触部，特定特征是诸如晶体管结构的源极或漏极区域。为此，方向性术语“向上”、“上”、“向下”、“下”等用于参考从假想水平面向上延伸的这种特征。类似地，“侧向”指示具有大体垂直取向的面。
在一些实施例中，组成上不同的沟道材料或几何结构的多个沟道层可以形成在衬底的不同区域上，诸如例如用于CMOS应用。例如，可以在给定管芯的第一区域上形成第一沟道材料层以用于一个或多个p沟道晶体管器件(例如，一个或多个PMOS器件)，并且可以在管芯的第二区域上形成第二沟道材料层以用于一个或多个n沟道晶体管器件(例如，一个或多个NMOS器件)。
在一些实施例中，本文描述的技术可以用于使n沟道器件(例如，NMOS)和/或p沟道器件(例如，PMOS)受益。此外，在一些实施例中，本文描述的技术可以用于使大量晶体管器件受益，诸如平面和非平面配置，其中示例非平面配置包括带有鳍的配置或FinFET配置(例如，双栅或三栅)、全环绕栅(GAA)配置(例如，纳米线或纳米带)、叉片晶体管配置，或它们的一些组合(例如，珠状鳍配置)，仅提供一些示例。此外，在一些实施例中，这些技术可以用于各种源极/漏极(S/D)配置，诸如替代材料S/D、包覆S/D和/或任何其他合适的S/D配置，如根据本公开内容将是显而易见的。本文描述的技术可用于使逻辑器件和存储晶体管器件或用于其他合适应用(例如，放大、开关等)的基于晶体管的器件受益。此外，在一些实施例中，本文所述的技术可用于形成互补晶体管电路(诸如CMOS电路)，其中所述技术可用于使构成CMOS电路的所包含的n沟道和p沟道晶体管中的一个或多个受益。
一般而言，该技术允许晶体管以不同的沟道材料进一步按比例缩放，同时确保更高的操作电压、更高的驱动电流，并且从而改善的性能。此外，任何这样的器件可以采用例如为三维晶体以及二维晶体或纳米管的半导体材料。在一些实施例中，该技术可用于使不同规模的器件受益，诸如具有微米(μm)范围内和/或纳米(nm)范围内的临界尺寸(例如，在22、14、10、7、5或3nm或更高的工艺节点形成的)的IC器件。
本文提供的技术和结构的使用可以使用诸如电子显微镜(包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)、纳米束电子衍射(NBD或NBED)、和反射电子显微镜(REM))、组合映射(composition mapping)、X射线晶体学或衍射(XRD)、能量色散X射线光谱(EDX)、二次离子质谱(SIMS)、飞行时间SIMS(ToF-SIMS)、原子探针成像或断层扫描、局部电极原子探针(LEAP)技术、3D断层扫描、或高分辨率物理或化学分析的工具来检测，仅举几个合适的示例分析工具。特别是，在一些示例实施例中，这样的工具可以指示在表面处包括高掺杂和共形区域的源极/漏极材料，其中掺杂剂浓度随着进入材料的深度而降低。在一些实施例中，本文描述的技术可以基于源自它们的使用、具有降低的接触电阻的源极/漏极接触部、相对较高的操作电压、相对较高的驱动电流和/或其他改进的器件性能的益处来检测。根据本公开，许多配置和变化将是显而易见的。
示例结构
图1示出了根据本公开的实施例的晶体管结构100的源极/漏极105的横截面视图。在该示例中，晶体管结构100包括从基底104向上延伸的半导体材料的鳍102，基底104可以是与鳍102相同或不同的材料。源极/漏极105包括在鳍102的上部部分上的源极/漏极材料114，鳍102的上部部分也称为晶种或芯112。源极/漏极材料114邻接或接触鳍102的顶部和侧面。在其他实施例中，诸如当源极/漏极105是替代源极/漏极105时，源极/漏极材料114可以不包括芯112(例如，纳米带或鳍102的部分)，而是可以邻接或以其他方式接触例如鳍102的限定晶体管的沟道区域的部分的端面。
金属或其他合适的导电材料的接触部110在源极/漏极105上并环绕源极/漏极105。更详细地，该示例中所示的接触部110是与源极/漏极105的朝上的表面107和朝下的表面108(或其部分)均接触的环绕式接触部110，源极/漏极105的在该示例中其通常具有五边形横截面形状。如将理解的，源极/漏极105可以具有取决于晶种材料或芯112的几何结构、晶体取向、化学组成、外延参数和其他因素的其他横截面形状。在更一般的意义上，源极/漏极105可以是有刻面的或没有刻面的，并且可以具有包括多个接触表面的任何形状(例如，诸如在横截面中具有矩形、正方形、三角形、梯形、菱形、或曲线形状的特征的多个表面)。
源极/漏极材料114包括高掺杂剂浓度Nd的外部区域106，外部区域106从外表面105a延伸到源极/漏极材料114中的深度D。在一些实施例中，外层106在至至少10nm(包括至少15nm和至少20nm)的深度D具有至少1E19个原子/cm3的掺杂剂浓度Nd。在一些实施例中，掺杂剂浓度Nd为至少1E20个原子/cm3、至少1E21个原子/cm3或更大，并且在至至少10nm、15nm、20nm或更大的深度D中表现出掺杂剂浓度Nd。在一些实施例中，源极/漏极105具有在源极/漏极105的外表面105a处或在外表面105a的5nm内或10nm内出现的峰值掺杂剂浓度Nd,peak，其中峰值掺杂剂浓度Nd,peak至少为1E19个原子/cm3。在这个意义上，根据一些实施例，假定深度和浓度Nd沿着源极/漏极105的所有接触表面相对一致，则外部区域106可以被认为与源极/漏极105的所有接触表面共形。在其他此类实施例中，峰值掺杂剂浓度Nd,peak为至少1E20个原子/cm3，至少1E21个原子/cm3，或至少1E22个原子/cm3。浓度Nd的深度可以从一个实施例到下一个实施例变化，但在一些情况下在约5埃(0.5nm)至约10nm(例如，一个至几个单层，或更多)的范围内。根据一些示例，该共形外部区域可以进一步被认为有相对高的掺杂剂浓度，而源极/漏极105的剩余内部部分可以被掺杂为一些较低的浓度。
图2示出了根据本公开的实施例的示出了在垂直堆叠的纳米带晶体管的源极/漏极105上的接触部110的晶体管结构100的横截面视图。在该示例中，晶体管结构100包括四个纳米带128，该四个纳米带128在垂直堆叠体中一个布置在另一个之上。其他实施例可以包括更少的纳米带128(例如，一个或两个或三个)或更多的纳米带128(例如，五个或六个)。源极/漏极105包括围绕第一半导体材料的芯112(例如，纳米带、纳米线、纳米片等)的第二半导体材料的源极/漏极材料114。例如，源极/漏极材料114外延生长在作为第一半导体材料的芯112的纳米带128上，以提供包括第一和第二半导体材料两者的源极/漏极105。第一半导体材料可以但不必须在组成上与第二半导体材料相区别。在一些这样的实施例中，例如，第一半导体材料是单晶硅(例如，未掺杂或最少掺杂有Nd～1E12个原子/cm3)并且第二半导体材料是掺杂硅(例如，Nd～1E16个原子/cm3)、硅锗(SiGe)、碳化硅或其他材料。如将理解的，可以使用许多其他材料组合。
如图2的示例所示，每个芯112是通常具有矩形横截面形状的纳米带128，并且围绕它的源极/漏极材料114通常具有菱形横截面形状。如前所述，考虑到诸如现实世界的工艺限制、和/或不同的晶体生长模式(刻面)、和/或抑制刻面的约束(诸如约束到垂直方向的至少部分外延生长，从而产生具有垂直侧壁的生长特征的侧壁间隔体(例如，氮化物栅极间隔体，其沉积在栅极结构的侧面上以及源极/漏极区域中的鳍结构的侧面上并因此约束源极和漏极区域中到垂直方向的外延生长)、和/或去除刻面的处理(诸如对给定特征的上部刻面部分的平坦化工艺(例如，化学机械平坦化，或CMP，其去除在栅极隔离体上方延伸的源极/漏极区域的刻面))，也可以形成其他形状。类似于上面参考图1所讨论的，源极/漏极材料114包括相对于源极/漏极105的内部部分高掺杂的(例如，Nd至少1E19个原子/cm3)外部区域106。这里，围绕间隔开的纳米带芯112的源极/漏极材料114在垂直相邻的芯112之间是连续的。隔离材料层115位于鳍残根(stub)102a与底部源极/漏极105之间并将鳍残根102a与底部源极/漏极105隔离，以改善子鳍隔离。
接触部110是接触源极/漏极105的多个表面的环绕式接触部，在该示例情况下，其包括朝上的表面107和朝下的表面108。如前所述，给定诸如外延生长模式和处理的因素，多个表面可以从一个实施例到下一个实施例变化。例如，在另一个实施例中，多个表面可以包括相对水平的顶表面和相对垂直的侧表面(例如，诸如矩形或正方形形状，或略微锥形的形状)。
图3示出了根据本公开的实施例的穿过堆叠晶体管结构100的上部和下部源极/漏极区域105的横截面视图。如在该示例情况下可以看出，上部晶体管器件116包括四个芯112，下部晶体管器件118也是如此。在该示例中，芯112是与鳍残根102a对准的纳米带，因为其是使用分层材料方法由鳍的部分制造的。上部晶体管器件116通过隔离材料层115与下部晶体管器件118隔离并隔开，但这不是必需的。例如，在一些情况下，上部和下部源极/漏极区域105彼此连接以便提供单个单片源极/漏极105。隔离材料层115还将下部晶体管器件118与下面的鳍残根102a分开，以改善子鳍隔离。接触部110a和110b由诸如氧化物、氮化物或其他合适材料的隔离材料117横向隔离。
每个源极/漏极105包括由第二半导体材料的源极/漏极材料114围绕的第一半导体材料的纳米带芯112，第二半导体材料包括高掺杂剂浓度的外层106。在该示例中，环绕式接触部110a在上部晶体管器件116的源极/漏极105的多个表面上，并且环绕式接触部110b在下部晶体管器件118的源极/漏极105的多个表面上。如以上参考图2所述，每个接触部110a、110b接触源极/漏极105的朝上的表面107和朝下的表面108。在其他实施例中，单个单片接触部110可以为上部和下部晶体管器件116、118的源极/漏极105共用，在这种情况下，在上部和下部源极/漏极区域105之间可能没有居间隔离材料层115。
在一个实施例中，上部晶体管器件116的源极/漏极区域105是一种极性(例如，n型)的并且下部晶体管器件118的源极/漏极区域105是相反极性(例如，p型)的。在一些这样的实施例中，晶体管结构100是互补金属氧化物半导体(CMOS)电路的部分。根据本公开，许多变化和实施例将是显而易见的。
现在参考图4，根据本公开的实施例，针对源极/漏极材料114的深度D(nm)绘制了掺杂剂浓度Nd(个原子/cm3)。如图4所示的掺杂剂浓度分布是根据本公开的实施例的单层掺杂方法的结果。在该特定示例中，掺杂剂浓度Nd在至约7nm的深度至少为1E19个原子/cm3并且具有从0到1nm的深度D出现的约3E20个原子/cm3的峰值掺杂剂浓度Nd,peak。需要注意，峰值掺杂剂浓度Nd,peak在此示例中，对于0到1nm的深度，表现出平稳或一致的值。掺杂剂浓度Nd在约10nm的深度处相对较快地下降到2E18个原子/cm3，然后在约20nm的深度D处以更平缓的速率继续下降到1E18个原子/cm3，并且然后在超过20nm的深度处仍逐渐减小。
图5示出了根据本公开的实施例的形成源极/漏极接触部的方法500中的工艺。可以执行方法500以提供包括高掺杂的外部区域的源极/漏极材料，在该外部区域上可以形成接触部。方法500可以用具有一个或多个纳米线、纳米带或类似半导体结构的全环绕栅晶体管结构、基于鳍的晶体管、平面晶体管结构和堆叠晶体管结构来实施。图6A-6G示出了根据本公开的一些实施例的在各个制造阶段的带有鳍的晶体管结构的示例。图7A-7F示出了根据本公开的一些实施例的在各个制造阶段的纳米带晶体管结构的示例。将与方法500的工艺协同地讨论图6A-6G和7A-7F。
方法500可以针对单个源极/漏极接触部执行，或者可以同时针对多个(例如，几个、几十个、几百个、几千个......)源极/漏极接触部执行。在一些实施例中，多个纳米线或纳米带可以布置成垂直堆叠体。在一个这样的实施例中，诸如对于CMOS电路，垂直堆叠体的一些晶体管被配置为NMOS晶体管，而其他晶体管被配置为PMOS晶体管。根据本公开，许多变化和实施例将是显而易见的。
方法500开始于提供505晶体管结构，该晶体管结构包括位于源极和漏极区域之间的半导体材料的主体。根据一些实施例，半导体材料的主体可以是鳍、纳米线、纳米带、纳米片或其他形式的材料，这些材料被配置和布置成在使用晶体管时用作源极和漏极区域之间的沟道。源极区域和漏极区域包括半导体材料的主体，该半导体材料的主体可以是或可以包括与半导体材料的主体(沟道区域)连续的材料。在一些实施例中，全部或部分源极/漏极材料在组成上与半导体材料的主体(沟道区域)相区别。例如，源极/漏极包括芯、晶种、鳍的部分或半导体材料的其他内部区域，第二半导体材料沉积或生长在该其他内部区域上以提供源极/漏极区域。这种源极/漏极结构的示例在上面参考图1-3进行了讨论。
源极/漏极材料可以包括一种或多种合适的半导体材料，诸如硅、硅锗、碳化硅、镓、砷化镓、砷化铟镓、磷酸铟或氮化铝，仅举几个示例。源极/漏极材料可以掺杂有用于n型或p型极性的一种或多种掺杂剂。源极/漏极材料的掺杂剂浓度Nd可以从一个示例到下一个示例变化，但在一些情况下在从1E16个原子/cm3到1E19个原子/cm3的范围内，然而可以使用更高或更低的掺杂剂浓度。下面更详细地讨论材料和掺杂剂。
图6A示出了根据本公开的实施例的纳米线晶体管结构100的透视图。在该示例中，晶体管结构100包括两个纳米线晶体管，每个纳米线晶体管具有在半导体材料的鳍102的上部部分上的源极/漏极材料114，半导体材料的鳍102从相同材料的基底104向上延伸。层间电介质120材料在基底104的顶部上并且还围绕源极/漏极区域105。栅极结构124在每个晶体管的沟道区域中的纳米带128上。
图7A示出了根据本公开的实施例的纳米带晶体管结构100的透视图。在该示例中，晶体管结构100包括两个纳米带晶体管，每个纳米带晶体管具有在纳米带芯112上的源极/漏极材料114。源极/漏极材料114和纳米带芯112位于鳍残根102a之上。隔离材料层115将源极/漏极材料114与鳍残根102a隔开。层间电介质120材料在基底104的顶部上并且还围绕源极/漏极区域105。栅极结构124在每个晶体管的沟道区域上。
方法500继续限定520一个或多个接触开口以暴露一个或多个源极/漏极区域。可以执行提供晶体管结构的工艺505，使得源极/漏极材料被诸如氧化物的层间电介质覆盖。在这样的实施例中，限定520接触开口(单个或多个)包括在层间电介质中限定暴露待处理的源极/漏极材料的过孔、沟道或其他开口。可以使用光刻和湿法或干法蚀刻技术的任何组合来执行工艺520。在一个实施例中，可以使用各向异性蚀刻工艺来将接触开口限定为垂直沟槽或开口。在一些实施例中，可以进一步采用各向同性湿法蚀刻来去除各向异性蚀刻不能很好地达到的残余电介质材料，诸如源极/漏极材料的朝下的表面下方的电介质材料。
图6B和7B分别是根据本公开的实施例的图6A和7A的晶体管结构100的部分的横截面视图，其中截面是穿过源极/漏极区域截取的并且沿着线BB观察的。在此示例中，仅示出了一个源极/漏极区域。在图6B中，鳍102从基底104向上延伸穿过层间电介质120材料层。源极/漏极材料114在鳍102的上部部分的三个侧面上，并且通常具有包括朝上的表面107和朝下的表面108的五边形横截面形状。已经在层间电介质120中限定了接触沟槽132以暴露源极/漏极材料114。在其他实施例中，使鳍102凹陷以与层间电介质120材料的顶部齐平或在该顶部下方，然后外延沉积源极/漏极材料114。
在图7B中，纳米带在鳍残根102a之上，鳍残根102a从基底104向上延伸穿过层间电介质120材料层。源极/漏极材料114围绕纳米带128并且具有包括朝上的表面107和朝下的表面108的刻面形状。接触沟槽132已经被限定在层间电介质120中以暴露源极/漏极材料114。
方法500继续向暴露的源极/漏极材料施加525掺杂剂的一个或多个单层。在一个实施例中，可以使用湿法处理技术来施加掺杂剂，诸如在溶液上喷涂、在溶液上旋转，或将暴露的源极/漏极放置于包含掺杂剂分子的浸浴中。在一些湿法处理技术中，掺杂剂分子可以结合到有机分子，可以溶解在溶剂中，或悬浮在载液中。在其他实施例中，可以使用诸如原子层沉积(ALD)或化学气相沉积(CVD)的化学沉积技术来施加掺杂剂。干法或气相处理技术可以使用气体形式的掺杂剂分子(例如，用于硼掺杂剂的乙硼烷气体、用于磷掺杂剂的磷化氢气体)来沉积单层。在一些实施例中，单个单层沉积在源极/漏极材料的暴露的表面上，包括任何暴露的侧向、朝下表面或被源极/漏极的其他结构或部分阻挡而不能直接访问的表面。在其他实施例中，可以沉积多个单层，诸如两个、三个、四个或五个单层，无论是在单个工艺中还是在连续工艺中沉积的。施加525掺杂剂材料的单层可以导致沿着接触开口的侧壁和底部的掺杂剂材料的单层。根据一些实施例，取决于掺杂剂分子的尺寸，掺杂剂单层具有0.5-10nm的厚度。合适的n型掺杂剂的示例包括磷、砷、锑、铋和锂。合适的p型掺杂剂的示例包括硼、铝、镓和铟。其他掺杂剂包括锗、氙、氮、金和铂。
图6C示出了根据实施例在源极/漏极材料114的表面上沉积掺杂剂材料的单层134之后的图6B的晶体管结构100。尽管在图6C中未示出，但是单层也可以沿着接触开口的基本上垂直的壁和底面延伸(诸如，例如图6D中关于覆盖层138所示，如将依次讨论的那样)。还需要注意，尽管在该示例情况中示出了一个单层134，但其他实施例可以包括多个单层134，如前所述。
图7C示出了根据实施例的在源极/漏极材料114的表面上沉积掺杂剂材料的单层134之后的图7B的晶体管结构100。尽管在图7C中未示出，但是单层还可以沿着接触开口的基本上垂直的壁和底面延伸(诸如，例如图7D中关于覆盖层138所示，如将依次讨论的那样)。还需要注意，尽管在该示例情况中示出了一个单层134，但其他实施例可以包括多个单层134，如前所述。
方法500继续覆盖530掺杂剂单层(单个或多个)。覆盖530可以通过在掺杂剂单层(单个或多个)之上沉积化学氧化物来执行，诸如通过在400-500℃的温度下使用CVD或ALD工艺。在其他实施例中，湿法处理可用于在掺杂剂单层(单个或多个)上沉积氧化物或氮化物覆盖层。
图6D示出了根据实施例的在单层134之上沉积二氧化硅覆盖层138之后，图6C的结构。需要注意，在该示例情况下，覆盖层138还沿着层间电介质120的沿着接触开口132的侧壁和底部暴露的部分延伸。
图7D示出了根据实施例的在单层134之上沉积二氧化硅覆盖层138之后，图7C的结构。需要注意，在该示例情况下，覆盖层138还沿着层间电介质120的沿着接触开口132的侧壁以及在沿着接触开口132的底部的隔离材料115上暴露的部分延伸。
方法500继续对源极/漏极进行退火535以将掺杂剂驱入源极/漏极材料的表面中。不受任何特定理论的束缚，据信退火535会破坏掺杂剂分子和有机分子之间的结合，从而释放有机分子。退火还导致掺杂剂分子迁移到源极/漏极材料的表面。退火535可以例如在400-700℃的温度下进行几秒钟到约10分钟。
方法500继续去除540覆盖材料，如果它仍然存在的话。在一些实施例中，退火535去除部分或全部覆盖材料。在其他实施例中，一些或全部覆盖材料可以保留在源极/漏极材料114和/或限定接触开口132的层间电介质120上。覆盖材料可以使用例如湿法化学蚀刻(诸如酸蚀刻以去除二氧化硅)去除540。如果认为有必要，可以进行额外的清洁以去除残留的有机物、氧化物、氮化物和其他物质。
图6E示出了根据实施例的在退火535和去除540覆盖材料之后，图6D的晶体管结构100。需要注意，源极/漏极材料114具有相对高掺杂浓度的外部区域106。外部区域106以相对共形的方式沿着朝上的表面107和朝下的表面108两者延伸。在一些实施例中，限定接触开口132的层间电介质120和/或源极/漏极材料114的外部区域106可以包含由于在单层掺杂工艺和退火期间使用的有机分子而导致的可检测痕量碳。
图7E示出了根据实施例的在退火535和去除540覆盖材料之后，图7D的晶体管结构100。需要注意，源极/漏极材料114具有相对高掺杂浓度的外部区域106。外部区域106以相对共形的方式沿着朝上的表面107和朝下的表面108两者延伸。在一些实施例中，限定接触开口132的层间电介质120和/或源极/漏极材料114的外部区域106可以包含由于在单层掺杂工艺和退火期间使用的有机分子而导致的可检测痕量碳。
方法500继续形成545源极/漏极接触部(单个或多个)。在一个实施例中，工艺545包括用诸如金属或合金的导电材料填充接触开口，以在源极/漏极材料上限定电接触部。在这样做时，接触金属与由接触开口暴露的源极/漏极材料的表面(包括朝上的表面、朝下的表面、水平表面和垂直表面)接触。因此，根据一些实施例，源极/漏极接触部是环绕式接触部(WAC)。在一些实施例中，源极/漏极接触部(单个或多个)可以包括铝、钨、银、钛、铜、镍、铂、镍-铂、镍-铝、钌、钼或它们的合金，然而也可以使用任何合适的导电接触金属或合金。形成545源极/漏极接触部可以例如通过使用一种或多种合适的金属或合金的化学气相沉积技术来执行。
在一些实施例中，如果期望的话，附加层可以存在于源极和漏极接触区域中，诸如粘附层(例如，氮化钛)和/或衬垫或阻挡层(例如，氮化钽)。在一些实施例中，电阻降低层可以存在于给定的源极/漏极材料和其对应的源极/漏极接触部之间，诸如相对高掺杂的(例如，具有大于每立方厘米1E18、1E19、1E20、1E21或1E22个原子的掺杂剂浓度)居间半导体材料层，该居间半导体材料层例如添加到源极/漏极材料的表面上。在一些这样的实施例中，例如，基于对应的源极或漏极区域的包括的材料和/或掺杂剂浓度，电阻降低层可以包括半导体材料和/或杂质掺杂剂。在一些实施例中，形成545源极/漏极接触部包括例如硅化、锗化、III-V-化和/或退火。
图6F示出了根据实施例的在形成545源极/漏极接触部142之后，图6E的晶体管结构100。在该示例中，源极/漏极接触部142包括接触源极/漏极材料114的朝上的表面107和朝下的表面108的金属填充物，并且因此是环绕式接触部。作为前述工艺的结果，源极/漏极材料114包括高掺杂剂浓度(例如，1E19个原子/cm3和更大)的外部区域106。因此，源极/漏极接触部42和源极/漏极材料114之间的半导体/金属界面是相对高质量的界面(例如，具有相对低的接触电阻)。
图6G示出了根据另一实施例的在完成工艺525-540之后，穿过晶体管结构100的源极/漏极区截取的横截面视图。在该示例中，鳍102在源极/漏极处理期间在源极/漏极区中凹陷，在层间电介质120中留下鳍残根102a(或根据情况根本没有鳍)。然后外延沉积替代源极/漏极材料114。需要注意，在该示例中，替代源极/漏极材料114在鳍残根102a上。
图7F示出了根据实施例的在形成545源极/漏极接触部142之后，图7E的晶体管结构100。在该示例中，源极/漏极接触部142包括接触源极/漏极材料114的朝上的表面107和朝下的表面108的金属填充物，并且因此是环绕式接触部。作为前述工艺的结果，源极/漏极材料114包括高掺杂剂浓度(例如，1E19个原子/cm3和更大)的外层或外部区域106。因此，源极/漏极接触部42和源极/漏极材料114之间的半导体/金属界面是相对高质量的界面(例如，具有相对低的接触电阻)。
图8示出了根据本公开的实施例的制造晶体管器件的方法800的流程图。在一些实施例中，方法800中的一个或多个工艺可以使用方法500来执行，诸如源极/漏极接触部处理835。类似地，方法800中的一些或所有工艺可以用于方法500中。例如，提供505a晶体管结构可以用工艺805-830来执行。在制造纳米线或纳米带晶体管结构的背景下讨论方法800。适用于方法800的晶体管结构不限于纳米线/纳米带晶体管，并且可选地可以是基于鳍的晶体管结构或平面晶体管结构，仅举几个示例，并且方法800可以被修改为适合于实现期望的晶体管结构，如将理解的。
在一个实施例中，方法800开始于提供805半导体基底。基底可以包括任何合适的材料，诸如单晶半导体材料，其包括硅(Si)、锗(Ge)、碳(C)、锡(Sn)、磷(P)、硼(B)、砷(As)、锑(Sb)、铟(In)和镓(Ga)中的至少一种，仅举几个示例。在一些实施例中，基底是体硅，诸如单晶硅。在其他实施例中，基底可以是任何合适的半导体材料，包括硅、碳化硅(SiC)、氮化镓(GaN)和砷化镓(GaAs)，仅举几个示例。在一些实施例中，基底可以选自III-V材料和IV族材料。此外，基底可以包括沉积或生长在衬底上的半导体层，诸如在蓝宝石衬底上外延生长的碳化硅层。在其他实施例中，基底可以是体半导体材料，诸如从晶锭或其他体半导体材料切下的晶片。
在一些实施例中，基底可以包括绝缘体上Si(SOI)结构，其中绝缘体/电介质材料(例如，氧化物材料，诸如二氧化硅)被夹在两个Si层之间(例如，在掩埋氧化物(BOX)结构中)，或其中顶层包括Si的任何其他合适的起始衬底。在一些实施例中，例如，可以用任何合适的n型和/或p型掺杂剂将基底掺杂至每立方厘米1E16至1E22个原子的范围内的掺杂剂浓度。例如，硅基底可以使用合适的受主(例如硼)进行p型掺杂的或使用合适的施主(例如磷、砷)进行n型掺杂的，掺杂浓度为每立方厘米至少1E16个原子。然而，在一些实施例中，例如，基底可以是未掺杂的/本征的或相对最小掺杂的(诸如包括小于每立方厘米1E16个原子的掺杂剂浓度)。在一些实施例中，基底是基本上由Si组成的硅衬底。在其他实施例中，基底可以主要包括Si，但也可以包括其他材料(例如，给定浓度的掺杂剂)。此外，需要注意，基底材料可包括相对高质量或器件质量的单晶硅或提供合适模板或晶种表面的其他材料，其他单晶半导体材料特征和层可以从该表面形成。因此，除非另有明确说明，否则本文所述的基底不旨在限于仅包括Si的基底。
在一些实施例中，基底可以具有由米勒指数(100)、(110)或(111)或其等价物描述的晶体取向，如根据本公开将显而易见的。尽管该示例性实施例中的基底为了便于说明而示出为具有与图中其他层的厚度类似的厚度(Y轴方向上的尺寸)，但是基底可以比其他层相对厚得多，诸如具有在例如1到950微米的范围内(或在20到800微米子范围内)的厚度，或根据本公开将显而易见的任何其他合适的厚度或厚度范围。在一些实施例中，基底可以包括多层结构，该多层结构包括两个或更多个相区别的层，这些层在组成上可以不同或可以没有不同。在一些实施例中，基底可以包括遍及材料的至少部分的一种或多种材料浓度的分级(例如，增大和/或减小)。在一些实施例中，基底可用于一个或多个其他IC器件，诸如各种二极管(例如，发光二极管(LED)或激光二极管)、各种晶体管(例如，MOSFET或TFET)、各种电容器(例如、MOSCAP)、各种微机电系统(MEMS)、各种纳米机电系统(NEMS)、各种射频(RF)器件、各种传感器或任何其他合适的半导体或IC器件，取决于最终用途或目标应用。因此，在一些实施例中，本文描述的结构可以包括在片上系统(SoC)应用中，如根据本公开将显而易见的。
方法800继续在基底上形成810牺牲材料和沟道材料的交替层。在一个实施例中，牺牲层直接形成在基底上，然后是沟道材料，并且然后是牺牲材料和沟道材料的附加层对，并且最后是牺牲材料的顶层。例如，基底上的第一(底部)层是牺牲材料，并且最后(顶部)层也是牺牲材料，从而在牺牲材料的层之间提供沟道材料的层。在一个示例实施例中，基底为体硅(Si)，牺牲材料为硅锗(SiGe)，并且沟道材料是用合适的掺杂剂和浓度掺杂的硅。在另一示例中，基底为石墨烯，牺牲材料为镓，并且沟道材料为砷化镓(GaAs)。如将理解的，也可以使用其他材料组合。
每层牺牲材料或沟道材料可以使用任何合适的处理形成，处理是诸如一个或多个沉积或外延生长工艺，如根据本公开将显而易见的。在一个实施例中，牺牲材料和沟道材料的交替层可以使用逐层外延生长来形成，其中牺牲材料可以随后被去除以释放沟道材料的纳米线。例如，在示例实施例中，给定的沟道层可以包括IV族和III-V族半导体材料的交替层，其中IV族或III-V族材料是牺牲的，以使得能够形成一个或多个纳米线。在一些实施例中，沟道材料的给定层例如可以包括在5nm至50nm的范围内(或在5-45、5-40、5-35、5-30、5-25、5-20、5-15、5-10、10-40、10-30、10-20、15-40、15-30、15-20、20-40、20 -30和30-40nm的子范围内)的垂直沟道高度(Y轴方向上的尺寸)和/或至多为50、40、30、25、20、15或10nm的最大垂直厚度。根据本公开，其他合适的材料和沟道高度要求或阈值将是显而易见的。
在一些实施例中，可以在基底的不同区域上形成多种不同的沟道材料，诸如例如用于CMOS应用。例如，第一沟道材料可以形成在基底的第一区域上以用于一个或多个p沟道晶体管器件(例如，一个或多个PMOS器件)，并且第二沟道材料可以形成在基底的第二区域上以用于一个或多个n沟道晶体管器件(例如，一个或多个NMOS器件)。通过选择具有期望特性的子鳍材料，可以生长多种不同的沟道材料。例如，在一些这样的实施例中，第一沟道材料可以包括n型III-V族或IV族材料并且第二沟道材料可以包括p型III-V族或IV族材料。
在采用多种不同沟道材料的一些实施例中，第一沟道材料可以包括IV族半导体材料(例如，Si、SiGe、Ge等)，并且第二沟道材料可以包括III-V族半导体材料(例如，GaAs、InGaAs、InP等)。通常，给定的沟道材料可以包括单晶IV族半导体材料和/或III-V族半导体材料。例如，在珠状鳍式晶体管配置中，沟道区域可以包括IV族半导体材料(例如，用于较宽或较窄部分)和III-V族半导体材料(例如，用于较宽或较窄部分中的另一个)。需要注意，可以使用任何合适的技术来形成多种不同的沟道材料，该技术是诸如掩模、沉积和如期望地去除掩模以形成任何数量的组成上不同的沟道材料。根据本公开，许多不同的沟道材料配置和变化将是显而易见的。
根据一个实施例，方法800继续限定815鳍。例如，每个鳍具有基底材料的子鳍部分和牺牲材料和沟道材料的交替层的上部鳍部分。例如，在工艺810中在基底上形成材料的毯层的实施例中，待处理815成鳍的区域被掩膜，随后蚀刻周围区域以限定一个或多个鳍。例如，各向异性蚀刻基本上垂直地穿过上部鳍部分进行以限定相邻鳍之间的隔离沟槽。在一些实施例中，蚀刻工艺继续到基底中以限定鳍，该鳍包括基底材料的子鳍部分以及牺牲材料和沟道材料的交替层的上部鳍部分。在一些实施例中，蚀刻工艺限定了从基底垂直向上延伸的平行鳍的组。在其他实施例中，蚀刻限定了具有H形状的平面或3D晶体管结构，其中沟道区域对应于在源极和漏极区域之间延伸的由H的垂直条表示的梁。
在其他实施例中，例如，牺牲材料和沟道材料的交替层通过在沟槽中生长或沉积而形成在基底上。例如，沟槽是限定在绝缘材料层中的纵横比俘获沟槽(“ART”沟槽)，诸如通过热氧化或通过使用上述技术中的合适的技术沉积形成的二氧化硅(SiO2)。然后对绝缘材料进行图案化和蚀刻以限定延伸到衬底或其他材料层的沟槽。基底材料可以直接在沟槽的下部部分中的衬底上形成，然后是牺牲材料和沟道材料的交替层。绝缘材料可以被凹陷以暴露全部或部分鳍。在一些实施例中，绝缘材料被凹陷到子鳍(即，基底材料)的顶部以仅暴露鳍的上部部分中的牺牲材料和沟道材料的层堆叠体。在其他实施例中，绝缘材料被完全凹陷以暴露整个子鳍，或者绝缘材料被凹陷至牺牲材料的第一层下方以暴露子鳍的部分。根据本公开，许多变化和实施例将是显而易见的。
在又一实施例中，可以使用基于替代鳍的方法来执行限定815鳍。在一个实施例中，基于替代鳍的方法包括在基底上形成鳍，诸如通过图案化和蚀刻体半导体材料。然后在那些鳍周围形成浅沟槽隔离(STI)材料，然后凹陷原生到衬底的鳍以在STI材料中限定鳍形沟槽。然后可以在鳍形沟槽中形成子鳍材料以及牺牲材料和沟道材料的交替层。在一个实施例中，替代鳍方法继续去除STI材料并在子鳍之间的基底上形成绝缘材料，使交替的牺牲材料和沟道材料的堆叠体暴露。
在一些实施例中，子鳍是IV族半导体材料，诸如单晶硅或锗。在其他实施例中，子鳍材料是III-V族半导体材料，诸如GaAs、InGaAs、AlGaAs或AlAs，仅举几个示例。在一些实施例中，子鳍材料可以掺杂或不掺杂合适的掺杂剂(例如，硼、磷和/或砷)。在子鳍材料被掺杂的实施例中，它可以是n型掺杂的(例如，用磷或砷)或p型掺杂的(例如，用硼)，掺杂剂浓度例如在每立方厘米1E16到1E22个原子的范围内。在一些实施例中，子鳍可以具有包括两个或更多个相区别的层(其在组成上可以相区别或可以不相区别)的多层结构。在一些实施例中，子鳍可以包括遍及子鳍材料的至少部分的一种或多种材料浓度的分级(例如，增大和/或减小)。
在一些实施例中，每个鳍可以包括例如在10-500nm的范围内(或在20-50、20-100、20-200、20-300、20-400、50-100、50-200、50-300、50-400、50-500、100-250、100-400、100-500、200-400或200-500纳米的子范围内)的垂直鳍高度(在Y轴方向上的尺寸)和/或最多500、450、400、350、300、250、200、150、100或50nm的最大垂直鳍高度。在一些实施例中，每个鳍可以包括在2-50nm的范围内(或在2-5、2-10、5-10、5-20、5-30、5-50、10-20、10-30、10-50、20-30、20-50或30-50nm的子范围内)的水平鳍宽度(X轴方向上的尺寸)和/或例如至多为50、30、20、10或5nm的最大水平鳍宽度。在一些实施例中，鳍高度与鳍宽度的比率可以大于1，诸如大于1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9、10、15、20，或大于任何其他合适的阈值比率，如根据本公开将显而易见的。根据本公开，其他合适的材料和厚度值/范围/阈值将是显而易见的。
在一些实施例中，基底或子鳍材料可以相对于(例如，源极和漏极区域的)上覆上部鳍材料是相反类型掺杂的，以提供有助于降低或消除寄生泄漏(例如，亚阈值泄漏)的隧道二极管配置。例如，在一些实施例中，如果上覆材料是n型掺杂的，则子鳍材料可以被有意地p型掺杂(例如，掺杂浓度为每立方厘米至少1E16、5E16、1E17、5E17、1E18、5E18或1E19个原子)，或反之亦然。
方法800继续在鳍的沟道区域上形成820虚设栅极结构。在一个实施例中，形成820虚设栅极结构可以包括虚设栅极氧化物的沉积、虚设栅极电极(例如，多晶硅)的沉积，以及可选地，硬掩模的沉积和图案化。沿着虚设栅极电极的相对侧形成栅间隔体。例如，栅极间隔体包括氮化硅(Si3N4)或其他合适的材料，如将理解的。
根据本公开的实施例，方法800继续使用任何合适的技术处理825源极/漏极区域。在一些实施例中，诸如对于基于鳍的晶体管结构，可以通过蚀刻鳍的暴露的源极和漏极部分的至少部分以去除层堆叠体，并使用任何合适的技术(诸如例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)或液相外延(LPE))形成替代源极和漏极材料来执行源极和漏极区域的处理825。鳍的暴露的源极/漏极区域不需要被完全去除；相反，通过例如用源极/漏极材料进行掺杂、注入和/或包覆或其他合适的处理，将源极/漏极区域处的层堆叠体中的材料转换为最终的源极/漏极区域。
在其他实施例中，诸如对于纳米带晶体管结构，源极/漏极区域中的纳米线保持准备用源极/漏极材料包覆纳米带端部。包覆方法与其他纳米带制造处理技术形成对比，其中源极/漏极区域中的纳米带在替代源极/漏极材料的外延沉积之前被完全去除。在一个示例中，蚀刻源极/漏极区域中的鳍的部分以释放源极/漏极区域中的纳米带，然后在源极/漏极区域中的暴露的纳米带上外延沉积源极/漏极包覆材料。用于释放纳米带或纳米线的示例技术在下面的工艺830中更详细地讨论。
在一些实施例中，源极区和漏极区可以一次形成一个极性，诸如对n型和p型区域中的一个执行处理，并且然后对n型和p型区域中的另一个执行处理。在一些实施例中，源极和漏极区域可以包括任何合适的掺杂方案，诸如包括合适的n型和/或p型掺杂剂(例如，在每立方厘米1E16到1E22个原子的范围内的浓度)。然而，在一些实施例中，至少一个源极或漏极区域可以是未掺杂的/本征的或相对最小掺杂的，诸如包括小于例如每立方厘米1E16个原子的掺杂剂浓度。
方法800继续释放830沟道区域中的纳米线。工艺830可以开始于去除栅极间隔体之间的虚设栅极电极以暴露鳍的沟道区域。例如，可以使用湿法蚀刻工艺(例如，硝酸/氢氟酸)、各向异性干法蚀刻或其他合适的蚀刻工艺去除多晶硅虚设栅极电极，如将理解的。在该处理阶段，沟道材料和牺牲材料的交替层的层堆叠体暴露在沟道区域中。沟道区域在源极和漏极区域之间延伸并接触源极和漏极区域，其中层堆叠体的端部由栅极间隔体保护。根据一些实施例，然后可以通过蚀刻处理去除层堆叠体中的牺牲材料。
蚀刻牺牲材料可以使用任何合适的湿法或干法蚀刻工艺来执行，使得蚀刻工艺选择性地去除牺牲材料并保持沟道材料完整。在一个实施例中，牺牲材料是硅锗(SiGe)并且沟道材料是电子级硅(Si)。例如，使用氧化剂和氢氟酸(HF)的气相蚀刻已显示选择性地蚀刻SiGe/Si层堆叠体中的SiGe。在另一个实施例中，气相三氟化氯(ClF3)蚀刻用于去除牺牲SiGe材料。如将理解的，可以基于锗浓度、纳米线尺寸和其他因素来选择蚀刻化学。在去除SiGe牺牲材料之后，所得沟道区域包括在鳍的源极和漏极区域之间延伸的硅纳米线，其中纳米线(例如，硅)的端部接触源极和漏极结构并保持至少部分受到栅极间隔体的保护。在一些实施例中，纳米线在该处理阶段具有矩形横截面形状。例如，横截面形状是正方形、矩形(例如，纳米带)或梯形。
工艺830可以包括一个或多个清洁循环，其包括在纳米线上生长薄氧化物层并去除该氧化物层。工艺830可以包括对纳米线(单个或多个)进行退火以使半导体材料(例如硅)回流，从而使纳米线的表面上的拐角变圆和/或使突起平滑。例如，可以使用有时称为快速热退火(RTA)的高温退火工艺。这种处理具有足以引起硅(或其他)材料回流的温度和时间长度。
方法800继续处理835源极/漏极接触部(单个或多个)。在一个实施例中，方法500可用于形成包括高掺杂源极/漏极材料的外层的源极/漏极接触部。在其他实施例中，可以使用任何合适的技术来形成源极/漏极接触部，诸如在相应的源极/漏极区域之上的ILD层中形成接触沟槽，并且然后在沟槽中沉积金属或金属合金(或其他合适的导电材料)。在一些实施例中，形成源极/漏极接触部可以包括例如硅化、锗化、III-V-化和/或退火工艺。在一些实施例中，源极和漏极接触部可以包括铝或钨、钌和/或钼，然而可以使用任何合适的导电金属或合金，诸如例如银、镍-铂和镍-铝。在一些实施例中，一个或多个源极/漏极接触部可以包括例如电阻降低金属和接触插塞金属，或仅包括接触插塞。示例性的接触电阻降低金属包括例如镍、铝、钛、金、金-锗、镍-铂、镍铝和/或其他这样的电阻降低金属或合金。示例接触插塞金属包括例如铝、铜、镍、铂、钛或钨或其合金，然而可以使用任何合适的导电接触金属或合金。在一些实施例中，如果期望，附加层可以存在于源极和漏极接触区域中，诸如粘附层(例如，氮化钛)和/或衬垫或阻挡层(例如，氮化钽)。在一些实施例中，接触电阻降低层可以存在于给定的源极或漏极区域与其对应的源极或漏极接触部之间，诸如例如相对高掺杂的(例如，大于每立方厘米1E18、1E19、1E20、1E21或1E22个原子的掺杂剂浓度)居间半导体材料层。例如，在一些这样的实施例中，接触电阻降低层可以包括半导体材料和/或基于对应的源极或漏极区域的包括的材料和/或掺杂剂浓度的杂质掺杂剂。
方法800继续完成835晶体管。在一个实施例中，根据一些实施例，完成835晶体管可以开始于处理最终的栅极堆叠体。在一些实施例中，栅极堆叠体是使用后栅极制造流程形成的，这可以被认为是替代栅极或替代金属栅极(RMG)工艺。在利用纳米线沟道结构的实施例中，栅极堆叠体可以基本上(或完全)围绕每个纳米线主体部分，诸如环绕每个纳米线主体的至少80、85、90、95％或更多。处理最终的栅极堆叠体包括在沟道区域中的暴露的纳米线主体上沉积栅极电介质，然后形成与栅极电介质接触的栅极电极。可以使用任何合适的技术，例如包括旋涂或CVD沉积。栅极电介质可以包括例如任何合适的氧化物(诸如二氧化硅)、高k电介质材料和/或根据本公开将显而易见的任何其他合适的材料。高k电介质材料的示例包括例如氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌，仅提供一些示例。在一些实施例中，当使用高k电介质材料时，可以对栅极电介质进行退火以改善其质量。栅极电极可以包括宽广范围的材料，诸如多晶硅或各种合适的金属或金属合金，诸如例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或氮化钽(TaN)。
在一些实施例中，例如，栅极电介质和/或栅极电极可以包括两个或更多个材料层的多层结构。例如，在一些实施例中，可以采用多层栅极电介质来提供例如从沟道区域到栅极电极的更平缓的电过渡。在一些实施例中，栅极电介质和/或栅极电极可以包括分级(例如，增大和/或减小)特征(单个或多个)的至少部分中的一种或多种材料的含量或浓度。在一些实施例中，一个或多个附加层也可以存在于最终栅极堆叠中，诸如一个或多个相对高或低的功函数层和/或其他合适的层。需要注意，栅极电介质也可用于在纳米线主体的一侧或两侧上形成替代栅极间隔体，例如，使得栅极电介质位于栅极电极和一个或两个栅极间隔体之间。根据本公开，许多不同的栅堆叠配置将是显而易见的。
根据一些实施例，方法800继续按照期望完成845通用集成电路(IC)。例如，完成IC的这种附加处理可以包括后端或后端工序(BEOL)处理以形成一个或多个金属化层和/或互连形成的晶体管器件。可以执行任何其他合适的处理，如根据本公开将显而易见的。
需要注意，为了便于描述，方法800中的工艺以特定顺序示出。然而，根据一些实施例，工艺中的一个或多个可以以不同的顺序执行或者可以根本不执行。根据本公开，方法700和本文描述的技术的许多变化将是显而易见的。
示例系统
图9示出了根据本公开的一些实施例的利用使用本文公开的技术形成的集成电路结构和/或晶体管结构实现的计算系统1000。可以看出，计算系统1000容纳母板1002。母板1002可以包括多个组件，包括但不限于处理器1004和至少一个通信芯片1006，每个都可以物理和电耦合到母板1002，或以其他方式集成在其中。如将理解的，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板还是系统1000的唯一板等。
根据其应用，计算系统1000可以包括一个或多个其他组件，这些组件可以物理和电耦合到母板1002也可以不物理和电耦合到母板1002。这些其他组件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量存储设备(诸如硬盘驱动器、光盘(CD)、数字多功能光盘(DVD)等)。包括在计算系统1000中的任何组件可以包括使用根据示例实施例的公开技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，需要注意，通信芯片1006可以是处理器1004的部分或以其他方式集成到处理器1004中)。
通信芯片1006使得能够实现用于向计算系统1000传输数据和从计算系统1000传输数据的无线通信。术语“无线”及其派生词可用于描述电路、器件、系统、方法、技术、通信信道等，其可以通过非固体介质使用调制电磁辐射来传递数据。该术语并不暗示相关联的器件不包含任何电线，然而在一些实施例中它们可能不包含电线。通信芯片1006可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生产品，以及任何其他指定为3G、4G、5G及以上的无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙的短距离无线通信，而第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的长距离无线通信。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括用利用使用公开的技术形成的一个或多个集成电路结构或器件实现的板载电路系统，如在此不同地描述的。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何器件或器件的部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括一个或多个使用如本文中不同地描述的所公开的技术形成的集成电路结构或器件。如根据本公开将理解的，需要注意，多标准无线能力可以直接集成到处理器1004中(例如，任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片)。还需要注意，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片组都可以具有集成在其中的多种功能。
在各种实施方式中，计算系统1000可以是膝上型电脑、上网本、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式电脑、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字录像机、或处理数据或采用一个或多个使用所公开的技术形成的集成电路结构或器件的任何其他电子器件，如本文中不同地描述的。需要注意，对计算系统的引用旨在包括计算器件、装置和配置用于计算或处理信息的其他结构。
进一步的示例实施例
以下示例涉及进一步的实施例，从这些实施例中，许多排列和配置将是显而易见的。
示例1是一种集成电路，包括：半导体材料的主体；源极或漏极区域，包括与主体接触的半导体材料，其中，源极或漏极区域的半导体材料包括具有至少1E19个原子/cm3的掺杂剂浓度的外部区域，外部区域限定源极或漏极区域的多个接触表面并延伸到源极或漏极区域中至少1nm的深度；以及在源极或漏极区域的多个接触表面上的接触部，接触部包括金属。
示例2包括示例1的主题，其中，源极或漏极区域的半导体材料的其余区域中的掺杂剂浓度小于外部区域的掺杂剂浓度。
示例3包括示例1或2中任一个的主题，其中，外部区域的掺杂剂浓度沿着接触部和外部区域之间的整个界面是连续的。
示例4包括示例1-3中任一个的主题，其中，外部区域沿着源极或漏极区域的多个接触表面是共形的。
示例5包括示例1-4中任一个的主题，其中，接触部是环绕式接触部，因为接触部完全环绕源极或漏极区域。
示例6包括示例1-5中任一个的主题，其中，主体是鳍的部分。
示例7包括示例1-5中任一个的主题，其中，主体包括一个或多个纳米线或纳米带或纳米片。
示例8包括示例1-7中任一个的主题，包括在接触部和源极或漏极区域的半导体材料的外部区域之间的电阻降低层，电阻降低层选自：(i)粘附层；(ii)扩散阻挡层；和(iii)功函数金属层。
示例9包括示例1-8中任一个的主题，其中，外部区域包括碳。
示例10包括示例1-9中任一个的主题，其中，外部区域具有5nm至15nm的深度。
例11包括示例1-10中任一个的主题，其中，源极或漏极区域包括第一半导体材料的芯和芯之上的第二半导体材料，其中，第二半导体材料在组成上与第一半导体材料相区别，并且外部区域是第二半导体材料的部分。
示例12包括示例11的主题，其中，芯包括一个或多个纳米带。
示例13包括示例1-12中任一个的主题，其中，接触部包括钌或钼中的至少一种。
示例14是一种集成电路，包括：n型半导体材料的第一主体；与第一主体接触的第一源极或漏极区域；p型半导体材料的第二主体，垂直布置在第一主体上方或下方；以及与第二主体接触的第二源极或漏极区域；其中，第一源极或漏极区域的材料包括具有至少1E19个原子/cm3的第一掺杂剂浓度的第一外部区，第一外部区限定第一源极或漏极区域的多个接触表面并延伸到第一源极或漏极区域中至少5nm的深度；其中，第二源极或漏极区域包括具有至少1E19个原子/cm3的第二掺杂剂浓度的第二外部区域，第二外部区域限定第二源极或漏极区域的多个接触表面并延伸到第二源极或漏极区域中至少5nm的深度；在第一源极或漏极区域的多个接触表面上的第一接触部，第一接触部包括金属；以及在第二源极或漏极区域的多个接触表面上的第二接触部，第二接触部包括金属；其中，第一源极或漏极区域和/或第二源极或漏极区域的多个接触表面包括一个或多个侧向或朝下的表面。
示例15包括示例14的主题，其中，第一主体与第二主体布置在隔开的垂直堆叠体中。
示例16包括示例14-15中任一个的主题，其中，第一主体包括第一多个纳米带或纳米线或纳米片，并且第二主体包括第二多个纳米带或纳米线或纳米片。
示例17包括示例14-16中任一个的主题，其中，第一外部区域具有至少1E20个原子/cm3的峰值掺杂剂浓度。
示例18包括示例17的主题，其中，第一外部区域的峰值掺杂剂浓度在第一源极或漏极区域的外表面的2nm内。
示例19包括示例17-18中任一个的主题，其中，第二源极或漏极区域的外部区域具有至少1E20个原子/cm3的峰值掺杂剂浓度。
示例20包括示例19的主题，其中，第二外部区域的峰值掺杂剂浓度在第二外部区域的外表面的2nm内。
示例21包括示例14-20中任一个的主题，包括在第一接触部和第一外层之间的一个或多个材料层，该一个或多个材料层选自：(i)粘附层；(ii)扩散阻挡层；和(iii)功函数金属层。
示例22包括示例14-21中任一个的主题，其中，第一接触部和/或第二接触部包括钌和/或钼。
示例23是一种集成电路，包括：半导体材料的主体；源极或漏极区域，包括与主体接触的半导体材料，其中，源极或漏极区域的半导体材料包括包含掺杂剂的外部区域，外部区域限定源极或漏极区域的多个接触表面并延伸到源极或漏极区域中至少1nm的深度，并且其中，源极或漏极区域的多个接触表面包括一个或多个朝下的表面和一个或多个朝上的表面，并且外部区域的掺杂剂沿着该一个或多个朝下的表面和该一个或多个朝上的表面连续延伸；以及在源极或漏极区域的多个接触表面上的接触部，包括该一个或多个朝下的表面，接触部包括金属。
示例24包括示例23的主题，其中，外部区域具有至少1E19个原子/cm3的掺杂剂的第一掺杂剂浓度，并且源极或漏极区域的半导体材料的其余区域小于1E19个原子/cm3。
示例25包括示例23-24中任一个的主题，其中，源极或漏极区域的半导体材料的外部区域具有至少1E21个原子/cm3的峰值掺杂剂浓度。
示例26包括示例23-25中任一个的主题，其中，主体是鳍的部分。
示例27包括示例23-26中任一个的主题，其中，主体包括一个或多个纳米线或纳米带或纳米片。
示例28包括示例23-27中任一个的主题，其中，外部区域包括碳。
示例29包括示例23-28中任一个的主题，其中，外部区域具有2nm至10nm的深度。
示例30包括示例23-29中任一个的主题，其中，源极或漏极区域包括第一半导体材料的芯和芯之上的第二半导体材料，其中，第二半导体材料在组成上与第一半导体材料相区别，并且外部区域是第二半导体材料的部分。
示例31包括示例30的主题，其中，芯包括一个或多个纳米带。
示例32包括示例23-31中任一个的主题，其中，接触部的金属包括钌和/或钼。
示例33包括示例1-32中任一个的主题，其中，芯包括一个或多个纳米带。
示例34是一种方法，包括：提供具有源极/漏极材料的晶体管结构；限定接触开口以暴露源极/漏极材料；在源极/漏极材料上施加掺杂剂分子的单层；对单层进行退火；以及在源极/漏极材料上形成源极/漏极接触部。
示例35包括示例34的主题，包括用氧化物或氮化物覆盖材料覆盖单层；并且在对单层进行退火之后去除覆盖材料。
示例36包括示例34-35中任一个的主题，其中，单层在源极/漏极材料的至少一个侧向或朝下的表面上。
示例37包括示例34-36中任一个的主题，其中，源极/漏极接触部是环绕式接触部，其邻接源极/漏极材料的至少一个侧向或朝下的表面。
已经出于说明和描述的目的而呈现了示例实施例的前述描述。其不旨在穷举或将本公开限制为所公开的精确形式。根据本公开，许多修改和变化是可能的。旨在本公开的范围不受此具体实施方式限制，而是受所附权利要求限制。要求本申请的优先权的未来提交的申请可以以不同的方式要求所公开的主题，并且通常可以包括如本文中不同地公开或以其他方式展示的任何一组一个或多个限制。

Claims (25)

1.一种集成电路，包括：
半导体材料的主体；
源极或漏极区域，包括与所述主体接触的半导体材料，其中，所述源极或漏极区域的所述半导体材料包括具有至少1E19个原子/cm3的掺杂剂浓度的外部区域，所述外部区域限定所述源极或漏极区域的多个接触表面并延伸到所述源极或漏极区域中至少1nm的深度；以及
在所述源极或漏极区域的所述多个接触表面上的接触部，所述接触部包括金属。
2.根据权利要求1所述的集成电路，其中，所述源极或漏极区域的所述半导体材料的其余区域中的掺杂剂浓度小于所述外部区域的所述掺杂剂浓度。
3.根据权利要求1所述的集成电路，其中，所述外部区域的所述掺杂剂浓度沿着所述接触部和所述外部区域之间的整个界面是连续的。
4.根据权利要求1所述的集成电路，其中，所述外部区域沿着所述源极或漏极区域的所述多个接触表面共形。
5.根据权利要求1所述的集成电路，其中，所述接触部是环绕式接触部，因为所述接触部完全环绕所述源极或漏极区域。
6.根据权利要求1至5中任一项所述的集成电路，其中，所述主体是鳍的部分。
7.根据权利要求1至5中任一项所述的集成电路，其中，所述主体包括一个或多个纳米线或纳米带或纳米片。
8.根据权利要求1至5中任一项所述的集成电路，包括在所述接触部和所述源极或漏极区域的所述半导体材料的所述外部区域之间的电阻降低层，所述电阻降低层选自：(i)粘附层；(ii)扩散阻挡层；和(iii)功函数金属层。
9.根据权利要求1至5中任一项所述的集成电路，其中，所述外部区域包括碳。
10.根据权利要求1至5中任一项所述的集成电路，其中，所述外部区域具有5nm至15nm的深度。
11.根据权利要求1至5中任一项所述的集成电路，其中，所述源极或漏极区域包括第一半导体材料的芯和在所述芯之上的第二半导体材料，其中，所述第二半导体材料在组成上与所述第一半导体材料相区别，并且所述外部区域是所述第二半导体材料的部分。
12.根据权利要求11所述的集成电路，其中，所述芯包括一个或多个纳米带。
13.根据权利要求1至5中任一项所述的集成电路，其中，所述接触部包括钌或钼中的至少一种。
14.一种集成电路，包括：
半导体材料的主体；
源极或漏极区域，包括与所述主体接触的半导体材料，其中，所述源极或漏极区域的所述半导体材料包括包含掺杂剂的外部区域，所述外部区域限定所述源极或漏极区域的多个接触表面并延伸到所述源极或漏极区域中至少1nm的深度，并且其中，所述源极或漏极区域的所述多个接触表面包括一个或多个朝下的表面和一个或多个朝上的表面，并且，所述外部区域的所述掺杂剂沿着所述一个或多个朝下的表面和所述一个或多个朝上的表面连续延伸；以及
在所述源极或漏极区域的所述多个接触表面上的接触部，包括所述一个或多个朝下的表面，所述接触部包括金属。
15.根据权利要求14所述的集成电路，其中，所述外部区域具有至少1E19个原子/cm3的所述掺杂剂的第一掺杂剂浓度，并且所述源极或漏极区域的所述半导体材料的其余区域小于1E19个原子/cm3。
16.根据权利要求14所述的集成电路，其中，所述源极或漏极区域的所述半导体材料的所述外部区域具有至少1E21个原子/cm3的峰值掺杂剂浓度。
17.根据权利要求14所述的集成电路，其中，所述主体是鳍的部分。
18.根据权利要求14所述的集成电路，其中，所述主体包括一个或多个纳米线或纳米带或纳米片。
19.根据权利要求14至18中任一项所述的集成电路，其中，所述外部区域包括碳。
20.根据权利要求14至18中任一项所述的集成电路，其中，所述外部区域具有2nm至10nm的深度。
21.根据权利要求14至18中任一项所述的集成电路，其中，所述源极或漏极区域包括第一半导体材料的芯和在所述芯之上的第二半导体材料，其中，所述第二半导体材料在组成上与所述第一半导体材料相区别，并且所述外部区域是所述第二半导体材料的部分。
22.一种集成电路，包括：
n型半导体材料的第一主体；
与所述第一主体接触的第一源极或漏极区域；
p型半导体材料的第二主体，在间隔开的垂直堆叠体中垂直布置在所述第一主体上方或下方；
与所述第二主体接触的第二源极或漏极区域；
其中，所述第一源极或漏极区域的材料包括具有至少1E19个原子/cm3的第一掺杂剂浓度的第一外部区域，所述第一外部区域限定所述第一源极或漏极区域的多个接触表面并延伸到所述第一源极或漏极区域中至少5nm的深度；
其中，所述第二源极或漏极区域包括具有至少1E19个原子/cm3的第二掺杂剂浓度的第二外部区，所述第二外部区域限定所述第二源极或漏极区域的多个接触表面并延伸到所述第二源极或漏极区域中至少5nm的深度；
在所述第一源极或漏极区域的所述多个接触表面上的第一接触部，所述第一接触部包括金属；以及
在所述第二源极或漏极区域的所述多个接触表面上的第二接触部，所述第二接触部包括金属；
其中，所述第一源极或漏极区域和/或所述第二源极或漏极区域的所述多个接触表面包括一个或多个侧向或朝下的表面。
23.根据权利要求22所述的集成电路，其中，所述第一主体包括第一多个纳米带或纳米线或纳米片，并且所述第二主体包括第二多个纳米带或纳米线或纳米片。
24.根据权利要求22或23所述的集成电路，其中，所述第一外部区域具有至少1E20个原子/cm3的峰值掺杂剂浓度，并且其中，所述第一外部区域的所述峰值掺杂剂浓度在所述第一源极或漏极区域的外表面的2nm内。
25.根据权利要求22或23所述的集成电路，其中，所述第二外部区域具有至少1E20个原子/cm3的峰值掺杂剂浓度，并且其中，所述第二外部区域的所述峰值掺杂剂浓度在所述第二源极或漏极区域的外表面的2nm内。
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