JPH09260669A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH09260669A JPH09260669A JP8063551A JP6355196A JPH09260669A JP H09260669 A JPH09260669 A JP H09260669A JP 8063551 A JP8063551 A JP 8063551A JP 6355196 A JP6355196 A JP 6355196A JP H09260669 A JPH09260669 A JP H09260669A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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-
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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Abstract
(57)【要約】
【課題】 半導体装置において、上層の配線と基板上の
素子との接続による余分な配線面積を削減して集積度を
向上し、さらにゲートとソース・ドレイン領域の間の寄
生容量を低減し、回路性能を向上させる。 【解決手段】 ゲート電極６は、半導体基板１に形成し
た半導体層Ｈ上にゲート絶縁膜５を介して形成する。半
導体層Ｈは、ソース領域３とドレイン領域４が形成され
るものであって、ソース領域３とドレイン領域４は、ゲ
ート電極６を中心としてその左右に形成する。配線１
０，１０’は、ドレイン領域４に接続される配線であっ
て、半導体層Ｈを挾んでゲート電極６とは反対側に形成
されている。ソース領域３に接続され配線７，７’は、
ゲート電極６側に設けられている。
素子との接続による余分な配線面積を削減して集積度を
向上し、さらにゲートとソース・ドレイン領域の間の寄
生容量を低減し、回路性能を向上させる。 【解決手段】 ゲート電極６は、半導体基板１に形成し
た半導体層Ｈ上にゲート絶縁膜５を介して形成する。半
導体層Ｈは、ソース領域３とドレイン領域４が形成され
るものであって、ソース領域３とドレイン領域４は、ゲ
ート電極６を中心としてその左右に形成する。配線１
０，１０’は、ドレイン領域４に接続される配線であっ
て、半導体層Ｈを挾んでゲート電極６とは反対側に形成
されている。ソース領域３に接続され配線７，７’は、
ゲート電極６側に設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
平面素子構造をもつ半導体装置及びその製造方法に関す
る。
平面素子構造をもつ半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】ほとんどすべての実用的場合において、
半導体基板表面に形成されたＭＩＳ型ＦＥＴのような半
導体装置において、配線は基板の片側のみに形成され
る。表側に配線を作ることは自然な発想であり、かつ実
施も容易である。すなわち、単に基板表面に絶縁膜を堆
積し、この絶縁膜に接続用の孔を開け、その上に配線を
形成すればよい。
半導体基板表面に形成されたＭＩＳ型ＦＥＴのような半
導体装置において、配線は基板の片側のみに形成され
る。表側に配線を作ることは自然な発想であり、かつ実
施も容易である。すなわち、単に基板表面に絶縁膜を堆
積し、この絶縁膜に接続用の孔を開け、その上に配線を
形成すればよい。
【０００３】一方、素子の微細化による半導体装置の高
密度化とともに配線も複雑化，高密度化していく。これ
に対処するためには、配線層を複数設ければ良い。これ
は上記のような絶縁膜の堆積と配線の形成を順次繰り返
すことで実現できる。これにより複雑な配線の引き回し
が可能となるほか、一層あたりの配線の密度を下げて配
線間の寄生容量を押さえ、半導体装置の性能を向上する
ことも可能となる。
密度化とともに配線も複雑化，高密度化していく。これ
に対処するためには、配線層を複数設ければ良い。これ
は上記のような絶縁膜の堆積と配線の形成を順次繰り返
すことで実現できる。これにより複雑な配線の引き回し
が可能となるほか、一層あたりの配線の密度を下げて配
線間の寄生容量を押さえ、半導体装置の性能を向上する
ことも可能となる。
【０００４】しかし、一般に配線はかならず最終的には
何らかの基板上の素子と接続する必要がある。配線層の
数が増すと、上層の配線と基板上の素子を接続するのに
余分な場所が必要になるようになる。これは上層の配線
と基板上の素子とを接続した場合、その接続部分を下層
の配線が迂回する必要があるからであり、配線層の数が
増すほど、この傾向は顕著となる。このことが配線、ひ
いては半導体装置全体の集積度向上を妨げるようになっ
ている。
何らかの基板上の素子と接続する必要がある。配線層の
数が増すと、上層の配線と基板上の素子を接続するのに
余分な場所が必要になるようになる。これは上層の配線
と基板上の素子とを接続した場合、その接続部分を下層
の配線が迂回する必要があるからであり、配線層の数が
増すほど、この傾向は顕著となる。このことが配線、ひ
いては半導体装置全体の集積度向上を妨げるようになっ
ている。
【０００５】
【発明が解決しようとする課題】そこで半導体基板の裏
面に配線を形成することが特開昭６２−１３９３５６号
で提案されている。すなわち、エミッタ，ベース，コレ
クタからなる縦型のバイポーラトランジスタにおいて、
一般にコレクタ層は基板の最も深い位置に形成される。
そのため、トランジスタ領域を避けるようにコレクタ層
を横に延長することで、基板表面側の配線とコレクタと
の接続を実現するのが一般的である。しかし、コレクタ
を横に伸ばすために余分な場所が必要となり、集積度が
上げられないという問題がある。
面に配線を形成することが特開昭６２−１３９３５６号
で提案されている。すなわち、エミッタ，ベース，コレ
クタからなる縦型のバイポーラトランジスタにおいて、
一般にコレクタ層は基板の最も深い位置に形成される。
そのため、トランジスタ領域を避けるようにコレクタ層
を横に延長することで、基板表面側の配線とコレクタと
の接続を実現するのが一般的である。しかし、コレクタ
を横に伸ばすために余分な場所が必要となり、集積度が
上げられないという問題がある。
【０００６】特開昭６２−１３９３５６号においては、
基板の裏面にコレクタとの配線を設けることにより、こ
の余分の面積を節約できることが示されている。ただ
し、この効果はバイポーラトランジスタ特有のものであ
り、特に平面的素子構造を有するＭＩＳ型ＦＥＴに対し
ては同様の効果は得られない。
基板の裏面にコレクタとの配線を設けることにより、こ
の余分の面積を節約できることが示されている。ただ
し、この効果はバイポーラトランジスタ特有のものであ
り、特に平面的素子構造を有するＭＩＳ型ＦＥＴに対し
ては同様の効果は得られない。
【０００７】また微細化されたＭＩＳ型ＦＥＴを用いる
半導体装置の他の問題として、ソース及びドレイン電極
に接続された配線とゲート電極とが隣接することによる
寄生容量がある。微細化とともに、ゲート電極と、ソー
ス・ドレイン電極に接続された配線との距離が近接する
結果、寄生容量が増加し、素子性能が劣化する。特にＦ
ＥＴのドレイン電極の配線とゲート電極との間に生じる
寄生容量は、いわゆるミラー効果（入力端子と出力端子
の間にある容量の効果が増幅される現象）があるため、
微細化されたＦＥＴ回路の性能を大きく損なう。
半導体装置の他の問題として、ソース及びドレイン電極
に接続された配線とゲート電極とが隣接することによる
寄生容量がある。微細化とともに、ゲート電極と、ソー
ス・ドレイン電極に接続された配線との距離が近接する
結果、寄生容量が増加し、素子性能が劣化する。特にＦ
ＥＴのドレイン電極の配線とゲート電極との間に生じる
寄生容量は、いわゆるミラー効果（入力端子と出力端子
の間にある容量の効果が増幅される現象）があるため、
微細化されたＦＥＴ回路の性能を大きく損なう。
【０００８】以上のようにゲート電極，ソース電極，ド
レイン電極を平面的素子構造として有するＭＩＳ型ＦＥ
Ｔのような半導体装置では、多層配線を用いた場合に配
置可能な配線の量が層数に比例して増加しないという問
題がある。その理由は、上層の配線と基板上の素子との
接続のために必要な余分な面積が必要となり、その場所
を中間層の配線が迂回する必要があるためである。また
ＭＩＳ型ＦＥＴにおいてソース・ドレイン電極の配線と
ゲート電極との寄生容量が微細化に伴って増加するとい
う問題がある。これはゲート電極とソース・ドレイン電
極の配線との距離が近接することにより生ずる。
レイン電極を平面的素子構造として有するＭＩＳ型ＦＥ
Ｔのような半導体装置では、多層配線を用いた場合に配
置可能な配線の量が層数に比例して増加しないという問
題がある。その理由は、上層の配線と基板上の素子との
接続のために必要な余分な面積が必要となり、その場所
を中間層の配線が迂回する必要があるためである。また
ＭＩＳ型ＦＥＴにおいてソース・ドレイン電極の配線と
ゲート電極との寄生容量が微細化に伴って増加するとい
う問題がある。これはゲート電極とソース・ドレイン電
極の配線との距離が近接することにより生ずる。
【０００９】本発明の目的は、上層の配線と基板上の素
子との接続による余分な配線面積を削減して集積度を向
上し、さらにゲート電極とソース・ドレイン電極の配線
の間に生じる寄生容量を低減し、回路性能を向上させた
半導体装置及びその製造方法を提供することにある。
子との接続による余分な配線面積を削減して集積度を向
上し、さらにゲート電極とソース・ドレイン電極の配線
の間に生じる寄生容量を低減し、回路性能を向上させた
半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ゲート電極と、ソース
・ドレイン電極と、配線とを有する半導体装置であっ
て、ゲート電極は、半導体基板上にゲート絶縁層を介し
て形成されており、ソース・ドレイン電極は、前記半導
体基板に前記ゲート電極を中心としてその左右に形成さ
れており、配線は、前記ソース電極，ドレイン電極に接
続される配線であって、少なくとも一方が前記ゲート電
極とは反対側に形成されたものである。
め、本発明に係る半導体装置は、ゲート電極と、ソース
・ドレイン電極と、配線とを有する半導体装置であっ
て、ゲート電極は、半導体基板上にゲート絶縁層を介し
て形成されており、ソース・ドレイン電極は、前記半導
体基板に前記ゲート電極を中心としてその左右に形成さ
れており、配線は、前記ソース電極，ドレイン電極に接
続される配線であって、少なくとも一方が前記ゲート電
極とは反対側に形成されたものである。
【００１１】また接続拡散層を有し、該接続拡散層は、
前記ゲート電極とは反対側でソース電極，ドレイン電極
の少なくとも一方に接触して形成され、前記配線は、前
記接続拡散層を介してソース電極，ドレイン電極の少な
くとも一方に接続されたものである。
前記ゲート電極とは反対側でソース電極，ドレイン電極
の少なくとも一方に接触して形成され、前記配線は、前
記接続拡散層を介してソース電極，ドレイン電極の少な
くとも一方に接続されたものである。
【００１２】また埋込み絶縁膜を有し、該埋込み絶縁膜
は、前記ゲート電極とは反対側で前記ソース・ドレイン
電極に接合して形成されたものであって、スルーホール
を有し、前記配線は、前記埋込み絶縁膜のスルーホール
を介してソース電極，ドレイン電極の少なくとも一方に
接続されたものである。
は、前記ゲート電極とは反対側で前記ソース・ドレイン
電極に接合して形成されたものであって、スルーホール
を有し、前記配線は、前記埋込み絶縁膜のスルーホール
を介してソース電極，ドレイン電極の少なくとも一方に
接続されたものである。
【００１３】また前記ゲート電極は、前記ソース・ドレ
イン電極を挟んでその両面側にゲート絶縁膜を介して設
けられたものである。
イン電極を挟んでその両面側にゲート絶縁膜を介して設
けられたものである。
【００１４】また本発明に係る半導体装置の製造方法
は、ゲート電極形成工程と、ソース・ドレイン電極形成
工程と、表側配線工程と、研磨工程と、裏側配線工程と
を少なくとも有する半導体装置の製造方法であって、ゲ
ート電極形成工程は、半導体基板にゲート電極をゲート
絶縁膜を介して形成する処理であり、ソース・ドレイン
電極形成工程は、半導体基板にソース・ドレイン電極を
前記ゲート電極を中心としてその左右に形成する処理で
あり、表側配線工程は、前記ゲート電極及びソース・ド
レイン電極を覆う表側の絶縁膜に配線を形成する処理で
あり、研磨工程は、前記半導体基板の裏面を研磨する処
理であり、裏側配線工程は、前記半導体基板の裏面を覆
う層間絶縁膜に、ソース電極，ドレイン電極の少なくと
も一方に接続する配線を形成する処理を含むものであ
る。
は、ゲート電極形成工程と、ソース・ドレイン電極形成
工程と、表側配線工程と、研磨工程と、裏側配線工程と
を少なくとも有する半導体装置の製造方法であって、ゲ
ート電極形成工程は、半導体基板にゲート電極をゲート
絶縁膜を介して形成する処理であり、ソース・ドレイン
電極形成工程は、半導体基板にソース・ドレイン電極を
前記ゲート電極を中心としてその左右に形成する処理で
あり、表側配線工程は、前記ゲート電極及びソース・ド
レイン電極を覆う表側の絶縁膜に配線を形成する処理で
あり、研磨工程は、前記半導体基板の裏面を研磨する処
理であり、裏側配線工程は、前記半導体基板の裏面を覆
う層間絶縁膜に、ソース電極，ドレイン電極の少なくと
も一方に接続する配線を形成する処理を含むものであ
る。
【００１５】
【作用】半導体装置のゲート電極と隣接するソース電
極，ドレイン電極の少なくとも一方の配線を、ゲート電
極とは反対側の基板裏面に設け、ゲート電極とソース電
極叉はドレイン電極の配線の間に生じる寄生容量を低減
する。またソース電極，ドレイン電極の少なくとも一方
の配線を、ゲート電極とは反対側の基板裏面に設けるこ
とにより、基板表面側の配線面積を削減する。
極，ドレイン電極の少なくとも一方の配線を、ゲート電
極とは反対側の基板裏面に設け、ゲート電極とソース電
極叉はドレイン電極の配線の間に生じる寄生容量を低減
する。またソース電極，ドレイン電極の少なくとも一方
の配線を、ゲート電極とは反対側の基板裏面に設けるこ
とにより、基板表面側の配線面積を削減する。
【００１６】
【発明の実施の形態】以下、本発明を図により説明す
る。
る。
【００１７】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００１８】図１（ｄ）において本発明に係る半導体装
置は基本的構成として、ゲート電極６と、ソース電極３
・ドレイン電極４と、配線７，７’、１０，１０’とを
有している。
置は基本的構成として、ゲート電極６と、ソース電極３
・ドレイン電極４と、配線７，７’、１０，１０’とを
有している。
【００１９】ゲート電極６は、半導体基板１上にゲート
絶縁膜５を介して形成されている。またソース電極３と
ドレイン電極４は、半導体基板１にゲート電極６を中心
としてその左右に形成されている。
絶縁膜５を介して形成されている。またソース電極３と
ドレイン電極４は、半導体基板１にゲート電極６を中心
としてその左右に形成されている。
【００２０】配線７，７’、１０，１０’は、ソース電
極３，ドレイン電極４に接続される配線であって、図１
（ｄ）に示す配線７，７’は、ゲート電極６側でソース
領域３に接続されて層間絶縁膜１１内に形成されてい
る。またドレイン電極４に接続される配線１０，１０’
は、ゲート電極６とは反対側で層間絶縁膜１２内に形成
されている。また８，９は配線である。
極３，ドレイン電極４に接続される配線であって、図１
（ｄ）に示す配線７，７’は、ゲート電極６側でソース
領域３に接続されて層間絶縁膜１１内に形成されてい
る。またドレイン電極４に接続される配線１０，１０’
は、ゲート電極６とは反対側で層間絶縁膜１２内に形成
されている。また８，９は配線である。
【００２１】図１（ｄ）に示す本発明の実施形態１に係
る半導体装置は上述した基本的構成に加えて、接続拡散
層１４を有している。接続拡散層１４は、ゲート電極６
とは反対側でドレイン電極４に接触して形成され、配線
１０，１０’をドレイン電極４に接合させてている。
る半導体装置は上述した基本的構成に加えて、接続拡散
層１４を有している。接続拡散層１４は、ゲート電極６
とは反対側でドレイン電極４に接触して形成され、配線
１０，１０’をドレイン電極４に接合させてている。
【００２２】次に本発明の実施形態１に係る半導体装置
の製造方法を工程順に説明する。
の製造方法を工程順に説明する。
【００２３】図１は、半導体装置としてＭＩＳ型ＦＥＴ
を用いた場合の実施形態であり、本発明の実施形態１に
係る半導体装置（ＭＩＳ型ＦＥＴ）の製造方法は、ゲー
ト電極形成工程と、ソース・ドレイン電極形成工程と、
表側配線工程と、研磨工程と、スルーホール形成工程
と、拡散層形成工程と、裏側配線工程とを有している。
を用いた場合の実施形態であり、本発明の実施形態１に
係る半導体装置（ＭＩＳ型ＦＥＴ）の製造方法は、ゲー
ト電極形成工程と、ソース・ドレイン電極形成工程と、
表側配線工程と、研磨工程と、スルーホール形成工程
と、拡散層形成工程と、裏側配線工程とを有している。
【００２４】図１（ａ）に示すようにゲート電極形成工
程では、半導体基板１の表面に素子分離絶縁膜２を選択
酸化法、あるいはトレンチ分離法により形成した後、半
導体基板１の表面上にゲート電極６をゲート絶縁膜５を
介して形成する。
程では、半導体基板１の表面に素子分離絶縁膜２を選択
酸化法、あるいはトレンチ分離法により形成した後、半
導体基板１の表面上にゲート電極６をゲート絶縁膜５を
介して形成する。
【００２５】次に図１（ａ）に示すようにソース・ドレ
イン電極形成工程では、半導体基板１にソース電極３・
ドレイン電極４をゲート電極６に隣接してイオン注入等
により設ける。この際、ソース電極３・ドレイン電極４
は、ゲート電極６を中心としてその左右に形成される。
イン電極形成工程では、半導体基板１にソース電極３・
ドレイン電極４をゲート電極６に隣接してイオン注入等
により設ける。この際、ソース電極３・ドレイン電極４
は、ゲート電極６を中心としてその左右に形成される。
【００２６】次に図１（ａ）に示すように表側配線工程
では、ゲート電極６及びソース・ドレイン電極３，４を
覆う層間絶縁膜１１をＣＶＤ法等により堆積し、層間絶
縁膜１１内にスルーホールを設け、このスルーホールを
通してゲート電極６に接続する図示しない配線と、ソー
ス領域３に接続する配線７，７’とを形成する。
では、ゲート電極６及びソース・ドレイン電極３，４を
覆う層間絶縁膜１１をＣＶＤ法等により堆積し、層間絶
縁膜１１内にスルーホールを設け、このスルーホールを
通してゲート電極６に接続する図示しない配線と、ソー
ス領域３に接続する配線７，７’とを形成する。
【００２７】配線７，７’，８の材料としてはアルミ合
金や銅合金を使用できる。また微細な配線においては、
配線同士又は配線と基板上の素子の接続（例えば図１
（ａ）の配線７’）にＣＶＤ法を用いて形成したタング
ステンなどの金属プラグを形成するのが一般的である。
金や銅合金を使用できる。また微細な配線においては、
配線同士又は配線と基板上の素子の接続（例えば図１
（ａ）の配線７’）にＣＶＤ法を用いて形成したタング
ステンなどの金属プラグを形成するのが一般的である。
【００２８】図では配線を１層しか示していないが、こ
こで必要に応じて２層以上の配線を形成してもよい。そ
れには絶縁膜の堆積，配線同士を接続するためのスルー
ホールの開口，配線の形成を順次繰り返せばよい。
こで必要に応じて２層以上の配線を形成してもよい。そ
れには絶縁膜の堆積，配線同士を接続するためのスルー
ホールの開口，配線の形成を順次繰り返せばよい。
【００２９】また配線７，８上をさらにＣＶＤ法などを
用いて層間絶縁膜１１で覆う（図１（ａ））。これまで
の工程は、従来のＭＩＳ型ＦＥＴの製造方法とは同じ工
程である。
用いて層間絶縁膜１１で覆う（図１（ａ））。これまで
の工程は、従来のＭＩＳ型ＦＥＴの製造方法とは同じ工
程である。
【００３０】次に半導体基板１の表面側に支持基板１５
を接着する。支持基板１５としては、シリコン，ガラス
など、半導体基板１の裏面を削る際に基板表面側を支持
するための十分な強度を有する材料を用いる。接着は、
例えばエポキシなどの高分子樹脂を半導体基板１または
支持基板１５の接着面に塗布したのち圧着することで実
現できる。
を接着する。支持基板１５としては、シリコン，ガラス
など、半導体基板１の裏面を削る際に基板表面側を支持
するための十分な強度を有する材料を用いる。接着は、
例えばエポキシなどの高分子樹脂を半導体基板１または
支持基板１５の接着面に塗布したのち圧着することで実
現できる。
【００３１】次に図１（ｂ）に示すように研磨工程で
は、半導体基板６の裏面を素子分離絶縁層２の高さまで
１０ｎｍないし５００ｎｍの厚さまで薄く研磨する。研
磨のストッパとして素子分離絶縁膜２を利用すると、最
終的な厚さを素子分離絶縁膜２の高さによって調整する
ことができる。このためには、例えば砥粒としてコロイ
ダル・シリカを用い，化学液として有機アミンを用いて
機械化学的研磨を行えばよい。
は、半導体基板６の裏面を素子分離絶縁層２の高さまで
１０ｎｍないし５００ｎｍの厚さまで薄く研磨する。研
磨のストッパとして素子分離絶縁膜２を利用すると、最
終的な厚さを素子分離絶縁膜２の高さによって調整する
ことができる。このためには、例えば砥粒としてコロイ
ダル・シリカを用い，化学液として有機アミンを用いて
機械化学的研磨を行えばよい。
【００３２】次に図１（ｃ）に示すようにスルーホール
形成工程では、研磨後の半導体基板１の裏面に堆積され
た層間絶縁膜層１２’に、ドレイン電極４に対応した位
置で半導体基板１の裏面に達するスルーホール１３を形
成する。
形成工程では、研磨後の半導体基板１の裏面に堆積され
た層間絶縁膜層１２’に、ドレイン電極４に対応した位
置で半導体基板１の裏面に達するスルーホール１３を形
成する。
【００３３】次に図１（ｃ）に示すように拡散層形成工
程では、スルーホール１３を通してイオン注入を行い、
半導体基板１の裏面に接続拡散層１４をドレイン電極４
に接合して形成する。
程では、スルーホール１３を通してイオン注入を行い、
半導体基板１の裏面に接続拡散層１４をドレイン電極４
に接合して形成する。
【００３４】最後に図１（ｃ）に示すように裏側配線工
程では、半導体基板１の裏面に厚膜に堆積した層間絶縁
膜１２に配線１０，１０’をスルーホール１３に通して
拡散層１４に接合して形成する。
程では、半導体基板１の裏面に厚膜に堆積した層間絶縁
膜１２に配線１０，１０’をスルーホール１３に通して
拡散層１４に接合して形成する。
【００３５】このようにして得られた図１（ｄ）に示す
本発明に係る半導体装置、特にＭＩＳ型ＦＥＴでは、配
線処理が半導体基板１の両面でなされることを特徴とす
る。このため、基板１の片面での配線の総数が全体での
配線層数の半分となり、配線の高密度な配置が可能とな
る。図２は、図１と同じ２層の配線層数を従来の方法で
実現した場合を示す。図３は、図１と図２の方法を比較
して、図１に示す本発明が従来例と比較して配線密度を
上げられる理由を説明するものである。あらゆる配線は
最終的には半導体基板上の素子に接続されるが、上層の
配線と基板上の素子とが接続される領域には、下層の配
線を形成することはできない。よって図３（ａ）に示す
従来例では、下層の配線が上層配線の接続部を迂回しな
ければならず、楕円で示したような無駄な面積が消費さ
れる。一方図３（ｂ）に示す本発明では、配線を基板の
両面に分離して形成するため、上記のような制約が取り
除かれ、余分な面積を使わずに配線を配置することが可
能となる。
本発明に係る半導体装置、特にＭＩＳ型ＦＥＴでは、配
線処理が半導体基板１の両面でなされることを特徴とす
る。このため、基板１の片面での配線の総数が全体での
配線層数の半分となり、配線の高密度な配置が可能とな
る。図２は、図１と同じ２層の配線層数を従来の方法で
実現した場合を示す。図３は、図１と図２の方法を比較
して、図１に示す本発明が従来例と比較して配線密度を
上げられる理由を説明するものである。あらゆる配線は
最終的には半導体基板上の素子に接続されるが、上層の
配線と基板上の素子とが接続される領域には、下層の配
線を形成することはできない。よって図３（ａ）に示す
従来例では、下層の配線が上層配線の接続部を迂回しな
ければならず、楕円で示したような無駄な面積が消費さ
れる。一方図３（ｂ）に示す本発明では、配線を基板の
両面に分離して形成するため、上記のような制約が取り
除かれ、余分な面積を使わずに配線を配置することが可
能となる。
【００３６】また図１（ｄ）に示す本発明に係るＭＩＳ
型ＦＥＴでは、ドレイン電極４に接続される配線１０，
１０’は、ゲート電極６とは反対側の基板裏面側に形成
されるという特徴をも具備している。図２に示す従来の
構造では、ドレイン電極４の配線１０，１０’とゲート
電極６とが隣接せざるを得ない。この場合、微細化によ
り両者の間の距離が縮み、寄生容量が回路の性能劣化を
引き起こす。しかし図１（ｄ）では、ドレイン電極４に
接続される配線１０，１０’と、ゲート電極６とは反対
側に形成され、配線１０，１０’とゲート電極６の間の
容量性結合はなく、上記性能劣化を防止することができ
る。
型ＦＥＴでは、ドレイン電極４に接続される配線１０，
１０’は、ゲート電極６とは反対側の基板裏面側に形成
されるという特徴をも具備している。図２に示す従来の
構造では、ドレイン電極４の配線１０，１０’とゲート
電極６とが隣接せざるを得ない。この場合、微細化によ
り両者の間の距離が縮み、寄生容量が回路の性能劣化を
引き起こす。しかし図１（ｄ）では、ドレイン電極４に
接続される配線１０，１０’と、ゲート電極６とは反対
側に形成され、配線１０，１０’とゲート電極６の間の
容量性結合はなく、上記性能劣化を防止することができ
る。
【００３７】またドレイン電極４は、通常論理ゲートの
出力端子に接続されることから、そのゲート電極（通常
入力端子となる）の間の寄生容量は、ミラー効果により
ソース電極とゲート電極の間の寄生容量よりも回路性能
を劣化させる度合いが大きい。しかしソース電極の配線
とゲート電極の間の寄生容量であっても減らすほうが望
ましい。そこで図１においてドレイン電極４に接続する
配線１０，１０’のみをゲート電極６とは反対側に設け
る例を示したが、ソース電極３に接続する配線７，７’
も配線１０，１０’と同様にゲート電極６とは反対側に
設けてもよい。
出力端子に接続されることから、そのゲート電極（通常
入力端子となる）の間の寄生容量は、ミラー効果により
ソース電極とゲート電極の間の寄生容量よりも回路性能
を劣化させる度合いが大きい。しかしソース電極の配線
とゲート電極の間の寄生容量であっても減らすほうが望
ましい。そこで図１においてドレイン電極４に接続する
配線１０，１０’のみをゲート電極６とは反対側に設け
る例を示したが、ソース電極３に接続する配線７，７’
も配線１０，１０’と同様にゲート電極６とは反対側に
設けてもよい。
【００３８】（実施形態２）図４は、ＳＯＩ（ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）基板
を用いた場合の実施形態である。その製造方法は基本的
には図１と同様である。
ｃｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）基板
を用いた場合の実施形態である。その製造方法は基本的
には図１と同様である。
【００３９】図４に示す本発明の実施形態２に係る半導
体装置は基本的構成として、ゲート電極６と、ソース・
ドレイン電極Ｈと、配線７，７’、１０，１０’とを有
している。これらの構成は図１に示す実施形態１とほぼ
同じである。図４に示す本発明の実施形態２に係る半導
体装置は上述した基本的構成に加えて、 埋込み絶縁膜
１６を有している。埋込み絶縁膜１６は、ソース電極３
及びドレイン電極４にゲート電極６とは反対側で接合し
て形成されたものであって、スルーホールを有してい
る。そして配線１０，１０’は、埋込み絶縁膜１６のス
ルーホールによりドレイン電極４に接続されている。
体装置は基本的構成として、ゲート電極６と、ソース・
ドレイン電極Ｈと、配線７，７’、１０，１０’とを有
している。これらの構成は図１に示す実施形態１とほぼ
同じである。図４に示す本発明の実施形態２に係る半導
体装置は上述した基本的構成に加えて、 埋込み絶縁膜
１６を有している。埋込み絶縁膜１６は、ソース電極３
及びドレイン電極４にゲート電極６とは反対側で接合し
て形成されたものであって、スルーホールを有してい
る。そして配線１０，１０’は、埋込み絶縁膜１６のス
ルーホールによりドレイン電極４に接続されている。
【００４０】図４に示す本発明の実施形態２に係る半導
体装置の製造方法は、素子分離工程と、ゲート電極形成
工程と、ソース・ドレイン電極形成工程と、表側配線工
程と、研磨工程と、裏側配線工程とを有している。
体装置の製造方法は、素子分離工程と、ゲート電極形成
工程と、ソース・ドレイン電極形成工程と、表側配線工
程と、研磨工程と、裏側配線工程とを有している。
【００４１】図４（ａ）に示す素子分離工程では、半導
体基板１の表面に素子分離絶縁膜２及び埋込み絶縁膜１
６を一体に形成する。そしてゲート電極形成工程では、
埋込み絶縁膜１６上にゲート絶縁膜５を介してゲート電
極６を形成する。
体基板１の表面に素子分離絶縁膜２及び埋込み絶縁膜１
６を一体に形成する。そしてゲート電極形成工程では、
埋込み絶縁膜１６上にゲート絶縁膜５を介してゲート電
極６を形成する。
【００４２】次にソース・ドレイン電極形成工程では、
埋込み絶縁膜１６内にソース・ドレイン電極３，４をゲ
ート電極６を中心としてその左右に形成する。
埋込み絶縁膜１６内にソース・ドレイン電極３，４をゲ
ート電極６を中心としてその左右に形成する。
【００４３】次に表側配線工程では、ゲート電極６及び
ソース・ドレイン電極３，４を覆う層間絶縁膜１１内
に、ゲート電極６に接続する図示しない配線と、ソース
電極３に接続する配線７，７’とを形成する。
ソース・ドレイン電極３，４を覆う層間絶縁膜１１内
に、ゲート電極６に接続する図示しない配線と、ソース
電極３に接続する配線７，７’とを形成する。
【００４４】次に研磨工程では、半導体基板１の表面に
支持基板１５を張付けた後、半導体基板１の裏面を埋込
み絶縁膜１６に達するまで研磨する。
支持基板１５を張付けた後、半導体基板１の裏面を埋込
み絶縁膜１６に達するまで研磨する。
【００４５】ＳＯＩ基板を用いると、半導体基板１の裏
面を研磨する際の埋込み絶縁膜１６をストッパとして用
いることができる。ＳＯＩ基板を用いた場合、埋込み絶
縁膜１６は基板１の全面に存在するため、より精度よく
研磨を停止することが可能となるという利点がある。基
板としては、例えばＳＩＭＯＸ基板，張り合わせ基板を
用いる。図４には、ソース電極３とドレイン電極４の深
さが埋込み絶縁膜１６に達している場合を示してある。
この場合、図１における拡散層１４を形成する工程は不
要となる。
面を研磨する際の埋込み絶縁膜１６をストッパとして用
いることができる。ＳＯＩ基板を用いた場合、埋込み絶
縁膜１６は基板１の全面に存在するため、より精度よく
研磨を停止することが可能となるという利点がある。基
板としては、例えばＳＩＭＯＸ基板，張り合わせ基板を
用いる。図４には、ソース電極３とドレイン電極４の深
さが埋込み絶縁膜１６に達している場合を示してある。
この場合、図１における拡散層１４を形成する工程は不
要となる。
【００４６】次に図４（ｂ）に示すように裏側配線工程
では、露出した埋込み絶縁膜１６を覆う層間絶縁膜１２
にドレイン電極４に達する配線１０，１０’を形成す
る。
では、露出した埋込み絶縁膜１６を覆う層間絶縁膜１２
にドレイン電極４に達する配線１０，１０’を形成す
る。
【００４７】以上のように本発明の実施形態２は、実施
形態１と同様な効果を得られる。さらに本発明の実施形
態２は、ソース電極３とドレイン電極４の深さが埋込み
絶縁膜１６に達しているため、図１における接続拡散層
１４を形成する工程を省略することができ、製造工程を
簡略化することができる。なお、図４においてドレイン
電極４に接続する配線１０，１０’をゲート電極６とは
反対側に設ける例を示したが、またソース電極３及びド
レイン電極４の両方に接続される配線７，７’、１０，
１０’をゲート電極６とは反対側に設けてよい。
形態１と同様な効果を得られる。さらに本発明の実施形
態２は、ソース電極３とドレイン電極４の深さが埋込み
絶縁膜１６に達しているため、図１における接続拡散層
１４を形成する工程を省略することができ、製造工程を
簡略化することができる。なお、図４においてドレイン
電極４に接続する配線１０，１０’をゲート電極６とは
反対側に設ける例を示したが、またソース電極３及びド
レイン電極４の両方に接続される配線７，７’、１０，
１０’をゲート電極６とは反対側に設けてよい。
【００４８】（実施形態３）図５は、半導体基板１の表
裏両面にゲート電極６と６’をそれぞれ有する、いわゆ
るダブルゲートＭＩＳ型ＦＥＴに本発明を適用した実施
形態を示す断面図である。
裏両面にゲート電極６と６’をそれぞれ有する、いわゆ
るダブルゲートＭＩＳ型ＦＥＴに本発明を適用した実施
形態を示す断面図である。
【００４９】図５に示す本発明の実施形態３に係る半導
体装置の製造方法は、第１のゲート電極形成工程と、ソ
ース・ドレイン電極形成工程と、表側配線工程と、研磨
工程と、第２のゲート電極形成工程と、スルーホール形
成工程と、拡散層形成工程と、裏側配線工程とを有して
いる。
体装置の製造方法は、第１のゲート電極形成工程と、ソ
ース・ドレイン電極形成工程と、表側配線工程と、研磨
工程と、第２のゲート電極形成工程と、スルーホール形
成工程と、拡散層形成工程と、裏側配線工程とを有して
いる。
【００５０】図５に示すように第１のゲート電極形成工
程では、半導体基板１の表面に第１のゲート電極６をゲ
ート電極５を介して形成する。
程では、半導体基板１の表面に第１のゲート電極６をゲ
ート電極５を介して形成する。
【００５１】次にソース・ドレイン電極形成工程では、
半導体基板１にソース・ドレイン電極３，４をゲート電
極６を中心としてその左右に形成する。
半導体基板１にソース・ドレイン電極３，４をゲート電
極６を中心としてその左右に形成する。
【００５２】次に表側配線工程では、ゲート電極６及び
ソース・ドレイン電極３，４を覆う層間絶縁膜１１内
に、ゲート電極６を接続する図示しない配線と、ソース
電極３に接続する配線７，７’を形成する。
ソース・ドレイン電極３，４を覆う層間絶縁膜１１内
に、ゲート電極６を接続する図示しない配線と、ソース
電極３に接続する配線７，７’を形成する。
【００５３】次に研磨工程では、半導体基板１の裏面を
素子分離絶縁膜２の高さまで研磨してソース・ドレイン
電極３，４を露出させる。
素子分離絶縁膜２の高さまで研磨してソース・ドレイン
電極３，４を露出させる。
【００５４】次に第２のゲート電極形成工程では、研磨
後の半導体基板１の裏面にゲート絶縁膜５’を介して第
２のゲート電極６’を第１のゲート電極６とは反対側に
形成する。
後の半導体基板１の裏面にゲート絶縁膜５’を介して第
２のゲート電極６’を第１のゲート電極６とは反対側に
形成する。
【００５５】最後に裏側配線工程では、第２のゲート電
極６’及びソース・ドレイン電極３，４を覆う層間絶縁
膜１２にスルーホールを形成し、層間絶縁膜１２に、第
２のゲート電極６’に接続する図示しない配線と、ドレ
イン電極４に接続する配線１０，１０’とをスルーホー
ルを介して形成する。
極６’及びソース・ドレイン電極３，４を覆う層間絶縁
膜１２にスルーホールを形成し、層間絶縁膜１２に、第
２のゲート電極６’に接続する図示しない配線と、ドレ
イン電極４に接続する配線１０，１０’とをスルーホー
ルを介して形成する。
【００５６】ダブルゲートＭＩＳ型ＦＥＴを実現するに
は基板の研磨が必要となるが、その工程を本発明による
両面配線の形成と兼用することができるという利点があ
る。ただし、ゲート電極と配線との接続部の寄生容量を
減らす効果は期待できず、配線密度を向上させることが
本発明の実施形態３の効果となる。ただし、良好なトラ
ンジスタ特性を得るためには、研磨後にソース電極３と
ドレイン電極４が露出するようにすることが望ましい。
は基板の研磨が必要となるが、その工程を本発明による
両面配線の形成と兼用することができるという利点があ
る。ただし、ゲート電極と配線との接続部の寄生容量を
減らす効果は期待できず、配線密度を向上させることが
本発明の実施形態３の効果となる。ただし、良好なトラ
ンジスタ特性を得るためには、研磨後にソース電極３と
ドレイン電極４が露出するようにすることが望ましい。
【００５７】以上挙げた例では、図面を簡単にするため
の基板の片面にそれぞれ１層の配線が形成される場合を
示した。しかし、半導体基板の表裏いずれについても、
従来の多層配線の形成方法を適用することにより容易に
２層以上の配線を形成することができることは明らかで
ある。
の基板の片面にそれぞれ１層の配線が形成される場合を
示した。しかし、半導体基板の表裏いずれについても、
従来の多層配線の形成方法を適用することにより容易に
２層以上の配線を形成することができることは明らかで
ある。
【００５８】
【発明の効果】以上説明したように本発明によれば、配
線を基板の裏面にも形成することにより、片面の配線の
層数を減らし、配線と基板上の素子との接続部を迂回す
るための無駄な電極を削減することができ、配線を高密
度に配置することにより半導体装置の集積度を高めるこ
とができる。
線を基板の裏面にも形成することにより、片面の配線の
層数を減らし、配線と基板上の素子との接続部を迂回す
るための無駄な電極を削減することができ、配線を高密
度に配置することにより半導体装置の集積度を高めるこ
とができる。
【００５９】またソース又はドレイン電極に接続される
配線をゲート電極とは反対側に形成することにより、こ
の配線とゲート電極とが隣接するのを防止でき、、その
両者間に生じる寄生容量をなくすことができ、回路の速
度を向上させることができる。
配線をゲート電極とは反対側に形成することにより、こ
の配線とゲート電極とが隣接するのを防止でき、、その
両者間に生じる寄生容量をなくすことができ、回路の速
度を向上させることができる。
【００６０】また半導体基板の両面側にゲート電極を形
成する工程を採用することにより、基板の研磨工程と両
面配線の形成工程を兼用することができる。
成する工程を採用することにより、基板の研磨工程と両
面配線の形成工程を兼用することができる。
【図１】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図２】従来例を示す断面図である。
【図３】本発明と従来例とを比較して示す断面図であ
る。
る。
【図４】本発明の実施形態２を製造工程順示す断面図で
ある。
ある。
【図５】本発明の実施形態３を示す断面図である。
１ 半導体基板 ２ 素子分離絶縁膜 ３ ソース電極 ４ ドレイン電極 ５，５’ ゲート絶縁膜 ６，６’ ゲート電極 ７，７’，８，９，１０，１０’ 配線 １１，１２ 層間絶縁膜 １３ スルーホール １４ 接続拡散層 １５ 支持基板 １６ 埋込み絶縁膜
Claims (5)
- 【請求項１】 ゲート電極と、ソース・ドレイン電極
と、配線とを有する半導体装置であって、 ゲート電極は、半導体基板上にゲート絶縁層を介して形
成されており、 ソース・ドレイン電極は、前記半導体基板に前記ゲート
電極を中心としてその左右に形成されており、 配線は、前記ソース電極，ドレイン電極に接続される配
線であって、少なくとも一方が前記ゲート電極とは反対
側に形成されたものであることを特徴とする半導体装
置。 - 【請求項２】 接続拡散層を有し、 該接続拡散層は、前記ゲート電極とは反対側でソース電
極，ドレイン電極の少なくとも一方に接触して形成さ
れ、 前記配線は、前記接続拡散層を介してソース電極，ドレ
イン電極の少なくとも一方に接続されたものであること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 埋込み絶縁膜を有し、 該埋込み絶縁膜は、前記ゲート電極とは反対側で前記ソ
ース・ドレイン電極に接合して形成されたものであっ
て、スルーホールを有し、 前記配線は、前記埋込み絶縁膜のスルーホールを介して
ソース電極，ドレイン電極の少なくとも一方に接続され
たものであることを特徴とする請求項１に記載の半導体
装置。 - 【請求項４】 前記ゲート電極は、前記ソース・ドレイ
ン電極を挟んでその両面側にゲート絶縁膜を介して設け
られたものであることを特徴とする請求項１に記載の半
導体装置。 - 【請求項５】 ゲート電極形成工程と、ソース・ドレイ
ン電極形成工程と、表側配線工程と、研磨工程と、裏側
配線工程とを少なくとも有する半導体装置の製造方法で
あって、 ゲート電極形成工程は、半導体基板にゲート電極をゲー
ト絶縁膜を介して形成する処理であり、 ソース・ドレイン電極形成工程は、半導体基板にソース
・ドレイン電極を前記ゲート電極を中心としてその左右
に形成する処理であり、 表側配線工程は、前記ゲート電極及びソース・ドレイン
電極を覆う表側の絶縁膜に配線を形成する処理であり、 研磨工程は、前記半導体基板の裏面を研磨する処理であ
り、 裏側配線工程は、前記半導体基板の裏面を覆う層間絶縁
膜に、ソース電極，ドレイン電極の少なくとも一方に接
続する配線を形成する処理を含むものであることを特徴
とする半導体装置の製造方法。
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|---|---|---|---|
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