JP2000208702A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】薄型半導体を積層するとき、薄型にしたデバイ
スを転写するハンドリングが必要であり、多数の層を積
層する時、工数が増大する課題があった。 【解決手段】シリコンオンインシュレータ（ＳＯＩ）ウ
ェハに一層または複数層積層したデバイス同士の表面ま
たは裏面を接合して、一方または両方の基板シリコン層
を除去することにより、倍の層数の３次元デバイスを形
成する。これをｎ回繰り返すことによって、少ない工数
で２のｎ乗の薄型積層３次元デバイスを得る。
スを転写するハンドリングが必要であり、多数の層を積
層する時、工数が増大する課題があった。 【解決手段】シリコンオンインシュレータ（ＳＯＩ）ウ
ェハに一層または複数層積層したデバイス同士の表面ま
たは裏面を接合して、一方または両方の基板シリコン層
を除去することにより、倍の層数の３次元デバイスを形
成する。これをｎ回繰り返すことによって、少ない工数
で２のｎ乗の薄型積層３次元デバイスを得る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、詳しくは、薄型半導体を積層する集
積密度が極度に高く、かつ高い信頼性を有する３次元Ｌ
ＳＩを実現するのに好適な半導体装置およびその製造方
法に関する。
の製造方法に関し、詳しくは、薄型半導体を積層する集
積密度が極度に高く、かつ高い信頼性を有する３次元Ｌ
ＳＩを実現するのに好適な半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】薄型半導体を利用して高密度の３次元Ｌ
ＳＩを実現する従来技術として、特開平８―１２５１２
０がある。この技術は、薄型半導体を形成して、その表
裏に金の電極を形成し、アルゴン中性原子で上記金電極
の表面を照射活性化して接続し、積層したものである。
ＳＩを実現する従来技術として、特開平８―１２５１２
０がある。この技術は、薄型半導体を形成して、その表
裏に金の電極を形成し、アルゴン中性原子で上記金電極
の表面を照射活性化して接続し、積層したものである。
【０００３】
【発明が解決しようとする課題】薄型半導体を積層する
にあたり、薄型半導体のハンドリングを着実に行うため
の工夫が必要であり、より簡潔な手法がもとめられる。
また積層数が増大すると比例的に工数が増大してしまう
という課題がある。
にあたり、薄型半導体のハンドリングを着実に行うため
の工夫が必要であり、より簡潔な手法がもとめられる。
また積層数が増大すると比例的に工数が増大してしまう
という課題がある。
【０００４】
【課題を解決するための手段】本発明は、前記の課題を
解決するための手段として以下の構成を有する。
解決するための手段として以下の構成を有する。
【０００５】（１）第１の手段は、第１の薄型半導体の
表面の電極と第２の薄型半導体の表面の電極が対向して
接続され、第１の薄型半導体の裏面には表面の電極と等
電位の別の電極が取り出され、第２の薄型半導体の裏面
には表面の電極と等電位の別の電極が取り出されている
ことを特徴とする。
表面の電極と第２の薄型半導体の表面の電極が対向して
接続され、第１の薄型半導体の裏面には表面の電極と等
電位の別の電極が取り出され、第２の薄型半導体の裏面
には表面の電極と等電位の別の電極が取り出されている
ことを特徴とする。
【０００６】（２）前記の課題を解決するための第２の
手段は、第１の薄型半導体の裏面の電極と第２の薄型半
導体の裏面の電極が対向して接続され、第１の薄型半導
体の表面には裏面の電極と等電位の別の電極が取り出さ
れ、第２の薄型半導体の表面には裏面の電極と等電位の
別の電極が取り出されていることを特徴とする。
手段は、第１の薄型半導体の裏面の電極と第２の薄型半
導体の裏面の電極が対向して接続され、第１の薄型半導
体の表面には裏面の電極と等電位の別の電極が取り出さ
れ、第２の薄型半導体の表面には裏面の電極と等電位の
別の電極が取り出されていることを特徴とする。
【０００７】（３）前記の課題を解決するための第３の
手段は、薄型半導体の接続が３層以上の積層構造におい
て任意の隣同士の２層の接続構造が、上記（１）または
（２）の構造に該当することを特徴とする。
手段は、薄型半導体の接続が３層以上の積層構造におい
て任意の隣同士の２層の接続構造が、上記（１）または
（２）の構造に該当することを特徴とする。
【０００８】（４）前記の課題を解決するための第４の
手段は、上記（１）または（２）または（３）の積層型
半導体装置において、薄型半導体装置の裏面の電極はシ
リコンオンインシュレータウェハの基板シリコンを除去
した後の酸化膜上に形成され、当該の酸化膜を貫通した
スルーホールによって表面の電極に接続されていること
を特徴とする。
手段は、上記（１）または（２）または（３）の積層型
半導体装置において、薄型半導体装置の裏面の電極はシ
リコンオンインシュレータウェハの基板シリコンを除去
した後の酸化膜上に形成され、当該の酸化膜を貫通した
スルーホールによって表面の電極に接続されていること
を特徴とする。
【０００９】（５）前記の課題を解決するための第５の
手段は、第１の厚いウェハ上に形成された積層構造の半
導体と第２の厚いウェハ上に形成された積層構造の半導
体の積層面同士が接続され、第１または第２の基板シリ
コンが除去されることを特徴とする。
手段は、第１の厚いウェハ上に形成された積層構造の半
導体と第２の厚いウェハ上に形成された積層構造の半導
体の積層面同士が接続され、第１または第２の基板シリ
コンが除去されることを特徴とする。
【００１０】（６）前記の課題を解決するための第６の
手段は、上記（１）または（２）または（３）の積層型
半導体装置において、薄型半導体装置のチップ内の表面
および裏面の電極はチップの中心線を中心とした線対称
に配置されていて、線対称同士の電極は等電位ラインで
接続されていることを特徴とする。
手段は、上記（１）または（２）または（３）の積層型
半導体装置において、薄型半導体装置のチップ内の表面
および裏面の電極はチップの中心線を中心とした線対称
に配置されていて、線対称同士の電極は等電位ラインで
接続されていることを特徴とする。
【００１１】（７）前記の課題を解決するための第７の
手段は、上記（１）または（２）または（３）の積層型
半導体装置積層が別の機能を所有する半導体装置に搭載
されることを特徴とする。
手段は、上記（１）または（２）または（３）の積層型
半導体装置積層が別の機能を所有する半導体装置に搭載
されることを特徴とする。
【００１２】
【発明の実施の形態】図１は本発明の一実施例の半導体
装置積層体の断面を示す。アルミニウム電極１１は半導
体デバイスの主面側表面にある電極であり、裏面金電極
１２は薄型半導体の主面の裏側からコタクトスルーホー
ルが開けられて電極が形成されるものである。また、半
導体デバイスの主面にあるトランジスタのソース１３お
よびシリコン酸化膜１４に接したゲート１５およびドレ
イン１６はそれぞれ他のトランジスタのソース、ゲー
ト、ドレインとさまざまに組み合わされて、種々の機能
を実現することができる。ソース、ドレインはシリコン
１７に不純物を拡散して形成されている。また、各種の
トランジスタや素子に接続されたアルミニウム電極１１
には半導体デバイスの主面側表面へ表面金電極１８が接
続されている。
装置積層体の断面を示す。アルミニウム電極１１は半導
体デバイスの主面側表面にある電極であり、裏面金電極
１２は薄型半導体の主面の裏側からコタクトスルーホー
ルが開けられて電極が形成されるものである。また、半
導体デバイスの主面にあるトランジスタのソース１３お
よびシリコン酸化膜１４に接したゲート１５およびドレ
イン１６はそれぞれ他のトランジスタのソース、ゲー
ト、ドレインとさまざまに組み合わされて、種々の機能
を実現することができる。ソース、ドレインはシリコン
１７に不純物を拡散して形成されている。また、各種の
トランジスタや素子に接続されたアルミニウム電極１１
には半導体デバイスの主面側表面へ表面金電極１８が接
続されている。
【００１３】これらの半導体デバイスは薄型に形成され
ていて、この図１では表面金電極同士がお互いに接続さ
れて、２層構造の積層を形成している。この２層のそれ
ぞれは対称的に同一の構造であってもよいし、異なる構
造であってもよい。この構造で特徴的なことは、半導体
デバイスの主面側に表面同士または裏面同士で接続され
る構造であることである。接続に当たっては、アルゴン
の中性原子によって接合の前に金電極の表面がクリーニ
ングされ活性化が施される。
ていて、この図１では表面金電極同士がお互いに接続さ
れて、２層構造の積層を形成している。この２層のそれ
ぞれは対称的に同一の構造であってもよいし、異なる構
造であってもよい。この構造で特徴的なことは、半導体
デバイスの主面側に表面同士または裏面同士で接続され
る構造であることである。接続に当たっては、アルゴン
の中性原子によって接合の前に金電極の表面がクリーニ
ングされ活性化が施される。
【００１４】図２は本発明の別の実施例を示している。
表面デバイス層２１は半導体ウェハの主面側表面におい
てトランジスタのソース、ゲート、ドレインが存在する
部分であってこの表面デバイス層の表面には図１で示す
ような表面金電極が多数存在する。
表面デバイス層２１は半導体ウェハの主面側表面におい
てトランジスタのソース、ゲート、ドレインが存在する
部分であってこの表面デバイス層の表面には図１で示す
ような表面金電極が多数存在する。
【００１５】シリコン層２２はシリコンオンインシュレ
ータ半導体ウェハにおいて基板側の層を示していて、本
発明の場合は薄型半導体を形成するとき除去されるべき
層を示している。酸化膜層２３はシリコンオンインシュ
レータウェハの内層にある酸化膜と図１で示すような裏
面金電極を含む層となるべき層である。
ータ半導体ウェハにおいて基板側の層を示していて、本
発明の場合は薄型半導体を形成するとき除去されるべき
層を示している。酸化膜層２３はシリコンオンインシュ
レータウェハの内層にある酸化膜と図１で示すような裏
面金電極を含む層となるべき層である。
【００１６】図２（ａ）はシリコンオンインシュレータ
ウェハの主面側に半導体デバイスを形成した直後の工程
の断面図を示している。図２（ｂ）は図１の（ａ）を２
枚用意して、それぞれの主面側表面の金電極をアルゴン
中性原子で照射してクリーニング活性化を行って、主面
側表面同士を接続した直後の工程の断面図を示してい
る。
ウェハの主面側に半導体デバイスを形成した直後の工程
の断面図を示している。図２（ｂ）は図１の（ａ）を２
枚用意して、それぞれの主面側表面の金電極をアルゴン
中性原子で照射してクリーニング活性化を行って、主面
側表面同士を接続した直後の工程の断面図を示してい
る。
【００１７】図２（ｃ）は図２（ｂ）の上側のシリコン
層のみを機械的研削またはエッチングで除去した直後の
工程の断面図を示している。シリコンオンインシュレー
タの内層の酸化膜２３がエッチングストッパになって薄
型の酸化膜層と表面デバイス層が残る。従って薄型の半
導体デバイスが接合されて残っている。次に、酸化膜層
にホトリソグラフィとエッチングによって貫通スルーホ
ールを開けて、さらに金蒸着とホトリソグラフィとエッ
チングによって図１に示すような金電極を酸化膜表面に
形成する。このような状態のウェハを２枚用意して酸化
膜の金電極をアルゴン中性原子で照射してクリーニング
活性化を行って、酸化膜層同士の金電極同士を接合する
と４層の積層デバイスができる。
層のみを機械的研削またはエッチングで除去した直後の
工程の断面図を示している。シリコンオンインシュレー
タの内層の酸化膜２３がエッチングストッパになって薄
型の酸化膜層と表面デバイス層が残る。従って薄型の半
導体デバイスが接合されて残っている。次に、酸化膜層
にホトリソグラフィとエッチングによって貫通スルーホ
ールを開けて、さらに金蒸着とホトリソグラフィとエッ
チングによって図１に示すような金電極を酸化膜表面に
形成する。このような状態のウェハを２枚用意して酸化
膜の金電極をアルゴン中性原子で照射してクリーニング
活性化を行って、酸化膜層同士の金電極同士を接合する
と４層の積層デバイスができる。
【００１８】図２（ｂ）と（ａ）を繰り返すことによっ
て２のｎ乗の積層デバイスができる。たとえば７回繰り
返すと１２８層、１６回繰り返すと６５５３６層の積層
デバイスができる。一層の厚さが１ミクロン、一層に６
４Ｍバイトのメモリが形成されるものであれば、高さ６
５mmで４テラバイトのメモリができる。
て２のｎ乗の積層デバイスができる。たとえば７回繰り
返すと１２８層、１６回繰り返すと６５５３６層の積層
デバイスができる。一層の厚さが１ミクロン、一層に６
４Ｍバイトのメモリが形成されるものであれば、高さ６
５mmで４テラバイトのメモリができる。
【００１９】図３は本発明の別の実施例を示している。
表面金電極を持つ層３１は他の同様の層同士が接続さ
れ、裏面金電極を持つ層３２は他の同様の層同士が接続
されている構成となっている。これは図２（ｂ）と
（ｃ）を繰り返すことによって表同士、裏面同士が交互
に接続される構造となることによる。各電極は各層に貫
通されるスルーホールによって縦の接続が行われる。
表面金電極を持つ層３１は他の同様の層同士が接続さ
れ、裏面金電極を持つ層３２は他の同様の層同士が接続
されている構成となっている。これは図２（ｂ）と
（ｃ）を繰り返すことによって表同士、裏面同士が交互
に接続される構造となることによる。各電極は各層に貫
通されるスルーホールによって縦の接続が行われる。
【００２０】図４は本発明の別の実施例の平面図を示し
ている。チップ４１には表面にパッド４２があって他の
パッド４３に接続ライン４４によって接続されている。
この２個のパッドはチップの中心線に対して線対称とな
る構造となっている。このパッドに表面および裏面の金
電極が同様にして対称形で形成されている。このように
すると、表面同士、裏面同士の接続があっても対称形で
あるために、位置ずれを起こすことなく三次元接続を行
うことが可能となる。
ている。チップ４１には表面にパッド４２があって他の
パッド４３に接続ライン４４によって接続されている。
この２個のパッドはチップの中心線に対して線対称とな
る構造となっている。このパッドに表面および裏面の金
電極が同様にして対称形で形成されている。このように
すると、表面同士、裏面同士の接続があっても対称形で
あるために、位置ずれを起こすことなく三次元接続を行
うことが可能となる。
【００２１】図５は従来のメモリシステムの平面図を示
す。この例ではマイクロプロセッサ５１があって、メモ
リチップ５２が周辺に存在する構成となっている。メモ
リチップはパッケージが複数個実装されたモジュールと
なっていることが多いが、メモリ容量が大きくなると実
装サイズも大きくなり、マイクロプロセッサ５１から最
も遠い位置にあるメモリチップ５２との距離が大となっ
て全体のシステム性能を制約する要因となる。
す。この例ではマイクロプロセッサ５１があって、メモ
リチップ５２が周辺に存在する構成となっている。メモ
リチップはパッケージが複数個実装されたモジュールと
なっていることが多いが、メモリ容量が大きくなると実
装サイズも大きくなり、マイクロプロセッサ５１から最
も遠い位置にあるメモリチップ５２との距離が大となっ
て全体のシステム性能を制約する要因となる。
【００２２】図６は本発明の実施例を示している。図６
（ａ）は本発明による積層メモリ６１がマイクロプロセ
ッサ５１の隣に配置されている状態を示し、図６（ｂ）
はオンチップ積層メモリ６２がマイクロプロセッサ５１
の上に搭載されている状態を示している。いずれの場合
もマイクロプロセッサにごく近い位置にメモリが存在す
るのでシステムの性能向上に寄与することが可能とな
る。
（ａ）は本発明による積層メモリ６１がマイクロプロセ
ッサ５１の隣に配置されている状態を示し、図６（ｂ）
はオンチップ積層メモリ６２がマイクロプロセッサ５１
の上に搭載されている状態を示している。いずれの場合
もマイクロプロセッサにごく近い位置にメモリが存在す
るのでシステムの性能向上に寄与することが可能とな
る。
【００２３】
【発明の効果】本発明を実施することによって薄型半導
体をハンドリングする場合は、根本的に薄型半導体を転
写して利用することなく積層することができる。これ
は、接合した後に薄型化を行うために工程が簡便となる
ためである。この利点を使用すると、積層の層数が増え
た場合、積層の接合と薄型化が２のｎ乗ですむため、工
数の大幅低減を行うことができる。たとえば、従来６５
５３６層の積層を行うとき、６５５３６回の接合が必要
であったが、本発明によれば、１６回の接合を行えば６
５５３６層の３次元メモリなどの積層デバイスを作成す
ることができる。
体をハンドリングする場合は、根本的に薄型半導体を転
写して利用することなく積層することができる。これ
は、接合した後に薄型化を行うために工程が簡便となる
ためである。この利点を使用すると、積層の層数が増え
た場合、積層の接合と薄型化が２のｎ乗ですむため、工
数の大幅低減を行うことができる。たとえば、従来６５
５３６層の積層を行うとき、６５５３６回の接合が必要
であったが、本発明によれば、１６回の接合を行えば６
５５３６層の３次元メモリなどの積層デバイスを作成す
ることができる。
【図１】本発明の一実施例の半導体装置を示す断面図。
【図２】本発明の一実施例の半導体装置の製造工程を示
す断面図。
す断面図。
【図３】本発明の一実施例の半導体装置を示す断面図。
【図４】本発明の一実施例の半導体装置を示す平面図。
【図５】従来例の半導体装置を示す平面図。
【図６】本発明の一実施例の半導体装置を示す平面図。
【符号の説明】 １１…アルミニウム電極、１２…裏面面金電極、１３…
ソース、１４…シリコン酸化膜、１５…ゲート、１６…
ドレイン、１７…シリコン、１８…表面金電極、２１…
表面デバイス層、２２…シリコン層、２３…酸化膜層、
３１…表面金電極を持つ層、３２…裏面金電極を持つ
層、４１…チップ、４２…パッド、４３…他のパッド、
４４…接続ライン、５１…マイクロプロセッサ、５２…
メモリチップ、６１…積層メモリ、６２…オンチップ積
層メモリ。
ソース、１４…シリコン酸化膜、１５…ゲート、１６…
ドレイン、１７…シリコン、１８…表面金電極、２１…
表面デバイス層、２２…シリコン層、２３…酸化膜層、
３１…表面金電極を持つ層、３２…裏面金電極を持つ
層、４１…チップ、４２…パッド、４３…他のパッド、
４４…接続ライン、５１…マイクロプロセッサ、５２…
メモリチップ、６１…積層メモリ、６２…オンチップ積
層メモリ。
Claims (7)
- 【請求項１】第１の薄型半導体の表面の電極と第２の薄
型半導体の表面の電極が対向して接続され、第１の薄型
半導体の裏面には表面の電極と等電位の別の電極が取り
出され、第２の薄型半導体の裏面には表面の電極と等電
位の別の電極が取り出されていることを特徴とする積層
型の半導体装置。 - 【請求項２】第１の薄型半導体の裏面の電極と第２の薄
型半導体の裏面の電極が対向して接続され、第１の薄型
半導体の表面には裏面の電極と等電位の別の電極が取り
出され、第２の薄型半導体の表面には裏面の電極と等電
位の別の電極が取り出されていることを特徴とする積層
型の半導体装置。 - 【請求項３】薄型半導体の接続が３層以上の積層構造に
おいて任意の隣同士の２層の接続構造が請求項１または
請求項２の構造に該当することを特徴とする積層型の半
導体装置。 - 【請求項４】裏面の電極はシリコンオンインシュレータ
ウェハの基板シリコンを除去した後の酸化膜上に形成さ
れ、当該の酸化膜を貫通したスルーホールによって表面
の電極に接続されていることを特徴とする請求項１また
は請求項２または請求項３の積層型半導体装置。 - 【請求項５】第１の厚いウェハ上に形成された積層構造
の半導体と第２の厚いウェハ上に形成された積層構造の
半導体の積層面同士が接続され、第１または第２の基板
シリコンが除去されてなることを特徴とする積層型の半
導体装置。 - 【請求項６】チップ内の表面および裏面の電極はチップ
の中心線を中心とした線対称に配置されていて、線対称
同士の電極は等電位ラインで接続されていることを特徴
とする請求項１または請求項２または請求項３の積層型
半導体装置。 - 【請求項７】請求項１または請求項２または請求項３の
積層型半導体装置の積層体が別の機能を所有する半導体
装置に搭載されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11007304A JP2000208702A (ja) | 1999-01-14 | 1999-01-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11007304A JP2000208702A (ja) | 1999-01-14 | 1999-01-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208702A true JP2000208702A (ja) | 2000-07-28 |
Family
ID=11662286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11007304A Pending JP2000208702A (ja) | 1999-01-14 | 1999-01-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208702A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147711A (ja) * | 2004-11-17 | 2006-06-08 | Seiko Epson Corp | 薄膜デバイス、薄膜デバイスの製造方法、集積回路、マトリクス装置、電子機器 |
| JP2006165286A (ja) * | 2004-12-08 | 2006-06-22 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、半導体素子の製造方法、半導体素子及び電気光学装置の製造方法 |
| US7663244B2 (en) | 2004-06-30 | 2010-02-16 | Nec Electronics Corporation | Semiconductor device and semiconductor wafer and a method for manufacturing the same |
| JP2010103533A (ja) * | 2008-10-21 | 2010-05-06 | Taiwan Semiconductor Manufacturing Co Ltd | ディッシング効果を低減する接合パッドの設計 |
-
1999
- 1999-01-14 JP JP11007304A patent/JP2000208702A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663244B2 (en) | 2004-06-30 | 2010-02-16 | Nec Electronics Corporation | Semiconductor device and semiconductor wafer and a method for manufacturing the same |
| US7812457B2 (en) | 2004-06-30 | 2010-10-12 | Nec Electronics Corporation | Semiconductor device and semiconductor wafer and a method for manufacturing the same |
| JP2006147711A (ja) * | 2004-11-17 | 2006-06-08 | Seiko Epson Corp | 薄膜デバイス、薄膜デバイスの製造方法、集積回路、マトリクス装置、電子機器 |
| JP2006165286A (ja) * | 2004-12-08 | 2006-06-22 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、半導体素子の製造方法、半導体素子及び電気光学装置の製造方法 |
| JP4581664B2 (ja) * | 2004-12-08 | 2010-11-17 | セイコーエプソン株式会社 | 半導体基板の製造方法、半導体素子の製造方法及び電気光学装置の製造方法 |
| JP2010103533A (ja) * | 2008-10-21 | 2010-05-06 | Taiwan Semiconductor Manufacturing Co Ltd | ディッシング効果を低減する接合パッドの設計 |
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