JP5435593B2 - ３次元集積回路の製造方法及び記録媒体（インターフェース・ウエハを永久的キャリアとして使用する３次元集積回路デバイスの製造方法） - Google Patents

３次元集積回路の製造方法及び記録媒体（インターフェース・ウエハを永久的キャリアとして使用する３次元集積回路デバイスの製造方法） Download PDF

Info

Publication number
JP5435593B2
JP5435593B2 JP2011523356A JP2011523356A JP5435593B2 JP 5435593 B2 JP5435593 B2 JP 5435593B2 JP 2011523356 A JP2011523356 A JP 2011523356A JP 2011523356 A JP2011523356 A JP 2011523356A JP 5435593 B2 JP5435593 B2 JP 5435593B2
Authority
JP
Japan
Prior art keywords
wafer
active circuit
circuit layer
layer
interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011523356A
Other languages
English (en)
Other versions
JP2012500482A (ja
Inventor
コースター、スティーブン、ジョン
プルショサーマン、サンパス
ハノン、ロバート
ファルック、ムクタ
ユー、ロイ
リュウ、フェイ
リアー、スブラマニアン
ヤング、アルバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2012500482A publication Critical patent/JP2012500482A/ja
Application granted granted Critical
Publication of JP5435593B2 publication Critical patent/JP5435593B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73151—Location prior to the connecting process on different surfaces
    • H01L2224/73153—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明は、一般的に集積回路の分野に関し、更に具体的にいうならば、３次元（３Ｄ）集積回路デバイスの製造に関する。
３次元（３Ｄ）集積回路デバイスは、当産業において非常に活発な発展を続けている。３Ｄ集積回路デバイスの製造において生じた１つの問題は、汎用の基板を薄くする技術が、適切な縦横比を有する高密度のスルー・シリコン・ビアを実現するに十分な薄さである制御された厚さの最終基板を生成することができなかったことである。この問題を解決するための１つの周知技術は、エッチング停止層として埋め込み酸化物層（ＢＯＸ）を利用する。しかしながら、この技術は、シリコン・オン・インシュレータ（ＳＯＩ）ウエハのみに対して有効である。更に、ＳＯＩウエハにおいても、この技術は、例えば埋め込み型ＤＲＡＭ（ｅ−ＤＲＡＭ）トレンチのような埋め込み酸化物の下にまで延びる構造を有するＳＯＩ回路に対して有効ではない。
この問題を解決するための他の周知の技術は、ダブル埋め込み酸化物層（ダブル−ＢＯＸ）構造を利用する。しかしながら、この技術は、製造コストを著しく増大する。更に、単一の酸化物層構造を用いる解決法と同様に、ダブル−ＢＯＸ技術は、基板を他のウエハから保護することを必要とする。このような保護が必要な理由は、ＳＯＩウエハはエッチング停止層として働くけれども、これは、異なる基板相互間の選択性を与えないからである。
この問題を解決するための更に他の技術は、エッチング停止層を使用せずに、盲目的に薄くすることを行う。しかしながら、この技術は、ウエハを迅速に薄くすることができず、そして均一性の点で問題を生じる。更に、高密度の３Ｄビアを必要とする集積回路に対して、この技術は、銅により充填され得ない高い縦横比のビアを使用させる。これの代わりに、タングステンがビアに使用されなければならないが、タングステンは銅よりも３倍抵抗率が高い。
３Ｄ集積回路デバイスの製造において生じた他の問題は、多層積層体（スタック）を形成するように３つ以上の層を積み重ねると、歩留まりが減少することである。この問題を解決しようとする１つの技術は、複数の層を接着により一時的なハンドル・ウエハに積層することである。しかしながら、このような一時的なハンドル・ウエハ（例えば、ガラス・ウエハ）を使用すると、層相互間の重ね合わせの位置合わせを阻害する重ね合わせの歪みを生じる。即ち、この技術は、後続のリソグラフィック・ステップにおける高精度の光学的位置合わせを不可能にする。高精度の光学的位置合わせができないと、ビア密度が低下し、そして高い浮遊キャパシタンスを伴う大型のパッド（キャプチャ・パッド）が使用されなければならない。更に、このような一時的なハンドル・ウエハを得るように接着することは、ウエハが積層される過程で融通性を与えない。
この問題を解決するための他の技術は、単純にウエハを直接フェイス・ツー・フェイス接合することである。しかしながら、このような直接フェイス・ツー・フェイス接合は、底部のウエハ（通常、ロジック・ウエハ）が積層プロセスに亘ってハンドル・ウエハとして使用されなければならないので問題である。この方法は、２層積層体の製造においては受け入れられるが、多層（即ち、３層以上）積層体の場合には、ロジック・ウエハが多くのボンディング・ステップ及び薄くするステップを通されることを意味する。このことは、積層体中で最も高価なウエハであるロジック・ウエハを含む集積回路全体に大きな故障を生じそして使用不能になる可能性を増大する。
本発明の１つの実施例は、３Ｄ集積回路構造を製造する方法を提供する。この方法に従うと、第１配線層及びスルー・シリコン・ビアを含むインターフェース・ウエハが準備される。能動回路を含む第１の能動回路層ウエハが準備され、そして第１の能動回路層ウエハはインターフェース・ウエハにフェイス・ダウン・ボンディングされる。次いで、第１の能動回路層ウエハの第１部分が除去され、その結果第１の能動回路層ウエハの第２部分はインターフェース・ウエハに取り付けられたままである。第２配線層を含むベース・ウエハが準備され、そして積層構造がベース・ウエハにフェイス・ダウン・ボンディングされる。この積層構造は、インターフェース・ウエハ及び第１の能動回路層ウエハの第２部分を含む。次に、インターフェース・ウエハは、インターフェース層を形成するように薄くされ、そして、インターフェース層に接続用金属が形成される。接続用金属は、インターフェース層のスルー・シリコン・ビアを介して第１配線層に結合される。
本発明の他の実施例は、３Ｄ集積回路構造を製造するための方法を実行する命令を含むプログラムでエンコードされた実体性のあるコンピュータ読み取り可能媒体を提供する。
本発明の他の目的、特徴及び利点は、以下の詳細な説明により明らかになるであろう。本発明の良好な実施例を説明する詳細な説明及び特定な例は説明のためのものであり、本発明の精神から逸脱することなく種々な変形及び修正が可能である。
本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスの断面図である。 本発明の１つの実施例に従うロジック層−能動回路層−インターフェース層の積層構造を有する３Ｄ集積回路構造を示す図である。 本発明の１つの実施例に従う全ての層がＳＯＩウエハである３Ｄ集積回路構造を示す図である。 本発明の１つの実施例に従積層構造のインターフェース層に回路素子を有する３Ｄ集積回路構造を示す図である。 半導体の設計、製造又はテストあるいはこれらにおいて使用される設計プロセスの流れ図である。
本発明の好適な実施例について図面を参照して以下に説明する。
本発明の実施例は、３次元（３Ｄ）集積回路デバイスの製造の間、インターフェース・ウエハを永久的なキャリアとして使用する。１つの例示的な実施例において、インターフェース・ウエハは、ベース・ウエハを除く全ての層のためのキャリアとして層の積層の間使用される。かくして、一時的ハンドル・ウエハに層をボンディングする必要はない。複数の層が積層されそしてベース・ウエハに取り付けられた後、このキャリア（即ち、インターフェース・ウエハ）は破棄されず、この代わりに、３Ｄ集積回路デバイスの積み重ねられた層及びパッケージの間のインターフェースとして永久的に留まる。例えば、この例示的な実施例において、インターフェース・ウエハは、パッケージと同じピッチのスルー・シリコン・ビア及びスタックの底部の層とインターフェースするために線を引き回す分配配線を有する。かくして、本発明は、一時的なハンドル・ウエハを使用して層の積層体を形成する時に生じる問題を解決する。
図１乃至図１１は、本発明の１つの実施例に従う３次元集積回路デバイスを製造するプロセスを示す。図１に示されているように、プロセスは、完成した集積回路内のパッケージ及び積層された能動回路層の間のインターフェースとなるインターフェース・ウエハ１００から出発する。具体的に説明すると、インターフェース・ウエハ１００の露出表面は、完成した集積回路のＣ４（コントロールド・コラプス・チップ接続）ハンダ・バンプを坦持する。これらのＣ４（又はフリップ・チップ）ハンダ・バンプは、集積回路をパッケージ（例えば、樹脂又はセラミック・モジュール）に取り付けるために使用される。インターフェース・ウエハ１００は、後続の基板除去ステップで使用されるエッチング剤に溶解しない材料（即ち、Ｐ−層に対してＰ＋層を選択的にエッチングするエッチング剤に溶解しない材料）で作られた基板である。
この実施例において、インターフェース・ウエハは、Ｐ＋基板で形成されないので、これは、積層体の能動回路層のウエハの基板を除去するエッチング剤に影響されない。インターフェース・ウエハ１００は、パッケージと同じピッチのスルー・シリコン・ビア１０２を有するシリコン基板である。この実施例において、インターフェース・ウエハのビアの深さ及び寸法は、他のウエハのビアの深さ及び寸法と異なる。更に、この実施例において、スルー・シリコン・ビアは、タングステン金属で充填されている。更に他の実施例において、スルー・シリコン・ビアは、例えば銅のような他の金属で充填される。インターフェース・ウエハ１００のスルー・シリコン・ビアは、積層体の他の層のスルー・シリコン・ビアと同じ材料で作られる必要はない。又、インターフェース・ウエハ１００は、集積回路の積み重ねられた層へ信号及び電力を分配する配線層１０４を有する。この実施例において、インターフェース・ウエハ１００は、赤外線放射を透過させる。
更に、第１の能動回路層ウエハ２００が準備される。第１の能動回路層ウエハ２００は、Ｐ−上部能動回路層２０４を有するＰ＋ウエハ２０２であるＰ＋／Ｐ−シリコン基板で形成される。この実施例において、Ｐ−上部能動回路層２０４は、Ｐ＋ウエハ上にエピタキシャル成長され、そして約５ミクロン及び２０ミクロンの間の厚さを有する。更に、この実施例では、Ｐ＋ウエハは、約１×１０１８ｃｍ−３乃至３×１０２０ｃｍ−３の範囲のドーピング濃度を有する硼素がドープされたウエハであり、そしてＰ−エピタキシャル層は、約１×１０１８ｃｍ−３よりも少ないドーピング濃度を有する。更に他の実施例では、Ｐ−エピタキシャル層は、意図的にドープされず、又は約１×１０１８ｃｍ−３よりも少ない濃度でドープされたＮ型である。
スルー・シリコン・ビア２０６は、Ｐ＋ウエハ２０２の近傍で終端するようにＰ−上部能動回路層２０４内にエッチングされる。更に他の実施例において、ビア２０６は、Ｐ＋ウエハ２０２の表面を通過する。この実施例において、スルー・シリコン・ビアは銅で充填される。更に他の実施例において、スルー・シリコン・ビアは他の金属で充填される。能動回路（即ち、例えばトランジスタのような能動コンポーネント）及び１つ以上の配線レベル２０８が、第１の能動回路層ウエハ２００の上面に形成される。
次に、図２に示されているように、第１の能動回路層ウエハ２００は、インターフェース・ウエハ１００に対してフェイス・ダウンで位置合わせされる。２つのシリコン・ウエハを使用するこのフェイス・ツー・フェイス位置合わせは、ウエハの一方が一時的なハンドル・ウエハ（例えばガラス）を利用する場合に比べて高い精度の位置合わせを可能にする。第１の能動回路層ウエハ２００は、インターフェース・ウエハ１００に接着され、その結果インターフェース・ウエハは第１の能動回路層ウエハに対する永久的キャリアとして機能する。この実施例において、銅−銅又は銅−銅及び接着剤ボンディング（例えば、ポリマー接着剤を使用する）の組み合わせが利用される。更に他の実施例において、他の金属（例えば銅合金又はニッケル−金合金）が利用される。
次いで、図３に示されているように、第１の回路層ウエハ２００のＰ＋層２０２が選択的に除去される。この実施例において、一連の非選択的な基板を薄くするプロセス（例えば、ウエハの荒削り及び研磨）が最初に行われ、次いで、Ｐ−層２０４に対して残りのＰ＋層２０２を選択的に除去するために、湿式化学エッチングが利用される。第１の能動回路層ウエハ２００のＰ＋層２０２の最終的な除去は、例えばＨＮＡ（弗化水素酸／硝酸／酢酸）のような選択的なエッチング剤を使用して行われる。インターフェース・ウエハ１００のバルクは、この選択的エッチング剤中で溶解しないので、このプロセスは外からの影響を非常に受けにくい。更に追加すると、この実施例において、インターフェース・ウエハ１００は、赤外線（ＩＲ）位置合わせを行うために、軽くドープされたＮ−又はＰ−シリコンで作られる。又、他の実施例において、インターフェース・ウエハ１００はＰ＋シリコン基板である。
このＰ＋層の選択的な除去は、残存するＰ−エピタキシャル層２０４、能動回路１０４，配線レベル２０８，又はインターフェース・ウエハ１００に殆ど影響しない。かくして、Ｐ＋／Ｐ−基板の使用は、Ｐ＋層を選択的に除去することを可能とし、その結果ウエハは、Ｐ−層の厚さまで制御可能に薄くされ、それは、非常に薄く（例えば約５−２０ミクロン）されることができる。
次に、この実施例においては、Ｐ−層２０４のビア２０６の上部を露出するために、エッチ・バック（例えば反応性イオン・エッチングを使用して）が行われる。ビア２０６がＰ＋層２０２まで到達している他の実施例においては、このようなエッチングは必要でない。その理由は、ビアの上部は、Ｐ＋層の選択的な除去の後に既に露出されているからである。図４に示すように、絶縁層及び後工程（ＢＥＯＬ）で形成されビア２０６に結合された１つ以上の金属層を有する配線層２１０が、Ｐ−層２０４の背面に形成される。この実施例では、配線層２１０の各金属層は、誘電体層を付着し、この誘電体層を選択的にエッチングし、そしてエッチングされた領域に金属を付着することにより形成される。
これらのステップは、インターフェース・ウエハ１００上に多層積層体を形成するために任意の回数だけ繰り返され、そしてインターフェース・ウエハは、この積層体のための永久的なキャリアとして働く。例えば、図示の実施例では、これらのステップは第２の能動回路層を形成するために、もう一度繰り返される。更に具体的に説明すると、第２の能動回路層ウエハ３００が図５に示されているように準備される。又、第２の能動回路層ウエハ３００は、Ｐ−上部能動回路層３０４を有するＰ＋ウエハ３０２であるＰ＋／Ｐ−シリコン基板で形成される。この実施例においては、Ｐ−上部能動回路層３０４は、エピタキシャル成長され、そして約５ミクロン及び２０ミクロンの間の厚さを有する。スルー・シリコン・ビア３０６がＰ＋ウエハ３０２の近傍までＰ−上部能動回路層３０４にエッチングされ、そして能動回路及び１つ以上の配線レベル３０８が、この第２の能動回路層ウエハ３００の上面に形成される。
次に、図６に示されているように、第２の能動回路層ウエハ３００は、インターフェース・ウエハ１００に取り付けられている第１のＰ−層２０４の配線層２１０に対してフェイス・ダウンで位置合わせされる。２つのシリコン・ウエハを使用するこのフェイス・ツー・フェイス位置合わせは、ウエハの一方が一時的ハンドル・ウエハ（例えばガラス）である場合に比べて、より高い精度の位置合わせを可能にする。第２の能動回路層ウエハ３００は、銅−銅又は銅−銅及び接着剤ボンディングの組み合わせを使用して配線層２１０に接着され、その結果インターフェース・ウエハは、第１及び第２の能動回路層に対する永久的キャリアとして機能する。他の実施例において、他の金属（例えば銅合金又はニッケル−金合金）が利用される。
次いで、第２の能動回路層ウエハ３００のＰ＋層３０２が、図７に示されているように選択的に除去される。この実施例においては、一連の非選択的な基板を薄くするプロセス（例えば、ウエハ荒削り及び研磨）が最初に利用され、次いで、第２の能動回路層ウエハ３００のＰ−層３０４に対して第２の能動回路層ウエハ３００の残りのＰ＋層３０２を選択的に除去するために湿式化学エッチングが利用される。この第２の能動回路層ウエハ３００のＰ＋層３０２の選択的除去は、残存しているＰ−層２０４及び３０４，能動回路及び配線レベル１０４，２０８，２１０及び３０８，又はインターフェース・ウエハ１００に殆ど影響を与えない。かくして、インターフェース・ウエハ１００は、多層積層体を形成するために使用される全ての能動回路層ウエハのＰ＋層を除去するために行われる複数回の基板除去エッチングによる影響を受けにくい。
次いで、第２のＰ−層３０４のビア３０６の上部を露出するためにエッチ・バックが行われる。絶縁層及びビア３０６に結合された１つ以上のＢＥＯＬ金属層を有する配線層３１０が、図８に示されているように第２のＰ−層３０４の背面に形成される。
このようにして、能動回路層の積層体のための永久的キャリアとして機能するインターフェース・ウエハに所望の数の能動回路層が接着された後に、この結果的な構造は、図９に示されているようにベース・ウエハ８００に取り付けられる。この実施例のベース・ウエハ８００は、バルク・シリコン又はＳＯＩで作られ、そしてこれの上面には、絶縁層及び１つ以上のＢＥＯＬ金属層を有する配線層８０８が設けられている。この実施例において、ベース・ウエハ８００は、スルー・シリコン・ビアを有しない。幾つかの実施例において、ベース・ウエハは、能動回路（例えばトランジスタ）または受動回路素子（例えば抵抗及びキャパシタ）あるいはその両方を含む。インターフェース・ウエハ１００がこの積層体の永久的キャリアとして機能することにより、インターフェース・ウエハ及びこれに取り付けられた能動回路層の積層体は、ベース・ウエハに対してフェイス・ダウンで位置合わせされる。かくして、この実施例では能動回路層は２回ひっくり返されるので、インターフェース・ウエハ１００に以前に積層された能動回路層の全ては、図９の矢印により示されているようにベース・ウエハ８００に対してフェイス・アップされている。
次いで、多層積層体の上部配線層３１０が、ベース・ウエハ８００に接続される。この実施例においては、銅−銅又は銅−銅及び接着剤（例えばポリマー接着剤）の組み合わせが利用される。他の実施例においては、他の金属（例えば銅合金又はニッケル−金合金）が利用される。次いで、永久的キャリア（即ちインターフェース・ウエハ）が、３Ｄ集積回路デバイスの積層体及びパッケージの間のインターフェースとして残るために処理される。更に具体的にいうと、インターフェース・ウエハの厚さが薄くされる。この実施例においては、この薄くする処理は、２つのステップで行われる。最初に、インターフェース・ウエハ１００のビア１０２の上までこのインターフェース・ウエハを薄くするために、荒削り及び研磨の組み合わせが行われる。次に、インターフェース・ウエハ１００は、図１０に示されているように、ビア１０２の上部が露出されているインターフェース層１０１を形成するために、ドライ・エッチング（例えば反応性イオン・エッチングを使用する）により更に薄くされる。次いで、裏側の誘電体層８２０が、インターフェース層１０１の裏側に付着される。
図１１に示されているように、次いで裏側の誘電体層８２０に対して研磨又はエッチングあるいはその両方が行われ、そしてコンタクト金属８２２が、インターフェース層１０１のビア１０２に付着される。この実施例においては、単純なボール形成金属が、Ｃ４ハンダ・バンプの付着を行わせるようにビアの上に付着される。他の実施例においては、更に複雑な誘電体及び金属層が形成される。次いで、３Ｄ集積回路構造を完成するために、Ｃ４ハンダ・バンプ８２５が、コンタクト金属８２２の上に付着される。この実施例において、Ｃ４ハンダ・バンプの直径は、１００μｍのオーダでありそしてピッチは２００μｍ以下である。次いで、これらのＣ４（フリップ・チップ）ハンダ・バンプは、この集積回路をパッケージ（例えば樹脂又はセラミック・モジュール）に接続するのに使用される。
上述の例示的なプロセスは本発明の原理を示すためのものである。インターフェース・ウエハ上に積層される層の数、型及び順番を単純に変更することにより、異なる多くの３Ｄ集積回路構造が製造されることができる。例えば、例示したプロセスは、１＋２＋１積層体（１つのベース・ウエハ、２つの能動回路層及び１つのインターフェース層）を製造したけれども、１＋Ｎ＋１積層体が、上述のように能動回路層の積層プロセスをＮ回単純に繰り返すことにより製造されることができる。１＋Ｎ＋１積層構造の場合には、追加の能動回路層（それぞれは層２１０，２０４及び２０８により形成されるものと同じである）は、例えば図１２に示すように、図１１の構造の第１の能動回路層の層２１０と最後（Ｎｔｈ）の能動回路銅の層３０８との間に積層される。
同様に、１＋１＋１の積層を有する構造は、能動回路層の積層プロセスを１回だけ行うことにより形成されることができる。１＋１＋１の積層構造においては、第２の能動回路層（層３１０，３０４及び３０８により形成される層）は、図１１の構造において存在しない。かくして、ベース・ウエハの上部に複数の能動回路層を積層する本発明のプロセスは、ベース・ウエハの上に唯１つの能動回路層を積層するように一貫的に使用されることができる。
更に他の実施例において、論理ウエハ（即ち論理回路を備えるウエハ）が、ベース・ウエハとして使用される（即ちベース・ウエハは論理回路を含む）。例えば、図１２は、本発明の１つの実施例に従う、論理ウエハ−能動回路層−インターフェース層の積層構造を有する３Ｄ集積回路構造を示す。この例示的な実施例においては、論理ウエハの上面に積層されているメモリ層であるＮ個の能動回路層の上部にインターフェース層が積層されている。メモリ層は、例えばＳＲＡＭメモリ、ｅ−ＤＲＡＭメモリ又はこれら２つの組み合わせのような任意の型のメモリである。論理ウエハは、例えばメモリ・コントローラ又はプロセス・コアのようなコントロール回路又は論理回路あるいはその両方を含む。他の実施例において、インターフェース層及び唯１つの能動回路層（例えばメモリ層）が論理ウエハの上部に積層される。
更に、上述のプロセスで使用された１つ以上のウエハを、シリコン・オン・インシュレータ（ＳＯＩ）ウエハとすることができる。例えば、図１３は、本発明の１つの実施例に従って全ての層がＳＯＩウエハ上に形成される３Ｄ集積回路構造を示す。他の実施例においては、（図１３のように）ベース・ウエハがＳＯＩ基板であり、一方能動回路層及びインターフェース層のためのウエハは図１２のようにバルク・シリコン・ウエハである。更に他の実施例においては、（図１３のように）ベース・ウエハはＳＯＩ基板であり、能動回路層のためのウエハは、ＳＯＩウエハ（図１３のように）及びバルク・シリコン・ウエハ（図１２のように）の両方を含み、そしてインターフェース層のためのウエハはＳＯＩ又はバルク・シリコン・ウエハである。
図１４は、本発明の１つの実施例に従う、積層構造のインターフェース層内に回路素子を有する３Ｄ集積回路構造を示す。この実施例においては、インターフェース層は、これに能動回路又は受動回路あるいはその両方が設けられていることにより、追加の機能を行う。例えば、インターフェース層は、電圧グリッドを安定化するために減結合キャパシタ層を含むことができる。これの代わりに又はこれに追加して、インターフェース層は、減結合キャパシタのような受動回路素子及び能動トランジスタにより形成される電圧調整回路を含むことができる。
従って、本発明の種々な実施例は、３次元（３Ｄ）集積回路デバイスの製造の間永久的キャリアとしてインターフェース・ウエハを使用する。インターフェース・ウエハは、層の積層の間、積層体の全ての層に対するキャリアとして使用され、従って、一時的なハンドル・ウエハは必要でない。このキャリア（即ちインターフェース・ウエハ）は、３Ｄ集積回路デバイスの積層された層及びパッケージの間のインターフェースとして永久的に留まる。かくして、本発明は、一時的なハンドル・ウエハを使用して３Ｄ集積回路の層の積層体を形成する時に生じる問題を解決する。更に、この永久的キャリア技術は、例えば２つの能動層を有する積層体及び多層積層体のような異なる型の積層体に容易に適用されることができる。
上述の本発明の実施例は、本発明の原理を説明するためのものである。これらのデバイス製造プロセスは従来の半導体製造方法と互換性があり、かくして種々な変更及び修正がなし得ることは当業者において明らかである。このような全ての変更は、本発明の範囲内にある。例えば既に説明した種々な層の厚さ、材料の型、付着技術等に限定されない。
更に、本発明の例の特徴の幾つかは、他の特徴を使用せずに有利に使用されることができる。従って、上述の説明は、本発明の原理、技術、例及び例示的な実施例を単に示すものであってこれに限定されない。
これらの実施例は、本発明の革新的技術多くの有利な使用例に過ぎない。一般的に、本明細書における説明は、本発明を限定するものではない。
上述の回路は、集積回路チップのデザイン（設計）の一部である。チップ・デザインは、グラフィック・コンピュータ・プログラミング・ランゲージにおいて生成され、そしてコンピュータ記憶媒体（例えば、ディスク、テープ、物理的ハード・ドライブ、又はストレージ・アクセス・メットワークにおけるような仮想ハード・ドライブ）に記憶される。もしも設計者がチップ又はチップを製造するのに使用されるフォトリソグラフィック・マスクを製造しないならば、設計者は、結果的なデザインを物理的手段（例えば、このデザインを記憶している記憶媒体のコピーを与えることにより）又は電子的に（例えばインターネットを介して）直接的又は間接的にこのようなエンティティに転送する。次いで、記憶されているデザインは、フォトリソグラフィック・マスクの製造のための適切なフォーマット（例えばＧＤＳＩＩ）に変換され、そしてマスクは代表的には、ウエハ上に形成されるべきチップ・デザインのコピーを複数含む。フォトリソグラフィック・マスクは、エッチングされるべきまたは他の処理が行われるべきウエハ（又はこれの上にある層）上の領域を限定するのに使用される。
上述の方法は、集積回路チップの製造に使用される。製造された集積回路チップは、製造者によりロウ・ウエハ（即ち、まだパッケージされていない多数のチップを含むシングル・ウエハとして）の形でベア・チップとして、又はパッケージされた形で販売されることができる。後者の場合、チップは、シングル・チップ・パッケージ（例えばマザー・ボードまたは他の高レベルのキャリアに取り付けられるリードを備えたプラスチック・キャリア）に、又はマルチチップ・パッケージ（例えば片面若しくは両面の相互接続又は埋め込み型相互接続を有するセラミック・キャリア）にマウントされる。いずれの場合においても、チップは、（ａ）例えばマザー・ボードのような中間製品又は（ｂ）最終製品の一部として、他のチップ、個別回路素子または他の信号処理デバイスあるいはこれらと共に集積される。最終製品は、玩具及び他の低価格製品から表示装置、キーボードまたは他の入力デバイス及び中央プロセッサを有する最新型コンピュータ製品に亘る、集積回路チップを含む任意の製品である。
図１５は、例えば半導体ＩＣのロジック設計、シミュレーション、テスト、レイアウト及び製造において使用される例示的設計の流れ９００のブロック図を示す。設計の流れ９００は、設計構造の論理的または他の機能的に等価な表現物又は図１乃至図１４に示したデバイスあるいはその両方を発生するために設計構造又はデバイスを処理するプロセス及びメカニズムを含む。設計の流れ９００により処理又は発生される設計構造は、データ及び命令を含むようにコンピュータ読み取り可能な伝達又は記憶媒体上で解読されることができ、これらデータ及び命令は、データ処理システムにおいて実行又は処理されるときに、ハードウエア・コンポーネント、回路、デバイス又はシステムの論理的、構造的、機械的又は機能的に等価な表現物を発生する。設計の流れ９００は、設計されつつある表現物の型に依存して変化する。例えば、特定用途向けＩＣ（ＡＳＩＣ）を組み立てるための設計の流れ９００は、標準コンポーネントを設計する設計の流れ９００，又は設計を、例えばプログラム可能なゲート・アレイ（ＰＧＡ）又はＡｌｔｅｒａ（Ｒ）社又はＸｉｌｉｎｘ（Ｒ）社によるフィールド・プログラム可能なゲート・アレイ（ＦＰＧＡ）のようなプログラム可能アレイに渡すための設計の流れ９００とは異なる。
図１５は、設計プロセス９１０により処理されることが望ましい入力設計構造９２０を含むこのような複数の設計構造を示す。設計構造９２０は、ハードウエア・デバイスの論理的に等価な機能表現物を発生するために設計プロセス９１０により発生されそして処理される論理シミュレーション設計構造でもよい。これの代わりに、設計構造９２０は、設計プロセス９１０により処理されるときにハードウエア・デバイスの物理的構造の機能的表現物を発生するデータ又はプログラム命令あるいはその両方からなる。機能的特徴又は構造的設計特徴あるいはその両方を表すかにかかわらず、設計構造９２０は、例えばコア・デベロッパ／デザイナによりインプリメントされるような電気ＣＡＤ（ＥＣＡＤ）を使用して発生され得る。コンピュータ読み取り可能なデータ転送、ゲート・アレイ又は記憶媒体上でエンコードされると、設計構造９２０は、図１乃至図１４に示したような電子コンポーネント、回路、電子又は論理モジュール、装置、デバイス又はシステムをシミュレート又は機能的に表すために、設計プロセス９１０内の１つ以上のハードウエアまたはソフトウエア・モジュールあるいはその両方によりアクセス及び処理される。従って、設計構造９２０は、デザイン又はシミュレーション・データ処理システムにより処理されたときにハードウエア論理設計の回路または他のレベルを機能的にシミュレートし又は表現する、人間又はコンピュータ読み取り可能なソース・コード、コンパイルされた構造及びコンピュータ実行可能なコード構造を含むファイルまたは他のデータ構造からなる。このようなデータ構造は、例えばＶｅｒｉｌｏｇ及びＶＨＤＬのような低レベルのＨＤＬデザイン言語又は例えばＣ又はＣ＋＋のような高レベルのデザイン言語あるいはその両方に順応し又はコンパチブルなハードウエア記述言語（ＨＤＬ）又は他のデータ構造を含むことができる。
設計プロセス９１０は、設計構造９２０のようなデータ構造を含むネットリスト９８０を発生するために、図１乃至図１４に示されているコンポーネント、回路、デバイス又は論理構造の機能的に等価な設計／シミュレーションを合成、翻訳または他の処理を行うためのハードウエアまたはソフトウエア・モジュールと協働する。ネットリスト９８０は、集積回路設計の他の素子及び回路への接続を記述するワイヤ、個別コンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モジュール等のリストを表す例えばコンパイルされたまたは他の処理をされたデータ構造を含む。ネットリスト９８０は、このネットリスト９８０がデバイスに対する設計仕様及びパラメータに依存して１回以上再組み立てされる繰り返しプロセスを使用して組み立てられる。本明細書で説明した他の設計構造の型のように、ネットリスト９８０は、コンピュータ読み取り可能なデータ記憶媒体に記録され又はプログラム可能なゲート・アレイにプログラムされる。媒体は、例えば磁気又は光学的ディスク・ドライブ、プログラム可能なゲート・アレイ、コンパクト・フラッシュ・メモリまたは他のフラッシュ・メモリのような不揮発性記憶媒体でもよい。更に、媒体は、データ・パケットがインターネットまたは他のネットワーク対応手段を介して転送されそして直ちに記憶されるシステム又はキャッシュ・メモリ、バッファ・スペース又は電気的若しくは光学的に伝導性のデバイス及び材料でもよい。
設計プロセス９１０は、ネットリスト９８０を含む種々な入力データ構造の型を処理するためのハードウエア及びソフトウエア・モジュールを含む。このようなデータ構造の型は、例えばライブラリィ・エレメント９３０内に駐在し、そして所定の製造技術（例えば、異なる技術ノード３２ｎｍ、４５ｎｍ、９０ｎｍ等）に対する１組の一般的に使用されるモデル、レイアウトを含む素子、回路、デバイス及びシンボリック記号を含む。デー構造の型は更に、設計仕様９４０，特性データ９５０，検証データ９６０，設計ルール９７０並びに入力テスト・パターン、出力テスト・パターン及び他のテスト情報を含むテスト・データ・ファイル９８５を含む。設計プロセス９１０は又、例えば型作り、モールド及びダイ・プレス・フォーミング等の動作のためのストレス分析、熱分析、機械的イベント・シミュレーション、プロセス・シミュレーションのような標準的な機械的設計プロセスを含む。機械設計の分野の当業者は、本発明の精神から逸脱することなく、設計プロセス９１０で使用される機械的設計ツール及び適用の範囲を理解するであろう。設計プロセス９１０は又、タイミング分析、検証、設計ルール・チェック、配置及びルート動作等のような標準の回路設計プロセスのためのモジュールを含むことができる。
設計プロセス９１０は、示された支持データ構造の幾つか又は全て及び任意の追加の機械的設計又はデータ（もしも適用できるならば）と共に設計構造９２０を処理して、第２の設計構造９９０を発生するために例えばＨＤＬコンパイラ及びシミュレーション・モデル・ビルト・ツールのような、論理的及び物理的設計ツールを使用しそしてこれらと協働する。設計構造９９０は、機械的デバイス及び構造のデータの交換のために使用されるデータ・フォーマットで（例えばＩＧＥＳ，ＤＸＦ，Ｐａｒａｓｏｌｉｄ，ＸＴ，ＪＴ，ＤＲＧに記憶される情報、又はこのような機械的設計構造を記憶し若しくはレンダリングするための適切なフォーマット）記憶媒体又はプログラム可能ゲート・アレイに駐在する。設計構造９２０と同様に、設計構造９９０は、転送又はデータ記憶媒体上に駐在し、そしてＥＣＡＤシステムにより処理されるときに、図１乃至図１４に示されている本発明の１つ以上の実施例の論理フォームまたは他の機能的に等価なフォームを発生する１つ以上のファイル、データ構造または他のコンピュータ・エンコーデッド・データ又は命令を含む。１つの実施例において、設計構造９９０は、図１乃至図１４に示されているデバイスを機能的にシミュレートするコンパイルされた実行可能なＨＤＬシミュレーション・モデルを含む。
又、設計構造９９０は、集積回路のレイアウト・データ又はシンボリック・データ・フォーマットあるいはその両方（例えばＧＤＳＩＩ（ＧＤＳ２），ＧＬ１，ＯＡＳＩＳ，マップ・ファイル、又はこのような設計データ構造を記憶するための他の適切なフォーマット）の交換のために使用されるデータ・フォーマットを使用できる。設計構造９９０は、図１乃至図１４に示されそして上に説明したデバイス又は構造を形成するために製造者または他のデザイナ／開発者により要求される例えば、シンボリック・データ、マップ・ファイル、テスト・データ・ファイル、設計コンテント・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、ビア、形状、製造ラインを通してルーティンするためのデータ及び任意の他のデータのような、情報を含むことができる。次いで、設計構造９９０はステージ９９５に進み、ここで例えば設計構造９９０は、テープ・アウトされ、製造ラインにリリースされ、マスク・ハウスにリリースされ、他のデザイン・ハウスにリリースされ、カストマに送り返される。
１００ インターフェース・ウエハ
１０２ スルー・シリコン・ビア
１０４ 配線層
２００ 第１の能動回路層ウエハ
２０２ Ｐ＋ウエハ
２０４ Ｐ−上部能動回路層
２０６ スルー・シリコン・ビア
２０８ 配線レベル
３００ 第２の能動回路層ウエハ
３０２ Ｐ＋ウエハ
３０４ Ｐ−上部能動回路層
３０６ スルー・シリコン・ビア
３０８ 配線レベル
８００ ベース・ウエハ
８０８ 配線層
８２０ 誘電体層
８２２ コンタクト金属
８２５ Ｃ４ハンダ・バンプ
９１０ 設計プロセス
９２０ 入力設計構造
９３０ ライブラリィ・エレメント
９４０ 設計仕様
９５０ 特性データ
９６０ 検証データ
９７０ 設計ルール
９８０ ネットリスト
９８５ テスト・データ・ファイル
９９０ 設計構造
９９５ ステージ

Claims (12)

  1. 第１配線層及びスルー・シリコン・ビアを含むインターフェース・ウエハを準備するステップと、
    能動回路及びスルー・シリコン・ビアを含む第１の能動回路層ウエハを準備するステップと、
    前記第１の能動回路層ウエハを前記インターフェース・ウエハにフェイス・ダウン・ボンディングするステップと、
    前記第１の能動回路層ウエハを前記インターフェース・ウエハにフェイス・ダウン・ボンディングした後に、前記第１の能動回路層ウエハの第２部分が前記インターフェース・ウエハに取り付けられたままになるように、前記第１の能動回路層ウエハの第１部分を除去するステップと、
    前記第１の能動回路層ウエハの第１部分を除去した後に、前記第１の能動回路層ウエハの前記第２部分上に第２配線層を形成するステップと、
    能動回路を含む第２の能動回路層ウエハを準備するステップと、
    前記第２の能動回路層ウエハを前記第２配線層にフェイス・ダウン・ボンディングするステップと、
    前記第２の能動回路層ウエハを前記第２配線層にフェイス・ダウン・ボンディングした後に、前記第２の能動回路層ウエハの第２部分が前記第２配線層に取り付けられたままになるように、前記第２の能動回路層ウエハの第１部分を除去するステップと、
    前記第２の能動回路層ウエハの第１部分を除去した後に、前記第２の能動回路層ウエハの前記第２部分上に第３配線層を形成するステップと、
    第４配線層を含むベース・ウエハを準備するステップと、
    前記第３配線層を前記ベース・ウエハにフェイス・ダウン・ボンディングするステップと、
    前記第３配線層を前記ベース・ウエハにフェイス・ダウン・ボンディングした後に、前記インターフェース・ウエハを薄くしてインターフェース層を形成し、そして前記インターフェース層上にハンダ・バンプを構成する金属を形成するステップであって、前記ハンダ・バンプは前記インターフェース層の前記スルー・シリコン・ビアを介して前記第１配線層に結合されている前記ステップと、
    前記ハンダ・バンプをパッケージにボンディングするステップを含む、３次元集積回路の製造方法。
  2. 第１配線層及びスルー・シリコン・ビアを含むインターフェース・ウエハを準備するステップと、
    能動回路を含む第１の能動回路層ウエハを準備するステップと、
    前記第１の能動回路層ウエハを前記インターフェース・ウエハにフェイス・ダウン・ボンディングするステップと、
    前記第１の能動回路層ウエハをボンディングした後に、前記第１の能動回路層ウエハの第２部分が前記インターフェース・ウエハに取り付けられたままになるように、前記第１の能動回路層ウエハの第１部分を除去するステップと、
    第２配線層を含むベース・ウエハを準備するステップと、
    前記インターフェース・ウエハ及び前記第１の能動回路層ウエハの前記第２部分を含む積層構造を前記ベース・ウエハにフェイス・ダウン・ボンディングするステップと、
    前記積層構造をボンディングした後に、前記インターフェース・ウエハを薄くしてインターフェース層を形成し、そして前記インターフェース層上に金属を形成するステップであって、前記金属は前記インターフェース層の前記スルー・シリコン・ビアを介して前記第１配線層に結合されている前記ステップとを含む、３次元集積回路構造の製造方法。
  3. 能動回路を含む他の能動回路層ウエハを準備するステップと、
    前記他の能動回路層ウエハを前記第１の能動回路層ウエハの前記第２部分にフェイス・ダウン・ボンディングするステップと、
    前記他の能動回路層ウエハをボンディングした後に、前記他の能動回路層ウエハの第２部分が前記第１の能動回路層ウエハの前記第２部分に取り付けられたままになるように、前記他の能動回路層ウエハの第１部分を除去するステップとを含み、
    前記ベース・ウエハにフェイス・ダウン・ボンディングされた前記積層構造は、前記他の能動回路層ウエハの前記第２部分を含む、請求項２に記載の方法。
  4. 前記他の能動回路層ウエハを準備するステップと、前記他の能動回路層ウエハをボンディングするステップと、前記他の能動回路層ウエハの第１部分を除去するステップとをＮ回繰り返すステップとを含み、
    前記ベース・ウエハにフェイス・ダウン・ボンディングされる積層構造は、Ｎ個の他の能動回路層ウエハの第２部分を含む、請求項３に記載の方法。
  5. 前記他の能動回路層ウエハの第１部分を除去した後に、前記他の能動回路層ウエハの第２部分上に他の配線層を形成するステップと、
    更に他の能動回路層ウエハを準備するステップと、前記更に他の能動回路層ウエハをボンディングするステップと、前記更に他の能動回路層ウエハの第１部分を除去するステップと、更に他の配線層を形成するステップとをＮ回繰り返すステップとを含み、
    前記積層構造を前記ベース・ウエハにフェイス・ダウン・ボンディングするステップにおいて、Ｎ番目の能動回路層ウエハの第２部分上の配線層が前記ベース・ウエハにフェイス・ダウン・ボンディングされる、請求項３に記載の方法。
  6. 前記第１の能動回路層ウエハの前記第１部分を除去した後に、前記第１の能動回路層ウエハの前記第２部分上に第３配線層を形成するステップと、
    前記他の能動回路層ウエハの第１部分を除去した後に、前記他の能動回路層ウエハの第２部分上に第４配線層を形成するステップとを含み、
    前記他の能動回路層ウエハのボンディングするステップにおいて、前記他の能動回路層ウエハが前記第３配線層にフェイス・ダウン・ボンディングされ、
    前記積層構造をボンディングするステップにおいて、前記第４配線層が前記ベース・ウエハにフェイス・ダウン・ボンディングされる、請求項３に記載の方法。
  7. 前記第１の能動回路層ウエハの前記第１部分を除去した後に、前記第１の能動回路層ウエハの前記第２部分上に第３配線層を形成するステップを含み、
    前記積層構造をボンディングするステップにおいて、前記第３配線層が前記ベース・ウエハにフェイス・ダウン・ボンディングされる、請求項２に記載の方法。
  8. 前記インターフェース・ウエハは、前記第１の能動回路層ウエハの前記第１部分を除去するステップにおいて使用されるエッチング剤に溶解しない材料で形成されている、請求項２に記載の方法。
  9. 前記インターフェース・ウエハ上の金属はハンダ・バンプである、請求項２に記載の方法。
  10. 前記第１の能動回路層ウエハは、バルク・シリコン・ウエハまたはＳＯＩウエハである、請求項２に記載の方法。
  11. 前記インターフェース・ウエハは、能動回路素子、受動回路素子、能動回路素子及び受動回路素子、または減結合キャパシタを含む電圧調整回路の１つを含む、請求項２に記載の方法。
  12. 前記ベース・ウエハは、論理回路を含む、請求項２に記載の方法。
JP2011523356A 2008-08-19 2009-05-06 ３次元集積回路の製造方法及び記録媒体（インターフェース・ウエハを永久的キャリアとして使用する３次元集積回路デバイスの製造方法） Expired - Fee Related JP5435593B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/194,198 2008-08-19
US12/194,198 US8298914B2 (en) 2008-08-19 2008-08-19 3D integrated circuit device fabrication using interface wafer as permanent carrier
PCT/EP2009/055497 WO2010020437A1 (en) 2008-08-19 2009-05-06 3d integrated circuit device fabrication using interface wafer as permanent carrier

Publications (2)

Publication Number Publication Date
JP2012500482A JP2012500482A (ja) 2012-01-05
JP5435593B2 true JP5435593B2 (ja) 2014-03-05

Family

ID=41055315

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011523356A Expired - Fee Related JP5435593B2 (ja) 2008-08-19 2009-05-06 ３次元集積回路の製造方法及び記録媒体（インターフェース・ウエハを永久的キャリアとして使用する３次元集積回路デバイスの製造方法）

Country Status (7)

Country Link
US (3) US8298914B2 (ja)
EP (1) EP2313922A1 (ja)
JP (1) JP5435593B2 (ja)
KR (1) KR101419582B1 (ja)
CN (1) CN102124562B (ja)
TW (1) TWI462198B (ja)
WO (1) WO2010020437A1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129256B2 (en) 2008-08-19 2012-03-06 International Business Machines Corporation 3D integrated circuit device fabrication with precisely controllable substrate removal
US8399336B2 (en) 2008-08-19 2013-03-19 International Business Machines Corporation Method for fabricating a 3D integrated circuit device having lower-cost active circuitry layers stacked before higher-cost active circuitry layer
US8298914B2 (en) * 2008-08-19 2012-10-30 International Business Machines Corporation 3D integrated circuit device fabrication using interface wafer as permanent carrier
US8334599B2 (en) * 2008-08-21 2012-12-18 Qimonda Ag Electronic device having a chip stack
US8445320B2 (en) * 2010-05-20 2013-05-21 International Business Machines Corporation Graphene channel-based devices and methods for fabrication thereof
JP5601079B2 (ja) * 2010-08-09 2014-10-08 三菱電機株式会社 半導体装置、半導体回路基板および半導体回路基板の製造方法
US8970043B2 (en) 2011-02-01 2015-03-03 Maxim Integrated Products, Inc. Bonded stacked wafers and methods of electroplating bonded stacked wafers
CN102693968B (zh) * 2012-05-25 2014-12-03 华为技术有限公司 芯片堆叠封装结构
KR102143518B1 (ko) 2013-10-16 2020-08-11 삼성전자 주식회사 칩 적층 반도체 패키지 및 그 제조 방법
US9207540B1 (en) 2014-05-30 2015-12-08 Lockheed Martin Corporation Integrating functional and fluidic circuits in joule-thomson microcoolers
US9999885B1 (en) 2014-05-30 2018-06-19 Lockheed Martin Corporation Integrated functional and fluidic circuits in Joule-Thompson microcoolers
US9813644B1 (en) 2014-06-19 2017-11-07 Lockheed Martin Corporation Nano-antenna array infrared imager
BR112017008391A2 (pt) 2014-10-23 2017-12-19 Facebook Inc fabricação de traçados condutores e interconexões intra-estruturais para estruturas tridimensionais fabricadas
AU2015335609B2 (en) * 2014-10-23 2019-04-18 Facebook, Inc. Methods for generating 3D printed substrates for electronics assembled in a modular fashion
US20170123796A1 (en) * 2015-10-29 2017-05-04 Intel Corporation Instruction and logic to prefetch information from a persistent memory
US11036509B2 (en) * 2015-11-03 2021-06-15 Intel Corporation Enabling removal and reconstruction of flag operations in a processor
JP6264364B2 (ja) * 2015-12-03 2018-01-24 Smk株式会社 タッチセンサ、タッチパネルおよび電子機器
US11251149B2 (en) * 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11158598B1 (en) * 2016-10-10 2021-10-26 Monolithic 3D Inc. Method to construct 3D devices and systems
US10163864B1 (en) 2017-08-16 2018-12-25 Globalfoundries Inc. Vertically stacked wafers and methods of forming same
US11217534B2 (en) 2017-12-30 2022-01-04 Intel Corporation Galvanic corrosion protection for semiconductor packages
US10985134B2 (en) * 2018-11-09 2021-04-20 Nanya Technology Corporation Method and system of manufacturing stacked wafers
GB2590643B (en) 2019-12-20 2022-08-03 Graphcore Ltd Method of manufacturing a computer device

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5102821A (en) 1990-12-20 1992-04-07 Texas Instruments Incorporated SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium
US5426072A (en) 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
US5937312A (en) 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
US5844839A (en) 1995-07-19 1998-12-01 Texas Instruments Incorporated Programmable and convertible non-volatile memory array
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6130422A (en) 1998-06-29 2000-10-10 Intel Corporation Embedded dielectric film for quantum efficiency enhancement in a CMOS imaging device
JP4123682B2 (ja) 2000-05-16 2008-07-23 セイコーエプソン株式会社 半導体装置及びその製造方法
US6683380B2 (en) 2000-07-07 2004-01-27 Texas Instruments Incorporated Integrated circuit with bonding layer over active circuitry
JP3893268B2 (ja) * 2001-11-02 2007-03-14 ローム株式会社 半導体装置の製造方法
JP2003163459A (ja) * 2001-11-26 2003-06-06 Sony Corp 高周波回路ブロック体及びその製造方法、高周波モジュール装置及びその製造方法。
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
CN100590887C (zh) * 2003-01-31 2010-02-17 富士通微电子株式会社 半导体器件的制造方法
JP4115326B2 (ja) * 2003-04-15 2008-07-09 新光電気工業株式会社 半導体パッケージの製造方法
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP4467318B2 (ja) * 2004-01-28 2010-05-26 Ｎｅｃエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
JP4205613B2 (ja) * 2004-03-01 2009-01-07 エルピーダメモリ株式会社 半導体装置
KR100570514B1 (ko) 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
US7199050B2 (en) * 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
US7326629B2 (en) 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
JP4688526B2 (ja) * 2005-03-03 2011-05-25 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP4237160B2 (ja) * 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
US20070122920A1 (en) 2005-11-29 2007-05-31 Bornstein William B Method for improved control of critical dimensions of etched structures on semiconductor wafers
JP4659660B2 (ja) 2006-03-31 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4865433B2 (ja) * 2006-07-12 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP4906462B2 (ja) * 2006-10-11 2012-03-28 新光電気工業株式会社 電子部品内蔵基板および電子部品内蔵基板の製造方法
JP2008130704A (ja) * 2006-11-20 2008-06-05 Sony Corp 半導体装置の製造方法
US7566632B1 (en) 2008-02-06 2009-07-28 International Business Machines Corporation Lock and key structure for three-dimensional chip connection and process thereof
US8399336B2 (en) * 2008-08-19 2013-03-19 International Business Machines Corporation Method for fabricating a 3D integrated circuit device having lower-cost active circuitry layers stacked before higher-cost active circuitry layer
US8298914B2 (en) * 2008-08-19 2012-10-30 International Business Machines Corporation 3D integrated circuit device fabrication using interface wafer as permanent carrier
US8129256B2 (en) 2008-08-19 2012-03-06 International Business Machines Corporation 3D integrated circuit device fabrication with precisely controllable substrate removal

Also Published As

Publication number Publication date
US8298914B2 (en) 2012-10-30
CN102124562B (zh) 2013-04-24
WO2010020437A1 (en) 2010-02-25
US20120309127A1 (en) 2012-12-06
US8664081B2 (en) 2014-03-04
US20150024548A1 (en) 2015-01-22
KR101419582B1 (ko) 2014-07-25
US8962448B2 (en) 2015-02-24
JP2012500482A (ja) 2012-01-05
TWI462198B (zh) 2014-11-21
US20100047964A1 (en) 2010-02-25
EP2313922A1 (en) 2011-04-27
CN102124562A (zh) 2011-07-13
TW201013801A (en) 2010-04-01
KR20110048519A (ko) 2011-05-11

Similar Documents

Publication Publication Date Title
JP5435593B2 (ja) ３次元集積回路の製造方法及び記録媒体（インターフェース・ウエハを永久的キャリアとして使用する３次元集積回路デバイスの製造方法）
JP5285777B2 (ja) ３次元集積回路の製造方法及びプログラム
US8492869B2 (en) 3D integrated circuit device having lower-cost active circuitry layers stacked before higher-cost active circuitry layer
CN103579204A (zh) 包括电容器的封装结构及其形成方法
US9613921B2 (en) Structure to prevent solder extrusion
CN104766806A (zh) 晶圆三维集成的方法
US9455214B2 (en) Wafer frontside-backside through silicon via
US20130320359A1 (en) Heterogeneous stack structures with optical to electrical timing reference distribution
US9236301B2 (en) Customized alleviation of stresses generated by through-substrate via(S)
CN104766828A (zh) 晶圆三维集成的方法
CN112219276A (zh) 一种芯片以及芯片封装方法
Cognetti The impact of semiconductor packaging technologies on system integration an overview
CN104733437A (zh) 晶圆三维集成的方法
CN115863268A (zh) 拓扑裂纹停止（tcs）钝化层
CN103824828A (zh) 封装载板及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130618

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20130722

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130729

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130722

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131112

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20131113

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131204

R150 Certificate of patent or registration of utility model

Ref document number: 5435593

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees