JP5601079B2 - 半導体装置、半導体回路基板および半導体回路基板の製造方法 - Google Patents

Description

この発明は、半導体装置、半導体回路基板、および半導体回路基板の製造方法に関する。

従来、例えば下記の特許文献に開示されているように、それぞれに半導体素子を形成した複数の半導体基板や半導体層を接合させる技術が知られている。

例えば、特開平１−１３３３４１号公報には、能動素子が形成されたエピタキシャルＳｉ層あるいはＧａＡｓ層を、能動素子が形成されているＳｉ基板に対して、絶縁膜を介して接合させる技術が記載されている。また、特開２００５−１３６１８７号公報には、半田ボールなどの突起電極を介してＧａＡｓ層とＳｉ基板の回路接合を行う技術が記載されている。また、特開昭６３−２０５９１８号公報には、低融点金属層を介して、エピタキシャルＡｌＧａＡｓ層と、ＬＳＩが形成されているＳｉ基板とを接合させる技術が記載されている。また、特開平８−２３６６９５号公報には、素子が形成されたＡｌＧａＡｓ層を機能素子が形成されているＳｉ基板に絶縁層を介してファンデルワールス力により接合する技術が記載されている。

特開平１−１３３３４１号公報 特開２００５−１３６１８７号公報 特開昭６３−２０５９１８号公報 特開平８−２３６６９５号公報 特開昭６３−１２６２６０号公報

化合物半導体材料を用いて半導体素子を作製することにより、化合物半導体の優位性を活かして、優れた特性の半導体素子を得ることができる。しかしながら、その一方で、化合物半導体材料を使用するためには(具体的には、化合物半導体層を形成したり化合物半導体材料の半導体基板を準備したりするためには)、相応に高いコストがかかる。

半導体装置、例えばＭＭＩＣなどの高周波半導体装置においては、回路の具体的構成に応じて、半導体能動素子、受動回路、配線、パッド等の種々の構成が半導体基板上に形成される。半導体能動素子つまりトランジスタやダイオード等の素子のサイズに比べて、受動回路（受動素子、具体的にはＭＩＭやインダクタなど）が占める面積は大きい。同一基板上に回路素子を並べて形成するという設計指針に則った場合には、化合物半導体基板に能動素子および受動回路が形成されることにより、高価な化合物半導体基板上の面積の多くが受動回路で占められてしまう。その結果、チップ製造コストを抑制する観点から１枚の化合物半導体基板からなるべく多くの半導体装置を作製したいという要求を、満たすことができなくなる。

この発明は、上記のような課題を解決するためになされたもので、化合物半導体材料を節減しつつ化合物半導体を用いた高性能な半導体素子を得ることができる半導体装置、半導体回路基板および半導体回路基板の製造方法を提供することを目的とする。

第１の発明は、上記の目的を達成するため、半導体装置であって、
表面と裏面とを有し、前記表面に化合物半導体層を有し、前記化合物半導体層に半導体能動素子が形成され、前記裏面は半導体からなる平滑な面であり、かつ前記裏面に前記半導体能動素子と接続する電気的接合用の第１コンタクト領域を有する第１基板と、
化合物半導体以外の材料で形成され、半導体能動素子を有さず、半導体からなる平滑な表面、前記表面に露出するように埋め込まれた第２コンタクト領域、および前記表面に凹凸を形成しないように内部に埋め込まれ若しくは裏面側に露出させられ前記第２コンタクト領域と接続する受動回路を有し、前記第１コンタクト領域と前記第２コンタクト領域とを接続させるように前記平滑な前記表面に前記第１基板の前記平滑な前記裏面を直接に接合させられた第２基板と、
を備えることを特徴とする。

第２の発明は、上記の目的を達成するため、半導体回路基板であって、
表面と裏面とを有し、前記表面に化合物半導体層を含み、前記化合物半導体層に複数の半導体能動素子が形成され、前記裏面は半導体からなる平滑な面であり、かつ前記裏面に前記複数の半導体能動素子のそれぞれと接続する電気的接合用の複数の第１コンタクト領域を有する第１基板と、
化合物半導体以外の材料で形成され、半導体能動素子を有さず、半導体からなる平滑な表面、前記表面に露出するように埋め込まれた複数の第２コンタクト領域、および前記表面に凹凸を形成しないように内部に埋め込まれ若しくは裏面側に露出させられ前記複数の第２コンタクト領域とそれぞれ接続する複数の受動回路を有し、前記複数の第１コンタクト領域と前記複数の第２コンタクト領域とをそれぞれ接続させるように前記平滑な前記表面に前記第１基板の前記平滑な前記裏面を直接に接合させられた第２基板と、
を備えることを特徴とする。

第３の発明は、上記の目的を達成するため、半導体回路基板の製造方法であって、
化合物半導体層を含み、表面と、半導体からなる裏面と、を有する第１基板を準備する工程と、
化合物半導体以外の材料で形成され、半導体からなる表面と、裏面と、を有する第２基板を準備する工程と、
前記第１基板に対し、前記化合物半導体層への半導体能動素子を形成、プラズマ処理またはイオン銃による前記裏面の平滑化および活性化、および前記裏面に前記半導体能動素子と接続する電気的接合用の第１コンタクト領域の形成を行う工程と、
前記第２基板に対し、プラズマ処理またはイオン銃による前記表面の平滑化および活性化、第２コンタクト領域を前記表面に露出するように形成する当該第２コンタクト領域の埋め込み形成、および前記表面に凹凸を形成しないように内部に埋め込み若しくは裏面側に露出させかつ前記第２コンタクト領域と接続させるように受動回路の形成を行う工程と、
前記第１コンタクト領域と前記第２コンタクト領域とを接続させるように、前記平滑化された前記表面に前記第１基板の前記平滑化された前記裏面を、熱圧着または常温接合により直接に接合させる接合工程と、
を有することを特徴とする。

第１の発明によれば、第１基板に半導体能動素子を形成して化合物半導体の特性を利用しつつ、サイズが比較的大きくなる受動回路は化合物半導体以外の材料である第２基板に形成することができる。第１、２基板を直接接合することにより、基板接合部分に生じうる特性悪化も抑制できる。その結果、化合物半導体材料を節減しつつ、化合物半導体を用いた半導体能動素子を有する半導体装置を得ることができる。

第２の発明によれば、第１基板に半導体能動素子を形成して化合物半導体の特性を利用しつつ、サイズが比較的大きくなる受動回路は化合物半導体以外の材料である第２基板に形成することができる。第１、２基板を直接接合することにより、基板接合部分に生じうる特性悪化も抑制できる。その結果、化合物半導体材料を節減しつつ、化合物半導体を用いた高性能な半導体能動素子が複数形成された半導体回路基板を得ることができる。

第３の発明によれば、第１基板に半導体能動素子を形成して化合物半導体の特性を利用しつつ、サイズが比較的大きくなる受動回路は化合物半導体以外の材料である第２基板に形成することができる。第１、２基板を直接接合することにより、基板接合部分に生じうる特性悪化も抑制できる。その結果、化合物半導体材料を節減しつつ、化合物半導体を用いた高性能な半導体素子を搭載した半導体回路基板を製造することができる。

本発明の実施の形態１にかかる半導体回路基板の構成の一部を拡大して示す断面図である。 本発明の実施の形態１にかかる半導体回路基板の構成の一部を示す平面図である。 本発明の実施の形態１において使用される、「ｗａｆｅｒ ｌａｙｅｒ ｔｒａｎｓｆｅｒ」と呼ばれる技術を説明するための図である。 本発明の実施の形態２にかかる半導体回路基板の構成を示す図である。 本発明の実施の形態３にかかる半導体回路基板の構成を示す図である。 本発明の実施の形態３にかかる半導体回路基板の製造工程（ウェハボンディング）を示す図である。 本発明の実施の形態４にかかる半導体回路基板の製造方法を説明するための図である。 本発明の実施の形態４にかかる半導体回路基板の製造方法を説明するための図である。 本発明の実施の形態４にかかる半導体回路基板の製造方法を説明するための図である。 本発明の実施の形態４にかかる半導体回路基板の製造方法を説明するための図である。 本発明の実施の形態５にかかる半導体回路基板の構成を示す図である。 本発明の実施の形態６にかかる半導体回路基板の構成を示す図である。 本発明の実施の形態７にかかる半導体装置の構成を示す図である。 図１３において破線円で囲った領域Ｙを拡大して示す図である。 本発明の実施の形態８にかかる半導体装置の構成を模式的に示す図である。 図１５のトランジスタチップを拡大して示す平面図である。 本発明の実施の形態１にかかる半導体回路基板の奏する効果を説明するために示す比較例の図である。 本発明の実施の形態１にかかる半導体回路基板の奏する効果を説明するために示す比較例の図である。

実施の形態１．
［実施の形態１の構成］
（半導体回路基板の構造）
図１は、本発明の実施の形態１にかかる半導体回路基板２の構成の一部を拡大して示す断面図である。本実施形態にかかる構成を適用する対象（用途）として、例えば高周波回路に代表されるＭＭＩＣが挙げられる。半導体回路基板２は、図１の構成を１単位として、この１単位の構成が平面方向に多数並んでいる。すなわち、半導体回路基板２は、トランジスタ形成基板１０と回路形成基板５０とがウェハレベルで接合された構成を有している。

なお、実施の形態１にかかる半導体回路基板２は、最終的に、個々のチップ単位に分割されて製品化される。分割後の個々の構成は、それぞれ、実施の形態１にかかる「半導体装置」に相当している。このような、本実施形態にかかる半導体回路基板を分割した後の個々の構成が本実施形態の半導体装置に相当する関係は、実施の形態１に限らず、実施の形態２以降の構成においても共通である。

本実施形態にかかる半導体回路基板２は、トランジスタ形成基板１０と回路形成基板５０を接合させた構造を有する。トランジスタ形成基板１０と回路形成基板５０は別々の材料からなる基板である。トランジスタ形成基板１０は、化合物半導体エピタキシャル層（本実施形態では一例としてＧａＮとする）を有する基板である。回路形成基板５０は、トランジスタ形成基板１０よりも安価な材料（本実施形態ではＳｉ）を材料として用いた基板である。

トランジスタ形成基板１０には、半導体能動素子であるＢＪＴ（Ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）４０が設けられている。トランジスタ形成基板１０は、基板の厚みが１００μｍである。トランジスタ形成基板１０は、ＢＪＴ４０のコレクタ層として機能する。ＢＪＴ４０は、コレクタ２０、ベース２２、エミッタ２４、エミッタコンタクト３０、擬似オーミック層３２、バリア層３４、エミッタ電極３６，３８の積層構造を有している。素子間分離領域１２、１４および配線１６も備えられている。本実施形態では、便宜上、トランジスタ形成基板１０におけるＢＪＴ４０が設けられる側の面を「表面」とも称し、トランジスタ形成基板１０における回路形成基板５０と接合する面（接合面）を「裏面」とも称す。

回路形成基板５０は、その内部に、受動回路（具体的には、ＭＩＭやインダクタ）を備えている。回路形成基板５０の表面には、コンタクト領域５２、５４が設けられている。コンタクト領域５２、５４は、導電性材料（金属）からなる領域であって、回路形成基板５０内部の受動回路を、回路形成基板５０外部の回路と電気的に接続するために設けられている。コンタクト領域５２、５４を介して、回路形成基板５０内の受動回路と、トランジスタ形成基板１０のＢＪＴ４０とを電気的に接続することができる。

トランジスタ形成基板１０は、２箇所のコンタクト領域を有している。一つ目のコンタクト領域（図示せず）は、トランジスタ形成基板１０におけるコレクタ層２０下部（コンタクト領域５２とＢＪＴ４０が接している部分における、ＢＪＴ４０側の領域）に設けられている。二つ目のコンタクト領域であるコンタクト領域１７は、図１のトランジスタ形成基板１０裏面に設置した電極である。コンタクト領域１７は、回路形成基板５０のコンタクト領域５４と接し、回路形成基板５０側の受動回路と電気的に接続する。
なお、本実施形態では、半導体能動素子をＨＢＴ（ヘテロ接合バイポーラトランジスタ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ)と呼称される構造のトランジスタを図示しており、コレクタ層下部に接触させた電極がコレクタ電極となる。このようにトランジスタに直接電極をコンタクトさせる構造はＨＢＴにのみ適用可能な構造である。

なお、トランジスタ形成基板１０の裏面側の構成と表面側の構成との間の電気的接続は、ビアホール（ｖｉａ ｈｏｌｅ）を形成することにより行う。ビアホールは、トランジスタ形成基板１０に設けた貫通穴にＡｕなどの配線材料を設けた構成を有する。具体的には、図１における紙面奥行方向の所定位置には、回路形成基板５０のコンタクト領域５４と接続するビアホールが設けられている。このビアホールは、トランジスタ形成基板１０の表面と裏面とを貫通して、図１の紙面上下方向に延びている。トランジスタ形成基板１０と回路形成基板５０とが接合されることで、ビアホール内の導電体が配線１６とコンタクト領域５４とを電気的に接続することができ、ビアホールがトランジスタ形成基板１０の回路と回路形成基板５０の回路とを接続する役割を果たす。

図の点線で示す領域Ｘは、本実施形態において節減された化合物半導体エピタキシャル層部分を示している。トランジスタ形成基板１０でトランジスタ４０と他の一部の回路を形成し、回路形成基板５０で残りの回路を形成することによって、図の点線で示す領域Ｘ分の面積を減らすことが出来る。これは、トランジスタ形成基板１０における点線で示した部分Ｘに形成されていた回路を、回路形成基板５０上に形成したことを意味する。その結果、高価なトランジスタ形成基板１０上で必要となる回路面積を減らし、チップ単価を抑えることが可能となる。

図２は、本発明の実施の形態１にかかる半導体回路基板２の構成の一部を示す平面図である。図２は、本実施形態にかかる構成を用いてＭＭＩＣを設計した場合を例示する図であり、このＭＭＩＣ（モノリシックマイクロ波集積回路：Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を真上から見た図を示す。４つのＢＪＴ４０、６つのパッド１８およびそれらを接続する配線１６が示されており、図１を真上から見た図に相当している。半導体回路基板２は、図２に示すＭＭＩＣを平面方向に複数個並べて形成したウェハレベルの構成であってもよい。

（基板間の接合）
トランジスタ形成基板１０と回路形成基板５０とは、直接に接合されている。つまり、本実施形態において、トランジスタ形成基板１０と回路形成基板５０との間には、絶縁膜や導電性膜を含む他の膜が介在しない。

トランジスタ形成基板１０と回路形成基板５０の接合は、「常温接合」や「熱圧着」により行うことができる。本実施形態では、常温接合を用いるものとする。

常温接合は、プラズマ処理やイオン銃により各基板の接合面の表面に存在する原子の除去処理を行い、結合手となるダングリングボンドを露出させ、各接合面をコンタクトさせ加圧する接合方法である。

トランジスタ形成基板１０と回路形成基板５０の双方における接合面はともに平坦である。接合面に凹凸ができないように、回路は埋め込み式であるか、もしくは接合面と反対側の面に露出する形状であることを要する。トランジスタ形成基板１０の平滑面および回路形成基板５０の平滑面は、ともに、ラフネスが３ｎｍ以下であることが好ましい。

各基板における接合面は平滑であり、基板間の接合によりコンタクト領域同士が電気的に接続する。トランジスタ形成基板１０側の半導体能動素子と回路形成基板５０側の受動回路とにより一つの回路が形成されるため、電気的特性に影響を与えるような材料（絶縁物など）が挟まれていないことが望ましい。特に、高周波回路においては、回路の途中（この場合は、基板接合部分）に絶縁膜やその他の不純物が含まれている場合、高周波電力を入力あるいは出力した場合そこが起因となって反射波が生じてしまう。このような事態は損失を生じさせるため好ましくない。

この点、常温接合技術は、接合面に他の膜を介在させることなく２つの基板（トランジスタ形成基板１０と回路形成基板５０）を接合できる。接合基板間に何も挟まない状態を作り出せる常温接合技術は本実施形態の半導体回路基板を形成する上で好ましく、例えばトランジスタを用いたアンプ等のデバイスの特性に有利に働く。

基板接合に関していくつかある候補の中から常温接合技術を用いることにより得られるメリットとしては、接合プロセスにおいてトランジスタ特性に影響を与える恐れのある加熱処理を行う必要がないこと、電気的な接合面を有する２つの基板の間に絶縁物（膜）を挟む必要がなく特性の悪化や歩留まり低下の抑制につながることが挙げられる。

また、常温接合技術を用いる理由として、接合プロセスにおいてトランジスタ特性に影響を与える恐れのある加熱処理を行う必要がないこと、電気的な接合面を有する第１基板（トランジスタ形成基板１０）と第２基板（回路形成基板５０）の間に絶縁物（膜）を挟む必要がなく特性悪化の抑制や歩留まり低下の抑制につながることも挙げられる。また、はんだやバンプなど接合基板間の距離が大きくなってしまうような接合方法では、接合させたい基板間に隙間が生じると、電気的なコンタクトを良好に得られなくなってしまう恐れがある。こういった理由から、常温接合技術は、本実施形態にかかる構成を実現するうえで好適な接合技術である。

（ｗａｆｅｒ ｌａｙｅｒ ｔｒａｎｓｆｅｒ）
以下、図３を用いて、本発明の実施の形態１において使用される、「ｗａｆｅｒ ｌａｙｅｒ ｔｒａｎｓｆｅｒ」と呼ばれる技術を説明する。本実施形態では、この「ｗａｆｅｒ ｌａｙｅｒ ｔｒａｎｓｆｅｒ」技術を用いてトランジスタ形成基板１０を形成し、半導体回路基板２を形成する。図３に、裏面研削による基板の無駄を抑えるために必要となるエピタキシャル層構造を示す。種基板（基板６０）とトランジスタ形成基板１０間には、切り離し犠牲層６２が設けられている。

本来裏面研削によって無駄となる基板が図中の層Ｂ（基板Ｂ）に該当し、この基板Ｂ（種基板６０）を再利用することにより基板の無駄を減らすことが出来る。種基板６０上に切り離し犠牲層６２を成長させ、その上にトランジスタ能動層Ａ（サブコレクタ層として機能するトランジスタ形成基板１０、コレクタ層２０、ベース層２２、エミッタ層２４、エミッタコンタクト層３０）を成長させる。

トランジスタ形成後、ウェットエッチングによって切り離し犠牲層６２をエッチングし、トランジスタ形成基板１０上のトランジスタと種基板６０とを切り離す。切り離された種基板６０は、再度、エピタキシャル成長基板として利用することができる。

［実施の形態１の製造方法］
以下、実施の形態１にかかる半導体回路基板の製造方法を説明する。
まず、化合物半導体層を有するトランジスタ形成基板を準備する。本実施形態では、前述したように「ｗａｆｅｒ ｌａｙｅｒ ｔｒａｎｓｆｅｒ」技術によって、ＧａＮからなるトランジスタ形成基板１０を製造している。

また、化合物半導体以外の材料で形成された回路形成基板も準備する。本実施形態では、化合物半導体以外の、単一の半導体材料の基板として、Ｓｉからなる回路形成基板５０を準備している。

トランジスタ形成基板１０に対し、半導体能動素子（ＢＪＴ４０）を形成する。また、本実施形態では、前述した「常温接合」を行うために、プラズマ処理またはイオン銃により、トランジスタ形成基板１０の裏面を活性化、平滑化する。また、トランジスタ形成基板１０裏面には、ＢＪＴ４０と接続する電気的接合用のコンタクト領域の形成を行う。

回路形成基板５０の表面に対しても、トランジスタ形成基板１０との直接接合を行うために、プラズマ処理またはイオン銃により活性化、平滑化を行う。また、回路形成基板５０に対し、表面に露出するようにコンタクト領域５２、５４を埋め込み形成する。さらに、受動回路（図示せず）、配線を、平滑化した表面に凹凸を形成しないように内部に埋め込み形成する。或いは、受動回路を、凹凸が裏面側つまりトランジスタ形成基板１０と接合しない側の面に表れるように形成する。受動回路は、コンタクト領域５２、５４と接続させる。

トランジスタ形成基板１０のコンタクト領域（ＢＪＴ４０下方の図示しないコンタクト領域およびコンタクト領域１７）と回路形成基板５０のコンタクト領域５２、５４とを接続させるように、トランジスタ形成基板１０の平滑化した裏面と、回路形成基板５０の平滑化した表面を、常温接合により直接に接合させる。このとき、トランジスタ形成基板１０と回路形成基板５０とがウェハレベルで接合される。

なお、常温接合ではなく、熱圧着により直接に接合してもよい。

［実施の形態１の効果］
以下、本実施形態により得られる効果について、図１７，１８の比較例も参照しつつ、説明する。

現在、高周波回路などに代表されるＭＭＩＣにおいて、基板上でＭＩＭやインダクタなどの受動素子を含む回路（受動回路）が占める面積は、トランジスタが占める面積に比べて非常に大きい。つまり、受動回路が占める面積が、１枚の基板上で形成出来るトランジスタ数に制約を与えている。これにより、化合物半導体など高価な材料基板において、チップ製造コストの抑制が難しくなってしまうのが現状である。

図１７は、本発明の実施の形態１にかかる半導体回路基板の奏する効果を説明するために示す比較例の図である。図１７は、従来の技術で設計されたＭＭＩＣを真上から見た図を示す。基板４１０には、トランジスタ４４０、配線４１６およびパッド４１８が形成されている。トランジスタ４４０は、コレクタ４２０、ベース４２２、エミッタ４２４、エミッタコンタクト４３０、擬似オーミック層４３２、バリア層４３４、エミッタ電極４３６，４３８の積層構造を有している。図２と図１７を比較すると、紙面左右方向の寸法が図２の破線Ｘの領域分だけ縮小されている。この縮小は、図１７において相当の部分の面積を占めている配線を、図２の紙面裏面側に接合させた回路形成基板５０上に形成して接合させたことにより達成されたものである。

図１８は、本発明の実施の形態１にかかる半導体回路基板の奏する効果を説明するために示す比較例の図である。図１８は、従来技術を用いたトランジスタ構造を示す。従来の構造では、化合物半導体基板４１０上において、半導体能動素子（図１８ではＢＪＴ４４０）とともに、配線４１６が相当に大きな面積を占めている。配線４１６や図示しない受動回路を、全て化合物半導体基板４１０上に設けているからである。

この点、本実施形態によれば、化合物半導体エピタキシャル層を有するトランジスタ形成基板１０に半導体能動素子を設け、化合物半導体以外の材料でなる回路形成基板５０に受動回路を設けたうえで、トランジスタ形成基板１０と回路形成基板５０の平滑面を接合することができる。これにより、半導体能動素子と受動回路とを含む１つの回路を作成するに際し、化合物半導体の優れた物性を半導体能動素子に活用できる。同時に、高価な化合物半導体材料を用いていない回路形成基板５０には半導体能動素子を設けずに、回路形成基板５０は比較的大きな回路面積を占める受動回路を形成するために用いることができる。

このように、本実施形態によれば、化合物半導体を含むトランジスタ形成基板１０を能動素子形成用に、化合物半導体以外の材料で構成された回路形成基板５０を受動回路形成用に、それぞれ役割分担させて用いることができる。その結果、能動素子と受動回路とを単一の半導体基板上に並べて形成する構成に比べて化合物半導体層の平面方向の面積縮小が可能であり、これに伴い能動素子必要分以外の化合物半導体材料を節減することができる。

しかも、本実施形態によれば、トランジスタ形成基板１０と回路形成基板５０の間に他の膜を介在させないで、トランジスタ形成基板１０と回路形成基板５０とが直接に接合されている。これにより、ＢＪＴ４０と回路形成基板５０側の受動回路（図示せず）とを含む回路の特性悪化を抑制することができる。言い換えれば、本実施形態の構成によれば、単一の半導体基板上に半導体能動素子および受動回路を形成しないという本実施形態の構成に起因する特性悪化（例えば高周波回路において、基板接合部分の構成が反射波を生じさせる弊害）を、抑制することができる。従って、半導体装置の性能低下を抑制しつつ、化合物半導体材料の節減を行うことができる。

また、能動素子は化合物半導体に設けられるため装置全体の性能低下も抑制でき、その一方で、受動回路は化合物半導体材料以外の基板（回路形成基板５０）に設けることができる。化合物半導体は一般に高価であるため、化合物半導体の使用量を節減することにより全体のコストを削減することもできる。

なお、現在、トランジスタに関して良い放熱性を得ることやチップサイズ縮小を目的として、基板上にトランジスタを形成した後、裏面研削を行うことでウェハを薄くするという技術が知られている。この裏面研磨の結果、無駄にしている基板部分が存在する。

具体的には、図１８において、トランジスタ（ＢＪＴ４４０）形成後、裏面研削により基板４１０を薄くしている（例えばＭＭＩＣでおよそ６２５ｕｍ→１００ｕｍ）。このため、研磨により無駄になる無駄部分４００がある。化合物半導体のように高価な基板を用いる場合、無駄にしている基板部分を減らすことがチップコスト削減に繋がる。そこで、このような無駄部分４００が生ずることは可能な限り回避したい。

この点、実施の形態１によれば、「ｗａｆｅｒ ｌａｙｅｒ ｔｒａｎｓｆｅｒ」技術を用いてトランジスタ形成基板１０を形成しているので、無駄部分４００の発生を抑制することができる。

なお、上述した実施の形態１では、半導体回路基板２をチップ単位に分割した後の構成（実施の形態１では、例えば、分割後における図１に示した１単位の構成）が、前記第１の発明における「半導体装置」に、トランジスタ形成基板１０が、前記第１の発明における「第１基板」に、ＢＪＴ４０が、前記第１の発明における「半導体能動素子」に、トランジスタ形成基板１０の裏面の面内におけるビアホール（図示せず）露出位置が、前記第１の発明における「第１コンタクト領域」に、それぞれ相当している。また、上述した実施の形態１では、回路形成基板５０が、前記第１の発明における「第２基板」に、回路形成基板５０に形成された配線を含む受動回路（図示せず）が、前記第１の発明における「受動回路」に、コンタクト領域５２、５４が、前記第１の発明における「第２コンタクト領域」に、それぞれ相当している。

なお、上述した実施の形態１では、半導体回路基板２が、前記第２の発明における「半導体回路基板」に、トランジスタ形成基板１０が、前記第２の発明における「第１基板」に、ＢＪＴ４０が、前記第２の発明における「半導体能動素子」に、トランジスタ形成基板１０の裏面の面内におけるコンタクト領域（ＢＪＴ４０下方の図示しないコンタクト領域、およびビアホール（図示せず）露出位置）が、前記第２の発明における「第１コンタクト領域」に、それぞれ相当している。また、上述した実施の形態１では、回路形成基板５０が、前記第２の発明における「第２基板」に、回路形成基板５０に形成された配線を含む受動回路（図示せず）が、前記第２の発明における「受動回路」に、コンタクト領域５２、５４が、前記第２の発明における「第２コンタクト領域」に、それぞれ相当している。

なお、図２に示す４つの半導体能動素子（ＢＪＴ４０）を含む半導体装置（ＭＭＩＣ）も、前記第１の発明にかかる「半導体装置」に含まれる。この場合には、４つのＢＪＴ４０が、それぞれ前記第１の発明における「半導体能動素子」に相当している。

［実施の形態１の変形例］
図１に示すように、実施の形態１においては、縦構造デバイスであるＢＪＴ４０をトランジスタ形成基板１０に設けた。しかしながら、本発明はこれに限られるものではない。トランジスタ形成基板１０に相当する化合物半導体エピタキシャル層に、ＢＪＴの代わりに、他の半導体能動素子（例えば、ＦＥＴ、ＨＢＴ或いはダイオード）を設けても良い。

また、実施の形態１では、図２を用いてＭＭＩＣを例示したが、本発明の構成はこれに限られない。本発明は、ＭＭＩＣに限らずまた高周波回路のみに限定されず、各種の半導体装置、回路を適用対象とすることができる。

なお、能動素子の位置は、トランジスタ形成基板１０の接合のための「のりしろ」の大きさを例えば外縁から１００μｍとし、こののりしろの枠内としてもよい。受動素子の位置についても、回路形成基板５０におけるのりしろの枠内とすればよい。

また、本実施形態におけるトランジスタ材料（すなわち化合物半導体材料）はＧａＮ、ＳｉＣ、ＧａＡｓ、ＩｎＰなど、種々の化合物半導体材料を用いることができる。Ｓｉ（珪素）に比べてバンドギャップの大きな、各種のいわゆるワイドギャップ半導体材料を用いることもできる。
なお、ＧａＡｓに対するＩｎＰの優位性としては、ＩｎＰは電子速度が高いという材料物性の観点から、優れた高周波特性を得られる点がある。つまり、ＩｎＰによれば、ＧａＡｓよりも高い周波数領域で利得が得られる。また、ＧａＮは耐圧が高いため高電圧駆動や高出力駆動が可能であるという利点が有る。
また、ワイドギャップ半導体材料の１つであるＳｉＣには、高電流を流すことが可能、高周波で動作可能、高温で動作可能、絶縁性が高い、しきい値電圧が低いといった特性がある。このようなワイドバンドギャップ半導体によって形成されたスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子やダイオード素子の小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。更に電力損失が低いため、スイッチング素子やダイオード素子の高効率化が可能であり、延いては半導体モジュールの高効率化が可能になる。
また、回路形成基板５０はＳｉだけに限らず、他の材料でも良い。なお、トランジスタ形成基板１０の材料と回路形成基板５０の材料の組み合わせとしては、トランジスタ形成基板１０の基板材料はトランジスタ（能動素子）の特性を大きく左右するＧａＡｓ、ＧａＮ、ＩｎＰなど化合物半導体材料であり、それに対して回路形成基板５０の基板材料としてはコスト低減の面からＳｉが望ましい。

また、トランジスタ形成基板１０と回路形成基板５０の接合は常温接合に限られない。例えば、熱圧着によって、絶縁膜等の他の膜を介在させない直接接合を実現してもよい。

実施の形態２．
以下、重複を避けるために、実施の形態１で述べた構成と同一あるいは相当する構成には同じ符号を付し、適宜に説明を省略ないしは簡略化する。

図４は、本発明の実施の形態２にかかる半導体回路基板の構成を示す図である。実施の形態２の半導体回路基板も、実施の形態１と同様に、図４に示した構成が平面方向に多数形成された状態となるように、トランジスタ形成基板１０、回路形成基板５０、７０がウェハレベルで接合している。そして、このウェハレベルの構成をチップ単位に分割して図４に示す１単位の構成となったものが、実施の形態２にかかる「半導体装置」に相当する。

実施の形態２では、図１において裏面に接合した回路形成基板５０と同様の回路形成基板７０を、トランジスタ形成基板１０の上面側にも接合させている。回路形成基板７０は、導電性材料からなるコンタクト領域７２を有している。コンタクト領域７２を介して、回路形成基板７０内部の回路とトランジスタ形成基板１０上のＢＪＴ４０との電気的接続が確保されている。

回路形成基板７０は、回路形成基板５０と同じく、化合物半導体材料以外の材料、具体的には実施の形態２ではシリコン（Ｓｉ）により形成されている。回路形成基板７０には、回路形成基板５０と同様に、半導体能動素子は形成されておらず、配線を含む受動回路のみが形成されている。

以上の構成によれば、実施の形態１にかかる半導体回路基板に対してさらに回路形成基板７０の受動回路を追加し、回路構成を拡張することができる。

実施の形態３．
以下、重複を避けるために、実施の形態１で述べた構成と同一あるいは相当する構成には同じ符号を付し、適宜に説明を省略ないしは簡略化する。

図５は、本発明の実施の形態３にかかる半導体回路基板の構成を示す図である。実施の形態３の半導体回路基板も、実施の形態１、２と同様に、図５に示した構成が平面方向に多数形成された状態となるように、トランジスタ形成基板１０、回路形成基板５０、７０がウェハレベルで接合している。そして、このウェハレベルの構成をチップ単位に分割して図５に示す１単位の構成となったものが、実施の形態３にかかる「半導体装置」に相当する。

本実施形態では、図４に示した構成に対して、さらに、ＢＪＴ４０の側方にＢＪＴ４０を取り囲むように側壁７４を設けている。そして、トランジスタ形成基板１０、回路形成基板７０、および側壁７４で囲まれた内部空間は、樹脂封止あるいは空洞とする。これにより、半導体能動素子であるＢＪＴ４０をパッケージングすることができる。側壁７４の内部には、貫通穴の内部に導電性材料（たとえばＡｕめっき）を設けることビアホール７６が形成されている。ビアホール７６により電気的接続を行うことができる。なお、ここでいうビアホールは、プラグ（貫通穴内部を導電性材料で埋め込んだもの）も含む。

なお、実施の形態３においては、図６に示すように、トランジスタ裏面・表面および側壁７４の形成はウエハレベルでの形成によって簡易化させる。これにより、トランジスタ形成基板１０上に設けられた複数のＢＪＴ４０について、まとめてパッケージングを行うことができる。ウエハサイズは何インチでもよく、また数分割することにより薄くなった基板の反り対策をしても良い。ウエハサイズでボンディングするときは、２箇所のオリフラを利用する。勿論、オリフラでなくマスクにより精度よく設計した穴を接合する基板同士（つまり、トランジスタ形成基板１０および回路形成基板５０）に開けておき、それによる位置合わせなどを行っても良い。

なお、実施の形態３では、側壁７４がビアホール７６を有する構成としたが、本発明はこれに限られるものではない。ビアホール７６を有さなくとも良い。

実施の形態４．
図７乃至１０は、本発明の実施の形態４にかかる半導体回路基板の製造方法を説明するための図である。実施の形態４にかかる半導体回路基板の製造方法は、実施の形態３にかかる側壁７４の具体的な製造方法の一例である。

なお、実施の形態４では、構成のバリエーションを示す観点などから、半導体能動素子であるトランジスタの構成を、実施の形態１乃至３の構成（図１乃至４）と相違させている。図７に示すように、実施の形態４にかかるトランジスタ１４０はコレクタ電極１２０を備えている。但し、実施の形態４おいて、トランジスタ１４０を実施の形態１乃至３と同様にＢＪＴ４０に置換しても良い。

図７は、図１の構成においてトランジスタ形成基板１０表面をレジスト等の保護材料８０で覆い、側壁用材料を流し込む溝８２を作った時点での構成を示す図である。保護材料８０は、トランジスタ１４０の最上段の構成（エミッタ電極３８）を十分に覆う程度の高さまで設けられている。溝８２は、保護材料８０がレジストならば露光、現像およびエッチングにより形成してもよいし、あるいは針のような鋭利な道具やレーザーなどの加工装置で保護材料８０を加工することにより形成しても良い。

図８は、図７の構成に対し、さらに保護材料８４の積層ならびに溝８６の形成を行った時点での構成を示す図である。図７の構成に対し、側壁形成用の溝８２にパッケージング材料７４（樹脂あるいは導電性材料などでもよい）を流し込む。その上から、再度、保護材料８４（例えばレジストなど）を積層する。その後、保護材料８４における溝８２の直上に、溝８２よりも狭い幅の溝８６を作成する。溝８６の作成は、上述した溝８２の形成と同様に、エッチングや種々の加工装置を用いるなどして行えば良い。

図９は、図８の構成に対し、さらにビアホール（ｖｉａ ｈｏｌｅ）７６を設けた時点の構成を示す図である。図８の構成に対して、例えばドライエッチングなどによって、パッケージング材料７４にビアホールとしての貫通穴を形成する。

図１０は、図９の構成に対し、トランジスタ表面（具体的にはエミッタ電極３８の一部）を削り、エミッタ電極３８を露出させた時点の構成を示す図である。トランジスタ表面を削る際には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）やドライエッチングといった公知技術を用いればよい。なお、トランジスタ１４０周辺を覆っているレジストなどの保護材料８０は、除去してもよく、或いは、除去せずに残したままでも良い。除去した場合にはトランジスタ１４０周辺は空洞となり、除去しなかった場合にはトランジスタ１４０周辺は保護材料８０により充填された状態となる。

実施の形態４の半導体回路基板も、実施の形態１と同様に、図４に示した構成が平面方向に多数形成された状態となるように、トランジスタ形成基板１０、回路形成基板５０、７０がウェハレベルで接合している。図７乃至１０には１つのトランジスタ１４０の構成のみが記載されているが、実施の形態４にかかる半導体回路基板の製造方法では、ウェハ平面方向に多数のトランジスタ１４０が並ぶように位置しており、それら多数のトランジスタ１４０のそれぞれに図７乃至１０の工程が適用されるようにウェハレベルで加工工程が施される。最終的に、ウェハレベルの構成をチップ単位に分割して１単位の構成となる。

実施の形態５．
図１１は、本発明の実施の形態５にかかる半導体回路基板の構成を示す図である。図１１の構成は、図５に示した実施の形態３にかかる半導体回路基板の構成を、基板平面の垂直方向に積層したものである。

図１１においては、２つのトランジスタ形成基板１０の間に（つまり、紙面縦方向に並ぶ２つのトランジスタ１４０の間に）、回路形成基板９０が介在している。回路形成基板９０は、コンタクト領域９２、９４、９６を備えている。回路形成基板９０は、基本的には回路形成基板５０、７０と同様の構成を備えているが、その内部回路の構成が相違している。回路形成基板９０は、２つのトランジスタ１４０を電気的に接続するための配線または／および受動回路を内蔵している。コンタクト領域９４によって紙面下方のトランジスタ１４０と電気的に接続し、コンタクト領域９２および９６によって紙面上方のトランジスタ１４０と電気的に接続することができる。

図１１においては２つのトランジスタ１４０およびその周辺構成のみが示されている。しかしながら、実施の形態５の半導体回路基板も、実施の形態１乃至４と同様に、図に示した構成が平面方向に多数形成された状態となるように、トランジスタ形成基板１０および回路形成基板５０、７０、９０がウェハレベルで接合している。つまり、本実施形態においては、回路形成基板５０、トランジスタ形成基板１０、回路形成基板９０、トランジスタ形成基板１０および回路形成基板７０の積層構造がウェハレベルでの接合により実現されており、図１１に示した構成が平面上に多数並んだ状態の半導体回路基板が提供される。それらの基板間の接合は、ｗａｆｅｒ ｂｏｎｄｉｎｇ技術を利用して行われる。そして、ウェハレベルの構成をチップ単位に分割して図１１に示す１単位の構成となったものが、実施の形態５にかかる「半導体装置」に相当する。

本実施形態のようにトランジスタ１４０を縦方向（基板積層方向）に並べることにより、チップ面積（チップ平面方向面積）を縮小することが出来る。なお、トランジスタ１４０は縦にいくつ接合させても良く、トランジスタ形成基板１０と回路形成基板５０、９０、７０を適宜に繰り返し接合させることで、３段、４段またはそれ以上の段数にトランジスタ１４０を積み上げても良い。なお、トランジスタ１４０の構成も、適宜に、実施の形態１乃至３のごとくＨＢＴに置換したり、あるいは他の半導体能動素子（例えばダイオードなど）に置換したりしても良い。

実施の形態６．
図１２は、本発明の実施の形態６にかかる半導体回路基板の構成を示す図である。図１２には、図５におけるトランジスタチップの裏面および表面に、回路形成基板（回路形成基板１５０、１５２、１７０、１７２）をそれぞれ複数枚ずつ接合させた構造を示している。回路形成基板１５０、１５２、１７０、１７２は、それぞれ、化合物半導体以外の材料で形成されており、互いに接合し、それぞれが有するコンタクト領域で互いに電気的に接続している。回路形成基板１５０、１５２、１７０、１７２の各々は、配線または／および受動回路を有している。回路形成基板１５０、１５２、１７０、１７２のそれぞれの内部構成は、同様の構成でもよいし、あるいは互いに相違させてもよい。

トランジスタ形成基板上の回路を複数の回路形成基板に形成するほど、トランジスタ形成基板上の回路面積を抑えることが可能になり、結果的にチップ面積を小さくすることが出来る。その結果、トランジスタ形成基板１０上に作れるトランジスタ数を増やすことができ、化合物半導体材料の節減が可能となる。

実施の形態７．
図１３は、本発明の実施の形態７にかかる半導体装置の構成を示す図である。実施の形態７にかかる半導体装置は、図１１に示した実施の形態５にかかる半導体装置の１単位の構成をさらに多段に積み上げた構成において、装置全体の安定性を増すために、積層方向を挟み込むように回路形成基板２８０および２８２を接合させている。

実施の形態７にかかる半導体装置は、基板垂直方向に長くなったチップを横に寝かせ、両方の側面を回路基板で覆い、全ての方向を回路基板で囲んだ構造を想定している。つまり、実施の形態７における半導体装置の使用状態としては、図１３の紙面を９０度回転させて、回路形成基板２８０、２８２を上下に位置させた状態を想定している。

５枚のトランジスタ形成基板１０にそれぞれ１枚ずつ回路形成基板２５０が接合されている。個々の回路形成基板２５０は、回路形成基板５０と同様にその表面と裏面にコンタクト領域を有している（なお、最下段の回路形成基板２５０は裏面にコンタクト領域がなくともよい）。さらに、回路形成基板２５０は、その側面にもコンタクト領域を有し、側面のコンタクト領域によって回路形成基板２８０、２８２とそれぞれ電気的に接続することができる（図１２の破線円で囲った領域Ｙを参照）。

図１４は、図１３において破線円で囲った領域Ｙを拡大して示す図である。図１４（ａ）は、回路形成基板２５０のトランジスタ形成基板１０の裏面と接合する部分表面を図１３の紙面上方から見下ろした図である。図１４（ｂ）は、領域Ｙを拡大した図である。図１４において、上下の回路形成基板２８０、２８２を電気的に接合するために、回路形成基板２５０の埋め込み回路（埋め込みコンタクト領域）として、コンタクト領域２５４を回路形成基板２５０の端にも形成する。なお、符号２５２、２５６はトランジスタ形成基板１０とのコンタクト領域を示す。

基板垂直方向にトランジスタを積むことによりチップコスト削減を図っても、積層段数を増やしすぎると構成全体のバランスが崩れてしまうおそれがある。そこで、縦方向（基板面垂直方向）に大きな寸法となった積層構造を、横に寝かし、さらにその上下に化合物半導体以外の材料からなる安価な回路形成基板２８０、２８２を接合することによって安定な構成を得ることができる。なお、「横に寝かす」とは、９０度回転させてもよく、或いは完全に９０度でなくとも当該積層構造を横方向から支持できる程度に傾けてもよい。

実施の形態８．
図１５は、本発明の実施の形態８にかかる半導体装置の構成を模式的に示す図である。図１５（ａ）はトランジスタ形成基板１０の切断面を見た断面図、図１５（ｂ）は実施の形態８にかかる半導体装置をトランジスタ形成基板１０の上方から見下ろした平面図である。

実施の形態８にかかる半導体装置は、実施の形態１乃至６とは、異なる前提構成を有している。すなわち、実施の形態１乃至６にかかる構成（例えば図１）はウエハサイズでのトランジスタ形成基板１０、回路形成基板５０の接合を想定している。これに対し、実施の形態８にかかる半導体装置は、回路形成基板３５０上に、１枚のトランジスタチップ２４０（上述した各実施形態にかかるトランジスタ形成基板１０をチップ単位に分離したもの）を接合させた構成を有している。回路形成基板３５０には、配線３５４、３５２が設けられている。配線３５２、３５４は、トランジスタチップ２４０の取り付けられる領域に接続している。回路形成基板３５０は、回路形成基板５０と同じく化合物半導体以外の材料で形成されており、受動回路等が形成されている。

図１６は、図１５のトランジスタチップ２４０を拡大して示す平面図である。トランジスタチップ２４０には、ＢＪＴ４０および配線３１６、パッド３１８がそれぞれ形成されている。パッド３１８の紙面奥側には、トランジスタチップ２４０本体を裏面まで貫通するビアホールが形成されている。

本実施形態によれば、トランジスタ形成基板１０の面積を回路形成基板３５０の面積よりも小さくでき、これにより化合物半導体製の高価なトランジスタ形成基板１０上で取れるトランジスタ数を増やすことが可能となる。その結果、チップ単価を下げることが可能になる。

なお、上述した実施の形態８では、トランジスタチップ２４０を回路形成基板３５０に接合した構成（図１５に示した構成）が、前記第１の発明における「半導体装置」に、トランジスタチップ２４０の化合物半導体基板部分が、前記第１の発明における「第１基板」に、トランジスタチップ２４０上のトランジスタ素子が、前記第１の発明における「半導体能動素子」に、トランジスタチップ２４０の裏面の面内におけるコンタクト領域（トランジスタ素子下方の図示しないコンタクト領域、およびビアホール（図示せず）露出位置）が、前記第１の発明における「第１コンタクト領域」に、それぞれ相当している。また、上述した実施の形態８では、回路形成基板３５０が、前記第１の発明における「第２基板」に、回路形成基板３５０に形成された配線３５４、３５２を含む受動回路（図示せず）が、前記第１の発明における「受動回路」に、図１５（ｂ）において回路形成基板３５０表面のトランジスタチップ２４０裏面位置に設けられたコンタクト領域が、前記第１の発明における「第２コンタクト領域」に、それぞれ相当している。

２ 半導体回路基板
１０ トランジスタ形成基板
１２、１４ 素子間分離領域
１６ 配線
１７ コンタクト領域
１８ パッド
２０ コレクタ（コレクタ層）
２２ ベース（ベース層）
２４ エミッタ（エミッタ層）
３０ エミッタコンタクト（エミッタコンタクト層）
３２ 擬似オーミック層
３４ バリア層
３６，３８ エミッタ電極
４０ トランジスタ
５０、７０、９０、１５０、１５２、１７０、１７２ 回路形成基板
５２、５４ コンタクト領域
６０ 種基板
６２ 犠牲層
７２ コンタクト領域
７４ 側壁（パッケージング材料）
８０、８４ 保護材料
８２、８６ 溝
９２、９４ コンタクト領域
１２０ コレクタ電極
１４０ トランジスタ
２４０ トランジスタチップ
２５２、２５４ コンタクト領域
２５０、２８０、２８２、３５０ 回路形成基板
３１８ パッド
３１６、３５２、３５４ 配線
４００ 無駄部分

Claims (16)

1. 表面と裏面とを有し、前記表面に化合物半導体層を有し、前記化合物半導体層に半導体能動素子が形成され、前記裏面は半導体からなる平滑な面であり、かつ前記裏面に前記半導体能動素子と接続する電気的接合用の第１コンタクト領域を有する第１基板と、
   化合物半導体以外の材料で形成され、半導体能動素子を有さず、半導体からなる平滑な表面、前記表面に露出するように埋め込まれた第２コンタクト領域、および前記表面に凹凸を形成しないように内部に埋め込まれ若しくは裏面側に露出させられ前記第２コンタクト領域と接続する受動回路を有し、前記第１コンタクト領域と前記第２コンタクト領域とを接続させるように前記平滑な前記表面に前記第１基板の前記平滑な前記裏面を直接に接合させられた第２基板と、
   を備えることを特徴とする半導体装置。
2. 化合物半導体以外の材料で形成され、半導体能動素子を有さず、前記第１基板の前記表面側において前記第１基板の前記半導体能動素子と接続する第３基板をさらに備えることを特徴とする請求項１記載の半導体装置。
3. 前記第１基板上に前記半導体能動素子を囲うように設けられ、前記第１基板、前記第３基板とともに当該半導体能動素子を収納する内部空間を形成する側壁を、更に備えることを特徴とする請求項２記載の半導体装置。
4. 前記側壁は、前記第１基板と前記第３基板との間に介在する導電性材料からなる接続部を有することを特徴とする請求項３に記載の半導体装置。
5. 請求項２〜４のいずれか１項に記載の半導体装置を２つ以上備え、
   前記２つ以上の前記請求項２〜４のいずれか１項に記載の半導体装置のうち第１の半導体装置の前記第３基板における前記第１基板の回路と接続しない側の面と、前記２つ以上の前記請求項２〜４のいずれか１項に記載の半導体装置のうち第２の半導体装置の前記第２基板の前記表面とが接合されている事を特徴とする半導体装置。
6. 表面と裏面とを有し、前記表面に化合物半導体層を含み、前記化合物半導体層に複数の半導体能動素子が形成され、前記裏面は半導体からなる平滑な面であり、かつ前記裏面に前記複数の半導体能動素子のそれぞれと接続する電気的接合用の複数の第１コンタクト領域を有する第１基板と、
   化合物半導体以外の材料で形成され、半導体能動素子を有さず、半導体からなる平滑な表面、前記表面に露出するように埋め込まれた複数の第２コンタクト領域、および前記表面に凹凸を形成しないように内部に埋め込まれ若しくは裏面側に露出させられ前記複数の第２コンタクト領域とそれぞれ接続する複数の受動回路を有し、前記複数の第１コンタクト領域と前記複数の第２コンタクト領域とをそれぞれ接続させるように前記平滑な前記表面に前記第１基板の前記平滑な前記裏面を直接に接合させられた第２基板と、
   を備えることを特徴とする半導体回路基板。
7. 化合物半導体以外の材料で形成され、半導体能動素子を有さず、前記第１基板の前記表面側において前記第１基板の前記半導体能動素子と接続する第３基板をさらに備えることを特徴とする請求項６記載の半導体回路基板。
8. 前記第１基板上に前記半導体能動素子を囲うように設けられ、前記第１基板、前記第３基板とともに当該半導体能動素子を収納する内部空間を形成する側壁を、更に備えることを特徴とする請求項７記載の半導体回路基板。
9. 前記側壁は、前記第１基板と前記第３基板との間に介在する導電性材料からなる接続部を有することを特徴とする請求項８に記載の半導体回路基板。
10. 請求項７〜９のいずれか１項に記載の半導体回路基板を２つ以上備え、
    前記２つ以上の前記請求項７〜９のいずれか１項に記載の半導体回路基板のうち第１の半導体回路基板の前記第３基板における前記第１基板の回路と接続しない側の面と、前記２つ以上の前記請求項７〜９のいずれか１項に記載の半導体回路基板のうち第２の半導体回路基板の前記第２基板の前記表面とが接合されている事を特徴とする半導体回路基板。
11. 前記第１基板の前記裏面および前記第２基板の前記表面は、ラフネスが３ｎｍ以下であることを特徴とする請求項６〜１０のいずれか１項に記載の半導体回路基板。
12. 前記第１基板は、１００μｍ以下の厚さを有することを特徴とする請求項６〜１１のいずれか１項に記載の半導体回路基板。
13. 化合物半導体層を含み、表面と、半導体からなる裏面と、を有する第１基板を準備する工程と、
    化合物半導体以外の材料で形成され、半導体からなる表面と、裏面と、を有する第２基板を準備する工程と、
    前記第１基板に対し、前記化合物半導体層への半導体能動素子を形成、プラズマ処理またはイオン銃による前記裏面の平滑化および活性化、および前記裏面に前記半導体能動素子と接続する電気的接合用の第１コンタクト領域の形成を行う工程と、
    前記第２基板に対し、プラズマ処理またはイオン銃による前記表面の平滑化および活性化、第２コンタクト領域を前記表面に露出するように形成する当該第２コンタクト領域の埋め込み形成、および前記表面に凹凸を形成しないように内部に埋め込み若しくは裏面側に露出させかつ前記第２コンタクト領域と接続させるように受動回路の形成を行う工程と、
    前記第１コンタクト領域と前記第２コンタクト領域とを接続させるように、前記平滑化された前記表面に前記第１基板の前記平滑化された前記裏面を、熱圧着または常温接合により直接に接合させる接合工程と、
    を有することを特徴とする半導体回路基板の製造方法。
14. 前記第１基板の前記半導体能動素子が設けられた面に第１の材料を被覆させる工程と、
    前記材料に、前記半導体能動素子の周囲を囲うように、溝を形成する工程と、
    前記溝内に、前記半導体能動素子のパッケージング用の側壁を形成するための第２の材料を入れる工程と、
    前記第１基板の前記半導体能動素子が設けられた面が平滑となり、かつ前記半導体能動素子の電極が露出するように、前記溝内に入れられた前記第１の材料および前記第２の材料の高さを調節する工程と、
    化合物半導体以外の材料で形成され、半導体能動素子を有さない第３基板を準備する工程と、
    前記第１基板の前記表面側において前記第１基板の回路と接続するように、前記第１の材料を除去した後の前記第２の材料で形成された前記側壁に対して又は前記第１の材料を残したまま前記第２の材料で形成された前記側壁に対して、前記第３基板を取り付ける工程と、
    を有することを特徴とする請求項１３に記載の半導体回路基板の製造方法。
15. 前記溝内に入れた前記材料にビアホールを形成する工程と、
    前記ビアホールを導電性材料で埋めてビアを作成する工程と、
    前記ビアを介して前記第１基板の回路と電気的に接続するように第３基板を取り付けることを特徴とする請求項１４に記載の半導体回路基板の製造方法。
16. 請求項１３〜１５のいずれか１項に係る半導体回路基板の製造方法を用いて半導体回路基板を製造する製造工程と、
    前記製造工程により製造した前記半導体回路基板を、半導体装置単位で複数のチップに分割する工程と、
    を有することを特徴とする半導体装置の製造方法。

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