JP2000349088A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 簡易なプロセスにおいてMMIC等の半導体チッ
プの接地インダクタンス及び熱抵抗を低減すること。 【解決手段】 接地インダクタンスと熱抵抗を低減する
ためウエハ１表面に厚いＡｕめっきでグランドメタル１
３を形成し、ウエハ１表面からそのダイシングライン部
分をエッチングする時にボンディング用のパッドメタル
８を露出する。この後、ウエハ１表面のＡｕめっき層１
３を下にしてパッケージ基板にチップを接着し、ウエハ
１の裏面側からワイヤボンディングによって信号線を配
線する。マイクロ波集積回路（MIC）チップの作製工程
において、基板を薄く研磨した後に通常行うバイアホー
ル形成工程や配線工程を行わなくても、接地インダクタ
ンスが小さく熱抵抗の低いMICチップをパッケージ基板
に容易に実装できる。
プの接地インダクタンス及び熱抵抗を低減すること。 【解決手段】 接地インダクタンスと熱抵抗を低減する
ためウエハ１表面に厚いＡｕめっきでグランドメタル１
３を形成し、ウエハ１表面からそのダイシングライン部
分をエッチングする時にボンディング用のパッドメタル
８を露出する。この後、ウエハ１表面のＡｕめっき層１
３を下にしてパッケージ基板にチップを接着し、ウエハ
１の裏面側からワイヤボンディングによって信号線を配
線する。マイクロ波集積回路（MIC）チップの作製工程
において、基板を薄く研磨した後に通常行うバイアホー
ル形成工程や配線工程を行わなくても、接地インダクタ
ンスが小さく熱抵抗の低いMICチップをパッケージ基板
に容易に実装できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に半導体チップを含む半導体装
置及びその製造方法に関する。
の製造方法に係わり、特に半導体チップを含む半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】携帯電話の出力段に使用される高周波用
パワーアンプは、GaAs系の電界効果トランジスタ（ＦＥ
Ｔ）やヘテロ接合バイポーラトランジスタ（ＨＢＴ）な
どで構成されるMMICが用いられている。その際、接地イ
ンダクタンスをできるだけ小さくし、また素子で発生す
る熱を効率良くパッケージ基板に逃し熱抵抗を下げるこ
とが重要である。図１３（ａ）に示すように、通常はマ
イクロ波集積回路（MIC）チップ１０２をパッケージ基
板１０１にダイボンディングし、チップ１０２上のパッ
ド電極１０２ａをパッケージ基板１０１上のパッド電極
（図示せず。）にボンディングワイヤ１０３で接続する
方法が用いられている。しかしながら、この方法では周
波数が高くなるとボンディングワイヤ１０３のインダク
タンスが無視できなくなり、アンプのゲインが低下す
る。接地インダクタンスを小さくする方法としては、図
１３（ｂ）に示すようにMIC基板１０４を30〜100μｍ程
度まで薄くし、基板１０４の裏面からバイアホールを形
成し、裏面全面にAuめっき配線１０５を形成する方法が
一般的である。このAuめっき配線１０５を介して基板１
０４の裏面とパッケージ基板１０１とがお互いに接続さ
れる。１０６ａはAuめっき配線１０５と接続される電
極、１０６ｂは基板１０４の周辺部に形成されるパッド
電極である。パッド電極１０６ｂはボンディングワイヤ
１０３でパッケージ基板１０１上のパッド電極（図示せ
ず。）に接続される。
パワーアンプは、GaAs系の電界効果トランジスタ（ＦＥ
Ｔ）やヘテロ接合バイポーラトランジスタ（ＨＢＴ）な
どで構成されるMMICが用いられている。その際、接地イ
ンダクタンスをできるだけ小さくし、また素子で発生す
る熱を効率良くパッケージ基板に逃し熱抵抗を下げるこ
とが重要である。図１３（ａ）に示すように、通常はマ
イクロ波集積回路（MIC）チップ１０２をパッケージ基
板１０１にダイボンディングし、チップ１０２上のパッ
ド電極１０２ａをパッケージ基板１０１上のパッド電極
（図示せず。）にボンディングワイヤ１０３で接続する
方法が用いられている。しかしながら、この方法では周
波数が高くなるとボンディングワイヤ１０３のインダク
タンスが無視できなくなり、アンプのゲインが低下す
る。接地インダクタンスを小さくする方法としては、図
１３（ｂ）に示すようにMIC基板１０４を30〜100μｍ程
度まで薄くし、基板１０４の裏面からバイアホールを形
成し、裏面全面にAuめっき配線１０５を形成する方法が
一般的である。このAuめっき配線１０５を介して基板１
０４の裏面とパッケージ基板１０１とがお互いに接続さ
れる。１０６ａはAuめっき配線１０５と接続される電
極、１０６ｂは基板１０４の周辺部に形成されるパッド
電極である。パッド電極１０６ｂはボンディングワイヤ
１０３でパッケージ基板１０１上のパッド電極（図示せ
ず。）に接続される。
【０００３】図１３（ｂ）のようにバイアホールを介し
てAuめっき配線１０５により接地すれば、接地インダク
タンスは小さくなるが、熱抵抗を下げるにはさらに工夫
が必要である。また、基板を薄くしＡｕめっき配線１０
５を形成する工程は容易ではなく大量生産には不向きで
ある。熱抵抗を下げるには、MIC基板をメタルを介して
パッケージ基板に接着する方法が効果的である。この場
合、図１３（ｃ）に示すようにMIC基板１０７表面にバ
ンプ１０８を形成してパッケージ基板１０１にflip-chi
p実装する方法や、図１３（ｄ）に示すようにＨＢＴを
用いたMIC基板１０９においてエミッタ電極上に接地電
極として厚いめっき層１１４を形成し、face- down実
装する方法などが提案されている。図１３（ｄ）におい
て、１１０はコレクタ電極、１１１はコレクタ配線、１
１２はベース電極、１１３はベース配線、１１５はバイ
アホール、１１６は引き出し配線（信号線）である。こ
のようにflip-chip実装やface-down実装によりメタルを
介してパッケージ基板１０１への直接接着を行うと、熱
抵抗も低減し、かつ接地インダクタンスも低減できる。
てAuめっき配線１０５により接地すれば、接地インダク
タンスは小さくなるが、熱抵抗を下げるにはさらに工夫
が必要である。また、基板を薄くしＡｕめっき配線１０
５を形成する工程は容易ではなく大量生産には不向きで
ある。熱抵抗を下げるには、MIC基板をメタルを介して
パッケージ基板に接着する方法が効果的である。この場
合、図１３（ｃ）に示すようにMIC基板１０７表面にバ
ンプ１０８を形成してパッケージ基板１０１にflip-chi
p実装する方法や、図１３（ｄ）に示すようにＨＢＴを
用いたMIC基板１０９においてエミッタ電極上に接地電
極として厚いめっき層１１４を形成し、face- down実
装する方法などが提案されている。図１３（ｄ）におい
て、１１０はコレクタ電極、１１１はコレクタ配線、１
１２はベース電極、１１３はベース配線、１１５はバイ
アホール、１１６は引き出し配線（信号線）である。こ
のようにflip-chip実装やface-down実装によりメタルを
介してパッケージ基板１０１への直接接着を行うと、熱
抵抗も低減し、かつ接地インダクタンスも低減できる。
【０００４】しかしながら、flip-chip実装する前者の
方法では、数十μｍの高さのバンプ１０８をMIC基板１
０７上に形成する必要があり、このプロセスが容易では
ない。また、face-down実装する後者の方法では、信号
線１１６をMIC基板１０９の裏面側に引き出すため、や
はりMIC基板１０９を30〜100μｍ程度まで薄くしてから
バイアホール１１５を形成し、めっきなどでめっき層１
１４を形成するという量産に不向きな配線工程が必要で
ある。
方法では、数十μｍの高さのバンプ１０８をMIC基板１
０７上に形成する必要があり、このプロセスが容易では
ない。また、face-down実装する後者の方法では、信号
線１１６をMIC基板１０９の裏面側に引き出すため、や
はりMIC基板１０９を30〜100μｍ程度まで薄くしてから
バイアホール１１５を形成し、めっきなどでめっき層１
１４を形成するという量産に不向きな配線工程が必要で
ある。
【０００５】
【発明が解決しようとする課題】上記したように、パワ
ーアンプ用等に用いられるMMICでは、接地インダクタン
スをできるだけ小さくし、また素子で発生する熱を効率
良くパッケージ基板に逃し熱抵抗を下げることが重要で
あるが、簡単なプロセス及び構造で接地インダクタンス
と熱抵抗を下げることが困難であった。本願発明は、上
記実情に鑑みてなされたものであり、接地インダクタン
スと熱抵抗を簡便に下げることが可能な半導体装置及び
その製造方法を提供することを目的とするものである。
ーアンプ用等に用いられるMMICでは、接地インダクタン
スをできるだけ小さくし、また素子で発生する熱を効率
良くパッケージ基板に逃し熱抵抗を下げることが重要で
あるが、簡単なプロセス及び構造で接地インダクタンス
と熱抵抗を下げることが困難であった。本願発明は、上
記実情に鑑みてなされたものであり、接地インダクタン
スと熱抵抗を簡便に下げることが可能な半導体装置及び
その製造方法を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】前述した課題を解決する
ために、本発明の第１は、第１の面と第２の面を有する
半導体からなる第１の基板の当該第１の面に半導体素子
を形成する工程と、前記第１の基板上に第１の接続電極
を形成する工程と、当該半導体素子を覆って開口部を有
する絶縁層を形成する工程と、前記開口部を埋め込んで
接地電極層を形成する工程と、前記第１の基板を前記第
１の面側からエッチングして前記第１の接続電極の底面
を露出する工程と、前記第１の基板の厚みを前記第２の
面側から減少させて前記第１の基板を分割する工程と、
分割された前記第１の基板を前記接地電極層を介して第
２の基板に載置する工程と、前記第１の接続電極の露出
した底面と前記第２の基板に設けられた第２の接続電極
との間を接続導体で接続する工程とを具備することを特
徴とする半導体装置の製造方法を提供する。また、本発
明の第２は、第１の面と第２の面を有する半導体からな
る第１の基板の当該第１の面に半導体素子を形成する工
程と、前記第１の基板上に外部接続電極を形成する工程
と、当該半導体素子を覆って開口部を有する絶縁層を形
成する工程と、前記開口部を埋め込んで放熱導体層を形
成する工程と、前記第１の基板を前記第１の面側からエ
ッチングして前記外部接続電極の底面を露出する工程
と、前記第１の基板の厚みを前記第２の面側から減少さ
せて前記第１の基板を分割する工程と、分割された前記
第１の基板を前記放熱導体層を介して第２の基板に載置
する工程とを具備することを特徴とする半導体装置の製
造方法を提供する。
ために、本発明の第１は、第１の面と第２の面を有する
半導体からなる第１の基板の当該第１の面に半導体素子
を形成する工程と、前記第１の基板上に第１の接続電極
を形成する工程と、当該半導体素子を覆って開口部を有
する絶縁層を形成する工程と、前記開口部を埋め込んで
接地電極層を形成する工程と、前記第１の基板を前記第
１の面側からエッチングして前記第１の接続電極の底面
を露出する工程と、前記第１の基板の厚みを前記第２の
面側から減少させて前記第１の基板を分割する工程と、
分割された前記第１の基板を前記接地電極層を介して第
２の基板に載置する工程と、前記第１の接続電極の露出
した底面と前記第２の基板に設けられた第２の接続電極
との間を接続導体で接続する工程とを具備することを特
徴とする半導体装置の製造方法を提供する。また、本発
明の第２は、第１の面と第２の面を有する半導体からな
る第１の基板の当該第１の面に半導体素子を形成する工
程と、前記第１の基板上に外部接続電極を形成する工程
と、当該半導体素子を覆って開口部を有する絶縁層を形
成する工程と、前記開口部を埋め込んで放熱導体層を形
成する工程と、前記第１の基板を前記第１の面側からエ
ッチングして前記外部接続電極の底面を露出する工程
と、前記第１の基板の厚みを前記第２の面側から減少さ
せて前記第１の基板を分割する工程と、分割された前記
第１の基板を前記放熱導体層を介して第２の基板に載置
する工程とを具備することを特徴とする半導体装置の製
造方法を提供する。
【０００７】かかる本発明の第１、第２において、以下
の構成を備えることが望ましい。 （１）前記第１の基板内にエッチング停止層を設け、こ
のエッチング停止層表面において前記第１の基板のエッ
チングを停止させること。 （２）前記第１の基板の厚みを前記第２の面側から減少
させる方法としてポリッシング法を用いること。 （３）前記第１の基板の厚みを前記第２の面側から減少
させる方法として、当該基板の厚みが所定量に減少する
までポリッシング法を用い、その後ウエット若しくはド
ライエッチング法を用いること。 （４）前記第１の基板を分割する方法としてダイシング
法を用いること。 （５）前記接地電極層は、前記第１の接続電極を覆う部
分を少なくとも除いてパターン形成すること。 （６）前記放熱導体層は、前記外部接続電極を覆う部分
を少なくとも除いてパターン形成すること。 （７）前記第１の基板を前記第１の面側からエッチング
して前記第１の接続電極の底面を露出する工程は、当該
第１の接続電極の底面を選択的に露出する工程であるこ
と。 （８）前記第１の基板を前記第１の面側からエッチング
して前記外部接続電極の底面を露出する工程は、当該外
部接続電極の底面を選択的に露出する工程であること。
の構成を備えることが望ましい。 （１）前記第１の基板内にエッチング停止層を設け、こ
のエッチング停止層表面において前記第１の基板のエッ
チングを停止させること。 （２）前記第１の基板の厚みを前記第２の面側から減少
させる方法としてポリッシング法を用いること。 （３）前記第１の基板の厚みを前記第２の面側から減少
させる方法として、当該基板の厚みが所定量に減少する
までポリッシング法を用い、その後ウエット若しくはド
ライエッチング法を用いること。 （４）前記第１の基板を分割する方法としてダイシング
法を用いること。 （５）前記接地電極層は、前記第１の接続電極を覆う部
分を少なくとも除いてパターン形成すること。 （６）前記放熱導体層は、前記外部接続電極を覆う部分
を少なくとも除いてパターン形成すること。 （７）前記第１の基板を前記第１の面側からエッチング
して前記第１の接続電極の底面を露出する工程は、当該
第１の接続電極の底面を選択的に露出する工程であるこ
と。 （８）前記第１の基板を前記第１の面側からエッチング
して前記外部接続電極の底面を露出する工程は、当該外
部接続電極の底面を選択的に露出する工程であること。
【０００８】また、本発明の第３は、第１の面と第２の
面を有する半導体からなる第１の基板と、この第１の基
板の前記第１の面に形成された半導体素子と、一部が前
記第１の基板と接続され、絶縁層を介して前記第１の基
板と対向して形成された接地電極層と、前記第１の基板
をその第２の面を上にして前記接地電極層を介して載置
する第２の基板と、前記絶縁層の周辺部上に前記第１の
基板の周囲に露出して設けられた第１の接続電極と、前
記第２の基板上に設けられた第２の接続電極と、前記第
１接続電極と前記第２の接続電極とを接続する接続導体
とを具備することを特徴とする半導体装置を提供する。
また、本発明の第４は、第１の面と第２の面を有する半
導体からなる第１の基板と、この第１の基板の前記第１
の面に形成された半導体素子と、一部が前記第１の基板
と接続され、絶縁層を介して前記第１の基板と対向して
形成された放熱導体層と、前記第１の基板をその第２の
面を上にして前記放熱導体層を介して載置する第２の基
板と、前記絶縁層の周辺部上に前記第１の基板の周囲に
露出して設けられた外部接続電極とを具備することを特
徴とする半導体装置を提供する。かかる本発明の第３、
第４において、以下の構成を備えることが望ましい。 （１）前記接地電極層は前記第１の接続電極の直下の部
分を除いて設けられていること。
面を有する半導体からなる第１の基板と、この第１の基
板の前記第１の面に形成された半導体素子と、一部が前
記第１の基板と接続され、絶縁層を介して前記第１の基
板と対向して形成された接地電極層と、前記第１の基板
をその第２の面を上にして前記接地電極層を介して載置
する第２の基板と、前記絶縁層の周辺部上に前記第１の
基板の周囲に露出して設けられた第１の接続電極と、前
記第２の基板上に設けられた第２の接続電極と、前記第
１接続電極と前記第２の接続電極とを接続する接続導体
とを具備することを特徴とする半導体装置を提供する。
また、本発明の第４は、第１の面と第２の面を有する半
導体からなる第１の基板と、この第１の基板の前記第１
の面に形成された半導体素子と、一部が前記第１の基板
と接続され、絶縁層を介して前記第１の基板と対向して
形成された放熱導体層と、前記第１の基板をその第２の
面を上にして前記放熱導体層を介して載置する第２の基
板と、前記絶縁層の周辺部上に前記第１の基板の周囲に
露出して設けられた外部接続電極とを具備することを特
徴とする半導体装置を提供する。かかる本発明の第３、
第４において、以下の構成を備えることが望ましい。 （１）前記接地電極層は前記第１の接続電極の直下の部
分を除いて設けられていること。
【０００９】（２）前記放熱導体層は前記外部接続電極
の直下の部分を除いて設けられていること。 （３）前記第１の接続電極を露出する前記第１の基板の
周囲部は、当該第１の接続電極を選択的に露出して形成
されていること。 （４）前記外部接続電極を露出する前記第１の基板の周
囲部は、当該外部接続電極を選択的に露出して形成され
ていること。 （５）前記第１の基板は、前記第２の面の面積が前記第
１の面よりも大きいこと。 （６）前記半導体素子は前記第１の基板に集積して設け
られたマイクロ波集積回路を構成すること。
の直下の部分を除いて設けられていること。 （３）前記第１の接続電極を露出する前記第１の基板の
周囲部は、当該第１の接続電極を選択的に露出して形成
されていること。 （４）前記外部接続電極を露出する前記第１の基板の周
囲部は、当該外部接続電極を選択的に露出して形成され
ていること。 （５）前記第１の基板は、前記第２の面の面積が前記第
１の面よりも大きいこと。 （６）前記半導体素子は前記第１の基板に集積して設け
られたマイクロ波集積回路を構成すること。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を図面を
参酌しつつ詳細に説明する。 （第１の実施形態）本発明の半導体装置に係る第１の実
施形態について説明する。図１乃至図５は、本実施形態
に係る半導体装置の製造方法を示す工程断面図である。
まず、ＧａＡｓ基板１ａ上に、ＨＢＴで構成される集積
回路（例えば、マイクロ波集積回路（ＭＩＣ）。）を形
成する。手順を以下に示す。図１（ａ）に示すように、
ＧａＡｓ基板１ａ上にｎ型ドーピング濃度５×１０１８
ｃｍ−３のＧａＡｓコレクタコンタクト層１ｂ（500n
m）、その上にｎ型ドーピング濃度５×１０１６ｃｍ
−３のＧａＡｓコレクタ層１ｃ（500nm）、その上にｐ
型ドーピング濃度５×１０１９ｃｍ−３のＧａＡｓベー
ス層１ｄ（50nm）、その上にｎ型ドーピング濃度３×１
０１７ｃｍ−３のＩｎ０．５Ｇａ０．５Ｐエミッタ層１
ｅ（50nm）、その上にＧａＡｓ／ＩｎＧａＡｓエミッタ
コンタクト層１ｆを順次エピタキシャル成長する。これ
らの層１ａ乃至１ｆをＧａＡｓ基板１と総称する。この
ＧａＡｓ基板１にＷＮ／Wの積層膜を図１（ｂ）に示す
ようにスパッタで形成する。このＷＮ／Wの積層膜上に
図示しないレジストでエミッタパターンを形成し、これ
をマスクにリアクティブイオンエッチング（ＲＩＥ）で
ＷＮ／Wの積層膜をパターンニングしてエミッタ電極２
としてＷＮ／W積層パターンを形成する。
参酌しつつ詳細に説明する。 （第１の実施形態）本発明の半導体装置に係る第１の実
施形態について説明する。図１乃至図５は、本実施形態
に係る半導体装置の製造方法を示す工程断面図である。
まず、ＧａＡｓ基板１ａ上に、ＨＢＴで構成される集積
回路（例えば、マイクロ波集積回路（ＭＩＣ）。）を形
成する。手順を以下に示す。図１（ａ）に示すように、
ＧａＡｓ基板１ａ上にｎ型ドーピング濃度５×１０１８
ｃｍ−３のＧａＡｓコレクタコンタクト層１ｂ（500n
m）、その上にｎ型ドーピング濃度５×１０１６ｃｍ
−３のＧａＡｓコレクタ層１ｃ（500nm）、その上にｐ
型ドーピング濃度５×１０１９ｃｍ−３のＧａＡｓベー
ス層１ｄ（50nm）、その上にｎ型ドーピング濃度３×１
０１７ｃｍ−３のＩｎ０．５Ｇａ０．５Ｐエミッタ層１
ｅ（50nm）、その上にＧａＡｓ／ＩｎＧａＡｓエミッタ
コンタクト層１ｆを順次エピタキシャル成長する。これ
らの層１ａ乃至１ｆをＧａＡｓ基板１と総称する。この
ＧａＡｓ基板１にＷＮ／Wの積層膜を図１（ｂ）に示す
ようにスパッタで形成する。このＷＮ／Wの積層膜上に
図示しないレジストでエミッタパターンを形成し、これ
をマスクにリアクティブイオンエッチング（ＲＩＥ）で
ＷＮ／Wの積層膜をパターンニングしてエミッタ電極２
としてＷＮ／W積層パターンを形成する。
【００１１】次に、図１（ｃ）に示すようにＷＮ／W積
層パターン（エミッタ電極）２をマスクとしてＧａＡｓ
／ＩｎＧａＡｓエミッタコンタクト層１ｆをりん酸系エ
ッチャントでエッチングし、さらに塩酸系のエッチャン
トでＩｎ０．５Ｇａ０．５Ｐエミッタ層１ｅをエッチン
グする。次に、図示しないレジストでベースパターンを
形成し、Pt/Ti/Pt/Auを蒸着して、リフトオフ法により
ベース電極３としてPt/Ti/Pt/Au積層膜を図２（ａ）に
示すように形成する。その後、図２（ｂ）に示すように
ＧａＡｓベース層１ｄ及びＧａＡｓコレクタ層１ｃをエ
ッチングしてＧａＡｓコレクタコンタクト層１ｂを露出
させて、コレクタ電極５としてAuGe/Ni/Ti/Pt/Au積層膜
を蒸着及びリフトオフ法により形成する。次に、図２
（ｃ）に示すように第一の層間絶縁膜としてＳｉＯ２膜
４を全面に形成した後、ＳｉＯ２膜４にコンタクトホー
ルを形成し、全面にTi/Pt/Au/Ti積層膜を形成する。こ
のTi/Pt/Au/Ti積層膜をパターニングして、ベース電極
３と接続するベース電極配線層６、コレクタ電極５と接
続するコレクタ電極配線層７層、及びパッド電極８を形
成する。ここで、パッド電極８は後にスクライブライン
となる部分に近接して形成する。
層パターン（エミッタ電極）２をマスクとしてＧａＡｓ
／ＩｎＧａＡｓエミッタコンタクト層１ｆをりん酸系エ
ッチャントでエッチングし、さらに塩酸系のエッチャン
トでＩｎ０．５Ｇａ０．５Ｐエミッタ層１ｅをエッチン
グする。次に、図示しないレジストでベースパターンを
形成し、Pt/Ti/Pt/Auを蒸着して、リフトオフ法により
ベース電極３としてPt/Ti/Pt/Au積層膜を図２（ａ）に
示すように形成する。その後、図２（ｂ）に示すように
ＧａＡｓベース層１ｄ及びＧａＡｓコレクタ層１ｃをエ
ッチングしてＧａＡｓコレクタコンタクト層１ｂを露出
させて、コレクタ電極５としてAuGe/Ni/Ti/Pt/Au積層膜
を蒸着及びリフトオフ法により形成する。次に、図２
（ｃ）に示すように第一の層間絶縁膜としてＳｉＯ２膜
４を全面に形成した後、ＳｉＯ２膜４にコンタクトホー
ルを形成し、全面にTi/Pt/Au/Ti積層膜を形成する。こ
のTi/Pt/Au/Ti積層膜をパターニングして、ベース電極
３と接続するベース電極配線層６、コレクタ電極５と接
続するコレクタ電極配線層７層、及びパッド電極８を形
成する。ここで、パッド電極８は後にスクライブライン
となる部分に近接して形成する。
【００１２】次に、図３（ａ）に示すように第二の層間
絶縁膜としてSiN膜９を上層に形成しSiN膜９にもコンタ
クトホールを形成し、エミッタ電極２上のエミッタ電極
配線層１０及び第二の配線電極１１を形成する。第二の
配線電極１１はパッド電極８及びベース電極配線層６に
接続される。この後、図３（ｂ）に示すように全面にポ
リイミド膜１２を形成し、エミッタ電極配線層１０上の
ポリイミド膜１２にコンタクトホールを形成する。さら
に、図３（ｃ）に示すようにポリイミド膜１２上に、ダ
イシングラインを除いた部分にＡｕめっきで１０μｍの
厚さの接地電極１３を形成する。このＡｕめっきによる
接地電極１３のパターンは概略チップ面積に相当する。
さらに、図４（ａ）に示すようにこのＡｕめっきによる
接地電極１３のパターンをマスクとしてスクライブライ
ン上のポリイミド膜１２、SiN膜９、及びＳｉＯ２膜４
を順にドライエッチングしてＧａＡｓ基板１を露出させ
る。ここで形成される溝の側壁１４は、後述するMICチ
ップの側壁を構成する。次に、図４（ｂ）に示すように
露出したＧａＡｓ基板１表面を70μｍウエットエッチン
グする。この場合、エッチャントにはBr２とCH３OHとの
混合溶液を用いる。この時のサイドエッチングにより、
後述する実装時のワイヤボンディングに用いるパッド電
極８を露出させる。ここではパッド電極８表面はＳｉＯ
２膜４でカバーされているので、NH４FによりＳｉＯ2
膜４を除去しパッド電極８を露出させる。１５はこのサ
イドエッチングにより形成されるテーパー状の溝の側壁
であり、側壁１４と同様に後述するMICチップの側壁を
構成する。
絶縁膜としてSiN膜９を上層に形成しSiN膜９にもコンタ
クトホールを形成し、エミッタ電極２上のエミッタ電極
配線層１０及び第二の配線電極１１を形成する。第二の
配線電極１１はパッド電極８及びベース電極配線層６に
接続される。この後、図３（ｂ）に示すように全面にポ
リイミド膜１２を形成し、エミッタ電極配線層１０上の
ポリイミド膜１２にコンタクトホールを形成する。さら
に、図３（ｃ）に示すようにポリイミド膜１２上に、ダ
イシングラインを除いた部分にＡｕめっきで１０μｍの
厚さの接地電極１３を形成する。このＡｕめっきによる
接地電極１３のパターンは概略チップ面積に相当する。
さらに、図４（ａ）に示すようにこのＡｕめっきによる
接地電極１３のパターンをマスクとしてスクライブライ
ン上のポリイミド膜１２、SiN膜９、及びＳｉＯ２膜４
を順にドライエッチングしてＧａＡｓ基板１を露出させ
る。ここで形成される溝の側壁１４は、後述するMICチ
ップの側壁を構成する。次に、図４（ｂ）に示すように
露出したＧａＡｓ基板１表面を70μｍウエットエッチン
グする。この場合、エッチャントにはBr２とCH３OHとの
混合溶液を用いる。この時のサイドエッチングにより、
後述する実装時のワイヤボンディングに用いるパッド電
極８を露出させる。ここではパッド電極８表面はＳｉＯ
２膜４でカバーされているので、NH４FによりＳｉＯ2
膜４を除去しパッド電極８を露出させる。１５はこのサ
イドエッチングにより形成されるテーパー状の溝の側壁
であり、側壁１４と同様に後述するMICチップの側壁を
構成する。
【００１３】次に、ＧａＡｓ基板（ウエハ）１表面にシ
ート１９を貼り付け又は吸着させて、ＧａＡｓ基板１裏
面を研磨する。基板（ウエハ）の厚さが７０μｍ以下
（上記エッチングの深さ分以下）になるまでＧａＡｓ基
板１裏面を研磨して薄くする（図４（ｃ））。この工程
で、ＧａＡｓ基板１は各チップに分離され、ボンディン
グ用のパッド電極８も露出している。かかる工程により
形成されたMICチップをＡｕめっきの接地電極１３側の
面が下になるようにして、Ａｕ−Ｓｎはんだ１７により
パッケージ基板１６上のグランド線１６ｂに接続する。
最後に図５に示すようにボンディングワイヤ１８により
MICチップ上のパッド電極８とパッケージ基板１６上の
信号線１６ａとを接続し実装する。本実施形態による半
導体装置の製造方法によれば、基板を薄くした後のバイ
アホール形成工程や配線工程を省略できることは勿論、
接地インダクタンスの低減及び／又は熱抵抗の低減を容
易に達成することが可能となる。さらに、エッチング及
び研磨等により容易に基板からチップを分離することが
可能であるとともに、またエッチングにより露出したパ
ッド電極をパッケージ基板上の電極配線等に対して容易
に接続することが可能となる。
ート１９を貼り付け又は吸着させて、ＧａＡｓ基板１裏
面を研磨する。基板（ウエハ）の厚さが７０μｍ以下
（上記エッチングの深さ分以下）になるまでＧａＡｓ基
板１裏面を研磨して薄くする（図４（ｃ））。この工程
で、ＧａＡｓ基板１は各チップに分離され、ボンディン
グ用のパッド電極８も露出している。かかる工程により
形成されたMICチップをＡｕめっきの接地電極１３側の
面が下になるようにして、Ａｕ−Ｓｎはんだ１７により
パッケージ基板１６上のグランド線１６ｂに接続する。
最後に図５に示すようにボンディングワイヤ１８により
MICチップ上のパッド電極８とパッケージ基板１６上の
信号線１６ａとを接続し実装する。本実施形態による半
導体装置の製造方法によれば、基板を薄くした後のバイ
アホール形成工程や配線工程を省略できることは勿論、
接地インダクタンスの低減及び／又は熱抵抗の低減を容
易に達成することが可能となる。さらに、エッチング及
び研磨等により容易に基板からチップを分離することが
可能であるとともに、またエッチングにより露出したパ
ッド電極をパッケージ基板上の電極配線等に対して容易
に接続することが可能となる。
【００１４】また、かかる製造方法により製造された半
導体装置は、接地インダクタンスの低減によって、高周
波での高いパワーゲインが得られる。 （第２の実施形態）次に、本発明の第２の実施形態につ
いて説明する。本実施形態の特徴は、基板（ウエハ）エ
ッチング時に異方的なエッチングを行い、基板の側面を
チップ上面に対して概略垂直とするものである。その他
の点については、第１の実施形態と同様である。本実施
形態の説明に用いられる図６及び図７において、図１乃
至図５と同一の部分については同一の符号を付して示
す。ダイシングラインに位置するＧａＡｓ基板１を７０
μｍウエットエッチングする工程の前までは、第１の実
施形態と同様である。図６（ａ）及び図６（ｂ）はそれ
ぞれ第１の実施形態における図３（ｃ）及び図４（ａ）
に対応する。図６（ｃ）に示すように、露出したＧａＡ
ｓ基板１表面を70μｍウエットエッチングする。この場
合、エッチャントには燐酸と過酸化水素水の混合液を用
いる。この時のサイドエッチングにより、後述する実装
時のワイヤボンディングに用いるパッド電極８を露出さ
せる。ここではパッド電極８表面はＳｉＯ２膜４でカバ
ーされているので、NH４FによりＳｉＯ2 膜４を除去し
パッド電極８を露出させる。２５はこのサイドエッチン
グにより形成される溝の側壁であり、チップ上面に対し
て概略垂直となっている。側壁１４と同様に後述するMI
Cチップの側壁を構成する。
導体装置は、接地インダクタンスの低減によって、高周
波での高いパワーゲインが得られる。 （第２の実施形態）次に、本発明の第２の実施形態につ
いて説明する。本実施形態の特徴は、基板（ウエハ）エ
ッチング時に異方的なエッチングを行い、基板の側面を
チップ上面に対して概略垂直とするものである。その他
の点については、第１の実施形態と同様である。本実施
形態の説明に用いられる図６及び図７において、図１乃
至図５と同一の部分については同一の符号を付して示
す。ダイシングラインに位置するＧａＡｓ基板１を７０
μｍウエットエッチングする工程の前までは、第１の実
施形態と同様である。図６（ａ）及び図６（ｂ）はそれ
ぞれ第１の実施形態における図３（ｃ）及び図４（ａ）
に対応する。図６（ｃ）に示すように、露出したＧａＡ
ｓ基板１表面を70μｍウエットエッチングする。この場
合、エッチャントには燐酸と過酸化水素水の混合液を用
いる。この時のサイドエッチングにより、後述する実装
時のワイヤボンディングに用いるパッド電極８を露出さ
せる。ここではパッド電極８表面はＳｉＯ２膜４でカバ
ーされているので、NH４FによりＳｉＯ2 膜４を除去し
パッド電極８を露出させる。２５はこのサイドエッチン
グにより形成される溝の側壁であり、チップ上面に対し
て概略垂直となっている。側壁１４と同様に後述するMI
Cチップの側壁を構成する。
【００１５】次に、ＧａＡｓ基板（ウエハ）１表面にシ
ート１９を貼り付け又は吸着させて、ＧａＡｓ基板１裏
面を研磨する。基板（ウエハ）の厚さが７０μｍ以下に
なるまで研磨すると、第１の実施形態と同様にチップ分
離が完了する（図７（ａ））。かかる工程により形成さ
れたMICチップをＡｕめっきの接地電極１３側の面が下
になるようにして、Ａｕ−Ｓｎはんだ１７によりパッケ
ージ基板１６上のグランド線１６ｂに接続する。最後に
図７（ｂ）に示すようにボンディングワイヤ１８により
MICチップ上のパッド電極８とパッケージ基板１６上の
信号線１６ａとを接続し実装する。本実施形態による半
導体装置の製造方法によれば、第１の実施形態で得られ
る効果を奏することの他、ボンディングパッドを小さく
できるのでチップ面積が縮小し、コストの低減が図れ
る。また、かかる製造方法により製造された半導体装置
は、第１の実施形態で得られる効果を奏することの他、
ＧａＡｓ基板（ウエハ）の側壁がチップ上面と概略垂直
となるので、ボンディングワイヤ１８によるパッド電極
８と信号線１６ａ間の接続が第１の実施形態に比べて容
易となる。即ち、ＧａＡｓ基板（ウエハ）１の側壁２５
の上端部分が第１の実施形態のように逆テーパ状に広が
ることはなく、当該上端部分がボンディングワイヤ１８
による接続の邪魔となることはなくなる。
ート１９を貼り付け又は吸着させて、ＧａＡｓ基板１裏
面を研磨する。基板（ウエハ）の厚さが７０μｍ以下に
なるまで研磨すると、第１の実施形態と同様にチップ分
離が完了する（図７（ａ））。かかる工程により形成さ
れたMICチップをＡｕめっきの接地電極１３側の面が下
になるようにして、Ａｕ−Ｓｎはんだ１７によりパッケ
ージ基板１６上のグランド線１６ｂに接続する。最後に
図７（ｂ）に示すようにボンディングワイヤ１８により
MICチップ上のパッド電極８とパッケージ基板１６上の
信号線１６ａとを接続し実装する。本実施形態による半
導体装置の製造方法によれば、第１の実施形態で得られ
る効果を奏することの他、ボンディングパッドを小さく
できるのでチップ面積が縮小し、コストの低減が図れ
る。また、かかる製造方法により製造された半導体装置
は、第１の実施形態で得られる効果を奏することの他、
ＧａＡｓ基板（ウエハ）の側壁がチップ上面と概略垂直
となるので、ボンディングワイヤ１８によるパッド電極
８と信号線１６ａ間の接続が第１の実施形態に比べて容
易となる。即ち、ＧａＡｓ基板（ウエハ）１の側壁２５
の上端部分が第１の実施形態のように逆テーパ状に広が
ることはなく、当該上端部分がボンディングワイヤ１８
による接続の邪魔となることはなくなる。
【００１６】（第３の実施形態）次に、本発明の第３の
実施形態について説明する。本実施形態の特徴は、基板
（ウエハ）の裏面研磨を途中で停止することにより表面
からのエッチングで形成された溝の底面部分に薄く基板
部分を残存させ、当該残存部分をその後除去してダイシ
ングを行うことである。その他の点については、第２の
実施形態と同様である（第１の実施形態でも同様。）。
本実施形態の説明に用いられる図８において、図６及び
図７と同一の部分については同一の符号を付して示す。
本実施形態による製造工程は、第２の実施形態の図６
（ｃ）に示す工程までは第２の実施形態の製造工程と同
様である。その後、図８に示すようにＧａＡｓ基板（ウ
エハ）１の裏面研磨を行い、ウエハ厚が７０μｍよりも
厚い状態で停止する。さらに、基板（ウエハ）１の裏面
全面に対してドライエッチングまたはウエットエッチン
グを行い、基板（ウエハ）１のウエハ厚が７０μｍ以下
になるまで基板１の部分をエッチング除去しダイシング
を行う。この工程で、ＧａＡｓ基板１は各チップに分離
され、ボンディング用のパッド電極８も露出している。
かかる製造工程によれば、ウエハ研磨時にチップが散逸
しないようにすることができ、またＧａＡｓの粉がダイ
シングラインに溜まらないようにすることができる。以
降の工程は第１、第２の実施形態と同様である。
実施形態について説明する。本実施形態の特徴は、基板
（ウエハ）の裏面研磨を途中で停止することにより表面
からのエッチングで形成された溝の底面部分に薄く基板
部分を残存させ、当該残存部分をその後除去してダイシ
ングを行うことである。その他の点については、第２の
実施形態と同様である（第１の実施形態でも同様。）。
本実施形態の説明に用いられる図８において、図６及び
図７と同一の部分については同一の符号を付して示す。
本実施形態による製造工程は、第２の実施形態の図６
（ｃ）に示す工程までは第２の実施形態の製造工程と同
様である。その後、図８に示すようにＧａＡｓ基板（ウ
エハ）１の裏面研磨を行い、ウエハ厚が７０μｍよりも
厚い状態で停止する。さらに、基板（ウエハ）１の裏面
全面に対してドライエッチングまたはウエットエッチン
グを行い、基板（ウエハ）１のウエハ厚が７０μｍ以下
になるまで基板１の部分をエッチング除去しダイシング
を行う。この工程で、ＧａＡｓ基板１は各チップに分離
され、ボンディング用のパッド電極８も露出している。
かかる製造工程によれば、ウエハ研磨時にチップが散逸
しないようにすることができ、またＧａＡｓの粉がダイ
シングラインに溜まらないようにすることができる。以
降の工程は第１、第２の実施形態と同様である。
【００１７】（第４の実施形態）次に、本発明の第４の
実施形態について説明する。本実施形態の特徴は、基板
（ウエハ）中にエッチングストッパー及び研磨ストッパ
ーとしてのストッパー層を挟み込んだ点である。その他
の点については、第２の実施形態と同様である（第１の
実施形態でも同様。）。本実施形態の説明に用いられる
図９において、図６及び図７と同一の部分については同
一の符号を付して示す。本実施形態において、基板はＧ
ａＡｓ等からなる基板部３１ａ（厚さ約７０μｍ）、ス
トッパー層３１ｂ、及びＧａＡｓ基板（又は層）部３１
ｃからなり、ダイシングラインに位置するＧａＡｓ基板
（又は層）部３１ｃを７０μｍウエットエッチングする
工程の前までは、第１の実施形態における相当する工程
と同様である。図９（ａ）及び図９（ｂ）はそれぞれ第
１の実施形態における図３（ｃ）及び図４（ａ）に対応
する。図９（ｃ）に示すように、露出したＧａＡｓ基板
（又は層）部３１ｃ表面を70μｍウエットエッチングす
る。この場合、エッチャントには燐酸と過酸化水素水の
混合液を用いる。この時、ウエットエッチングはエッチ
ングのストッパー層３１ｂ表面で停止する。本実施形態
でも、サイドエッチングにより後述する実装時のワイヤ
ボンディングに用いるパッド電極８を露出させる。ここ
ではパッド電極８表面はＳｉＯ２膜４でカバーされてい
るので、NH４FによりＳｉＯ２膜４を除去しパッド電極
８を露出させる。２５はこのサイドエッチングにより形
成される溝の側壁であり、第２の実施形態と同様にチッ
プ上面に対して概略垂直となっている。側壁１４と同様
に後述するMICチップの側壁を構成する。
実施形態について説明する。本実施形態の特徴は、基板
（ウエハ）中にエッチングストッパー及び研磨ストッパ
ーとしてのストッパー層を挟み込んだ点である。その他
の点については、第２の実施形態と同様である（第１の
実施形態でも同様。）。本実施形態の説明に用いられる
図９において、図６及び図７と同一の部分については同
一の符号を付して示す。本実施形態において、基板はＧ
ａＡｓ等からなる基板部３１ａ（厚さ約７０μｍ）、ス
トッパー層３１ｂ、及びＧａＡｓ基板（又は層）部３１
ｃからなり、ダイシングラインに位置するＧａＡｓ基板
（又は層）部３１ｃを７０μｍウエットエッチングする
工程の前までは、第１の実施形態における相当する工程
と同様である。図９（ａ）及び図９（ｂ）はそれぞれ第
１の実施形態における図３（ｃ）及び図４（ａ）に対応
する。図９（ｃ）に示すように、露出したＧａＡｓ基板
（又は層）部３１ｃ表面を70μｍウエットエッチングす
る。この場合、エッチャントには燐酸と過酸化水素水の
混合液を用いる。この時、ウエットエッチングはエッチ
ングのストッパー層３１ｂ表面で停止する。本実施形態
でも、サイドエッチングにより後述する実装時のワイヤ
ボンディングに用いるパッド電極８を露出させる。ここ
ではパッド電極８表面はＳｉＯ２膜４でカバーされてい
るので、NH４FによりＳｉＯ２膜４を除去しパッド電極
８を露出させる。２５はこのサイドエッチングにより形
成される溝の側壁であり、第２の実施形態と同様にチッ
プ上面に対して概略垂直となっている。側壁１４と同様
に後述するMICチップの側壁を構成する。
【００１８】次に、ＧａＡｓ基板（又は層）部３１ｃ側
の基板（ウエハ）表面に図示しないシートを貼り付け、
基板部３１ａ裏面を研磨する。研磨はストッパー層３１
ｂ表面で停止する。さらに、このストッパー層３１ｂを
ＧａＡｓ基板（又は層）部から剥離するか、除去するこ
とにより、MICチップを他のチップから分離することが
可能となる。かかる工程により形成されたMICチップを
Ａｕめっきの接地電極１３側の面が下になるようにし
て、上記実施形態と同様にパッケージ基板１６上に実装
する。本実施形態による半導体装置の製造方法によれ
ば、第１、第２の実施形態で得られる効果を奏すること
の他、エッチングストッパー層を挿入することにより、
プロセス歩留まりが向上する。また、かかる製造方法に
より製造された半導体装置は、第１、第２の実施形態で
得られる効果を奏することが可能である。 （第５の実施形態）次に、本発明の第５の実施形態につ
いて説明する。本実施形態の特徴は、基板（ウエハ）上
に形成するＡｕめっきの接地電極のうち、基板を挟んで
パッド電極に対向する部分を除去して電極配線容量を低
下させる点である。その他の点については、第２の実施
形態と同様である（第１の実施形態でも同様。）。本実
施形態の説明に用いられる図１０、図１１において、図
６及び図７と同一の部分については同一の符号を付して
示す。
の基板（ウエハ）表面に図示しないシートを貼り付け、
基板部３１ａ裏面を研磨する。研磨はストッパー層３１
ｂ表面で停止する。さらに、このストッパー層３１ｂを
ＧａＡｓ基板（又は層）部から剥離するか、除去するこ
とにより、MICチップを他のチップから分離することが
可能となる。かかる工程により形成されたMICチップを
Ａｕめっきの接地電極１３側の面が下になるようにし
て、上記実施形態と同様にパッケージ基板１６上に実装
する。本実施形態による半導体装置の製造方法によれ
ば、第１、第２の実施形態で得られる効果を奏すること
の他、エッチングストッパー層を挿入することにより、
プロセス歩留まりが向上する。また、かかる製造方法に
より製造された半導体装置は、第１、第２の実施形態で
得られる効果を奏することが可能である。 （第５の実施形態）次に、本発明の第５の実施形態につ
いて説明する。本実施形態の特徴は、基板（ウエハ）上
に形成するＡｕめっきの接地電極のうち、基板を挟んで
パッド電極に対向する部分を除去して電極配線容量を低
下させる点である。その他の点については、第２の実施
形態と同様である（第１の実施形態でも同様。）。本実
施形態の説明に用いられる図１０、図１１において、図
６及び図７と同一の部分については同一の符号を付して
示す。
【００１９】図１０（ａ）に示すように、ＧａＡｓ基板
１上に設けられたＡｕめっきの接地電極３３の側壁３３
ａは、パターニングによりポリイミド膜１２の側壁１４
から後退している。図１１に示す点線で囲まれた部分が
接地電極３３に対応する。これにより、Ａｕめっきの接
地電極３３には、基板を挟んでパッド電極８に対向する
部分がなくなり、接地電極３３とパッド電極８間の電極
配線容量を減少させることが可能となる。ここで、Ａｕ
めっきの接地電極３３は全面形成したＡｕ膜をエッチン
グ等によりパターン加工することにより形成しても良い
が、選択的な電解めっき等によりパターン加工によるこ
と無く選択形成することも可能である。その後、かかる
工程により形成されたMICチップを、Ａｕめっきの接地
電極３３側の面が下になるようにして、上記実施形態と
同様にパッケージ基板１６上に実装する（図１０
（ｂ））。 （第６の実施形態）次に、本発明の第６の実施形態につ
いて説明する。本実施形態の特徴は、基板（ウエハ）に
選択的に複数の開口部を列状に形成し、裏面からの研磨
及び当該開口部を利用したブレードによるダイシングに
より基板からのチップ分離を行う点である。その他の点
については、第２の実施形態と同様である（第１の実施
形態でも同様。）。本実施形態の説明に用いられる図１
２において、図６及び図７と同一の部分については同一
の符号を付して示す。
１上に設けられたＡｕめっきの接地電極３３の側壁３３
ａは、パターニングによりポリイミド膜１２の側壁１４
から後退している。図１１に示す点線で囲まれた部分が
接地電極３３に対応する。これにより、Ａｕめっきの接
地電極３３には、基板を挟んでパッド電極８に対向する
部分がなくなり、接地電極３３とパッド電極８間の電極
配線容量を減少させることが可能となる。ここで、Ａｕ
めっきの接地電極３３は全面形成したＡｕ膜をエッチン
グ等によりパターン加工することにより形成しても良い
が、選択的な電解めっき等によりパターン加工によるこ
と無く選択形成することも可能である。その後、かかる
工程により形成されたMICチップを、Ａｕめっきの接地
電極３３側の面が下になるようにして、上記実施形態と
同様にパッケージ基板１６上に実装する（図１０
（ｂ））。 （第６の実施形態）次に、本発明の第６の実施形態につ
いて説明する。本実施形態の特徴は、基板（ウエハ）に
選択的に複数の開口部を列状に形成し、裏面からの研磨
及び当該開口部を利用したブレードによるダイシングに
より基板からのチップ分離を行う点である。その他の点
については、第２の実施形態と同様である（第１の実施
形態でも同様。）。本実施形態の説明に用いられる図１
２において、図６及び図７と同一の部分については同一
の符号を付して示す。
【００２０】図６（ｂ）（第１の実施形態では図４
（ａ）に対応。）に示す工程の後（この工程直後のチッ
プ平面図は図１２（ｂ）に対応。）に、レジストを全面
に形成し、このレジストをエッチバックする。このエッ
チバックにより、エッチングにより形成したチップ間の
溝（ダイシングラインに相当。）に当該レジスト４１を
選択的に残置し、さらにフォトリソグラフィーによりレ
ジスト４１に円形の開口部４１ａを形成する（図１２
（ａ））。この円形の開口部４１ａはそれぞれのパッド
電極８に隣接する位置にそれぞれ対応して形成される。
次に、開口部４１ａが形成されたレジスト４１をマスク
として、ＧａＡｓ基板１及びその上のＳｉＯ２膜４に対
して第１、又は第２の実施形態と同様にエッチングを行
う。かかるエッチングにより、半円形のリセス部４１ｂ
がそれぞれのパッド電極８の下に形成される（図１２
（ｃ））。即ち、このエッチングではＧａＡｓ基板１が
部分的にエッチングされるわけであり、このような部分
的エッチングによりウエハを７０μｍ以下まで研磨した
ときのチップの散逸を防ぐことが可能である。その後、
ダイシング工程をブレードによって行い、以降の工程は
第１、第２の実施形態と同様に行う。
（ａ）に対応。）に示す工程の後（この工程直後のチッ
プ平面図は図１２（ｂ）に対応。）に、レジストを全面
に形成し、このレジストをエッチバックする。このエッ
チバックにより、エッチングにより形成したチップ間の
溝（ダイシングラインに相当。）に当該レジスト４１を
選択的に残置し、さらにフォトリソグラフィーによりレ
ジスト４１に円形の開口部４１ａを形成する（図１２
（ａ））。この円形の開口部４１ａはそれぞれのパッド
電極８に隣接する位置にそれぞれ対応して形成される。
次に、開口部４１ａが形成されたレジスト４１をマスク
として、ＧａＡｓ基板１及びその上のＳｉＯ２膜４に対
して第１、又は第２の実施形態と同様にエッチングを行
う。かかるエッチングにより、半円形のリセス部４１ｂ
がそれぞれのパッド電極８の下に形成される（図１２
（ｃ））。即ち、このエッチングではＧａＡｓ基板１が
部分的にエッチングされるわけであり、このような部分
的エッチングによりウエハを７０μｍ以下まで研磨した
ときのチップの散逸を防ぐことが可能である。その後、
ダイシング工程をブレードによって行い、以降の工程は
第１、第２の実施形態と同様に行う。
【００２１】以上、本発明の実施形態について説明した
が、本発明は上記実施形態に限定されるわけではない。
例えば、基板はＧａＡｓ基板を中心に説明したが、他の
材料の基板を用いても良く、例えば、ＩｎＰ、ＧａＮ等
の化合物半導体基板、シリコン基板、シリコンゲルマニ
ウム基板、ＳｉＣ基板、さらにはＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることも
可能である。また、チップとパッケージ基板との間の電
気的接続も上記実施形態に限定されること無く、例えば
ＴＡＢ等他の接続方法を用いることも可能である。さら
にまた、基板からチップを分離する工程（例えば、ダイ
シング工程等。）においてチップ端にバリ等が発生した
場合には、このバリをウエットエッチング等により除去
してから、チップをパッケージ基板上にマウントする工
程が、チップとパッケージ基板間の電気的接続を容易に
する点で好ましい。その他、本発明の趣旨を逸脱しない
範囲で種々変形して実施することが可能である。
が、本発明は上記実施形態に限定されるわけではない。
例えば、基板はＧａＡｓ基板を中心に説明したが、他の
材料の基板を用いても良く、例えば、ＩｎＰ、ＧａＮ等
の化合物半導体基板、シリコン基板、シリコンゲルマニ
ウム基板、ＳｉＣ基板、さらにはＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることも
可能である。また、チップとパッケージ基板との間の電
気的接続も上記実施形態に限定されること無く、例えば
ＴＡＢ等他の接続方法を用いることも可能である。さら
にまた、基板からチップを分離する工程（例えば、ダイ
シング工程等。）においてチップ端にバリ等が発生した
場合には、このバリをウエットエッチング等により除去
してから、チップをパッケージ基板上にマウントする工
程が、チップとパッケージ基板間の電気的接続を容易に
する点で好ましい。その他、本発明の趣旨を逸脱しない
範囲で種々変形して実施することが可能である。
【００２２】
【発明の効果】本発明によれば、接地インダクタンスと
熱抵抗を簡便に下げることが可能な半導体装置及びその
製造方法を提供することができる。
熱抵抗を簡便に下げることが可能な半導体装置及びその
製造方法を提供することができる。
【図１】 本発明の第１の実施形態に係る半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図２】 図１に続く本発明の第１の実施形態に係る半
導体装置の製造方法を示す工程断面図。
導体装置の製造方法を示す工程断面図。
【図３】 図２に続く本発明の第１の実施形態に係る半
導体装置の製造方法を示す工程断面図。
導体装置の製造方法を示す工程断面図。
【図４】 図３に続く本発明の第１の実施形態に係る半
導体装置の製造方法を示す工程断面図。
導体装置の製造方法を示す工程断面図。
【図５】 図４に続く本発明の第１の実施形態に係る半
導体装置の製造方法を示す工程断面図。
導体装置の製造方法を示す工程断面図。
【図６】 本発明の第２の実施形態に係る半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図７】 図６に続く本発明の第２の実施形態に係る半
導体装置の製造方法を示す工程断面図。
導体装置の製造方法を示す工程断面図。
【図８】 本発明の第３の実施形態に係る半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図９】 本発明の第４の実施形態に係る半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図１０】 本発明の第５の実施形態に係る半導体装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図１１】 本発明の第５の実施形態に係る半導体装置
の製造方法を示す上面図。
の製造方法を示す上面図。
【図１２】 本発明の第６の実施形態に係る半導体装置
の製造方法を示す上面図。
の製造方法を示す上面図。
【図１３】 従来の半導体装置の製造方法を示す上面
図。
図。
１：ＧａＡｓ基板 ２：エミッタ電極 ３：ベース電極 ４：ＳｉＯ２膜 ５：コレクタ電極 ６：ベース電極配線層 ７：コレクタ電極配線層 ８：パッド電極 ９：SiN膜 １０：エミッタ電極配線層 １１：第二の配線電極 １２：ポリイミド膜 １３：接地電極 １４：溝の側壁 １５：テーパー状の溝の側壁 １６：パッケージ基板 １７：Ａｕ−Ｓｎはんだ １８：ボンディングワイヤ １９：シート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 ３０１ Ｈ０１Ｌ 21/90 Ｂ 29/205 29/205 29/43 29/46 Ｈ 21/331 29/72 29/73 Ｆターム(参考） 4M104 AA01 AA04 AA05 AA09 BB06 BB09 BB10 BB14 BB33 CC01 DD16 DD17 DD20 DD37 DD51 DD64 DD65 DD68 FF06 FF17 FF18 GG06 GG11 GG13 GG15 HH20 5F003 AZ03 BA13 BB04 BC01 BC08 BE04 BE08 BE90 BF06 BH00 BH08 BH16 BH18 BH93 BH94 BJ00 BM02 BM03 BP32 BP94 BP95 BS05 5F033 GG02 HH13 JJ07 JJ13 JJ18 JJ19 JJ34 KK01 NN03 NN07 PP15 PP26 QQ09 QQ10 QQ13 QQ19 QQ23 QQ37 QQ42 QQ47 QQ49 RR04 RR06 RR22 VV05 VV07 XX00 XX08 XX22
Claims (20)
- 【請求項１】 第１の面と第２の面を有する半導体から
なる第１の基板の当該第１の面に半導体素子を形成する
工程と、前記第１の基板上に第１の接続電極を形成する
工程と、当該半導体素子を覆って開口部を有する絶縁層
を形成する工程と、前記開口部を埋め込んで接地電極層
を形成する工程と、前記第１の基板を前記第１の面側か
らエッチングして前記第１の接続電極の底面を露出する
工程と、前記第１の基板の厚みを前記第２の面側から減
少させて前記第１の基板を分割する工程と、分割された
前記第１の基板を前記接地電極層を介して第２の基板に
載置する工程と、前記第１の接続電極の露出した底面と
前記第２の基板に設けられた第２の接続電極との間を接
続導体で接続する工程とを具備することを特徴とする半
導体装置の製造方法。 - 【請求項２】 第１の面と第２の面を有する半導体から
なる第１の基板の当該第１の面に半導体素子を形成する
工程と、前記第１の基板上に外部接続電極を形成する工
程と、当該半導体素子を覆って開口部を有する絶縁層を
形成する工程と、前記開口部を埋め込んで放熱導体層を
形成する工程と、前記第１の基板を前記第１の面側から
エッチングして前記外部接続電極の底面を露出する工程
と、前記第１の基板の厚みを前記第２の面側から減少さ
せて前記第１の基板を分割する工程と、分割された前記
第１の基板を前記放熱導体層を介して第２の基板に載置
する工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項３】 前記第１の基板内にエッチング停止層を
設け、このエッチング停止層表面において前記第１の基
板のエッチングを停止させることを特徴とする請求項１
又は２記載の半導体装置の製造方法。 - 【請求項４】 前記第１の基板の厚みを前記第２の面側
から減少させる方法としてポリッシング法を用いること
を特徴とする請求項１乃至３記載の半導体装置の製造方
法。 - 【請求項５】 前記第１の基板の厚みを前記第２の面側
から減少させる方法として、当該基板の厚みが所定量に
減少するまでポリッシング法を用い、その後ウエット若
しくはドライエッチング法を用いることを特徴とする請
求項１乃至３記載の半導体装置の製造方法。 - 【請求項６】 前記第１の基板を分割する方法としてダ
イシング法を用いることを特徴とする請求項１乃至５記
載の半導体装置の製造方法。 - 【請求項７】 前記接地電極層は、前記第１の接続電極
を覆う部分を少なくとも除いてパターン形成することを
特徴とする請求項１、３乃至６記載の半導体装置の製造
方法。 - 【請求項８】 前記放熱導体層は、前記外部接続電極を
覆う部分を少なくとも除いてパターン形成することを特
徴とする請求項２乃至６記載の半導体装置の製造方法。 - 【請求項９】 前記第１の基板を前記第１の面側からエ
ッチングして前記第１の接続電極の底面を露出する工程
は、当該第１の接続電極の底面を選択的に露出する工程
であることを特徴とする請求項１、３乃至７記載の半導
体装置の製造方法。 - 【請求項１０】 前記第１の基板を前記第１の面側から
エッチングして前記外部接続電極の底面を露出する工程
は、当該外部接続電極の底面を選択的に露出する工程で
あることを特徴とする請求項２乃至６、８記載の半導体
装置の製造方法。 - 【請求項１１】 第１の面と第２の面を有する半導体か
らなる第１の基板と、この第１の基板の前記第１の面に
形成された半導体素子と、一部が前記第１の基板と接続
され、絶縁層を介して前記第１の基板と対向して形成さ
れた接地電極層と、前記第１の基板をその第２の面を上
にして前記接地電極層を介して載置する第２の基板と、
前記絶縁層の周辺部上に前記第１の基板の周囲に露出し
て設けられた第１の接続電極と、前記第２の基板上に設
けられた第２の接続電極と、前記第１接続電極と前記第
２の接続電極とを接続する接続導体とを具備することを
特徴とする半導体装置。 - 【請求項１２】 第１の面と第２の面を有する半導体か
らなる第１の基板と、この第１の基板の前記第１の面に
形成された半導体素子と、一部が前記第１の基板と接続
され、絶縁層を介して前記第１の基板と対向して形成さ
れた放熱導体層と、前記第１の基板をその第２の面を上
にして前記放熱導体層を介して載置する第２の基板と、
前記絶縁層の周辺部上に前記第１の基板の周囲に露出し
て設けられた外部接続電極とを具備することを特徴とす
る半導体装置。 - 【請求項１３】 前記接地電極層は前記第１の接続電極
の直下の部分を除いて設けられていることを特徴とする
請求項１１記載の半導体装置。 - 【請求項１４】 前記放熱導体層は前記外部接続電極の
直下の部分を除いて設けられていることを特徴とする請
求項１２記載の半導体装置。 - 【請求項１５】 前記第１の接続電極を露出する前記第
１の基板の周囲部は、当該第１の接続電極を選択的に露
出して形成されていることを特徴とする請求項１１又は
１３記載の半導体装置。 - 【請求項１６】 前記外部接続電極を露出する前記第１
の基板の周囲部は、当該外部接続電極を選択的に露出し
て形成されていることを特徴とする請求１２又は１４項
記載の半導体装置。 - 【請求項１７】 前記第１の基板は、前記第２の面の面
積が前記第１の面よりも大きいことを特徴とする請求項
１１乃至１６記載の半導体装置。 - 【請求項１８】 前記半導体素子は前記第１の基板に集
積して設けられたマイクロ波集積回路を構成することを
特徴とする請求１１乃至１７項記載の半導体装置。 - 【請求項１９】 第１の面と第２の面を有する半導体か
らなる第１の基板の当該第１の面に半導体素子を形成す
る工程と、前記第１の基板上に第１の接続電極を形成す
る工程と、当該半導体素子を覆って開口部を有する絶縁
層を形成する工程と、前記開口部を埋め込んで接地電極
層を形成する工程と、前記第１の基板を前記第１の面側
からエッチングして前記第１の基板に溝を形成する工程
と、前記第１の基板の厚みを前記第２の面側から減少さ
せて前記第１の基板を分割する工程と、分割された前記
第１の基板を前記接地電極層を介して第２の基板に載置
する工程と、前記第１の接続電極と前記第２の基板に設
けられた第２の接続電極との間を接続導体で接続する工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項２０】 第１の面と第２の面を有する半導体か
らなる第１の基板の当該第１の面に半導体素子を形成す
る工程と、前記第１の基板上に外部接続電極を形成する
工程と、当該半導体素子を覆って開口部を有する絶縁層
を形成する工程と、前記開口部を埋め込んで放熱導体層
を形成する工程と、前記第１の基板を前記第１の面側か
らエッチングして前記第１の基板に溝を形成する工程
と、前記第１の基板の厚みを前記第２の面側から減少さ
せて前記第１の基板を分割する工程と、分割された前記
第１の基板を前記放熱導体層を介して第２の基板に載置
する工程とを具備することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16198799A JP2000349088A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16198799A JP2000349088A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349088A true JP2000349088A (ja) | 2000-12-15 |
Family
ID=15745891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16198799A Pending JP2000349088A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349088A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246587A (ja) * | 2001-02-20 | 2002-08-30 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR100386817B1 (ko) * | 2001-06-28 | 2003-06-09 | 동부전자 주식회사 | 칩 스케일형 반도체 패키지 제조 방법 |
| KR20040011951A (ko) * | 2002-07-31 | 2004-02-11 | (주)칩트론 | 매핑 타입으로 몰딩된 반도체의 식각소잉공정 |
| US7586194B2 (en) | 2004-12-24 | 2009-09-08 | Kabushiki Kaisha Toshiba | Semiconductor device having exposed heat dissipating metal plate |
| EP3327774A1 (en) * | 2015-05-22 | 2018-05-30 | NXP USA, Inc. | Device with a conductive feature formed over a cavity and method therefor |
| US10075132B2 (en) | 2015-03-24 | 2018-09-11 | Nxp Usa, Inc. | RF amplifier with conductor-less region underlying filter circuit inductor, and methods of manufacture thereof |
| CN110998807A (zh) * | 2017-08-01 | 2020-04-10 | 株式会社村田制作所 | 半导体装置 |
| US10630246B2 (en) | 2015-09-23 | 2020-04-21 | Nxp Usa, Inc. | Methods of manufacturing encapsulated semiconductor device package with heatsink opening |
-
1999
- 1999-06-09 JP JP16198799A patent/JP2000349088A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN110998807A (zh) * | 2017-08-01 | 2020-04-10 | 株式会社村田制作所 | 半导体装置 |
| CN110998807B (zh) * | 2017-08-01 | 2023-12-01 | 株式会社村田制作所 | 半导体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |