KR20040011951A - 매핑 타입으로 몰딩된 반도체의 식각소잉공정 - Google Patents
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Abstract
본 발명은 반도체 제조공정에 관한 것으로서, 보다 상세하게는 매핑 타입으로 몰딩된 반도체의 소잉공정에 관한 것이다.
상기 목적을 달성하기 위해, 본 발명은 반도체 제조공정에서 몰딩공정까지 수행된 리드프레임의 절단라인을 설계하고, 상기 절단라인에 대한 마스크를 제작하는 단계와; 상기 리드프레임 하면에 감광액을 도포하는 단계와; 상기 절단라인이 설계된 마스크를 통해 노광하여 상기 절단라인의 감광액을 현상하는 단계와; 상기 리드프레임의 절단라인을 식각하는 단계와; 상기 몰딩부를 톱날을 이용하여 절단하는 단계를 포함하는 매핑 타입으로 몰딩된 반도체의 식각소잉공정을 제안한다.
상기와 같은 본 발명의 공정은 현재 톱날(Sawing blade)을 이용해 리드프레임의 절단을 수행하여 반도체 개별화를 수행하던 방법을 피하여 식각이라는 새로운 공정을 도입하고 있으며, 금속재질의 리드프레임을 절단하던 톱날에 의해 발생되는 반도체 내부의 전기적인 단락현상(Short), 끝말림(Burr), 톱날의 마모로 인한 경제적 손실 등의 문제점을 일거에 제거할 수 있기 때문에 반도체 제조에 있어 에러율을 현저히 낮추는 효과가 있다.
Description
본 발명은 반도체 제조공정에 관한 것으로서, 보다 상세하게는 반도체 조립공정에서 리드프레임(Lead frame:실장기판)에 매핑(Mapping)되어 안착된 칩의 절단(Sawing) 공정에 관한 것이다.
반도체(Semiconductor Package)란, 반도체칩(IC)을 포함하여 구성되는 기능성 소자의 상용화된 명칭으로서, PCB(printed circuit board) 등의 기판에 장착되어 전자회로를 구성하는 소자의 일종이다.
이러한 반도체는 크게 논리 연산 및 기억을 수행하는 칩과, 상기 칩이 안착되어 외부 PCB회로에 신호를 전달하는 리드프레임으로 구분된다.
상기와 같은 반도체의 제조공정을 간단히 살펴보면, 도 1과 같이 모래로부터 고순도 단결정 실리콘웨이퍼를 만드는 웨이퍼(Wafer)제조단계, 상기 웨이퍼상에 구현될 전자회로를 설계하는 회로설계단계 및 상기 설계된 전자회로를 각 층별로 나누어 유리마스크에 그리는 마스크(Mask)제작단계, 상기 제작된 웨이퍼의 표면에 여러 종류의 막을 형성하고 상기 제작되어진 마스크를 사용하여 특정부분을 선택적으로 깍아내리는 작업을 되풀이함으로써 전자회로를 구성해 나가는 웨이퍼가공(Fabrication)단계, 상기 웨이퍼 상에 구성된 다수의 칩을 잘라 리드프레임과 결합하여 반도체 완제품으로 조립하는 조립(Ass'y)단계, 상기 완성된 제품의 동작여부를 검사하는 검사(Test)단계로 구분된다.
상기와 같은 반도체 제조과정 중 조립단계에서는, 상기 웨이퍼상에 구성된 다수의 칩을 절단하는 웨이퍼절단(Sawing)과정과, 상기 칩을 리드프레임에 올려놓는 칩집착(Die attach)과정, 상기 칩 내부의 외부연결단자와 리드프레임을 가는 금선으로 연결하는 금속연결(Wire bonding)과정, 상기 연결된 금선부분을 보호하기 위해 화학수지로 밀봉하는 성형(Molding)과정이 수행된다.
여기서 실장기판이라 불리우는 상기 리드프레임은 전기적 신호의 용이한 전달을 위해 통상 구리합금(Copper Alloy) 또는 니켈합금(Nickel Alloy)으로 제작된다.
도 2는 상기와 같은 단계와 과정을 통해 제작된 반도체의 내부단면을 간략하게 도시하고 있는데, 칩(1)과, 상기 칩이 안착되는 패드(11)가 구비된 리드프레임(10)과, 상기 칩(1)과 리드프레임(10)을 전기적으로 연결하기 위해 금선으로 연결된 내부리드(20)와, 상기 칩과 금선 결합을 보호하기 위한 몰딩부(60)로 구성된다.
도 3은 상기 웨이퍼절단과정을 거친 칩들이 안착될 수 있도록 다수의 맵(Map1)(Map2)을 형성하고 있는 리드프레임(10)의 일부를 도시한 도면이고, 도 4는 상기 리드프레임(10)에서 맵을 구성하고 있는 요소중 일 유닛(Unit)에 대한 평면도로서, 칩이 안착되는 패드(Pad)(11)와, 상기 칩(1)과 금선 연결된 내부리드(20)를 도시하고 있다. 도면번호(A)는 유닛의 개별화를 위해 절단될 부위를 나타내는 절단라인이다.
상기 리드프레임(10)의 패드(11)에 칩(1)이 안착되는 칩집착(Die attach)과정과, 상기 내부리드(20)를 통한 금속연결(Wire bonding)과정을 수행한 뒤, 상기 안착된 칩(1)과 금선연결부분을 보호하기 위한 성형(Molding)과정을 수행하게 되는바, 도 5와 같이 상기 리드프레임 상에 화학수지(Resin)를 이용하여 수행하게 된다. 상기 몰딩이 수행된 유닛은 하나의 반도체가 된다. 도 6은 상기 도 5의 몰딩된 리드프레임(10)의 일부를 확대 도시한 도면이다.
상기와 같은 일련의 과정을 통해 몰딩(Molding)과정까지 수행된 후에는 상기 리드프레임(10)을 각 유닛별로 절단(Sawing)하여 도 7의 예시 도면과 같이 PCB 등의 회로에 탑재하여 사용하게 되는데, 현재 상기 몰딩된 부분의 절단을 위해 다이아몬드 또는 기타 금속재질의 톱날(Sawing blade)을 이용하고 있다.
상기 몰딩부(60)의 절단에 대해 좀 더 상세하게 설명하면, 도 8과 같이 맵(map)으로 몰딩이 이루어진 리드프레임상에서 각각의 유닛을 개별화하기 위한 절단을 수행하기 위해 몰딩부(60)와 리드프레임(10)으로 이루어진 상기 각 유닛과 유닛의 경계지점을 절단하게 되는데, 도 9에 그 절단부위(또는 절단라인)(A)를 상세하게 도시하고 있다.
도 10a는 상기 유닛 절단의 추가 설명을 위한 도면으로서, (A)부위를 톱날(Sawing blade)(50)을 이용해 절단하여 도 10b와 같이 개별화하는 것이다.
그러나 상기와 같이 설명한 리드프레임상의 유닛 개별화 방법은 몇가지 단점들을 가지고 있다.
첫째, 금속재질의 리드프레임(10)상에 화학수지(Resin)가 몰딩된 부분을 절단할 때, 도 11의 도시와 같이, 상기 절단면을 가지는 각 유닛(즉, 반도체)의 리드프레임과 화학수지(Resin)의 경계점에서 기계적 절단에 따른 스트레스로 인해 층간들뜸(Delamination)현상이 발생하게 된다.
둘째, 상기 금속재질인 리드프레임과 톱날(Sawing blade)간 물리적(기계적) 힘과 마찰에 의해 도 12의 단면도와 같이, 상기 리드프레임(10)에 끝말림(Burr)현상(원 내부)이 발생하게 되고, 상기 끝말림(Burr)현상으로 인해 유닛(즉, 반도체)에서 발생하는 전기적인 단락(Short)의 주요 원인이 된다.
또한 상기 금속재질로 된 리드프레임(10)과 톱날(Sawing blade)(50)의 접촉에 따른 톱날의 마모가 발생하게 되어 추가 비용발생의 원인이 되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해, 리드프레임 상에서 몰딩된 맵에서 반도체 유닛들을 개별화하기 위한 절단 작업에 있어서 기계적인 가공방법을 배척함으로서 절단시 발생하는 스트레스를 줄여 반도체에 대한 신뢰도를 높이는데 목적이 있다.
또한, 톱날(Sawing blade)에 의한 물리적 힘과 마찰로 인해 발생하는 끝말림(Burr) 발생을 원천적으로 제거하여 이로 인해 발생되던 반도체의 전기적인 단락현상을 제거함으로써 반도체 개별화에 있어서 무결점을 확보하는데 또 다른 목적이 있다.
아울러 톱날(Sawing blade)의 사용을 줄일 수 있는 절단방법을 제시하여 경제적인 비용의 절감과 이로 인한 생산성 향상을 꾀하는데 또 다른 목적이 있다.
도 1은 현재의 반도체 제조공정을 간략히 도시한 도면
도 2는 반도체 내부 구조를 간략히 도시한 도면
도 3은 웨이퍼절단과정을 거친 칩들이 안착될 수 있도록 다수의 맵을 형성하고 있는 리드프레임의 일부를 도시한 도면
도 4는 리드프레임에서 맵을 구성하고 있는 요소중 일 유닛에 대한 평면도
도 5는 몰딩이 수행된 리드프레임을 도시한 평면도
도 6은 상기 도 5의 몰딩된 리드프레임의 일부를 확대 도시한 도면
도 7은 반도체의 회로내 사용예시를 도시한 도면
도 8은 반도체 유닛의 개별화를 위한 절단을 설명하기 위한 리드프레임의 예시 평면도
도 9는 매핑타입으로 몰딩된 리드프레임에서 반도체 개별화를 위한 절단라인을 도시한 도면
도 10a는 현재 반도체 개별화를 위해 톱날을 이용한 소잉방법을 설명하기 위한 도면
도 10b는 상기 도 10a에 도시된 방법에 의해 절단된 반도체를 도시한 도면
도 11은 톱날을 이용한 소잉작업시 발생하는 층간들뜸 현상을 설명하기 위한 도면
도 12는 톱날을 이용한 소잉작업시 발생하는 끝말림 현상을 설명하기 위한 도면
도 13은 본 발명에 따른 매핑타입으로 몰딩된 반도체의 식각소잉공정의 설명을 위한 공정흐름도
도 14a는 본 발명에 따른 식각소잉공정에서 리드프레임의 하면에 감광액을 도포하는 과정을 도시한 도면
도 14b는 본 발명에 따른 식각소잉공정에서 마스크를 이용한 노광과 현상단계를 도시한 도면
도 14c는 본 발명에 따른 식각소잉공정에서 식각공정을 통한 리드프레임의 식각공정을 도시한 도면
도 14d는 본 발명에 따른 식각소잉공정에서 몰딩부의 톱날을 이용한 절단공정을 도시한 도면
<도면의 주요부분에 대한 부호의 설명>
1 : 칩10 : 리드프레임
11 : 패드 20 : 내부리드
50 : 톱날60 : 몰딩부
A : 절단라인PR : 포토레지스트
상기와 같은 목적을 달성하기 위해, 본 발명은 리드프레임의 절단라인을 설계하여 마스크를 제작하는 단계와; 상기 리드프레임 하면에 감광액을 도포하는 단계와; 상기 절단라인이 설계된 마스크를 통해 노광하여 상기 절단라인의 감광액을 현상하는 단계와; 상기 리드프레임의 절단라인을 식각하는 단계와; 상기 몰딩부를 톱날을 이용하여 절단하는 단계를 포함하는 매핑 타입으로 몰딩된 반도체의 식각소잉공정을 제안한다.
여기서 상기 식각은 Fecl3, Cucl2 또는 NH4CL 중 하나이거나 또는 알칼리 계열의 용액을 이용하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.
도 13은 본 발명에 따른 매핑타입으로 몰딩된 반도체의 식각소잉공정의 설명을 위한 공정흐름도이다.
상기에서 구술하였듯이, 반도체 제조과정 중 조립단계에서, 웨이퍼상에 구성된 다수의 칩을 절단하는 웨이퍼절단(Sawing)과정과, 상기 칩(1)을 리드프레임(10)에 올려놓는 칩집착(Die attach)과정, 상기 칩(1) 내부의 외부연결단자와 리드프레임(10)을 가는 금선으로 연결하는 금속연결(Wire bonding)과정, 상기 연결된 금선부분을 보호하기 위해 화학수지로 밀봉하는 성형(Molding)과정까지 동일하게 수행한다.
상기와 같이 몰딩이 수행된 매핑타입의 리드프레임(10)에서 각각의 반도체를 개별화하기 위해 절단라인을 설계하고 상기 절단라인에 대한 마스크를 제작한다.(S1) 상기 마스크는 통상의 마스크 제작과 동일한 재질 및 방법을 이용하므로 본 발명에서는 상세히 설명하지 않는다.
상기 절단라인(A)의 설계와 마스크가 제작되면, 도 14a와 같이 상기 리드프레임(10)의 하면, 즉, 몰딩이 수행되지 않고 리드프레임(10)의 금속재질이 노출된 하면에 포토레지스트(PR:Photo resist) 또는 이와 동일한 기능을 수행하는 기능성 잉크(Ink)와 같은 감광액을 도포한다.(S2)
상기 감광액의 도포과정이 수행된 뒤, 도 14b와 같이 상기 (S1)단계에서 제작된 마스크를 이용해 노광(Exposure)하여 설계된 절단라인의 감광액을 현상(Development)한다(S3)
상기 현상과정으로 인해 상기 리드프레임(10) 하면의 금속재질 절단라인은 노출되고, 상기 노출된 리드프레임(10) 절단라인을 도 14c와 같이 식각시킨다.(S4) 여기서 상기 식각의 방법으로는 일반적으로 건식, 습식 등이 사용될 수 있으나 본 발명의 실시예 설명에서는 FeCl2, CuCl2 또는 알칼리 계열의 NH4Cl과 같은 식각액을 이용하는 습식의 일예를 들어 설명하였다.
상기 식각액을 이용해 식각과정이 수행된 리드프레임(10)은 절단라인에 해당하는 부분의 금속재질은 식각되고 화학수지(Resin)인 몰딩부(60)만 남아 있게 되는데, 이는 도 14d의 도시와 같이, 톱날(50)을 이용하여 제거한다.(S5)
상기와 같이 설명한 본 발명에 따른 반도체 제조공정은, 기존에 톱날(Sawing blade)을 이용해 리드프레임의 절단을 수행하여 반도체 개별화를 수행하던 방법을 피하여 식각이라는 새로운 공정을 도입하고 있다.
이러한 본 발명에 따른 식각공정을 통한 반도체 개별화 방법은 금속재질의 리드프레임을 절단하던 톱날에 의해 발생되는 반도체 내부의 전기적인 단락현상(Short), 끝말림(Burr), 톱날의 마모로 인한 경제적 손실 등의 문제점을 일거에 제거할 수 있는 효과가 있기 때문에 반도체 제조의 에러율을 현저히 낮추는 효과가 있다.
Claims (4)
- 매핑타입으로 몰딩이 수행되어 있는 리드프레임에 대한 소잉공정으로서,상기 리드프레임의 절단라인을 설계하여 마스크를 제작하는 단계와;상기 리드프레임 하면에 감광액을 도포하는 단계와;상기 절단라인이 설계된 마스크를 이용해 노광하여 상기 절단라인의 감광액을 현상하는 단계와;상기 리드프레임의 절단라인을 식각하는 단계와;상기 절단라인의 몰딩부를 절단하는 단계를 포함하는 매핑 타입으로 몰딩된 반도체의 식각소잉공정
- 청구항 제 1 항에 있어서,상기 식각은 FeCl3, CuCl2 중 하나를 이용해 수행하는 것을 특징으로 하는 매핑 타입으로 몰딩된 반도체의 식각소잉공정
- 청구항 제 1 항에 있어서,상기 식각은 알칼리 계열의 용액을 이용해 수행하는 것을 특징으로 하는 매핑 타입으로 몰딩된 반도체의 식각소잉공정
- 청구항 제 1 항에 있어서,상기 몰딩부의 절단은 톱날을 이용해 수행되는 것을 특징으로 하는 매핑 타입으로 몰딩된 반도체의 식각소잉공정
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