JP4634146B2 - 半導体ダイパッケージを形成する方法 - Google Patents

半導体ダイパッケージを形成する方法 Download PDF

Info

Publication number
JP4634146B2
JP4634146B2 JP2004532833A JP2004532833A JP4634146B2 JP 4634146 B2 JP4634146 B2 JP 4634146B2 JP 2004532833 A JP2004532833 A JP 2004532833A JP 2004532833 A JP2004532833 A JP 2004532833A JP 4634146 B2 JP4634146 B2 JP 4634146B2
Authority
JP
Japan
Prior art keywords
semiconductor die
lead
substrate
die
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004532833A
Other languages
English (en)
Other versions
JP2005537664A (ja
Inventor
ラジブ ジョシ
Original Assignee
フェアチャイルド・セミコンダクター・コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by フェアチャイルド・セミコンダクター・コーポレーション filed Critical フェアチャイルド・セミコンダクター・コーポレーション
Publication of JP2005537664A publication Critical patent/JP2005537664A/ja
Application granted granted Critical
Publication of JP4634146B2 publication Critical patent/JP4634146B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

ある種の従来の半導体ダイは、セラミック基板を使用する。１例では、セラミック基板が、金属被覆され、導電ライン及び導電ランドを有する。半導体ダイが、該セラミック基板に取り付けられて半導体ダイパッケージを形成する。その後、この半導体ダイパッケージは、回路基板に取り付けられる。
他の従来の半導体パッケージは、リードフレームを使用する。１例では、半導体ダイがリードを有するリードフレームに取り付けられる。ワイヤーが該半導体ダイを該リードに結合する。該ワイヤー、該半導体ダイ及びほとんどのリードフレーム（外側に延伸するリードを除く）がモールド材に封じ込められる。その後、該モールド材が成形される。次いで、当該成形された半導体ダイパッケージが回路基板にマウントされ得る。
かかる半導体パッケージは有用であるものの、なお改善される余地がある。例えば、セラミック基板を使用する半導体ダイパッケージは、製造費用が比較的かかる。多くのポリマー材と比較して、セラミック材は高価である。更に、上記した半導体ダイパッケージの両タイプとも、比較的厚い。仮に半導体ダイパッケージの厚さを縮めることができるならば、それは望ましいことであろう。家電製品（例えば、携帯電話、ノートブック型コンピュータ等）のサイズが縮小し続けるので、より薄い電子デバイス及びより薄い電子部品に対する常に増加する要求がある。
本発明の実施例は、上記した問題及び他の問題を個々に若しくはまとめて扱う。
発明の概要
本発明の実施例は、基板及び半導体ダイを含む半導体パッケージ及びそれらを形成する方法に指し向けられる。
本発明の１つの実施例は、（ａ）（ｉ）ダイ取付表面を有するダイ取付領域及びリード表面を有するリード（又はハンダのボールが取り付けられて「リードなしパッケージ」を形成する如き他の内部接続方法の領域）を含むリードフレーム構造及び（ｉｉ）ダイ取付表面及びリード表面を露出せしめる開口を形成するモールド材からなる基板と、（ｂ）該リードに電気的に結合せしめられて該ダイ取付領域上に設けられる半導体ダイと、からなる半導体ダイパッケージに指し向けられる。
本発明の他の実施例は、（ａ）ダイ取付表面とテープ構造に取り付けられるリード表面とを有する（該ダイ取付表面及び該ゲートリードは該テープ構造に近接している）リードフレーム構造を提供するステップと、（ｂ）該テープ構造とは反対側の該リードフレーム構造の側面にモールド材を配置するステップと、（ｃ）該モールド材を固化させるステップと、（ｄ）該テープ構造を前記リードフレーム構造及び固化したモールド材から除去し、それによって該ダイ取付表面及び該リード構造を露出せしめるステップと、からなることを特徴とするリードフレーム構造の処理方法に指し向けられる。
本発明の他の実施例は、（ａ）（ｉ）ダイ取付表面を有するダイ取付領域及びリード表面を有するリードを含むリードフレーム構造及び（ｉｉ）モールド材からなる基板（該ダイ取付表面及び該リード構造が該モールド材を通じて露出している）を形成するステップと、（ｂ）該ダイ取付領域及び該ダイ取付表面上に半導体ダイをマウントするステップと、からなり、該半導体ダイがマウント後該リードに電気的に結合されることを特徴とする半導体ダイパッケージを形成する方法に指し向けられる。
本発明の他の実施例は、（ａ）ダイ取付表面を有するダイ取付領域及びリード表面を有するリードを含むリードフレーム構造を提供するステップと、（ｂ）該リード構造のまわりのモールド材をモールドするステップと、からなり、該ダイ取付表面及び該リード表面が該モールド材を通じて露出されて基板を形成することを特徴とする半導体ダイパッケージ用の基板を形成する方法に指し向けられる。
これらの及び他の実施例は、以下にさらに詳細に記載される。
図１は、本発明の実施例による基板４０を示す。基板４０は半導体パッケージ内の半導体ダイ（図示せず）を支持し得る。
基板４０はリードフレーム構造１０及びモールド材２０を含む。ここで、「リードフレーム構造」なる用語は、リードフレームから得られる構造をも意味し得る。リードフレームは、例えば、公知の打ち抜き処理によって形成され得る。また、リードフレームは、連続した導電シートをエッチングして、あらかじめ決められたパターンを形成することによっても得られる。しかしながら、仮に打ち抜き処理が使用されると、通常、当該リードフレームは、連結バーによって共に接続されるリードフレームのアレイの中の多くのリードフレームの１つになる。よって、半導体ダイパッケージを製造するプロセスにおいて、他のリードフレームからリードフレームを分離すべくリードフレームアレイは切断される。この切断の結果として、ソースリード及びゲートの如き最終半導体ダイパッケージのリードフレーム構造の部分が、電気的、機械的に互いに分離され得る。よって、本発明の実施例においては、半導体ダイパッケージのリードフレーム構造が連続金属構造又は不連続金属構造であり得る。
リードフレーム構造１０はダイ取付領域１２を含む。この例では、ダイ取付領域１２は、ソース取付領域１２（ａ）及びゲート取付領域１２（ｂ）を有する。半導体ダイ（図示せず）がダイ取付領域１２上にあるとき、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）のソース領域及びゲート領域が、それぞれソース取付領域１２（ａ）及びゲート取付領域１２（ｂ）に結合される。仮に該ＭＯＳＦＥＴが縦型ＭＯＳＦＥＴ（以下に詳説する）であれば、該ＭＯＳＦＥＴのドレイン領域がソース領域及びゲート領域に対して該半導体ダイの反対側にある。
図示の都合上、上記した基板の実施例は互いに絶縁されたソース取付領域及びゲート取付領域を有する。しかしながら、他の実施例においては、基板が、ソース取付領域及びゲート取付領域の代わりの又はこれらに追加したドレイン取付領域を含み得る。仮に半導体ダイが縦型ＭＯＳＦＥＴからなれば、該ＭＯＳＦＥＴのドレイン領域を有する表面が基板に結合されかつその近傍にあり、半導体ダイの他の面のソース領域及びゲート領域が基板から遠い側にある。
この実施例において、基板４０が、ソースリード表面に対応する５つのソースリード１４（ａ）乃至１４（ｅ）と、ゲートリード表面を有するゲートリード１８とを有する。破線は、モールド材２０の下の５つのソースリード１４（ａ）−１４（ｅ）をソース取付領域１２（ａ）に結合する接続部を示す。更に、破線が、ゲート取付領域１２（ｂ）に結合されるゲートリード１８を示す。ゲート取付領域１２（ｂ）及びソース取付領域１２（ａ）は互いに電気的に絶縁されている。
リードフレーム構造１０は、任意の適切な材料からなり得、任意の適切な形状を有し得、且つ、任意の適切な厚さを有し得る。リードフレーム構造材料の例として、銅、アルミニウム、金等の金属及びそれらの合金がある。また、リードフレーム構造は、金、クロム、銀、パラジウム、ニッケル等のメッキ層の如きメッキ層を含み得る。また、リードフレーム構造１０は、約１ｍｍ未満（例えば、約０．５ｍｍ未満）の任意の適切な厚さを有し得る。
基板４０上に取り付けられる半導体ダイは、任意の適切な半導体デバイスを含み得る。適切なデバイスは、縦型電力トランジスタを含む。縦型電力トランジスタは、ＶＤＭＯＳトランジスタを含む。ＶＤＭＯＳトランジスタは拡散によって形成される２以上の半導体領域を有するＭＯＳＦＥＴである。それは、ソース領域、ドレイン領域及びゲートを有する。該デバイスはソース領域及びドレイン領域が半導体ダイの互いに反対の表面上にあるということで縦型である。ゲートは、トレンチゲート構造又は平面ゲート構造であり得、ソース領域と同一表面上に形成される。トレンチゲート構造は平面ゲート構造よりもより狭くより小さい面積を占有するので、トレンチゲート構造は好ましい。動作の間、ＶＤＭＯＳデバイスにおけるソース領域からドレイン領域への電流の方向はダイ表面に対して実質的に直角である。
モールド材２０は任意の適切な材料からなり得る。適切なモールド材としては、ビフェニル材料、多機能架橋エポキシ樹脂合成材料である。図１に示されるように、リード１４（ａ）−１４（ｅ）及び１８はモールド材２０を越えて外側へ伸長しないので、基板４０は「リードなし」基板と考えることができ、該基板を含むパッケージは「リードなし」パッケージと考え得る。
いくつかの実施例において、モールド材は暗い色（例えば、黒色）を有し得る。ソース取付領域１２（ａ）、ソースリード１４（ａ）−（ｅ）、ゲート取付領域１２（ｂ）及びゲートリード１８はモールド材２０と良好なコントラストを有する金属材料（例えば、銅、アルミニウム）からなり得る。良好なコントラストは、ソース取付領域１２、ソースリード１４（ａ）−１４（ｅ）、ゲート取付領域１２及びゲートリード１８において、整列及びハンダ付け又は半導体ダイの位置決めを容易にする。例えば、改良されたコントラストは、基板４０における機械による自動ハンダ付け又は自動持ち上げ及び半導体ダイの設置を容易にする。これによって、欠陥のある半導体ダイパッケージを形成する可能性を低減する。
注目すべき点は、ダイ取付領域１２がソース取付領域１２（ａ）及びゲート取付領域１２（ｂ）を含むことである。形成された半導体ダイパッケージにおいて、ＭＯＳＦＥＴのソース領域及びゲート領域は、パッケージで半導体ダイの同一面上にあり得る。半導体ダイのソース領域及びゲート領域は、それぞれ、ソース取付領域１２（ａ）及びゲート取付領域１２（ｂ）に結合され得る。ハンダ付けが使用され得、半導体ダイをソース取付領域１２（ａ）及びゲート取付領域１２（ｂ）に電気的に結合する。
図１に示したように、ゲートリード１８のゲートリード表面及びソースリード１４（ａ）−１４（ｅ）のソースリード表面は、モールド材２０を介して露出せしめられる。同様に、ソース取付領域１２（ａ）の表面及びゲート取付領域１２（ｂ）の表面がモールド材２０を介して露出せしめられる。この実施例において、モールド材２０の外側の表面及びソース取付領域１２（ａ）、ゲート取付領域１２（ｂ）、ゲートリード１８及びソースリード１４（ａ）−１４（ｅ）の露出する表面が実質的に共通の平面にある。
図２は、図１に示された基板４０を使用する半導体ダイパッケージ１００を示す。半導体ダイパッケージ１００はダイ取付領域上の半導体ダイ５０を含む。ハンダ付け構造５２（ａ）−５２（ｅ）（例えば、ハンダボール）が、それぞれ、ソースリード１４（ａ）−１４（ｅ）に付けられる。他のハンダ付け構造５６は、ゲートリード１８に付けられる。ハンダ付け構造５２（ａ）−５２（ｅ）、５６は、スクリーン印刷、ボール取付、取り上げ、設置処理等を含む任意の適切な処理を使用して形成される。
ハンダ付け構造５２（ａ）−５２（ｅ）、５６を付け、基板４０上に半導体ダイ５０をマウントした後、半導体ダイパッケージ１００は裏返され、回路基板にマウントされる。
図３及び図４はそれぞれ、本発明の他の実施例による基板及び半導体ダイパッケージを示す。図１乃至図４において、同様な数字は同様な素子を示す。図３及び図４にの実施例は、図３及び図４に示される実施例におけるより少ないソースリード及び対応するハンダ付け構造の数が少ない点を除いて図１及び図２の素子に類似している。図１及び図２の実施例と比較して、図３及び図４の基板及び半導体パッケージの面積はより小さい。図１乃至図４の異なる実施例によって示されるように、本発明の実施例は、任意の適切な数のソースリード及びドレインリードを有し得る。
図５（ａ）は、図１の５（ａ）−５（ａ）線に沿った基板４０の断面図を示す。図５（ａ）は、ソース取付領域１２（ａ）の主要上面及び下面がモールド材２０を介して露出せしめられている基板を示している。この実施例において、モールド材２０の厚さは実質的にリードフレーム構造の厚さと等しくなり得る。リードフレーム構造の頂部及び底部表面の部品がモールド材２０を介して露出せしめられ得る。
図５（ｂ）は、本発明の更に他の実施例を示す。図５（ｂ）において、ダイ取付領域のソース取付領域１２（ａ）が示され、モールド材２０がソース取付領域１２（ａ）を露出せしめる。図５（ａ）に示される実施例とは異なり、モールド材２０はリードフレーム構造の側部及び底部表面を被覆している
図５（ａ）に示される基板の実施例は図５（ｂ）に示される基板の実施例よりもより薄い。これは、例えば仮に形成された半導体ダイパッケージが携帯電話やノートブック型コンピュータの如き薄いデバイスに使用されるべき場合に、望ましい。
図６は、図１の６−６線に沿った基板４０の側面図を示す。図示されているように、リードフレーム１０はソース取付領域１２（ａ）及び２つのソースリード１４（ａ）、１４（ｃ）を含む。モールド材２０はリードフレーム１０の溝に配置される。該溝内のモールド材２０は、ソースリード１４（ａ）、１４（ｂ）を選択的に露出せしめることを助長し得る。
図７は図２の７−７線に沿う半導体ダイパッケージ１００の側面断面図を示す。半導体ダイパッケージ１００はハンダ層４８を介してリードフレーム構造１０のソース取付領域１２（ａ）及びゲート取付領域１２（ｂ）にマウントされている半導体５０を含む。この実施例のハンダ層４８は不連続なのでダイ５０のゲート領域及びソース領域が短絡しない。ハンダボール５２（ｅ）、５６がそれぞれソースリード１４（ｅ）及びゲートリード１８上にある。モールド材２０はハンダボール５２（ｅ）、５６と半導体ダイ５０との間のリードフレーム構造１０の溝内にある。また、モールド材２０はソース取付領域１２（ａ）とゲート取付領域１２（ｂ）との間にあり、半導体５０に向かうゲート電流及びソース電流を電気的に分離する。
図８は、本発明の他の実施例による半導体ダイパッケージ１００を示す。半導体ダイパッケージ１００は、基板４０上の半導体ダイ５０を含む。半導体ダイ５０は、半導体ダイの上部表面においてソース領域及びゲート領域と、その下部表面においてドレイン領域と、を含む。ワイヤー６２は、例えば、半導体ダイ５０のソース領域をソースリード６０に結合し得る。他のワイヤー（図示せず）は、半導体ダイ５０のゲート領域をゲートリード（図示せず）に結合し得る。
密封材６６は半導体ダイ５０及びワイヤー６２を被覆し、これらの素子を保護する。いくつかの実施例において、保護材６６がモールド材２０とは異なり得る。任意の適切な密封材が使用され得る。適切な密封材は、ビフェニル材、及び多機能架橋エポキシ樹脂材を含む。
基板４０は、半導体ダイ５０に近い側の第１表面１２−１及び半導体ダイ５０に遠い側の第２表面１２−２を有するリードフレーム１２を含む。第１表面１２−１は第２表面１２−２よりも大きい面積を有する。第２表面の面積を削減することによって、パッケージ１００は回路基板上で適切な大きさの導電面にマウントされ得る。
任意の適切な処理が、面積の削減された第２表面１２−２を形成し得る。例えば、写真平板処理が使用され得、リードフレームの如き金属構造にフォトレジストパターンが印刷される。その後、適切な腐食液が使用され得、該金属構造が適切な深さにエッチングされ、リードフレーム構造の面積の削減された第２表面１２−２を形成する。写真平板処理及びエッチング処理は周知の技術である。
前の実施例とは異なり、図８に示される半導体ダイパッケージ１００は、裏返されることなしに回路基板をマウントされ得る。それは、半導体ダイパッケージ１００が回路基板にマウントされるとき、表面１２−２が表面１２−１よりも回路基板により近いからである。
本発明の実施例による基板は、純粋電気デバイス以外のデバイスにおいて使用され得る。例えば、本発明の実施例が光結合素子パッケージにおいて使用され得る。光結合素子パッケージは少なくとも１つの光送信デバイスを含み、該デバイスは光伝送媒体を介して光受信デバイスに光学的に結合される。光送信デバイス及び光受信デバイスは、（上記したように）基板上に存在し得る。この配置は、光送信デバイスを含む１つの電気回路から光受信デバイスを含む他の電気回路への情報の移動を可能にする。高度の電気絶縁が該２つの回路の間で維持される。情報が絶縁ギャップを光学的に通過するので、該移動は一方通行である。例えば、光学受信デバイスが光送信デバイスを含む回路の動作を変更できない。この特徴は有用である。それは、例えば、送信側がマイクロプロセッサ又は論理ゲートを使用する低電圧回路によって動作され得、出力光受信デバイスが高電圧のＤＣ又はＡＣ負荷回路部分であり得るからである。また、光学的アイソレーションは、比較的悪い環境の出力回路よる入力回路への損傷を妨げる。適切な光学結合素子の例は、２００１年８月３１日に出願された米国特許出願第０９／９４４，７１７号に記載される。該米国特許出願は本出願と同一の譲受人に譲渡された。該米国特許出願は全ての目的のために全体が引用によって本出願に組み込まれる。
図９は、本発明の実施例における基板形成の態様を示す。この実施例において、リードフレーム構造（リードフレーム単独の形態又は他のリードフレームを含むアレイの形態）１０は、テープ構造３８の接着面に接着される。この結合体は、モールド１２のモールドキャビティ１０４内に置かれる。その後、モールド材（液体又は準液体形態）が、符号９６で示されるようにリードフレーム構造１０の下のモールドチャンバ内に導入され、モールド材が上方へ向かい、リードフレーム構造１０の隙間２５を満たす。該モールド材が固化するとテープ構造３８、リードフレーム１０及びモールド材はモールド１２から取り除かれる。仮に図５ａに示される如き基板が形成されるべきであれば、過剰のモールド材が固化の前又は後にテープ構造３８の反対側のリードフレーム構造１０の側面から取り除かれる。その後、テープ構造３８が形成された基板から分離される。テープ構造３８に接触する金属表面が固化したモールド材を介して露出せしめられる。この処理は、「テープ使用単一側面モールド処理」の１例である。
別の実施例においては、モールドを使用する代わりに、リードフレーム構造の隙間の中にモールド材をスクリーン印刷することが可能である。例えば、リードフレーム構造がある表面（又はテープ）上に設置され得る。スクイージ（ｓｑｕｅｅｇｅｅ）又は他のデバイスが使用され得、リードフレーム構造の隙間の中にモールド材を広げる。その後、過剰のモールド材が、もし必要なら（例えば、スクイージで）除去される。モールド材が固化し得、リードフレーム構造が当該表面から分離され得る。モールド材の供給の前から当該表面に接触したリードフレーム構造の部分にはモールド材はなく、固化したモールド材を介して当該部分が露出せしめられる。更に、廃物除去及び剥ぎ取り処理（従来技術）が、過剰のモールド材を取り除くべく実行され得る。
基板が形成された後、半導体パッケージ形成の残りの処理は、ハンダ除去、ハンダボール取り付け、チップダイ取付の裏返し及びハンダボールの取り外しの如き処理を含み得、半導体ダイが基板に取り付けられる。
半導体ダイをリードフレームに取り付ける前又は後に、リードフレーム構造は、試験のために部分的に切断してリードを分離する。例えば、図１を参照すると、ソースリード１４（ａ）−１４（ｅ）及びゲートリード１８がリードフレームのアレイ内での単一リードフレーム構造１０の部分であり得る。最初、リードフレーム構造１０はそれぞれのリード１４（ａ）−１４（ｅ）、１８から外側へ伸長する「接続バー（図示せず）」を介して外側フレームにまで機械的に共に接続され得る。基板が形成された後、ゲートリード１８への接続バー（図示せず）が切断され得、ゲート１８をソースリード１４（ａ）−１４（ｅ）から分離する。こうして、基板は他の基板から分離される前に電気的に試験され得る。
基板が試験に合格したならば、複数の半導体ダイパッケージのアレイにおける半導体ダイパッケージが単一化（ｓｉｎｇｕｌａｔｉｏｎ）処理（例えば、ソー（ｓａｗ）を使用する）によって互いに分離され得る。当該単一化処理の後、公知のテープ及びリール処理が、実行され得る。好都合なことに、モールドを整形する形態要素専用ツールが本発明の実施例では必要とされない。
本発明の実施例は多くの他の利点を有する。第１に、上記したように本発明の実施例では、リードフレーム構造が基板で使用される。リードフレーム構造は安価であり、加工が容易である。このように、本発明の実施例による基板は、非常に安価に製造され得る。例えば、本発明の実施例による基板製造のコストは、セラミック金属化基板と比較して約７０％以上削減し得る。第２に、本発明の実施例による基板はモールド材とリードフレーム構造の露出された領域との間に高いコントラストを有する。既に詳細を説明したように、これは欠陥を減らす結果となる。第３に、本発明の実施例は従来の半導体ダイパッケージ及び基板よりもより薄く製造され得る。本発明の実施例のパッケージは、現状の技術のパッケージよりも少なくとも２０％削減され得る。例えば、本発明の実施例による半導体ダイパッケージの厚さは、約０．５ｍｍ（又はそれ以下）になり得る。第４に、本発明の実施例では、モールド処理は、基板を形成するために使用されて、半導体ダイを完全に封止するために使用される必要がないので形状を整える要素を必要としない。第５に、本発明の実施例の基板及びパッケージは周知の「チップ裏返し（ｆｌｉｐ−ｃｈｉｐ）」技術を使用してマウントされる。第６に、本発明の実施例においては、リードフレーム構造に細かい幾何学的エッチングを施すことが可能であって、パッケージリード及びダイ取付表面が必要に応じてカスタマイズされ得る。第７に、本発明の実施例による基板は機械的に非常に堅固であり、更に、高度自動化装置において処理されるに十分な程に柔軟性がある。
また、本発明の実施例では、基板を形成するリードフレームを前もって成型することが可能であり、その後、この基板が（ダイと共に）パッケージを形成すべく組み合わされる。非常に薄いリードフレームをエッチング又は打ち抜くのが好ましい。例えば、約４ミル（約０．１ｍｍ）厚の銅薄膜を取り、所望のパターンにそれを打ち抜き又はそれをエッチングして、約６ミル（約０．１５ｍｍ）乃至約８ミル（約０．２ｍｍ）厚の基板としてモールド成形する。形成された基板は、従来の組立装置（例えば、チップ裏返し接着機（ｆｌｉｐ−ｃｈｉｐ ｂｏｎｄｅｒ））を用いて容易に処理され得る。従来のメッキ処理と比較して、本発明の実施例は処理時間を削減し製造の容易さを増大する。例えば、銅は約４−８μｍ／ｍｉｎ．でメッキする。４ミル（約０．１ｍｍ）厚の銅のトレース（ｔｒａｃｅ）を得るためには、標準で約３０−４０分かかる。本発明の実施例は、前もって形成されたリードフレームが使用され得、基板を形成するので、より少ない製造時間で済む。
ここで使用された用語及び表現は、記述の用語として使用され、限定されない。更に、かかる用語を用いる場合、記載された特徴やその部分を除外することは、意図していない。また、様々な変形が本発明の特許請求の範囲内で可能であることを認識されたい。その上、本発明の任意の実施例の任意の１つ又はそれ以上の特徴が、本発明の範囲から逸脱することない本発明の任意の他の実施例の任意の１つ又はそれ以上の他の特徴と組み合わされ得る。例えば、図５（ｂ）に示されるタイプの基板が図２及び図４に示される半導体ダイパッケージの実施例において使用され得る。
本発明の実施例による基板の平面図を示す。 本発明の実施例による半導体ダイパッケージの平面図を示す。 本発明の実施例による基板の平面図を示す。 本発明の実施例による半導体ダイパッケージの平面図を示す。 （ａ）本発明の実施例による基板の図１の５（ａ）−５（ａ）線に沿う断面図を示す。（ｂ）本発明の実施例による基板の断面図を示す。 本発明の実施例による基板の図１の６−６線に沿う断面図を示す。 本発明の実施例による半導体ダイパッケージの図２の７−７線に沿う側面断面図を示す。 本発明の実施例による他の半導体ダイパッケージの側面断面図を示す。 モールド内のモールドキャビティに設置される際の、リードフレーム構造に取り付けられたテープ構造の側面断面図を示す。

Claims (4)

  1. （ａ）（ｉ）ダイ取付表面を有するダイ取付領域及びリード表面を有するリードを含むリードフレーム構造と、（ｉｉ）モールド材と、
    からなる基板を形成するステップと、
    （ｂ）前記ダイ取付領域及び前記ダイ取付表面上に半導体ダイをマウントするステップと、
    からなり、
    前記ダイ取付表面及び前記リード構造を前記モールド材を介して露出せしめ、
    前記半導体ダイのマウントの後、前記半導体ダイが前記リード及び前記ダイ取り付け表面に電気的に結合される、
    ことを特徴とする半導体ダイパッケージを形成する方法。
  2. 前記半導体ダイが縦型電力ＭＯＳＦＥＴからなることを特徴とする請求項１に記載の方法。
  3. 前記基板を形成するステップがテープ使用単一側面モールド処理を使用するステップを含むことを特徴とする請求項１に記載の方法。
  4. 請求項１記載の方法であって、前記ダイ取付表面及び前記リード表面が、前記モールド材の外表面とともに前記基板の平坦な表面を形成し、前記方法が、前記リード表面上にはんだを設けるステップをさらに含むことを特徴とする方法。
JP2004532833A 2002-08-30 2003-07-30 半導体ダイパッケージを形成する方法 Expired - Fee Related JP4634146B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/233,248 US7061077B2 (en) 2002-08-30 2002-08-30 Substrate based unmolded package including lead frame structure and semiconductor die
PCT/US2003/023864 WO2004021400A2 (en) 2002-08-30 2003-07-30 Substrate based unmolded package

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010197828A Division JP2011018924A (ja) 2002-08-30 2010-09-03 リードフレーム構造を含む半導体ダイパッケージ及びその製造方法

Publications (2)

Publication Number Publication Date
JP2005537664A JP2005537664A (ja) 2005-12-08
JP4634146B2 true JP4634146B2 (ja) 2011-02-16

Family

ID=31977195

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2004532833A Expired - Fee Related JP4634146B2 (ja) 2002-08-30 2003-07-30 半導体ダイパッケージを形成する方法
JP2010197828A Pending JP2011018924A (ja) 2002-08-30 2010-09-03 リードフレーム構造を含む半導体ダイパッケージ及びその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2010197828A Pending JP2011018924A (ja) 2002-08-30 2010-09-03 リードフレーム構造を含む半導体ダイパッケージ及びその製造方法

Country Status (9)

Country Link
US (6) US7061077B2 (ja)
JP (2) JP4634146B2 (ja)
KR (1) KR101037997B1 (ja)
CN (2) CN101685811B (ja)
AU (1) AU2003257046A1 (ja)
DE (1) DE10393164T5 (ja)
MY (1) MY149851A (ja)
TW (2) TWI267176B (ja)
WO (1) WO2004021400A2 (ja)

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6753605B2 (en) 2000-12-04 2004-06-22 Fairchild Semiconductor Corporation Passivation scheme for bumped wafers
US6469384B2 (en) * 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
US7061077B2 (en) * 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US7217594B2 (en) * 2003-02-11 2007-05-15 Fairchild Semiconductor Corporation Alternative flip chip in leaded molded package design and method for manufacture
US20060003483A1 (en) * 2003-07-07 2006-01-05 Wolff Larry L Optoelectronic packaging with embedded window
US6919625B2 (en) * 2003-07-10 2005-07-19 General Semiconductor, Inc. Surface mount multichip devices
TWI254437B (en) * 2003-12-31 2006-05-01 Advanced Semiconductor Eng Leadless package
US7196313B2 (en) * 2004-04-02 2007-03-27 Fairchild Semiconductor Corporation Surface mount multi-channel optocoupler
US7256479B2 (en) * 2005-01-13 2007-08-14 Fairchild Semiconductor Corporation Method to manufacture a universal footprint for a package with exposed chip
JP2006210777A (ja) * 2005-01-31 2006-08-10 Nec Electronics Corp 半導体装置
US7226821B2 (en) * 2005-06-24 2007-06-05 Cardiac Pacemakers, Inc. Flip chip die assembly using thin flexible substrates
US7772681B2 (en) * 2005-06-30 2010-08-10 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7371616B2 (en) * 2006-01-05 2008-05-13 Fairchild Semiconductor Corporation Clipless and wireless semiconductor die package and method for making the same
US20070164428A1 (en) * 2006-01-18 2007-07-19 Alan Elbanhawy High power module with open frame package
US7868432B2 (en) * 2006-02-13 2011-01-11 Fairchild Semiconductor Corporation Multi-chip module for battery power control
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US7618896B2 (en) * 2006-04-24 2009-11-17 Fairchild Semiconductor Corporation Semiconductor die package including multiple dies and a common node structure
US7656024B2 (en) 2006-06-30 2010-02-02 Fairchild Semiconductor Corporation Chip module for complete power train
US7564124B2 (en) 2006-08-29 2009-07-21 Fairchild Semiconductor Corporation Semiconductor die package including stacked dice and heat sink structures
US7927923B2 (en) * 2006-09-25 2011-04-19 Micron Technology, Inc. Method and apparatus for directing molding compound flow and resulting semiconductor device packages
US7768105B2 (en) 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
US8106501B2 (en) * 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
US7821116B2 (en) * 2007-02-05 2010-10-26 Fairchild Semiconductor Corporation Semiconductor die package including leadframe with die attach pad with folded edge
US8159828B2 (en) * 2007-02-23 2012-04-17 Alpha & Omega Semiconductor, Inc. Low profile flip chip power module and method of making
KR101391925B1 (ko) * 2007-02-28 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형
KR101489325B1 (ko) 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
US7659531B2 (en) * 2007-04-13 2010-02-09 Fairchild Semiconductor Corporation Optical coupler package
US7683463B2 (en) * 2007-04-19 2010-03-23 Fairchild Semiconductor Corporation Etched leadframe structure including recesses
US7902657B2 (en) * 2007-08-28 2011-03-08 Fairchild Semiconductor Corporation Self locking and aligning clip structure for semiconductor die package
US7737548B2 (en) 2007-08-29 2010-06-15 Fairchild Semiconductor Corporation Semiconductor die package including heat sinks
US20090057855A1 (en) * 2007-08-30 2009-03-05 Maria Clemens Quinones Semiconductor die package including stand off structures
US7768123B2 (en) * 2007-09-26 2010-08-03 Fairchild Semiconductor Corporation Stacked dual-die packages, methods of making, and systems incorporating said packages
US7727813B2 (en) 2007-11-26 2010-06-01 Infineon Technologies Ag Method for making a device including placing a semiconductor chip on a substrate
US20090140266A1 (en) * 2007-11-30 2009-06-04 Yong Liu Package including oriented devices
US7589338B2 (en) * 2007-11-30 2009-09-15 Fairchild Semiconductor Corporation Semiconductor die packages suitable for optoelectronic applications having clip attach structures for angled mounting of dice
KR20090062612A (ko) * 2007-12-13 2009-06-17 페어차일드코리아반도체 주식회사 멀티 칩 패키지
US7781872B2 (en) * 2007-12-19 2010-08-24 Fairchild Semiconductor Corporation Package with multiple dies
US7791084B2 (en) 2008-01-09 2010-09-07 Fairchild Semiconductor Corporation Package with overlapping devices
US8106406B2 (en) 2008-01-09 2012-01-31 Fairchild Semiconductor Corporation Die package including substrate with molded device
US7626249B2 (en) * 2008-01-10 2009-12-01 Fairchild Semiconductor Corporation Flex clip connector for semiconductor device
KR101463074B1 (ko) * 2008-01-10 2014-11-21 페어차일드코리아반도체 주식회사 리드리스 패키지
US20090194857A1 (en) * 2008-02-01 2009-08-06 Yong Liu Thin Compact Semiconductor Die Packages Suitable for Smart-Power Modules, Methods of Making the Same, and Systems Using the Same
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
US7768108B2 (en) * 2008-03-12 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die package including embedded flip chip
US8018054B2 (en) * 2008-03-12 2011-09-13 Fairchild Semiconductor Corporation Semiconductor die package including multiple semiconductor dice
US7893548B2 (en) * 2008-03-24 2011-02-22 Fairchild Semiconductor Corporation SiP substrate
KR101519062B1 (ko) * 2008-03-31 2015-05-11 페어차일드코리아반도체 주식회사 반도체 소자 패키지
US7935575B2 (en) * 2008-04-07 2011-05-03 Semiconductor Components Industries, Llc Method of forming a semiconductor package and structure therefor
US20090278241A1 (en) * 2008-05-08 2009-11-12 Yong Liu Semiconductor die package including die stacked on premolded substrate including die
US7855439B2 (en) * 2008-08-28 2010-12-21 Fairchild Semiconductor Corporation Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same
US7829988B2 (en) * 2008-09-22 2010-11-09 Fairchild Semiconductor Corporation Stacking quad pre-molded component packages, systems using the same, and methods of making the same
US8314499B2 (en) * 2008-11-14 2012-11-20 Fairchild Semiconductor Corporation Flexible and stackable semiconductor die packages having thin patterned conductive layers
US8193618B2 (en) 2008-12-12 2012-06-05 Fairchild Semiconductor Corporation Semiconductor die package with clip interconnection
US7816784B2 (en) 2008-12-17 2010-10-19 Fairchild Semiconductor Corporation Power quad flat no-lead semiconductor die packages with isolated heat sink for high-voltage, high-power applications, systems using the same, and methods of making the same
US7973393B2 (en) 2009-02-04 2011-07-05 Fairchild Semiconductor Corporation Stacked micro optocouplers and methods of making the same
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
JP4985810B2 (ja) * 2010-03-23 2012-07-25 サンケン電気株式会社 半導体装置
US8655481B2 (en) * 2010-04-09 2014-02-18 Victor Shi-Yueh Sheu IMR (in-mold roller or in-mold release)/IMF (in-mold forming) making method using a digital printer printing and pre-forming technique
US8252631B1 (en) * 2011-04-28 2012-08-28 Freescale Semiconductor, Inc. Method and apparatus for integrated circuit packages using materials with low melting point
US8421204B2 (en) 2011-05-18 2013-04-16 Fairchild Semiconductor Corporation Embedded semiconductor power modules and packages
US20130082365A1 (en) 2011-10-03 2013-04-04 International Business Machines Corporation Interposer for ESD, EMI, and EMC
CN105977223B (zh) * 2012-03-01 2018-11-27 日月光半导体制造股份有限公司 不规则形状的封装结构及其制造方法
US9691745B2 (en) 2013-06-26 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding structure for forming a package on package (PoP) structure and method for forming the same
US9252076B2 (en) 2013-08-07 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9252063B2 (en) * 2014-07-07 2016-02-02 Infineon Technologies Ag Extended contact area for leadframe strip testing
US20180261535A1 (en) * 2014-12-15 2018-09-13 Bridge Semiconductor Corp. Method of making wiring board with dual routing circuitries integrated with leadframe
DE102015215497A1 (de) 2015-08-13 2017-02-16 Volkswagen Aktiengesellschaft Brennstoffzellenstapel mit variabler Segmentierung sowie Brennstoffzellensystem und Fahrzeug mit einem solchen
US11393743B2 (en) * 2019-12-18 2022-07-19 Infineon Technologies Ag Semiconductor assembly with conductive frame for I/O standoff and thermal dissipation

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3982317A (en) * 1975-07-31 1976-09-28 Sprague Electric Company Method for continuous assembly and batch molding of transistor packages
US4789709A (en) * 1985-05-02 1988-12-06 Sumitomo Chemical Company, Limited Process for the production of heat resistant thermoplastic copolymer
NL8602091A (nl) * 1986-08-18 1988-03-16 Philips Nv Beeldopneeminrichting uitgevoerd met een vaste-stof beeldopnemer en een elektronische sluiter.
US5164218A (en) * 1989-05-12 1992-11-17 Nippon Soken, Inc. Semiconductor device and a method for producing the same
JPH03108744A (ja) 1989-09-22 1991-05-08 Toshiba Corp 樹脂封止型半導体装置
US5172214A (en) 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
US5448450A (en) * 1991-08-15 1995-09-05 Staktek Corporation Lead-on-chip integrated circuit apparatus
US5307272A (en) * 1991-08-19 1994-04-26 The United States Of America As Represented By The United States Department Of Energy Minefield reconnaissance and detector system
JP3016658B2 (ja) * 1992-04-28 2000-03-06 ローム株式会社 リードフレーム並びに半導体装置およびその製法
JPH0732225B2 (ja) * 1992-10-14 1995-04-10 富士機工電子株式会社 リードフレームへのピン保持部の形成方法、およびダム部の形成方法
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
JP3254865B2 (ja) * 1993-12-17 2002-02-12 ソニー株式会社 カメラ装置
FR2721694B1 (fr) * 1994-06-22 1996-07-19 Snecma Refroidissement de l'injecteur de décollage d'une chambre de combustion à deux têtes.
JPH08250641A (ja) * 1995-03-09 1996-09-27 Fujitsu Ltd 半導体装置とその製造方法
US5789809A (en) 1995-08-22 1998-08-04 National Semiconductor Corporation Thermally enhanced micro-ball grid array package
JP3549294B2 (ja) * 1995-08-23 2004-08-04 新光電気工業株式会社 半導体装置及びその実装構造
US5765208A (en) * 1995-09-29 1998-06-09 Motorola, Inc. Method of speculatively executing store instructions prior to performing snoop operations
US5637916A (en) 1996-02-02 1997-06-10 National Semiconductor Corporation Carrier based IC packaging arrangement
JPH09312355A (ja) 1996-05-21 1997-12-02 Shinko Electric Ind Co Ltd 半導体装置とその製造方法
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JPH09321173A (ja) * 1996-05-27 1997-12-12 Shinko Electric Ind Co Ltd 半導体装置用パッケージ及び半導体装置とそれらの製造方法
KR19980044247A (ko) 1996-12-06 1998-09-05 황인길 반도체 패키지의 몰딩방법
KR100258852B1 (ko) 1996-12-19 2000-06-15 김영환 반도체 패키지의 제조 방법
US6545384B1 (en) * 1997-02-07 2003-04-08 Sri International Electroactive polymer devices
KR100214555B1 (ko) 1997-02-14 1999-08-02 구본준 반도체 패키지의 제조방법
JP2000049184A (ja) * 1998-05-27 2000-02-18 Hitachi Ltd 半導体装置およびその製造方法
US6249041B1 (en) * 1998-06-02 2001-06-19 Siliconix Incorporated IC chip package with directly connected leads
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
JP2000003988A (ja) * 1998-06-15 2000-01-07 Sony Corp リードフレームおよび半導体装置
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
JP2000138107A (ja) * 1998-11-04 2000-05-16 Mitsubishi Materials Corp 半導体サージ吸収素子
JP4260263B2 (ja) * 1999-01-28 2009-04-30 株式会社ルネサステクノロジ 半導体装置
JP3871486B2 (ja) * 1999-02-17 2007-01-24 株式会社ルネサステクノロジ 半導体装置
JP2000294580A (ja) 1999-04-12 2000-10-20 Nitto Denko Corp 半導体チップの樹脂封止方法及びリ−ドフレ−ム等貼着用粘着テ−プ
JP3686287B2 (ja) * 1999-07-14 2005-08-24 株式会社ルネサステクノロジ 半導体装置の製造方法
US6384487B1 (en) * 1999-12-06 2002-05-07 Micron Technology, Inc. Bow resistant plastic semiconductor package and method of fabrication
US6720642B1 (en) 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
JP3420153B2 (ja) * 2000-01-24 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
DE10103428A1 (de) * 2000-02-23 2001-08-30 Basf Ag Stabilisatoren enthaltende UV-vernetzbare Schmelzhaftklebstoffe
US6384472B1 (en) * 2000-03-24 2002-05-07 Siliconware Precision Industries Co., Ltd Leadless image sensor package structure and method for making the same
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
US6870254B1 (en) * 2000-04-13 2005-03-22 Fairchild Semiconductor Corporation Flip clip attach and copper clip attach on MOSFET device
US6355502B1 (en) 2000-04-25 2002-03-12 National Science Council Semiconductor package and method for making the same
US6661082B1 (en) 2000-07-19 2003-12-09 Fairchild Semiconductor Corporation Flip chip substrate design
JP3639515B2 (ja) * 2000-09-04 2005-04-20 三洋電機株式会社 Ｍｏｓｆｅｔの実装構造の製造方法
US6545364B2 (en) 2000-09-04 2003-04-08 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
JP3745213B2 (ja) * 2000-09-27 2006-02-15 株式会社東芝 半導体装置及びその製造方法
TW458377U (en) * 2000-11-23 2001-10-01 Siliconware Precision Industries Co Ltd Sensor structure of quad flat package without external leads
US6798044B2 (en) 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6753605B2 (en) 2000-12-04 2004-06-22 Fairchild Semiconductor Corporation Passivation scheme for bumped wafers
KR20020045674A (ko) 2000-12-09 2002-06-20 윤종용 테이프를 이용한 듀얼 다이 패키지 제조 방법
US6864423B2 (en) * 2000-12-15 2005-03-08 Semiconductor Component Industries, L.L.C. Bump chip lead frame and package
JP2002203957A (ja) * 2000-12-28 2002-07-19 Rohm Co Ltd トランジスタ
JP2002217416A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
US6469384B2 (en) * 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
KR100704311B1 (ko) 2001-02-05 2007-04-05 삼성전자주식회사 내부리드 노출형 반도체 칩 패키지와 그 제조 방법
US6731002B2 (en) * 2001-05-04 2004-05-04 Ixys Corporation High frequency power device with a plastic molded package and direct bonded substrate
US6893901B2 (en) * 2001-05-14 2005-05-17 Fairchild Semiconductor Corporation Carrier with metal bumps for semiconductor die packages
US7057273B2 (en) * 2001-05-15 2006-06-06 Gem Services, Inc. Surface mount package
US6524886B2 (en) 2001-05-24 2003-02-25 Advanced Semiconductor Engineering Inc. Method of making leadless semiconductor package
US6679888B2 (en) * 2001-05-29 2004-01-20 Synthes Femur lever
US6633030B2 (en) 2001-08-31 2003-10-14 Fiarchild Semiconductor Surface mountable optocoupler package
US6461900B1 (en) * 2001-10-18 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form a self-aligned CMOS inverter using vertical device integration
US6630726B1 (en) * 2001-11-07 2003-10-07 Amkor Technology, Inc. Power semiconductor package with strap
US6737750B1 (en) 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US6650015B2 (en) * 2002-02-05 2003-11-18 Siliconware Precision Industries Co., Ltd. Cavity-down ball grid array package with semiconductor chip solder ball
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US7196313B2 (en) 2004-04-02 2007-03-27 Fairchild Semiconductor Corporation Surface mount multi-channel optocoupler

Also Published As

Publication number Publication date
AU2003257046A8 (en) 2004-03-19
WO2004021400A3 (en) 2004-06-17
US7439613B2 (en) 2008-10-21
US7682877B2 (en) 2010-03-23
DE10393164T5 (de) 2005-08-18
US20040207052A1 (en) 2004-10-21
US7790513B2 (en) 2010-09-07
JP2005537664A (ja) 2005-12-08
KR101037997B1 (ko) 2011-05-30
TWI267176B (en) 2006-11-21
CN101685811B (zh) 2012-12-05
JP2011018924A (ja) 2011-01-27
AU2003257046A1 (en) 2004-03-19
US7504281B2 (en) 2009-03-17
US7061077B2 (en) 2006-06-13
WO2004021400A2 (en) 2004-03-11
KR20050039833A (ko) 2005-04-29
US20060006550A1 (en) 2006-01-12
US20090130802A1 (en) 2009-05-21
US20060003492A1 (en) 2006-01-05
TW200408084A (en) 2004-05-16
MY149851A (en) 2013-10-31
CN101685811A (zh) 2010-03-31
CN1679162A (zh) 2005-10-05
US8541890B2 (en) 2013-09-24
US20080213946A1 (en) 2008-09-04
CN1679162B (zh) 2010-06-02
TWI266393B (en) 2006-11-11
US20040041242A1 (en) 2004-03-04
TW200539401A (en) 2005-12-01

Similar Documents

Publication Publication Date Title
JP4634146B2 (ja) 半導体ダイパッケージを形成する方法
KR100294719B1 (ko) 수지밀봉형 반도체장치 및 그 제조방법, 리드프레임
US8497164B2 (en) Semiconductor die package and method for making the same
US5311407A (en) Printed circuit based for mounted semiconductors and other electronic components
JP3759131B2 (ja) リードレスパッケージ型半導体装置とその製造方法
JP2000058711A (ja) Ｃｓｐのｂｇａ構造を備えた半導体パッケージ
US20180122731A1 (en) Plated ditch pre-mold lead frame, semiconductor package, and method of making same
US20230402350A1 (en) Concealed gate terminal semiconductor packages and related methods
US20060001816A1 (en) IPS-LCD device having optical compensation films
US20200243428A1 (en) Packaged multichip module with conductive connectors
JP2000114426A (ja) 片面樹脂封止型半導体装置
JP2006237503A (ja) 半導体装置およびその製造方法
US6948239B2 (en) Method for fabricating semiconductor apparatus using board frame
JP4353935B2 (ja) リードレスパッケージ型半導体装置
KR20180062479A (ko) 반도체 패키지 및 그 제조 방법
US20080048302A1 (en) Systems and methods for low profile die package
KR20020031881A (ko) 반도체 패키지 및 그 제조방법
KR20020065046A (ko) 내부리드 노출형 반도체 칩 패키지와 그 제조 방법
KR20020067100A (ko) 내부리드 노출형 반도체 칩 패키지와 그 제조 방법
JP2003273283A (ja) 半導体装置とその製造方法
JPH11163206A (ja) 半導体装置およびその製造方法
KR20010061283A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090203

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090501

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090513

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100309

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100604

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100611

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101026

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101118

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131126

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees