JP3639515B2 - Ｍｏｓｆｅｔの実装構造の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴの実装構造およびその製造方法に関し、特に支持基板を不要にした薄型のＭＯＳＦＥＴの実装構造およびその製造方法に関するものである。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路基板は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路基板はリチュウムイオン電池の容器内に内蔵されるために小型薄型化が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒｄ)技術が駆使され、小型薄型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にスイッチング素子を接続するのでこのスイッチング素子のオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
この低オン抵抗(ＲDS(on))を実現するためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。
【０００４】
具体的には、チャンネルが半導体基板表面に形成されるプレーナー構造ではセル密度は７４０万個／平方インチで、オン抵抗が２７ｍΩであったが、チャンネルをトレンチの側面に形成するトレンチ構造の第１世代ではセル密度は２５００万個／平方インチと大幅に向上し、オン抵抗が１７ｍΩに低減できた。さらにトレンチ構造の第２世代ではセル密度は７２００万個／平方インチで、オン抵抗が１２ｍΩまで低減できた。しかし微細化にも限度があり、オン抵抗をさらに飛躍的に低減するには限界が見えてきた。
【０００５】
図１６は上記した保護回路基板に実装されるパワーＭＯＳＦＥＴの断面構造を示す。銅を素材とした打ち抜きフレームであり、このフレームのヘッダー１上に半田あるいは銀ペーストよりなるプリフォーム材２でパワーＭＯＳＦＥＴのベアチップ３が固着される。パワーＭＯＳＦＥＴのベアチップ３の下面は金の裏張り電極（図示せず）によりドレイン電極が形成され、上面にはアルミニウムの蒸着によりゲート電極とソース電極が形成される。フレームのドレイン端子５はヘッダー１と連結されているので、ドレイン電極と直結され、ゲート電極およびソース電極は金のボンディング細線４を用いたボールボンディングによりゲート端子６およびソース端子７と電気的に接続される。従って、オン抵抗を減少させるためにはフレーム材料、プリフォーム材、ボンディング細線４の材料、チップ上面のソース電極の電極材料の持つ抵抗もパワーＭＯＳＦＥＴのオン抵抗に影響を及ぼしている。
【０００６】
図１７および図１８はボンデイング細線に工夫をしてオン抵抗を引き下げた従来の技術を説明する平面図である。
【０００７】
図１７はソース電極とソース端子７を接続するボンディング細線４を４本に増やし、電流容量を改善したものである。また図１８はソース電極とソース端子７を接続するボンディング細線４を短い２本と長い２本の４本に増やし、電流容量を改善し、さらにソース電極へのボンディング個所を広げることによりソース電極の持つ抵抗を減少させたものである。
【０００８】
図１５に、従来のパワーＭＯＳＦＥＴの実装構造によるオン抵抗の違いを表にまとめた。サンプルＡおよびサンプルＢが従来のＳＯＰ８外形のモールド構造のものであり、サンプルＡが図１７の構造と対応し、サンプルＢが図１８と対応する。これからボンディング細線を短かい４本から短い２本と長い２本と組み合わせた場合、オン抵抗は１３．４３ｍΩから１２．１０ｍΩと１．３３ｍΩの減少が実現されることが示されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、携帯端末の小型化、軽量化および内蔵電池の使用時間の長寿命化という要求はさらに強く求められているのが現状である。この中でパワーＭＯＳＦＥＴの実装構造およびその組立方法を打破して、低オン抵抗を実現できる有効な解決手段が見出せていない問題点がある。
【００１０】
またパワーＭＯＳＦＥＴを１枚のフレームで組立てる製造方法は従来より確立されているが、半導体チップの上面の電極の取り出しはワイヤーボンディングに頼っており、最も影響の大きい半導体チップ上面の電流通過電極であるソース電極の取り出しを考案してパワーＭＯＳＦＥＴのオン抵抗を改善する解決手段も見出せていない問題点もある。
【００１１】
更に上述した従来のパワーＭＯＳＦＥＴを１枚のフレームで組立てる方法ではボンディングワイヤーを用いるので、ボンディングワイヤーのループの高さだけモールド樹脂も厚く形成され、薄型化でも問題点がある。
【００１３】
【課題を解決するための手段】
本発明はかかる問題点の正面より見つめてなされ、導電箔を用意し、少なくとも導電路と成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して導電路を形成する工程と、所望の前記導電路上にＭＯＳＦＥＴチップのゲート電極およびソース電極を固着する工程と、該ＭＯＳＦＥＴチップのドレイン電極と所望の前記導電路を金属接続板で接続する工程と、前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、前記分離溝を設けていない厚み部分の前記導電箔を除去する工程とを具備するＭＯＳＦＥＴの実装構造の製造方法により、フリップチップ方式でボンディング工程を排除する量産性の高い製造方法を提供する。
【００１４】
【発明の実施の形態】
ＭＯＳＦＥＴの実装構造を説明する第１の実施の形態
まず本発明のＭＯＳＦＥＴの実装構造について図１を参照しながらその構造について説明する。
【００１５】
図１には、絶縁性樹脂２０に埋め込まれた導電路２１を有し、前記導電路２１上にはＭＯＳＦＥＴチップ２２が固着され、前記絶縁性樹脂２０で導電路２１を支持して成る実装構造が示されている。
【００１６】
本実装構造は、ＭＯＳＦＥＴチップ２２、複数の導電路２１Ａ、２１Ｂ、２１Ｃと、金属接続板２４と、この導電路２１Ａ、２１Ｂ、２１Ｃを埋め込む絶縁性樹脂２０の４つの材料で構成され、導電路２１間には、この絶縁性樹脂２０で充填された分離溝２３が設けられる。そして絶縁性樹脂２０により前記導電路２１が支持されている。
【００１７】
絶縁性樹脂２０としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。
【００１８】
また、導電路２１としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔、またはＦｅ−Ｎｉ等の合金から成る導電箔等を用いることができる。もちろん、他の導電材料でも可能であり、特にエッチングできる導電材、レーザで蒸発する導電材が好ましい。
【００１９】
更に、ＭＯＳＦＥＴチップ２２は、表面にソース電極２２１とゲート電極２２２を有し、裏面には全面にドレイン電極２２３を有する半導体ベアチップである。ＭＯＳＦＥＴチップ２２の詳細な構造は図８を参照して詳しく述べるので、ここでは省略する。
【００２０】
更に、ＭＯＳＦＥＴチップ２２の接続は、表面に設けたソース電極２２１とゲート電極２２２はロウ材から成る導電ボール、扁平する導電ボール、半田等のロウ材、Ａｇペースト等の導電ペースト２５等で所定の導電路２１Ａ、２１Ｂに固着され、裏面のドレイン電極２２３は半田等のロウ材、Ａｇペースト等の導電ペースト等で金属接続板２４で接続され、一端をドレイン電極２２３をほぼ覆うように、他端を導電路２１Ｃに固着される。
【００２１】
本実装構造では、導電路２１を封止樹脂である絶縁性樹脂２０で支持しているため、支持基板が不要となり、導電路２１、ＭＯＳＦＥＴチップ２２、金属接続板２４および絶縁性樹脂２０で構成され、必要最小限の構成要素で構成でき、薄型で安価となる特徴を有する。
【００２２】
また本実装構造では、絶縁性樹脂２０がＭＯＳＦＥＴチップ２２を被覆し且つ前記導電路２１間の前記分離溝２４に充填されて一体に支持する機能を有しているので、導電路２１間は絶縁性樹脂２０でお互いの絶縁がはかれるメリットを有する。
【００２３】
更に本実装構造での大きな特徴は、従来用いていたボンディングワイヤを用いないで、フリップチップ方式で特にソース電極２２１から導電路２１Ｂへ直接取り出せるのである。このために図１５から明らかなように、本発明の実装構造ではサンプルＣ（半田で取り出す場合）のオン抵抗は８．６７ｍΩ、サンプルＤ（銀ペーストで取り出す場合）のオン抵抗は８．７４ｍΩとなり、いずれにしても従来のワイヤーボンディングによるサンプルＢのオン抵抗１２．１０ｍΩに比べて約３０％もの改善が図れた。同時に、ボンディングワイヤに必要なループがなくなり、その分絶縁性樹脂２０を薄くできて薄型化も実現できる。
【００２４】
また本実装構造では、分離溝２４に充填された絶縁性樹脂２０の表面と導電路２１の表面は、実質的に一致している構造となっている。このために本実装構造をプリント基板に実装するときに、半田等のロウ材の表面張力で浮き上がり水平に移動できるので自動的にセルフアラインできる特徴を有する。
【００２５】
ＭＯＳＦＥＴの実装構造を説明する第２の実施の形態
次に本発明の第２のＭＯＳＦＥＴの実装構造について図９を参照しながらその構造について説明する。
【００２６】
本実装構造は、導電路２１の表面に導電被膜２６が形成されており、それ以外は、図１の構造と実質同一である。よってこの導電被膜２６について説明する。
【００２７】
第１の特徴は、導電路や回路装置の反りを防止するするために導電被膜２６を設ける点である。
【００２８】
一般に、絶縁性樹脂と導電路材料（以下第１の材料と呼ぶ。）の熱膨張係数の差により、実装構造自身が反ったり、また導電路が湾曲したり剥がれたりする。また導電路２１の熱伝導率が絶縁性樹脂の熱伝導率よりも優れているため、導電路２１の方が先に温度上昇して膨張する。そのため、第１の材料よりも熱膨張係数の小さい第２の材料を被覆することにより、導電路の反り、剥がれ、実装構造の反りを防止することができる。特に第１の材料としてＣｕを採用した場合、第２の材料としてはＡｕ、ＮｉまたはＰｔ等が良い。Ｃｕの膨張率は、１６．７×１０−６（１０のマイナス６乗）で、Ａｕは、１４×１０−６、Ｎｉは、１２．８×１０−６、Ｐｔは、８．９×１０−６である。
【００２９】
第２の特徴は、第２の材料によりアンカー効果を持たせている点である。第２の材料によりひさし２７が形成され、しかも導電路２１と被着したひさし２７が絶縁性樹脂２０に埋め込まれているため、アンカー効果を発生し、導電路２１の抜けを防止できる構造となる。
【００３０】
ＭＯＳＦＥＴの実装構造の製造方法を説明する第１の実施の形態
次に図２〜図８および図１を参照して第１のＭＯＳＦＥＴの実装構造の製造方法について説明する。
【００３１】
まず図２の如く、シート状の導電箔３０を用意する。この導電箔３０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。
【００３２】
導電箔の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましく、ここでは７０μｍ（２オンス）の銅箔を採用した。しかし３００μｍ以上でも１０μｍ以下でも基本的には良い。後述するように、導電箔３０の厚みよりも浅い分離溝３１が形成できればよい。
【００３３】
尚、シート状の導電箔３０は、所定の幅でロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた導電箔が用意され、後述する各工程に搬送されても良い。
【００３４】
続いて、少なくとも導電路２１となる領域を除いた導電箔３０を、導電箔３０の厚みよりも薄く除去する工程がある。そしてこの除去工程により形成された分離溝３１および導電箔３０に絶縁性樹脂２０を被覆する工程がある。
【００３５】
まず、Ｃｕ箔３０の上に、ホトレジスト（耐エッチングマスク）ＰＲを形成し、導電路２１となる領域を除いた導電箔３０が露出するようにホトレジストＰＲをパターニングする（以上図３を参照）。そして、前記ホトレジストＰＲを介してエッチングすればよい（以上図４を参照）。
【００３６】
エッチングにより形成された分離溝３１の深さは、例えば５０μｍであり、その側面は、粗面となるため絶縁性樹脂２０との接着性が向上される。
【００３７】
またこの分離溝３１の側壁は、模式的にストレートで図示しているが、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチングが採用できる。ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、開口部より内部の分離溝３１が広がり、分離溝３１の側面は湾曲構造になる。
【００３８】
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Ｃｕを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
【００３９】
なお、図３に於いて、ホトレジストの代わりにエッチング液に対して耐食性のある導電被膜を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。この導電被膜として考えられる材料は、Ａｇ、Ａｕ、ＰｔまたはＰｄ等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。
【００４０】
続いて、図５の如く、分離溝３１で分離された導電箔３０より成る導電路２１にＭＯＳＦＥＴチップ２２を実装する工程がある。
【００４１】
ＭＯＳＦＥＴチップ２２は、表面にソース電極２２１とゲート電極２２２を有し、裏面には全面にドレイン電極２２３を有する半導体ベアチップである。ＭＯＳＦＥＴチップ２２はソース電極２２１とゲート電極２２２を下側に向けてチップマウンタ装置でパターン認識をして、それぞれを導電路２１Ｂ、２１Ａに当接させて半田等のロウ材または導電ペースト２５でフリップチップ方式で固着される。
【００４２】
また、ＭＯＳＦＥＴチップ２２の裏面に設けたドレイン電極２２３はＬ字型に曲折した銅より成る金属接続板２４の一端を半田等のロウ材または導電ペースト２５で接続し、他端は導電路５１Ｃに同様に接続される。この金属接続板２４はＭＯＳＦＥＴチップ２２の裏側はすべて裏面電極２２３のみしかないので、他の電極とショートする恐れもなく、異形部品マウンタを用いてラフな位置合わせで容易にマウント可能である。
【００４３】
更に、図６に示すように、前記導電箔３０および分離溝３１に絶縁性樹脂２０を付着する工程がある。これは、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００４４】
本実施の形態では、導電箔３０表面に被覆された絶縁性樹脂２０の厚さは、回路素子の最頂部から約１００μｍ程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
【００４５】
本工程の特徴は、絶縁性樹脂２０を被覆するまでは、導電路２１となる導電箔３０が支持基板となることである。従来では支持基板を用いて導電路を形成していたが、本発明では、支持基板となる導電箔３０は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【００４６】
また分離溝３１は、導電箔の厚みよりも浅く形成されているため、導電箔３０が導電路２１として個々に分離されていない。従ってシート状の導電箔３０として一体で取り扱え、絶縁性樹脂をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【００４７】
続いて、導電箔３０の裏面を化学的および／または物理的に除き、導電路２１として分離する工程がある。ここでこの工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【００４８】
実験では研磨装置または研削装置により全面を３０μｍ程度削り、分離溝３１から絶縁性樹脂２０を露出させている。この露出される面を図６では点線で示している。その結果、約４０μｍの厚さの導電路２１となって分離される。また絶縁性樹脂２０が露出する手前まで、導電箔３０を全面ウェトエッチングし、その後、研磨または研削装置により全面を削り、絶縁性樹脂２０を露出させても良い。更に、導電箔３０を点線で示す位置まで全面ウェトエッチングし、絶縁性樹脂２０を露出させても良い。
【００４９】
この結果、絶縁性樹脂２０に導電路２１の表面が露出する構造となる。そして分離溝３１が削られ、図１の分離溝２３となる。（以上図６参照）
最後に、絶縁性樹脂２０の裏面に露出した導電路２１には半田等の導電材を被着し、本実装構造を完成する。
【００５０】
尚、導電路２１の裏面に導電被膜を被着する場合、図２の導電箔の裏面に、前もって導電被膜を形成しても良い。この場合、導電路に対応する部分を選択的に被着すれば良い。被着方法は、例えばメッキである。またこの導電被膜は、エッチングに対して耐性がある材料がよい。またこの導電被膜を採用した場合、研磨をせずにエッチングだけで導電路２１として分離できる。
【００５１】
なお、本製造方法では、図７に示す導電箔３０上にはＭＯＳＦＥＴチップ２２が多数行列状に実装される。従って、図７に一点鎖線で示すダイシングライン３２上の分離溝３１の絶縁性樹脂２０の部分でダイシング装置でＸ軸およびＹ軸方向に切断して個々に分離すると、個別のＭＯＳＦＥＴの実装構造となる。
【００５２】
以上の製造方法によって、絶縁性樹脂２０に導電路２１が埋め込まれ、絶縁性樹脂２０の裏面と導電路２１の裏面が一致する平坦なＭＯＳＦＥＴの実装構造が実現できる。
【００５３】
本製造方法の特徴は、絶縁性樹脂２０を支持基板として活用し導電路２１の分離作業ができることにある。絶縁性樹脂２０は、導電路２１を埋め込む材料として必要な材料であり、従来の製造方法のように、支持基板を必要としない。従って、最小限の材料で製造でき、コストの低減が実現できる特徴を有する。
【００５４】
なお、導電路２１表面からの絶縁性樹脂の厚さは、前工程の絶縁性樹脂の付着の時に調整できる。本発明ではＭＯＳＦＥＴチップ２２をフリップチップ方式で導電路２１に固着するので、ボンディングワイヤを排除できた。従って実装されるＭＯＳＦＥＴチップ２２の厚みにより違ってくるが、実装構造としての厚さは、極めて薄くできる特徴を有する。ここでは、約４００μｍ厚の絶縁性樹脂２０に４０μｍ厚の導電路２１と約２００μｍ厚のＭＯＳＦＥＴチップ２２が埋め込まれた実装構造になる。（以上図１を参照）
図７に、分離溝３１を形成した後の導電箔３０の基板の平面図を示す。この基板は大きさが４５ｍｍ×６０ｍｍであり、黒い部分が導電路２１を形成しており、白い部分は分離溝３１を形成している。従って、実装構造と成る部分は６列１７行にマトリックス状に配列され、周辺には位置合わせマーク３１１や、製造中に使用するインデックス孔３１２等が設けられている。たとえば、ダイシングライン３２は両端に設けた２本線の位置合わせマーク３１１の中央をで規定されている。
【００５５】
図８に、ＭＯＳＦＥＴチップ２２の具体的な構造を示す。図８（Ａ）はその平面図であり、図８（Ｂ）は図８（Ａ）のＸ−Ｘ線断面図である。ＭＯＳＦＥＴチップ２２はドレイン領域となるＮ+型／Ｎ型半導体基板２２４と、Ｐ型のチャネル領域２２５と、チャネル領域２２５を貫通して設けたトレンチ２２６と、トレンチ２２６にゲート酸化膜２２７を介して埋め込まれたポリシリコンより成るゲート電極２２８と、トレンチ２２６に隣接して設けたＮ＋型のソース領域２２９と、ソース領域２２９に隣接して設けた基板ダイオードを形成するＰ＋型のボディ領域２３０とを有する。半導体基板２２４の絶縁膜２３１上にはソース領域２２９とボディ領域２３０にコンタクトしたアルミニウムのスパッタで形成された下地ソース電極２３２と、ゲート電極２２８に接続された下地ゲート電極２３３が設けられる。この下地ソース電極２３２と下地ゲート電極２３３上にはＰｄ／ＴｉあるいはＡｕ／ＴｉＷのバリアメタル層２３４を設け、この上に約２５μｍの高さに金メッキ層で形成したバンプを有するソース電極２２１とゲート電極２２２を設けられる。また、半導体基板２２４の裏面全体にはＡｕ／Ｃｒ等の蒸着でドレイン電極２２３が設けられている。ソース電極２２１は図８（Ａ）より明白なように、半導体基板２２４の大部分に設けられ、ゲート電極２２２は半導体基板２２４のコーナー部分に設けられており、対応する導電路２１Ｂ、２１Ａと当接できる様に設計されている。
【００５６】
なお、ソース電極２２１とゲート電極２２２としては導電ボールに半田等のロウ材を付着した半田電極でも良し、また導電路２１が既に電気的に分離されているので、ソース電極２２１とゲート電極２２２としては突起電極で無くても半田付け可能な通常の平坦な電極でも良い。
【００５７】
ＭＯＳＦＥＴの実装構造の製造方法を説明する第２の実施の形態
次に図１０〜図１４、図９を参照して、ひさし２７を有するＭＯＳＦＥＴの実装構造の製造方法について説明する。尚、ひさしとなる第２の材料４０が被着される以外は、第１の実施の形態と実質同一であるため、詳細な説明は省略する。
【００５８】
まず図１０の如く、第１の材料から成る導電箔３０の上にエッチングレートの小さい第２の材料４０が被覆された導電箔３０を用意する。
【００５９】
例えばＣｕ箔の上にＮｉを被着すると、塩化第二鉄または塩化第二銅でＣｕとＮｉが一度にエッチングでき、エッチングレートの差によりＮｉがひさし２７と成って形成されるため好適である。太い実線がＮｉから成る導電被膜４０であり、その膜厚は１〜１０μｍ程度が好ましい。またＮｉの膜厚が厚い程、ひさし２７が形成されやすい。
【００６０】
また第２の材料は、第１の材料と選択エッチングできる材料を被覆しても良い。この場合、まず第２の材料から成る被膜を導電路２１の形成領域に被覆するようにパターニングし、この被膜をマスクにして第１の材料から成る被膜をエッチングすればひさし２７が形成できるからである。第２の材料としては、Ａｌ、Ａｇ、Ａｕ等が考えられる。（以上図１０を参照）
続いて、少なくとも導電路２１となる領域を除いた導電箔３０を、導電箔３０の厚みよりも薄く取り除く工程がある。
【００６１】
Ｎｉ４０の上に、ホトレジストＰＲを形成し、導電路２１となる領域を除いたＮｉ４０が露出するようにホトレジストＰＲをパターニングし、前記ホトレジストを介してエッチングすればよい。
【００６２】
前述したように塩化第二鉄、塩化第二銅のエッチャント等を採用しエッチングすると、Ｎｉ４０のエッチングレートがＣｕ３０のエッチングレートよりも小さいため、エッチングが進むにつれてひさし２７がでてくる。
【００６３】
なお、前記分離溝３１が形成された導電箔３０にＭＯＳＦＥＴチップ２２を実装する工程（図１３）、前記導電箔３０および分離溝３１に絶縁性樹脂２０を被覆し、導電箔３０の裏面を化学的および／または物理的に除き、導電路２１として分離する工程（図１４）、および導電路裏面に導電被膜を形成して完成までの工程（図９）は、前述した製造方法と同一であるためその説明は省略する。
【００６４】
【発明の効果】
以上の説明から明らかなように、本発明では、ＭＯＳＦＥＴチップ、導電路、金属接続板および絶縁性樹脂の必要最小限で構成され、資源に無駄のないＭＯＳＦＥＴの実装構造となる。よって完成するまで余分な構成要素が無く、コストを大幅に低減できるＭＯＳＦＥＴの実装構造を実現できる。
【００６５】
また、ＭＯＳＦＥＴチップをフリップチップ方式で導電路に直接固着するので、特にソース電極から導電路までの取り出し抵抗を無くすることができ、オン抵抗を従来の実装構造のものに比べて３０％も低減できる。
【００６６】
また、本発明のＭＯＳＦＥＴの実装構造ではボンディングワイヤを不要にでき、絶縁性樹脂の被覆膜厚、導電箔の厚みを最適値にすることにより、高さが０．５ｍｍ以下の非常に薄型化が図れ、同時に小型軽量化された実装構造を実現できる。
【００６７】
また、導電路の裏面のみを絶縁性樹脂から露出しているため、導電路の裏面が直ちに外部との接続に供することができ、従来構造で必要とされた裏面電極およびスルーホールを不要にできる利点を有する。
【００６８】
また本実装構造は、分離溝の表面と導電路の表面は、実質一致している平坦な表面を有する構造となっており、狭ピッチＱＦＰ実装時には回路装置自身を半田の表面張力でそのまま水平に移動できるので、リードずれの修正が極めて容易となる。
【００６９】
また導電路の表側に第２の材料を形成しているため、熱膨張係数の違いにより実装基板の反り、特に細長い配線の反りまたは剥離を抑制することができる。
【００７０】
また導電路の表面に第２の材料から成る被膜を形成することにより、導電路に被着されたひさしが形成できる。よってアンカー効果を発生させることができ、導電路の反り、抜けを防止することができる。
【００７１】
また本発明のＭＯＳＦＥＴの実装構造の製造方法では、導電路の材料となる導電箔自体を支持基板として機能させ、分離溝の形成時あるいはＭＯＳＦＥＴチップの実装、絶縁性樹脂の被着時までは導電箔で全体を支持し、また導電箔を各導電路として分離する時は、絶縁性樹脂を支持基板にして機能させている。従って、ＭＯＳＦＥＴチップ、導電箔、絶縁性樹脂の必要最小限で製造できる。また支持基板が不要であること、導電路が絶縁性樹脂に埋め込まれていること、更には絶縁性樹脂と導電箔の厚みの調整が可能で且つボンディングワイヤを不要とすることにより、非常に薄いＭＯＳＦＥＴの実装構造が実現できるメリットもある。
【００７２】
次に導電箔の厚みよりも薄く取り除く工程（例えばハーフエッチング）までは、導電路を個々に分離せずに取り扱えるため、極めて小さい基板に多くのＭＯＳＦＥＴチップを集積して製造するので、作業性が向上する特徴も有する。
【００７３】
また導電路と絶縁性樹脂で同一平面を形成するため、実装された場合、実装基板上の導電路側面に当たることなくずらすことができる。特に位置ずれして実装された場合、水平方向にずらして配置し直すことができる。また実装後、ロウ材が溶けていれば、ずれて実装された装置は、溶けたロウ材の表面張力により、導電路上部に自ら戻ろうとし、装置自身による再配置が可能となる。
【図面の簡単な説明】
【図１】本発明のＭＯＳＦＥＴの実装構造を説明する断面図である。
【図２】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する断面図である。
【図３】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する断面図である。
【図４】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する断面図である。
【図５】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する断面図である。
【図６】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する断面図である。
【図７】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する平面図である。
【図８】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する平面図および断面図である。
【図９】本発明のＭＯＳＦＥＴの実装構造を説明する断面図である。
【図１０】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する断面図である。
【図１１】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する断面図である。
【図１２】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する断面図である。
【図１３】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する断面図である。
【図１４】本発明のＭＯＳＦＥＴの実装構造の製造方法を説明する断面図である。
【図１５】本発明および従来のＭＯＳＦＥＴの実装構造の特性を説明する特性図である。
【図１６】従来のＭＯＳＦＥＴの実装構造を説明する断面図である。
【図１７】従来のＭＯＳＦＥＴの実装構造を説明する平面図である。
【図１８】従来のＭＯＳＦＥＴの実装構造を説明する平面図である。
【符号の説明】
２０ 絶縁性樹脂
２１ 導電路
２２ ＭＯＳＦＥＴチップ
２３ 分離溝
２７ ひさし

Claims (14)

  1. 導電箔を用意し、少なくとも導電路と成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して導電路を形成する工程と、
    所望の前記導電路上にＭＯＳＦＥＴチップのゲート電極およびソース電極を固着する工程と、
    該ＭＯＳＦＥＴチップのドレイン電極と所望の前記導電路を金属接続板で接続する工程と、
    前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
    前記分離溝を設けていない厚み部分の前記導電箔を除去する工程とを具備することを特徴とするＭＯＳＦＥＴの実装構造の製造方法。
  2. 導電箔を用意し、該導電箔表面の少なくとも導電路となる領域に耐食性の導電被膜を形成する工程と、
    少なくとも導電路となる領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して導電路を形成する工程と、
    所望の前記導電路上にＭＯＳＦＥＴチップのゲート電極およびソース電極を固着する工程と、
    該ＭＯＳＦＥＴチップのドレイン電極と所望の前記導電路を金属接続板で接続する工程と、
    前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
    前記分離溝を設けていない厚み部分の前記導電箔を除去する工程とを具備することを特徴とするＭＯＳＦＥＴの実装構造の製造方法。
  3. 導電箔を用意し、少なくとも導電路と成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して多数の搭載部を有する導電路を形成する工程と、
    各搭載部の前記導電路上にＭＯＳＦＥＴチップのゲート電極およびソース電極を固着する工程と、
    該ＭＯＳＦＥＴチップのドレイン電極と所望の前記導電路を金属接続板で接続する工程と、
    前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
    前記分離溝を設けていない厚み部分の前記導電箔を除去する工程と、
    前記絶縁性樹脂を切断して各搭載部毎に分離する工程とを具備することを特徴とするＭＯＳＦＥＴの実装構造の製造方法。
  4. 導電箔を用意し、少なくとも導電路と成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して導電路を形成する工程と、
    所望の前記導電路上にＭＯＳＦＥＴチップのゲート電極およびソース電極を固着する工程と、
    該ＭＯＳＦＥＴチップのドレイン電極と所望の前記導電路を金属接続板で接続する工程と、
    前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
    前記分離溝を設けていない厚み部分の前記導電箔を裏面より一様に除去し前記導電路の裏面と前記分離溝間の前記絶縁性樹脂とを実質的に平坦面にする工程とを具備することを特徴とするＭＯＳＦＥＴの実装構造の製造方法。
  5. 導電箔を用意し、少なくとも導電路となる領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して多数の搭載部を有する導電路を形成する工程と、
    該各搭載部の前記導電路上にＭＯＳＦＥＴチップのゲート電極およびソース電極を固着する工程と、
    該ＭＯＳＦＥＴチップのドレイン電極と所望の前記導電路を金属接続板で接続する工程と、
    前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
    前記分離溝を設けていない厚み部分の前記導電箔を裏面より一様に除去し前記導電路の裏面と前記分離溝間の前記絶縁性樹脂とを実質的に平坦面にする工程と、
    前記絶縁性樹脂を切断して各搭載部毎に分離する工程とを具備することを特徴とするＭＯＳＦＥＴの実装構造の製造方法。
  6. 前記導電箔は銅、アルミニウム、鉄−ニッケルのいずれかで構成されることを特徴とする請求項１から請求項５のいずれかに記載されたＭＯＳＦＥＴの実装構造の製造方法。
  7. 前記導電被膜はニッケル、金あるいは銀メッキ形成されることを特徴とする請求項２に記載されたＭＯＳＦＥＴの実装構造の製造方法。
  8. 前記導電箔に選択的に形成される前記分離溝は化学的あるいは物理的エッチングにより形成されることを特徴とする請求項１から請求項５のいずれかに記載されたＭＯＳＦＥＴの実装構造の製造方法。
  9. 前記導電被膜を前記分離溝形成時のマスクの一部として使用することを特徴とする請求項７に記載されたＭＯＳＦＥＴの実装構造の製造方法。
  10. 前記金属接続板は半田あるいは導電ぺーストで固着されることを特徴とする請求項１から請求項５のいずれかに記載されたＭＯＳＦＥＴの実装構造の製造方法。
  11. 前記絶縁性樹脂はトランスファーモールドで付着されることを特徴とする請求項１から請求項５のいずれかに記載されたＭＯＳＦＥＴの実装構造の製造方法。
  12. 前記絶縁性樹脂はダイシングにより各搭載部毎に分離することを特徴とする請求項３または請求項５に記載されたＭＯＳＦＥＴの実装構造の製造方法。
  13. 少なくとも導電路と成る領域を除いた導電箔に、該導電箔の厚みよりも浅い分離溝を形成して導電路が形成された導電箔を用意する工程と、
    所望の前記導電路上にＭＯＳＦＥＴチップのゲート電極およびソース電極を固着する工程と、
    該ＭＯＳＦＥＴチップのドレイン電極と所望の前記導電路を金属接続板で接続する工程と、
    前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
    前記分離溝を設けていない厚み部分の前記導電箔を除去する工程とを具備することを特徴とするＭＯＳＦＥＴの実装構造の製造方法。
  14. 少なくとも導電路と成る領域を除いた導電箔に、該導電箔の厚みよりも浅い分離溝を形成して多数の搭載部を有する導電路が形成された導電箔を用意する工程と、
    各搭載部の前記導電路上にＭＯＳＦＥＴチップのゲート電極およびソース電極を固着する工程と、
    該ＭＯＳＦＥＴチップのドレイン電極と所望の前記導電路を金属接続板で接続する工程と、
    前記ＭＯＳＦＥＴチップを被覆し、前記分離溝に充填されるように絶縁性樹脂でモールドする工程と、
    前記分離溝を設けていない厚み部分の前記導電箔を除去する工程と、
    前記絶縁性樹脂を切断して各搭載部毎に分離する工程とを具備することを特徴とするＭＯＳＦＥＴの実装構造の製造方法。
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US7061077B2 (en) * 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US6841865B2 (en) * 2002-11-22 2005-01-11 International Rectifier Corporation Semiconductor device having clips for connecting to external elements
JP2008502158A (ja) * 2004-06-03 2008-01-24 インターナショナル レクティファイアー コーポレイション 平面性と放熱性の良好な高出力マルチチップモジュールパッケージ
JP2006179704A (ja) * 2004-12-22 2006-07-06 Sumitomo Electric Ind Ltd 半導体装置
JP2009043820A (ja) 2007-08-07 2009-02-26 Rohm Co Ltd 高効率モジュール
JP2009071156A (ja) 2007-09-14 2009-04-02 Toshiba Corp 半導体装置及びその製造方法
JP4804497B2 (ja) * 2008-03-24 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
JP2009267054A (ja) * 2008-04-24 2009-11-12 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP5187043B2 (ja) * 2008-07-22 2013-04-24 富士電機株式会社 半導体装置
CN101752358B (zh) * 2008-12-08 2012-07-04 万国半导体有限公司 带有整合旁路电容器的紧密半导体封装及其方法
JP5813963B2 (ja) 2011-02-28 2015-11-17 ローム株式会社 半導体装置、および、半導体装置の実装構造
WO2012137333A1 (ja) * 2011-04-07 2012-10-11 三菱電機株式会社 モールドモジュール、及び電動パワーステアリング装置
JP6681948B2 (ja) * 2018-07-17 2020-04-15 富士電機株式会社 半導体装置の製造方法および半導体装置の評価方法

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