KR20020067100A - 내부리드 노출형 반도체 칩 패키지와 그 제조 방법 - Google Patents

내부리드 노출형 반도체 칩 패키지와 그 제조 방법 Download PDF

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KR20020067100A
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Abstract

본 발명은 패키지 외부로 노출된 내부리드가 외부 접속 단자로 사용되는 내부리드 노출형 반도체 칩 패키지와 그 제조 방법에 관한 것이다. 종래 내부리드 노출형 반도체 칩 패키지는 몰딩(molding) 과정에서 수지 봉지재가 내부리드의 노출면에 덮이는 내부리드 오염이 발생될 수 있고 주기판 실장 후에 솔더 접합 신뢰성에 대한 문제를 일으킬 수 있다. 이의 해결을 위하여 본 발명에 따른 내부리드 노출형 반도체 칩 패키지는 외부 접속 단자로서 사용되는 내부리드가 봉지부 외부에 형성된 것을 특징으로 한다. 그리고, 본 발명에 따른 내부리드 노출형 반도체 칩 패키지 제조 방법은, ⒜ 평판 형태의 리드프레임의 일면에 복수의 전극패드가 형성된 반도체 칩을 실장시키는 단계, ⒝ 전극패드와 리드프레임을 도전성 금속선으로 와이어 본딩시키는 단계, ⒞ 반도체 칩과 도전성 금속선이 봉지되도록 리드프레임 일면에 봉지부를 형성시키는 단계, ⒟ 도전성 금속선과의 접합된 부분 외의 리드프레임을 제거하여 내부리드를 형성시키는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 몰딩 과정에서의 내부리드 오염 문제가 발생되지 않고, 실장에서의 솔더 접합 신뢰성이 향상될 수 있는 이점(利點)이 있다.

Description

내부리드 노출형 반도체 칩 패키지와 그 제조 방법{semiconductor chip package having exposed inner lead and manufacturing method thereof}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 패키지 외부로 노출된 내부리드가 외부 접속 단자로 사용되는 내부리드 노출형 반도체 칩 패키지와 그 제조 방법에 관한 것이다.
반도체 칩 패키지의 소형화와 박형화 및 저가에 대한 요구에 따라 소위 ELP(exposed leadframe package)라 불리는 내부리드 노출형 반도체 칩 패키지가 개발되었으며 그 적용 범위가 확대되고 있는 추세이다. 내부리드 노출형 반도체 칩 패키지의 구조를 설명하기로 한다.
도 1은 종래 기술에 따른 내부리드 노출형 반도체 칩 패키지의 단면도이다.
도 1을 참조하면, 종래의 내부리드 노출형 반도체 칩 패키지(110)는 반-식각(half etching) 또는 반-스탬핑(half-stamping)에 의해 두께가 얇아진 리드프레임(120)의 리드프레임 패드(121)에 반도체 칩(111)이 절연성 접착제(130)로 실장되어 있고, 반도체 칩(111)이 리드프레임 패드(121)와 소정 간격으로 이격되어 있는 내부리드(122)에 도전성 금속선(140)으로 와이어 본딩(wire bonding)되어 있으며, 리드프레임 패드(121)와 내부리드(122)의 밑면이 외부로 노출되도록 하여 형성된 봉지부(145)에 의해 봉지되어 있는 구조이다. 외부와의 전기적인 연결은 내부리드(122)의 노출면이 이용된다. 여기서는 노출면에 보다 용이한 실장을 위하여 도금층(160)이 형성되어 있다.
이와 같은 종래의 내부리드 노출형 반도체 칩 패키지는 리드프레임을 적용하고 노출된 내부리드로 직접 실장이 가능한 구조이기 때문에 생산비용 면에서 유리하며 패키지 전체 크기 및 두께의 감소에 유리한 구조이다. 또한, 반도체 칩이 실장되는 리드프레임 패드가 외부로 노출됨으로써 노출된 리드프레임 패드를 통한 접지가 가능하여, 증가 추세에 있는 고 주파수 소자에 대응이 용이한 특성을 갖는다.
그러나, 종래의 내부리드 노출형 반도체 칩 패키지는 봉지부를 형성하기 위한 몰딩(molding) 과정에서 에폭시 성형 수지(EMC; Epoxy Molding Compound)와 같은 수지 봉지재가 리드프레임 패드와 내부리드의 사이 또는 내부리드들 사이의 틈새로 스며들게 되어 내부리드의 노출면에 덮이는 내부리드 오염이 발생될 수 있다. 내부리드 오염은 패키지 실장에 있어서의 신뢰성을 감소시킨다.
또한, 종래의 내부리드 노출형 반도체 칩 패키지는 주기판 실장 후에 솔더 접합 신뢰성에 대한 문제를 갖고 있다. 솔더 접합의 높이가 낮아 다른 반도체 칩 패키지에 비해 동일한 랜드 크기(land size)에서는 취약할 수밖에 없다.
따라서 본 발명의 목적은 몰딩 과정에서의 내부리드 오염 문제와 실장에서의 솔더 접합 신뢰성 문제를 해결할 수 있는 내부리드 노출형 반도체 칩 패키지와 그 제조 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 내부리드 노출형 반도체 칩 패키지의 단면도,
도 2는 종래 기술에 따른 내부리드 노출형 반도체 칩 패키지의 저면도,
도 3은 본 발명에 따른 내부리드 노출형 반도체 칩 패키지의 단면도,
도 4는 본 발명에 따른 내부리드 노출형 반도체 칩 패키지의 저면도,
도 5내지 도 10은 본 발명에 따른 내부리드 노출형 반도체 칩 패키지의 제조 공정도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 리드 노출형 반도체 칩 패키지
11; 반도체 칩12; 전극패드
20; 리드프레임22; 내부리드
30; 절연성 접착제40; 도전성 금속선
50; 봉지부60; 솔더 도금 볼(solder plating ball)
이와 같은 목적을 달성하기 위한 본 발명에 따른 내부리드 노출형 반도체 칩 패키지는, 복수의 전극패드가 형성된 반도체 칩과, 그 반도체 칩으로부터 소정 거리로 이격되어 형성된 내부리드와, 전극패드와 내부리드를 전기적으로 연결시키는 도전성 금속선, 및 반도체 칩과 도전성 금속선 및 내부리드의 일면을 봉지하는 봉지부를 포함하는 것을 특징으로 한다. 바람직하게는 내부리드에 솔더 도금 볼이 형성되도록 한다.
또한, 본 발명에 따른 내부리드 노출형 반도체 칩 패키지 제조 방법은, ⒜ 평판 형태의 리드프레임의 일면에 복수의 전극패드가 형성된 반도체 칩을 실장시키는 단계, ⒝ 상기 전극패드와 리드프레임을 도전성 금속선으로 와이어 본딩시키는 단계, ⒞ 반도체 칩과 도전성 금속선이 봉지되도록 리드프레임 일면에 봉지부를 형성시키는 단계, ⒟ 도전성 금속선과의 접합된 부분 외의 리드프레임을 제거하여 내부리드를 형성시키는 단계를 포함하는 것을 특징으로 한다. 바람직하게는 상기 ⒟단계 후에 내부리드에 솔더 도금하는 단계를 더 진행하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 내부리드 노출형 반도체 칩 패키지와 그 제조 방법을 보다 상세하게 설명하고자 한다.
도 3과 도 4는 본 발명에 따른 내부리드 노출형 반도체 칩 패키지의 단면도와 저면도이다.
도 3과 도 4를 참조하면, 본 발명의 내부리드 노출형 반도체 칩 패키지(10)는 복수의 전극패드(12)가 가장자리에 형성된 에지패드형(edge pad type)의 반도체 칩(11)과 그 반도체 칩(11)의 주변에 소정 거리로 이격되어 있는 내부리드(22)를 구비하고 있다. 전극패드(12)와 그에 대응되는 내부리드(22)는 도전성 금속선(40)으로 와이어 본딩되어 전기적으로 연결되고 있으며, 반도체 칩(11)과 도전성 금속선(40) 및 그 접합 부분은 에폭시 성형 수지로 형성된 봉지부(50)로 봉지되어 외부의 물리적 및 화학적 환경으로부터 보호되고 있다. 여기서, 반도체 칩(11)의 밑면에는 제조 과정에서 사용된 절연성 접착제(30)이다.
이 내부리드 노출형 반도체 칩 패키지(10)에서 내부리드(22)는 반도체 칩(11)의 하위 쪽에 형성되어 있으며 일면만이 봉지부(50)로 덮이고 나머지 부분들은 봉지부(50)로 덮여지지 않고 노출되어 외부 접속 단자로 사용되며 그 크기에 있어서 종래와 달리 도전성 금속선(40)과의 접합에 필요한 만큼의 크기를 갖고 있다. 그리고, 솔더 접합성의 향상을 위하여 노출된 내부리드(22)를 둘러싸도록 하여 솔더 도금 볼(60)이 형성되어 있다.
전술한 바와 같은 내부리드 노출형 반도체 칩 패키지는 봉지부로부터 노출되는 내부리드 두께가 전체 내부리드 두께가 된다. 따라서, 종래 내부리드 노출형 반도체 칩 패키지에 비하여 솔더 접합 높이가 높아져 솔더 접합 신뢰성이 향상될 수 있다. 더욱이, 이와 같은 접합 신뢰성은 내부리드를 감싸고 있는 솔더 도금 볼에 의해 증가될 수 있다. 본 발명에 따른 내부리드 노출형 반도체 칩 패키지는 다음과 같이 제조 과정에 의해 제조될 수 있다.
도 5내지 도 10은 본 발명에 따른 내부리드 노출형 반도체 칩 패키지의 제조 공정도이다.
먼저 도 5에 도시된 것과 같이 사각의 판 형태의 리드프레임(20)의 일면에 복수의 전극패드(12)가 형성된 반도체 칩(11) 복수 개가 매트릭스(matrix) 배열을 이루도록 절연성 접착제(30)를 사용하여 실장시킨다.
다음에, 도 6과 같이 반도체 칩(11)의 전극패드(12)와 그에 대응되는 리드프레임(20)의 특정 영역을 도전성 금속선(40) 예컨대 금선(gold wire)으로 와이어 본딩시킨다.
그리고, 도 7과 같이 리드프레임(20) 일면 전체의 반도체 칩(11)과 도전성 금속선(40)이 봉지되도록 에폭시 성형 수지와 같은 수지 봉지재로 몰딩하여 봉지부(50)를 형성시킨다.
다음으로 리드프레임(20)의 도전성 금속선(40)과의 접합된 부분 이외의 영역을 제거하여 도 8과 같이 내부리드(22)를 형성시킨다. 반도체 칩이 실장되지 않은 반대쪽 면에 포토 솔더 레지스트(PSR; Photo Solder Resist)를 도포한 후 노광 및 식각에 의해 와이어 본딩된 부분 이외의 영역을 식각(etching)하여 제거하고 포토 솔더 레지스트를 제거하여 내부리드(22)를 형성한다. 이에 따라, 봉지부(50)의 밑면에 내부리드(22)가 돌출된 형태가 된다.
그리고, 내부리드(22)에 솔더 도금하여 도 9와 같이 솔더 도금 볼(60)을 형성시키고, 도 10과 같이 각각의 단위 패키지 절단 과정을 진행하여 내부리드 노출형 반도체 칩 패키지(10)가 제조된다.
이와 같은 내부리드 노출형 반도체 칩 패키지 제조 방법은 하나의 리드프레임에 일련의 작업 과정을 진행하여 복수의 단위 내부리드 노출형 반도체 칩 패키지를 얻을 수 있어서 생산성 증가를 도모할 수 있다. 따라서, 포토 솔더 레지스트 도포 및 제거, 리드프레임 식각 공정의 추가 등에 따른 생산비용의 상승분이 상쇄될 수 있다.
이상과 같은 본 발명에 의한 내부리드 노출형 반도체 칩 패키지와 그 제조 방법에 따르면, 평판 형태의 리드프레임에 칩 실장 후 몰딩 과정이 진행되고 몰딩과정 후에 식각에 의한 내부리드 형성이 이루어지므로 종래 몰딩 과정에서의 내부리드 오염 문제가 발생되지 않는다. 또한, 봉지부 외부로 노출되는 내부리드 부분이 증가되어 실장에서의 솔더 접합 신뢰성이 향상될 수 있는 이점(利點)이 있다.

Claims (5)

  1. 복수의 전극패드가 형성된 반도체 칩과, 상기 반도체 칩으로부터 소정 거리로 이격되어 형성된 내부리드와, 상기 전극패드와 상기 내부리드를 전기적으로 연결시키는 도전성 금속선, 및 상기 반도체 칩과 상기 도전성 금속선 및 상기 내부리드의 일면을 봉지하는 봉지부를 포함하는 것을 특징으로 하는 내부리드 노출형 반도체 칩 패키지.
  2. 제 1항에 있어서, 상기 내부리드에 솔더 도금 볼이 형성되어 있는 것을 특징으로 하는 내부리드 노출형 반도체 칩 패키지.
  3. ⒜ 평판 형태의 리드프레임의 일면에 복수의 전극패드가 형성된 반도체 칩을 실장시키는 단계, ⒝ 상기 전극패드와 리드프레임을 도전성 금속선으로 와이어 본딩시키는 단계, ⒞ 반도체 칩과 도전성 금속선이 봉지되도록 리드프레임 일면에 봉지부를 형성시키는 단계, ⒟ 도전성 금속선과의 접합된 부분 외의 리드프레임을 제거하여 내부리드를 형성시키는 단계를 포함하는 것을 특징으로 하는 내부리드 노출형 반도체 칩 패키지 제조 방법.
  4. 제 3항에 있어서, 상기 ⒟단계 후에 내부리드에 솔더 도금하는 단계를 더 진행하는 것을 특징으로 하는 내부리드 노출형 반도체 칩 패키지 제조 방법.
  5. 제 3항에 있어서, 상기 ⒜단계는 복수의 반도체 칩이 하나의 평판 형태의 리드프레임에 실장되고, 상기 ⒝단계가 각각의 반도체 칩에 대하여 진행되며, 상기 ⒞단계와 상기 ⒟단계가 판형 리드프레임 일면에 실장된 모든 반도체 칩과 도전성 금속선의 봉지 및 내부리드를 형성시키고, 각각의 단위 내부리드 노출형 반도체 칩 패키지로 절단시키는 단위 패키지화 단계가 진행되는 것을 특징으로 하는 내부리드 노출형 반도체 칩 패키지.
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* Cited by examiner, † Cited by third party
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KR19990000394A (ko) * 1997-06-05 1999-01-15 윤종용 칩 스케일 패키지 및 그 제조방법

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