KR20090033141A - 리드프레임 어레이를 구비하는 집적회로 패키지 시스템 - Google Patents

리드프레임 어레이를 구비하는 집적회로 패키지 시스템 Download PDF

Info

Publication number
KR20090033141A
KR20090033141A KR1020080094950A KR20080094950A KR20090033141A KR 20090033141 A KR20090033141 A KR 20090033141A KR 1020080094950 A KR1020080094950 A KR 1020080094950A KR 20080094950 A KR20080094950 A KR 20080094950A KR 20090033141 A KR20090033141 A KR 20090033141A
Authority
KR
South Korea
Prior art keywords
lead
integrated circuit
blocks
die
interposers
Prior art date
Application number
KR1020080094950A
Other languages
English (en)
Other versions
KR101587561B1 (ko
Inventor
자이러스 레가스피 피시간
제프레이 디. 펀자란
라이오넬 치엔 후이 테이
지그문트 라미레즈 카마초
Original Assignee
스태츠 칩팩 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩 엘티디 filed Critical 스태츠 칩팩 엘티디
Publication of KR20090033141A publication Critical patent/KR20090033141A/ko
Application granted granted Critical
Publication of KR101587561B1 publication Critical patent/KR101587561B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • H01L21/4832Etching a temporary substrate after encapsulation process to form leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • H01L2224/49433Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/1016Shape being a cuboid
    • H01L2924/10162Shape being a cuboid with a square active surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

집적회로 패키지 방법(3100)은, 집적회로 다이(110)를 제공하는 단계; 리드 블록(104)들을 구비하고 있는 리드 그리드(102) 위쪽에 집적회로 다이(110)를 부착하는 단계; 및 다이 상호접속부(114)를 집적회로 다이(110)와 리드 블록들에 연결하는 단계를 포함한다.
집적회로 패키지, 리드 블록, 집적회로 다이, 다이 상호접속부

Description

리드프레임 어레이를 구비하는 집적회로 패키지 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM WITH LEADFRAME ARRAY}
본 발명은 일반적으로 집적회로 패키지 시스템에 관한 것으로, 좀 더 상세하게는 리드프레임들을 구비하는 집적회로 패키지 시스템에 관한 것이다.
보다 소형의, 보다 저렴하며 보다 빠른 전자 제품에 대한 소비자들의 요구는 집적회로의 패키지에 직접적으로 영향을 미친다. 특히 많은 휴대용 전자 제품, 예를 들어 휴대폰, 휴대용 컴퓨터, 보이스 레코더 등과 같은 전자 제품에 있어서, 집적회로는 우리 일상 생활의 필수 부품이 되어 있다. 집적회로들은 또한 자동차, 비행기, 산업 제어 시스템 등과 같은 많은 대형 전자 제품에도 사용된다.
실질적으로 현대 생활의 모든 측면에 대해 증가하는 요구는 집적회로 기술의 향상을 구동한다. 실질적으로 모든 응용분야에 있어서, 비용을 낮추고, 크기를 줄이며, 전자 패키지의 성능을 향상시켜야 한다는 요구는 지속되고 있다. 일반적으로, 전자 패키지는 ‘반도체 소자’, ‘칩’ 또는 ‘다이’로도 호칭되는 집적회로용 상호접속부 및 케이스로 정의된다.
상기 케이스 및 상호접속부는 인접 레벨의 전자 시스템과의 인터페이스 및 통합을 제공할 수 있는 전자 시스템을 형성할 수 있다. 전자 패키지는 물리적으로 집적회로를 지탱하고 주변 환경으로부터 집적회로를 보호하는 구조물과, 집적회로 또는 시스템에서 발생한 열을 제거하는 수단, 또는 상기 집적회로로부터 그리고 집적회로로의 신호와 전력 억세스를 제공하는 전기 접속부를 제공하여야 한다.
집적회로는 와이어 본드, 솔더 범프, 평면형 상호접속부, 테이프 접속부 등과 같은 많은 방법에 의해 전자 패키지에 전기적으로 연결된다. 그 중 기술적으로 성숙되고 잘 개발된 기술 중의 하나가 와이어 본딩이다. 기술적 성숙과 광범위한 개발은 일반적으로 낮은 소재 비용을 포함하여 비용을 절감시키고, 가용 부분을 증가시켜서 수율을 높인다.
와이어 본딩 기술은 패키지 내에서 전기적 연결을 하는 데에 사용하는 가장 널리 알려진 기술 중의 하나이다. 와이어 본딩은 금, 알루미늄 또는 구리 와이어를 사용할 수 있다. 와이어는 일반적으로 집적회로의 일 단부와 기판, 리드프레임, 인쇄회로기판, 세라믹 기판 또는 가요성 회로 기판과 같은 인접 레벨 시스템의 타 단부에 결합된다.
집적회로는 와이어 본딩 연결용 본드 패드들을 포함할 수 있다. 시장 트렌드가 소형 형태 인자들 내에 많은 기능들을 요구함에 따라, 패키징은 미세한 본드 패드 피치 또는 스페이스, 더 작은 본드 패드, 또는 집적회로의 단지 일부의 가장자리 위에 배치되는 본드 패드를 필요로 한다.
일반적으로 패키지들은 집적회로와, 인쇄 회로 기판 또는 다른 패키지와 같은 인접 레벨 시스템에 전기적 연결을 하기 위한 인터포저, 기판, 리드프레임과 같 은 연결 및 실장 인터페이스를 포함한다. 실장 및 연결 인터페이스들 중에서 비용적으로 효율적인 것 중의 하나가 리드프레임이다.
리드프레임은, 일반적으로 리드 핑거들과 같은 연결 스트립에 의해 둘러싸여 있는 다이 부착 패드와 같은 집적회로 실장 표면을 포함하는 단일 유닛으로 형성된다. 상기 다이 부착 패드는, 리드프레임의 외부 가장자리 주위에 접속부를 허용하는 다이 부착 패드로부터 방사형으로 연장되어 있는 리드 핑거들을 갖추고 있는 리드프레임의 중심부에서 사각형의 형상을 하고 있다.
가장 일반적으로는 집적회로가 다이 부착 패드에 실장되고, 와이어에 의해 리드 핑거들과 연결된다. 다이 부착 패드와 리드 핑거들은 제조 중에 단일 유닛으로 유지된다. 최종 완성 전에, 다이 부착 패드와 리드 핑거들은 각각 전기적으로 독특한 연결을 제공한다.
다이 부착 패드의 외부 가장자리 주위의 리드 핑거들의 형성은 집적회로를 포함하여 전자 패키지에의 독특한 접속부의 수량을 심각하게 제한한다. 보다 소형의, 보다 저가의 그리고 보다 빠른 전자 제품에 대한 수요가 지속됨에 따라, 제조업자들은 더 작은 제품 또는 유사 크기의 제품 내에 더 많은 접속부들을 비용 효율적으로 포함하는 방법들을 강구하고 있다.
이에 따라, 개선된 접속, 가격 및 크기를 제공하는 집적회로 패키지 시스템에 대한 요구는 아직도 잔존하고 있다. 개선된 집적회로 및 특히 저 비용으로 소형의 제품 내에 많은 접속부를 포함시키는 것에 대한 증가하는 요구는, 이들 문제점에 대한 해답을 찾는 것의 중요성을 증폭시키고 있다.
이들 문제점들에 대한 솔루션은 오랜 기간동안 탐구되어 왔지만, 본 발명 이전에는 이러한 솔루션에 대한 암시 내지는 솔루션을 제공하지 못했으며, 이에 따라 당 업계에서는 이들 문제점에 대한 솔류션이 도출되지 못했다.
본 발명은, 집적회로 다이를 제공하는 단계; 리드 블록들을 구비하고 있는 리드 그리드 위에 집적회로 다이를 부착하는 단계; 및 다이 상호접속부를 집적회로 다이와 리드 블록들에 연결하는 단계를 포함하는, 집적회로 패키지 방법을 제공한다.
본 발명의 특정 실시예들은 상술한 구성을 대체하는 구성을 포함하거나, 상술한 구성 외에도 다른 구성을 포함한다. 이하의 발명의 상세한 설명과, 첨부된 도면을 참고로 하면, 이들 본 발명의 교시들이 당업자에게 명확해질 것이다.
당업자가 본 발명을 실시할 수 있도록 이하에서 실시예들을 충분히 상세하게 기재하였다. 다른 실시예들이 본 명세서의 기재를 근거로 한다는 점은 명확하며, 본 발명의 청구범위를 일탈하지 않으면서도 시스템, 공정 또는 기구적인 변경이 이루어질 수 있다는 점을 이해해야 한다.
이하에서, 본 발명에 대한 완전한 이해를 제공하기 위해 많은 특정의 상세 사항들을 기재하였다. 그러나, 이러한 상세한 특정 기재 사항이 없더라도 본 발명이 실시될 수 있다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위해, 일부 공지되어 있는 회로, 시스템 구성 및 공정 단계들을 상세하게 기재하지는 않았다. 이와 마찬가지로, 본 시스템의 실시예들을 나타내는 도면들은 개략적으로 도시되어 있으며, 축척에 따라 도시된 것이 아니며, 특히 표현을 명료하게 할 목적으 로 일부 치수들이 도면 내에서 과장되게 표현되어 있다.
또한, 표현의 용이와 명료함을 위해, 공통되는 일부 기술적 특징을 갖는 복수의 실시예들이 기재되어 있고, 명세서에서는 유사하거나 동일한 구성에 대해서는 동일한 도면부호를 사용할 것이다. 실시예들에 대해서는 제1 실시예, 제2 실시예와 같이 숫자를 매겨 놓았는데, 이는 기재의 편의를 위한 것이지 본 발명에 대한 한정이나 중요도를 부여하기 위한 목적은 아니다.
본 명세서에서는 설명을 목적으로 집적회로의 방향과는 무관하게, 수평”이라는 용어를 사용하여 집적회로의 평면 또는 표면과 평행한 평면을 규정한다. “수직”이란 용어는 위와 같이 규정된 수평 방향과 직교하는 방향을 나타낸다. "위(on)", "위(above)", "아래(below)", "하부(bottom)", "상부(top)", "측면(side)"("측벽"으로도 사용), "위쪽(higher)", "아래쪽(lower)", "위(upper)", "위에(over)" 및 "아래(under)"와 같은 용어들은 수평면과 관련되어 규정된다.
"위"(on)란 용어는 구성요소들 간에 직접 접촉하고 있음을 의미한다. 본 명세서에 사용되고 있는 "공정"(processing)이란 용어는 재료의 적층, 패터닝, 노출, 현상, 에칭, 세척, 및/또는 소재의 제거 또는 기재된 구조물을 형성하는 데에 필요로 하는 트리밍하는 것을 포함한다. 본 명세서에서 사용하고 있는 "시스템"이란 용어는 상기 용어가 사용되는 문맥에 따라 본 발명의 장치 및 방법을 지칭하고 의미한다.
이에 따라서, 본 발명의 장치 및 방법은 중요하면서도 지금까지 알려지지 않 은 솔루션, 능력 및 개선된 수율을 위한 기능적 태양을 제공한다. 결과적인 공정 및 구성은 간단하고, 비용 효율적이고, 간단하고, 융통성이 많고, 정밀하고, 예민하고 효과적이며, 공지되어 있는 구성요소들을 용이하고, 효율적이고 경제적인 제조, 응용 및 활용하여 구현할 수 있다.
도 1을 참조하면, 도 1에는, 본 발명의 제1 실시예인 도 2에서의 라인 1-1을 따르는, 집적회로 패키지 시스템(100)의 단면이 도시되어 있다. 집적회로 패키지 시스템(100)은 바람직하게는 리드 블록(104)들과 인터포저(106)들을 갖추고 있는 리드 그리드(102)를 포함한다. 퓨즈 상호접속부와 같은 리드 상호접속부(108)들은 리드 블록(104)들을 인터포저(106)들 또는 다른 리드 블록(104)들에 전기적으로 연결할 수 있다.
리드 그리드(102)는 바람직하게는 에칭 또는 스탬핑과 같은 리드프레임 공정으로 형성될 수 있다. 리드프레임으로 형성된 경우, 리드 그리드(102)는 소잉(sawing) 또는 펀칭과 같은 절단 공법에 호환될 수 있다. 실질적인 직교 행렬(rows and columns)의 형태로 형성되는 인터포저(106)들과 리드 블록(104)들은 소잉과 같은 선형 분리 공정으로 전기적으로 용이하게 분리되도록 한다.
예를 들면, 리드 블록(104)들의 두께는 리드프레임 또는 리드프레임 리드의 두께와 실질적으로 동일할 수 있다. 리드 블록(104)들의 형태는 직사각형 블록, 타원형 블록, 또는 인터포저(106)들과 실질적으로 동일하거나 다른 형태일 수 있다. 리드 블록(104)들의 두께는 다이 상호접속부와 시스템 접속을 위한 직접 접촉 표면 이 되도록 한다.
집적회로 다이(110)는 접착제 또는 비-전도성 소재와 같은 다이 부착층(112)으로 리드 그리드(102)의 일부분 위에 실장될 수 있다. 리드 그리드(102)의 리드 블록(104)들과 집적회로 다이(110)는 와이어 본드 또는 다른 전기 상호접속부 같은 다이 상호접속부(114)들로 전기적으로 연결될 수 있다.
봉지재(encapsulant)(116)는 다이 상호접속부(114)들, 집적회로 다이(110), 및 리드 그리드(102)를 보호할 수 있다. 봉지재(116)는 바람직하게는, 다이 상호접속부(114)들, 집적회로 다이(110), 및 리드 블록(104)들, 인터포저(106)들 및 그들의 접속부를 커버 및 보호하기 위해, 다이 상호접속부(114), 집적회로 다이(110), 및 리드 그리드(102)의 일부분 위에 적용될 수 있다.
선택적으로는, 비-전도성 소재와 같은 갭 충전 소재(118)가 봉지재(116) 표면 위의 리드 그리드(102)의 리드 블록(104)의 근접부에 적용될 수 있다. 갭 충전 소재(118)는 리드 블록(104)이 실질적으로 노출되도록 한다. 갭 충전 소재(118)의 노출된 표면은 리드 블록(104)의 노출된 표면과 실질적으로 평행하며, 구조적 일체성, 보호 및 부착 표면을 제공한다.
뜻밖에도, 리드 블록(104)과 같은 복수의 저면 단자 패드와 다이 부착 영역 아래쪽에 전기 접속부와 같은 “언더 다이 패드 접속부”를 구비하는 집적회로 패키지 시스템(100)은, 리드프레임 기법에 의한 저 비용과, 상호접속부 크로싱을 제거하는 것을 포함하는 개선된 상호접속부 라우팅(routing)을 제공하여 임의의 저면 단자 패드에 연결되게 한다는 것을 알게 되었다.
도 2를 참조하면, 도 2에는 도 1 구조물의 저면이 도시되어 있다. 집적회로 패키지 시스템(100)은 리드 그리드(102)의 리드 블록(104)들과 갭 충전 소재(118)를 포함한다. 갭 충전 소재(118)는 바람직하게는 인쇄 회로 기판 또는 다른 패키지와 같은 인접 레벨 시스템에 연결되도록, 실질적으로 노출되어 있는 리드 블록(104)들을 제공한다.
리드 블록(104)들은 도 1의 집적회로 다이(110)에 의해 생성되거나 또는 제공되는 전기 레벨 또는 전기 신호에 대한 전기적 접속을 제공할 수 있다. 리드 블록(104)들은 또한 리드 블록(104)들 중 어느 하나로부터 다른 리드 블록(104)로의 전기적 접속을 제공할 수 있다. 임의의 수량의 리드 블록(104)들이 집적회로 다이(110) 또는 인접 레벨 시스템과 전기적으로 분리될 수도 있다.
도 3을 참조하면, 도 3에는 본 발명의 제2 실시예인 집적회로 패키지 시스템(300)의 단면이 도시되어 있다. 집적회로 패키지 시스템(100)과 유사하게, 집적회로 패키지 시스템(300)은 바람직하게는 리드 블록(304)들과 인터포저(306)들을 갖추고 있는 리드 그리드(302)를 포함한다. 퓨즈 상호접속부들과 같은 리드 상호접속부(308)들은 리드 블록(304)들을 인터포저(306)들 또는 다른 리드 블록(304)들에 전기적으로 연결할 수 있다.
리드 그리드(302)는 바람직하게는 에칭 또는 스탬핑과 같은 리드프레임 공정으로 형성될 수 있다. 리드프레임으로 형성된 경우, 리드 그리드(302)는 소잉 또는 펀칭과 같은 절단 공법에 호환될 수 있다. 실질적인 직교 행렬의 형태로 형성되는 인터포저(306)들과 리드 블록(304)들은 소잉과 같은 선형 분리 공정으로 전기적으 로 용이하게 분리되도록 한다.
예를 들면, 리드 블록(304)들의 두께는 리드프레임 또는 리드프레임 리드의 두께와 실질적으로 동일할 수 있다. 리드 블록(304)들의 형태는 직사각형 블록, 타원형 블록, 또는 인터포저(106)와 실질적으로 동일하거나 다른 형태일 수 있다. 리드 블록(304)들의 두께는 다이 상호접속부와 시스템 접속부를 위한 직접 접촉 표면이 되도록 한다.
집적회로 다이(310)는 접착제 또는 비-전도성 소재와 같은 다이 부착층(312)으로 리드 그리드(302)의 일부분 위에 실장될 수 있다. 리드 그리드(302)의 리드 블록(304)들과 집적회로 다이(310)는 와이어 본드 또는 다른 전기 상호접속부와 같은 다이 상호접속부(314)들로 전기적으로 연결될 수 있다.
봉지재(316)는 다이 상호접속부(314)들, 집적회로 다이(310), 및 리드 그리드(302)를 보호할 수 있다. 봉지재(316)는 바람직하게는, 다이 상호접속부(314)들, 집적회로 다이(310), 및 리드 블록(304)들, 인터포저(306)들 및 이들의 접속부들을 커버 및 보호하기 위해, 다이 상호접속부(314)들, 집적회로 다이(310), 및 리드 그리드(302)의 일부분의 위에 적용될 수 있다.
선택적으로는, 비-전도성 소재와 같은 갭 충전 소재(318)가 봉지재(316) 표면 위의 리드 그리드(302)의 리드 블록(304)의 근접부에 부착될 수 있다. 갭 충전 소재(318)는 리드 블록(304)이 실질적으로 노출되도록 한다. 갭 충전 소재(318)의 노출된 표면은 리드 블록(304)의 노출된 표면과 실질적으로 평행하며, 구조적 일체성, 보호 및 부착 표면을 제공한다.
도 4를 참조하면, 도 4에는 본 발명의 제3 실시예인 집적회로 패키지 시스템(400)의 단면이 도시되어 있다. 집적회로 패키지 시스템(100)과 유사하게, 집적회로 패키지 시스템(400)은 바람직하게는 리드 블록(404)들을 갖추고 있는 리드 그리드(402)를 포함한다.
리드 그리드(402)는 바람직하게는 에칭 또는 스탬핑과 같은 리드프레임 공정으로 형성될 수 있다. 리드프레임으로 형성된 경우, 리드 그리드(402)는 소잉 또는 펀칭과 같은 절단 공법에 호환될 수 있다. 실질적인 직교 행렬의 형태로 형성되는 리드 블록(404)들은 소잉과 같은 선형 분리 공정으로 전기적으로 용이하게 분리되도록 한다.
예를 들면, 리드 블록(404)들의 두께는 리드프레임 또는 리드프레임 리드의 두께와 실질적으로 동일할 수 있다. 리드 블록(404)들의 형태는 직사각형 블록, 타원형 블록, 또는 다른 리드 블록(404)들과 실질적으로 동일하거나 다른 형태일 수 있다. 리드 블록(404)들의 두께는 다이 상호접속부와 시스템 접속을 위한 직접 접촉 표면이 되도록 한다.
집적회로 다이(410)는 접착제 또는 비-전도성 소재와 같은 다이 부착층(412)으로 리드 그리드(402)의 일부분 위에 실장될 수 있다. 리드 그리드(402)의 리드 블록(404)들과 집적회로 다이(410)는 와이어 본드 또는 다른 전기적 상호접속부 같은 다이 상호접속부(414)로 전기적으로 연결될 수 있다.
봉지재(416)는 다이 상호접속부(414)들, 집적회로 다이(410), 및 리드 그리드(402)를 보호할 수 있다. 봉지재(416)는 바람직하게는, 다이 상호접속부(414)들, 집적회로 다이(410), 리드 블록(404)들 및 이들의 접속부를 커버 및 보호하기 위해, 다이 상호접속부(414)들, 집적회로 다이(410), 및 리드 그리드(402)의 일부분의 위에 적용될 수 있다.
선택적으로는, 비-전도성 소재와 같은 갭 충전 소재(418)가 봉지재(416) 표면 위의 리드 그리드(402)의 리드 블록(404)들의 근접부에 부착될 수 있다. 갭 충전 소재(418)는 리드 블록(404)들이 실질적으로 노출되도록 한다. 갭 충전 소재(418)의 노출된 표면은 리드 블록(404)들의 노출된 표면과 실질적으로 평행하며, 구조적 일체성, 보호 및 부착 표면을 제공한다.
도 5를 참조하면, 도 5에는 리드프레임 형성 단계에 있는, 집적회로 패키지 시스템(100)의 평면이 도시되어 있다. 리드 그리드(102)는 실질적으로 리드 그리드(302)와 동일한 리드프레임으로 형성될 수 있다. 리드 그리드(102)는 바람직하게는 리드프레임 본체(502) 뿐만 아니라 리드 블록(104)들과 인터포저(106)들을 포함한다. 리드프레임 본체(502)는 리드 블록(104)들과 인터포저(106)들을 둘러싸고 있으며, 선택적으로는 리드 그리드(102)의 외부 가장자리를 제공할 수 있다.
예를 들면, 리드프레임 공정으로 형성된 리드 그리드(102)는 리드 블록(104)들, 인터포저(106)들 및 연결되어 있는 리드프레임 본체(502) 모두를 포함할 수 있다. 리드 블록(104)들, 인터포저(106)들 및 리드프레임 본체(502)는 동일한 소재 및 동일 공정으로 제작될 수 있으며, 절단 또는 분리 공정과 호환할 수 있다. 리드프레임으로 형성된 리드 그리드(102)는 공정 중에 실질적으로 고정되어 있는 인터포저(106)들과 리드 블록(104)들을 제공한다.
리드 그리드(102)는 바람직하게는 리드프레임 본체(502)의 상면에 적용된 반-식각(half-etch)과 같은 소재 제거 공정에 의해 형성될 수 있다. 리드프레임 본체(502)로부터의 소재의 제거는 실질적으로 노출되어 있는 리드 블록(104)들의 상면과 인터포저(106)들의 상면을 제공하고, 리드프레임 본체(502)의 상면의 리드프레임 상부 요홈부(504)와 별개의 평면이 되도록 한다.
예를 들면, 각 리드 블록(104)들은 실질적으로 정사각형이다. 리드 블록(104)들은 실질적으로 직교 행렬 형태이다. 인터포저(106)들은 한 변의 길이가 리드 블록(104)들의 일 측면과 실질적으로 동일한 실질적인 직사각형이다. 단폭의 인터포저(106)들이, 리드 블록(104)들의 인접 측면들과 실질적으로 평행한 인터포저(106)의 길이부를 가지고 있는 리드 블록(104)들 사이의 공간에 형성된다.
도 6을 참조하면, 도 6에는 도 5에서 라인 6-6을 따르는 도 5 구조물의 단면이 도시되어 있다. 집적회로 패키지 시스템(100)은 바람직하게는 리드 블록(104)들, 인터포저(106)들 및 리드프레임 본체(502)를 포함한다. 리드 블록(104)들, 인터포저(106)들 및 리드프레임 본체(502)는 리드프레임으로 형성될 수 있으며, 그 각각은 동일한 소재 또는 다른 소재로 형성될 수 있다.
리드프레임 상부 요홈부(504)와 유사한 리드프레임 하부 요홈부(604)는 바람직하게는 리드프레임 본체(502)의 하면에 적용된 반-식각과 같은 소재 제거 공정으로 제작된다. 리드프레임 하부 요홈부(604)는 리드 블록(104)들의 하면이 실질적으로 노출되도록 하고, 리드프레임 하부 요홈부(604)와 별개의 평면이 되는, 리드프레임 본체(502) 내에서 리드 블록(104)들의 인접부에 형성될 수 있다.
도 7을 참조하면, 도 7에는 리드프레임 형성 단계에 있는, 집적회로 패키지 시스템(400)의 평면이 도시되어 있다. 리드 그리드(402)는 리드 그리드(302)와 실질적으로 동일한 리드프레임으로 형성될 수 있다. 리드 그리드(402)는 바람직하게는 리드프레임 본체(702) 뿐만 아니라 리드 블록(404)들을 포함한다. 리드프레임 본체(702)는 리드 블록(404)들을 둘러싸고 있으며, 선택적으로는 리드 그리드(402)의 외부 가장자리를 제공할 수 있다.
예를 들면, 리드프레임 공정으로 형성된 리드 그리드(402)는 리드 블록(404)들 및 연결되어 있는 리드프레임 본체(702) 모두를 포함할 수 있다. 리드 블록(404)들 및 리드프레임 본체(702)는 동일한 소재 및 동일 공정으로 제작될 수 있으며, 절단 또는 분리 공정에 호환될 수 있다. 리드프레임으로 형성된 리드 그리드(402)는 공정 중에 실질적으로 고정되어 있는 리드 블록(404)들을 제공한다.
리드 그리드(402)는 바람직하게는 리드프레임 본체(702)의 상면에 적용된 반-식각과 같은 소재 제거 공정에 의해 형성된 리드 블록(404)들을 포함할 수 있다. 리드프레임 본체(702)로부터의 소재의 제거는 리드 블록(404)들의 상면이 실질적으로 노출되도록 하고, 리드프레임 본체(702)의 상면의 리드프레임 상부 요홈부(704)와 별개의 평면이 되도록 한다.
예를 들면, 각 리드 블록(404)들은 실질적으로 정사각형이다. 리드 블록(404)들은 실질적으로 직교 행렬 형태이다. 리드 블록(404)들의 측면들은 다른 리드 블록(404)의 측면들과 실질적으로 평행하다. 리드 그리드(402)도 또한 실질적으로는 리드 블록(404)들에 의해 형성되는 정사각형이다.
도 8을 참조하면, 도 8에는 도 7에서 라인 8-8을 따르는 도 7 구조물의 단면이 도시되어 있다. 집적회로 패키지 시스템(400)은 바람직하게는 리드 블록(404)들과 리드프레임 본체(702)를 포함한다. 리드 블록(404)들과 리드프레임 본체(702)는 리드프레임으로 형성될 수 있으며, 그 각각은 동일한 소재 또는 다른 소재로 형성될 수 있다.
리드프레임 상부 요홈부(704)와 유사한 리드프레임 하부 요홈부(804)는 바람직하게는 리드프레임 본체(702)의 하면에 적용되는 반-식각과 같은 소재 제거 공정으로 제작된다. 리드프레임 하부 요홈부(804)는 리드 블록(404)들의 하면이 실질적으로 노출되도록 하고, 리드프레임 하부 요홈부(804)와 별개의 평면이 되도록 리드프레임 본체(702) 내에서 리드 블록(404)들에 인접하여 형성될 수 있다.
도 9를 참조하면, 도 9에는 본 발명의 제4 실시예의 리드프레임 형성 단계에 있는, 집적회로 패키지 시스템(900)의 평면이 도시되어 있다. 도 5에 도시되어 있는 리드 그리드(102)와 유사하게, 리드 그리드(902)는 리드프레임으로 형성될 수 있다. 리드 그리드(902)는 바람직하게는 리드프레임 본체(908) 뿐만 아니라 리드 블록(904)들과 인터포저(906)들을 포함한다. 리드프레임 본체(908)는 리드 블록(904)들과 인터포저(906)들을 둘러싸고 있으며, 선택적으로는 리드 그리드(902)의 외부 가장자리를 제공할 수 있다.
예를 들면, 리드프레임 공정으로 형성된 리드 그리드(902)는 리드 블록(904)들, 인터포저(906)들 및 연결되어 있는 리드프레임 본체(908) 모두를 포함할 수 있다. 리드 블록(904)들, 인터포저(906)들 및 리드프레임 본체(908)는 동일한 소재 및 동일 공정으로 제작될 수 있으며, 절단 또는 분리 공정에 호환될 수 있다. 리드프레임으로 형성된 리드 그리드(902)는 공정 중에 실질적으로 고정되어 있는 리드 블록(904)들과 인터포저(906)들을 제공한다.
리드 그리드(902)는 바람직하게는 리드프레임 본체(908)의 상면에 적용된 반-식각과 같은 소재 제거 공정에 의해 형성되는 리드 블록(904)들과 인터포저(906)들을 포함할 수 있다. 리드프레임 본체(908)로부터의 소재의 제거는 리드 블록(904)들의 상면과 인터포저(906)들의 상면이 실질적으로 노출되도록 하고, 리드프레임 본체(908)의 상면의 리드프레임 상부 요홈부(910)와 별개의 평면이 되도록 한다.
예를 들면, 각 리드 블록(904)들은 실질적으로 정사각형이다. 리드 블록(904)들은 실질적으로 직교 행렬 형태이다. 인터포저(906)들은 실질적으로 한 변의 길이가 리드 블록(904)들의 일 측면과 실질적으로 동일한 직사각형의 형태이다. 단폭의 인터포저(906)들이, 실질적으로 리드 그리드(902)의 중앙부에서 리드 블록(904)들 사이의 일부 공간에 형성된다. 인터포저(906)들의 길이부는 리드 블록(904)들의 인접 측면들과 실질적으로 평행하다.
도 10을 참조하면, 도 10에는 도 9에서 라인 10-10을 따르는 도 5 구조물의 단면이 도시되어 있다. 집적회로 패키지 시스템(900)은 바람직하게는 리드 블록(904)들, 인터포저(906)들 및 리드프레임 본체(908)를 포함한다. 리드 블록(904)들, 인터포저(906)들 및 리드프레임 본체(908)는 리드프레임으로 형성될 수 있으며, 그 각각은 동일한 소재 또는 다른 소재로 형성될 수 있다.
리드프레임 상부 요홈부(910)와 유사한 리드프레임 하부 요홈부(1004)는 바람직하게는 리드프레임 본체(908)의 하면에 적용되는 반-식각과 같은 소재 제거 공정으로 제작된다. 리드프레임 하부 요홈부(1004)는 리드 블록(904)들의 하면이 실질적으로 노출되도록 하고, 리드프레임 하부 요홈부(1004)와 별개의 평면이 되도록 리드프레임 본체(908) 내에서 리드 블록(904)들에 인접하여 형성될 수 있다.
도 11을 참조하면, 도 11에는 본 발명의 제5 실시예의 리드 퓨즈 단계에 있는, 집적회로 패키지 시스템(1100)의 평면이 도시되어 있다. 집적회로 패키지 시스템(100)과 유사하게, 집적회로 패키지 시스템(1100)은 바람직하게는 리드 블록(1104)들과 인터포저(1106)들을 구비하고 있는 리드 그리드(1102)를 포함한다. 퓨즈 상호접속부들과 같은 리드 상호접속부(1108)들은 리드 블록(1104)들을 인터포저(1106)들 또는 다른 리드 블록(1104)들과 전기적으로 연결할 수 있다.
리드 그리드(1102)는 식각 또는 스탬핑과 같은 리드프레임 기법으로 형성될 수 있다. 리드프레임으로 제작된 경우, 리드 그리드(1102)는 소잉 또는 펀칭과 같은 절단 공법과의 호환성을 제공할 수 있다. 실질적으로 직교하는 행렬 형태로 형성된 리드 블록(1104)들과 인터포저(1106)들은 소잉과 같은 선형 분리 공정으로 전기적 분리를 용이하게 한다.
예를 들면, 리드 블록(1104)들의 두께는 리드프레임 또는 리드프레임 리드의 두께와 실질적으로 동일할 수 있다. 리드 블록(1104)의 형태는 직사각형 블록, 타원형 블록, 또는 인터포저(1106)들과 실질적으로 동일하거나 다른 형태일 수 있다. 리드 블록(1104)들의 두께는 다이 상호접속부와 시스템 접속을 위한 직접 접촉 표 면이 되도록 한다.
리드 그리드(1102)는 바람직하게는 리드 그리드(1102)의 상면에 적용된 반-식각과 같은 소재 제거 공정에 의해 형성되는 리드 블록(1104)들과 인터포저(1106)들을 포함할 수 있다. 리드 그리드(1102)로부터의 소재의 제거는 리드 블록(1104)들의 상면과 인터포저(1106)들의 상면이 실질적으로 노출되도록 하고, 리드 그리드(1102)의 상면의 리드프레임 상부 요홈부(1110)와 별개의 평면이 되도록 한다.
리드 상호접속부(1108)들은 미리 결정되어 있는 영역에 특히 인접하여 인터포저(1106)들과 리드 블록(1104)들의 접속을 제공한다. 상기 미리 결정되어 있는 영역은 후속 공정 중에 덮여 있는 인터포저(1106)들 또는 리드 상호접속부(1108)들을 기초로 하여서, 상기 리드 상호접속부(1108)들은 후속 공정 중에 실질적으로 노출되어 있는 인터포저(1106)들 또는 리드 상호접속부(1108)들이 접속을 제공할 수 있다.
리드 블록(1104)들과 인터포저(1106)들은 집적회로 패키지 시스템(1100)과 인쇄 회로 기판 또는 다른 패키지와 같은 인접 레벨 시스템과의 접속을 제공한다. 리드 상호접속부(1108)들은 후속 공정 중에 덮여 있는 영역에 특히 있는 인터포저(1106)들과 리드 블록(1104)들 사이에 연결을 제공하여서 개선된 라우팅을 제공할 수 있다.
도 12를 참조하면, 도 12에는 도 11에서 라인 12-12를 따르는 단면이 도시되어 있다. 집적회로 패키지 시스템(1100)은 바람직하게는 리드 그리드(1102)의 인터포저(1106)들과 리드 블록(1104)들을 포함한다. 리드 블록(1104)들, 인터포 저(1106)들 또는 리드 그리드(1102)는 리드프레임으로 형성될 수 있고, 그 각각은 동일한 소재 또는 다른 소재로 형성될 수 있다.
리드프레임 상부 요홈부(1110)와 유사한 리드프레임 하부 요홈부(1210)는 바람직하게는 리드 그리드(1102)의 하면에 적용된 반-식각과 같은 소재 제거 공정에 의해 형성될 수 있다. 리드프레임 하부 요홈부(1210)는 리드 그리드(1102) 내에서 리드 블록(1104)들의 하면이 실질적으로 노출되도록 하고, 리드프레임 하부 요홈부(1210)와 다른 평면이 되는 리드 블록(1104)들의 인접부에 형성될 수 있다.
도 13을 참조하면, 도 13에는 다이 부착 단계에 있는, 도 12 구조물의 평면이 도시되어 있다. 집적회로 패키지 시스템(1100)은 바람직하게는, 리드 상호접속부(1108) 뿐만 아니라 리드 그리드(1102)의 인터포저(1106)들과 리드 블록(1104)들을 포함한다. 집적회로 다이(1302)는 리드 그리드(1102)의 일부분의 위에 실장될 수 있다.
리드 블록(1104)들과 인터포저(1106)들은 집적회로 다이(1302)의 리드 그리드(1102) 또는 인접 레벨 시스템에 대한 접속을 제공한다. 리드 상호접속부(1108)들은 특히 집적회로 다이(1302)에 의해 덮여 있는 영역에서 리드 블록(1104)들과 인터포저(1106)들 간에 접속을 제공할 수 있어서, 집적회로 패키지 시스템(1100)의 라우팅을 향상시킨다.
도 14를 참조하면, 도 14에는 도 13에서 라인 14-14를 따르는 단면이 도시되어 있다. 집적회로 패키지 시스템(1100)은 바람직하게는, 리드 상호접속부(1108)들 뿐만 아니라 리드 그리드(1102)의 인터포저(1106)들과 리드 블록(1104)들을 포함한 다. 리드 상호접속부(1108)들은 특히 집적회로 다이(1302)에 의해 덮여 있는 영역에서 리드 블록(1104)들과 인터포저(1106)들 간에 접속을 제공할 수 있다.
집적회로 다이(1302)는 접착제 또는 비-전도성 소재와 같은 다이 부착층(1402)과 함께 리드 그리드(1102)의 일부분 위에 실장될 수 있다. 다이 부착층(1402)은 집적회로 다이(1302)와 리드 그리드(1102)의 부착 또는 분리를 제공할 수 있다. 상기 리드 상호접속부(1108)들은 집적회로 다이(1302)에 의해 덮여 있는 리드 블록(1104)들과 인터포저(1106)들 간에 접속을 제공할 수 있어서, 리드 그리드(1102)의 라우팅을 향상시킨다.
도 15를 참조하면, 도 15에는 다이 접속 단계에 있는, 도 14 구조물의 평면이 도시되어 있다. 집적회로 패키지 시스템(1100)은 바람직하게는, 인터포저(1106)들과 리드 블록(1104)들을 포함하고 있는 리드 그리드(1102), 리드 상호접속부(1108)들 및 집적회로 다이(1302)를 포함한다. 와이어 본드 또는 다른 전기 상호접속부와 같은 다이 상호접속부(1502)들이 집적회로 다이(1302), 인터포저(1106)들과 리드 블록(1104)들에 부착될 수 있다.
집적회로 다이(1302)는 다이 상호접속부(1502)들과 함께 리드 그리드(1102)의 인터포저(1106)들 또는 리드 블록(1104)들에 전기적으로 연결될 수 있다. 다이 상호접속부(1502)들은 집적회로 다이(1302), 리드 블록(1104)들 또는 인터포저(1106)들에 대해 논리 신호 또는 전기적 레벨의 접속을 제공할 수 있어서, 집적회로 패키지 시스템(1100) 또는 인접 레벨 시스템에 접속을 제공할 수 있다.
도 16을 참조하면, 도 16에는 도 15에서 라인 16-16을 따르는 단면이 도시되어 있다. 집적회로 패키지 시스템(1100)은 바람직하게는, 인터포저(1106)들과 리드 블록(1104)들을 포함하고 있는 리드 그리드(1102), 리드 상호접속부(1108)들 및 집적회로 다이(1302)를 포함한다. 다이 상호접속부(1502)들이 집적회로 다이(1302), 인터포저(1106)들 또는 리드 블록(1104)들에 부착될 수 있다.
다이 상호접속부(1502)들은 리드 블록(1104)들과 인터포저(1106)들에 대해 접속을 제공할 수 있다. 리드 상호접속부(1108)들과 함께 다이 상호접속부(1502)들은 또한 집적회로 다이(1302)에 의해 덮여 있는 리드 블록(1104)들과 인터포저(1106)들에 대해 접속을 제공할 수 있다. 리드 블록(1104)들이 다이 상호접속부(1502)에 접속을 제공해서 인접 레벨 시스템에 접속을 제공할 수 있다.
도 17을 참조하면, 도 17에는 봉지 단계(encapsulation phase)에 있는, 도 16 구조물의 평면이 도시되어 있다. 집적회로 패키지 시스템(1100)은 바람직하게는 도 11의 리드 블록(1104)들, 도 11의 인터포저(1106)들을 포함하고 있는 도 11의 리드 그리드(1102), 도 11의 리드 상호접속부(1108)들, 도 13의 집적회로 다이(1302) 및 도 15의 다이 상호접속부(1502)들을 포함한다.
에폭시 또는 몰드 화합물과 같은 봉지재(1702)는 다이 상호접속부(1502)들, 집적회로 다이(1302) 및 리드 그리드(1102)를 보호할 수 있다. 봉지재(1702)는 바람직하게는 다이 상호접속부(1502), 집적회로 다이(1302) 및 리드 그리드(1102) 위에 적용되어서, 다이 상호접속부(1502)들, 집적회로 다이(1302), 리드 블록(1104)들, 인터포저(1106)들 및 이들의 접속부들을 덮어서 보호할 수 있다.
도 18을 참조하면, 도 18에는 도 17에서 라인 18-18을 따르는 단면이 도시되 어 있다. 집적회로 패키지 시스템(1100)은 바람직하게는 리드 블록(1104)들, 인터포저(1106)들을 포함하고 있는 리드 그리드(1102), 리드 상호접속부(1108)들, 집적회로 다이(1302) 및 다이 상호접속부(1502)들을 포함한다.
다이 상호접속부(1502), 집적회로 다이(1302), 리드 상호접속부(1108)들 및 리드 그리드(1102)의 일부분을 덮고 보호하기 위해, 봉지재(1702)가 트랜스퍼 몰딩, 글로브 탑(glob top) 또는 테이프 리드와 같은 봉지 공정으로 부착될 수 있다. 봉지재는 선택적으로는 컨포멀(conformal), 덮개(lid) 또는 커버일 수 있으며, 선택적으로는 기밀 밀봉(hermetic seal), 구조적 통합 또는 보호용 커버를 제공할 수 있다.
도 19를 참조하면, 도 19에는 분리 단계에 있는, 도 18 구조물의 단면이 도시되어 있다. 집적회로 패키지 시스템(1100)은 바람직하게는, 리드 블록(1104)들, 인터포저(1106)들을 포함하고 있는 리드 그리드(1102), 리드 상호접속부(1108)들, 집적회로 다이(1302) 및 다이 상호접속부(1502)들을 포함한다.
톱, 드릴 또는 에칭 장치와 같은 분리 장치(1902)는 리드 그리드(1102)에서 리드 블록(1104)들 사이의 소재를 제거해서, 리드 블록(1104)들 각각 또는 인터포저(1106)들 각각을 분리할 수 있다. 리드 블록(1104)들 또는 인터포저(1106)들은 바람직하게는 절단(singulation) 되어서 리드 캐비티(1904)에 의해 리드 그리드(1102)로부터 전기적으로 분리될 수 있다. 리드 블록(1104)들 또는 인터포저(1106)들은 선택적으로 리드 상호접속부(1108)들 또는 다이 상호접속부(1502)들에 의해 전기적으로 연결될 수 있다.
인터포저(1106)들은 집적회로 패키지 시스템(1100)의 하면 근처의 리드 캐비티(1904)에서 노출되어 있을 수 있다. 봉지재(1702)의 하면은 인터포저(106)들의 노출된 표면에 인접되어 있을 수 있고, 부분적으로는 상기 노출된 표면과 동일 평면상에 있을 수 있다. 봉지재(1702)는 또한 인터포저(1106)들과 리드 블록(1104)들의 수직 표면에 인접하는 공간에 형성될 수도 있다.
도 20을 참조하면, 도 20에는 갭 충전 단계에 있는, 도 19 구조물의 단면이 도시되어 있다. 집적회로 패키지 시스템(1100)은 바람직하게는, 리드 블록(1104)들, 인터포저(1106)들을 포함하고 있는 리드 그리드(1102), 리드 상호접속부(1108)들, 집적회로 다이(1302) 및 다이 상호접속부(1502)들을 포함한다. 리드 블록(1104)들과 인터포저(1106)들은 절단 되어서 리드 캐비티(1904)에 의해 전기적으로 분리될 수 있다.
디스펜서 또는 어플라이케이터와 같은 충전 장치(2002)는 비-전도성 소재와 같은 충전 소재(2004)를 리드 캐비티(1904) 위에 도포할 수 있다. 충전 소재(2004)는 바람직하게는 리드 그리드(1102)의 리드 블록(1104)의 인접부 및 봉지재(1702) 위에 도포되어서, 집적회로 패키지 시스템(1100)의 하면을 위한 실장면, 보호 기능 또는 구조적 일체성을 제공할 수 있다.
도 21을 참조하면, 도 21에는 본 발명에 따른 제6 실시예의 리드 연결 단계에 있는 집적회로 패키지 시스템(2100)의 평면이 도시되어 있다. 도 3의 집적회로 패키지 시스템(300)과 유사하게, 집적회로 패키지 시스템(2100)은 바람직하게는 리드 블록(2104)들과 인터포저(2106)들을 갖추고 있는 리드 그리드(2102)를 포함한 다. 와이어 본드 상호접속부와 같은 리드 상호접속부(2108)들은 리드 블록(2104)들을 인터포저(2106)들 또는 다른 리드 블록(2104)들에 전기적으로 연결할 수 있다.
리드 그리드(2102)는 바람직하게는 에칭 또는 스탬핑과 같은 리드프레임 공정으로 형성될 수 있다. 리드프레임으로 형성된 경우, 리드 그리드(2102)는 소잉 또는 펀칭과 같은 절단 공정과 호환될 수 있다. 실질적으로 직교 행렬 형태로 형성된 리드 블록(2104)들과 인터포저(2106)들은 소잉과 같은 선형 분리 공정으로 전기적 분리를 용이하게 한다.
예를 들면, 리드 블록(2104)들의 두께는 리드프레임 또는 리드프레임 리드의 두께와 실질적으로 동일할 수 있다. 리드 블록(2104)들의 형태는 직사각형 블록, 타원형 블록, 또는 인터포저(2106)들과 실질적으로 동일하거나 다른 형태일 수 있다. 리드 블록(2104)들의 두께는 다이 상호접속부와 시스템 접속을 위한 직접 접촉 표면이 되도록 한다.
리드 그리드(2102)는 바람직하게는 리드 그리드(2102)의 상면에 적용된 반-식각과 같은 소재 제거 공정에 의해 형성되는 리드 블록(2104)들과 인터포저(2106)들을 포함할 수 있다. 리드 그리드(2102)로부터의 소재의 제거는 리드 블록(2104)들의 상면과 인터포저(2106)들의 상면이 실질적으로 노출되도록 하고, 리드 그리드(2102)의 상면의 리드프레임 상부 요홈부(2110)와 별개의 평면이 되도록 한다.
리드 상호접속부(2108)들은 미리 결정되어 있는 영역에 특히 인접한 인터포저(2106)들과 리드 블록(2104)들의 접속을 제공한다. 상기 미리 결정되어 있는 영역은 후속 공정 중에 덮여 있는 인터포저(2106)들 또는 리드 상호접속부(2108)들을 기초로 하여서, 상기 리드 상호접속부(2108)들은 추가의 공정 중에 실질적으로 노출되어 있는 인터포저(2106)들 또는 리드 상호접속부(2108)들의 접속을 제공할 수 있다.
리드 블록(2104)들과 인터포저(2106)들은 집적회로 패키지 시스템(2100)과 인쇄 회로 기판 또는 다른 패키지와 같은 인접 레벨 시스템과의 접속을 제공한다. 리드 상호접속부(2108)들은 후속 공정 중에 덮여 있는 영역에 특히 있는 인터포저(2106)들과 리드 블록(2104)들 사이에 연결을 제공하여서 개선된 라우팅을 제공할 수 있다.
도 22를 참조하면, 도 22에는 도 21에서 라인 22-22를 따르는 단면이 도시되어 있다. 집적회로 패키지 시스템(2100)은 바람직하게는 리드 그리드(2102)의 리드 블록(2104)들과 인터포저(2106)들을 포함한다. 리드 블록(2104)들, 인터포저(2106)들 또는 리드 그리드(2102)는 리드프레임으로 형성될 수 있으며, 그 각각은 동일한 소재 또는 다른 소재로 형성될 수 있다.
리드프레임 상부 요홈부(2110)와 유사한 리드프레임 하부 요홈부(2210)는 바람직하게는 리드 그리드(2102)의 하면에 적용되는 반-식각과 같은 소재 제거 공정으로 제작될 수 있다. 리드프레임 하부 요홈부(2110)는 리드 블록(2104)들에 인접하는 리드 그리드(2102) 내에 형성되어서, 리드 블록(2104)들의 하면이 실질적으로 노출되도록 하고, 리드프레임 하부 요홈부(2210)와 별개의 평면이 되도록 할 수 있다.
도 23을 참조하면, 도 23에는 다이 부착 단계에 있는, 도 22 구조물의 평면 이 도시되어 있다. 집적회로 패키지 시스템(2100)은 바람직하게는 리드 상호접속부(2108)들 뿐만 아니라, 리드 그리드(2102)의 리드 블록(2104)들과 인터포저(2106)들을 포함한다. 집적회로 다이(2302)는 리드 그리드(2102) 위에 실장될 수 있다.
리드 블록(2104)들과 인터포저(2106)들은 집적회로 다이(2302)의 리드 그리드(2102) 또는 인접 레벨 시스템에 대한 접속을 제공한다. 리드 상호접속부(2108)들은 특히 집적회로 다이(2302)에 의해 덮여 있는 영역에서 리드 블록(2104)들과 인터포저(2106)들 사이에 접속을 제공하여, 집적회로 패키지 시스템(2100)의 라우팅을 개선시킨다.
도 24를 참조하면, 도 24에는 도 23에서 라인 24-24를 따르는 단면이 도시되어 있다. 집적회로 패키지 시스템(2100)은 바람직하게는 리드 상호접속부(2108)들 뿐만 아니라, 리드 그리드(2102)의 리드 블록(2104)들과 인터포저(2106)들을 포함한다. 리드 상호접속부(2108)들은 특히 집적회로 다이(2302)에 의해 덮여 있는 영역에서 리드 블록(2104)들과 인터포저(2106)들 사이에 접속을 제공한다.
집적회로 다이(2302)는 접착제 또는 비-도전성 소재와 같은 다이 부착층(2402)과 함께 리드 그리드(2102)의 일부분 위에 실장될 수 있다. 다이 부착층(2402)은 집적회로 다이(2302)와 리드 그리드(2102)의 접착 또는 분리를 제공할 수 있다. 리드 상호접속부(2108)들은 집적회로 다이(2302)에 의해 덮여 있는 리드 블록(2104)들과 인터포저(2106)들 사이에 접속을 제공하여, 리드 그리드(2102)의 라우팅을 개선시킨다.
도 25를 참조하면, 도 25에는 다이 연결 단계에 있는, 도 24 구조물의 평면이 도시되어 있다. 집적회로 패키지 시스템(2100)은 바람직하게는 리드 블록(2104)들과 인터포저(2106)들을 포함하고 있는 리드 그리드(2102), 리드 상호접속부(2108)들 및 집적회로 다이(2302)를 포함한다. 와이어 본드 또는 다른 전기 상호접속부와 같은 다이 상호접속부(2502)들이 집적회로 다이(2302), 인터포저(2106)들 또는 리드 블록(2104)들에 부착될 수 있다.
집적회로 다이(2302)는 다이 상호접속부(2502)와 함께 리드 그리드(2102)의 인터포저(2106)들 또는 리드 블록(2104)들에 전기적으로 연결될 수 있다. 다이 상호접속부(2502)들은 집적회로 다이(2302), 리드 블록(2104)들 또는 인터포저(2106)들에 대해 논리 신호 또는 전기적 레벨의 접속을 제공할 수 있어서, 집적회로 패키지 시스템(2100) 또는 인접 레벨 시스템에 접속을 제공할 수 있다.
도 26을 참조하면, 도 26에는 도 25에서 라인 26-26을 따르는 단면이 도시되어 있다. 집적회로 패키지 시스템(2100)은 바람직하게는, 인터포저(2106)들과 리드 블록(2104)들을 포함하고 있는 리드 그리드(2102), 리드 상호접속부(2108)들 및 집적회로 다이(2302)를 포함한다. 다이 상호접속부(2502)가 집적회로 다이(2302), 리드 블록(2104)들 또는 인터포저(2106)들에 부착될 수 있다.
다이 상호접속부(2502)는 리드 블록(2104)들과 인터포저(2106)들에 대해 접속을 제공할 수 있다. 리드 상호접속부(2108)와 함께 다이 상호접속부(2502)들은 또한 집적회로 다이(2302)에 의해 덮여 있는 리드 블록(2104)들과 인터포저(2106)들에 대해 접속을 제공할 수 있다. 리드 블록(2104)들이 다이 상호접속부(2502)에 접속을 제공해서 인접 레벨 시스템에 접속을 제공할 수 있다.
도 27을 참조하면, 도 27에는 봉지 단계에 있는, 도 26 구조물의 평면이 도시되어 있다. 집적회로 패키지 시스템(2100)은 바람직하게는 도 21의 리드 블록(2104)들, 도 21의 인터포저(2106)들을 포함하고 있는 도 21의 리드 그리드(2102), 도 21의 리드 상호접속부(2108)들, 도 23의 집적회로 다이(2302) 및 도 25의 다이 상호접속부(2502)들을 포함한다.
에폭시 또는 몰드 화합물과 같은 봉지재(2702)는 다이 상호접속부(2502)들, 집적회로 다이(2302) 및 리드 그리드(2102)를 보호할 수 있다. 봉지재(2702)는 바람직하게는 다이 상호접속부(2502)들, 집적회로 다이(2302) 및 리드 그리드(2102)의 일부분의 위에 적용되어서 다이 상호접속부(2502)들, 집적회로 다이(2302), 리드 블록(2104)들, 인터포저(2106)들 및 이들의 접속부를 덮어서 보호할 수 있다.
도 28을 참조하면, 도 28에는 도 27에서 라인 28-28을 따르는 단면이 도시되어 있다. 집적회로 패키지 시스템(2100)은 바람직하게는 리드 블록(2104)들, 인터포저(2106)들을 포함하고 있는 리드 그리드(2102), 리드 상호접속부(2108)들, 집적회로 다이(2302) 및 다이 상호접속부(2502)를 포함한다.
다이 상호접속부(2502)들, 집적회로 다이(2302), 리드 상호접속부(2108)들 및 리드 그리드(2102)의 일부분을 덮고 보호하기 위해, 봉지재(2702)가 트랜스퍼 몰딩, 글로브 탑 또는 테이프 리드와 같은 봉지 공정으로 부착될 수 있다. 봉지재는 선택적으로는 컨포멀, 덮개 또는 커버일 수 있으며, 선택적으로는 기밀 밀봉, 구조적 통합 또는 보호용 커버를 제공할 수 있다.
도 29를 참조하면, 도 29에는 분리 단계에 있는, 도 28 구조물의 단면이 도시되어 있다. 집적회로 패키지 시스템(2100)은 바람직하게는, 리드 블록(2104)들, 인터포저(2106)들을 포함하고 있는 리드 그리드(2102), 리드 상호접속부(2108)들, 집적회로 다이(2302) 및 다이 상호접속부(2502)들을 포함한다.
톱, 드릴 또는 에칭 장치와 같은 분리 장치(2902)는 리드 그리드(2102)에서 리드 블록(2104)들 사이의 소재를 제거해서 리드 블록(2104)들 각각 또는 인터포저(2106)들 각각을 분리할 수 있다. 리드 블록(2104)들 또는 인터포저(2106)들은 바람직하게는 절단 되어서 리드 캐비티(2904)에 의해 리드 그리드(2102)로부터 전기적으로 분리될 수 있다. 리드 블록(2104)들 또는 인터포저(2106)들은 선택적으로 리드 상호접속부(2108)들 또는 다이 상호접속부(2502)들에 의해 전기적으로 연결될 수 있다.
인터포저(2106)들은 집적회로 패키지 시스템(2100)의 하면 근처의 리드 캐비티(2904)에서 노출되어 있을 수 있다. 봉지재(2702)의 하면은 인터포저(2106)들의 노출된 표면에 인접되어 있을 수 있고, 부분적으로는 상기 노출된 표면과 동일 평면상에 있을 수 있다. 봉지재(2702)는 또한 인터포저(2106)들과 리드 블록(2104)들의 수직 표면에 인접하는 공간에 형성될 수도 있다.
도 30을 참조하면, 도 30에는 갭 충전 단계에 있는, 도 29 구조물의 단면이 도시되어 있다. 집적회로 패키지 시스템(2100)은 바람직하게는, 리드 블록(2104)들, 인터포저(2106)들을 포함하고 있는 리드 그리드(2102), 리드 상호접속부(2108)들, 집적회로 다이(2302) 및 다이 상호접속부(2502)들을 포함한다. 리드 블 록(2104)들과 인터포저(2106)들은 절단 되어서 리드 캐비티(2904)에 의해 전기적으로 분리될 수 있다.
디스펜서 또는 어플라이케이터와 같은 충전 장치(3002)는 비-도전성 소재와 같은 충전 소재(3004)를 리드 캐비티(2904) 위에 도포할 수 있다. 충전 소재(3004)는 바람직하게는 리드 그리드(2102)의 리드 블록(2104)과의 인접부 및 봉지재(2702) 위에 도포되어서, 집적회로 패키지 시스템(2100)의 하면을 위한 실장면, 보호 기능 또는 구조적 일체성을 제공할 수 있다.
도 31을 참조하면, 도 31에는 본 발명의 일 실시예인 집적회로 패키지 시스템(100)을 제조하기 위한 집적회로 패키지 방법(3100)의 흐름도가 도시되어 있다. 상기 방법(3100)은 블록(3102)에서 집적회로 다이를 제공하는 단계; 블록(3104)에서 리드 블록들을 구비하고 있는 리드 그리드 위에 집적회로 다이를 부착하는 단계; 및 블록(3106)에서 다이 상호접속부를 집적회로 다이와 리드 블록들에 연결하는 단계를 포함한다.
좀 더 상세하게는, 본 발명의 일 실시예로서, 집적회로 패키지 시스템(100) 장치와 방법을 제공하는 시스템은 다음과 같이 수행된다.
1. 집적회로 다이를 제공하는 단계.
2. 행렬 형태의 리드 블록들을 구비하고 있는 리드 그리드의 미리 결정된 영역 위에 집적회로 다이를 부착하는 단계.
3. 다이 상호접속부를 미리 결정된 영역에 인접하는 집적회로 다이와 리드 블록들에 연결하는 단계.
4. 다이 상호접속부, 집적회로 다이 및 리드 블록들 위에 봉지재를 부착하는 단계.
본 발명을 특정의 최적의 실시예와 연계하여 기재하였지만, 전술한 기재에 비추어서 당업자라면 많은 변형, 변조 및 변경될 수 있다는 점을 이해해야 한다. 이에 따라서, 첨부된 청구범위 내에 속하는 그러한 변형 실시, 변조 및 변경 실시를 포함하는 것으로 이해되어야 한다. 본 명세서에 기재된 모든 사항과 첨부된 도면에 도시된 모든 사항은 예시적인 것으로 이에 한정되는 것으로 해석되어서는 안 된다.
도 1은 본 발명의 제1 실시예인 도 2에서 라인 1-1을 따르는, 집적회로 패키지 시스템의 단면도이다.
도 2는 도 1 구조물의 저면도이다.
도 3은 본 발명의 제2 실시예인 집적회로 패키지 시스템의 단면도이다.
도 4는 본 발명의 제3 실시예인 집적회로 패키지 시스템의 단면도이다.
도 5는 리드프레임 형성 단계에 있는 집적회로 패키지 시스템의 평면도이다.
도 6은 도 5에서 라인 6-6을 따르는 도 5의 구조물의 단면도이다.
도 7은 리드프레임 형성 단계에 있는 집적회로 패키지 시스템의 평면도이다.
도 8은 도 7에서 라인 8-8을 따르는, 도 7의 구조물의 단면도이다.
도 9는 본 발명의 제4 실시예의 리드프레임 형성 단계에 있는 집적회로 패키지 시스템의 평면도이다.
도 10은 도 9에서 라인 10-10을 따르는, 도 9의 구조물의 단면도이다.
도 11은 본 발명의 제5 실시예의 리드 퓨즈 단계에 있는 집적회로 패키지 시스템의 평면도이다.
도 12는 도 11에서 라인 12-12를 따르는, 도 9의 구조물의 단면도이다.
도 13은 다이 부착 단계에 있는, 도 12 구조물의 평면도이다.
도 14는 도 13에서 라인 14-14를 따르는 단면도이다.
도 15는 다이 연결 단계에 있는, 도 14 구조물의 평면도이다.
도 16은 도 15에서 라인 16-16을 따르는 단면도이다.
도 17은 봉지 단계에 있는, 도 16 구조물의 평면도이다.
도 18은 도 17에서 라인 18-18을 따르는 단면도이다.
도 19는 분리 단계에 있는, 도 18 구조물의 단면도이다.
도 20은 갭 충전 단계에 있는, 도 19 구조물의 단면도이다.
도 21은 본 발명의 제6 실시예의 리드 연결 단계에 있는 집적회로 패키지 시스템의 평면도이다.
도 22는 도 21에서 라인 22-22를 따르는 단면도이다.
도 23은 다이 부착 단계에 있는, 도 22 구조물의 평면도이다.
도 24는 도 23에서 라인 24-24를 따르는 단면도이다.
도 25는 다이 연결 단계에 있는, 도 24 구조물의 평면도이다.
도 26은 도 25에서 라인 26-26을 따르는 단면도이다.
도 27은 봉지 단계에 있는, 도 26 구조물의 평면도이다.
도 28은 도 27에서 라인 28-28을 따르는 단면도이다.
도 29는 분리 단계에 있는, 도 28 구조물의 단면도이다.
도 30은 갭 충전 단계에 있는, 도 29 구조물의 단면도이다.
도 31은 본 발명의 실시예인 집적회로 패키지 시스템 제조를 위한 집적회로 패키지 방법의 흐름도이다.

Claims (10)

  1. 집적회로 패키지 방법(3100)으로서,
    집적회로 다이(110)를 제공하는 단계;
    리드 블록(104)들을 구비하고 있는 리드 그리드(102) 위에 집적회로 다이(110)를 부착하는 단계; 및
    다이 상호접속부(114)를 집적회로 다이(110)와 리드 블록들에 연결하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 방법.
  2. 제1항에 있어서,
    리드 그리드(402)의 제공이 선형 분리 공정에 적합한 리드 블록(404)들의 형성을 포함하는 것을 특징으로 하는 집적회로 패키지 방법.
  3. 제1항 또는 제2항에 있어서,
    리드 그리드(302)를 제공이 인터포저(306)들의 형성을 포함하는 하는 것을 특징으로 하는 집적회로 패키지 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    리드 상호접속부(108)를 상기 리드 블록(104)들 중의 어느 하나 및 다른 리드 블록(104)에 부착하는 단계를 추가로 포함하는 것을 특징으로 하는 집적회로 패 키지 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    리드 상호접속부(1108)를 상기 리드 블록(1104)들 중의 어느 하나 및 인터포저(1106)에 부착하는 단계를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 방법.
  6. 집적회로 패키지 시스템(100)에 있어서,
    집적회로 다이(110)와;
    위쪽에 집적회로 다이(110)를 구비하고 있는 리드 블록(104)을 갖추고 있는 리드 그리드(102)와;
    집적회로 다이(110) 및 리드 블록(104)들과 연결되어 있는 다이 상호접속부(108)를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  7. 제6항에 있어서,
    리드 그리드(102)는 선형 분리 공정에 적합하게 형성된 리드 블록(104)들을 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  8. 제6항 또는 제7항에 있어서,
    리드 그리드(102)는 인터포저(106)를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 리드 블록(104)들 중의 어느 하나 및 다른 리드 블록(104)에 부착되어 있는 리드 상호접속부(108)를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 리드 블록(1104)들 중의 어느 하나 및 인터포저(1106)에 부착되어 있는 리드 상호접속부(1108)를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
KR1020080094950A 2007-09-27 2008-09-26 리드프레임 어레이를 구비하는 집적회로 패키지 시스템 KR101587561B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/862,406 US7915716B2 (en) 2007-09-27 2007-09-27 Integrated circuit package system with leadframe array
US11/862,406 2007-09-27

Publications (2)

Publication Number Publication Date
KR20090033141A true KR20090033141A (ko) 2009-04-01
KR101587561B1 KR101587561B1 (ko) 2016-01-21

Family

ID=40507243

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080094950A KR101587561B1 (ko) 2007-09-27 2008-09-26 리드프레임 어레이를 구비하는 집적회로 패키지 시스템

Country Status (4)

Country Link
US (1) US7915716B2 (ko)
KR (1) KR101587561B1 (ko)
SG (1) SG151204A1 (ko)
TW (1) TWI377658B (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8957515B2 (en) * 2007-11-07 2015-02-17 Stats Chippac Ltd. Integrated circuit package system with array of external interconnects
US7863102B2 (en) * 2008-02-22 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with external interconnects within a die platform
US7732901B2 (en) * 2008-03-18 2010-06-08 Stats Chippac Ltd. Integrated circuit package system with isloated leads
TW201021119A (en) * 2008-09-25 2010-06-01 Lg Innotek Co Ltd Structure and manufacture method for multi-row lead frame and semiconductor package
US8203201B2 (en) * 2010-03-26 2012-06-19 Stats Chippac Ltd. Integrated circuit packaging system with leads and method of manufacture thereof
US8723338B2 (en) * 2012-08-15 2014-05-13 Stats Chippac Ltd. Integrated circuit packaging system with array contacts and method of manufacture thereof
KR102360695B1 (ko) 2014-01-23 2022-02-08 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
TW201539674A (zh) * 2014-04-10 2015-10-16 Chipmos Technologies Inc 四方扁平無引腳封裝及其製造方法
US9899499B2 (en) 2014-09-04 2018-02-20 Sunedison Semiconductor Limited (Uen201334164H) High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
US10312134B2 (en) 2014-09-04 2019-06-04 Globalwafers Co., Ltd. High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
US9853133B2 (en) 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
EP3573094B1 (en) 2014-11-18 2023-01-04 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
US10224233B2 (en) 2014-11-18 2019-03-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed by He-N2 co-implantation
US10381260B2 (en) 2014-11-18 2019-08-13 GlobalWafers Co., Inc. Method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
EP3266038B1 (en) 2015-03-03 2019-09-25 GlobalWafers Co., Ltd. Method of depositing charge trapping polycrystalline silicon films on silicon substrates with controllable film stress
US9881832B2 (en) 2015-03-17 2018-01-30 Sunedison Semiconductor Limited (Uen201334164H) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
JP6637515B2 (ja) 2015-03-17 2020-01-29 グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. 半導体オン・インシュレータ構造の製造において使用するための熱的に安定した電荷トラップ層
WO2016196060A1 (en) 2015-06-01 2016-12-08 Sunedison Semiconductor Limited A method of manufacturing semiconductor-on-insulator
JP6533309B2 (ja) 2015-06-01 2019-06-19 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 多層構造体の製造方法
ITUB20152895A1 (it) * 2015-08-05 2017-02-05 St Microelectronics Srl Procedimento per realizzare circuiti integrati e circuito corrispondente
SG10201913407TA (en) 2015-11-20 2020-03-30 Globalwafers Co Ltd Manufacturing method of smoothing a semiconductor surface
US10622247B2 (en) 2016-02-19 2020-04-14 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a buried high resistivity layer
WO2017142704A1 (en) 2016-02-19 2017-08-24 Sunedison Semiconductor Limited High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface
US9831115B2 (en) 2016-02-19 2017-11-28 Sunedison Semiconductor Limited (Uen201334164H) Process flow for manufacturing semiconductor on insulator structures in parallel
US10573550B2 (en) 2016-03-07 2020-02-25 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof
US11114332B2 (en) 2016-03-07 2021-09-07 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a plasma nitride layer and method of manufacture thereof
US10026642B2 (en) 2016-03-07 2018-07-17 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor on insulator structure comprising a sacrificial layer and method of manufacture thereof
WO2017155804A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment
US10593748B2 (en) 2016-03-07 2020-03-17 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof
SG10202106913TA (en) 2016-06-08 2021-08-30 Globalwafers Co Ltd High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
US10546771B2 (en) 2016-10-26 2020-01-28 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
SG11201913769RA (en) 2017-07-14 2020-01-30 Sunedison Semiconductor Ltd Method of manufacture of a semiconductor on insulator structure
US10818540B2 (en) 2018-06-08 2020-10-27 Globalwafers Co., Ltd. Method for transfer of a thin layer of silicon
KR102395228B1 (ko) * 2018-10-10 2022-05-04 주식회사 엘지에너지솔루션 버스바 프레임 조립 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150709A (en) * 1996-06-21 2000-11-21 Anam Semiconductor Inc. Grid array type lead frame having lead ends in different planes
KR20060047469A (ko) * 2004-04-27 2006-05-18 가부시끼가이샤 도시바 리드 프레임 위에 반도체 칩이 탑재되어 있는 반도체 장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE36894E (en) * 1986-05-27 2000-10-03 Lucent Technologies Inc. Semiconductor package with high density I/O lead connection
US5365409A (en) * 1993-02-20 1994-11-15 Vlsi Technology, Inc. Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe
US5340771A (en) * 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
JP3420153B2 (ja) * 2000-01-24 2003-06-23 Necエレクトロニクス株式会社 半導体装置及びその製造方法
US20030109214A1 (en) * 2000-03-31 2003-06-12 Tsuneichiro Yamashiro Cabin ventilator for car
US6683368B1 (en) * 2000-06-09 2004-01-27 National Semiconductor Corporation Lead frame design for chip scale package
US6689640B1 (en) * 2000-10-26 2004-02-10 National Semiconductor Corporation Chip scale pin array
US6348726B1 (en) * 2001-01-18 2002-02-19 National Semiconductor Corporation Multi row leadless leadframe package
SG120858A1 (en) * 2001-08-06 2006-04-26 Micron Technology Inc Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same
US7001798B2 (en) * 2001-11-14 2006-02-21 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor device
SG109495A1 (en) * 2002-04-16 2005-03-30 Micron Technology Inc Semiconductor packages with leadfame grid arrays and components and methods for making the same
US6818973B1 (en) * 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US7042071B2 (en) * 2002-10-24 2006-05-09 Matsushita Electric Industrial Co., Ltd. Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
US7186588B1 (en) * 2004-06-18 2007-03-06 National Semiconductor Corporation Method of fabricating a micro-array integrated circuit package
US7095096B1 (en) * 2004-08-16 2006-08-22 National Semiconductor Corporation Microarray lead frame
DE112006001663T5 (de) * 2005-06-30 2008-05-08 Fairchild Semiconductor Corp. Halbleiterchip-Gehäuse und Verfahren zur Herstellung desselben
US20070093000A1 (en) * 2005-10-21 2007-04-26 Stats Chippac Ltd. Pre-molded leadframe and method therefor
US8957515B2 (en) * 2007-11-07 2015-02-17 Stats Chippac Ltd. Integrated circuit package system with array of external interconnects
US7732901B2 (en) * 2008-03-18 2010-06-08 Stats Chippac Ltd. Integrated circuit package system with isloated leads

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150709A (en) * 1996-06-21 2000-11-21 Anam Semiconductor Inc. Grid array type lead frame having lead ends in different planes
KR20060047469A (ko) * 2004-04-27 2006-05-18 가부시끼가이샤 도시바 리드 프레임 위에 반도체 칩이 탑재되어 있는 반도체 장치

Also Published As

Publication number Publication date
US20090085177A1 (en) 2009-04-02
US7915716B2 (en) 2011-03-29
TW200919682A (en) 2009-05-01
TWI377658B (en) 2012-11-21
SG151204A1 (en) 2009-04-30
KR101587561B1 (ko) 2016-01-21

Similar Documents

Publication Publication Date Title
KR101587561B1 (ko) 리드프레임 어레이를 구비하는 집적회로 패키지 시스템
KR101297015B1 (ko) 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법, 이에 의한 반도체 패키지 및 패키지 온 패키지
JP3420057B2 (ja) 樹脂封止型半導体装置
US9691688B2 (en) Thin plastic leadless package with exposed metal die paddle
US7598599B2 (en) Semiconductor package system with substrate having different bondable heights at lead finger tips
US7556987B2 (en) Method of fabricating an integrated circuit with etched ring and die paddle
US7683461B2 (en) Integrated circuit leadless package system
US7732901B2 (en) Integrated circuit package system with isloated leads
CN100541748C (zh) 引线框架、半导体芯片封装、及该封装的制造方法
TWI517333B (zh) 具雙重連接性之積體電路封裝系統
KR20040053902A (ko) 멀티 칩 패키지
KR20090066210A (ko) 패키지가 집적된 집적회로 패키지 시스템
US9331003B1 (en) Integrated circuit packaging system with pre-molded leadframe and method of manufacture thereof
US8389332B2 (en) Integrated circuit packaging system with isolated pads and method of manufacture thereof
US11004776B2 (en) Semiconductor device with frame having arms and related methods
JP2004063680A (ja) チップ上基板のチップアレイ式ボールグリッドアレイパッケージの製造方法
US8912046B2 (en) Integrated circuit packaging system with lead frame and method of manufacture thereof
US8148825B2 (en) Integrated circuit package system with leadfinger
TWI455261B (zh) 包覆基板側邊之模封陣列處理方法
JP4446719B2 (ja) 樹脂封止型半導体装置の製造方法
KR100708050B1 (ko) 반도체패키지
JP2010177692A (ja) 半導体装置の製造方法
JP2004056032A (ja) 半導体装置の製造方法
KR20010038572A (ko) 반도체패키지 및 그 제조 방법
KR20020065046A (ko) 내부리드 노출형 반도체 칩 패키지와 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 4