KR20090062612A - 멀티 칩 패키지 - Google Patents

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KR20090062612A
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layer
lead frame
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package
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엄주양
박민효
최승용
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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 복수개의 반도체 칩들의 서로 간의 절연을 안정적으로 유지할 수 있으며 외부로의 열방출이 효과적으로 이루어질 수 있는 멀티 칩 패키지에 관한 것이다. 본 발명에 따른 반도체 패키지는 리드 프레임 또는 히트싱크와 그 상에 배치되는 반도체 칩들 사이에 화학 기상 증착법에 의해 형성된 다이아몬드층 등을 포함하여 개재되는 절연층을 포함한다.
멀티 칩 패키지, 열방출, 단락, 절연층, 다이아몬드

Description

멀티 칩 패키지{Multi chip package}
본 발명은 반도체 패키지에 관한 것으로서, 특히 하나 또는 그 이상의 반도체 칩을 포함하는 멀티 칩 패키지에 관한 것이다.
일반적으로 반도체 패키지는 하나 혹은 복수개의 반도체 칩을 봉합수지(EMC:Epoxy Mold Compound)로 밀봉하여 내부를 보호한 후, 인쇄회로기판(PCB : Printed Circuit Board)에 실장하여 사용한다.
그러나 최근 들어 전자기기의 고속도화, 대용량화 및 고집적화가 급진전되면서 자동차, 산업기기 및 가전제품에 적용되는 전력소자 역시 저비용으로 소형화 및 경량화를 달성해야 하는 요구에 직면하고 있다. 이와 동시에 전력용소자는 저발열과 고신뢰를 달성하여야 하기 때문에 하나의 반도체 패키지에 다수개의 반도체칩을 탑재하는 멀티 칩 전력용 모듈 패키지가 일반화되고 있다.
예를 들어, 미쯔비시(Mitsubishi)에 양도된 미국특허 US 5,703,399호는 전력용 반도체 모듈 패키지를 개시한다. 이러한 반도체 패키지는 전력용 회로와 제어회로를 구성하는 복수개의 반도체칩이 리드프레임 위에 탑재하는 구조를 갖는다. 그리고 리드프레임 하부에 열전도성이 우수한 봉합수지를 사용하고 구리를 재질로 하 여 만든 히트싱크를 리드 프레임 아래에 약간 이격시킴으로써, 전력용 회로칩에서 발생되는 열을 외부로 효과적으로 방출시킬 수 있다는 이점을 제공한다.
그러나 상기 전력용 반도체 모듈 패키지는 다음과 같은 문제점을 발생시킨다.
첫번째로 리드프레임의 배면과 구리로 된 히트싱크 사이에는 절연특성을 유지하기 위하여 여전히 봉합수지로 채워지기 때문에 전력용 회로칩에서 발생하는 열을 전력용 반도체 모듈 패키지 외부로 완전히 방출하는데 한계가 있다.
두번째로 한 개의 전력용 반도체 모듈 패키지에 특성이 다른 두 개의 봉합수지를 사용하기 때문에 전력용 반도체 모듈 패키지의 제조공정이 복잡하게 된다.
세번째로 리드프레임 상에 복수개의 반도체 칩이 탑재되는 경우 도전성의 리드프레임을 통해 복수개의 반도체 칩이 서로 절연을 유지하는 것이 쉽지가 않다. 특히 고전력을 사용하는 전력용 소자인 경우에는 더욱 그러하다.
이러한 문제점을 해결하기 위하여 DBC(Direct Bonding Copper) 기판이나 IMS(Insulated Metal Substrate) 기판과 같은 절연 기판을 사용하여 전력용 반도체 모듈 패키지를 제조하는 방법이 제안되고 있다.
DBC 기판은 절연성의 세라믹층 양 표면 위에 각각 구리층이 부착된 구조를 갖는 기판으로서, 열방출 특성이 상대적으로 뛰어난 것으로 알려져 있다. 그러나 DBC 기판은 설계된 패턴에 따라 부분적으로 구리층을 형성하므로 그 제조단가가 비싸다는 단점을 갖는다.
DBC 기판에 비해 제조단가가 낮은 IMS(Insulated Metal Substrate) 기판은 알루미늄 기판의 상면에 폴리머 절연층을 형성한 후 폴리머 절연층 위에 설계된 패턴 모양에 따라 구리층을 형성한다. 그러나 IMS 기판은 열적 특성과 절연 특성이 좋지 못하다는 단점이 있다.
따라서, DBC 기판이나 IMS 기판과 같은 절연기판을 사용하지 않으면서 낮은 열저항 특성과 높은 전기적 저항 특성를 가지는 절연구조를 가지는 멀티 칩 패키지를 구현하는 것이 필요하게 되었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 절연 기판을 사용하지 않으면서 높은 전기적 저항 특성과 낮은 열적 저항 특성을 가지는 절연구조를 가지는 멀티 칩 패키지를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 멀티 칩 패키지가 제공된다. 멀티 칩 패키지는 서로 전기적으로 절연되어 리드 프레임의 상면에 각각 배치된 하나 또는 그 이상의 반도체 칩들과 상기 하나 또는 그 이상의 반도체 칩들의 상에 상기 반도체 칩들과 전기적으로 연결되는 기판 및 상기 리드 프레임의 상면 및 상기 하나 또는 그 이상의 반도체 칩들과 상기 기판을 포함하여 밀봉하는 봉지재를 포함한다. 나아가, 상기 반도체 칩은 실리콘 칩을 포함할 수 있다.
상기 본 발명에 따른 멀티 칩 패키지의 일 예에 따르면 상기 리드 프레임의 상면과 상기 반도체 칩 사이에 개재된 절연층을 더 포함할 수 있다. 나아가 상기 절연층은 다이아몬드층을 포함할 수 있으며, 바람직하게는 화학기상증착법 또는 물리기상증착법에 의해 형성된 다이아몬드층을 포함할 수 있다.
상기 본 발명에 따른 멀티 칩 패키지의 다른 예에 따르면 상기 리드 프레임의 상면과 상기 절연층 사이에 개재된 제1 금속층을 더 포함할 수 있다. 그리고/또는 상기 리드 프레임의 상면과 상기 절연층 사이에 개재된 다이 어태치 접착층을 더 포함할 수 있다. 나아가, 상기 반도체 칩과 상기 기판을 전기적으로 연결하는 금속 범프 또는 솔더 범프를 더 포함할 수 있다.
상기 본 발명에 따른 멀티 칩 패키지의 또 다른 예에 따르면 상기 리드 프레임의 하면과 접촉하여 배치되는 히트싱크를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 멀티 칩 패키지가 제공된다. 멀티 칩 패키지는 서로 전기적으로 절연되어 도전성인 히트 싱크의 상면에 각각 배치된 하나 또는 그 이상의 반도체 칩들, 상기 하나 또는 그 이상의 반도체 칩들의 상에 상기 반도체 칩들과 전기적으로 연결되는 기판 및 상기 히트 싱크의 상면 및 상기 하나 또는 그 이상의 반도체 칩들과 상기 기판을 포함하여 밀봉하는 봉지재를 포함한다. 나아가, 상기 반도체 칩은 실리콘 칩을 포함할 수 있다.
상기 본 발명에 따른 멀티 칩 패키지의 일 예에 따르면 상기 리드 프레임의 상면과 상기 반도체 칩 사이에 개재된 절연층을 더 포함할 수 있다. 나아가 상기 절연층은 다이아몬드층을 포함할 수 있으며, 바람직하게는 화학기상증착법 또는 물리기상증착법에 의해 형성된 다이아몬드층을 포함할 수 있다.
상기 본 발명에 따른 멀티 칩 패키지의 다른 예에 따르면 상기 기판과 접촉하고 외부로 전기적 연결이 되는 리드 프레임을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 형태에 따른 멀티 칩 패키지가 제공된다. 상기 멀티 칩 패키지는 도전성인 리드 프레임의 상면에 탑재된 제1 실리콘 칩, 상기 제1 실리콘 칩 상에 탑재된 제2 실리콘 칩 및 상기 제1 실리콘 칩과 상기 제2 실리콘 칩 사이에 개재되는 절연층을 포함한다. 나아가 상기 제1 실리콘 칩과 상기 제2 실리콘 칩을 전기적으로 연결하는 본딩 와이어 및 상기 리드 프레임의 상면과 상기 제1 실리콘 칩, 상기 제2 실리콘 칩, 상기 절연층 및 상기 본딩 와이어를 밀봉하는 봉지재를 포함한다.
상기 본 발명에 따른 멀티 칩 패키지의 일 예에 따르면 상기 절연층은 화학기상증착법 또는 물리기상증착법에 의해 형성된 다이아몬드층을 포함할 수 있다. 나아가, 상기 리드 프레임과 상기 제1 실리콘 칩 사이 및 상기 절연층과 상기 제1 실리콘 칩 사이에 개재되는 다이 어태치 접착층을 각각 더 포함할 수 있다.
본 발명에 따른 멀티 칩 패키지는 절연 기판을 사용하지 않고 상대적으로 낮은 비용으로 하나 이상의 반도체 칩을 탑재하는 패키지를 구현할 수 있다.
또한, 본 발명에 따른 멀티 칩 패키지는 높은 전기적 저항 특성과 낮은 열저항 특성을 동시에 가지는 다이아몬드층이 반도체 칩과 리드 프레임 또는 히트 싱크 사이에 개재됨으로써 복수개의 반도체 칩 서로 간의 절연을 안정적으로 유지할 수 있으며 외부로의 열방출이 효과적으로 이루어질 수 있다.
첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다. 또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것으로 이해될 수 있다. 예를 들어, 도면들에서 소자의 위아래가 뒤집어 진다면, 다른 요소들의 상부면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.
도 1은 본 발명의 일실시예에 따른 멀티 칩 패키지(100)를 보여주는 단면도이다.
도 1을 참조하면, 제1 리드 프레임(141) 상면에 탑재된 복수개의 반도체 칩(121)이 제공된다. 제1 리드 프레임(141)은 도전성 물질로 형성되며 일례로 구리로 형성될 수 있다. 따라서, 제1 리드 프레임(141)을 통해 복수개의 반도체 칩(121)이 단락(short)이 되는 것을 방지하기 위하여 복수개의 반도체 칩(121)은 서로 전기적으로 절연되어야 한다. 반도체 칩(121)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 하지만 전력 소자의 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 제한되지는 않는다. 반도체 칩(121)은 실리콘 칩을 포함하는 것이 바람직하다. 도 1에서는 반도체 칩(121)이 복수개인 경우를 도시하고 있지만 한 개의 반도체 칩(121)인 경우에도 적용할 수 있다.
본 발명의 일실시예에서는 제1 리드 프레임(141)의 상면과 반도체 칩(121) 사이에 절연층(123)이 개재된다. 절연층(123)은 반도체 칩(121)과 제1 리드 프레 임(141)을 서로 전기적으로 절연시켜야 하므로 높은 전기적 저항 특성을 가져야 한다. 또한 절연층(123)은 반도체 칩(121)에서 발생되는 열을 외부로 효율적으로 방출하기 위하여 낮은 열저항 특성(높은 열전도도 특성)을 동시에 가져야 한다.
절연층(123)은 다이아몬드층을 포함하여 형성될 수 있다. 상기 다이아몬드층은 화학기상증착법 또는 물리기상증착법을 통하여 형성될 수 있다.
예를 들어 화학기상증착법에 의해 다이아몬드층을 형성하기 위해서 수소 가스 분위기 하에서 플라즈마 화학기상증착법을 사용할 수 있다. 물리기상증착법에 의해 다이아몬드층을 형성하기 위해서 레이저 애블레이션법을 사용할 수 있다. 레이저 애블레이션법은 장치의 구조가 간단하고 그라파이트 타겟으로부터 방출되는 입자들의 높은 운동에너지 때문에 보다 낮은 기판 온도에서도 결정을 성장시킬 수 있다.
절연층(123)은 BeO층 또는 AlN층을 포함할 수도 있다. 상기 BeO층 또는 AlN층도 화학기상증착법 또는 화학기상증착법에 의해 형성될 수 있다.
표 1은 화학기상증착법에 의해 형성된 다이아몬드, BeO, AlN 및 구리에 대한 여러 특성들을 보여준다.
물질 영계수 (1012dynes/cm2) 비저항 (Ωcm) 열팽창계수 (ppm/℃) 열전도도 (W/cm℃)
CVD diamond 8.40 1016 1.2 21
BeO 1.01 1014 7.4 2.4
AlN 1.81 1014 3.2 2.2
Cu 1.10 1.7x10-6 16.8 3.8
표 1을 참조하면, 화학기상증착법에 의한 다이아몬드층은 열적 저항 특성이 매우 높아 절연물질로서 기능을 담당하며 열전도도가 매우 높아서 패키지의 외부 열방출에 기여할 수 있다. 따라서, 본 발명의 일실시예에 따른 절연층(123)은 화학기상증착법에 의한 다이아몬드층을 포함하는 것이 바람직하다. 그러나 이러한 절연층을 구성하는 물질들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
멀티 칩 패키지(100)는 복수개의 반도체 칩(121)들 상에 반도체 칩(121)들과 전기적으로 연결되는 기판(110)이 제공된다. 기판(110)은 인쇄회로기판(PCB), 가요성 인쇄회로기판(FPCB), DBC 기판 또는 IMS 기판 등을 포함할 수 있다. 이러한 기판들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
반도체 칩(121) 상에 형성된 범프(122)에 의해 반도체 칩(121)과 기판(110)은 전기적으로 연결될 수 있다. 범프(122)는 금속 또는 솔더로 형성될 수 있다. 범프(122) 이외에 본딩 와이어에 의해 반도체 칩(121)과 기판(110)이 전기적으로 연결될 수도 있다. 상기 본딩 와이어가 제공되는 경우 반도체 칩(121)의 상면에 제2 금속층(미도시)이 형성될 수도 있다.
제1 리드 프레임(141)의 상면과 절연층(123) 사이에는 제1 금속층(124)이 개재될 수 있다. 제1 금속층(124)은 제1 리드 프레임(141) 상에 솔더링을 위해 필요할 수 있다. 또한 제1 리드 프레임(141)의 상면과 절연층(123) 사이에는 다이 어태치 접착층(125)가 개재될 수 있다. 다이 어태치 접착층(125)은 예를 들어 솔더 또는 에폭시로 구성될 수 있으나, 본 발명의 범위가 이러한 예에 의해 제한되는 것은 아니다.
도 1에서는 제1 금속층(124)과 다이 어태치 접착층(125)이 동시에 도시되어 있지만 반드시 함께 제공되어야 할 필요는 없다. 경우에 따라서는 제1 금속층(124) 또는 다이 어태치 접착층(125)만 절연층(123)과 제1 리드 프레임(141) 사이에 개재될 수 있다.
기판(110) 상에는 또 다른 반도체 칩(130)이 본딩 와이어(135)에 의해 전기적으로 연결되도록 탑재된다. 상기 또 다른 반도체 칩(130)은 전력 소자 및/또는 제어 소자일 수 있으나, 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 의하여 제한되지는 않는다.
멀티 칩 패키지(100)는 봉지재(150)를 포함한다. 봉지재(150)는 제1 리드 프레임(141)의 상면 및 반도체 칩(121)들과 기판(110)을 포함하여 밀봉할 수 있다. 제1 리드 프레임(141)의 하면은 외부로 노출되도록 봉지재(150)가 형성되는 것이 바람직하다. 봉지재(150)는 절연성 수지, 예컨대 EMC(Epoxy Mold Compound)으로 형성될 수 있다.
제1 리드 프레임(141)의 하면은 봉지재(150)에 의해 노출되는데 노출된 제1 리드 프레임(141)의 하면과 접촉하는 히트싱크(heat sink, 160)가 제공될 수 있다. 히트싱크(160)는 봉지재(150)의 하면 및 제1 리드 프레임(141)의 하면과 접착층 및/또는 기계적 결합구조에 의해 결합될 수도 있다. 히트싱크(160)는 전력 소자를 포함하는 반도체 칩(121)에서 발생되는 열을 빠르게 방출하는 역할을 할 수 있다.
멀티 칩 패키지(100)는 제2 리드 프레임(142)을 포함할 수 있는데, 제2 리드 프레임(142)은 기판(110)과 접촉하여 외부로 전기적 연결이 가능하게 할 수 있다. 따라서 도 1에서 도시된 멀티 칩 패키지(100)는 부착된 리드 프레임(141, 142)이 양쪽에 두 줄로 늘어선 형태인 이중 직렬 패키지(DIP;dual in-line package)일 수 있다.
도 2는 본 발명의 일실시예의 변형예에 따른 멀티 칩 패키지(200)를 보여주는 단면도이다.
도 2를 참조하면, 리드 프레임(241) 상면에 탑재된 반도체 칩(221)이 제공된다. 리드 프레임(241)은 도전성 물질로 형성되며 일례로 구리로 형성될 수 있다. 반도체 칩(221)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 하지만 전력 소자의 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 제한되지는 않는다. 반도체 칩(221)은 실리콘 칩을 포함하는 것이 바람직하다. 도 2에서는 반도체 칩(221)이 한 개인 경우를 도시하고 있지만 복수개의 반도체 칩인 경우에도 적용할 수 있다.
본 발명의 일실시예에서는 리드 프레임(241)의 상면과 반도체 칩(221) 사이에 절연층(223)이 개재된다. 절연층(223)은 반도체 칩(221)과 리드 프레임(241)을 서로 전기적으로 절연시켜야 하므로 높은 전기적 저항 특성을 가져야 한다. 또한 절연층(223)은 반도체 칩(221)에서 발생되는 열을 외부로 효율적으로 방출하기 위하여 낮은 열저항 특성(높은 열전도도 특성)을 동시에 가져야 한다.
절연층(223)은 다이아몬드층을 포함하여 형성될 수 있다. 상기 다이아몬드층은 화학기상증착법 또는 물리기상증착법을 통하여 형성될 수 있다.
예를 들어 화학기상증착법에 의해 다이아몬드층을 형성하기 위해서 수소 가스 분위기 하에서 플라즈마 화학기상증착법을 사용할 수 있다. 물리기상증착법에 의해 다이아몬드층을 형성하기 위해서 레이저 애블레이션법을 사용할 수 있다. 레이저 애블레이션법은 장치의 구조가 간단하고 그라파이트 타겟으로부터 방출되는 입자들의 높은 운동에너지 때문에 보다 낮은 기판 온도에서도 결정을 성장시킬 수 있다.
절연층(223)은 BeO층 또는 AlN층을 포함할 수도 있다. 상기 BeO층 또는 AlN층도 화학기상증착법 또는 화학기상증착법에 의해 형성될 수 있다.
표 1은 화학기상증착법에 의해 형성된 다이아몬드, BeO, AlN 및 구리에 대한 여러 특성들을 보여준다. 표 1을 참조하면, 화학기상증착법에 의한 다이아몬드층은 열적 저항 특성이 매우 높아 절연물질로서 기능을 담당하며 열전도도가 매우 높아서 패키지의 외부 열방출에 기여할 수 있다. 따라서, 본 발명의 일실시예에 따른 절연층(223)은 화학기상증착법에 의한 다이아몬드층을 포함하는 것이 바람직하다. 그러나 이러한 절연층을 구성하는 물질들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
멀티 칩 패키지(200)는 반도체 칩(221) 상에 반도체 칩(221)과 전기적으로 연결되는 기판(210)이 제공된다. 기판(210)은 인쇄회로기판(PCB), 가요성 인쇄회로기판(FPCB), DBC 기판 또는 IMS 기판 등을 포함할 수 있다. 이러한 기판들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
반도체 칩(221) 상에 형성된 범프(222)에 의해 반도체 칩(221)과 기판(210)은 전기적으로 연결될 수 있다. 범프(222)는 금속 또는 솔더로 형성될 수 있다. 범프(222) 이외에 본딩 와이어에 의해 반도체 칩(221)과 기판(210)이 전기적으로 연결될 수도 있다. 상기 본딩 와이어가 제공되는 경우 반도체 칩(221)의 상면에 제2 금속층(미도시)이 형성될 수도 있다.
리드 프레임(241)의 상면과 절연층(223) 사이에는 제1 금속층(224)이 개재될 수 있다. 제1 금속층(224)은 리드 프레임(241) 상에 솔더링을 위해 필요할 수 있다. 또한 리드 프레임(241)의 상면과 절연층(223) 사이에는 다이 어태치 접착층(225)가 개재될 수 있다. 다이 어태치 접착층(225)은 예를 들어 솔더 또는 에폭시로 구성될 수 있으나, 본 발명의 범위가 이러한 예에 의해 제한되는 것은 아니다.
도 1에서는 제1 금속층(224)과 다이 어태치 접착층(225)이 동시에 도시되어 있지만 반드시 함께 제공되어야 할 필요는 없다. 경우에 따라서는 제1 금속층(224) 또는 다이 어태치 접착층(225)만 절연층(223)과 리드 프레임(241) 사이에 개재될 수 있다.
기판(210) 상에는 또 다른 반도체 칩(230)이 연결 부재(232)에 의해 전기적으로 연결되도록 탑재된다. 상기 또 다른 반도체 칩(230)은 전력 소자 및/또는 제어 소자일 수 있으나, 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 의하여 제한되지는 않는다.
멀티 칩 패키지(200)는 봉지재(250)를 포함한다. 봉지재(250)는 리드 프레임(241)의 상면 및 반도체 칩(221, 230)들과 기판(210)을 포함하여 밀봉할 수 있다. 리드 프레임(241)의 하면은 외부로 노출되도록 봉지재(250)가 형성되는 것이 바람직하다. 봉지재(250)는 절연성 수지, 예컨대 EMC(Epoxy Mold Compound)으로 형성될 수 있다.
리드 프레임(241)의 하면은 봉지재(250)에 의해 노출되는데 노출된 리드 프레임(241)의 하면과 접촉하는 히트싱크(heat sink, 260)가 제공될 수 있다. 히트싱크(260)는 봉지재(250)의 하면 및 리드 프레임(241)의 하면과 접착층 및/또는 기계적 결합구조에 의해 결합될 수도 있다. 히트싱크(260)는 전력 소자를 포함하는 반도체 칩(221)에서 발생되는 열을 빠르게 방출하는 역할을 할 수 있다.
멀티 칩 패키지(200)에서 리드 프레임(241)은 기판(210)과 접촉하여 전기적으로 연결된다. 따라서, 기판(210)이 DBC 기판이나 IMS 기판과 같은 절연성 기판이 아닌 경우 반도체 칩(221)과 또 다른 반도체 칩(230)은 전기적으로 단락(short)이 될 수 있다. 따라서 리드 프레임(241)과 반도체 칩(221) 사이에 개재되는 절연층(223)이 상기 단락을 방지할 수 있다.
도 2에서 도시된 멀티 칩 패키지(200)는 부착된 리드 프레임(241)이 한쪽에 한 줄로 늘어선 형태인 단일 직렬 패키지(SIP;single in-line package)일 수 있다.
도 3은 본 발명의 다른 실시예에 따른 멀티 칩 패키지(300)를 보여주는 단면도이다.
도 3을 참조하면, 히트싱크(360)의 상면에 탑재된 반도체 칩(321)이 제공된다. 히트싱크(360)는 도전성 물질로 형성되며 일례로 구리로 형성될 수 있다. 반도체 칩(321)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 하지만 전력 소자의 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 제한되지는 않는다. 반도체 칩(321)은 실리콘 칩을 포함하는 것이 바람직하다. 도 3에서는 반도체 칩(321)이 복수개인 경우를 도시하고 있지만 한 개의 반도체 칩인 경우에도 적용할 수 있다.
본 발명의 일실시예에서는 히트싱크(360)의 상면과 반도체 칩(321) 사이에 절연층(323)이 개재된다. 절연층(323)은 반도체 칩(321)과 히트싱크(360)를 서로 전기적으로 절연시켜야 하므로 높은 전기적 저항 특성을 가져야 한다. 또한 절연층(323)은 반도체 칩(321)에서 발생되는 열을 외부로 효율적으로 방출하기 위하여 낮은 열저항 특성(높은 열전도도 특성)을 동시에 가져야 한다.
절연층(323)은 다이아몬드층을 포함하여 형성될 수 있다. 상기 다이아몬드층은 화학기상증착법 또는 물리기상증착법을 통하여 형성될 수 있다.
예를 들어 화학기상증착법에 의해 다이아몬드층을 형성하기 위해서 수소 가스 분위기 하에서 플라즈마 화학기상증착법을 사용할 수 있다. 물리기상증착법에 의해 다이아몬드층을 형성하기 위해서 레이저 애블레이션법을 사용할 수 있다. 레이저 애블레이션법은 장치의 구조가 간단하고 그라파이트 타겟으로부터 방출되는 입자들의 높은 운동에너지 때문에 보다 낮은 기판 온도에서도 결정을 성장시킬 수 있다.
절연층(323)은 BeO층 또는 AlN층을 포함할 수도 있다. 상기 BeO층 또는 AlN층도 화학기상증착법 또는 화학기상증착법에 의해 형성될 수 있다.
표 1은 화학기상증착법에 의해 형성된 다이아몬드, BeO, AlN 및 구리에 대한 여러 특성들을 보여준다. 표 1을 참조하면, 화학기상증착법에 의한 다이아몬드층은 열적 저항 특성이 매우 높아 절연물질로서 기능을 담당하며 열전도도가 매우 높아서 패키지의 외부 열방출에 기여할 수 있다. 따라서, 본 발명의 일실시예에 따른 절연층(323)은 화학기상증착법에 의한 다이아몬드층을 포함하는 것이 바람직하다. 그러나 이러한 절연층을 구성하는 물질들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
멀티 칩 패키지(300)는 반도체 칩(321) 상에 반도체 칩(321)과 전기적으로 연결되는 기판(310)이 제공된다. 기판(310)은 인쇄회로기판(PCB), 가요성 인쇄회로기판(FPCB), DBC 기판 또는 IMS 기판 등을 포함할 수 있다. 이러한 기판들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
반도체 칩(321) 상에 형성된 범프(322)에 의해 반도체 칩(321)과 기판(310)은 전기적으로 연결될 수 있다. 범프(322)는 금속 또는 솔더로 형성될 수 있다. 범프(322) 이외에 본딩 와이어에 의해 반도체 칩(321)과 기판(310)이 전기적으로 연결될 수도 있다. 상기 본딩 와이어가 제공되는 경우 반도체 칩(321)의 상면에 제2 금속층(미도시)이 형성될 수도 있다.
히트싱크(360)의 상면과 절연층(323) 사이에는 제1 금속층(324)이 개재될 수 있다. 제1 금속층(324)은 히트싱크(360) 상에 솔더링을 위해 필요할 수 있다.
기판(310) 상에는 또 다른 반도체 칩(330)이 연결 부재(335)에 의해 전기적으로 연결되도록 탑재된다. 상기 또 다른 반도체 칩(330)은 전력 소자 및/또는 제어 소자일 수 있으나, 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 의하여 제한되지는 않는다.
멀티 칩 패키지(300)는 기판(310) 상에 접촉하여 외부로 전기적 연결을 할 수 있는 리드 프레임(341, 342)이 제공될 수 있다.
멀티 칩 패키지(300)는 봉지재(350)를 포함한다. 봉지재(350)는 히트싱크(360)의 상면 및 반도체 칩(321, 330)들과 기판(310)을 포함하여 밀봉할 수 있다. 봉지재(350)는 절연성 수지, 예컨대 EMC(Epoxy Mold Compound)으로 형성될 수 있다.
도 4는 본 발명의 다른 실시예의 변형예에 따른 멀티 칩 패키지(400)를 보여주는 단면도이다.
도 4를 참조하면, 히트싱크(460)의 상면에 탑재된 반도체 칩(421)이 제공된다. 히트싱크(460)는 도전성 물질로 형성되며 일례로 구리로 형성될 수 있다. 반도체 칩(421)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 하지만 전력 소자의 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 제한되지는 않는다. 반도체 칩(421)은 실리콘 칩을 포함하는 것이 바람직하다. 도 4에서는 반도체 칩(421)이 한 개인 경우를 도시하고 있지만 복수개의 반도체 칩인 경우에도 적용할 수 있다.
본 발명의 실시예에서는 히트싱크(460)의 상면과 반도체 칩(421) 사이에 절연층(423)이 개재된다. 절연층(423)은 반도체 칩(421)과 히트싱크(460)를 서로 전기적으로 절연시켜야 하므로 높은 전기적 저항 특성을 가져야 한다. 또한 절연층(423)은 반도체 칩(421)에서 발생되는 열을 외부로 효율적으로 방출하기 위하여 낮은 열저항 특성(높은 열전도도 특성)을 동시에 가져야 한다.
절연층(423)은 다이아몬드층을 포함하여 형성될 수 있다. 상기 다이아몬드층은 화학기상증착법 또는 물리기상증착법을 통하여 형성될 수 있다.
예를 들어 화학기상증착법에 의해 다이아몬드층을 형성하기 위해서 수소 가스 분위기 하에서 플라즈마 화학기상증착법을 사용할 수 있다. 물리기상증착법에 의해 다이아몬드층을 형성하기 위해서 레이저 애블레이션법을 사용할 수 있다. 레이저 애블레이션법은 장치의 구조가 간단하고 그라파이트 타겟으로부터 방출되는 입자들의 높은 운동에너지 때문에 보다 낮은 기판 온도에서도 결정을 성장시킬 수 있다.
절연층(423)은 BeO층 또는 AlN층을 포함할 수도 있다. 상기 BeO층 또는 AlN층도 화학기상증착법 또는 화학기상증착법에 의해 형성될 수 있다.
표 1은 화학기상증착법에 의해 형성된 다이아몬드, BeO, AlN 및 구리에 대한 여러 특성들을 보여준다. 표 1을 참조하면, 화학기상증착법에 의한 다이아몬드층은 열적 저항 특성이 매우 높아 절연물질로서 기능을 담당하며 열전도도가 매우 높아서 패키지의 외부 열방출에 기여할 수 있다. 따라서, 본 발명의 일실시예에 따른 절연층(423)은 화학기상증착법에 의한 다이아몬드층을 포함하는 것이 바람직하다. 그러나 이러한 절연층을 구성하는 물질들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
멀티 칩 패키지(400)는 반도체 칩(421) 상에 반도체 칩(421)과 전기적으로 연결되는 기판(410)이 제공된다. 기판(410)은 트레이스(411)이 양면에 형성된 인쇄회로기판(PCB) 또는 가요성 인쇄회로기판(FPCB)을 포함할 수 있다. 이러한 기판들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
반도체 칩(421) 상에 형성된 범프(422)에 의해 반도체 칩(421)과 기판(410)은 전기적으로 연결될 수 있다. 범프(422)는 금속 또는 솔더로 형성될 수 있다.
히트싱크(460)의 상면과 절연층(423) 사이에는 제1 금속층(424)이 개재될 수 있다. 제1 금속층(424)은 히트싱크(460) 상에 솔더링을 위해 필요할 수 있다.
기판(410) 상에 형성된 트레이스(411) 상에는 또 다른 반도체 칩(431)이 연결 부재(432)에 의해 전기적으로 연결되도록 탑재된다. 상기 또 다른 반도체 칩(431)은 전력 소자 및/또는 제어 소자일 수 있으나, 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 의하여 제한되지는 않는다.
멀티 칩 패키지(400)는 기판(410) 상에 형성된 트레이스(411)이 제공되어 외부로 전기적 연결이 가능할 수 있다.
멀티 칩 패키지(400)는 봉지재(450)를 포함한다. 봉지재(450)는 히트싱크(460)의 상면 및 반도체 칩(421, 431)들을 포함하여 밀봉할 수 있다. 봉지재(450)는 절연성 수지, 예컨대 EMC(Epoxy Mold Compound)으로 형성될 수 있다.
도 1 및 도 2에서 도시된 멀티 칩 패키지(100, 200)은 리드 프레임이 히트싱크 방향으로 노출된 구조이며, 도 3 및 도 4에서 도시된 멀티 칩 패키지(300, 400)은 반도체칩의 배면(backside)이 히트싱크 방향으로 노출된 구조이다.
도 5는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지(500)를 보여주는 단면도이다.
도 5를 참조하면, 제1 리드 프레임(510)의 상면에 탑재된 제1 반도체칩(521a)이 제공된다. 제1 반도체칩(521a)의 상면에 제2 반도체칩(521b)이 또한 제공된다. 제1 반도체칩(521a) 및/또는 제2 반도체칩(521b)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 하지만 전력 소자의 이러한 예는 본 발명의 설명을 위해서 부가적으로 제공되었을 뿐, 본 발명의 범위가 이러한 예에 제한되지는 않는다. 제1 반도체칩(521a) 및/또는 제2 반도체칩(521b)은 실리콘 칩을 포함하여 형성될 수 있다.
제1 반도체칩(521a)과 제2 반도체칩(521b) 사이에는 절연층(523b)이 개재된다. 절연층(523b)은 제1 반도체칩(521a)과 제2 반도체칩(521b)을 단락을 방지하기 위하여 서로 전기적으로 절연시켜야 하므로 높은 전기적 저항 특성을 가져야 한다. 또한 절연층(523b)은 반도체 칩에서 발생되는 열을 외부로 효율적으로 방출하기 위하여 낮은 열저항 특성(높은 열전도도 특성)을 동시에 가져야 한다.
절연층(523b)은 다이아몬드층을 포함하여 형성될 수 있다. 상기 다이아몬드층은 화학기상증착법 또는 물리기상증착법을 통하여 형성될 수 있다.
예를 들어 화학기상증착법에 의해 다이아몬드층을 형성하기 위해서 수소 가스 분위기 하에서 플라즈마 화학기상증착법을 사용할 수 있다. 물리기상증착법에 의해 다이아몬드층을 형성하기 위해서 레이저 애블레이션법을 사용할 수 있다. 레이저 애블레이션법은 장치의 구조가 간단하고 그라파이트 타겟으로부터 방출되는 입자들의 높은 운동에너지 때문에 보다 낮은 기판 온도에서도 결정을 성장시킬 수 있다.
절연층(523b)은 BeO층 또는 AlN층을 포함할 수도 있다. 상기 BeO층 또는 AlN층도 화학기상증착법 또는 화학기상증착법에 의해 형성될 수 있다.
표 1은 화학기상증착법에 의해 형성된 다이아몬드, BeO, AlN 및 구리에 대한 여러 특성들을 보여준다. 표 1을 참조하면, 화학기상증착법에 의한 다이아몬드층은 열적 저항 특성이 매우 높아 절연물질로서 기능을 담당하며 열전도도가 매우 높아서 패키지의 외부 열방출에 기여할 수 있다. 따라서, 본 발명의 일실시예에 따른 절연층(523b)은 화학기상증착법에 의한 다이아몬드층을 포함하는 것이 바람직하다. 그러나 이러한 절연층을 구성하는 물질들은 예시적으로 제공되었고, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
제1 반도체칩(521a)과 절연층(523b) 사이에는 제1 금속층(524b)이 개재될 수 있다. 제1 금속층(524b)은 솔더링을 위해 필요할 수 있다.
제1 리드 프레임(510)과 제1 반도체칩(521a) 사이에는 제1 다이 어태치 접착층(526a)이 제공될 수 있으며, 제1 반도체칩(521a)과 제2 반도체칩(521b) 사이에는 제2 다이 어태치 접착층(526b)이 제공될 수 있다.
제1 반도체칩(521a)과 제2 반도체칩(521b)은 제1 본딩 와이어(535)에 의해 전기적으로 연결될 수 있다.
제1 반도체칩(521a) 및/또는 제2 반도체칩(521b) 상에 형성된 패드와 제2 리드 프레임(441)은 제2 본딩 와이어(536)에 의해 전기적으로 연결될 수 있다.
멀티 칩 패키지(500)는 봉지재(550)를 포함한다. 봉지재(550)는 제1 반도체칩(521a), 제2 반도체칩(521b), 절연층(523b) 및 본딩 와이어(535, 536)을 포함하여 밀봉할 수 있다. 봉지재(550)는 절연성 수지, 예컨대 EMC(Epoxy Mold Compound)으로 형성될 수 있다.
도 1 내지 도 4에서 도시된 멀티 칩 패키지는 단락을 방지하기 위하여 서로 간에 절연되는 반도체 칩들이 리드 프레임 또는 히트싱크 상에 칩-바이-칩(chip by chip) 형태로 배치되지만, 도 5에서 도시된 멀티 칩 패키지는 단락을 방지하기 위하여 서로 간에 절연되는 반도체 칩들이 칩-온-칩(chip on chip)형태로 배치된다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일실시예에 따른 멀티 칩 패키지(100)를 보여주는 단면도이다.
도 2는 본 발명의 일실시예의 변형예에 따른 멀티 칩 패키지(200)를 보여주는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 멀티 칩 패키지(300)를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예의 변형예에 따른 멀티 칩 패키지(400)를 보여주는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지(500)를 보여주는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
160, 260, 360, 460 : 히트싱크
141, 241, 341 : 리드 프레임
121, 221, 321, 421, 521 : 반도체 칩
123, 223, 323, 423, 523b : 절연층

Claims (21)

  1. 단락을 방지하기 위하여 서로 전기적으로 절연되어 리드 프레임의 상면에 각각 배치된 복수개의 반도체 칩들;
    상기 복수개의 반도체 칩들의 상에 배치되며 전기적으로 연결되는 기판;
    상기 리드 프레임의 상면, 상기 복수개의 반도체 칩들 및 상기 기판을 포함하여 밀봉하는 봉지재;를 포함하는 멀티 칩 패키지.
  2. 제1항에 있어서, 상기 리드 프레임의 상면과 상기 반도체 칩 사이에 개재된 절연층을 더 포함하는 멀티 칩 패키지.
  3. 제2항에 있어서, 상기 절연층은 다이아몬드층, BeO층 또는 AlN층을 포함하는 멀티 칩 패키지.
  4. 제3항에 있어서, 상기 다이아몬드층, BeO층 또는 AlN층은 화학기상증착법 또는 물리기상증착법에 의해 형성되는 것을 특징으로 하는 멀티 칩 패키지.
  5. 제2항에 있어서, 상기 리드 프레임의 상면과 상기 절연층 사이에 개재된 제1 금속층을 더 포함하는 멀티 칩 패키지.
  6. 제2항에 있어서, 상기 리드 프레임의 상면과 상기 절연층 사이에 개재된 다이 어태치 접착층을 더 포함하는 멀티 칩 패키지.
  7. 제1항에 있어서, 상기 기판은 인쇄회로기판(PCB) 또는 가요성 인쇄회로기판(FPCB)을 포함하고, 상기 반도체 칩과 상기 기판을 전기적으로 연결하는 금속 범프 또는 솔더 범프를 더 포함하는 멀티 칩 패키지.
  8. 제1항에 있어서, 상기 봉지재는 상기 리드 프레임의 하면을 노출하도록 형성되고, 상기 리드 프레임의 하면과 접촉하여 배치되는 히트싱크를 더 포함하는 멀티 칩 패키지.
  9. 제1항에 있어서, 상기 반도체 칩은 실리콘 칩을 포함하는 멀티 칩 패키지.
  10. 제1항에 있어서, 상기 기판과 접촉하고 외부로 전기적 연결이 되는 또 다른 리드 프레임을 더 포함하는 멀티 칩 패키지.
  11. 단락을 방지하기 위하여 서로 전기적으로 절연되어 도전성인 히트 싱크의 상면에 각각 배치된 복수개의 반도체 칩들;
    상기 복수개의 반도체 칩들의 상에 배치되며 전기적으로 연결되는 기판;
    상기 히트 싱크의 상면, 상기 복수개의 반도체 칩들 및 상기 기판을 포함하 여 밀봉하는 봉지재;를 포함하는 멀티 칩 패키지.
  12. 제11항에 있어서, 상기 히트 싱크의 상면과 상기 반도체 칩 사이에 개재된 절연층을 더 포함하는 멀티 칩 패키지.
  13. 제12항에 있어서, 상기 절연층은 다이아몬드층, BeO층 또는 AlN층을 포함하는 멀티 칩 패키지.
  14. 제13항에 있어서, 상기 다이아몬드층, BeO층 또는 AlN층은 화학기상증착법 또는 물리기상증착법에 의해 형성되는 것을 특징으로 하는 멀티 칩 패키지.
  15. 제12항에 있어서, 상기 히트 싱크의 상면과 상기 절연층 사이에 개재된 제1 금속층을 더 포함하는 멀티 칩 패키지.
  16. 제11항에 있어서, 상기 기판은 인쇄회로기판(PCB) 또는 가요성 인쇄회로기판(FPCB)을 포함하고, 상기 반도체 칩과 상기 기판을 전기적으로 연결하는 금속 범프 또는 솔더 범프를 더 포함하는 멀티 칩 패키지.
  17. 제11항에 있어서, 상기 반도체 칩은 실리콘 칩을 포함하는 멀티 칩 패키지.
  18. 제11항에 있어서, 상기 기판과 접촉하고 외부로 전기적 연결이 되는 리드 프레임을 더 포함하는 멀티 칩 패키지.
  19. 도전성인 리드 프레임의 상면에 탑재된 제1 실리콘 칩;
    상기 제1 실리콘 칩 상에 탑재된 제2 실리콘 칩;
    상기 제1 실리콘 칩과 상기 제2 실리콘 칩 사이에 개재되는 절연층;
    상기 제1 실리콘 칩과 상기 제2 실리콘 칩을 전기적으로 연결하는 본딩 와이어; 및
    상기 리드 프레임의 상면, 상기 제1 실리콘 칩, 상기 제2 실리콘 칩, 상기 절연층 및 상기 본딩 와이어를 포함하여 밀봉하는 봉지재;를 포함하는 멀티 칩 패키지.
  20. 제19항에 있어서, 상기 절연층은 화학기상증착법 또는 물리기상증착법에 의해 형성된 다이아몬드층, BeO층 또는 AlN층을 포함하는 멀티 칩 패키지.
  21. 제19항에 있어서, 상기 리드 프레임과 상기 제1 실리콘 칩 사이 및 상기 절연층과 상기 제1 실리콘 칩 사이에 개재되는 다이 어태치 접착층을 각각 더 포함하는 멀티 칩 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180094525A (ko) * 2017-02-15 2018-08-24 매그나칩 반도체 유한회사 반도체 패키지 장치

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200836315A (en) * 2007-02-16 2008-09-01 Richtek Techohnology Corp Electronic package structure and method thereof
KR101505552B1 (ko) * 2008-03-31 2015-03-24 페어차일드코리아반도체 주식회사 복합 반도체 패키지 및 그 제조방법
US20100283143A1 (en) * 2009-05-06 2010-11-11 Chenglin Liu Die Exposed Chip Package
US20110012240A1 (en) * 2009-07-15 2011-01-20 Chenglin Liu Multi-Connect Lead
US8896107B2 (en) * 2011-01-03 2014-11-25 International Rectifier Corporation High power semiconductor package with conductive clip
US8680627B2 (en) 2011-01-14 2014-03-25 International Rectifier Corporation Stacked half-bridge package with a common conductive clip
US8674497B2 (en) * 2011-01-14 2014-03-18 International Business Machines Corporation Stacked half-bridge package with a current carrying layer
US8426952B2 (en) 2011-01-14 2013-04-23 International Rectifier Corporation Stacked half-bridge package with a common conductive leadframe
US20120228696A1 (en) * 2011-03-07 2012-09-13 Texas Instruments Incorporated Stacked die power converter
US9842797B2 (en) 2011-03-07 2017-12-12 Texas Instruments Incorporated Stacked die power converter
US8299588B1 (en) * 2011-07-07 2012-10-30 Texas Instruments Incorporated Structure and method for uniform current distribution in power supply module
US10128219B2 (en) 2012-04-25 2018-11-13 Texas Instruments Incorporated Multi-chip module including stacked power devices with metal clip
US8604610B1 (en) 2012-06-13 2013-12-10 Fairchild Semiconductor Corporation Flexible power module semiconductor packages
CN102832189B (zh) * 2012-09-11 2014-07-16 矽力杰半导体技术(杭州)有限公司 一种多芯片封装结构及其封装方法
KR101432372B1 (ko) * 2012-10-02 2014-08-20 삼성전기주식회사 방열 기판 및 방열 기판 제조 방법
US9515060B2 (en) * 2013-03-20 2016-12-06 Infineon Technologies Austria Ag Multi-chip semiconductor power device
KR102041644B1 (ko) * 2014-01-08 2019-11-07 삼성전기주식회사 전력 모듈 패키지와 이의 제작방법
US9355942B2 (en) * 2014-05-15 2016-05-31 Texas Instruments Incorporated Gang clips having distributed-function tie bars
US9595505B2 (en) * 2014-11-25 2017-03-14 Nxp Usa, Inc. Thermally-enhanced three dimensional system-in-packages and methods for the fabrication thereof
DE102015108700A1 (de) 2015-06-02 2016-12-08 Infineon Technologies Austria Ag Halbleiter-Leistungs-Package und Verfahren zu ihrer Herstellung
KR101821588B1 (ko) * 2016-04-22 2018-01-25 주식회사 코아비스 방열 성능을 개선한 연료펌프 모듈 및 이를 제조하는 연료펌프 모듈 제조방법
US10787303B2 (en) 2016-05-29 2020-09-29 Cellulose Material Solutions, LLC Packaging insulation products and methods of making and using same
US11078007B2 (en) 2016-06-27 2021-08-03 Cellulose Material Solutions, LLC Thermoplastic packaging insulation products and methods of making and using same
US10586754B2 (en) * 2016-11-01 2020-03-10 Semiconductor Components Industries, LLC (BHB) Semiconductor die package and manufacturing method
WO2019139394A1 (ko) * 2018-01-11 2019-07-18 주식회사 아모센스 전력 반도체 모듈
KR20210076469A (ko) * 2019-12-16 2021-06-24 현대자동차주식회사 파워 모듈 및 그 제조 방법
US11678468B2 (en) * 2020-09-24 2023-06-13 Dana Tm4 Inc. High density power module
US11631626B2 (en) * 2020-10-05 2023-04-18 Unimicron Technology Corp. Package structure

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4751199A (en) 1983-12-06 1988-06-14 Fairchild Semiconductor Corporation Process of forming a compliant lead frame for array-type semiconductor packages
DE3573137D1 (en) * 1984-10-03 1989-10-26 Sumitomo Electric Industries Material for a semiconductor device and process for its manufacture
US4772935A (en) 1984-12-19 1988-09-20 Fairchild Semiconductor Corporation Die bonding process
US4890153A (en) 1986-04-04 1989-12-26 Fairchild Semiconductor Corporation Single bonding shelf, multi-row wire-bond finger layout for integrated circuit package
US4791473A (en) 1986-12-17 1988-12-13 Fairchild Semiconductor Corporation Plastic package for high frequency semiconductor devices
US4839717A (en) 1986-12-19 1989-06-13 Fairchild Semiconductor Corporation Ceramic package for high frequency semiconductor devices
US4731701A (en) 1987-05-12 1988-03-15 Fairchild Semiconductor Corporation Integrated circuit package with thermal path layers incorporating staggered thermal vias
US4796080A (en) 1987-07-23 1989-01-03 Fairchild Camera And Instrument Corporation Semiconductor chip package configuration and method for facilitating its testing and mounting on a substrate
US5327325A (en) 1993-02-08 1994-07-05 Fairchild Space And Defense Corporation Three-dimensional integrated circuit package
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
JP3516789B2 (ja) 1995-11-15 2004-04-05 三菱電機株式会社 半導体パワーモジュール
US5650361A (en) * 1995-11-21 1997-07-22 The Aerospace Corporation Low temperature photolytic deposition of aluminum nitride thin films
US5646446A (en) 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
KR100335480B1 (ko) 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
KR100335481B1 (ko) 1999-09-13 2002-05-04 김덕중 멀티 칩 패키지 구조의 전력소자
US6720642B1 (en) 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
US6989588B2 (en) 2000-04-13 2006-01-24 Fairchild Semiconductor Corporation Semiconductor device including molded wireless exposed drain packaging
US6556750B2 (en) 2000-05-26 2003-04-29 Fairchild Semiconductor Corporation Bi-directional optical coupler
KR100370231B1 (ko) 2000-06-13 2003-01-29 페어차일드코리아반도체 주식회사 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지
KR100403608B1 (ko) 2000-11-10 2003-11-01 페어차일드코리아반도체 주식회사 스택구조의 인텔리젠트 파워 모듈 패키지 및 그 제조방법
KR100374629B1 (ko) 2000-12-19 2003-03-04 페어차일드코리아반도체 주식회사 얇고 작은 크기의 전력용 반도체 패키지
US6469384B2 (en) 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US6891257B2 (en) 2001-03-30 2005-05-10 Fairchild Semiconductor Corporation Packaging system for die-up connection of a die-down oriented integrated circuit
US6645791B2 (en) 2001-04-23 2003-11-11 Fairchild Semiconductor Semiconductor die package including carrier with mask
US6893901B2 (en) 2001-05-14 2005-05-17 Fairchild Semiconductor Corporation Carrier with metal bumps for semiconductor die packages
US7061080B2 (en) * 2001-06-11 2006-06-13 Fairchild Korea Semiconductor Ltd. Power module package having improved heat dissipating capability
US6683375B2 (en) 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US7176506B2 (en) * 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
US6774465B2 (en) 2001-10-05 2004-08-10 Fairchild Korea Semiconductor, Ltd. Semiconductor power package module
US6891256B2 (en) 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US6642738B2 (en) 2001-10-23 2003-11-04 Fairchild Semiconductor Corporation Method and apparatus for field-effect transistor current sensing using the voltage drop across drain to source resistance that eliminates dependencies on temperature of the field-effect transistor and/or statistical distribution of the initial value of drain to source resistance
US6674157B2 (en) 2001-11-02 2004-01-06 Fairchild Semiconductor Corporation Semiconductor package comprising vertical power transistor
US6566749B1 (en) 2002-01-15 2003-05-20 Fairchild Semiconductor Corporation Semiconductor die package with improved thermal and electrical performance
US6867489B1 (en) 2002-01-22 2005-03-15 Fairchild Semiconductor Corporation Semiconductor die package processable at the wafer level
US6830959B2 (en) 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
US7122884B2 (en) 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
US6836023B2 (en) 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
KR100843737B1 (ko) 2002-05-10 2008-07-04 페어차일드코리아반도체 주식회사 솔더 조인트의 신뢰성이 개선된 반도체 패키지
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US6777800B2 (en) 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US6943434B2 (en) 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
US6806580B2 (en) 2002-12-26 2004-10-19 Fairchild Semiconductor Corporation Multichip module including substrate with an array of interconnect structures
KR100958422B1 (ko) 2003-01-21 2010-05-18 페어차일드코리아반도체 주식회사 고전압 응용에 적합한 구조를 갖는 반도체 패키지
US7217594B2 (en) 2003-02-11 2007-05-15 Fairchild Semiconductor Corporation Alternative flip chip in leaded molded package design and method for manufacture
US7271497B2 (en) 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
US6867481B2 (en) 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
US7315077B2 (en) 2003-11-13 2008-01-01 Fairchild Korea Semiconductor, Ltd. Molded leadless package having a partially exposed lead frame pad
US7196313B2 (en) 2004-04-02 2007-03-27 Fairchild Semiconductor Corporation Surface mount multi-channel optocoupler
US7242076B2 (en) 2004-05-18 2007-07-10 Fairchild Semiconductor Corporation Packaged integrated circuit with MLP leadframe and method of making same
US7501702B2 (en) 2004-06-24 2009-03-10 Fairchild Semiconductor Corporation Integrated transistor module and method of fabricating same
US7256479B2 (en) 2005-01-13 2007-08-14 Fairchild Semiconductor Corporation Method to manufacture a universal footprint for a package with exposed chip
US7285849B2 (en) 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
US7371616B2 (en) 2006-01-05 2008-05-13 Fairchild Semiconductor Corporation Clipless and wireless semiconductor die package and method for making the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180094525A (ko) * 2017-02-15 2018-08-24 매그나칩 반도체 유한회사 반도체 패키지 장치

Also Published As

Publication number Publication date
US20090174044A1 (en) 2009-07-09
US7936054B2 (en) 2011-05-03

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