KR20180094525A - 반도체 패키지 장치 - Google Patents

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KR20180094525A
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Abstract

본 개시의 일 실시예에 따르면, 반도체 패키지 장치는, 리드 프레임 패드 및 복수의 리드 프레임 리드를 갖는 리드 프레임; 상기 리드 프레임 패드 상에 배치되는 반도체 칩; 및 상기 반도체 칩의 상부에 배치되는 기판을 포함하고, 상기 복수의 리드 프레임 리드는 상기 리드 프레임 패드와 결합되어 있는 복수의 제1 리드 프레임 리드 및 상기 리드 프레임 패드와 분리되어 있고 상기 기판의 하면에 부착되는 복수의 제2 리드 프레임 리드를 포함한다.

Description

반도체 패키지 장치{Semiconductor Package Device}
본 개시는 반도체 패키지 장치에 관한 것으로, 더 구체적으로는 높은 방열 능력과 낮은 내부 저항을 갖는 반도체 패키지 장치에 관한 것이다.
일반적으로 반도체 패키지 장치는 리드 프레임에 반도체 칩을 탑재하고 와이어링(wiring)을 한 후 EMC(epoxy molding compound)로 감싼 형태로, PCB 기판에 부착 가능한 형태인 SMD(surface-mount device) 타입으로 제작된다. 리드 프레임은 전기적 전도성이 강한 재질을 주로 사용하는데 주로 구리가 이용되며, 외부로 노출되는 부분은 산화 방지와 솔더(solder)의 안정성 향상을 위해 니켈(Ni), 주석(Sn) 등으로 도금을 한다. 반도체 칩과 리드 프레임을 연결하기 위한 와이어의 재료로는 주로 금, 알루미늄 등이 사용된다.
종래의 반도체 패키지 장치의 동작 시 반도체 칩에서 발열이 될 경우, 대부분의 열은 리드 프레임 하부쪽으로 방출되며 나머지 열은 EMC를 통해 반도체 칩의 상부로 빠져 나간다. 이 경우, 와이어와 리드 프레임에서 부유 인덕턴스(stray inductance)가 생기며 부유 인덕턴스의 값이 커질수록 온/오프 스위칭 손실(on/off switching loss)이 증가하는 문제점이 있다.
본 개시는 방열 효과를 증대시키기 위해 DBC(direct bond copper)과 같은 기판을 추가적으로 사용하고, 리드 프레임, 반도체 칩, DBC를 순차적으로 적층하여 열 전도도를 높이고 와이어를 사용하지 않음으로써, 높은 전류 사용이 가능해지고 부유 인덕턴스를 저감할 수 있는 반도체 패키지 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 측면에서, 반도체 패키지 장치는, 리드 프레임 패드 및 복수의 리드 프레임 리드를 갖는 리드 프레임; 상기 리드 프레임 패드 상에 배치되는 반도체 칩; 및 상기 반도체 칩의 상부에 배치되는 기판을 포함하고, 상기 복수의 리드 프레임 리드는 상기 리드 프레임 패드와 결합되어 있는 복수의 제1 리드 프레임 리드 및 상기 리드 프레임 패드와 분리되어 있고 상기 기판의 하면에 부착되는 복수의 제2 리드 프레임 리드를 포함한다.
일 실시예에서, 상기 복수의 제2 리드 프레임 리드의 각각은 경사부 및 꺽임부를 포함하며, 상기 경사부는 상기 리드 프레임 패드에 대하여 일정 각도로 경사져 있고, 상기 꺽임부는 상기 기판의 하면과 실질적으로 평행으로 연장되어 그에 부착될 수 있다.
일 실시예에서, 상기 기판은 제1 도전층, 절연층 및 제2 도전층으로 된 DBC(Direct Bonded Copper) 기판을 포함할 수 있다.
일 실시예에서, 상기 반도체 패키지 장치는, 상기 기판 상에 배치되는 히트 싱크(heat sink)를 더 포함할 수 있다.
일 실시예에서, 상기 반도체 패키지 장치는, 상기 반도체 칩 및 상기 기판 사이에 개재된 솔더 레지스트 층(solder resist layer)을 더 포함할 수 있다.
일 실시예에서, 상기 솔더 레지스트 층과 상기 기판의 하면은 솔더(solder) 또는 폴리머계 접착제에 의해 결합될 수 있다.
일 실시예에서, 상기 폴리모계 접착제는 은-에폭시(Ag-Epoxy)일 수 있다.
일 실시예에서, 상기 리드 프레임 패드와 상기 반도체 칩의 하면은 솔더에 의해 결합될 수 있다.
일 실시예에서, 상기 복수의 제2 리드 프레임 리드의 상기 꺽임부들과 상기 기판의 하면은 솔더에 의해 결합될 수 있다.
일 실시예에서, 상기 반도체 패키지 장치는, 상기 반도체 칩 및 상기 기판 주위를 감싸는 몰드 부재를 더 포함할 수 있다.
일 실시예에서, 상기 리드 프레임 패드는 전기적으로 분할된 부분들을 가지고, 상기 분할된 부분들에 각각 반도체 칩이 배치되며, 상기 복수의 제1 리드 프레임 리드 중 하나와 상기 복수의 제2 리드 프레임 리드 중 하나는 서로 연결될 수 있다.
일 실시예에서, 상기 경사부의 일정 각도는 상기 반도체 칩의 높이에 비례하여, 상기 반도체 칩의 높이가 커질수록 상기 경사부의 일정 각도의 크기도 커진다.
일 실시예에서, 상기 경사부의 일정 각도는 10도 내지 90도이다.
개시된 실시예들에 따르면, 리드 프레임, 반도체 칩, DBC(direct bond copper) 등을 적층한 표면 실장 부품(SMD) 타입 구조로 방열 능력과 절연 효과가 탁월하다. 또한, 반도체 칩과 리드 프레임을 와이어의 사용 없이 직접 연결함으로써 (예컨대, 전력 MOSFET에서의 드레인-소스 저항)과 부유 인덕턴스를 저감할 수 있다.
도 1은 일 실시예에 따른, 반도체 패키지 장치를 도시한 도면이다.
도 2는 도 1의 반도체 패키지 장치를 화살표 A 방향에서 바라본 도면이다.
도 3은 도 1의 반도체 패키지 장치를 화살표 B 방향에서 바라본 도면이다.
도 4는 일 실시예에 따라, 리드 프레임 패드에 하나의 반도체 칩을 배치한 예를 나타낸 도면이다.
도 5는 일 실시예에 따라, 리드 프레임 패드에 두 개의 반도체 칩을 배치한 예를 나타낸 도면이다.
도 6은 일 실시예에 따라, 리드 프레임 패드에 두 개의 반도체 칩을 배치하고, 하프 브리지(half bridge) 회로를 구성한 예를 나타낸 도면이다.
도 7 내지 도 9는 도 4 내지 도 6의 등가 회로를 나타낸 도면이다.
도 10은 리드 프레임 패드 상에 1개 또는 2개의 반도체 칩을 배치한 경우의, 도 1에서의 기판, 솔더 레지스트층, 솔더를 화살표 A 방향에서 바라본 도면이다.
도 11은 하프 브리지 회로를 구성하는 경우의, 도 1에서의 기판, 솔더 레지스트층, 솔더를 화살표 A 방향에서 바라본 도면이다.
도 12는 도 10에서의 B'-B'선을 따라 절단한 경우의 패키지 단면도이다.
본 개시의 이점들과 특징들 그리고 이들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 개시는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 단지 본 개시의 개시가 완전하도록 하며 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 개시는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로 본 개시를 한정하려는 의도에서 사용된 것이 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함하는 개념으로 이해되어야 한다. 또한, 본 개시의 명세서에서, '포함하다' 또는 '가지다' 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것일 뿐이고, 이러한 용어의 사용에 의해 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성이 배제되는 것은 아니다. 또한, 본 명세서에 기재된 실시예에 있어서 '모듈' 혹은 '부'는 적어도 하나의 기능이나 동작을 수행하는 기능적 부분을 의미할 수 있다.
덧붙여, 다르게 정의되지 않는 한 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 개시의 명세서에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 개시는 리드 프레임(lead frame), 반도체 칩, DBC(direct bond copper) 등을 적층한 표면 실장 부품(surface mount device(SMD)) 타입 구조로 산업용 전원 장치나 Pulse Width Modulated(PWM) 방식 모터 제어에 사용되고 높은 방열 능력과 낮은 내부 저항 값(예컨대, 전력 MOSFET에서의 드레인-소스 저항)을 갖는 반도체 패키지 장치에 관한 것이다.
이하, 첨부된 도면들을 참조하여 본 개시의 실시예들을 보다 상세히 설명한다. 다만, 이하의 설명에서는 본 개시의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.
도 1은 일 실시예에 따른, 반도체 패키지 장치를 도시한 도면이고, 도 2는 도 1의 반도체 패키지 장치를 화살표 A 방향에서 바라본 도면이며, 도 3은 도 1의 반도체 패키지 장치를 화살표 B 방향에서 바라본 도면이다.
도 1에 도시된 바와 같이, 반도체 패키지 장치(100)는 리드 프레임(120)과, 리드 프레임 상에 배치된 반도체 칩(110)과, 솔더 레지스트 층(solder resist layer)(130)을 개재하여 반도체 칩(100) 상에 배치된 기판(140)을 포함할 수 있다. 여기서, 솔더 레지스트 층으로는 포토 솔더 레지스트(Photo-imageable Solder Resist; PSR)가 사용될 수 있지만, 이에 제한되는 것은 아니고 일반 솔더 레지스트를 사용하는 것도 가능하다. 솔더 레지스트 층(130)에 의해 반도체 칩(110)과 기판(140) 간의 전기적 쇼트(electrical short)를 방지할 수 있다.
기판(140)으로는 제1 도전층(140-2), 절연층(140-1), 제2 도전층(140-3)으로 된 DBC(Direct Bonded Copper) 기판이 사용될 수 있다. 절연층(140-1)으로는 AlN, Al2O3 등의 세라믹(ceramic)을 사용할 수 있다. AlN, Al2O3의 열 전도도는 각각 150 W/m*K, 32 W/m*K로 우수하고, 그 절연 내력(dielectric strength)은 20 KV/mm, 26 KV/mm로 우수하므로, 방열 및 절연의 효과를 가질 수 있다. 제1 도전층(140-2) 및 제2 도전층(140-3)으로는 구리를 사용할 수 있다. 제1 도전층(140-2), 절연층(140-1), 제2 도전층(140-3)의 각 두께는 0.1 내지 0.5 mm일 수 있다.
도 2를 참조하여 보면, 리드 프레임(120)은 반도체 칩(110)이 배치되는 리드 프레임 패드(120-3)와, 리드 프레임 패드(120-3)와 결합되어 있는 복수의 제1 리드 프레임 리드(120-4)와, 리드 프레임 패드(120-3)와 분리되어 있는 복수의 제2 리드 프레임 리드(120-5)를 포함할 수 있다. 리드 프레임(120)은 Cu 등의 금속 재료로 이루어질 수 있다. 복수의 제1 리드 프레임 리드(120-4)는 반도체 칩(110)의 드레인(drain)(또는 컬렉터(collector))(도시하지 않음)에 연결되고, 복수의 제2 리드 프레임 리드(120-5)는 반도체 칩(110)의 소스(source)(또는 이미터(emitter))(도시하지 않음) 또는 게이트(gate)(또는 베이스(base)) (도시하지 않음)에 접속된다. 복수의 제2 리드 프레임 리드(120-5)는 일정 각도(예: 20도 내지 60도)로 경사진 형태일 수 있다. 도 1을 참조하여 보면, 복수의 제2 리드 프레임 리드(120-5)의 각각은 일정 각도로 경사진 경사부(120-1) 및 기판(140)의 하면과 실질적으로 평행인 꺽임부(120-2)를 포함할 수 있다. 경사부(120-1)의 일정 각도는 상기 반도체 칩의 높이에 비례하여, 반도체 칩(110)의 높이가 커질수록 경사부(120-1)의 일정 각도(예: 10도 내지 90도)의 크기도 커지게 된다. 이와 같이, 복수의 제2 리드 프레임 리드(120-5)를 경사진 형태로 기판(140)에 연결할 수 있으므로, 종래의 와이어 본딩(wire bonding)을 대체하는 효과를 가질 수 있다. 또한, 반도체 칩(110)의 두께에 따라 복수의 제2 리드 프레임 리드(120-5)의 기울기를 조절함으로써, 반도체 칩 두께에 대한 범용성을 가질 수 있다. 기판(140) 상부에 50 내지 150 g 정도의 무게를 가할 수 있는 어레이 지그(array jig)(도시하지 않음)를 이용하여 복수의 제2 리드 프레임 리드(120-5)의 기울기를 조절하는 것이 가능하다. 즉, 리드 프레임(120)에 솔더(160)를 도포하고 반도체 칩(110)을 배치한 후, 기판(140)에 반도체 칩(110)과 리드 프레임(120)을 연결할 수 있도록 솔더(160)를 도포한 후 어레이 지그를 이용하여 이들을 결합한다. 이때, 기판(140)의 경사(tilting)가 생기지 않도록 유의해야 한다.
솔더 레지스트 층(130)과 기판(140)의 하면은 솔더(solder) 또는 폴리머계 접착제에 의해 결합될 수 있다. 폴리모계 접착제로는 은-에폭시(Ag-Epoxy)를 사용할 수 있다.
기판(140) 상에는 방열 효과를 증진시키기 위하여 히트 싱크(heat sink)(도시하지 않음)를 부착할 수 있다. 리드 프레임 패드(120-3)와 반도체 칩(110)의 하면, 및 복수의 제2 리드 프레임 리드(120-5)의 일단들과 기판(140)의 하면은 솔더(160)에 의해 결합될 수 있다.
반도체 패키지 장치(100)는 반도체 칩(110) 및 기판(140) 주위를 감싸는 몰드 부재(150)를 더 포함할 수 있다. 몰드 부재(150)는 반도체 칩(110)의 보호 및 절연(isolation)의 기능을 한다.
도 3을 참조하여 보면, 복수의 리드 프레임 리드(120-4, 120-5)은 총 8개인 것으로 도시되어 있다. 그러나, 복수의 리드 프레임 리드(120-4, 120-5)의 개수가 이에 한정되는 것은 아니고 필요에 따라 증감하는 것이 가능하다.
도 4는 일 실시예에 따라, 리드 프레임 패드에 하나의 반도체 칩을 배치한 예를 나타낸 도면이고, 도 5는 일 실시예에 따라, 리드 프레임 패드에 두 개의 반도체 칩을 배치한 예를 나타낸 도면이고, 도 6은 일 실시예에 따라, 리드 프레임 패드에 두 개의 반도체 칩을 배치하고, 하프 브리지(half bridge) 회로를 구성한 예를 나타낸 도면이다. 도 7 내지 도 9는 도 4 내지 도 6의 등가 회로를 나타낸 도면이다.
도 4 및 도 5는 리드 프레임 패드(120-3) 상에 배치된 반도체 칩(110)의 개수에서만 차이가 있을 뿐이므로, 리드 프레임(120)의 구성 자체는 동일하다. 도 5에서와 같이 동일한 반도체 칩(110)을 2개 사용하는 경우, 동일 전압으로 정격 전류를 2배로 높일 수 있는 효과를 가질 수 있다.
도 4 내지 도 6의 리드 프레임 패드(120-3)에 솔더(160)를 도포하고 그 위에 반도체 칩(110)을 배치한다. 솔더(160)로는 Sn 계열이나 Ag 페이스트(paste)를 사용할 수 있으며, 전기적 전도도와 젖음성(wettability)이 높고 녹는점이 150도 이상의 제품을 사용하는 것이 좋다. 전력 반도체 칩의 경우 칩 면적이 넓어 솔더(160)에서 보이드(void)가 발생하기 쉽다. 보이드가 발생하면 열 전도도가 취약한 보이드쪽으로 열이 집중되어, 반도체 칩이 파손될 수 있다. 보이드를 방지하기 위해, 반도체 칩의 배치 공정 시 온도, 시간 등 조건을 효율적으로 맞추는 것이 중요하다. 진공 오븐(vacuum oven) 설비를 이용하여 솔더(160)의 용융(melting)시 진공 상태를 만들면, 보이드를 저감할 수 있다. 몰드 부재(150)의 부가 및 경화(curing) 후, 도 4 내지 도 6에서의 점선(410, 510, 610) 부분을 트리밍(trimming)하여 제거한다. 리드 프레임(120)에서 반도체 패키지 장치(100) 외부로 노출되는 부분에 대해서는 도금(plating)을 한다. 리드 프레임(120)으로는 구리(Cu)를 사용하면 좋고, 도금 재료로는 Ni을 사용하면 좋다. 도금을 할 경우, 노출 부분에 대한 산화 방지와 솔더링(soldering) 향상을 도모할 수 있다.
도 4 및 도 5를 참조하여 보면, 복수의 제1 리드 프레임 리드(120-4)(도 4 및 도 5에서 ⓓ 참조)는 리드 프레임 패드(120-3)에 접속되어, 반도체 칩(110)의 드레인(도시하지 않음)에 접속된다. 또한, 복수의 제2 리드 프레임 리드(120-5)(도 4 및 도 5에서 ⓢ 및 ⓖ 참조)는 리드 프레임 패드(120-3)와 분리되어 있고, 복수의 제2 리드 프레임 리드(120-5) 중 "ⓢ"로 표시된 것은 반도체 칩(110)의 소스(도시하지 않음)에 접속되고 복수의 제2 리드 프레임 리드(120-5) 중 "ⓖ"로 표시된 것은 반도체 칩(110)의 게이트(도시하지 않음)에 접속된다. 이와 같이 구성함으로써, 싱글 칩 및 병렬 연결 칩을 구성할 수 있으며, 등가 회로 도 7 및 도 8과 각각 대응된다.
도 6을 참조하여 보면, 리드 프레임 패드는 전기적으로 분할된 부분들, 즉 제1 리드 프레임 패드(120-6) 및 제2 리드 프레임 패드(120-7)를 가진다. 제1 리드 프레임 패드(120-6) 및 제2 리드 프레임 패드(120-7)에 각각 반도체 칩(110)이 배치된다. 복수의 제1 리드 프레임 리드(120-4) 중 일부(도 6에서 "ⓓ1" 참조)는 제1 리드 프레임 패드(120-6)에 접속되고, 복수의 제1 리드 프레임 리드(120-4) 중 나머지(도 6에서 "ⓓ2" 참조)는 제2 리드 프레임 패드(120-7)에 접속되어 있다. 복수의 제2 리드 프레임 리드(120-5) 중 "ⓖ1"으로 표시된 것은 제1 리드 프레임 패드(120-6)에 배치된 반도체 칩(110-1)의 게이트(도시하지 않음)에 접속되고, 복수의 제2 리드 프레임 리드(120-5) 중 "ⓖ2"로 표시된 것은 제2 리드 프레임 패드(120-7)에 배치된 반도체 칩(110-2)의 게이트(도시하지 않음)에 접속된다. 복수의 제2 리드 프레임 리드(120-5) 중 "ⓢ1"으로 표시된 것들은 제1 리드 프레임 패드(120-6)에 배치된 반도체 칩(110-1)의 소스(도시하지 않음)에 접속되고, 복수의 제2 리드 프레임 리드(120-5) 중 "ⓢ2"로 표시된 것들은 제2 리드 프레임 패드(120-7)에 배치된 반도체 칩(110-2)의 소스(도시하지 않음)에 접속된다. 도 6의 좌측 중앙 부분을 참조하여 보면, 복수의 제1 리드 프레임 리드(120-4) 중 하나("ⓓ2"로 표시)와 복수의 제2 리드 프레임 리드(120-5) 중 하나("ⓢ1"으로 표시)는 서로 연결되어 있다는 것을 알 수 있다. 이와 같이 구성함으로써, 하프 브리지 회로를 구성할 수 있다(도 6의 등가 회로인 도 9 참조).
도 10은 도1 에서의 기판(140), 솔더 레지스트층(130), 솔더(160)를 화살표 A 방향에서 바라본 도면이고, 도 11은 하프 브리지 회로를 구성하는 경우의, 도 1에서의 기판(140), 솔더 레지스트층(130), 솔더(160)를 화살표 A 방향에서 바라본 도면이다. 도10 및 도 11의 기판(140)에 솔더(160)를 접착하고, 리드프레임(120)이 결합된 반도체 칩(110)을 지그(도시하지 않음)를 통해 기판(140)과 서로 결합시켜 반도체 패키지로 완성시킬 수 있다.
도 10을 참조하여 보면, 기판(140)의 제2 도전층(140-3)이 상하로 길게 연장되어 있지만, 도 11을 참조하여 보면, 기판(140)의 제2 도전층(140-3)의 가운데가 분리되어 있다는 점에서 차이가 있음을 확인할 수 있다. 즉, 도 11에서와 같이 기판(140)의 제2 도전층(140-3)을 분할하고 도 6에서와 같이 리드 프레임을 구성함으로써, 하프 브리지 회로를 구성할 수 있게 된다. 도 10을 참조하여 보면, 절연층(140-1)과 접하여 제2 도전층(140-3)이 놓여지게 된다. 제2 도전층(140-3)을 식각하여 반도체 칩(110)의 소스 및 게이트와 연결된 부분을 서로 분리하도록 한다. 이어서 솔더 레지스트(130)를 제2 도전층(140-3)과 접하여 도포한다. 단, 솔더 레지스트(130) 영역 중 반도체 칩(110)의 소스 및 게이트와 연결될 솔더(160) 부분은 솔더 레지스트(130)로 도포하지 않는다(도 1 참조). 마지막으로 반도체 칩(110)의 소스 및 게이트와 연결될 솔더(160)를 도포한다. 도 10에서, 솔더들(160) 중 가운데 솔더(160-1, 160-2)는 반도체 칩(110)의 게이트에 접속되고, 나머지 솔더들(160-3, 160-4, 160-5, 160-6)은 반도체 칩(110)의 소스에 접속된다.
도 10에서 A'-A'선을 따라 절단한 경우의 패키지 단면도는 도 1과 같이 되고, 도 10에서 B'-B'선을 따라 절단한 경우의 패키지 단면도는 도 12와 같이 된다. 도 1의 중앙 부분에는 반도체 칩(110)의 게이트와 연결되는 솔더(160-1) 부분이 나타나지만, 도 12에서는 이러한 게이트 부분이 없다는 점에서 도 1과 차이가 있다. 또한, 도 1에서는 경사부(120-1) 및 꺽임부(120-2)의 위치가 좌측이지만, 도 12에서는 경사부(120-1) 및 꺽임부(120-2)의 위치가 우측이라는 점에서도 차이가 있다. 이는 도 1에서 리드 프레임 패드(120-3)과 분리되는 제2 리드 프레임 리드(120-5)(도 4 및 도 5에서의 좌측 ⓢ 참조)와, 도 12에서 리드 프레임 패드(120-3)와 분리되는 제2 리드 프레임 리드(120-5)(도 4 및 도 5에서 우측 ⓖ 참조)가 서로 다르기 때문이다.
이상의 설명에 있어서 어떤 구성 요소가 다른 구성 요소에 접속되거나 결합된다는 기재의 의미는 당해 구성 요소가 그 다른 구성 요소에 직접적으로 접속되거나 결합된다는 의미뿐만 아니라 이들이 그 사이에 개재된 하나 또는 그 이상의 타 구성 요소를 통해 접속되거나 결합될 수 있다는 의미를 포함하는 것으로 이해되어야 한다. 이외에도 구성 요소들 간의 관계를 기술하기 위한 용어들(예컨대, '간에', '사이에' 등)도 유사한 의미로 해석되어야 한다.
본원에 개시된 실시예들에 있어서, 도시된 구성 요소들의 배치는 발명이 구현되는 환경 또는 요구 사항에 따라 달라질 수 있다. 예컨대, 일부 구성 요소가 생략되거나 몇몇 구성 요소들이 통합되어 하나로 실시될 수 있다. 또한 일부 구성 요소들의 배치 순서 및 연결이 변경될 수 있다.
이상에서는 본 개시의 다양한 실시예들에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시예들에 한정되지 아니하며, 상술한 실시예들은 첨부하는 특허청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 변형 실시될 수 있음은 물론이고, 이러한 변형 실시예들이 본 개시의 기술적 사상이나 범위와 별개로 이해되어져서는 아니 될 것이다. 따라서, 본 개시의 기술적 범위는 오직 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 반도체 패키지 장치
110: 반도체 칩
120: 리드 프레임
130: 솔더 레지스트 층
140: 기판
150: 몰드 부재
160: 솔더

Claims (13)

  1. 반도체 패키지 장치로서,
    리드 프레임 패드 및 복수의 리드 프레임 리드를 갖는 리드 프레임;
    상기 리드 프레임 패드 상에 배치되는 반도체 칩; 및
    상기 반도체 칩의 상부에 배치되는 기판을 포함하고,
    상기 복수의 리드 프레임 리드는 상기 리드 프레임 패드와 결합되어 있는 복수의 제1 리드 프레임 리드 및 상기 리드 프레임 패드와 분리되어 있고 상기 기판의 하면에 부착되는 복수의 제2 리드 프레임 리드를 포함하는, 반도체 패키지 장치.
  2. 제1항에 있어서,
    상기 복수의 제2 리드 프레임 리드의 각각은 경사부 및 꺽임부를 포함하며,
    상기 경사부는 상기 리드 프레임 패드에 대하여 일정 각도로 경사져 있고, 상기 꺽임부는 상기 기판의 하면과 실질적으로 평행으로 연장되어 그에 부착되는, 반도체 패키지 장치.
  3. 제1항에 있어서,
    상기 기판은 제1 도전층, 절연층 및 제2 도전층으로 된 DBC(Direct Bonded Copper) 기판을 포함하는, 반도체 패키지 장치.
  4. 제1항에 있어서,
    상기 기판 상에 배치되는 히트 싱크(heat sink)를 더 포함하는, 반도체 패키지 장치.
  5. 제1항에 있어서,
    상기 반도체 칩 및 상기 기판 사이에 개재된 솔더 레지스트 층(solder resist layer)을 더 포함하는, 반도체 패키지 장치.
  6. 제5항에 있어서,
    상기 솔더 레지스트 층과 상기 기판의 하면은 솔더(solder) 또는 폴리머계 접착제에 의해 결합되는, 반도체 패키지 장치.
  7. 제6항에 있어서,
    상기 폴리모계 접착제는 은-에폭시(Ag-Epoxy)인, 반도체 패키지 장치.
  8. 제5항에 있어서,
    상기 리드 프레임 패드와 상기 반도체 칩의 하면은 솔더에 의해 결합되는, 반도체 패키지 장치.
  9. 제5항에 있어서,
    상기 복수의 제2 리드 프레임 리드의 상기 꺽임부들과 상기 기판의 하면은 솔더에 의해 결합되는, 반도체 패키지 장치.
  10. 제1항에 있어서,
    상기 반도체 칩 및 상기 기판 주위를 감싸는 몰드 부재를 더 포함하는, 반도체 패키지 장치.
  11. 제2항에 있어서,
    상기 리드 프레임 패드는 전기적으로 분할된 부분들을 가지고, 상기 분할된 부분들에 각각 반도체 칩이 배치되며, 상기 복수의 제1 리드 프레임 리드 중 하나와 상기 복수의 제2 리드 프레임 리드 중 하나는 서로 연결되어 있는, 반도체 패키지 장치.
  12. 제2항에 있어서,
    상기 경사부의 일정 각도는 상기 반도체 칩의 높이에 비례하여, 상기 반도체 칩의 높이가 커질수록 상기 경사부의 일정 각도의 크기도 커지는, 반도체 패키지 장치.
  13. 제12항에 있어서,
    상기 경사부의 일정 각도는 10도 내지 90도인, 반도체 패키지 장치.
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