KR20200128263A - 감소된 emi를 가지는 hv 컨버터 - Google Patents

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Abstract

본 발명은 리드 프레임 및 메인 DMOS 칩을 포함하는 이중확산된 금속 산화막 반도체(DMOS) 패키지를 포함하고, 인쇄회로기판에 구현되는 고전압 컨버터를 개시한다. 상기 리드 프레임은 상기 메인 DMOS 칩의 게이트 전극에 전기적으로 연결된 게이트 구간, 상기 메인 DMOS 칩의 소스 전극에 전기적으로 연결된 소스 구간 및 상기 메인 DMOS 칩의 드레인 전극에 전기적으로 연결된 드레인 구간을 포함한다. PCB 레이아웃은 냉각을 가능하게 하기 위해 DMOS 패키지의 소스 구간에 부착되고 그와 겹쳐지는 대면적 소스 구리 패드 그리고 전자파 장해(EMI) 노이즈를 최소화하기 위해 DMOS 패키지의 드레인 구간에 부착되고 그와 겹쳐지는 소면적 드레인 구리 패드를 포함한다.

Description

감소된 EMI를 가지는 HV 컨버터{HV CONVERTER WITH REDUCED EMI}
본 발명은 개괄적으로 이중확산된 금속 산화막 반도체(DMOS) 장치를 사용하는 고전압 컨버터에 관한 것이다. 더 구체적으로는 본 발명은 향상된 DMOS 패키지를 사용하는 개선된 전자파 장해(EMI) 노이즈를 가지는 고전압 컨버터에 관한 것이다.
도 1a는 본 명세서의 구체예의 단일스위치 플라이백(flyback) 컨버터의 회로(400)를 도시한다. 상기 단일스위치 플라이백 컨버터는 스위치(420), 변압기(440), 및 저항기(460)를 포함한다. 변압기(440)는 1차 권선(442) 및 2차 권선(444)을 가진다. 스위치(420)의 제1 말단은 변압기(440)의 1차 권선(442)의 제1 말단에 연결된다. 스위치(420)의 제2 말단은 저항기(460)의 제1 말단에 연결된다. 저항기(460)의 제2 말단은 접지된다.
도 1b는 통상적인 단일스위치 플라이백 컨버터를 위한 인쇄회로기판(PCB) 레이아웃(500)을 도시한다. PCB 레이아웃(500)은 통상적인 DMOS 장치를 수용하도록 구성되었다. 통상적인 DMOS 장치는 PCB에 있는 작은 구리 패드(510)에 부착된 소면적 소스 리드(small area source lead) 및 PCB에 있는 큰 구리 패드 영역(520)에 부착된 대면적 드레인 리드(540)를 가진다. DMOS 칩은 대면적 드레인 리드(540)와 겹쳐지는 큰 구리 패드 영역(520) 위에 위치한다. 상기 DMOS 칩의 드레인 전극은 대면적 드레인 리드(540) 및 큰 구리 패드 영역(520)을 통해 변압기(TX1)에 연결된다. 상기 DMOS 칩의 소스 전극은 저항기(R2)를 통해 접지된다. PCB 레이아웃(500)의 성능은 열방산 및 EMI 노이즈 감소 사이의 필수적인 트레이드오프에 의해 최적화되지 않는다. DMOS 장치(Q1)는 뜨겁고 그리고 냉각을 위해 큰 구리 패드 영역(520)(예를 들어 길이가 10mm 이상이고 너비가 5mm 이상인 것)이 필요하다. 그러나 대면적 드레인 리드(540)는 고전압을 가지고 그리고 높은 dv/dt 값을 가진다. 이는 전자파 장해(EMI) 노이즈를 시스템에 연결짓는다. 이는 저전압 응용에서는 문제가 되지 않을 수 있다. 그러나 500V 또는 그 이상과 같은 고전압 응용에서는 빠른 변화 및 높은 드레인 전압 때문에 EMI 노이즈가 높다. EMI 노이즈를 감소시키기 위해서는 작은 구리 패드 영역(520)을 필요로 한다. 이는 냉각 목적을 위한 큰 구리 패드 영역(520)과는 반대이다. 큰 구리 패드 영역(520)의 트레이드오프는 큰 EMI 노이즈이다. 뿐만 아니라, 고전압 응용에 있어서 큰 면적을 가진 고전압 드레인 리드는 큰 안전 공간을 요구할 것이며, 따라서 장치의 면적을 증가시켜 고전압을 위한 안전 공간을 유지하면서 장치 크기를 최소화 시키는 것을 어렵게 만든다.
EMI를 감소시키기 위해서는 고전압 플라이백 응용에 향상된 DMOS 패키지를 구현하는 것이 유리하다. DMOS 패키지를 향상시키기 위해 플라이백 컨버터의 EMI를 감소시키기 위해 드레인 리드 영역을 감소시키고, 그리고 그에 더하여 DMOS 칩 및 리드 프레임 사이에 절연 물질을 더하고, 리드 프레임에 V형 홈(grooves)을 도입하고, 그리고 큰 구리 패드 영역을 가지면서도 더 적은 전자파 노이즈를 가지는 것으로 더 나은 열성능(thermal performance)을 야기하기 때문에 아일랜드형(island-type) 리드 프레임(융기 부분을 가진 것)을 사용하는 것이 유리하다.
본 발명은 리드 프레임, 메인 DMOS 칩, 제1 복수의 금속 범프(metal bumps), 제2 복수의 금속 범프, 커넥터 및 몰딩 인캡슐레이션(molding encapsulation)을 포함하는 이중확산된 금속 산화막 반도체(DMOS) 패키지로 구현되는 고전압 컨버터를 개시한다. 상기 리드 프레임은 게이트 구간, 소스 구간 및 드레인 구간을 포함한다. 상기 메인 DMOS 칩은 메인 DMOS 칩의 바닥면에 배치된 게이트 전극 및 소스 전극, 그리고 메인 DMOS 칩의 윗면에 배치된 드레인 전극을 가진다. 플라이백 컨버터를 위한 PCB 레이아웃은 냉각을 가능하게 하기 위해 큰 소스 리드 영역과 겹쳐지는 PCB에 있는 큰 구리 패드 영역 그리고 전자파 장해(EMI) 노이즈를 최소화하기 위해 작은 드레인 리드 영역과 겹쳐지는 PCB에 있는 작은 구리 패드 영역을 포함한다.
DMOS 패키지는 메인 스위치 및 클램핑 스위치를 포함할 수 있다. 한 예시에서 상기 메인 스위치는 메인 DMOS 칩을 포함한다. 상기 클램핑 스위치를 클램핑 DMOS 칩을 포함한다. 응용을 위하여, DMOS 패키지는 페어-스위치 플라이백 컨버터, 페어-스위치 액티브 클램프 포워드 컨버터, 또는 페어-스위치 액티브 클램프 포워드/플라이백 컨버터에 포함될 수 있다.
도 1a는 단일스위치 플라이백 컨버터의 회로를 도시한다.
도 1b는 단일스위치 플라이백 컨버터를 위한 통상적인 인쇄회로기판(PCB)을 도시한다.
도 2a는 본 명세서의 구체예의 이중확산된 금속 산화막 반도체(DMOS) 패키지의 약도이다.
도 2b는 도 2a에 도시된 이중확산된 금속 산화막 반도체(DMOS) 패키지를 선 AA에서 도시하는 단면도이다.
도 3은 본 명세서의 구체예의 이중확산된 금속 산화막 반도체(DMOS) 패키지의 단면도이다.
도 4a는 본 명세서의 구체예의 다른 DMOS 패키지의 단면도이다.
도 4b는 본 명세서의 구체예의 또 다른 DMOS 패키지의 단면도이다.
도 5는 본 명세서의 구체예의 또 다른 DMOS 패키지의 단면도이다.
도 6은 본 명세서의 구체예의 단일스위치 플라이백 컨버터를 위한 PCB 레이아웃을 도시한다.
도 7은 본 명세서의 구체예에서 메인 스위치 및 클램핑 스위치를 가지는 페어-스위치 DMOS 패키지의 평면도이다.
도 8은 본 명세서의 구체예의 페어-스위치 플라이백 컨버터의 응용 회로를 도시한다.
도 9는 본 명세서의 구체예의 페어-스위치 액티브 클램프 포워드 컨버터의 응용 회로를 도시한다.
도 10은 본 명세서의 구체예의 페어-스위치 액티브 클램프 포워드/플라이백 컨버터의 응용 회로를 도시한다.
도 2a는 본 명세서의 구체예의 이중확산된 금속 산화막 반도체(DMOS) 패키지의 약도이다. 도 2a를 참조하면, DMOS 트랜지스터(12)는 그의 소스 터미널에서 지지 기판 또는 캐리어, 예를 들어 리드 프레임(LF)에 부착된다. 리드 프레임(LF)은 소스 구간(20), 드레인 구간(D) 및 게이트 구간(G)을 포함한다. 트랜지스터(12)의 게이트 및 드레인 터미널은 본딩 와이어(BW)를 통해 리드 프레임(LF)의 상응하는 구간 G 및 D에 와이어 본딩된다. 상기 트랜지스터의 소스 터미널은 리드 프레임(LF)의 소스 구간(20)에 부착된다. 트랜지스터(12)는 본딩 와이어(BW)와 함께 몰딩 컴파운드(25)(점선 사각형으로 도시)에 캡슐화(encapsulated)된다.
도 2b는 도 2a에 도시된 트랜지스터(12)를 선 AA에서 도시하는 단면도이다. 도 2b를 참조하면 트랜지스터(12)는 게이트 터미널(G), 드레인 터미널(D), 소스 터미널(S), 그리고 드레인 터미널(D) 및 소스 터미널(S) 사이의 활성층(28)을 포함한다. 활성층(28)은 트랜지스터 기능을 할 수 있도록 반도체층 및 상호 접속 구조를 포함할 수 있다. 소스 터미널(S) 및 드레인 터미널(D)은 활성층(28)의 반대편에 배치된다. 트랜지스터(12)의 소스 터미널(S)은 리드 프레임(LF)에 부착되고, 이 리드 프레임(LF)은 인쇄회로기판과 같은 마더보드에 있는 히트 싱크에 부착된다. 따라서 트랜지스터(12)는 소스 터미널(S)이 드레인 터미널(D)보다 상기 히트 싱크에 더 가깝게 배치된 하부-소스 구조(bottom-source structure)를 가진다. 인캡슐레이션의 몰딩 물질(25)은 리드 프레임(LF)의 소스 구간(20) 및 드레인 구간(D) 사이의 공간을 적어도 부분적으로 채운다. 소스 구간(20) 및 리드 프레임(LF)의 드레인 구간(D) 사이의 공간은 소스 구간(20) 및 드레인 구간(D) 사이에 500V 또는 그 이상의 전압을 지원하기 위한 최소 공간보다 더 작지 않도록 제공된다.
도 3은 본 명세서의 구체예의 이중확산된 금속 산화막 반도체(DMOS) 패키지(100)의 단면도이다. DMOS 패키지(100)는 리드 프레임(120), 절연 물질(130), 메인 DMOS 칩(140), 제1 복수의 금속 범프(160), 제2 복수의 금속 범프(170), 와이어(180) 및 몰딩 인캡슐레이션(190)를 포함한다. 리드 프레임(120)은 게이트 구간(122), 소스 구간(124) 및 드레인 구간(126)을 포함한다. 열성능을 달성하고 EMI 노이즈를 감소시키기 위해, 한 구체예에서는 소스 구간(124)이 DMOS 패키지(100)의 바닥 면적의 50% 이상을 차지한다. 다른 구체예에서는 소스 구간(124)이 DMOS 패키지(100)의 바닥 면적의 70% 이상을 차지한다. 또 다른 구체예에서는 소스 구간(124)이 드레인 구간(126)의 크기의 10배이다. 메인 DMOS 칩(140)은 메인 DMOS 칩(140)의 제1 표면(142)에 배치된 게이트 전극(152) 및 소스 전극(154), 그리고 메인 DMOS 칩(140)의 제2 표면(144)에 배치된 드레인 전극(156)을 가진다. 제2 표면(144)은 제1 표면(142)의 반대편이다. 제2 표면(144)은 제1 표면(142)과 평행하다. 제2 표면(144)은 제1 표면(142)보다 더 높은 위치에 있다.
제1 복수의 금속 범프(160)는 메인 DMOS 칩(140)의 게이트 전극(152)에 직접적으로 부착되고 그리고 리드 프레임(120)의 게이트 구간(122)에 직접적으로 부착된다. 제2 복수의 금속 범프(170)는 메인 DMOS 칩(140)의 소스 전극(154)에 직접적으로 부착되고 그리고 리드 프레임(120)의 소스 구간(124)에 직접적으로 부착된다. 와이어(180)는 메인 DMOS 칩(140)의 드레인 전극(156)을 리드 프레임(120)의 드레인 구간(126)에 연결시킨다.
본 명세서의 구체예에서 절연 물질(130)은 리드 프레임(120)의 상단 표면 및 메인 DMOS 칩(140)의 제1 표면(142) 사이에 있다. 본 명세서의 구체예에서 절연 물질(130)은 메인 DMOS 칩(140)의 제1 표면(142), 제1 복수의 금속 범프(160), 제2 복수의 금속 범프(170), 리드 프레임(120)의 게이트 구간(122) 및 리드 프레임(120)의 소스 구간(124)에 직접적으로 부착된다. 한 구체예에서 절연 물질(130)은 전자파 차폐 물질이다. 다른 구체예에서 절연 물질(130)은 폴리이미드이다. 또 다른 구체예에서 절연 물질(130)은 실리콘 겔이다.
절연 물질(130), 메인 DMOS 칩(140), 제1 복수의 금속 범프(160), 제2 복수의 금속 범프(170), 와이어(180) 및 대부분의 리드 프레임(120)은 몰딩 인캡슐레이션(190)에 내장된다.
본 명세서의 구체예에서 몰딩 인캡슐레이션(190)은 에폭시로 만들어진다. 본 명세서의 구체예에서 리드 프레임은 금속으로 만들어진다. 본 명세서의 구체예에서 리드 프레임은 알루미늄으로 만들어진다. 열성능을 달성하고 EMI 노이즈를 감소시키기 위해, 한 구체예에서는 인캡슐레이션(190) 밖에 노출된 소스 구간(124)의 바닥 면적이 DMOS 패키지(100)의 바닥 면적의 50% 이상을 차지한다. 다른 구체예에서는 인캡슐레이션(190) 밖에 노출된 소스 구간(124)의 바닥 면적이 DMOS 패키지(100)의 바닥 면적의 70% 이상을 차지한다. 또 다른 구체예에서는 인캡슐레이션(190) 밖에 노출된 소스 구간(124)의 바닥 면적이 인캡슐레이션(190) 밖에 노출된 드레인 구간(126)의 바닥 면적의 10배 이상이다. 인캡슐레이션(190)의 몰딩 물질은 리드 프레임(120)의 소스 구간(124) 및 드레인 구간(126) 사이의 공간(125)을 적어도 부분적으로 채운다. 리드 프레임(120)의 소스 구간(124) 및 드레인 구간(126) 사이의 공간(125)은 소스 구간(124) 및 드레인 구간(126) 사이에 500V 또는 그 이상의 전위차를 지원하기 위한 최소 공간보다 더 작지 않도록 제공된다.
도 4a는 본 명세서의 구체예의 DMOS 패키지(200)의 단면도이다. DMOS 패키지(200)는 리드 프레임(220), 절연 물질(230), 메인 DMOS 칩(240), 제1 복수의 금속 범프(260), 제2 복수의 금속 범프(270), 와이어(280) 및 몰딩 인캡슐레이션(290)을 포함한다. 리드 프레임(220)은 게이트 구간(222), 소스 구간(224) 및 드레인 구간(226)을 포함한다. 메인 DMOS 칩(240)은 메인 DMOS 칩(240)의 제1 표면(242)에 배치된 게이트 전극(252) 및 소스 전극(254), 그리고 메인 DMOS 칩(240)의 제2 표면(244)에 배치된 드레인 전극(256)을 가진다. 제2 표면(244)은 제1 표면(242)의 반대편이다. 제2 표면(244)은 제1 표면(242)과 평행하다. 제2 표면(244)은 제1 표면(242)보다 더 높은 위치에 있다.
본 명세서의 구체예에서 제1 V형 홈(232)은 메인 DMOS 칩(240)의 제1 표면(242)의 제1 에지(edge)(246)에 인접하고 평행한 리드 프레임(220)의 게이트 구간(222)에 형성된다. 제2 V형 홈(234)은 메인 DMOS 칩(240)의 제1 표면(242)의 제2 에지(248)에 인접하고 평행한 리드 프레임(220)의 소스 구간(224)에 형성된다. 제1 V형 홈(232) 및 제2 V형 홈(234)은 몰딩 인캡슐레이션(290)으로 채워진다.
제1 복수의 금속 범프(260)는 메인 DMOS 칩(240)의 게이트 전극(252)에 직접적으로 부착되고 그리고 리드 프레임(220)의 게이트 구간(222)에 직접적으로 부착된다. 제2 복수의 금속 범프(270)는 메인 DMOS 칩(240)의 소스 전극(254)에 직접적으로 부착되고 그리고 리드 프레임(220)의 소스 구간(224)에 직접적으로 부착된다. 와이어(280)는 메인 DMOS 칩(240)의 드레인 전극(256)을 리드 프레임(220)의 드레인 구간(226)에 연결시킨다.
본 명세서의 구체예에서 절연 물질(230)은 리드 프레임(220)의 상단 표면 및 메인 DMOS 칩(240)의 제1 표면(242) 사이에 있다. 본 명세서의 구체예에서 절연 물질(230)은 메인 DMOS 칩(240)의 제1 표면(242), 제1 복수의 금속 범프(260), 제2 복수의 금속 범프(270), 리드 프레임(220)의 게이트 구간(222) 및 리드 프레임(220)의 소스 구간(224)에 직접적으로 부착된다. 한 구체예에서 절연 물질(230)은 전자파 차폐 물질이다.
절연 물질(230), 메인 DMOS 칩(240), 제1 복수의 금속 범프(260), 제2 복수의 금속 범프(270), 와이어(280) 및 대부분의 리드 프레임(220)은 몰딩 인캡슐레이션(290)에 내장된다. 열성능을 달성하고 EMI 노이즈를 감소시키기 위해, 한 구체예에서는 몰딩 인캡슐레이션(290) 밖에 노출된 소스 구간(224)의 바닥 면적이 DMOS 패키지(200)의 바닥 면적의 50% 이상을 차지한다. 다른 구체예에서는 몰딩 인캡슐레이션(290) 밖에 노출된 소스 구간(224)의 바닥 면적이 DMOS 패키지(200)의 바닥 면적의 70% 이상을 차지한다. 또 다른 구체예에서는 몰딩 인캡슐레이션(290) 밖에 노출된 소스 구간(224)의 바닥 면적이 몰딩 인캡슐레이션(290) 밖에 노출된 드레인 구간(226)의 바닥 면적의 10배 이상이다. 인캡슐레이션(290)의 몰딩 물질은 리드 프레임(220)의 소스 구간(224) 및 드레인 구간(226) 사이의 공간(225)을 적어도 부분적으로 채운다. 리드 프레임(220)의 소스 구간(224) 및 드레인 구간(226) 사이의 공간(225)은 소스 구간(224) 및 드레인 구간(226) 사이에 500V 또는 그 이상의 전위차를 지원하기 위한 최소 공간보다 더 작지 않도록 제공된다.
도 4b는 본 명세서의 구체예의 DMOS 패키지(201)의 단면도이다. DMOS 패키지(201)는 리드 프레임(220), 절연 물질(230), 메인 DMOS 칩(240), 제1 복수의 금속 범프(260), 제2 복수의 금속 범프(270), 클립(282) 및 몰딩 인캡슐레이션(291)을 포함한다. 리드 프레임(220)은 게이트 구간(222), 소스 구간(224) 및 드레인 구간(226)을 포함한다. 메인 DMOS 칩(240)은 메인 DMOS 칩(240)의 제1 표면(242)에 배치된 게이트 전극(252) 및 소스 전극(254), 그리고 메인 DMOS 칩(240)의 제2 표면(244)에 배치된 드레인 전극(256)을 가진다. 제2 표면(244)은 제1 표면(242)의 반대편이다. 제2 표면(244)은 제1 표면(242)과 평행하다. 제2 표면(244)은 제1 표면(242)보다 더 높은 위치에 있다. 열성능을 달성하고 EMI 노이즈를 감소시키기 위해, 한 구체예에서는 몰딩 인캡슐레이션(291) 밖에 노출된 소스 구간(224)의 바닥 면적이 패키지(201)의 바닥 면적의 50% 이상을 차지한다. 다른 구체예에서는 몰딩 인캡슐레이션(291) 밖에 노출된 소스 구간(224)의 바닥 면적이 패키지(201)의 바닥 면적의 70% 이상을 차지한다. 또 다른 구체예에서는 몰딩 인캡슐레이션(291) 밖에 노출된 소스 구간(224)의 바닥 면적이 몰딩 인캡슐레이션(291) 밖에 노출된 드레인 구간(226)의 바닥 면적의 10배 이상이다.
도 5는 본 명세서의 구체예의 이중확산된 금속 산화막 반도체(DMOS) 패키지(300)의 단면도이다. DMOS 패키지(300)는 리드 프레임(320), 메인 DMOS 칩(340), 제1 복수의 금속 범프(360), 제2 복수의 금속 범프(370), 리본(384) 및 몰딩 인캡슐레이션(390)을 포함한다. 리드 프레임(320)은 게이트 구간(322), 소스 구간(324) 및 드레인 구간(326)을 포함한다. 메인 DMOS 칩(340)은 메인 DMOS 칩(340)의 제1 표면(342)에 배치된 게이트 전극(352) 및 소스 전극(354), 그리고 메인 DMOS 칩(340)의 제2 표면(344)에 배치된 드레인 전극(356)을 가진다. 제2 표면(344)은 제1 표면(342)의 반대편이다. 제2 표면(344)은 제1 표면(342)과 평행하다. 제2 표면(344)은 제1 표면(342)보다 더 높은 위치에 있다.
제1 복수의 금속 범프(360)는 메인 DMOS 칩(340)의 게이트 전극(352)에 직접적으로 부착되고 그리고 리드 프레임(320)의 게이트 구간(322)에 직접적으로 부착된다. 제2 복수의 금속 범프(370)는 메인 DMOS 칩(340)의 소스 전극(354)에 직접적으로 부착되고 그리고 리드 프레임(320)의 소스 구간(324)에 직접적으로 부착된다. 리본(384)는 메인 DMOS 칩(340)의 드레인 전극(356)을 리드 프레임(320)의 드레인 구간(326)에 연결시킨다.
본 명세서의 구체예에서 리드 프레임(320)의 게이트 구간(322)은 제1 융기 부분(raised portion)(332)을 가진다. 리드 프레임(320)의 소스 구간(324)은 제2 융기 부분(334)을 가진다. 제1 복수의 금속 범프(360)는 제1 융기 부분(332)에 직접적으로 부착된다. 제2 복수의 금속 범프(370)는 제2 융기 부분(334)에 직접적으로 부착된다.
메인 DMOS 칩(340), 제1 복수의 금속 범프(360), 제2 복수의 금속 범프(370), 리본(384) 및 대부분의 리드 프레임(320)은 몰딩 인캡슐레이션(390)에 내장된다. 열성능을 달성하고 EMI 노이즈를 감소시키기 위해, 한 구체예에서는 몰딩 인캡슐레이션(390) 밖에 노출된 소스 구간(324)의 바닥 면적이 DMOS 패키지(300)의 바닥 면적의 50% 이상을 차지한다. 다른 구체예에서는 몰딩 인캡슐레이션(390) 밖에 노출된 소스 구간(324)의 바닥 면적이 DMOS 패키지(300)의 바닥 면적의 70% 이상을 차지한다. 또 다른 구체예에서는 몰딩 인캡슐레이션(390) 밖에 노출된 소스 구간(324)의 바닥 면적이 몰딩 인캡슐레이션(390) 밖에 노출된 드레인 구간(326)의 바닥 면적의 10배 이상이다. 인캡슐레이션(390)의 몰딩 물질은 리드 프레임(320)의 소스 구간(324) 및 드레인 구간(326) 사이의 공간(325)을 적어도 부분적으로 채운다. 리드 프레임(320)의 소스 구간(324) 및 드레인 구간(326) 사이의 공간(225)은 소스 구간(324) 및 드레인 구간(326) 사이에 500V 또는 그 이상의 전위차를 지원하기 위한 최소 공간보다 더 작지 않도록 제공된다.
도 6은 본 명세서의 구체예의 단일스위치 플라이백 컨버터를 위한 또 다른 PCB 레이아웃(600)을 도시한다. 본 명세서의 구체예에서 PCB 레이아웃(600)은 저항기(R2)를 통해 접지되는 큰 구리 패드 영역(620) 및 변압기(TX)를 통해 고전압 입력에 연결되는 작은 구리 패드(610)를 가진다. PCB 레이아웃(600)은 큰 구리 패드 영역(620)에 부착된 소스 구간 및 작은 구리 패드(610)에 부착된 드레인 구간을 가진 구성이 도 3, 도 4a, 도 4b 또는 도 5에 도시된 메인 DMOS 스위치(Q1)를 수용하도록 구성되었다. 상기 메인 DMOS 칩은 큰 구리 패드 영역(620) 위에 위치하고, 소스 영역(660)의 하단부 대부분이 큰 구리 패드 영역(620)와 겹쳐지는 DMOS 패키지의 인캡슐레이션 밖에 노출된다. 상기 메인 DMOS 칩의 소스 전극은 저항기(R2)를 통해 접지된다. 상기 메인 DMOS 칩의 드레인 전극은 변압기(TX1)를 통해 고입력 전압에 연결된다. 한 구체예에서 소스 영역(660)은 도 3의 리드 프레임(120)의 소스 구간(124)에 연결되도록 구성된다. 다른 구체예에서는 소스 영역(660)이 도 4a의 리드 프레임(220)의 소스 구간(224)에 연결되도록 구성된다. 또 다른 구체예에서는 소스 영역(660)이 도 5의 리드 프레임(320)의 소스 구간(324)에 연결되도록 구성된다. 이는 고전압을 위한 더 많은 안전 공간을 제공하고, 더 나은 신뢰도를 가진다. 더 작은 드레인 영역은 더 작은 절연을 위한 공간을 필요로 한다. 큰 구리 패드 영역(620)을 가졌더라도(예를 들어 길이가 10mm 이상이고 너비가 5mm 이상인 것), EMI 노이즈는 도 4의 것보다 적다.
도 7은 본 명세서의 구체예에서 메인 스위치(702) 및 클램핑 스위치(704)를 가지는 페어-스위치 DMOS 패키지의 평면도이다. 한 구체예에서 상기 메인 스위치는 단일스위치 DMOS 패키지(100, 200, 201 또는 300)에 있는 메인 DMOS 칩(140, 240 또는 340)과 동일하다. 페어-스위치 DMOS 패키지(700)에는 부가적으로 클램핑 스위치 구간(763) 및 선택적인 클램핑 스위치 게이트 구간(732)이 있다는 것을 제외하면 페어-스위치 DMOS 패키지(700)는 패키지(100, 200, 201 또는 300)와 실질적으로 동일하다. 상기 클램핑 스위치는 그의 드레인 전극이 클램핑 스위치 구간(736)에 직접적으로 부착되고, 그의 게이트 전극이 전도성 부재를 통해 클램핑 게이트 구간(732)에 전기적으로 연결되고, 그리고 그의 소스 전극이 메인 스위치(702)의 드레인 전극 또한 연결된 드레인 구간(726)에 전기적으로 연결되는 클램핑 DMOS 칩이다. 대안으로 상기 클램핑 DMOS 칩의 소스 전극은 하나 이상의 전도성 부재(도시되지 않음)를 통해 메인 DMOS 칩의 드레인 전극에 연결될 수 있다. 상기 클램핑 DMOS 칩은 메인 DMOS 칩의 칩 크기의 1/5보다 작은 칩 크기를 가진다. 메인 스위치(702) 및 클램핑 스위치(704)는 몰딩 인캡슐레이션에 내장된다. 열성능을 달성하고 EMI 노이즈를 감소시키기 위해, 한 구체예에서는 몰딩 인캡슐레이션(790) 밖에 노출된 소스 구간(724)의 바닥 면적이 페어-스위치 DMOS 패키지(700)의 바닥 면적의 30% 이상을 차지한다. 다른 구체예에서는 몰딩 인캡슐레이션(790) 밖에 노출된 소스 구간(724)의 바닥 면적이 페어-스위치 DMOS 패키지(700)의 바닥 면적의 50% 이상을 차지한다. 또 다른 구체예에서는 몰딩 인캡슐레이션(790) 밖에 노출된 소스 구간(724)의 바닥 면적이 몰딩 인캡슐레이션(790) 밖에 노출된 드레인 구간(726)의 바닥 면적의 10배 이상이다.
본 명세서의 구체예에서 클램핑 스위치(704)는 드레인 전극 위에 있는 소스 전극을 가지는 클램핑 DMOS 칩이다. 따라서 클램핑 스위치(704)의 칩의 소스 전극 및 리드 프레임(예를 들어 도 3의 리드 프레임(120)) 사이의 수직 거리는 클램핑 스위치(704)의 칩의 드레인 전극 및 리드 프레임(예를 들어 도 3의 리드 프레임(120)) 사이의 수직 거리보다 작다. 선택적으로 페어-스위치 DMOS 패키지(700)는 클램핑 DMOS 칩과 직접화된 드라이버 회로 또는 패키지 내에 함께 패키지된 별도의 칩(도시되지 않음)으로서의 드라이버 회로 또한 포함할 수 있다.
도 8은 본 명세서의 구체예의 페어-스위치 플라이백 컨버터의 응용 회로(800)를 도시한다. 상기 페어-스위치 플라이백 컨버터는 패키지(812) 및 변압기(840)를 포함한다. 본 명세서의 구체예에서 패키지(812)는 도 7의 페어-스위치 DMOS 패키지이다. 패키지(812)는 드라이버(832)를 더 포함한다. 변압기(840)는 1차 권선(842) 및 2차 권선(844)을 가진다. 메인 스위치(802)의 제1 말단은 변압기(840)의 1차 권선(842)의 제1 말단에 연결된다. 메인 스위치(802)의 제2 말단은 접지된다. 메인 스위치(802)의 제어 말단은 드라이버(832)에 연결된다. 메인 스위치(802)는 출력할 에너지를 전달하기 위한 것이다. 클램핑 스위치(804)는 무효 전력을 전달하기 위한 것이다. 클램핑 스위치(804)는 메인 스위치(802)가 무전압 스위치(ZVS)를 달성하는 것을 돕는다. 도 8의 페어-스위치 플라이백 컨버터는 메인 스위치 소스 전극을 연결시키기 위한 큰 구리 패드 영역(620) 및 메인 스위치 드레인 전극을 연결시키기 위한 작은 구리 패드 영역(610)을 가지는 도 6의 PCB 레이아웃(600)과 유사한 PCB에 구현될 수 있다.
도 9는 본 명세서의 구체예의 페어-스위치 액티브 클램프 포워드 컨버터의 응용 회로(900)를 도시한다. 상기 페어-스위치 액티브 클램프 포워드 컨버터는 패키지(912), 클램프 커패시터(978), 및 변압기(940)를 포함한다. 본 명세서의 구체예에서 패키지(912)는 도 7의 페어-스위치 DMOS 패키지이다. 패키지(912)는 드라이버(932)를 더 포함한다. 변압기(940)는 1차 권선(942) 및 2차 권선(944)을 가진다. 메인 스위치(902)의 제1 말단은 변압기(940)의 1차 권선(942)의 제1 말단에 연결된다. 메인 스위치(902)의 제2 말단은 접지된다. 메인 스위치(902)의 제어 말단은 드라이버(932)에 연결된다. 클램핑 클램프는 N채널 DMOS를 사용하여 구현될 수 있다. 클램프 커패시터(978)는 변압기(940)의 1차 권선(942)과 평행하다. 클램핑 스위치(904)는 메인 스위치(902)가 무전압 스위치(ZVS)를 달성하는 것을 돕는다. 도 9의 페어-스위치 액티브 클램프 포워드 컨버터는 메인 스위치 소스 전극을 연결시키기 위한 큰 구리 패드 영역(620) 및 메인 스위치 드레인 전극을 연결시키기 위한 작은 구리 패드 영역(610)을 가지는 도 6의 PCB 레이아웃(600)과 유사한 PCB에 구현될 수 있다.
도 10은 본 명세서의 구체예의 페어-스위치 액티브 클램프 포워드-플라이백 컨버터의 응용 회로(1000)를 도시한다. 상기 페어-스위치 액티브 클램프 포워드-플라이백 컨버터는 패키지(1012), 클램프 커패시터(1078), 제어 회로(1094) 및 변압기(1040)를 포함한다. 본 명세서의 구체예에서 패키지(1012)는 도 7의 페어-스위치 DMOS 패키지이다. 패키지(1012)는 메인 스위치(1002) 및 클램핑 스위치(1004)를 포함한다. 변압기(1040)는 1차 권선(1042) 및 2차 권선(1044)을 가진다. 메인 스위치(1002)의 제1 말단은 변압기(1040)의 1차 권선(1042)의 제1 말단에 연결된다. 메인 스위치(1002)의 제어 말단은 제어 회로(1094)에 연결된다. 클램프 커패시터(1078)는 변압기(1040)의 1차 권선(1042)과 평행하다. 클램핑 스위치(1004)의 제1 말단은 클램프 커패시터(1078)의 제1 말단에 연결된다. 2차 권선(1044)은 포워드 부회로(sub-circuit) 및 플라이백 부회로를 직접화하기 위한 중간탭 형태이다. 전류 연속 모드 하의 플라이백 부회로는 변압기(1040)의 리셋(reset) 에너지를 출력 부하로 직접적으로 전달하기 위해 사용된다. 전류 불연속 모드 하의 포워드 부회로는 충격 계수를 출력 부하 변동에 상응하여 조정할 수 있다. 중부하(heavy load) 조건 하에서 액티브-클램프 플라이백 부회로의 메커니즘은 스위치의 기생용량이 0으로 방전될 수 있도록 충분한 공진 전류를 제공할 수 있다. 경부하(light load) 조건 하에서 공진 전류가 음에서 양이 되는 시간 간격은 무전압 스위칭(switching) 기능을 보장하기 위해 연장된다. 도 10의 페어-스위치 액티브 클램프 포워드-플라이백 컨버터는 메인 스위치 소스 전극을 연결시키기 위한 큰 구리 패드 영역(620) 및 메인 스위치 드레인 전극을 연결시키기 위한 작은 구리 패드 영역(610)을 가지는 도 6의 PCB 레이아웃(600)과 유사한 PCB에 구현될 수 있다.
당업계의 통상의 기술자라면 본 명세서에 개시된 구체예의 변형이 가능하다는 것을 인식할 수 있다. 예를 들어, 금속 범프의 개수는 달라질 수 있다. 당업계의 통상의 기술자가 다른 변형을 떠올릴 수도 있으며, 그러한 모든 변형은 청구항에 정의된 대로 본 발명의 범위 내에 해당되는 것으로 여겨진다.

Claims (20)

  1. 전력 반도체 패키지로서,
    소스 구간(source section) 및 드레인 구간(drain section)을 포함하는 리드 프레임(lead frame);
    상기 리드 프레임 위에 배치되고, 상기 리드 프레임의 소스 구간에 전기적으로 연결된 제1 DMOS 칩의 제1 표면에 배치된 소스 전극을 가지고, 상기 제1 표면이 상기 리드 프레임을 마주보고 있는 제1 DMOS 칩;
    상기 리드 프레임의 상기 드레인 구간에 전기적으로 연결된 상기 제1 DMOS 칩의 드레인 전극; 및
    몰딩 인캡슐레이션(molding encapsulation);
    을 포함하고,
    상기 제1 DMOS 칩 및 대부분의 상기 리드 프레임이 상기 몰딩 인캡슐레이션에 내장되고, 고전압 응용을 위해서 전자파 장해(EMI) 노이즈를 감소시키기 위해 상기 몰딩 인캡슐레이션 밖에 노출된 상기 소스 구간의 바닥 면적이 상기 몰딩 인캡슐레이션 밖에 노출된 상기 드레인 구간의 바닥 면적보다 큰 것을 특징으로 하는 전력 반도체 패키지.
  2. 제1항에 있어서, 상기 리드 프레임의 상기 소스 구간 및 상기 드레인 구간 사이의 공간이 500V 또는 그 이상의 전압을 지원하는 것을 특징으로 하는 전력 반도체 패키지.
  3. 제1항에 있어서, 상기 드레인 전극이 상기 제1 DMOS 칩의 제2 표면에 배치되고, 상기 제2 표면이 상기 제1 표면의 반대편인 것을 특징으로 하는 전력 반도체 패키지.
  4. 제1항에 있어서, 상기 제1 DMOS 칩이 상기 제1 DMOS 칩의 상기 제1 표면에 배치된 게이트 전극을 더 포함하는 것을 특징으로 하는 전력 반도체 패키지.
  5. 제4항에 있어서, 상기 리드 프레임이 게이트 구간을 더 포함하고, 상기 게이트 전극이 상기 게이트 구간에 전기적으로 연결되는 것을 특징으로 하는 전력 반도체 패키지.
  6. 제1항에 있어서, 상기 몰딩 인캡슐레이션 밖에 노출된 상기 소스 구간의 바닥 면적이 상기 전력 반도체 패키지의 바닥 면적의 50% 이상인 것을 특징으로 하는 전력 반도체 패키지.
  7. 제1항에 있어서, 상기 몰딩 인캡슐레이션 밖에 노출된 상기 소스 구간의 바닥 면적이 상기 전력 반도체 패키지의 바닥 면적의 70% 이상인 것을 특징으로 하는 전력 반도체 패키지.
  8. 제1항에 있어서, 상기 몰딩 인캡슐레이션 밖에 노출된 상기 소스 구간의 바닥 면적이 상기 몰딩 인캡슐레이션 밖에 노출된 상기 드레인 구간의 바닥 면적의 10배 이상인 것을 특징으로 하는 전력 반도체 패키지.
  9. 제1항에 있어서, 제2 DMOS 칩을 더 포함하는 것을 특징으로 하는 전력 반도체 패키지.
  10. 제9항에 있어서, 상기 제2 DMOS 칩의 칩 크기가 상기 제1 DMOS 칩의 칩 크기의 20% 이하인 것을 특징으로 하는 전력 반도체 패키지.
  11. 제9항에 있어서, 상기 리드 프레임이 부가적인 스위치 구간을 더 포함하고, 상기 제2 DMOS 칩이 상기 부가적인 스위치 구간에 배치되는 것을 특징으로 하는 전력 반도체 패키지.
  12. 제11항에 있어서, 상기 몰딩 인캡슐레이션 밖에 노출된 상기 소스 구간의 바닥 면적이 상기 전력 반도체 패키지의 바닥 면적의 30% 이상인 것을 특징으로 하는 전력 반도체 패키지.
  13. 제11항에 있어서, 상기 몰딩 인캡슐레이션 밖에 노출된 상기 소스 구간의 바닥 면적이 상기 몰딩 인캡슐레이션 밖에 노출된 상기 드레인 구간의 바닥 면적의 10배 이상인 것을 특징으로 하는 전력 반도체 패키지.
  14. 제11항에 있어서, 드라이버 회로를 더 포함하는 것을 특징으로 하는 전력 반도체 패키지.
  15. 인쇄회로기판(PCB)에 구현된 고전압 컨버터로서,
    1차 권선 및 2차 권선을 가지는 변압기;
    소스 리드에 연결된 소스 전극 및 드레인 리드에 연결된 드레인 전극을 가진 제1 스위치를 포함하는 전력 반도체 패키지;
    를 포함하고,
    메인 스위치의 드레인 전극이 상기 변압기의 1차 권선의 제1 말단에 연결되도록 상기 드레인 리드가 상기 PCB에 있는 드레인 구리 패드에 부착되고;
    상기 소스 리드가 상기 PCB에 있는 소스 구리 패드에 부착되고; 그리고
    상기 소스 리드와 상기 PCB에 있는 상기 소스 구리 패드가 겹쳐진 면적이 상기 드레인 리드와 상기 PCB에 있는 상기 드레인 구리 패드가 겹쳐진 면적보다 상당히 더 큰 것을 특징으로 하는 고전압 컨버터.
  16. 제15항에 있어서,
    인쇄회로기판(PCB) 레이아웃이 사각형 소스 구리 패드 영역을 포함하고;
    상기 사각형 소스 구리 패드 영역의 길이가 10mm보다 길고; 그리고
    상기 사각형 소스 구리 패드 영역의 너비가 5mm보다 넓은 것을 특징으로 하는 고전압 컨버터.
  17. 제15항에 있어서, 상기 전력 반도체 패키지가 상기 드레인 리드의 노출된 바닥 면적의 적어도 10배의 상기 소스 리드의 노출된 바닥 면적을 가지는 것을 특징으로 하는 고전압 컨버터.
  18. 제15항에 있어서, 상기 전력 반도체 패키지가 상기 전력 반도체 패키지의 바닥 면적의 적어도 30%의 노출된 바닥 면적을 가지는 것을 특징으로 하는 고전압 컨버터.
  19. 제15항에 있어서, 상기 전력 반도체 패키지가 제2 스위치를 더 포함하는 것을 특징으로 하는 고전압 컨버터.
  20. 제19항에 있어서, 상기 전력 반도체 패키지가 드라이버 회로를 더 포함하는 것을 특징으로 하는 고전압 컨버터.
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