JP3226088B2 - 半導体装置 - Google Patents
半導体装置Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- Thyristors (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、絶縁ゲート型バ
イポーラトランジスタ（ＩＧＢＴ）などを複数個並置し
た半導体装置に関する。
イポーラトランジスタ（ＩＧＢＴ）などを複数個並置し
た半導体装置に関する。
【０００２】
【従来の技術】ＩＧＢＴは、パワースイッチングデバイ
スとしてモータＰＷＭ制御インバータの応用などに広く
使われている。また、このＩＧＢＴは電圧駆動型素子で
あり、電流駆動型素子と比べて扱い易いために、市場で
は大容量化への要求が強い。この市場の要求に応えるた
めに、ＩＧＢＴチップを複数個、同一パッケージ内に集
積したモジュール構造が採用されている。
スとしてモータＰＷＭ制御インバータの応用などに広く
使われている。また、このＩＧＢＴは電圧駆動型素子で
あり、電流駆動型素子と比べて扱い易いために、市場で
は大容量化への要求が強い。この市場の要求に応えるた
めに、ＩＧＢＴチップを複数個、同一パッケージ内に集
積したモジュール構造が採用されている。
【０００３】ＩＧＢＴなどのＭＯＳ制御デバイスでは、
半導体チップの一主面上にエミッタ電極とゲート電極が
並んで配置される。ＩＧＢＴをパッケージに組み込む場
合にはコレクタ電極は放熱体を兼ねる金属ベース上には
んだなどで固着され、マウントされ、外部導体と接続さ
れるが、エミッタ電極とゲート電極は別々に外部導出端
子を介して外部導体と接続される。従来のパッケージ内
の組み立て構造は、前記金属ベースと共にパッケージの
一方の面にエミッタ、ゲート用の外部導出端子を装備
し、エミッタ電極と外部導出端子、ゲート電極と外部導
出端子との間に線径３００μｍ程度のアルミ導線をワイ
ヤボンデングで固着し、外部導体と接続していた。
半導体チップの一主面上にエミッタ電極とゲート電極が
並んで配置される。ＩＧＢＴをパッケージに組み込む場
合にはコレクタ電極は放熱体を兼ねる金属ベース上には
んだなどで固着され、マウントされ、外部導体と接続さ
れるが、エミッタ電極とゲート電極は別々に外部導出端
子を介して外部導体と接続される。従来のパッケージ内
の組み立て構造は、前記金属ベースと共にパッケージの
一方の面にエミッタ、ゲート用の外部導出端子を装備
し、エミッタ電極と外部導出端子、ゲート電極と外部導
出端子との間に線径３００μｍ程度のアルミ導線をワイ
ヤボンデングで固着し、外部導体と接続していた。
【０００４】この従来構造ではコレクタ側からは放熱で
きるがエミッタ側からは放熱は殆ど行われないために、
素子の電流容量が大幅に制限される。また大電流容量の
素子では、アルミ導線の本数が１００本以上にも及び、
製造コストが上昇し、またアルミ導線の切断確率も増大
し、信頼性が低下する問題がある。またアルミ導線によ
る接続のため内部配線インダクタンスが増大し、スイチ
イング動作時に大きなサージ電圧が発生する問題も生じ
る。
きるがエミッタ側からは放熱は殆ど行われないために、
素子の電流容量が大幅に制限される。また大電流容量の
素子では、アルミ導線の本数が１００本以上にも及び、
製造コストが上昇し、またアルミ導線の切断確率も増大
し、信頼性が低下する問題がある。またアルミ導線によ
る接続のため内部配線インダクタンスが増大し、スイチ
イング動作時に大きなサージ電圧が発生する問題も生じ
る。
【０００５】これらの問題を解消するために、ＧＴＯサ
イリスタ等の平型素子で採用されている平型パッケージ
をＩＧＢＴに適用し、複数個のＩＧＢＴのコレクタ電極
をパッケージの一方の共通電極板に固着し、他方の共通
電極板にコンタクト端子体を介してエミッタ電極を加圧
接触させ、ゲート電極は従来通りのアルミ導線で外部導
出端子に接続する構造が考えられる。しかしＩＧＢＴは
ゲート電極を覆う絶縁膜の上にエミッタ電極が延長して
形成されるため、エミッタ電極全面をコンタクト端子体
で加圧すると、ゲート電極下のゲート酸化膜やチャネル
形成領域に応力が及び、ＩＧＢＴの特性を変化させ、実
用に供しない。そこで、エミッタ側にＭＯＳ構造を設け
ない電流経路と放熱を目的とした集電電極を形成し、こ
の集電電極とコンタクト端子体を接触させ、加圧による
応力がＭＯＳ構造部に及ばないようにした。この構造に
おいて、コンタクト端子体と集電電極との位置決めに位
置決めガイドを用いる構造が特願平５−１８４２７１で
開示されている。また、エミッタ領域の上方のみに厚い
ポリイミド絶縁膜を形成し、その上のエミッタ電極をコ
ンタクト端子体で加圧することで、エミッタ領域のみに
加圧力が加わり、ゲート領域には加圧による応力が及ば
ない構造が特願平６−６９８４４で開示されている。
イリスタ等の平型素子で採用されている平型パッケージ
をＩＧＢＴに適用し、複数個のＩＧＢＴのコレクタ電極
をパッケージの一方の共通電極板に固着し、他方の共通
電極板にコンタクト端子体を介してエミッタ電極を加圧
接触させ、ゲート電極は従来通りのアルミ導線で外部導
出端子に接続する構造が考えられる。しかしＩＧＢＴは
ゲート電極を覆う絶縁膜の上にエミッタ電極が延長して
形成されるため、エミッタ電極全面をコンタクト端子体
で加圧すると、ゲート電極下のゲート酸化膜やチャネル
形成領域に応力が及び、ＩＧＢＴの特性を変化させ、実
用に供しない。そこで、エミッタ側にＭＯＳ構造を設け
ない電流経路と放熱を目的とした集電電極を形成し、こ
の集電電極とコンタクト端子体を接触させ、加圧による
応力がＭＯＳ構造部に及ばないようにした。この構造に
おいて、コンタクト端子体と集電電極との位置決めに位
置決めガイドを用いる構造が特願平５−１８４２７１で
開示されている。また、エミッタ領域の上方のみに厚い
ポリイミド絶縁膜を形成し、その上のエミッタ電極をコ
ンタクト端子体で加圧することで、エミッタ領域のみに
加圧力が加わり、ゲート領域には加圧による応力が及ば
ない構造が特願平６−６９８４４で開示されている。
【０００６】このようにして、加圧接触で両面冷却可能
な内部配線インダクタンスの小さな平型構造のＭＯＳデ
バイスが開発された。
な内部配線インダクタンスの小さな平型構造のＭＯＳデ
バイスが開発された。
【０００７】
【発明が解決しようとする課題】しかし、前記の内部配
線インダクタンスが小さいことは、デバイスのスイッチ
ング時（特にターンオフ時）に電圧の跳ね上がりなどが
小さい、主回路に対するノイズが小さいなどの利点があ
る一方で、複数個のチップを並列に配置した大容量デバ
イスでは、各デバイスでターンオフ時のキャリア消滅に
微妙な差異が生じ、これが原因でチップ間に相互干渉が
生じ、外界に対し電磁ノイズとして放射され、インバー
タ装置付近の通信などの障害となり得る。
線インダクタンスが小さいことは、デバイスのスイッチ
ング時（特にターンオフ時）に電圧の跳ね上がりなどが
小さい、主回路に対するノイズが小さいなどの利点があ
る一方で、複数個のチップを並列に配置した大容量デバ
イスでは、各デバイスでターンオフ時のキャリア消滅に
微妙な差異が生じ、これが原因でチップ間に相互干渉が
生じ、外界に対し電磁ノイズとして放射され、インバー
タ装置付近の通信などの障害となり得る。
【０００８】この発明の目的は、前記の課題を解決し、
スイッチング時の半導体チップ間の相互干渉現象を防止
し、電磁ノイズの放射を抑制する半導体装置を提供する
ことにある。
スイッチング時の半導体チップ間の相互干渉現象を防止
し、電磁ノイズの放射を抑制する半導体装置を提供する
ことにある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、第一主面に第一主電極と制御電極、第二主面に第
二主電極を有する半導体チップを複数個並置して平型パ
ッケージに組み込んだ半導体装置であって、両面に露出
する一対の共通電極板と、該両共通電極板の間に絶縁筒
体を設けた平型パッケージに対し、一方の共通電極板上
に各半導体チップの第二主電極を固着し、他方の共通電
極板と各半導体チップの第一主電極との間に、個々に加
圧・導電・放熱体を兼ねたコンタクト端子体を設けた加
圧接触型の半導体装置において、各コンタクト端子体に
リング状の強磁性体を設ける構成とする。
めに、第一主面に第一主電極と制御電極、第二主面に第
二主電極を有する半導体チップを複数個並置して平型パ
ッケージに組み込んだ半導体装置であって、両面に露出
する一対の共通電極板と、該両共通電極板の間に絶縁筒
体を設けた平型パッケージに対し、一方の共通電極板上
に各半導体チップの第二主電極を固着し、他方の共通電
極板と各半導体チップの第一主電極との間に、個々に加
圧・導電・放熱体を兼ねたコンタクト端子体を設けた加
圧接触型の半導体装置において、各コンタクト端子体に
リング状の強磁性体を設ける構成とする。
【００１０】第一主面に第一主電極と制御電極、第二主
面に第二主電極を有する第一半導体チップと、第一主面
に第一主電極、第二主面に第二主電極を有する第二半導
体チップとをそれぞれ複数個並置して平型パッケージに
組み込んだ半導体装置であって、両面に露出する一対の
共通電極板と、該両共通電極板の間に絶縁筒体を設けた
平型パッケージに対し、一方の共通電極板上に各第一お
よび第二半導体チップの第二主電極を固着し、他方の共
通電極板と各第一および第二半導体チップの第一主電極
との間に、個々に加圧・導電・放熱体を兼ねたコンタク
ト端子体を設けた加圧接触型の半導体装置において、各
コンタクト端子体にリング状の強磁性体を設ける構成と
する。
面に第二主電極を有する第一半導体チップと、第一主面
に第一主電極、第二主面に第二主電極を有する第二半導
体チップとをそれぞれ複数個並置して平型パッケージに
組み込んだ半導体装置であって、両面に露出する一対の
共通電極板と、該両共通電極板の間に絶縁筒体を設けた
平型パッケージに対し、一方の共通電極板上に各第一お
よび第二半導体チップの第二主電極を固着し、他方の共
通電極板と各第一および第二半導体チップの第一主電極
との間に、個々に加圧・導電・放熱体を兼ねたコンタク
ト端子体を設けた加圧接触型の半導体装置において、各
コンタクト端子体にリング状の強磁性体を設ける構成と
する。
【００１１】また共通電極板と接する側のコンタクト端
子体を取り囲むようにリング状の強磁性体を設けるとよ
い。この共通電極板と接する側のコンタクト端子体に段
差を設け、リング状の強磁性体を板ばね状に加工し、該
強磁性体の一面が前記段差の底部と、他面が共通電極に
接するように強磁性体を設けると効果的である。
子体を取り囲むようにリング状の強磁性体を設けるとよ
い。この共通電極板と接する側のコンタクト端子体に段
差を設け、リング状の強磁性体を板ばね状に加工し、該
強磁性体の一面が前記段差の底部と、他面が共通電極に
接するように強磁性体を設けると効果的である。
【００１２】また前記の強磁性体がパーマロイであると
よい。さらに半導体チップが絶縁ゲート型バイポーラト
ランジスタ、ＭＯＳ制御サイリスタ又はＭＯＳトランジ
スタであるとよい。また第一半導体チップが絶縁ゲート
型バイポーラトランジスタ、ＭＯＳ制御サイリスタ又は
ＭＯＳトランジスタで、第二主電極がコレクタ電極又は
アノード電極であり、第二半導体チップがフリーホイー
ルダイオードで第二電極がカソード電極である構成とす
るとよい。
よい。さらに半導体チップが絶縁ゲート型バイポーラト
ランジスタ、ＭＯＳ制御サイリスタ又はＭＯＳトランジ
スタであるとよい。また第一半導体チップが絶縁ゲート
型バイポーラトランジスタ、ＭＯＳ制御サイリスタ又は
ＭＯＳトランジスタで、第二主電極がコレクタ電極又は
アノード電極であり、第二半導体チップがフリーホイー
ルダイオードで第二電極がカソード電極である構成とす
るとよい。
【００１３】このように、リング状の強磁性体であるパ
ーマロイを各コンタクト端子体に設けることで、大電流
である負荷電流通電時ではインダクタンスとして働か
ず、ターンオフ時の小電流となるテイル電流通電時に適
当な大きさのインダクタンスとして働き、テイル期間で
チップ間の相互干渉による電流振動を抑制することがで
きる。
ーマロイを各コンタクト端子体に設けることで、大電流
である負荷電流通電時ではインダクタンスとして働か
ず、ターンオフ時の小電流となるテイル電流通電時に適
当な大きさのインダクタンスとして働き、テイル期間で
チップ間の相互干渉による電流振動を抑制することがで
きる。
【００１４】図３は強磁性体であるパーマロイの交流磁
化特性を示す図である。横軸が磁界Ｈで、電流に比例す
る。縦軸は磁束密度Ｂで磁力線の強さを示す。パーマロ
イリングの等価インダクタンスＬｐは磁束密度Ｂの変化
分を磁界Ｈの変化分で割った傾斜に比例する。磁界Ｈを
ゼロから徐々に増加すると点線で示した磁化曲線に沿っ
て磁束密度Ｂが急激に増大し、さらに磁界Ｈを増やすと
磁束密度Ｂの増加率を小さくしながら増大する。磁界Ｈ
を減少させると磁束密度Ｂも減少し、磁界Ｈがゼロで、
ある一定の磁束密度Ｂを保持する。つぎに、磁界Ｈが増
大すると比較的磁束密度Ｂの増加率が大きい領域１ａを
通り増加率が極めて小さい領域１ｂに入る。従ってパー
マロイリングの等価インダクタンスＬｐは領域１ａでは
大きく、領域１ｂでは極めて小さくなる。大電流領域で
は磁界は領域１ｂにあり、パーマロイリングの等価イン
ダクタンスＬｐは極めて小さく、テイル電流領域つまり
小電流領域では磁界は領域１ａにあり、等価インダクタ
ンスＬｐは大きくなり、振動を抑えることが可能とな
る。
化特性を示す図である。横軸が磁界Ｈで、電流に比例す
る。縦軸は磁束密度Ｂで磁力線の強さを示す。パーマロ
イリングの等価インダクタンスＬｐは磁束密度Ｂの変化
分を磁界Ｈの変化分で割った傾斜に比例する。磁界Ｈを
ゼロから徐々に増加すると点線で示した磁化曲線に沿っ
て磁束密度Ｂが急激に増大し、さらに磁界Ｈを増やすと
磁束密度Ｂの増加率を小さくしながら増大する。磁界Ｈ
を減少させると磁束密度Ｂも減少し、磁界Ｈがゼロで、
ある一定の磁束密度Ｂを保持する。つぎに、磁界Ｈが増
大すると比較的磁束密度Ｂの増加率が大きい領域１ａを
通り増加率が極めて小さい領域１ｂに入る。従ってパー
マロイリングの等価インダクタンスＬｐは領域１ａでは
大きく、領域１ｂでは極めて小さくなる。大電流領域で
は磁界は領域１ｂにあり、パーマロイリングの等価イン
ダクタンスＬｐは極めて小さく、テイル電流領域つまり
小電流領域では磁界は領域１ａにあり、等価インダクタ
ンスＬｐは大きくなり、振動を抑えることが可能とな
る。
【００１５】
【発明の実施の形態】図１はこの発明の第一実施例の要
部構成図で、同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のＸ−Ｘ線切断部を矢印方向から見た断面図、同
図（ｃ）はコンタクト端子体に設置されたパーマロイリ
ングの平面図を示す。同図（ａ）において、コンタクト
端子体８、エミッタ側共通電極板１０およびコレクタ側
共通電極板は省略されている。コレクタ側共通電極板９
上に位置決めガイド１２でＩＧＢＴチップ１とフライホ
イールダイオードチップ４を位置決めし、はんだ等で固
着する。ＭＯＳ部２に形成されるエミッタ電極（図では
省略されている）は集電電極３と接続され、ゲート電極
（図では省略されている）はゲートパッド７と接続す
る。集電電極３は図示されないコンタクト端子体８と加
圧接触し、コンタクト端子体８は図示されないエミッタ
側共通電極板１０と加圧接触する。この構造では集電電
極３のみが加圧され、ＭＯＳ部２は加圧されることがな
い。ゲートパッド７は外周に配置されたゲートライナー
５とアルミ導線６で接続される。このゲートライナー５
は図示されていないパッケージを構成している絶縁筒体
（通称セラミックケースという）に固着されている。図
３の磁化特性を有する強磁性体であるパーマロイリング
１１は点線で示すように図示されていないコンタクト端
子体８を取り囲むように配置される。同図（ｂ）におい
て、エミッタ側共通電極板１０に接触する側のコンタク
ト端子体８の周縁部に段差１４を設け、この段差１４部
にパーマロイリング１１を設置している。しかしこの段
差１４を設けずにパーマロイリング１１を設置してもよ
い。同図（ｃ）において、パーマロイリング１１の形状
は四角形であるが、円形でも楕円形でもよく、必要に応
じた形状としてよい。
部構成図で、同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のＸ−Ｘ線切断部を矢印方向から見た断面図、同
図（ｃ）はコンタクト端子体に設置されたパーマロイリ
ングの平面図を示す。同図（ａ）において、コンタクト
端子体８、エミッタ側共通電極板１０およびコレクタ側
共通電極板は省略されている。コレクタ側共通電極板９
上に位置決めガイド１２でＩＧＢＴチップ１とフライホ
イールダイオードチップ４を位置決めし、はんだ等で固
着する。ＭＯＳ部２に形成されるエミッタ電極（図では
省略されている）は集電電極３と接続され、ゲート電極
（図では省略されている）はゲートパッド７と接続す
る。集電電極３は図示されないコンタクト端子体８と加
圧接触し、コンタクト端子体８は図示されないエミッタ
側共通電極板１０と加圧接触する。この構造では集電電
極３のみが加圧され、ＭＯＳ部２は加圧されることがな
い。ゲートパッド７は外周に配置されたゲートライナー
５とアルミ導線６で接続される。このゲートライナー５
は図示されていないパッケージを構成している絶縁筒体
（通称セラミックケースという）に固着されている。図
３の磁化特性を有する強磁性体であるパーマロイリング
１１は点線で示すように図示されていないコンタクト端
子体８を取り囲むように配置される。同図（ｂ）におい
て、エミッタ側共通電極板１０に接触する側のコンタク
ト端子体８の周縁部に段差１４を設け、この段差１４部
にパーマロイリング１１を設置している。しかしこの段
差１４を設けずにパーマロイリング１１を設置してもよ
い。同図（ｃ）において、パーマロイリング１１の形状
は四角形であるが、円形でも楕円形でもよく、必要に応
じた形状としてよい。
【００１６】図２はこの発明の第二実施例の要部構成図
で、同図（ａ）は図１の断面図に相当する断面図、同図
（ｂ）はコンタクト端子体に設置されたパーマロイばね
の平面図、同図（ｃ）は同図（ｂ）は矢印Ａの方向から
見たパーマロイばねの断面図を示す。リング形状のパー
マロイを板ばね状としたパーマロイばね１３をコンタク
ト端子体８の段差１４部に配置する。パッケージが無加
圧状態でも、このパーマロばね１３でコンタクト端子体
８がＩＧＢＴチップ１に確実に押さえつけられ、機械的
振動でコンタクト端子体８は動くことはない。また形状
は同図（ｂ）では四角形であるが必要に応じて円形など
に変化させてよい。またパーマロイばね矢印Ａ方向から
みた図は同図（ｃ）のように下方は点線で示したコンタ
クト端子体８の段差の底部と接し、上方は点線で示した
エミッタ側共通電極板１０と接する。また前記パーマロ
イばねは皿ばねの形状した板ばねで示されているが、凹
凸形状の波型の板ばねでも勿論よい。
で、同図（ａ）は図１の断面図に相当する断面図、同図
（ｂ）はコンタクト端子体に設置されたパーマロイばね
の平面図、同図（ｃ）は同図（ｂ）は矢印Ａの方向から
見たパーマロイばねの断面図を示す。リング形状のパー
マロイを板ばね状としたパーマロイばね１３をコンタク
ト端子体８の段差１４部に配置する。パッケージが無加
圧状態でも、このパーマロばね１３でコンタクト端子体
８がＩＧＢＴチップ１に確実に押さえつけられ、機械的
振動でコンタクト端子体８は動くことはない。また形状
は同図（ｂ）では四角形であるが必要に応じて円形など
に変化させてよい。またパーマロイばね矢印Ａ方向から
みた図は同図（ｃ）のように下方は点線で示したコンタ
クト端子体８の段差の底部と接し、上方は点線で示した
エミッタ側共通電極板１０と接する。また前記パーマロ
イばねは皿ばねの形状した板ばねで示されているが、凹
凸形状の波型の板ばねでも勿論よい。
【００１７】パーマロイリング１１またはパーマロイば
ね１３は各ＩＧＢＴチップ１および各フライホイールダ
イオードチップ４に一個づつ設置され、各チップ間のタ
ーンオフ過程のテイル期間での電流相互干渉を回避す
る。前記実施例ではＩＧＢＴチップが３個、フライホイ
ールダイオードチップが１個で説明したが、電流容量で
この個数は勿論変わる。またＩＧＢＴチップの他、ＭＯ
制御サイリスタやＭＯＳトランジスタなどのＭＯＳデバ
イスにも当然適用できる。
ね１３は各ＩＧＢＴチップ１および各フライホイールダ
イオードチップ４に一個づつ設置され、各チップ間のタ
ーンオフ過程のテイル期間での電流相互干渉を回避す
る。前記実施例ではＩＧＢＴチップが３個、フライホイ
ールダイオードチップが１個で説明したが、電流容量で
この個数は勿論変わる。またＩＧＢＴチップの他、ＭＯ
制御サイリスタやＭＯＳトランジスタなどのＭＯＳデバ
イスにも当然適用できる。
【００１８】
【発明の効果】この発明によれば、複数個の半導体チッ
プを平型パッケージ内に組み込んだ構造のＭＯＳ型デバ
イスにおいて、各半導体チップに対応するように強磁性
体を設置することで、微小な内部配線インダクタンスに
よるターンオフ過程のテイル期間で発生する電流相互干
渉現象による電気的振動を抑えることができる。また、
この振動を抑制することで、インバータ装置周辺の外界
に放射される電磁ノイズを抑えることができる。
プを平型パッケージ内に組み込んだ構造のＭＯＳ型デバ
イスにおいて、各半導体チップに対応するように強磁性
体を設置することで、微小な内部配線インダクタンスに
よるターンオフ過程のテイル期間で発生する電流相互干
渉現象による電気的振動を抑えることができる。また、
この振動を抑制することで、インバータ装置周辺の外界
に放射される電磁ノイズを抑えることができる。
【００１９】さらにパーマロイばねを適用することで、
無加圧状態での運搬時等の振動に対し、パッケージ内の
コンタクト端子体の機械的振動を防止し、半導体チップ
に異常な衝撃が加わることを回避することができる。
無加圧状態での運搬時等の振動に対し、パッケージ内の
コンタクト端子体の機械的振動を防止し、半導体チップ
に異常な衝撃が加わることを回避することができる。
【図面の簡単な説明】
【図１】この発明の第一実施例の要部構成図で、（ａ）
は平面図、（ｂ）は（ａ）のＸ−Ｘ線切断部を矢印方向
から見た断面図、（ｃ）はコンタクト端子体に設置され
たパーマロイリングの平面図
は平面図、（ｂ）は（ａ）のＸ−Ｘ線切断部を矢印方向
から見た断面図、（ｃ）はコンタクト端子体に設置され
たパーマロイリングの平面図
【図２】この発明の第二実施例の要部構成図で、（ａ）
は図１の断面図に相当する断面図、（ｂ）はコンタクト
端子体に設置されたパーマロイばねの平面図、（ｃ）は
（ｂ）の矢印Ａの方向から見たパーマロイばねの断面図
は図１の断面図に相当する断面図、（ｂ）はコンタクト
端子体に設置されたパーマロイばねの平面図、（ｃ）は
（ｂ）の矢印Ａの方向から見たパーマロイばねの断面図
【図３】強磁性体であるパーマロイの交流磁化特性図
１ ＩＧＢＴチップ ２ ＭＯＳ部 ３ 集電電極 ４ フライホイールダイオード ５ ゲートライナー ６ アルミ導線 ７ ゲートパッド ８ コンタクト端子体 ９ コレクタ側共通電極板 １０ エミッタ側共通電極板 １１ パーマロイリング １２ 位置決めガイド １３ パーマロイばね １４ 段差
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−273276（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04 - 25/07
Claims (7)
- 【請求項１】第一主面に第一主電極と制御電極、第二主
面に第二主電極を有する半導体チップを複数個並置して
平型パッケージに組み込んだ半導体装置であって、両面
に露出する一対の共通電極板と、該両共通電極板の間に
絶縁筒体を設けた平型パッケージに対し、一方の共通電
極板上に各半導体チップの第二主電極を固着し、他方の
共通電極板と各半導体チップの第一主電極との間に、個
々に加圧・導電・放熱体を兼ねたコンタクト端子体を設
けた加圧接触型の半導体装置において、各コンタクト端
子体にリング状の強磁性体が設けられることを特徴とす
る半導体装置。 - 【請求項２】第一主面に第一主電極と制御電極、第二主
面に第二主電極を有する第一半導体チップと、第一主面
に第一主電極、第二主面に第二主電極を有する第二半導
体チップとをそれぞれ複数個並置して平型パッケージに
組み込んだ半導体装置であって、両面に露出する一対の
共通電極板と、該両共通電極板の間に絶縁筒体を設けた
平型パッケージに対し、一方の共通電極板上に各第一お
よび第二半導体チップの第二主電極を固着し、他方の共
通電極板と各第一および第二半導体チップの第一主電極
との間に、個々に加圧・導電・放熱体を兼ねたコンタク
ト端子体を設けた加圧接触型の半導体装置において、各
コンタクト端子体にリング状の強磁性体が設けられるこ
とを特徴とする半導体装置。 - 【請求項３】共通電極板と接する側のコンタクト端子体
を取り囲むようにリング状の強磁性体が設けられること
を特徴とする請求項１または２記載の半導体装置。 - 【請求項４】共通電極板と接する側のコンタクト端子体
に段差を設け、リング状の強磁性体を板バネ状に加工
し、該強磁性体の一面が前記段差の底部と、他面が共通
電極に接するように強磁性体が設けられることを特徴と
する請求項３記載の半導体装置。 - 【請求項５】強磁性体がパーマロイであることを特徴と
する請求項１または２記載の半導体装置。 - 【請求項６】半導体チップが絶縁ゲート型バイポーラト
ランジスタ、ＭＯＳ制御サイリスタ又ははＭＯＳトラン
ジスタであることを特徴とする請求項１記載の半導体装
置。 - 【請求項７】第一半導体チップが絶縁ゲート型バイポー
ラトランジスタ、ＭＯＳ制御サイリスタ又はＭＯＳトラ
ンジスタで、第二主電極がコレクタ電極又はアノード電
極であり、第二半導体チップがフライホイールダイオー
ドで第二電極がカソード電極であることを特徴とする請
求項２記載の半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP21694795A JP3226088B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21694795A JP3226088B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964270A JPH0964270A (ja) | 1997-03-07 |
| JP3226088B2 true JP3226088B2 (ja) | 2001-11-05 |
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ID=16696427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21694795A Expired - Fee Related JP3226088B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置 |
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| JP (1) | JP3226088B2 (ja) |
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| CN110931465B (zh) * | 2018-09-20 | 2024-04-12 | 全球能源互联网研究院有限公司 | 一种具有抑制压接型igbt器件渡越时间振荡的装置 |
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-
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- 1995-08-25 JP JP21694795A patent/JP3226088B2/ja not_active Expired - Fee Related
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