JP3344552B2 - 圧接型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、ＩＧＢＴ等の絶縁
ゲート型半導体素子を同一パッケージ内に複数個配置し
た圧接型半導体装置に係り、特に、スイッチング動作の
安定性を向上し得る圧接型半導体装置に関する。
ゲート型半導体素子を同一パッケージ内に複数個配置し
た圧接型半導体装置に係り、特に、スイッチング動作の
安定性を向上し得る圧接型半導体装置に関する。
【０００２】
【従来の技術】複数の絶縁ゲート型素子を含む各半導体
チップのパッケージには、パッケージ外囲器を貫通する
ゲート端子を有し、このゲート端子が各半導体チップの
ゲートパッドに電気的に接続される構造の圧接型半導体
装置が広く用いられている。
チップのパッケージには、パッケージ外囲器を貫通する
ゲート端子を有し、このゲート端子が各半導体チップの
ゲートパッドに電気的に接続される構造の圧接型半導体
装置が広く用いられている。
【０００３】図１０はこの種の圧接型半導体装置のエミ
ッタ電極をパッケージ内側から見た平面図である。エミ
ッタ電極１は、ゲート端子２を保持する絶縁性の外囲器
３に囲まれ、内周部には、図示しない各半導体チップの
ゲートパッドに夫々加圧接触するように配置された複数
のばねピン４を有している。各ばねピン４とゲート端子
２との間は、ゲート抵抗５を有する複数のリード線６に
より並列接続された構造となっている。
ッタ電極をパッケージ内側から見た平面図である。エミ
ッタ電極１は、ゲート端子２を保持する絶縁性の外囲器
３に囲まれ、内周部には、図示しない各半導体チップの
ゲートパッドに夫々加圧接触するように配置された複数
のばねピン４を有している。各ばねピン４とゲート端子
２との間は、ゲート抵抗５を有する複数のリード線６に
より並列接続された構造となっている。
【０００４】一方、図１１に示すように、外囲器内周
部、あるいは半導体チップ配列部に開口を有する樹脂あ
るいはセラミックなどからなる絶縁基板７がコレクタ電
極板８上に設けられており、この絶縁基板７上に薄く蒸
着形成されたゲー卜配線網７ａと各半導体チップ９のゲ
ートパッド９ｇとがワイヤ１０を介してボンディング接
続された構造のものもある。
部、あるいは半導体チップ配列部に開口を有する樹脂あ
るいはセラミックなどからなる絶縁基板７がコレクタ電
極板８上に設けられており、この絶縁基板７上に薄く蒸
着形成されたゲー卜配線網７ａと各半導体チップ９のゲ
ートパッド９ｇとがワイヤ１０を介してボンディング接
続された構造のものもある。
【０００５】
【発明が解決しようとする課題】しかしながら、以上の
ような圧接型半導体装置では、次のような問題がある。
すなわち、ゲート端子２に各リード線６を並列接続する
構造では、一般に発振防止用の抵抗５又はサーミスタが
各リード線６に接続される。この接続は比較的容易であ
るものの、長いリード線６があってそのインダクタンス
成分のために、図１２に示すように各チップのスイッチ
ング動作を不安定にする問題がある。
ような圧接型半導体装置では、次のような問題がある。
すなわち、ゲート端子２に各リード線６を並列接続する
構造では、一般に発振防止用の抵抗５又はサーミスタが
各リード線６に接続される。この接続は比較的容易であ
るものの、長いリード線６があってそのインダクタンス
成分のために、図１２に示すように各チップのスイッチ
ング動作を不安定にする問題がある。
【０００６】一方、ゲート配線網７ａと各半導体チップ
９とをボンディング接続する構造では、ゲート配線網７
ａとボンディングワイヤ１０との双方のインダクタンス
成分を無視できず、電流振動し易い圧接型パッケージに
おいて、スイッチング動作が不安定になる問題がある。
これはチップ数の増加とともに顕著となる。さらに、ボ
ンディング接続は、抵抗の接続が比較的困難であること
に加え、振動や経年変化に対する長期信頼性に問題があ
る。また、この構造ではゲート配線網７ａとコレクタ電
極板８との間に高電圧の絶縁が必要であり、その信頼性
に問題がある。
９とをボンディング接続する構造では、ゲート配線網７
ａとボンディングワイヤ１０との双方のインダクタンス
成分を無視できず、電流振動し易い圧接型パッケージに
おいて、スイッチング動作が不安定になる問題がある。
これはチップ数の増加とともに顕著となる。さらに、ボ
ンディング接続は、抵抗の接続が比較的困難であること
に加え、振動や経年変化に対する長期信頼性に問題があ
る。また、この構造ではゲート配線網７ａとコレクタ電
極板８との間に高電圧の絶縁が必要であり、その信頼性
に問題がある。
【０００７】本発明は上記実情を考慮してなされたもの
で、ゲートリード線のインダクタンス成分の低減と、抵
抗接続の容易性とを同時に実現でき、スイッチング動作
の安定性を向上し得る信頼性の高い圧接型半導体装置を
提供することを目的とする。
で、ゲートリード線のインダクタンス成分の低減と、抵
抗接続の容易性とを同時に実現でき、スイッチング動作
の安定性を向上し得る信頼性の高い圧接型半導体装置を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の骨子は、全ての
半導体チップの制御電極との距離を短縮するためのゲー
ト電極板をエミッタ電極側に設け、ゲートリード配線の
インダクタンスを低減することにある。ボンディング接
続とは異なり、発振防止用の抵抗などを容易に接続でき
るので、ゲートリード線のインダクタンス成分の低減
と、抵抗接続の容易性とを同時に実現することができ
る。
半導体チップの制御電極との距離を短縮するためのゲー
ト電極板をエミッタ電極側に設け、ゲートリード配線の
インダクタンスを低減することにある。ボンディング接
続とは異なり、発振防止用の抵抗などを容易に接続でき
るので、ゲートリード線のインダクタンス成分の低減
と、抵抗接続の容易性とを同時に実現することができ
る。
【０００９】さて、以上のような本発明の骨子に基づい
て、具体的には以下のような手段が講じられる。請求項
１に対応する発明は、第１の主電極板と、前記第１の主
電極板に対向して配置された第２の主電極板と、前記第
２の主電極板に配置され、前記第１、第２の主電極板に
加圧接触される制御電極を有する複数の半導体チップ
と、前記第１の主電極板に、前記複数の半導体チップの
周囲に対応して配置されたゲート電極板と、前記第１の
主電極板に設けられ、前記ゲート電極板に電気的に接続
された外部に接続可能なゲート端子と、前記第１の主電
極板に設けられ、前記複数の半導体チップの前記制御電
極に接触される複数の圧接ピンと、一端が前記ゲート電
極板に電気的に接続され、他端が前記圧接ピンにそれぞ
れ電気的に接続された複数のリード線とを備えた圧接型
半導体装置である。また、請求項２に対応する発明は、
請求項１に対応する圧接型半導体装置において、前記各
リード線としては、発振防止用の抵抗ｒｇ、磁性体又は
その両者を備えた圧接型半導体装置である。さらに、請
求項３に対応する発明は、請求項１又は請求項２に対応
する圧接型半導体装置において、前記制御電極を有する
各半導体チップの個数をｎ個とし、前記各リード線には
発振防止用の抵抗ｒｇが夫々接続され、前記ゲート端子
にはターンオフ時の電圧上昇抑制用の抵抗Ｒｇが接続さ
れたとき、これら個数ｎ、各抵抗ｒｇ及び抵抗Ｒｇの関
係が下記式を満足する圧接型半導体装置である。 ｎ2 ／（２００−ｎ） ＜ ｒｇ／Ｒｇ また、請求項４に対応する発明は、第１の主電極板と、
前記第１の主電極板に対向して配置された第２の主電極
板と、前記第２の主電極板に配置され、前記第１、第２
の主電極板に加圧接触される制御電極を有する複数の半
導体チップと、前記第１の主電極板に、前記複数の半導
体チップの周囲に対応して配置されたゲート電極板と、
前記第１の主電極板に設けられ、前記ゲート電極板に電
気的に接続された外部に接続可能なゲート端子と、前記
ゲート電極板に直接設けられ、前記複数の半導体チップ
の前記制御電極に接触される複数の圧接ピンとを備えた
圧接型半導体装置である。
て、具体的には以下のような手段が講じられる。請求項
１に対応する発明は、第１の主電極板と、前記第１の主
電極板に対向して配置された第２の主電極板と、前記第
２の主電極板に配置され、前記第１、第２の主電極板に
加圧接触される制御電極を有する複数の半導体チップ
と、前記第１の主電極板に、前記複数の半導体チップの
周囲に対応して配置されたゲート電極板と、前記第１の
主電極板に設けられ、前記ゲート電極板に電気的に接続
された外部に接続可能なゲート端子と、前記第１の主電
極板に設けられ、前記複数の半導体チップの前記制御電
極に接触される複数の圧接ピンと、一端が前記ゲート電
極板に電気的に接続され、他端が前記圧接ピンにそれぞ
れ電気的に接続された複数のリード線とを備えた圧接型
半導体装置である。また、請求項２に対応する発明は、
請求項１に対応する圧接型半導体装置において、前記各
リード線としては、発振防止用の抵抗ｒｇ、磁性体又は
その両者を備えた圧接型半導体装置である。さらに、請
求項３に対応する発明は、請求項１又は請求項２に対応
する圧接型半導体装置において、前記制御電極を有する
各半導体チップの個数をｎ個とし、前記各リード線には
発振防止用の抵抗ｒｇが夫々接続され、前記ゲート端子
にはターンオフ時の電圧上昇抑制用の抵抗Ｒｇが接続さ
れたとき、これら個数ｎ、各抵抗ｒｇ及び抵抗Ｒｇの関
係が下記式を満足する圧接型半導体装置である。 ｎ2 ／（２００−ｎ） ＜ ｒｇ／Ｒｇ また、請求項４に対応する発明は、第１の主電極板と、
前記第１の主電極板に対向して配置された第２の主電極
板と、前記第２の主電極板に配置され、前記第１、第２
の主電極板に加圧接触される制御電極を有する複数の半
導体チップと、前記第１の主電極板に、前記複数の半導
体チップの周囲に対応して配置されたゲート電極板と、
前記第１の主電極板に設けられ、前記ゲート電極板に電
気的に接続された外部に接続可能なゲート端子と、前記
ゲート電極板に直接設けられ、前記複数の半導体チップ
の前記制御電極に接触される複数の圧接ピンとを備えた
圧接型半導体装置である。
【００１０】また、請求項５に対応する発明は、請求項
１乃至請求項４のいずれか１項に対応する圧接型半導体
装置において、前記第１及び第２の主電極板の間にて前
記各半導体チップと同一平面に配列された別の種類の半
導体チップとしての複数のフライホイールダイオードを
備えた圧接型半導体装置である。また、請求項６に対応
する発明は、請求項５に対応する圧接型半導体装置にお
いて、前記各フライホイールダイオードとしては、前記
制御電極を有する各半導体チップよりも内側に配列され
た圧接型半導体装置である。
１乃至請求項４のいずれか１項に対応する圧接型半導体
装置において、前記第１及び第２の主電極板の間にて前
記各半導体チップと同一平面に配列された別の種類の半
導体チップとしての複数のフライホイールダイオードを
備えた圧接型半導体装置である。また、請求項６に対応
する発明は、請求項５に対応する圧接型半導体装置にお
いて、前記各フライホイールダイオードとしては、前記
制御電極を有する各半導体チップよりも内側に配列され
た圧接型半導体装置である。
【００１１】さらに、請求項７に対応する発明は、請求
項１乃至請求項６のいずれか１項に対応する圧接型半導
体装置において、前記ゲート電極板としては、全半導体
チップを取り囲むための環状の平面形状を有し、全半導
体チップよりも外周側に配置された圧接型半導体装置で
ある。
項１乃至請求項６のいずれか１項に対応する圧接型半導
体装置において、前記ゲート電極板としては、全半導体
チップを取り囲むための環状の平面形状を有し、全半導
体チップよりも外周側に配置された圧接型半導体装置で
ある。
【００１２】また、請求項８に対応する発明は、請求項
１乃至請求項６のいずれか１項に対応する圧接型半導体
装置において、前記第１の主電極板が複数の凸部と網目
状の溝を有し、前記ゲート電極板が前記溝内に環状に配
置された圧接型半導体装置である。
１乃至請求項６のいずれか１項に対応する圧接型半導体
装置において、前記第１の主電極板が複数の凸部と網目
状の溝を有し、前記ゲート電極板が前記溝内に環状に配
置された圧接型半導体装置である。
【００１３】さらに、請求項９に対応する発明は、請求
項１乃至請求項６のいずれか１項に対応する圧接型半導
体装置において、前記第１の主電極板が複数の凸部と網
目状の溝を有し、前記ゲート電極板が前記溝内に網目状
に配置された圧接型半導体装置である。
項１乃至請求項６のいずれか１項に対応する圧接型半導
体装置において、前記第１の主電極板が複数の凸部と網
目状の溝を有し、前記ゲート電極板が前記溝内に網目状
に配置された圧接型半導体装置である。
【００１４】また、請求項１０に対応する発明は、請求
項５又は請求項６に対応する圧接型半導体装置におい
て、前記第１の主電極板が複数の凸部と網目状の溝を有
し、前記ゲート電極板が前記溝内に網目状に配置され且
つ全フライホイールダイオードよりも外周側に位置する
圧接型半導体装置である。さらに、請求項１１に対応す
る発明は、請求項１乃至請求項１０のいずれか１項に対
応する圧接型半導体装置において、前記ゲート電極板と
しては、０．５ｍｍ以上の厚みを有する圧接型半導体装
置である。
項５又は請求項６に対応する圧接型半導体装置におい
て、前記第１の主電極板が複数の凸部と網目状の溝を有
し、前記ゲート電極板が前記溝内に網目状に配置され且
つ全フライホイールダイオードよりも外周側に位置する
圧接型半導体装置である。さらに、請求項１１に対応す
る発明は、請求項１乃至請求項１０のいずれか１項に対
応する圧接型半導体装置において、前記ゲート電極板と
しては、０．５ｍｍ以上の厚みを有する圧接型半導体装
置である。
【００１５】
【００１６】
【００１７】（作用） 従って、請求項１に対応する発明は以上のような手段を
講じたことにより、ゲート端子と各リード線との間にて
両者に電気的に接続されたゲート電極板を設け、このゲ
ート電極板により、全ての半導体チップの制御電極との
距離を短縮するので、ゲートリード線のインダクタンス
成分の低減と、抵抗接続の容易性とを同時に実現でき、
スイッチング動作の安定性を向上させることができる。
講じたことにより、ゲート端子と各リード線との間にて
両者に電気的に接続されたゲート電極板を設け、このゲ
ート電極板により、全ての半導体チップの制御電極との
距離を短縮するので、ゲートリード線のインダクタンス
成分の低減と、抵抗接続の容易性とを同時に実現でき、
スイッチング動作の安定性を向上させることができる。
【００１８】さらに、ゲート電極板はエミッタ電極板側
に配置されるため、低電圧に対する絶縁が得られればよ
い。また、請求項２に対応する発明は、各ゲートリード
線に抵抗ｒｇ又は磁性体を接続したので、請求項１に対
応する作用に加え、ゲートリード線のインダクタンスを
無視し得なくても、スイッチング時の発振など不安定な
動作を抑制できる。さらに、請求項３に対応する発明
は、半導体チップの個数に対応してゲート抵抗の比を規
定したので、請求項１又は請求項２に対応する作用に加
え、十分にスイッチング動作を安定させることができ
る。また、請求項４に対応する発明は、ゲート電極板と
各圧接ピンとを直接に接続した構成であり、請求項１と
同様の作用を奏することができる。また、請求項５に対
応する発明は、各半導体チップが、制御電極をもつ絶縁
ゲート型素子と、制御電極の無いフライホイールダイオ
ードとからなるので、請求項１乃至請求項４のいずれか
に対応する作用をインバータ回路などで実現することが
できる。また、請求項６に対応する発明は、各フライホ
イールダイオードが、制御電極をもつ各半導体チップよ
りも内側に配列されたので、請求項５に対応する作用と
同様の作用を奏することができる。
に配置されるため、低電圧に対する絶縁が得られればよ
い。また、請求項２に対応する発明は、各ゲートリード
線に抵抗ｒｇ又は磁性体を接続したので、請求項１に対
応する作用に加え、ゲートリード線のインダクタンスを
無視し得なくても、スイッチング時の発振など不安定な
動作を抑制できる。さらに、請求項３に対応する発明
は、半導体チップの個数に対応してゲート抵抗の比を規
定したので、請求項１又は請求項２に対応する作用に加
え、十分にスイッチング動作を安定させることができ
る。また、請求項４に対応する発明は、ゲート電極板と
各圧接ピンとを直接に接続した構成であり、請求項１と
同様の作用を奏することができる。また、請求項５に対
応する発明は、各半導体チップが、制御電極をもつ絶縁
ゲート型素子と、制御電極の無いフライホイールダイオ
ードとからなるので、請求項１乃至請求項４のいずれか
に対応する作用をインバータ回路などで実現することが
できる。また、請求項６に対応する発明は、各フライホ
イールダイオードが、制御電極をもつ各半導体チップよ
りも内側に配列されたので、請求項５に対応する作用と
同様の作用を奏することができる。
【００１９】さらに、請求項７に対応する発明は、環状
のゲート電極板が半導体チップを取り囲むように配置さ
れるので、請求項１乃至請求項６のいずれかに対応する
作用に加え、特に、外周部に配置された半導体チップを
中心にゲートリード線のインダクタンスを低減すること
ができる。
のゲート電極板が半導体チップを取り囲むように配置さ
れるので、請求項１乃至請求項６のいずれかに対応する
作用に加え、特に、外周部に配置された半導体チップを
中心にゲートリード線のインダクタンスを低減すること
ができる。
【００２０】また、請求項８に対応する発明は、ゲート
電極板が第１の主電極板の溝内に環状に配置されるの
で、請求項１乃至請求項６のいずれかに対応する作用に
加え、内周部の半導体チップに対してもゲート配線のイ
ンダクタンスを低減することができる。
電極板が第１の主電極板の溝内に環状に配置されるの
で、請求項１乃至請求項６のいずれかに対応する作用に
加え、内周部の半導体チップに対してもゲート配線のイ
ンダクタンスを低減することができる。
【００２１】さらに、請求項９に対応する発明は、ゲー
ト電極板が第１の主電極板の各溝内に綱目状に配置され
るので、請求項１乃至請求項６のいずれかに対応する作
用に加え、全半導体チップに対してゲート配線のインダ
クタンスを低減することができ、また、半導体チップ数
の増大にも容易に対応することができる。
ト電極板が第１の主電極板の各溝内に綱目状に配置され
るので、請求項１乃至請求項６のいずれかに対応する作
用に加え、全半導体チップに対してゲート配線のインダ
クタンスを低減することができ、また、半導体チップ数
の増大にも容易に対応することができる。
【００２２】また、請求項１０に対応する発明は、ゲー
ト電極板が第１の主電極板の各溝内に配置され且つ全フ
ライホイールダイオードよりも外周側に位置するので、
請求項５又は請求項６に対応する作用に加え、制御電極
を有する全半導体チップに対してゲート配線のインダク
タンスを低減することができる。また、請求項１１に対
応する発明は、ゲート電極板が０．５ｍｍ以上の厚みを
有するので、請求項１乃至請求項１０に対応する作用と
同様の作用を奏することできる。
ト電極板が第１の主電極板の各溝内に配置され且つ全フ
ライホイールダイオードよりも外周側に位置するので、
請求項５又は請求項６に対応する作用に加え、制御電極
を有する全半導体チップに対してゲート配線のインダク
タンスを低減することができる。また、請求項１１に対
応する発明は、ゲート電極板が０．５ｍｍ以上の厚みを
有するので、請求項１乃至請求項１０に対応する作用と
同様の作用を奏することできる。
【００２３】
【００２４】
【００２５】
【発明の実施の形態】以下、本発明の各実施形態につい
て図面を参照して説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る圧接型半導体装置の構成を示す断面図であり、図２は
そのエミッタ電極をパッケージ内側から見た平面図であ
る。図３はエミッタ電極の凸部周辺の拡大図である。
て図面を参照して説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る圧接型半導体装置の構成を示す断面図であり、図２は
そのエミッタ電極をパッケージ内側から見た平面図であ
る。図３はエミッタ電極の凸部周辺の拡大図である。
【００２６】この圧接型半導体装置は、コレクタ電極１
１上に下部熱緩衝板１２及び位置決めフレーム１３が順
次配置され、位置決めフレーム１３内に各ＩＧＢＴチッ
プ１４及び各ＦＲＤ（フライホイールダイオード）チッ
プ１５が同一平面に配列される。
１上に下部熱緩衝板１２及び位置決めフレーム１３が順
次配置され、位置決めフレーム１３内に各ＩＧＢＴチッ
プ１４及び各ＦＲＤ（フライホイールダイオード）チッ
プ１５が同一平面に配列される。
【００２７】各チップ１４，１５上には、複数の上部熱
緩衝板１６が配置され、上部熱緩衝板１６上には、エミ
ッタ電極１７の複数の凸部１７ａが載置される。なお、
各熱緩衝板１２，１６は、例えばＭｏから形成され、各
チップ１４，１５のコレクタ電極部及びエミッタ電極部
を夫々圧接している。
緩衝板１６が配置され、上部熱緩衝板１６上には、エミ
ッタ電極１７の複数の凸部１７ａが載置される。なお、
各熱緩衝板１２，１６は、例えばＭｏから形成され、各
チップ１４，１５のコレクタ電極部及びエミッタ電極部
を夫々圧接している。
【００２８】エミッタ電極１７は、外周側に筒状の外囲
器１８が固着され、内部には複数の凸部１７ａと網目状
の溝１７ｂとを有し、各凸部１７ａの最外周部に環状の
ゲート電極板１９を絶縁体２０を介して固定している。
なお、ゲート電極板１９は、例えば０．５ｍｍ以上の厚
さを有する銅板が環状に形成されたものであり、縦長の
断面形状として外囲器１８の内壁に固定してもよい。こ
のゲート電極板１９は、ゲートの無い各ＦＲＤチップ１
５に対しては形状等を考慮する必要がない。
器１８が固着され、内部には複数の凸部１７ａと網目状
の溝１７ｂとを有し、各凸部１７ａの最外周部に環状の
ゲート電極板１９を絶縁体２０を介して固定している。
なお、ゲート電極板１９は、例えば０．５ｍｍ以上の厚
さを有する銅板が環状に形成されたものであり、縦長の
断面形状として外囲器１８の内壁に固定してもよい。こ
のゲート電極板１９は、ゲートの無い各ＦＲＤチップ１
５に対しては形状等を考慮する必要がない。
【００２９】エミッタ電極１７の外周側の各凸部１７ａ
は、ＩＧＢＴチップ１４に対向し、図３に示すように、
各ＩＧＢＴチップ１４のゲート電極を圧接するための圧
接ピンとしてのバネピン２１を絶縁体２２を介して保持
している。また、バネピン２１とゲート電極板１９との
間は、抵抗２３及びゲートリード線２４の半田付を介し
て電気的に接続されている。
は、ＩＧＢＴチップ１４に対向し、図３に示すように、
各ＩＧＢＴチップ１４のゲート電極を圧接するための圧
接ピンとしてのバネピン２１を絶縁体２２を介して保持
している。また、バネピン２１とゲート電極板１９との
間は、抵抗２３及びゲートリード線２４の半田付を介し
て電気的に接続されている。
【００３０】これらエミッタ電極１７及びコレクタ電極
１１は、前述した外囲器１８を介して固定される。外囲
器１８は、セラミック等の絶縁材料から形成され、自己
を貫通するゲート端子２５を保持している。ゲート端子
２５の内端部は、ゲート電極板１９に半田付または機械
的接触により強固に接続されており、ゲート端子２５の
外端部は、図示しないゲート駆動装置に接続されてい
る。すなわち、ゲート駆動装置は、筒状の外囲器１８を
貫通するゲート端子２５、ゲート電極板１９、ゲートリ
ード線２４、抵抗２３及びバネピン２１を介して各ＩＧ
ＢＴチップ１４の制御（ゲート）電極に電気的に接続さ
れている。
１１は、前述した外囲器１８を介して固定される。外囲
器１８は、セラミック等の絶縁材料から形成され、自己
を貫通するゲート端子２５を保持している。ゲート端子
２５の内端部は、ゲート電極板１９に半田付または機械
的接触により強固に接続されており、ゲート端子２５の
外端部は、図示しないゲート駆動装置に接続されてい
る。すなわち、ゲート駆動装置は、筒状の外囲器１８を
貫通するゲート端子２５、ゲート電極板１９、ゲートリ
ード線２４、抵抗２３及びバネピン２１を介して各ＩＧ
ＢＴチップ１４の制御（ゲート）電極に電気的に接続さ
れている。
【００３１】なお、図２によると、２０個のＩＧＢＴチ
ップ１４と、１２個のＦＲＤチップ１５とが並置される
が、各チップ１４，１５の個数及び割合により、圧接型
半導体装置の定格容量が調節可能となっている。
ップ１４と、１２個のＦＲＤチップ１５とが並置される
が、各チップ１４，１５の個数及び割合により、圧接型
半導体装置の定格容量が調節可能となっている。
【００３２】以上のような構造によれば、厚みを有する
環状のゲート電極板１９と、短いゲートリード線２４に
より、全てのＩＧＢＴチップ１４に対してインダクタン
ス成分を低減することができ、図１３のように均一な安
定したスイッチング動作が得られる。具体的には、環状
のゲート電極板１９を各チップ１４，１５を囲むよう
に、エミッタ電極１７（あるいは外囲器１８）に絶縁体
２０を介して固定することにより、外周部に配置された
各ＩＧＢＴチップ１４を中心にゲートリード線２４のイ
ンダクタンスを低減することができる。
環状のゲート電極板１９と、短いゲートリード線２４に
より、全てのＩＧＢＴチップ１４に対してインダクタン
ス成分を低減することができ、図１３のように均一な安
定したスイッチング動作が得られる。具体的には、環状
のゲート電極板１９を各チップ１４，１５を囲むよう
に、エミッタ電極１７（あるいは外囲器１８）に絶縁体
２０を介して固定することにより、外周部に配置された
各ＩＧＢＴチップ１４を中心にゲートリード線２４のイ
ンダクタンスを低減することができる。
【００３３】また、従来のボンディング接続とは異な
り、ゲートリード線２４には必要に応じて容易に抵抗２
５を接続でき、スイッチング時の発振などの不安定な動
作を抑制することができる。すなわち、ゲートリード線
のインダクタンス成分の低減と、抵抗接続の容易性とを
同時に実現でき、スイッチング動作の安定性を向上させ
ることができる。
り、ゲートリード線２４には必要に応じて容易に抵抗２
５を接続でき、スイッチング時の発振などの不安定な動
作を抑制することができる。すなわち、ゲートリード線
のインダクタンス成分の低減と、抵抗接続の容易性とを
同時に実現でき、スイッチング動作の安定性を向上させ
ることができる。
【００３４】また、ゲート電極板１９はエミッタ電極板
１７側に配置されるため、低電圧に対する絶縁が得られ
ればよい。さらに、全ての接続を半田付または機械的接
触により固定できるので、振動に対しても強い構造とな
っている。 （第２の実施形態）図４は本発明の第２の実施形態に係
る圧接型半導体装置のエミッタ電極をパッケージ内側か
ら見た平面図であり、図１乃至図３と同一要素には同一
符号を付してその詳しい説明を省略し、ここでは異なる
部分について述べる。なお、以下の各実施形態も同様に
して重複した説明を省略する。
１７側に配置されるため、低電圧に対する絶縁が得られ
ればよい。さらに、全ての接続を半田付または機械的接
触により固定できるので、振動に対しても強い構造とな
っている。 （第２の実施形態）図４は本発明の第２の実施形態に係
る圧接型半導体装置のエミッタ電極をパッケージ内側か
ら見た平面図であり、図１乃至図３と同一要素には同一
符号を付してその詳しい説明を省略し、ここでは異なる
部分について述べる。なお、以下の各実施形態も同様に
して重複した説明を省略する。
【００３５】すなわち、本実施形態は、第１の実施形態
の変形構成であり、ゲート電極板１９を各チップ１４，
１５の配列内に配置したものであって、具体的にはゲー
ト電極板１９をエミッタ電極１７の溝１７ｂ内に絶縁体
２０を介して固定したものである。
の変形構成であり、ゲート電極板１９を各チップ１４，
１５の配列内に配置したものであって、具体的にはゲー
ト電極板１９をエミッタ電極１７の溝１７ｂ内に絶縁体
２０を介して固定したものである。
【００３６】これにより、第１の実施形態の効果に加
え、ＩＧＢＴチップ１４の個数ｎが多い場合、あるいは
ＩＧＢＴチップ１４をパッケージの中心部に配置した場
合においても、短いゲートリード線２４を使用でき、ゲ
ートリード線２４のインダクタンス成分を低減すること
ができる。 （第３の実施形態）図５は本発明の第３の実施形態に係
る圧接型半導体装置のエミッタ電極をパッケージ内側か
ら見た平面図である。本実施形態は、第１の実施形態の
変形構成であり、エミッタ電極１７の全ての溝１７ｂ内
に網目状のゲート電極板１９を固定したものである。
え、ＩＧＢＴチップ１４の個数ｎが多い場合、あるいは
ＩＧＢＴチップ１４をパッケージの中心部に配置した場
合においても、短いゲートリード線２４を使用でき、ゲ
ートリード線２４のインダクタンス成分を低減すること
ができる。 （第３の実施形態）図５は本発明の第３の実施形態に係
る圧接型半導体装置のエミッタ電極をパッケージ内側か
ら見た平面図である。本実施形態は、第１の実施形態の
変形構成であり、エミッタ電極１７の全ての溝１７ｂ内
に網目状のゲート電極板１９を固定したものである。
【００３７】ここで、ゲート電極板１９は、図示しない
ゲートリード線２４を介してバネピン２１に接続されて
いる。なお、ゲート電極板１９は、図６に示すように、
直接的にバネピン２１に接続してもよい。この場合、バ
ネピン２１は絶縁体２２を介して凸部１７ａに保持され
る。
ゲートリード線２４を介してバネピン２１に接続されて
いる。なお、ゲート電極板１９は、図６に示すように、
直接的にバネピン２１に接続してもよい。この場合、バ
ネピン２１は絶縁体２２を介して凸部１７ａに保持され
る。
【００３８】本実施形態によれば、全ての溝１７ｂ内に
ゲート電極板１９が配置されるので、各ＩＧＢＴチップ
１４がパッケージ内部又は全面に配列されてもゲートリ
ード線２４のインダクタンスを低減でき、もって、第１
の実施形態の効果を全てのチップ組合せに対応して得る
ことができる。また、半導体チップ数の増大にも容易に
対応することができる。
ゲート電極板１９が配置されるので、各ＩＧＢＴチップ
１４がパッケージ内部又は全面に配列されてもゲートリ
ード線２４のインダクタンスを低減でき、もって、第１
の実施形態の効果を全てのチップ組合せに対応して得る
ことができる。また、半導体チップ数の増大にも容易に
対応することができる。
【００３９】なお、本実施形態は、ＦＲＤチップ１５が
存在する場合、図７に示すように、ＦＲＤチップ１５の
領域には大きな開口１９ａを形成するように変形しても
よい。このように変形しても、図５に示す構造と同様の
効果を得ることができる。 （第４の実施形態）図８は本発明の第４の実施形態に係
るゲートリード線の構成を示す斜視図である。本実施形
態は、第１〜第３の実施形態のいずれにも適用可能な変
形構成であり、具体的には、各ゲートリード線２４との
接続端に、例えばフェライトやアモルファスからなる磁
性体ビーズ２６が取り付けられている。なお図８中、各
ゲートリード線２４にはゲート抵抗２３も挿入されてい
る。
存在する場合、図７に示すように、ＦＲＤチップ１５の
領域には大きな開口１９ａを形成するように変形しても
よい。このように変形しても、図５に示す構造と同様の
効果を得ることができる。 （第４の実施形態）図８は本発明の第４の実施形態に係
るゲートリード線の構成を示す斜視図である。本実施形
態は、第１〜第３の実施形態のいずれにも適用可能な変
形構成であり、具体的には、各ゲートリード線２４との
接続端に、例えばフェライトやアモルファスからなる磁
性体ビーズ２６が取り付けられている。なお図８中、各
ゲートリード線２４にはゲート抵抗２３も挿入されてい
る。
【００４０】ここで、磁性体ビーズ２６及びゲート抵抗
２３は、各ゲートリード線２４の配線浮遊インダクタン
スＬｇとＩＧＢＴの帰還容量及び配線浮遊容量による発
振を抑制するためのものであるが、いずれか一方でもス
イッチング時の発振を抑制することができる。また、サ
ーミスタあるいはツェナーダイオードを挿入することも
できる。
２３は、各ゲートリード線２４の配線浮遊インダクタン
スＬｇとＩＧＢＴの帰還容量及び配線浮遊容量による発
振を抑制するためのものであるが、いずれか一方でもス
イッチング時の発振を抑制することができる。また、サ
ーミスタあるいはツェナーダイオードを挿入することも
できる。
【００４１】以上のような構成により、第１〜第３の実
施形態のうちの適用された実施形態の効果に加え、ゲー
トリード線２４のインダクタンスを無視し得なくても、
スイッチング時の発振など不安定な動作を抑制すること
ができる。 （第５の実施形態）本発明の第５の実施形態は、第４の
実施形態の具体化構成であり、ゲートリード線２４に接
続されるゲート抵抗２３の抵抗値ｒｇなどを規定するも
のである。
施形態のうちの適用された実施形態の効果に加え、ゲー
トリード線２４のインダクタンスを無視し得なくても、
スイッチング時の発振など不安定な動作を抑制すること
ができる。 （第５の実施形態）本発明の第５の実施形態は、第４の
実施形態の具体化構成であり、ゲートリード線２４に接
続されるゲート抵抗２３の抵抗値ｒｇなどを規定するも
のである。
【００４２】図９は本実施形態を説明するための回路図
であり、ｎ個のＩＧＢＴチップ１４が互いに並列接続さ
れている。なお、ＦＲＤ１５は有っても無くてもよい。
圧接型半導体装置には、前述した発振抑制用の各ゲート
抵抗２３に加え、パッケージの外部あるいは外囲器１８
の貫通孔付近にターンオフ時のコレクタ・エミッタ間電
圧上昇率抑制のための外部ゲート抵抗２７が接続され
る。
であり、ｎ個のＩＧＢＴチップ１４が互いに並列接続さ
れている。なお、ＦＲＤ１５は有っても無くてもよい。
圧接型半導体装置には、前述した発振抑制用の各ゲート
抵抗２３に加え、パッケージの外部あるいは外囲器１８
の貫通孔付近にターンオフ時のコレクタ・エミッタ間電
圧上昇率抑制のための外部ゲート抵抗２７が接続され
る。
【００４３】ここで、各ゲートリード線２４に接続され
る各ゲート抵抗２３の抵抗値をｒｇとし、ゲート端子２
５に接続されるゲート抵抗２７の抵抗値をＲｇとする
と、ｎ個のＩＧＢＴチップ１４が並列接続されるとき、
１チップ当りの全ゲート抵抗は、（ｎ・Ｒｇ＋ｒｇ）と
なる。
る各ゲート抵抗２３の抵抗値をｒｇとし、ゲート端子２
５に接続されるゲート抵抗２７の抵抗値をＲｇとする
と、ｎ個のＩＧＢＴチップ１４が並列接続されるとき、
１チップ当りの全ゲート抵抗は、（ｎ・Ｒｇ＋ｒｇ）と
なる。
【００４４】続いて、ゲートしきい電圧をＶth、オフ状
態でのゲート駆動電圧をＶｇoff とすると、ターンオフ
のミラー期間での定常ゲート電流Ｉｇは、１チップ当
り、次の（１）式により示される。 Ｉｇ＝（Ｖth−Ｖｇoff ）／（ｎ・Ｒｇ＋ｒｇ） …（１） 但し、実際には各ＩＧＢＴチップ１４間での特性バラツ
キ、浮遊インダクタンス２８、帰還容量で決定されるバ
ラツキが重畳され、このバラツキ電流が定常ゲート電流
Ｉｇを上回るとターンオフ動作が著しく不安定になる。
態でのゲート駆動電圧をＶｇoff とすると、ターンオフ
のミラー期間での定常ゲート電流Ｉｇは、１チップ当
り、次の（１）式により示される。 Ｉｇ＝（Ｖth−Ｖｇoff ）／（ｎ・Ｒｇ＋ｒｇ） …（１） 但し、実際には各ＩＧＢＴチップ１４間での特性バラツ
キ、浮遊インダクタンス２８、帰還容量で決定されるバ
ラツキが重畳され、このバラツキ電流が定常ゲート電流
Ｉｇを上回るとターンオフ動作が著しく不安定になる。
【００４５】従って、Ｉｇをバラツキ電流より大きく保
つために（ｎ・Ｒｇ＋ｒｇ）には上限が存在するが、同
時に、バラツキ電流収束の時定数を決定する抵抗値ｒｇ
にも下限が存在する。
つために（ｎ・Ｒｇ＋ｒｇ）には上限が存在するが、同
時に、バラツキ電流収束の時定数を決定する抵抗値ｒｇ
にも下限が存在する。
【００４６】ここで、浮遊インダクタンス２８の大きさ
をＬｇ、ゲート帰還容量及び浮遊容量の合計をＣｇとす
ると、これらの上限値、下限値は共に（Ｌｇ／Ｃｇ）
1/2 に比例した値で規定される。そのため、それぞれの
抵抗値の比（ｒｇ／Ｒｇ）に関して、並列スイッチング
に適した条件を導出できる。
をＬｇ、ゲート帰還容量及び浮遊容量の合計をＣｇとす
ると、これらの上限値、下限値は共に（Ｌｇ／Ｃｇ）
1/2 に比例した値で規定される。そのため、それぞれの
抵抗値の比（ｒｇ／Ｒｇ）に関して、並列スイッチング
に適した条件を導出できる。
【００４７】この条件は、各ＩＧＢＴチップ１４間の特
性バラツキにも依存するが、次の（２）式のように規定
すると、製品段階のチップに対して十分にスイッチング
動作を安定させることができる。 ｎ2 ／（２００−ｎ） ≦ ｒｇ／Ｒｇ …（２） なお、ｎ2 ／（２００−ｎ）は、実用半導体素子のバラ
ツキを考慮した（ｒｇ／Ｒｇ）の最低値である。
性バラツキにも依存するが、次の（２）式のように規定
すると、製品段階のチップに対して十分にスイッチング
動作を安定させることができる。 ｎ2 ／（２００−ｎ） ≦ ｒｇ／Ｒｇ …（２） なお、ｎ2 ／（２００−ｎ）は、実用半導体素子のバラ
ツキを考慮した（ｒｇ／Ｒｇ）の最低値である。
【００４８】上述したように本実施形態によれば、各Ｉ
ＧＢＴチップ１４の個数ｎに対応して各ゲート抵抗２
３，２７の抵抗値の比（ｒｇ／Ｒｇ）を（２）式のよう
に規定したので、第４の実施形態の効果に加え、製品段
階のチップに対して十分にスイッチング動作を安定させ
ることができる。 （他の実施形態）なお、各実施形態では、絶縁ゲート型
半導体素子としてＩＧＢＴチップを例に挙げて説明した
が、これに限らず、例えばＭＯＳＦＥＴチップやＩＥＧ
Ｔチップなど、他の絶縁ゲート型半導体素子に適用して
も、本発明を同様に実施して同様の効果を得ることがで
きる。その他、本発明はその要旨を逸脱しない範囲で種
々変形して実施できる。
ＧＢＴチップ１４の個数ｎに対応して各ゲート抵抗２
３，２７の抵抗値の比（ｒｇ／Ｒｇ）を（２）式のよう
に規定したので、第４の実施形態の効果に加え、製品段
階のチップに対して十分にスイッチング動作を安定させ
ることができる。 （他の実施形態）なお、各実施形態では、絶縁ゲート型
半導体素子としてＩＧＢＴチップを例に挙げて説明した
が、これに限らず、例えばＭＯＳＦＥＴチップやＩＥＧ
Ｔチップなど、他の絶縁ゲート型半導体素子に適用して
も、本発明を同様に実施して同様の効果を得ることがで
きる。その他、本発明はその要旨を逸脱しない範囲で種
々変形して実施できる。
【００４９】
【発明の効果】以上説明したように本発明によれば、ゲ
ートリード線のインダクタンス成分の低減と、抵抗接続
の容易性とを同時に実現でき、スイッチング動作の安定
性を向上できる圧接型半導体装置を提供できる。
ートリード線のインダクタンス成分の低減と、抵抗接続
の容易性とを同時に実現でき、スイッチング動作の安定
性を向上できる圧接型半導体装置を提供できる。
【図１】本発明の第１の実施形態に係る圧接型半導体装
置の構成を示す断面図
置の構成を示す断面図
【図２】同実施の形態におけるエミッタ電極をパッケー
ジ内側から見た平面図
ジ内側から見た平面図
【図３】同実施の形態におけるエミッタ電極の凸部周辺
の拡大図
の拡大図
【図４】本発明の第２の実施形態に係るエミッタ電極を
パッケージ内側から見た平面図
パッケージ内側から見た平面図
【図５】本発明の第３の実施形態に係るエミッタ電極を
パッケージ内側から見た平面図
パッケージ内側から見た平面図
【図６】同実施の形態におけるゲート電極板とバネピン
との接続例を示す模式図
との接続例を示す模式図
【図７】同実施の形態における変形構成を示す平面図
【図８】本発明の第４の実施形態に係るゲートリード線
の構成を示す斜視図
の構成を示す斜視図
【図９】本発明の第５の実施形態を説明するための回路
図
図
【図１０】従来の圧接型半導体装置のエミッタ電極をパ
ッケージ内側から見た平面図
ッケージ内側から見た平面図
【図１１】従来の圧接型半導体装置の接続構成を示す平
面図
面図
【図１２】従来の圧接型半導体装置のスイッチング波形
を示す図
を示す図
【図１３】本発明の第１の実施形態に係る圧接型半導体
装置のスイッチング波形を示す図
装置のスイッチング波形を示す図
１１…コレクタ電極 １２…下部熱緩衝板 １３…位置決めフレーム １４…ＩＧＢＴチップ １５…ＦＲＤチップ １６…上部熱緩衝板 １７…エミッタ電極 １７ａ…凸部 １７ｂ…溝 １８…外囲器 １９…ゲート電極板 ２０，２２…絶縁体 ２１…バネピン ２３…抵抗 ２４…ゲートリード線 ２５…ゲート端子 ２６…磁性体ビーズ ２７…外部ゲート抵抗 ２８…浮遊インダクタンス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/52 H01L 25/07
Claims (11)
- 【請求項１】 第１の主電極板と、 前記第１の主電極板に対向して配置された第２の主電極
板と、 前記第２の主電極板に配置され、前記第１、第２の主電
極板に加圧接触される制御電極を有する複数の半導体チ
ップと、 前記第１の主電極板に、前記複数の半導体チップの周囲
に対応して配置されたゲート電極板と、 前記第１の主電極板に設けられ、前記ゲート電極板に電
気的に接続された外部に接続可能なゲート端子と、 前記第１の主電極板に設けられ、前記複数の半導体チッ
プの前記制御電極に接触される複数の圧接ピンと、 一端が前記ゲート電極板に電気的に接続され、他端が前
記圧接ピンにそれぞれ電気的に接続された複数のリード
線と を備えたことを特徴とする圧接型半導体装置。 - 【請求項２】 請求項１に記載の圧接型半導体装置にお
いて、 前記各リード線は、発振防止用の抵抗ｒｇ、磁性体又は
その両者を備えたことを特徴とする圧接型半導体装置。 - 【請求項３】 請求項１又は請求項２に記載の圧接型半
導体装置において、 前記制御電極を有する各半導体チップの個数をｎ個と
し、前記各リード線には発振防止用の抵抗ｒｇが夫々接
続され、前記ゲート端子にはターンオフ時の電圧上昇抑
制用の抵抗Ｒｇが接続されたとき、これら個数ｎ、各抵
抗ｒｇ及び抵抗Ｒｇの関係が下記式を満足することを特
徴とする圧接型半導体装置。 ｎ2 ／（２００−ｎ） ＜ ｒｇ／Ｒｇ - 【請求項４】 第１の主電極板と、 前記第１の主電極板に対向して配置された第２の主電極
板と、 前記第２の主電極板に配置され、前記第１、第２の主電
極板に加圧接触される制御電極を有する複数の半導体チ
ップと、 前記第１の主電極板に、前記複数の半導体チップの周囲
に対応して配置されたゲート電極板と、 前記第１の主電極板に設けられ、前記ゲート電極板に電
気的に接続された外部に接続可能なゲート端子と、 前記ゲート電極板に直接設けられ、前記複数の半導体チ
ップの前記制御電極に接触される複数の圧接ピンと を備
えた特徴とする圧接型半導体装置。 - 【請求項５】 請求項１乃至請求項４のいずれか１項に
記載の圧接型半導体装置において、 前記第１及び第２の主電極板の間にて前記各半導体チッ
プと同一平面に配列された別の種類の半導体チップとし
ての複数のフライホイールダイオードを備えたことを特
徴とする圧接型半導体装置。 - 【請求項６】 請求項５に記載の圧接型半導体装置にお
いて、 前記各フライホイールダイオードは、前記制御電極を有
する各半導体チップよりも内側に配列されたことを特徴
とする圧接型半導体装置。 - 【請求項７】 請求項１乃至請求項６のいずれか１項に
記載の圧接型半導体装置において、 前記ゲート電極板は、全半導体チップを取り囲むための
環状の平面形状を有し、全半導体チップよりも外周側に
配置されたことを特徴とする圧接型半導体装置。 - 【請求項８】 請求項１乃至請求項６のいずれか１項に
記載の圧接型半導体装置において、 前記第１の主電極板が複数の凸部と網目状の溝を有し、
前記ゲート電極板が前記溝内に環状に配置されたことを
特徴とする圧接型半導体装置。 - 【請求項９】 請求項１乃至請求項６のいずれか１項に
記載の圧接型半導体装置において、 前記第１の主電極板が複数の凸部と網目状の溝を有し、
前記ゲート電極板が前記溝内に網目状に配置されたこと
を特徴とする圧接型半導体装置。 - 【請求項１０】 請求項５又は請求項６に記載の圧接型
半導体装置において、 前記第１の主電極板が複数の凸部と網目状の溝を有し、
前記ゲート電極板が前記溝内に網目状に配置され且つ全
フライホイールダイオードよりも外周側に位置すること
を特徴とする圧接型半導体装置。 - 【請求項１１】 請求項１乃至請求項１０のいずれか１
項に記載の圧接型半導体装置において、 前記ゲート電極板は、０．５ｍｍ以上の厚みを有するこ
とを特徴とする圧接型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25216397A JP3344552B2 (ja) | 1997-09-17 | 1997-09-17 | 圧接型半導体装置 |
| US09/151,598 US6281569B1 (en) | 1997-09-17 | 1998-09-11 | Pressure-contact semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25216397A JP3344552B2 (ja) | 1997-09-17 | 1997-09-17 | 圧接型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197462A JPH1197462A (ja) | 1999-04-09 |
| JP3344552B2 true JP3344552B2 (ja) | 2002-11-11 |
Family
ID=17233371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25216397A Expired - Fee Related JP3344552B2 (ja) | 1997-09-17 | 1997-09-17 | 圧接型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6281569B1 (ja) |
| JP (1) | JP3344552B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1236982A (zh) * | 1998-01-22 | 1999-12-01 | 株式会社日立制作所 | 压力接触型半导体器件及其转换器 |
| MY133357A (en) * | 1999-06-30 | 2007-11-30 | Hitachi Ltd | A semiconductor device and a method of manufacturing the same |
| JP3954314B2 (ja) * | 2001-01-23 | 2007-08-08 | 株式会社東芝 | 圧接型半導体装置 |
| JP2004023083A (ja) * | 2002-06-20 | 2004-01-22 | Toshiba Corp | 圧接型半導体装置 |
| US6812558B2 (en) * | 2003-03-26 | 2004-11-02 | Northrop Grumman Corporation | Wafer scale package and method of assembly |
| JP4157001B2 (ja) * | 2003-08-28 | 2008-09-24 | 株式会社東芝 | マルチチップ圧接型半導体装置 |
| US7330012B2 (en) | 2004-05-27 | 2008-02-12 | Siemens Aktiengesellschaft | High frequency bus system |
| CN102806046A (zh) * | 2012-08-24 | 2012-12-05 | 四川大学 | 一种季铵盐表面活性剂的绿色制备方法 |
| DE102013216709B4 (de) * | 2013-08-22 | 2021-03-25 | Infineon Technologies Ag | Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung |
| DE102013217801B4 (de) * | 2013-09-05 | 2019-07-18 | Infineon Technologies Ag | Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung |
| DE102013217802B4 (de) | 2013-09-05 | 2020-01-09 | Infineon Technologies Ag | Halbleiteranordnung, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung |
| JP6486550B2 (ja) * | 2016-03-03 | 2019-03-20 | 三菱電機株式会社 | 電力用半導体装置及び電力用半導体コアモジュール |
| CN111033735B (zh) * | 2017-09-04 | 2023-05-23 | 三菱电机株式会社 | 半导体模块以及电力变换装置 |
| KR102216737B1 (ko) * | 2019-03-15 | 2021-02-18 | 제엠제코(주) | 결합 안정성이 향상된 가압형 반도체 패키지 |
| CN110556349A (zh) * | 2019-09-29 | 2019-12-10 | 全球能源互联网研究院有限公司 | 功率型半导体器件封装结构 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3258200B2 (ja) * | 1995-05-31 | 2002-02-18 | 株式会社東芝 | 圧接型半導体装置 |
| JP3180863B2 (ja) | 1993-07-27 | 2001-06-25 | 富士電機株式会社 | 加圧接触形半導体装置およびその組立方法 |
| JP3256636B2 (ja) * | 1994-09-15 | 2002-02-12 | 株式会社東芝 | 圧接型半導体装置 |
| JP3180869B2 (ja) | 1994-10-18 | 2001-06-25 | 富士電機株式会社 | 加圧接触形半導体装置 |
| DE19505387A1 (de) * | 1995-02-17 | 1996-08-22 | Abb Management Ag | Druckkontaktgehäuse für Halbleiterbauelemente |
-
1997
- 1997-09-17 JP JP25216397A patent/JP3344552B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-11 US US09/151,598 patent/US6281569B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6281569B1 (en) | 2001-08-28 |
| JPH1197462A (ja) | 1999-04-09 |
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