JP3989417B2 - 電源用デバイス - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、ＴＶ、ＶＴＲ、ＤＶＤプレーヤ、ＤＶＤレコーダ、パソコン及びパソコン周辺機器、各種家電製品などを安定して作動させるために使用する電源用デバイスに関するものである。
【０００２】
【従来の技術】
従来の電源用デバイス１では、図９に示すように、ＰＮＰトランジスタなどを含むＩＣ１５は通常１チップに集積化され、１デバイスとして樹脂パッケージ１１にモールドされていた。
【０００３】
近年、電源用デバイス１の損失の低下と安定した電力供給を両立させるために、図１０に示すように、バイポーラプロセスにより製造された制御用ＩＣ１６と、バイポーラプロセスにより製造された電力供給用素子１７の２チップ構成のデバイスが製品化されている。
【０００４】
電源用デバイスの中でも一般的なシリーズレギュレータでは、入力電圧と出力電圧の差に出力電流を乗じた値が損失となる。このため、入力電圧と出力電圧の差を小さく設計することで低損失化を実現できる。この場合、電力供給用素子１７として、縦型のＰＮＰトランジスタを用いることが有効である。縦型のＰＮＰトランジスタは、チップ表面にコレクタ電極とベース電極があり、チップ裏面にエミッタ電極が形成された構造であり、コレクタ電流がチップ表面よりチップ裏面に流れる構造をとっているからである。
【０００５】
しかしながら、縦型のＰＮＰトランジスタでも物性的に、エミッタ−コレクタ間の飽和電圧が存在し、これ以上に入力電圧と出力電圧との差を小さくすることは不可能である。出力電流の大きさや使用するＰＮＰトランジスタにもよるが、一般的に０．３Ｖ程度が限界となっている。
【０００６】
そこで、さらに損失を小さくするために、ＭＯＳプロセスにより製造された電力供給用素子を用いることが考えられている。ＭＯＳプロセスにより製造された電力供給用素子とバイポーラプロセスにより製造された制御用ＩＣとを組み合わせることにより、ＭＯＳ型半導体の持つ低ＯＮ抵抗性を生かし、従来のバイポーラプロセスにより製造されたＰＮＰトランジスタに比べて低損失性が実現可能である。
【０００７】
【発明が解決しようとする課題】
しかしながら、バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子の２チップを１パッケージにするためには、ＭＯＳ型半導体の問題である発熱による破壊対策やバイポーラ型半導体の問題である静電破壊対策を行うことが課題である。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の電源用デバイスは、バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子のチップ端の形状を階段状又はくさび形の凹凸形状にし、該チップ端同士を密着させ、両者を単一のパッケージにモールドしてなることを特徴とする。
【０００９】
この構成によると、バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子のチップ端が密着し、電力供給用素子で発生した熱が制御用ＩＣに効率よく伝達されるようになる。また、バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子のチップ端の形状を階段状にしたり、くさび形の凹凸形状にしたりすることにより、チップ端の接触面積の拡大と密着性の向上が図られる。
【００１０】
ＭＯＳプロセスにより製造された電力供給用素子は、チップ表面から表面へ電流を流す横型の構造をとることができるため、制御用ＩＣと電力供給素子のチップ裏面同士は共通のＧＮＤ電位に設定することが可能である。このため、バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子をダイボンディング用ペーストで一緒にリードフレーム上にダイボンディングすることができる。
【００１２】
なお、バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子の電気的接続は、導電性樹脂やＡｕ線を使用して行うことができる。Ａｕ線を使用する場合は、ワイヤ断線を防止するために、Ａｕ線の２ｎｄワイヤボンド上にＡｕボールを再度１ｓｔボンドする必要がある。
【００１３】
そして、ＭＯＳプロセスにより製造された電力供給用素子を２チップ以上単一のパッケージにモールドすることで、多出力の電源用デバイスを容易に設計することができる。なお、ＭＯＳプロセスにより製造された電力供給用素子は、チップ表面のＡｌパターンの硬度が弱いため、パッケージ材料としては、低応力タイプの樹脂を用いる必要がある。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。図１は、本発明に係る電源用デバイス（４端子シリーズレギュレータ）の要部を示す断面図である。図１に示すように、電源用デバイス１は、バイポーラプロセスにより製造された制御用ＩＣ３とＭＯＳプロセスにより製造された電力供給用素子４のチップ端３ａ，４ａ（図２参照）同士を密着させ、両者を単一の樹脂パッケージ１１にモールドしてなるものである。以下、この電源用デバイス１の構成について詳しく説明する。
【００１５】
電源用デバイス１は、レギュレータとして動作させると発熱するが、その多くは電力供給用素子４で発生する。電力供給用素子４が過熱すると、チップ内部のパワーＭＯＳ ＦＥＴが破壊してしまう可能性がある。制御用ＩＣ３は、電力供給用素子４の異常温度を検出すると、過熱保護動回路を作動させてパワーＭＯＳＦＥＴのゲート電圧を遮断し、電力供給用素子４の過熱を防止する役目を果たしている。過熱保護動作は、電力供給用素子４から制御用ＩＣ３へ伝わる熱を検出して行うので、両者間の熱伝達性を高め、過熱保護動作の開始が遅れないように設計することが重要である。
【００１６】
そこで、図２に示すように、制御用ＩＣ３のチップ端３ａと電力供給用素子４のチップ端４ａは階段状の形状に加工し、チップ端３ａ，４ａ同士を互いに嵌り合うように接触させてリードフレーム２上にダイボンディングする。これにより、両者の接触面積が拡大され、密着も良くなるので、チップ端３ａ，４ａを通じて熱の伝達効率が良くなり、電力供給用素子４で発生した熱を制御用ＩＣ３に速やかに伝達することができ、これによりＭＯＳ型半導体の問題である発熱による破壊対策を行うことができる。なお、図３又は図４に示すように、チップ端３ａ，４ａをくさび形の凹凸形状に加工しても、同様の効果が得られる。
【００１７】
なお、制御用ＩＣ３が電力供給用素子４の異常温度を検出したとき、パワーＭＯＳ ＦＥＴのゲート電圧を瞬時に遮断すると、遮断直後のドレインに大電流が流れて破壊の危険性があるため、ドレイン電流の上昇を抑えるために徐々にゲート電圧を遮断する機能を制御用ＩＣ３に付加している。ゲート電圧の立ち下がり時間としては数μｓ〜数１０μｓが適当である。
【００１８】
また、図１０に示した従来例では、低損失を得るために、電力供給用素子１７としてバイポーラプロセスにより製造された縦型のＰＮＰトランジスタを使用し、チップ表面からチップ裏面に対して電流を流す構造になっている。したがって、電力供給用素子１７のチップ裏面とリードフレーム２とのダイボンドは導電性の高融点半田１８を使用して行っている。この場合、図１１のように、第２端子７ｂから出力を取る構成となる。しかし、同一のリードフレーム２上にダイボンディングする制御用ＩＣ１６については、静電破壊を防止するため、チップ裏面とリードフレーム２との絶縁を図る必要があり、ダイボンドは非導電性のエポキシペースト１９を使用して行っていた。
【００１９】
これに対し、ＭＯＳプロセスにより製造された電力供給用素子４の場合は、パワーＭＯＳ ＦＥＴのドレインからソースに対して電流が流れ、その損失は、電流が流れたときのドレイン−ソース間の抵抗（ＯＮ抵抗）によって決められる。したがって、従来例で示したバイポーラ型半導体のＰＮＰトランジスタのように縦型構造をとる必要がなく、チップの表面から表面に電流を流す構造、すなわち、横型の構造で低損失を容易に実現することができる。このため、電力供給用素子４と制御用ＩＣ３のチップ裏面は、共通のＧＮＤ電位をとることができ、図１に示すように、Ａｇペースト５に代表される一種類のダイボンディング用ペーストを使用して両者を一緒にダイボンディングすることができ、これによりバイポーラ型半導体の問題である静電破壊対策を行うことができる。
【００２０】
このようにしてリードフレーム２上にダイボンディングされた制御用ＩＣ３と電力供給用素子４とは、互いに電気的接続される。これには図１のようにＡｕ線６を使用する場合と、図５のように導電性樹脂１２を使用する場合とがあるが、一般には、導電性樹脂１２を使用して行う。これは、Ａｕ線を使用すると、Ａｕ線とチップの表面の配線パターンとして使用されるＡｌパターンとの接合部分にできる金属間化合物のワイヤ断線の問題があるからである。
【００２１】
なお、Ａｕ線６を使用する場合は、図６に示すように、１ｓｔボンドのＡｕボール６１上にＡｕ線６を２ｎｄボンドし（図６（ａ），（ｂ）参照）、この２ｎｄボンド上にＡｕボール６２を再度１ｓｔボンドする（図６（ｃ），（ｄ）参照）ことにより、接合部分の強度をカバーする。
【００２２】
図１において、７ａ,７ｃ，７ｄは、それぞれリードフレーム２から分離して設けた第１，第３，第４端子であり、７ｂはリードフレーム２から連続して形成された第２端子である。電力供給用素子４のチップ表面と第１端子７ａ、第３端子７ｃとがＡｕ線８，９を使用して電気的接続され、制御用ＩＣ３のチップ表面と第４端子７ｄとがＡｕ線１０を使用して電気的接続されている。
【００２３】
リードフレーム２上に設けられた以上の構成は、第１〜第４端子７ａ〜７ｄの先端部を除いて全体が樹脂で封止され、単一の樹脂パッケージ１１にモールドされることにより、電源用デバイス１ができあがる。ここで、パッケージ材料には、チップ表面への影響を低減する目的で低応力タイプの樹脂を用いる必要がある。これは、ＭＯＳプロセスにより製造された電力供給用素子４の場合、一般的な樹脂で封止すると、チップ表面のＡｌパターンの硬度が、従来のバイポーラプロセスにより製造されたＰＮＰトランジスタに比べて弱く、Ａｌパターンの変形が発生しやすいからである。
【００２４】
また、図８に示すように、ＭＯＳプロセスにより製造された電力供給用素子の２チップ（電力供給用素子４，１３）と制御用ＩＣ３の合計３チップをＡｇペースト５を使用して一緒にリードフレーム２上にダイボンディングし、電力供給用素子４と制御用ＩＣ３との電気的接続及び電力供給用素子１３と制御用ＩＣ３との電気的接続をＡｕ線６などを使用して行い、各チップ表面と第１〜第５端子７ａ〜７ｅとをＡｕ線８〜９，１４を使用して接続し、単一の樹脂パッケージ１１にモールドすることにより、１チップの制御用ＩＣ３で２つの出力端子（第３，第５端子７ｃ，７ｅ）を有する電源用デバイス１（５端子シリーズレギュレータ）を簡単に構成することができる。同様に、ＭＯＳプロセスにより製造された電力供給用素子の数を増やすことで、多出力の電源デバイスを設計できる。
【００２５】
図７は、上記電源用デバイス１（４端子シリーズレギュレータ）をレギュレータとして使用する場合の外部接続例を示す回路図である。第１端子７ａはＤＣ入力端子として直流電源と、安定化のための入力コンデンサＣINとが並列に接続される。第２端子７ｂは接地され、第３電極７ｃはＤＣ出力端子として、電子機器などの負荷が接続される。さらに、これら第２端子７ｂと第３端子７ｃには安定化のための出力コンデンサＣOが接続される。第４端子７ｄは出力ＯＮ／ＯＦＦ制御入力端子としてＴＴＬ又はＣ−ＭＯＳ標準ロジック等が接続される。
【００２６】
電源用デバイス１の内部損失は、入力電圧ＶINと出力電圧ＶOの差に出力電流ＩOを乗じた値となる。したがって、低損失の電源用デバイス１を設計するためには入力電圧と出力電圧の差を小さくする必要がある。入力電圧と出力電圧の差は、電力供給用素子４のチップ内部のパワーＭＯＳ ＦＥＴのドレイン−ソース間のＯＮ抵抗により決まる。
【００２７】
一般的にＰＮＰトランジスタのエミッタ−コレクタ間の飽和電圧が０．３〜０．５Ｖ程度であるのに対して、パワーＭＯＳ ＦＥＴのドレイン−ソース間のＯＮ抵抗は、ドレイン電流にもよるが、０．１Ω程度になる。したがって、出力電流ＩOが１Ａの時、従来のバイポーラプロセスにより製造されたＰＮＰトランジスタを電力供給用素子とした電源用デバイスでは、０．３〜０．５Ｗの内部損失となるのに対して、本発明の電源用デバイス１では、０．１Ｗ程度の損失となる。
【００２８】
このように、本発明に係る電源用デバイス１は、従来のバイポーラプロセスにより製造されたＰＮＰトランジスタに比べて入力電圧と出力電圧の差を小さく設計できる特徴があり、従来以上の低損失化が可能である。
【００２９】
また、本発明の電源用デバイス１では、ＭＯＳ型半導体の特徴である高速応答性により、出力電流ＩOが高速で変化した場合の過渡応答性が高いという利点がある。また、電源用デバイス１をレギュレータとして使用する場合に安定化の目的で接続する出力コンデンサＣO、入力コンデンサＣINの容量を小さく設計することが可能となる。コンデンサ容量が大きくなればコンデンサの価格がレギュレータの価格に影響するため、コンデンサ容量はできるだけ小さく設計できるほど、安価な電源設計が可能となる。
【００３０】
また、バイポーラ型半導体の温度特性としては、温度が高くなるほど電流増幅率（ｈＦＥ）が上昇する特性をもっているのに対し、ＭＯＳ型半導体の場合は、ＯＮ抵抗が大きくなる特性をもっており、このため温度が高くなるとドレイン電流は流れにくくなる特性を示す。すなわち、図１０のように制御用ＩＣ１６、電力供給用素子１７ともにバイポーラプロセスにより製造されたチップを用いる従来の２チップ型電源用デバイス１では、温度上昇によりｈＦＥが両チップとも高くなる特性になるが、本発明の電源用デバイス１では、温度上昇に対して電力供給素子４と制御用ＩＣ３とで相反する特性を有することになる。
【００３１】
【発明の効果】
以上説明したように本発明の電源用デバイスは、バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子のチップ端同士を密着させてリードフレーム上にダイボンディングしている。したがって、チップ端を通じて熱の伝達効率が上がり、電力供給用素子で発生した熱を制御用ＩＣに速やかに伝達することができ、これによりＭＯＳ型半導体の問題である発熱による破壊対策を行うことができる。
【００３２】
また、ＭＯＳプロセスにより製造された電力供給用素子は、バイポーラ型半導体のＰＮＰトランジスタのように縦型構造をとる必要がなく、チップの表面から表面に電流を流す構造、すなわち、横型の構造で低損失を容易に実現することができる。このため、電力供給用素子と制御用ＩＣのチップ裏面は、共通のＧＮＤ電位をとることができ、Ａｇペーストに代表される一種類のダイボンディング用ペーストを使用して一緒にダイボンディングすることができ、これによりバイポーラ型半導体の問題である静電破壊対策を行うことができる。
【図面の簡単な説明】
【図１】 本発明に係る電源用デバイス（４端子シリーズレギュレータ）の一例を示す断面図である。
【図２】 リードフレーム上にダイボンディングされるＭＯＳプロセスにより製造された電力供給用素子とバイポーラプロセスにより製造された制御用ＩＣのチップ端形状の一例を示す断面図である。
【図３】 リードフレーム上にダイボンディングされるＭＯＳプロセスにより製造された電力供給用素子とバイポーラプロセスにより製造された制御用ＩＣのチップ端形状のその他の例を示す断面図である。
【図４】 リードフレーム上にダイボンディングされるＭＯＳプロセスにより製造された電力供給用素子とバイポーラプロセスにより製造された制御用ＩＣのチップ端形状のさらに他の例を示す断面図である。
【図５】 上記電源用デバイス（４端子シリーズレギュレータ）の他の例を示す断面図である。
【図６】 Ａｕ線を使用してＭＯＳプロセスにより製造された電力供給用素子とバイポーラプロセスにより製造された制御用ＩＣとの電気的接続を行う例を示す断面図である。
【図７】 上記電源用デバイスをレギュレータとして使用するときの外部接続例である。
【図８】 本発明に係る電源用デバイス（５端子シリーズレギュレータ）の一例を示す断面図である。
【図９】 従来の電源用デバイス（４端子シリーズレギュレータ）の一例を示す断面図である。
【図１０】 従来の電源用デバイス（４端子シリーズレギュレータ）の他の例を示す断面図である。
【図１１】 上記電源用デバイスをレギュレータとして使用するときの外部接続例である。
【符号の説明】
１ 電源用デバイス
２ リードフレーム
３ バイポーラプロセスにより製造された制御用ＩＣ
４ ＭＯＳプロセスにより製造された電力供給用素子
５ Ａｇペースト
６，８，９，１０ Ａｕ線
７ａ 第１端子
７ｂ 第２端子
７ｃ 第３端子
７ｄ 第４端子
１１ 樹脂パッケージ
１２ 導電性樹脂

Claims (8)

  1. バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子のチップ端の形状を階段状にし、該チップ端同士を密着させ、両者を単一のパッケージにモールドしてなることを特徴とする電源用デバイス。
  2. バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子のチップ端の形状をくさび形の凹凸形状にし、該チップ端同士を密着させ、両者を単一のパッケージにモールドしてなることを特徴とする電源用デバイス。
  3. バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子をダイボンディング用ペーストで一緒にリードフレーム上にダイボンディングすることを特徴とする請求項１又は２に記載の電源用デバイス。
  4. バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子の電気的接続を導電性樹脂を使用して行うことを特徴とする請求項１〜３のいずれか１項に記載の電源用デバイス。
  5. バイポーラプロセスにより製造された制御用ＩＣとＭＯＳプロセスにより製造された電力供給用素子の電気的接続をＡｕ線を使用して行うことを特徴とする請求項１〜３のいずれか１項に記載の電源用デバイス。
  6. Ａｕ線の２ｎｄワイヤボンド上にＡｕボールを再度１ｓｔボンドすることを特徴とする請求項５に記載の電源用デバイス。
  7. ＭＯＳプロセスにより製造された電力供給用素子を２つ以上設けたことを特徴とする請求項１〜６のいずれか１項に記載の電源用デバイス。
  8. 前記パッケージの材料として低応力樹脂を用いることを特徴とする請求項１〜７のいずれか１項に記載の電源用デバイス。
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