DE102013217802B4 - Halbleiteranordnung, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung - Google Patents

Halbleiteranordnung, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung Download PDF

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Abstract

Halbleiteranordnung (7) umfassend:
eine elektrisch leitende obere Kontaktplatte (41) und eine elektrisch leitende untere Kontaktplatte (42);
eine Anzahl von Chipbaugruppen (2), von denen eine jede aufweist:
- einen Halbleiterchip (1) mit einem Halbleiterkörper (10), wobei der Halbleiterkörper (10) eine Oberseite und eine der Oberseite entgegengesetzte Unterseite aufweist, und wobei die Oberseite in einer vertikalen Richtung (v) von der Unterseite beabstandet ist;
- eine auf der Oberseite angeordnete, individuelle obere Hauptelektrode (11); und
- eine an der Oberseite angeordnete, individuelle Steuerelektrode (13); wobei die Chipbaugruppen (2) entweder jeweils eine separate untere Hauptelektrode (12) aufweisen, die auf der Unterseite des Halbleiterchips (100) der betreffenden Chipbaugruppe (2) angeordnet ist, oder eine gemeinsame untere Hauptelektrode (92), die bei einer jeden der Chipbaugruppen (2) auf der Unterseite des Halbleiterkörpers (100) dieser Chipbaugruppe (2) angeordnet ist;
wobei bei einer jeden der Chipbaugruppen (2) mittels deren Steuerelektrode (13) ein elektrischer Strom zwischen der individuellen oberen Hauptelektrode (11) und der individuellen oder der gemeinsamen unteren Hauptelektrode (12, 92) gesteuert werden kann;
eine dielektrische Einbettmasse (4), durch die die Chipbaugruppen (2) zu einem festen Verbund (6) stoffschlüssig miteinander verbunden sind;
eine Steuerelektrodenverschaltungsstruktur (70), die in den festen Verbund (6) eingebettet ist und die die Steuerelektroden (13) der Chipbaugruppen (2) elektrisch leitend miteinander verbindet; und
wobei
(a) eine jede der Chipbaugruppen (2) ein elektrisch leitendes oberes Ausgleichsplättchen (21) aufweist, das auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und mittels einer oberen Verbindungsschicht (31) mit der oberen Hauptelektrode (11) stoffschlüssig und elektrisch leitend verbunden ist und das dazu ausgebildet ist, die obere Kontaktplatte (41) druckzukontaktieren; oder
(b) die Chipbaugruppen (2) eine gemeinsame, elektrisch leitende obere Ausgleichsplatte (21) aufweisen, die bei einer jeden der Chipbaugruppen (2) auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und mittels einer oberen Verbindungsschicht (31) mit der oberen Hauptelektrode (11) stoffschlüssig und elektrisch leitend verbunden ist und die dazu ausgebildet ist, die obere Kontaktplatte (41) druckzukontaktieren.

Description

  • Halbleiteranordnungen mit heute auf dem Markt befindlichen Press Pack Zellen besitzen einen komplexen Aufbau, um die in den Press Pack Zellen enthaltenen Halbleiterchips elektrisch mit den Hauptelektroden der Zelle, beispielsweise Emitter und Kollektor, Source und Drain oder Anode und Kathode, und/oder mit den Steuerelektroden, beispielsweise Gate oder Basis, zu verbinden.
  • Aus US 2005 / 0161 785 A1 ist eine Halbleitervorrichtung mit zwei MOSFET-Chips bekannt, die ein isolierendes Harz eingekapselt sind. Die Drain-Source-Strecken der beiden MOSFET-Chips sind in Reihe geschaltet. Ihre Gate-Anschlüsse befinden sich - bezogen auf die Halbleitervorrichtung - auf unterschiedlichen Seiten der jeweiligen MOSFET-Chips. Die Halbleitervorrichtung weist außerdem einen Treiber-IC-Chip auf, an den die Gates der beiden MOSFET-Chips angeschlossen sind.
  • Die DE 10 2012 202 281 A1 beschreibt mehrere Halbleiterchips, die entweder vereinzelt oder noch im Waferverbund zwischen zwei Druckstücke eingespannt und durch diese elektrisch kontaktiert werden.
  • Aus WO 2012 / 172 991 A1 ist eine Halbleitereinheit mit SiC-IGBT-Chips bekannt, die an ihren Drain-Elektroden mittels eines Lots auf ein erstes Leitermuster eines isolierenden, mit Durchkontaktierungen versehenen Substrats aufgelötet sind. Des Weiteren sind die SiC-IGBTs an ihren Source-Elektroden mittels eines Lots mit Kupferblöcken verlötet, welche wiederum mittels eines Lots mit einer gemeinsamen Kupferplatte verlötet sind. Außerdem sind die Gate-Pads der SiC-IGBT-Chips durch Drähte mit einem zweiten Leitermuster verbunden. Das Substrat ist mit einem Rückseitenfilm versehen, der durch die Durchkontaktierungen mit dem ersten Leitermuster verbunden ist. Ein zwischen dem Substrat und der gemeinsamen Kupferplatte befindlicher Bereich ist mit einem Harz (z.B. Silikongummi, Epoxidharz) gefüllt.
  • Die US 6 072 240 A zeigt ein IGBT-Modul 1 mit einem IGBT, der aus drei parallel geschalteten IGBT-Chips gebildet ist. Die IGBT-Chips sowie Freilaufdioden-Chips 5 sind sandwichartig zwischen zwei isolierenden Substraten angeordnet. Die Gate-Pads der IGBT-Chips sind über ein Elektrodenmuster mit einem Terminal verbunden.
  • Es besteht ein Bedarf an einer verbesserten Konstruktion der eingangs genannten Halbleiteranordnungen, an einem verbesserten Herstellungsverfahren und einem Betrieb einer verbesserten Halbleiteranordnung. Die vorliegende Erfindung stellt hierzu eine Halbleiteranordnung gemäß Patentanspruch 1, ein Verfahren zur Herstellung einer Halbleiteranordnung gemäß Patentanspruch 21 bzw. ein Verfahren zum Betrieb einer Halbleiteranordnung gemäß Patentanspruch 27 bereit. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Eine Halbleiteranordnung umfasst eine elektrisch leitende obere Kontaktplatte und eine elektrisch leitende untere Kontaktplatte, sowie eine Anzahl von Chipbaugruppen. Eine jede der Chipbaugruppen weist einen Halbleiterchip mit einem Halbleiterkörper auf, der eine Oberseite und eine der Oberseite entgegengesetzte Unterseite besitzt, wobei die Oberseite in einer vertikalen Richtung von der Unterseite beabstandet ist. Außerdem weist eine jede der Chipbaugruppen eine auf der Oberseite angeordnete, individuelle (d.h. nur zu der betreffenden Chipbaugruppe gehörende) obere Hauptelektrode und eine an der Oberseite angeordnete, individuelle (d.h. nur zu der betreffenden Chipbaugruppe gehörende) Steuerelektrode. Außerdem weist jede der Chipbaugruppen entweder eine individuelle (d.h. nur zu der betreffenden Chipbaugruppe gehörende) untere Hauptelektrode auf, die an der Unterseite des Halbleiterkörpers des Halbleiterchips der betreffenden Chipbaugruppe angeordnet ist, oder die Chipbaugruppen weisen eine gemeinsame untere Hauptelektrode auf, die an der Unterseite eines jeden der Halbleiterkörper der Chipbaugruppen angeordnet sind.
  • Mit Hilfe der Steuerelektrode kann ein elektrischer Strom zwischen der individuellen oberen Hauptelektrode dieser Chipbaugruppe und der individuellen unteren Hauptelektrode dieser Chipbaugruppe oder der gemeinsamen unteren Hauptelektrode gesteuert werden. Der Strompfad zwischen der oberen Hauptelektrode und der unteren Hauptelektrode wird im Weiteren auch als „Laststrecke“ bezeichnet.
  • Als Hauptelektroden werden in diesem Sinn Elektroden verstanden, zwischen denen der Halbleiterkörper während des Betriebs des Halbleiterchips von einem Laststrom durchflossen wird. Der Halbleiterchip kann beispielsweise eine Diode enthalten, oder einen MOSFET, einen IGBT, allgemein einen IGFET, einen Bipolartransistor, einen Thyristor, oder ein beliebiges anderes steuerbares Leistungshalbleiterbauelement. Bei der oberen und der unteren Hauptelektrode kann es sich allgemein um Anode und Kathode, um Kathode und Anode, um Drain und Source, um Source und Drain, um Emitter und Kollektor oder um Kollektor und Emitter eines beliebigen, in den jeweiligen Halbleiterchip integrierten Leistungshalbleiterbauelements handeln. Die Steuerelektrode, beispielsweise ein Gateanschluss (z. B. eines MOSFETs, IGBTs, IGFETs, Thyristors) oder ein Basisanschluss (z. B. eines Bipolartransistors ausgenommen IGBT), stellt einen Steueranschluss dar, durch den ein Laststrom zwischen der jeweiligen oberen Hauptelektrode und der unteren Hauptelektrode gesteuert werden kann. Die Steuerelektrode befindet sich bei einer jeden der Chipbaugruppen an der Oberseite des Halbleiterkörpers.
  • Die Halbleiteranordnung weist weiterhin eine dielektrische Einbettmasse auf, durch die die Chipbaugruppen zu einem festen Verbund stoffschlüssig miteinander verbunden sind. Eine Steuerelektrodenverschaltungsstruktur, die in den festen Verbund eingebettet ist, verbindet die Steuerelektroden der Chipbaugruppen elektrisch leitend miteinander. Dazu kann sich die dielektrische Einbettmasse durchgehend zwischen benachbarten Chipbaugruppen erstrecken. Optional kann sich die dielektrische Einbettmasse sogar durchgehend zwischen den Halbleiterkörpern benachbarter Chipbaugruppen erstrecken und jeweils unmittelbar an diese Halbleiterkörper, d. h. an deren Halbleitermaterial, angrenzen. Eine jede der Chipbaugruppen weist ein elektrisch leitendes oberes Ausgleichsplättchen auf, das auf der dem Halbleiterkörper abgewandten Seite der oberen Hauptelektrode angeordnet und mittels einer oberen Verbindungsschicht mit der oberen Hauptelektrode stoffschlüssig und elektrisch leitend verbunden ist und das dazu ausgebildet ist, die obere Kontaktplatte druckzukontaktieren (Fall (a)), oder die Chipbaugruppen weisen eine gemeinsame, elektrisch leitende obere Ausgleichsplatte auf, die bei einer jeden der Chipbaugruppen auf der dem Halbleiterkörper abgewandten Seite der oberen Hauptelektrode angeordnet und mittels einer oberen Verbindungsschicht mit der oberen Hauptelektrode stoffschlüssig und elektrisch leitend verbunden ist und die dazu ausgebildet ist, die obere Kontaktplatte druckzukontaktieren (Fall (b)).
  • Bei einem Verfahren zur Herstellung einer Halbleiteranordnung eine Halbleiteranordnung hergestellt, wie sie vorangehend erläutert wurde. Dazu werden ein Träger bereitgestellt, sowie eine dielektrische Einbettmasse und eine Anzahl von Chipbaugruppen. Eine jede dieser Chipbaugruppen weist einen Halbleiterchip mit einem Halbleiterkörper auf, wobei der Halbleiterkörper eine Oberseite und eine der Oberseite entgegengesetzte Unterseite besitzt, und wobei die Oberseite in einer vertikalen Richtung von der Unterseite beabstandet ist. Außerdem enthält jede der Chipbaugruppen eine auf der Oberseite angeordnete, individuelle obere Hauptelektrode und eine an der Oberseite angeordnete, individuelle Steuerelektrode. Entweder weist jede der Chipbaugruppen ein elektrisch leitendes oberes Ausgleichsplättchen auf, das auf der dem Halbleiterkörper abgewandten Seite der oberen Hauptelektrode angeordnet und mittels einer oberen Verbindungsschicht mit der oberen Hauptelektrode stoffschlüssig und elektrisch leitend verbunden ist (Fall (a)), oder die Chipbaugruppen weisen eine gemeinsame, elektrisch leitende obere Ausgleichsplatte auf, die bei einer jeden der Chipbaugruppen auf der dem Halbleiterkörper abgewandten Seite der oberen Hauptelektrode angeordnet und mittels einer oberen Verbindungsschicht mit der oberen Hauptelektrode stoffschlüssig und elektrisch leitend verbunden ist. Die Chipbaugruppen werden nebeneinander auf dem Träger angeordnet. Danach werden die Steuerelektroden mittels einer Steuerelektrodenverschaltungsstruktur elektrisch leitend miteinander verbunden. Die auf dem Träger angeordneten Chipbaugruppen und die die Steuerelektroden elektrisch verbindende Steuerelektrodenverschaltungsstruktur werden in die Einbettmasse eingebettet. Nachfolgend wird die Einbettmasse ausgehärtet, so dass die Chipbaugruppen untereinander sowie die Steuerelektrodenverschaltungsstruktur mit den Chipbaugruppen durch die Einbettmasse fest miteinander verbunden sind und die Chipbaugruppen zusammen mit der Steuerelektrodenverschaltungsstruktur und der Einbettmasse einen festen Verbund bilden. Weiterhin weist entweder eine jede der bereitgestellten Chipbaugruppen eine individuelle untere Hauptelektrode aufweist, die auf der Unterseite des Halbleiterkörpers der betreffenden Chipbaugruppe angeordnet ist, oder es wird auf dem festen Verbund eine den Chipbaugruppen gemeinsame untere Hauptelektrode angeordnet, die bei einer jeden der Chipbaugruppen auf der Unterseite des Halbleiterkörpers dieser Chipbaugruppe angeordnet ist. Bei einer jeden der Chipbaugruppen kann mittels deren Steuerelektrode ein elektrischer Strom zwischen der individuellen oberen Hauptelektrode derselben Chipbaugruppe und der individuellen oder der gemeinsamen unteren Hauptelektrode gesteuert werden.
  • Weiterhin werden eine elektrisch leitende obere Kontaktplatte und eine elektrisch leitende untere Kontaktplatte bereitgestellt, und die Halbleiterbaugruppe wird derart zwischen der oberen Kontaktplatte und der unteren Kontaktplatte angeordnet, dass im Fall (a) bei einer jeden der Chipbaugruppen die obere Hauptelektrode durch das obere Ausgleichsplättchen einer jeden der Chipbaugruppen druckkontaktierbar ist, oder dass im Fall (b) die obere Kontaktplatte durch die obere Ausgleichsplatte druckkontaktierbar ist.
  • Um den elektrischen Betrieb einer Halbleiteranordnung ermöglichen, die wie vorangehend erläutert aufgebaut ist und/oder hergestellt wurde, kann diese derart zwischen ein elektrisch leitendes oberes Druckkontaktstück und ein elektrisch leitendes unteres Druckkontaktstück eingespannt werden, dass zwischen dem oberen Druckkontaktstück und der oberen Kontaktplatte ein Druckkontakt besteht, ohne dass das obere Druckkontaktstück und die obere Kontaktplatte stoffschlüssig verbunden sind, und dass zwischen dem unteren Druckkontaktstück und der unteren Kontaktplatte ein Druckkontakt besteht, ohne dass das untere Druckkontaktstück und die untere Kontaktplatte stoffschlüssig verbunden sind. Das obere Druckkontaktstück und das untere Druckkontaktstück werden an eine elektrische Spannungsquelle angeschlossen, so dass an dem oberen Druckkontaktstück und dem unteren Druckkontaktstück unterschiedliche elektrische Potentiale anliegen.
  • Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die beigefügten Figuren erläutert. In den Figuren bezeichnen gleiche Bezugszeichen identische oder gleich wirkende Teile. Es zeigen:
    • 1 bis 29 die Herstellung einer Halbleiteranordnung und einer Halbleiterbaugruppe gemäß einem ersten Ausführungsbeispiel.
    • 30 bis 51 die Herstellung einer Halbleiteranordnung und einer Halbleiterbaugruppe gemäß einem zweiten Ausführungsbeispiel.
    • 52 bis 75 die Herstellung einer Halbleiteranordnung und einer Halbleiterbaugruppe gemäß einem dritten Ausführungsbeispiel.
    • 76 bis 79 verschiedene Geometrien von Steuerelektrodenverschaltungsstrukturen zur Herstellung einer Halbleiteranordnung, bei die Steueranschlüsse sämtlicher Chipbaugruppen durch gleich lange Verbindungsleitungen zu einen gemeinsamen Steueranschlusspunkt der Chipbaugruppen aufweisen.
    • 80 und 81 verschiedene Schritte eines weiteren Verfahrens zum Einbetten mehrerer Chipbaugruppen in eine Einbettmasse.
    • 82 eine zwischen einem oberen Druckkontaktstück und einem unteren Druckkontaktstück eingespannte und dadurch druckkontaktierte Halbleiteranordnung.
  • Erstes Ausführungsbeispiel
  • Zunächst werden ein erstes Ausführungsbeispiel einer Halbleiteranordnung sowie ein Verfahren zu deren Herstellung anhand der 1 bis 29 erläutert.
  • 1 zeigt einen Halbleiterchip 1, sowie weitere Komponenten zur Herstellung einer Chipbaugruppe 2, wie sie in 2 dargestellt ist. Der Halbleiterchip 1 umfasst einen Halbleiterkörper 10 aus einem Halbleitergrundmaterial, in dem zur Realisierung eines in den Halbleiterkörper 10 integrierten Leistungshalbleiterbauelements insbesondere p-leitende und n-leitende Halbleiterzonen enthalten sind. Außerdem kann der Halbleiterchip 1 noch beliebig viele elektrisch leitende Schichten aufweisen wie zum Beispiel Metallisierungen, Silizidschichten oder Schichten aus dotiertem polykristallinem Halbleitermaterial (z. B. polykristallines Silizium), aber auch beliebig viele dielektrische Schichten wie beispielsweise Nitridschichten (z. B. Siliziumnitrid) oder Oxidschichten (z. B. Siliziumoxid), oder Passivierungsschichten wie z. B. Imidschichten. Bei dem Halbleitergrundmaterial kann es sich um jedes bekannte zur Herstellung von Halbleiterbauelementen übliche Halbleitergrundmaterial handeln, beispielsweise um beliebige Elementhalbleiter (z. B. Silizium, Germanium), um beliebige Verbindungshalbleiter (z. B. II-VI-Halbleiter wie Zinkselenid oder Cadmiuimsulfid, III-V-Halbleiter wie Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, oder IV-IV-Halbleiter wie Silziumkarbid oder Siliziumgermanium).
  • Der Halbleiterkörper 10 weist eine Oberseite 10t auf, sowie eine der Oberseite entgegengesetzte Unterseite 10b. Die Oberseite 10t ist in einer vertikalen Richtung v von der Unterseite 10b beabstandet, wobei die vertikale Richtung v senkrecht zur Unterseite 10b verläuft. Auf der Oberseite 10t ist eine obere Hauptelektrode 11 angeordnet, auf der Unterseite 10b eine untere Hauptelektrode 12. Ebenfalls auf der Oberseite 10t befindet sich eine Steuerelektrode 13. Weiterhin kann auf die Oberseite 10t eine optionale obere dielektrische Passivierungsschicht 15 aufgebracht sein. Bei dieser Passivierungsschicht 15 kann es sich zum Beispiel um ein Polyimid handeln.
  • Bei der oberen Hauptelektrode 11, der unteren Hauptelektrode 12 und der Steuerelektrode 13 kann es sich beispielsweise um dünne Metallisierungsschichten handeln. Solche Metallisierungsschichten können bereits während der Herstellung des Halbleiterchips 1 im Waferverbund mit weiteren, identischen Halbleiterchips 1 auf den Halbleiterkörper 10 aufgebracht werden, also noch vor dem Vereinzeln des Wafers zu voneinander unabhängigen Halbleiterchips 1.
  • Wie in 2 dargestellt ist, befindet sich auf der dem Halbleiterkörper 10 abgewandten Seite der oberen Hauptelektrode 11 ein elektrisch leitendes oberes Ausgleichsplättchen 21, das mittels einer oberen Verbindungsschicht 31 stoffschlüssig mit der oberen Hauptelektrode 11 verbunden ist. Entsprechend befindet sich auf der dem Halbleiterkörper 10 abgewandten Seite der unteren Hauptelektrode 12 ein elektrisch leitendes unteres Ausgleichsplättchen 22, das mittels einer unteren Verbindungsschicht 32 stoffschlüssig mit der unteren Hauptelektrode 12 verbunden ist.
  • Die Ausgleichsplättchen 21 und 22 dienen insbesondere dazu, mechanische Spannungen abzubauen, die auftreten, wenn ein derartiges Ausgleichsplättchen 21, 22 durch eine später erläuterte Kontaktplatte 41 bzw. 42 (z. B. aus Kupfer oder Aluminium), die einen vom thermischen Ausdehnungskoeffizienten des Halbleiterkörpers 10 stark unterschiedlichen thermischen Ausdehnungskoeffizienten aufweist, druckkontaktiert wird. Bei fehlendem Ausgleichsplättchen 21, 22 würden die Kontaktplatte 41 bzw. 42 die sehr dünne Hauptelektrode 11 bzw. 12 unmittelbar kontaktieren. Aufgrund der dabei entstehenden thermomechanischen Spannungen würden sich im besten Fall die elektrischen Eigenschaften des Halbleiterchips 1 verändern, im ungünstigsten Fall kann der Halbleiterchip 1 auch reißen.
  • Die Ausgleichsplättchen 21 und 22 weisen (vor der Montage auf der oberen Hauptelektrode 11 bzw. der unteren Hauptelektrode 12 sowie unmittelbar nach der Monatage) in der vertikalen Richtung v relativ große Dicken d21' bzw. d22' auf, beispielsweise jeweils wenigstens 0,5 mm, jeweils wenigstens 1 mm, oder jeweils wenigstens 1,5 mm. Durch die großen Dicken soll außerdem eine Beschädigung der Hauptelektroden 11 bzw. 12 vermieden werden, wenn die Ausgleichsplättchen 21 und 22, wie später noch erläutert wird, beschliffen werden.
  • Optional können das obere Ausgleichsplättchen 21 und/oder das untere Ausgleichsplättchen 22 einen linearen thermischen Ausdehungskoeffizienten aufweisen, der signifikant geringer ist als der lineare thermische Ausdehnungskoeffizient der oberen Hauptelektrode 11 und der unteren Hauptelektrode 12, um eine Anpassung des linearen thermischen Ausdehnungskoeffizienten an den geringen linearen thermischen Ausdehnungskoeffizienten des Halbleiterkörpers 10 zu erreichen. Beispielsweise können das obere Ausgleichsplättchen 21 und/oder das untere Ausgleichsplättchen 22 bei einer Temperatur von 20°C einen linearen thermischen Ausdehnungskoeffizienten von weniger als 11 ppm/K aufweisen, oder sogar von weniger als 7 ppm/K. Das obere Ausgleichsplättchen 21 und/oder das untere Ausgleichsplättchen 22 können dabei beispielsweise aus einem der folgenden Materialien bestehen oder einen der folgenden Aufbauten aufweisen: Molybdän; ein Metallmatrix-Kompositmaterial (MMC), beispielsweise AlSiC (Aluminium-Silizium-Karbid); ein Mehrschichtmaterial mit zwei oder mehr Metallschichten, beispielsweise ein Dreischichtmaterial mit der Schichtfolge Kupfer-Molybdän-Kupfer (Cu-Mo-Cu), z. B. mit Schichtdicken im Verhältnis von 1:4:1, was bei einer Temperatur von 20°C einen Ausdehnungskoeffizienten des Cu-Mo-Cu-Dreischichtmaterials von ca. 7,3 ppm/K ergibt.
  • Die obere Verbindungsschicht 31 kann beispielsweise als beliebige Lotschicht ausgebildet sein, insbesondere auch als Diffusionslotschicht, als gesinterte Schicht, die ein gesintertes Metallpulver (z. B. Silberpulver oder Silberflocken) enthält, oder eine elektrisch leitende Klebeschicht. Unabhängig davon kann auch die untere Verbindungsschicht 32 als beliebige Lotschicht ausgebildet sein, insbesondere auch als Diffusionslotschicht, als gesinterte Schicht, die ein gesintertes Metallpulver (z. B. Silberpulver oder Silberflocken) enthält, oder eine elektrisch leitende Klebeschicht. Die obere Verbindungsschicht 31 und die untere Verbindungsschicht 32 können insbesondere aus demselben Material bestehen, es können aber auch beliebige Kombinationen der für die beiden Schichten genannten Materialen verwendet werden.
  • In 1 sind die Ausgangsmaterialien, die zur Herstellung der oberen Verbindungsschicht 31 bzw. der unteren Verbindungsschicht 32 eingesetzt werden, mit 31' bzw. mit 32' bezeichnet. Damit soll zum Ausdruck gebracht werden, dass die ursprünglichen Verbindungsmittel 31' und 32' nach der Herstellung der Verbindung in veränderter Form vorliegen können.
  • Bei einem als Lot ausgebildeten Ausgangsmaterial 31', 32' (beispielsweise ein Zinn enthaltendes Lot) kann die resultierende Verbindungsschicht 31 bzw. 32 ein Material (z. B. Kupfer) enthalten, das während des Verbindungsprozesses aus der oberen Hauptelektrode 11 bzw. der unteren Hauptelektrode 12 in das Lot eindiffundiert ist und damit einen Bestandteil der fertigen Verbindungsschicht 31 bzw. 32 darstellt. Zur Herstellung der Verbindungen kann das Lot 31', 32' beispielsweise in Form einer Lotpaste auf die Hauptelektroden 11, 12 und/oder auf die Ausgleichsplättchen aufgetragen werden (beispielsweise durch Sieb- oder Schablonendruck). Ebenso kann ein Lot 31', 32' aber auch in Form eines vorgefertigten Lotplättchens („Preform Lot“) zwischen das obere Ausgleichsplättchen 21 und die obere Hauptelektrode 11 bzw. zwischen das untere Ausgleichsplättchen 22 und die untere Hauptelektrode 12 eingelegt werden. In jedem Fall werden die Lotpaste bzw. das/die Lotplättchen zur Herstellung der erläuterten Verbindungen aufgeschmolzen und nachfolgend abgekühlt, so dass zwischen dem oberen Ausgleichsplättchen 21 und der oberen Hauptelektrode 11 bzw. zwischen dem unteren Ausgleichsplättchen 22 und der unteren Hauptelektrode 12 jeweils eine stoffschlüssige Verbindung in Form der oberen Verbindungsschicht 31 bzw. der unteren Verbindungsschicht 32 entsteht.
  • Bei einer als gesinterte Schicht ausgebildeten Verbindungsschicht 31 bzw. 32 kann das dieser zugrunde liegende Ausgangsmaterial 31' bzw. 32' als Paste ausgebildet sein, die ein Metallpulver (z. B. Silberpulver oder Silberflocken) enthält, sowie ein Lösungsmittel. Zur Herstellung der Verbindungsschichten 31, 32 kann die Paste beispielsweise auf die Hauptelektroden 11, 12 und/oder auf die Ausgleichsplättchen 21, 22 aufgetragen werden (z. B. durch Sieb- oder Schablonendruck). Eine aus der Paste gebildete Pastenschicht ist dann zwischen der oberen Hauptelektrode 11 und dem oberen Ausgleichsplättchen 21 angeordnet und kontaktiert diese jeweils, und/oder eine weitere aus der Paste gebildete Pastenschicht ist zwischen der unteren Hauptelektrode 12 und dem unteren Ausgleichsplättchen 22 angeordnet und kontaktiert diese jeweils. In diesem Zustand wird oder werden die Pastenschichten durch Verdunsten des darin enthaltenen Lösungsmittels getrocknet und danach gesintert, wobei das Sintern bei Temperaturen von deutlich unter 250°C erfolgen kann. Durch das Sintern bilden sich aus den beiden Pastenschichten 31', 32' die (elektrisch leitende) obere Verbindungsschicht 31 bzw. die (elektrisch leitende) untere Verbindungsschicht 32.
  • Bei einer als elektrisch leitende Klebeschicht ausgebildeten Verbindungsschicht 31 bzw. 32 ist das dieser zugrunde liegende Ausgangsmaterial 31' bzw. 32' als elektrisch leitender Kleber ausgebildet. Zur Herstellung der Verbindungsschichten 31, 32 kann der Kleber beispielsweise auf die Hauptelektroden 11, 12 und/oder auf die Ausgleichsplättchen 21, 22 aufgetragen werden (z. B. durch Sieb- oder Schablonendruck). Eine aus dem Kleber gebildete obere Klebstoffschicht ist zwischen der oberen Hauptelektrode 11 und dem oberen Ausgleichsplättchen 21 angeordnet und kontaktiert diese jeweils. Durch das nachfolgende Aushärten bildet sich aus der oberen Klebstoffschicht die elektrisch leitende obere Verbindungsschicht 31. Entsprechend ist eine aus einem Kleber gebildete untere Klebstoffschicht zwischen der unteren Hauptelektrode 12 und dem unteren Ausgleichsplättchen 22 angeordnet und kontaktiert diese jeweils. Durch das nachfolgende Aushärten bildet sich aus der unteren Klebstoffschicht die elektrisch leitende untere Verbindungsschicht 32.
  • Wie weiterhin in 3 und in 4 im Vertikalschnitt gezeigt ist, werden dann mehrere Chipbaugruppen 2, von denen jede einen Halbleiterchip 1 aufweist und wie erläutert mit einem oberen Ausgleichsplättchen 21 und einem unteren Ausgleichsplättchen 22 bestückt ist, nebeneinander auf dieselbe Seite eines gemeinsamen Trägers 300 aufgesetzt. Optional kann das Aufsetzen - wie gezeigt - so erfolgen, dass von sämtlichen Chipbaugruppen 2 die oberen Ausgleichsplättchen 21 vom Träger 300 weg gewandt sind. Grundsätzlich können jedoch auch bei einer oder mehreren der Chipbaugruppen 2 die oberen Ausgleichsplättchen 21 vom Träger 300 weg gewandt sein, während bei einem oder mehreren anderen der Chipbaugruppen 2 die oberen Ausgleichsplättchen 21 dem Träger 300 zugewandt sind.
  • Das Aufsetzen der Chipbaugruppen 2 auf den Träger 300 kann so erfolgen, dass sich diese relativ zueinander in vorgegebenen Positionen befinden. Um ein Verrutschen der aufgesetzten Chipbaugruppen 2 zu vermeiden, kann die Oberfläche des Trägers 300 so ausgebildet sein, dass die Chipbaugruppen 2 daran haften. Beispielsweise kann der Träger 300 hierzu mit einer Klebefolie versehen sein, auf die die Chipbaugruppen 2 aufgesetzt werden.
  • Wie weiterhin in 5 gezeigt ist, wird nach dem Aufsetzen der Chipbaugruppen 2 auf den Träger 300 eine Steuerelektrodenverschaltungsstruktur 70 auf die auf dem Träger 300 fixierten Chipbaugruppen 2 derart aufgebracht, dass die Steuerelektroden 13 der Chipbaugruppen 2 durch die Steuerelektrodenverschaltungsstruktur 70 elektrisch leitend miteinander verbunden werden. Die Steuerelektrodenverschaltungsstruktur 70 kann beispielsweise als vorgefertigte, gitterförmige Leiterplatte ausgebildet sein, oder als vorgefertigtes, elektrisch leitendes Stanzgitter. In jedem Fall weist die Steuerelektrodenverschaltungsstruktur 70 eine Leiterstruktur 72 auf, wie sie in dem vergrößerten Ausschnitt A gemäß 6 und dem Vertikalschnitt durch den Ausschnitt A gemäß 7 gezeigt ist. Im Fall einer Leiterplatte kann die Leiterstruktur 72 durch eine flächige Metallisierung eines dielektrischen Trägers (beispielsweise FR-4) ausgebildet sein. Im Fall eines elektrisch leitenden Stanzgitters kann die Leiterstruktur 72 zum Beispiel durch Stanzen eines Metallbleches erzeugt werden. Die elektrisch leitende Verbindung zwischen der Leiterstruktur 72 und den Steuerelektroden 13 kann mittels einer Verbindungsschicht 33 (siehe 10), beispielsweise einem Lot, einer Schicht mit einem gesinterten Metallpulver, einem elektrisch leitenden Kleber oder einem reinen Druckkontakt hergestellt werden.
  • Bei der Anordnung gemäß 10 liegt die Steuerelektrodenverschaltungsstruktur 70 unmittelbar auf der Passivierungsschicht 15 auf. Alternativ dazu könnte die Steuerelektrodenverschaltungsstruktur 70 und/oder eine Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70 auch von der Passivierungsschicht 15 beabstandet sein. Der dann bestehende Freiraum zwischen der Passivierungsschicht 15 und der Steuerelektrodenverschaltungsstruktur 70 bzw. zwischen der Passivierungsschicht 15 und der Leiterstruktur 72 würde später mit Einbettmasse 4 verfüllt. Um die erforderliche elektrische Verbindung zwischen der Steuerelektrodenverschaltungsstruktur 70 bzw. einer Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70 und der Steuerelektrode 13 zu gewährleisten, müsste die Verbindungsschicht 33 entsprechend dicker gestaltet werden, und/oder die Steuerelektrodenverschaltungsstruktur 70 bzw. deren Leiterstruktur 72 müsste oberhalb der Steuerelektrode 13 einen Fortsatz aufweisen, der sich in Richtung der Steuerelektrode 13 erstreckt.
  • Optional kann auf die Steuerelektrodenverschaltungsstruktur 70 bevor, während oder nachdem diese mit den Steuerelektroden 13 verbunden wird, ein elektrisch leitendes Anschlussstück 78 aufgebracht und elektrisch leitend mit der Leiterstruktur 72 verbunden werden, was mittels eines Lotes, einer Schicht mit einem gesinterten Metallpulver, eines elektrisch leitenden Klebers, durch Schweißen oder durch Ultraschallbonden erfolgen kann.
  • Die 8 und 9 zeigen eine Draufsicht bzw. einen Vertikalschnitt entsprechend den 3 bzw. 4, jedoch nach der Montage der Steuerelektrodenverschaltungsstruktur 70 auf den Steuerelektroden 13. Die Darstellung ist lediglich schematisch zu verstehen. Insbesondere soll mit 9 gezeigt werden, dass die Chipbaugruppen 2 (aufgrund der oberen Ausgleichsplättchen 21) in der vertikalen Richtung v über die Steuerelektrodenverschaltungsstruktur 70 hinaus ragen können. 10 stellt einen vergrößerten Abschnitt der Ansicht gemäß 9 dar. Darin ist auch die bereits erläuterte Verbindungsschicht 33 gezeigt.
  • Wie weiterhin in 11 gezeigt ist, wird nach der Herstellung der elektrisch leitenden Verbindung zwischen der Steuerelektrodenverschaltungsstruktur 70 und den Steuerelektroden 13 eine zähflüssige Einbettmasse 4 über die auf dem Träger 300 befindlichen Chipbaugruppen 2 aufgebracht. Danach wird die Einbettmasse 4, wie in 12 dargestellt ist, mittels eines Stempels 310 gegen den Träger 300 gepresst, so dass zumindest die zwischen jeweils benachbarten Chipbaugruppen 2 befindlichen Zwischenräume mit der Einbettmasse 4 verfüllt sind.
  • Danach wird die Einbettmasse 4 ausgehärtet, so dass die in die Einbettmasse 4 eingebetteten Chipbaugruppen 2 zusammen mit der Einbettmasse 4 einen festen Verbund 5 bilden. Wie weiterhin in 13 gezeigt ist, kann der Stempel 310 nach dem Aushärten der Einbettmasse 4 von dem festen Verbund 5 abgehoben werden, und der Verbund 5 kann von dem Träger 300 abgenommen werden. 14 zeigt den dann vorliegenden Verbund 5. Die Einbettmasse 4, die zumindest im ausgehärteten Zustand dielektrisch ist, bewirkt, dass die Chipbaugruppen 2 fest und stoffschlüssig miteinander verbunden sind. Als Einbettmasse eignen sich beispielsweise polykondensierte Polymere (z.B. ein Epoxidharz oder ein polyurethan-basiertes Vergussmaterial). Prinzipiell können jedoch für sämtliche Ausgestaltungen der Erfindung beliebige Einbettmassen 4 verwendet werden, sofern diese im ausgehärteten Zustand dielektrisch sind. Insbesondere kann eine Einbettmasse gemäß der vorliegenden Erfindung aus einem homogenen Material oder einer homogenen Materialmischung gebildet sein.
  • Nun kann eine obere Deckschicht 51 des Verbundes 5 von dem Verbund 5 entfernt werden, so dass von dem Verbund 5 ein Restverbund 6 verbleibt, siehe 15. Optional kann der Verbund 5 vor oder nach dem Entfernen der Deckschicht 51, beispielsweise durch Formfräsen, in eine gewünschte geometrische Form gebracht werden. Beispielhaft ist hierzu in 16 ein Restverbund 6 dargestellt, der einen im Wesentlichen rechteckigen Grundriss aufweist, was in der Draufsicht gemäß 18 gezeigt ist, in der auch die oberen Ausgleichsplättchen 21 zu erkennen sind. 17 zeigt noch einen vergrößerten Ausschnitt der Ansicht gemäß 16.
  • Im Weiteren wird die Herstellung anhand des Aufbaus gemäß den 16 bis 18 erläutert. Allerdings könnte die weitere Herstellung identisch auch ausgehend von der Anordnung gemäß 15 erfolgen. Eine eventuell gewünschte Anpassung an eine gewünschte geometrische Form kann dann zu einem späteren Zeitpunkt erfolgen.
  • In jedem Fall bewirkt die Einbettmasse 4 auch bei einem Restverbund 6, dass die Chipbaugruppen 2 fest miteinander verbunden sind. Hierbei kann die Einbettmasse 4 optional unmittelbar am Halbleiterkörper 10 einer jeden der Chipbaugruppen 2, also an dessen Halbleitermaterial, anliegen. Dabei kann sich die Einbettmasse 4 durchgehend zwischen den Halbleiterkörpern 10 der Halbleiterchips 1 benachbarter Chipbaugruppen 2 erstrecken.
  • 19 zeigt die Anordnung gemäß 18, sowie zusätzlich den Verlauf der von der Einbettmasse 4 überdeckten und daher nur gestrichelt dargestellten Steuerelektrodenverschaltungsstruktur 70. Die Darstellung gemäß 20 entspricht der Darstellung gemäß 19, jedoch mit Blick auf die entgegengesetzte Seite, so dass hier die unteren Ausgleichsplättchen 22 zu erkennen sind. Der Verlauf der durch die Einbettmasse 4 überdeckten Steuerelektrodenverschaltungsstruktur 70 ist wiederum gestrichelt dargestellt.
  • 21 zeigt einen vergrößerten, in 19 gezeigten Ausschnitt B mit einer Chipbaugruppe 2. Hierin ist die seitliche Begrenzung des durch die Einbettmasse 4 verdeckten Halbleiterkörpers 10 des Halbleiterchips 1 der Chipbaugruppe 2 mittels einer strichgepunkteten Linie dargestellt. Die seitliche Begrenzung der ebenfalls durch die Einbettmasse 4 verdeckten Steuerelektrode 13 ist mittels einer gepunkteten Linie dargestellt. Nicht dargestellt hingegen ist der Verlauf der Steuerelektrodenverschaltungsstruktur 70.
  • 22 zeigt einen vergrößerten, in 19 gezeigten Ausschnitt C mit einem Abschnitt des seitlichen Randes 6r des Restverbundes 6 bzw. der Einbettmasse 4. Hierin ist die seitliche Begrenzung des durch die Einbettmasse 4 verdeckten, optionalen elektrisch leitenden Anschlussstücks 78 mittels einer strichgepunkteten Linie dargestellt. Der Verlauf der ebenfalls durch die Einbettmasse 4 verdeckten Steuerelektrodenverschaltungsstruktur 70 ist mittels einer gepunkteten Linie dargestellt.
  • Sofern ein elektrisch leitende Anschlussstück 78 vorhanden ist, kann dieses von außerhalb des Restverbundes 6 durch eine Anschlusselektrode 75, die durch eine in der Einbettmasse 4 erzeugte, beispielsweise als Bohrung oder als Nut ausgebildete Durchführung hindurchgeführt ist, elektrisch kontaktiert werden. Ein Beispiel hierfür zeigen die 23 und 24, die dem Ausschnitt C gemäß den 19 und 22 entsprechen. Wie zunächst in 23 gezeigt ist, kann das in die Einbettmasse 4 eingebettete Anschlussstück 78 durch die ausgehärtete Einbettmasse 4 hindurch angebohrt werden, so dass eine als Bohrung ausgebildete Durchführung 44 entsteht. Ebenso könnte anstelle einer Bohrung eine Nut in die Einbettmasse 4 und optional auch in das darin eingebettete Anschlussstück 78 gefräst werden. In jedem Fall kann sich die Durchführung 44 ausgehend vom seitlichen Rand 6r des Restverbundes 6 bzw. der Einbettmasse 4 in einer Richtung senkrecht zur vertikalen Richtung v in die Einbettmasse 4 hinein bis zumindest bis zu dem Anschlussstück 78 erstrecken.
  • Wie weiterhin in 24 dargestellt ist, kann in die Durchführung 44 dann eine Anschlusselektrode 75 eingeführt werden, so dass diese das Anschlussstück 78 elektrisch kontaktiert. Bei der Anschlusselektrode 75 kann es sich zum Beispiel um eine Schraube handeln, die derart in die mit gegenüber dem Außengewinde der Schraube mit Untermaß ausgebildeten Bohrung eingeschraubt wird, dass sich das Außengewinde in das Anschlussstück 78 einschneidet. Alternativ kann in die Bohrung auch zunächst ein zum Außengewinde der Schraube passendes Innengewinde geschnitten werden, das bis in das Anschlussstück 78 hinein reicht und die Schraube 75 dann in das Innengewinde bis in das Anschlussstück 78 eingeschraubt werden. Eine weitere Alternative besteht darin, die belotete Spitze einer Anschlusselektrode 75 in die Durchführung 44 einzuschieben und die Anschlusselektrode 75 dann mit dem Anschlussstück 78 zu verlöten. Die zum Löten erforderliche Wärme kann über die Anschlusselektrode 75 zugeführt werden. Ebenso ist es möglich, die Anschlusselektrode 75 mittels eines elektrisch leitenden Klebers mit dem Anschlussstück 78 mechanisch und elektrisch leitend zu verbinden.
  • Wie ebenfalls in 24 dargestellt ist, kann die Anschlusselektrode 75 dazu verwendet werden, eine Steuerleitung 9 an dem Restverbund 6 zu befestigen. Über eine derartige Steuerleitung 9 kann den Steuerelektroden 13 während des späteren Betriebs ein elektrisches Steuersignal, beispielsweise ein „high“-Pegel oder ein „low“-Pegel zugeführt werden, beispielsweise um die Laststrecke in einen leitenden oder einen sperrenden Zustand zu versetzen.
  • Alternativ zu einem Anschlussstück 78, das wie beschrieben elektrisch leitend und optional auch stoffschlüssig mit einer Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70 verbunden ist, kann auch die Leiterstruktur 72 unmittelbar auf eine der anhand der 23 und 24 beschriebenen Arten elektrisch durch eine Anschlusselektrode 75 elektrisch kontaktiert und/oder mit einer Steuerleitung 9 elektrisch angeschlossen werden. In diesem Fall übernimmt also die Leiterstruktur 72 selbst die Rolle des Anschlussstücks 78.
  • 25 zeigt eine Explosionsdarstellung der in 29 gezeigten, fertigen Halbleiteranordnung 7, die 26 und 27 die Halbleiteranordnung 7 während deren Zusammenbau, und 28 eine Draufsicht auf die Anordnung gemäß 29, jedoch ohne die obere Kontaktplatte 41. Wie aus diesen 25 bis 29 hervorgeht, umfasst die Halbleiteranordnung 7 einen Restverbund 6 mit einer Durchführung 44, eine elektrisch leitende obere Kontaktplatte 41, eine elektrisch leitende untere Kontaktplatte 42, sowie einem Abstandsring 50. Der Restverbund 6 könnte mit einer Anschlusselektrode 75 und/oder einer Steuerleitung 9 versehen sein, wie sie unter Bezugnahme auf die 23 und 24 erläutert wurden.
  • Der Restverbund 6 mit der in die Einbettmasse 4 eingebetteten Steuerelektrodenverschaltungsstruktur 70 ist zwischen der oberen Kontaktplatte 41 und der unteren Kontaktplatte 42 angeordnet. Die obere Kontaktplatte 41 dient dazu, von einer jeden der Chipbaugruppen 2 das der oberen Kontaktplatte 41 zugewandte Ausgleichsplättchen 21, 22 (hier: die oberen Ausgleichsplättchen 21) elektrisch und mechanisch zu kontaktieren. Hierzu weist das obere Kontaktstück 41 für jede der Chipbaugruppen 2 ein oberes Kontaktpodest 411 auf (siehe hierzu 26), das eines der Ausgleichsplättchen 21, 22 (hier: die oberen Ausgleichsplättchen 21) der betreffenden Chipbaugruppe 2 elektrisch und mechanisch kontaktiert.
  • Entsprechend dient die untere Kontaktplatte 42 dazu, von einer jeden der Chipbaugruppen 2 das der unteren Kontaktplatte 42 zugewandte Ausgleichsplättchen 21, 22 (hier: die unteren Ausgleichsplättchen 22) elektrisch und mechanisch zu kontaktieren. Hierzu weist das untere Kontaktstück 42 für jede der Chipbaugruppen 2 ein unteres Kontaktpodest 421 auf, das eines der Ausgleichsplättchen 21, 22 (hier: die unteren Ausgleichsplättchen 22) der betreffenden Chipbaugruppe 2 elektrisch und mechanisch kontaktiert.
  • Als Material für das obere Kontaktstück 41 und/oder das untere Kontaktstück 42 eignet sich beispielsweise Kupfer, das optional oberflächlich mit einer dünnen Nickelschicht versehen sein kann. Grundsätzlich können jedoch auch beliebige andere elektrisch leitende Materialien, insbesondere Metalle oder Metalllegierungen verwendet werden, beispielsweise Aluminium oder eine Aluminiumlegierung oder eine Kupferlegierung, sei es mit oder ohne Beschichtung.
  • Bei dem gezeigten Beispiel befindet sich bei einer jeden der Chipbaugruppen 2 der Halbleiteranordnung 7 das obere Kontaktplättchen 21 auf der der oberen Kontaktplatte 41 zugewandten Seite der Chipbaugruppe 2, und das untere Kontaktplättchen 22 auf der der unteren Kontaktplatte 42 zugewandten Seite der Chipbaugruppe 2.
  • Davon abweichend können andere Halbleiteranordnungen eine erste Teilmenge der Chipbaugruppen 2 und eine zweite Teilmenge der Chipbaugruppen 2 aufweisen, wobei sich bei einer jeden der Chipbaugruppen 2 der ersten Teilmenge das obere Kontaktplättchen 21 auf der der oberen Kontaktplatte 41 zugewandten Seite der Chipbaugruppe 2 befindet, und das untere Kontaktplättchen 22 auf der der unteren Kontaktplatte 42 zugewandten Seite der Chipbaugruppe 2, und wobei sich bei einer jeden der Chipbaugruppen 3 der zweiten Teilmenge das obere Kontaktplättchen 21 auf der der unteren Kontaktplatte 42 zugewandten Seite der Chipbaugruppe 2 befindet, und das untere Kontaktplättchen 22 auf der der oberen Kontaktplatte 41 zugewandten Seite der Chipbaugruppe 2.
  • Ebenso ist es möglich, dass sich bei einer jeden der Chipbaugruppen 2 einer Halbleiteranordnung das obere Kontaktplättchen 21 auf der der unteren Kontaktplatte 41 zugewandten Seite der Chipbaugruppe 2 befindet, und das untere Kontaktplättchen 22 auf der der oberen Kontaktplatte 41 zugewandten Seite der Chipbaugruppe 2.
  • Der Abstandsring 50, der zwischen den Kontaktplatte 41 und 42 angeordnet ist und der den Restverbund 6 ringförmig umgibt, besteht aus einem dielektrischen Material, beispielsweise Keramik. Hierdurch wird ein elektrischer Kurzschluss zwischen den Kontaktplatten 41 und 42 verhindert. Wie auch bei allen anderen Ausgestaltungen der Erfindung kann der Abstandsring 50 sowohl mit der oberen Kontaktplatte 41 als auch mit der unteren Kontaktplatte 42 stoffschlüssig, beispielsweise durch Löten, Kleben oder Sintern, verbunden sein.
  • Alternativ oder zusätzlich zu einer Steuerelektrodenverschaltungsstruktur 70, die wie vorangehend erläutert zwischen den Halbleiterchips 1 der Chipbaugruppen 2 und der oberen Kontaktplatte 41 angeordnet ist, könnte die Steuerelektrodenverschaltungsstruktur 70 bzw. eine weitere Steuerelektrodenverschaltungsstruktur auf entsprechende Weise auch zwischen den Halbleiterchips 1 der Chipbaugruppen 2 und der unteren Kontaktplatte 42 angeordnet sein, um Steuerelektroden 13 elektrisch anzuschließen, die optional an den dem unteren Kontaktstück 42 zugewandten Seiten des der Halbleiterkörper 10 angeordnet sein können.
  • Sofern zumindest eine Steuerelektrodenverschaltungsstruktur 70 vorhanden ist, kann für jede der Steuerelektrodenverschaltungsstrukturen 70 eine Anschlusselektrode 75 und/oder eine elektrisch leitende Steuerleitung 9 (siehe die 23, 24 und 27 bis 29) vorgesehen sein, um die betreffende Steuerelektrodenverschaltungsstruktur 70 von außerhalb der fertig gestellten Halbleiteranordnung 7 (siehe 29) elektrisch kontaktieren zu können. Dabei kann jede derartige Steuerelektrodenverschaltungsstruktur 70, unabhängig von der Ausgestaltung einer anderen Steuerelektrodenverschaltungsstruktur 70, wie anhand der 23 und 24 erläutert, durch ein elektrisch leitendes und optional auch stoffschlüssig mit einer Leiterstruktur 72 verbundenes, elektrisch leitendes Anschlussstück 78 von außerhalb des Restverbundes 6 elektrisch kontaktiert werden, oder die Leiterstruktur 72 dieser Steuerelektrodenverschaltungsstruktur 70 kann selbst die Rolle des Anschlussstücks 78 übernehmen.
  • In jedem Fall kann eine Anschlusselektrode 75 oder, wie in den 27 und 29 dargestellt ist, eine Steuerleitung 9, durch eine in dem Abstandsring 50 ausgebildete Durchgangsöffnung oder Nut 55 (siehe die 25 und 26) hindurch bis zur Außenseite der Halbleiteranordnung 7 geführt werden. Innerhalb des Abstandsringes 50 ist die Steuerleitung 9 (und/oder die Anschlusselektrode 75) elektrisch leitend an die Steuerelektrodenverschaltungsstruktur 70 und damit an die Steuerelektroden 13 angeschlossen. Falls eine Anschlusselektrode 75, beispielsweise eine Schraube, verwendet wird, kann diese nicht nur durch die die Durchführung 44 sondern auch durch die Durchgangsöffnung oder Nut 55 geführt werden. Im Fall einer Schraube kann diese einen Schraubenkopf aufweisen, der an dem Abstandsring 50 unmittelbar oder, z. B. über eine Unterlegscheibe, mittelbar anliegt, wenn die Schraube in ein Anschlussstück 78 oder in eine Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70 eingeschraubt ist.
  • Zweites Ausführungsbeispiel
  • Nachfolgend werden ein zweites Ausführungsbeispiel einer Halbleiteranordnung sowie ein Verfahren zu deren Herstellung anhand der 30 bis 51 erläutert. Während bei dem ersten Ausführungsbeispiel die Halbleiterchips 1 der Chipbaugruppen 2 vor dem Einbetten in die Einbettmasse 4 jeweils mit einem oberen Ausgleichsplättchen 21 und einem unteren Ausgleichsplättchen 22 versehen wurden, werden die Halbleiterchips 1 bei dem zweiten Ausführungsbeispiel vor dem Einbetten jeweils nur mit einem Ausgleichsplättchen versehen. Bei diesem Ausgleichsplättchen kann es sich prinzipiell jeweils um das obere Ausgleichsplättchen 21, aber auch um das untere Ausgleichsplättchen 22 handeln. Bei den nachfolgenden Figuren wird dies am Beispiel der unteren Ausgleichsplättchen 22 erläutert.
  • 30 zeigt einen Halbleiterchip 1, sowie weitere Komponenten zur Herstellung einer Chipbaugruppe 2, wie sie in 31 dargestellt ist. Der Halbleiterchip 1 kann ebenso ausgebildet bzw. auf dieselbe Weise hergestellt sein wie der Halbleiterchip 1 des ersten Ausführungsbeispiels.
  • Wie in 31 dargestellt ist, befindet sich auf der dem Halbleiterkörper 10 abgewandten Seite der unteren Hauptelektrode 12 ein elektrisch leitendes unteres Ausgleichsplättchen 22, das mittels einer unteren Verbindungsschicht 32 stoffschlüssig mit der unteren Hauptelektrode 12 verbunden ist.
  • Das untere Ausgleichsplättchen 22 dient zum selben Zweck und es kann dieselben Eigenschaften aufweisen und auf dieselbe Weise mit der unteren Hauptelektrode 12 verbunden werden wie das untere Ausgleichsplättchen 22 gemäß dem ersten Ausführungsbeispiel. Demgemäß kann die untere Verbindungsschicht 32 denselben Aufbau aufweisen und auf dieselbe Weise und aus denselben Ausgangsmaterialien 32' hergestellt sein wie die untere Verbindungsschicht 32 gemäß dem ersten Ausführungsbeispiel.
  • 32 zeigt die Anordnung gemäß 31 in einer auf den Kopf gedrehten Position. In dieser Position werden, wie weiterhin in 33 gezeigt ist, mehrere Chipbaugruppen 2, von denen jede einen Aufbau aufweist, wie er anhand der 30 und 31 erläutert wurde, derart nebeneinander auf dieselbe Seite eines gemeinsamen Trägers 300 aufgesetzt, dass die Oberseiten 10t der Halbleiterchips 1 der Chipbaugruppen 2 dem Träger 300 zugewandt sind.
  • Optional kann auch noch ein elektrisch leitendes Anschlussstück 78, wie es vorangehend beschrieben wurde, neben die Chipbaugruppen 2 auf den Träger 300 aufgesetzt sein.
  • Das Aufsetzen der Chipbaugruppen 2 und gegebenenfalls des Anschlussstücks 78 auf den Träger 300 kann so erfolgen, dass sich diese relativ zueinander in vorgegebenen Positionen befinden. Um ein Verrutschen der aufgesetzten Chipbaugruppen 2 zu vermeiden, kann die Oberfläche des Trägers 300 so ausgebildet sein, dass die Chipbaugruppen 2 und gegebenenfalls das Anschlussstück 78 daran haften. Beispielsweise kann der Träger 300 hierzu mit einer Klebefolie versehen sein, auf die die Chipbaugruppen 2 und gegebenenfalls das Anschlussstück 78 aufgesetzt werden. 34 zeigt einen vergrößerten Abschnitt der Anordnung gemäß 33 mit einer der auf dem Träger 300 fixierten Chipbaugruppen 2.
  • Wie weiterhin in 35 gezeigt ist, wird nach dem Aufsetzen der Chipbaugruppen 2 und gegebenenfalls des Anschlussstücks 78 auf den Träger 300 eine zähflüssige Einbettmasse 4 über die auf dem Träger 300 befindlichen Chipbaugruppen 2 und gegebenenfalls das Anschlussstück 78 aufgebracht. Danach wird die Einbettmasse 4, wie in 36 dargestellt ist, mittels eines Stempels 310 gegen den Träger 300 gepresst, so dass zumindest die zwischen jeweils benachbarten Chipbaugruppen 2 befindlichen Zwischenräume mit der Einbettmasse 4 verfüllt sind.
  • Danach wird die Einbettmasse 4 ausgehärtet, so dass die in die Einbettmasse 4 eingebetteten Chipbaugruppen 2 zusammen mit der Einbettmasse 4 einen festen Verbund 5 bilden. Wie weiterhin in 37 gezeigt ist, kann der Stempel 310 nach dem Aushärten der Einbettmasse 4 von dem festen Verbund 5 abgehoben werden, und der Verbund 5 kann von dem Träger 300 abgenommen werden. 38 zeigt den dann vorliegenden Verbund 5. Die Einbettmasse 4, die zumindest im ausgehärteten Zustand dielektrisch ist, bewirkt, dass die Chipbaugruppen 2 fest und stoffschlüssig miteinander verbunden sind. Die Einbettmasse 4 kann aus denselben Materialien bestehen bzw. auf dieselbe Weise verarbeitete werden und dieselben Eigenschaften aufweisen wie die Einbettmasse 4 des ersten Ausführungsbeispiels.
  • 39 zeigt die auf den Kopf gedrehte Anordnung gemäß 38, 40 einen vergrößerten Abschnitt der Anordnung gemäß 39 mit einer der in die Einbettmasse 4 eingebetteten Chipbaugruppen 2, und 41 eine Draufsicht auf den gesamten Verbund 5 gemäß 39 mit Blick auf die oberen Hauptkontakte 11 und die Steuerkontakte 13. Aus den 40 und 41 ist ersichtlich, dass die oberen Hauptelektroden 11 und die Steuerelektroden 13 nicht von der Einbettmasse 4 abgedeckt sind, was daher rührt, dass sie während des Einbettens in die Einbettmasse 4 dem Träger 300 zugewandt und durch den Träger 300 vor einem Kontakt mit der Einbettmasse 4 geschützt waren. Die oberen Hauptelektroden 11 und die Steuerelektroden 13 liegen damit frei, so dass sie problemlos elektrisch kontaktiert werden können. Optional kann noch ein vorsorglicher Reinigungsschritt durchgeführt werden, um die oberen Hauptelektroden 11 und die Steuerelektroden 13 von eventuellen Verschmutzungen zu befreien.
  • Wie weiterhin in 42 gezeigt ist, wird auf den Verbund 5 gemäß 41 eine Steuerelektrodenverschaltungsstruktur 70 derart aufgebracht, dass die Steuerelektroden 13 der Chipbaugruppen 2 und gegebenenfalls das Anschlussstück 78 durch eine Leiterstruktur 72 einer Steuerelektrodenverschaltungsstruktur 70 und damit durch die Steuerelektrodenverschaltungsstruktur 70 elektrisch leitend miteinander verbunden werden.
  • Die Steuerelektrodenverschaltungsstruktur 70 kann beispielsweise wiederum als vorgefertigte, gitterförmige Leiterplatte oder als vorgefertigtes, elektrisch leitendes Stanzgitter ausgebildet sein, auf den Verbund 5 aufgelegt und mit den Steuerelektroden 13 sowie gegebenenfalls mit dem Anschlussstück 78 elektrisch leitend verbunden werden. Die entsprechenden elektrisch leitenden Verbindungen können beispielsweise mittels eines Lotes oder einer Schicht mit einem gesinterten Metallpulver oder eines elektrisch leitenden Klebers hergestellt. Im Fall eines elektrisch leitenden Stanzgitters kann die Leiterstruktur 72 zum Beispiel durch Stanzen eines Metallbleches erzeugt werden.
  • Anstelle die Steuerelektrodenverschaltungsstruktur 70 als vorgefertigte Einheit auf den Verbund 5 aufzubringen, kann die Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70 auch durch ein Abscheideverfahren auf den Verbund 5 aufgebracht und optional von einer dielektrischen Schicht 73 abgedeckt werden, was nachfolgend anhand der 43 und 44 beispielhaft gezeigt ist.
  • 43 zeigt einen vergrößerten Vertikalschnitt durch einen Abschnitt des Verbunds 5 mit der darauf aufgebrachten Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70. Gestrichelt dargestellt ist die Position des von der Einbettmasse verdeckten Anschlussstücks 78. Die Leiterstruktur 72 kontaktiert eine jede der Steuerelektroden 13, und sie verläuft oberhalb des Anschlussstücks 78 (sofern vorhanden) und kontaktiert dieses ebenso. Somit werden die Steuerelektroden 13 miteinander sowie gegebenenfalls mit dem Anschlussstück 78 elektrisch leitend verbunden.
  • Die Leiterstruktur 72 kann beispielsweise durch Abscheiden eines elektrisch leitenden Materials, beispielsweise eines Metalls oder eines dotierten polykristallinen Halbleitermaterials, auf den Verbund 5 erfolgen. Das Abscheiden kann beispielsweise durch ein chemisches und/oder physikalisches Abscheideverfahren wie z. B. PVD (PVD = physical vapor deposition, physikalisches Abscheiden aus der Gasphase) erfolgen, oder CVD (CVD = chemical vapor deposition, chemisches Abscheiden aus der Gasphase), durch Sputtern oder durch elektrisches oder nicht-elektrisches Galvanisieren. Das Abscheiden kann konform erfolgen. Die fertig gestellte, abgeschiedene Leiterstruktur 72 kann beispielsweise eine Dicke im Bereich von 30 µm bis 70 µm aufweisen.
  • Bei jedem der genannten Verfahren kann zunächst eine geschlossene Schicht des elektrisch leitenden Materials auf dem Verbund 5 erzeugt und danach strukturiert werden, beispielsweise photolithographisch mittels einer Maske. Ebenso ist es möglich, zunächst eine Maskenschicht auf den Verbund 5 aufzubringen, die Maskenschicht zu strukturieren, so dass sie Öffnungen aufweist, und dann das elektrisch leitende Material auf der strukturierten Maskenschicht abzuscheiden, so dass das elektrisch leitende Material im Bereich der Maskenöffnungen auf dem Verbund 5 aufliegt und unter Ausbildung der Leiterstruktur 72 die Steuerelektroden 13 sowie gegebenenfalls das Anschlussstück 78 elektrisch leitend miteinander verbindet.
  • Um Spannungsdurchschläge zwischen der Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70 durch die Passivierung 15 hindurch zu vermeiden, kann die Passivierung 15 mit einer ausreichenden Dicke verwendet werden, oder es kann optional vor dem Abscheiden der Leiterstruktur 72 noch eine zusätzliche dielektrische Schicht auf die Passivierungsschicht 15 aufgebracht werden. Die zusätzliche dielektrische Schicht wäre dann zwischen der Passivierungsschicht 15 und der Leiterstruktur 72 angeordnet. Die zusätzliche dielektrische Schicht könnte ebenfalls durch konformes Abscheiden auf den Verbund 5 aufgebracht werden. Die oberen Hauptelektroden 12 wären im Ergebnis, nicht oder zumindest nicht vollständig von der zusätzlichen dielektrischen Schicht bedeckt. Bei einem ganzflächigen Abscheiden der zusätzlichen dielektrischen Schicht müsste diese im Bereich der oberen Hauptelektroden 12 geöffnet werden, um deren Kontaktierung zu ermöglichen. Als Materialien für eine solche zusätzliche dielektrische Schicht eignen sich beispielsweise organische Polymere, Polyimid, Epoxidharz, oder Silikon.
  • Wie weiter im Ergebnis in 44 gezeigt ist, kann auf die Leiterstruktur 72 optional eine weitere, beispielsweise dielektrische, Schicht 73 aufgebracht werden, um diese elektrisch zu isolieren. Das Aufbringen einer solchen Schicht 73 kann durch eine beliebige verfügbare Technik erfolgen. Beispielsweise kann ein dielektrisches Material durch Abscheiden (z. B. PVD oder CVD oder Sputtern) auf die Leiterstruktur 72 aufgebracht werden. Ebenso ist es möglich, eine gestanzte dielektrische Platte oder eine dielektrische Folie auf die Leiterstruktur 72 aufzulegen oder aufzukleben.
  • Nach der Herstellung des Verbundes 5 kann nicht nur eine Steuerelektrodenverschaltungsstruktur 70 auf den Verbund 5 aufgebracht werden, sondern es können auch noch die oberen Hauptelektroden 11 jeweils mit einem oberen Ausgleichsplättchen 21 versehen werden, was in den 45 und 46 dargestellt ist.
  • Die oberen Ausgleichsplättchen 21 dienen zum selben Zweck und sie können dieselben Eigenschaften aufweisen und auf dieselbe Weise mit jeweils einer der oberen Hauptelektroden 11 verbunden werden wie das obere Ausgleichsplättchen 21 gemäß dem ersten Ausführungsbeispiel. Demgemäß können die oberen Verbindungsschichten 31 denselben Aufbau aufweisen und auf dieselbe Weise und aus demselben Ausgangsmaterial 31' hergestellt sein wie die obere Verbindungsschicht 31 gemäß dem ersten Ausführungsbeispiel. Indem ein oberes Ausgleichsplättchen 21 auf diese Weise mit einem Halbleiterchip 1 verbunden ist, bildet es einen Bestandteil der betreffenden Chipbaugruppe 2.
  • Vor oder nach der Bestückung mit den oberen Ausgleichsplättchen 21 sowie vor oder nach dem Aufbringen der Steuerelektrodenverschaltungsstruktur 70 kann der Verbund 5 optional so einen Träger 320 aufgebracht werden, dass die Unterseiten 10b der Halbleiterkörper 10 dem Träger 320 zugewandt sind., was im Ergebnis in 46 gezeigt ist.
  • Auf diese Anordnung kann nun erneut eine weitere Einbettmasse 4' auf dieselbe Weise aufgebracht und danach ausgehärtet werden, wie dies bereits anhand der 11 bis 13 für das Aufbringen der Einbettmasse 4 auf die auf dem Träger 300 befindlichen Chipbaugruppen 2 erläutert wurde. Die Einbettmasse 4' kann dabei dieselben Eigenschaften aufweisen wie die Einbettmasse 4. Dabei können die Einbettmasse 4' und die Einbettmasse 4 identisch oder verschieden sein.
  • Im Ergebnis entsteht ein Verbund 5', wie er in 47 im Ausschnitt (noch auf dem Träger 320) und in 48 als Gesamtes (vom Träger 320 abgelöst) dargestellt ist. Die 47 und 48 zeigen den Verbund 5' vor dem Entfernen hier sowohl einer oberen Deckschicht 51, als auch einer unteren Deckschicht 52. Nach dem Entfernen dieser Deckschichten 51 und 52 verbleibt ein Restverbund 6, wie er in 49 als Gesamtes und in 50 als vergrößerter Ausschnitt dargestellt ist.
  • In den 47 und 48 gibt die Ebene E1 die Grenzfläche zwischen der oberen Deckschicht 51 und dem Restverbund 6 an. Entsprechend gibt die Ebene E2 die Grenzfläche zwischen der unteren Deckschicht 52 und dem Restverbund 6 an. Die Ebenen E1 und E2 verlaufen vorzugsweise zueinander parallel.
  • Durch das Entfernen der obere Deckschicht 51 und der unteren Deckschicht 52 von dem Verbund 5' werden die ausgehärteten Einbettmassen 4, 4' teilweise von dem Verbund 5' entfernt. Außerdem werden bei einer jeden der Chipbaugruppen 2 das obere Ausgleichsplättchen 21 und das untere Ausgleichsplättchen 22 der betreffenden Chipbaugruppe 2 jeweils teilweise von dem Verbund 5' entfernt.
  • In jeden Fall sorgt die Einbettmasse 4 und/oder die weitere Einbettmasse 4' auch nach dem Entfernen der oberen Deckschicht 51 und der unteren Deckschicht 52 dafür, dass die Halbleiterchips 1 fest und stoffschlüssig miteinander verbunden sind und zusammen mit der Einbettmasse 4 den Restverbund 6 bilden.
  • Das Entfernen der oberen Deckschicht 51 und der unteren Deckschicht 52 kann beispielsweise durch Bearbeiten (Schleifen, Polieren, Läppen, etc.) des Verbundes 5' in einer herkömmlichen Waferschleifanlage erfolgen. Hierdurch kann erreicht werden, dass der Restverbund 6 (abgesehen von geringen Dishing Effekten) planparallele Oberflächen 6t und 6b aufweist, an denen die (beschliffenen) oberen Ausgleichsplättchen 21 und die (beschliffenen) unteren Ausgleichsplättchen 22 bündig mit der Einbettmasse 4 abschließen.
  • Nach dem Entfernen der oberen Deckschicht 51 und der unteren Deckschicht 52 verbleiben in dem Restverbund 6 die Halbleiterchips 1, die oberen Verbindungsschichten 31 und die unteren Verbindungsschichten 32 einer jeden der Chipbaugruppen 2. Außerdem liegt dann bei einer jeden der Chipbaugruppen 2 der nach dem Entfernen der oberen Deckschicht 51 verbleibende Rest des oberen Ausgleichsplättchens und der nach dem Entfernen der unteren Deckschicht 52 verbleibende Rest des unteren Ausgleichsplättchens 22 frei.
  • Nach dem Entfernen der oberen Deckschicht 51 ist die Dicke d21 des oberen Ausgleichsplättchens 21 gegenüber seiner ursprünglichen Dicke d21' (siehe 45) verringert, beispielsweise um etwa 0,1 mm. Die reduzierte Dicke d21 kann aber immer noch beispielsweise wenigstens 0,4 mm betragen, wenigstens 0,9 mm, oder wenigstens 1,4 mm.
  • Außerdem ist die Dicke d22 des unteren Ausgleichsplättchens 22 durch das Entfernen einer unteren Deckschicht 52 gegenüber seiner ursprünglichen Dicke d22' (siehe 30) verringert, beispielsweise um etwa 0,1 mm. Die reduzierte Dicke d22 kann aber immer noch beispielsweise wenigstens 0,4 mm betragen, wenigstens 0,9 mm, oder wenigstens 1,4 mm.
  • Im Ergebnis kann bei dem Restverbund 6 auf dieselbe Weise wie bei dem Restverbund 6 des ersten Ausführungsbeispiels (16), optional nach einem Formfräsen zur Herstellung einer gewünschten Geometrie, das von der Einbettmasse 4, 4' bedeckte Anschlussstück 78 oder die von der Einbettmasse 4, 4' bedeckte Steuerelektrodenverschaltungsstruktur 70 bzw. deren Leiterstruktur 72 durch eine Anschlusselektrode 75 und/oder durch eine Steuerleitung 9 elektrisch kontaktiert werden, wie dies bereits anhand des ersten Ausführungsbeispiels erläutert wurde.
  • Außerdem kann der Restverbund 6 derart zwischen einer elektrisch leitenden oberen Kontaktplatte 41 und einer elektrisch leitenden unteren Kontaktplatte 42 sowie optional innerhalb eines dielektrischen Abstandsringes 50 angeordnet werden, dass die obere Kontaktplatte 41 von einer jeden der Chipbaugruppen 2 das der oberen Kontaktplatte 41 zugewandte Ausgleichsplättchen 21, 22 (hier: die oberen Ausgleichsplättchen 21) elektrisch und mechanisch kontaktiert, und dass die untere Kontaktplatte 42 von einer jeden der Chipbaugruppen 2 das der unteren Kontaktplatte 42 zugewandte Ausgleichsplättchen 21, 22 (hier: die unteren Ausgleichsplättchen 22) elektrisch und mechanisch kontaktiert.
  • Das obere Kontaktstück 41 und das untere Kontaktstück 42 können dieselben Eigenschaften aufweisen und aus denselben Materialien bestehen wie das obere Kontaktstück 41 bzw. das untere Kontaktstück 42 des ersten Ausführungsbeispiels. 51 zeigt die fertig gestellte Halbleiteranordnung 7.
  • Drittes Ausführungsbeispiel
  • Nachfolgend werden ein drittes Ausführungsbeispiel einer Halbleiteranordnung sowie ein Verfahren zu deren Herstellung anhand der 52 bis 75 erläutert. Während bei dem ersten Ausführungsbeispiel die Halbleiterchips 1 der Chipbaugruppen 2 vor dem Einbetten in die Einbettmasse 4 jeweils mit zwei Ausgleichsplättchen 21 und 22 bzw. bei dem zweiten Ausführungsbeispiel jeweils mit einem Ausgleichsplättchen 22 versehen wurden, werden die Halbleiterchips 1 bei dem dritten Ausführungsbeispiel vor dem Einbetten mit keinem Ausgleichsplättchen versehen. Vielmehr werden die Halbleiterchips 1 mit Ausgleichsplättchen 21 und 22 bestückt, nachdem die Halbleiterchips 1 in die Einbettmasse 4 eingebettet wurden. Die Halbleiterchips 1 bilden damit jeweils eine Chipbaugruppe 2.
  • 52 zeigt einen Halbleiterchip 1, der, abgesehen von der fehlenden unteren Hauptelektrode 12, ebenso ausgebildet bzw. auf dieselbe Weise hergestellt sein kann wie der Halbleiterchip 1 des ersten Ausführungsbeispiels. Die Unterseite 10b des Halbleiterkörpers 10 liegt also frei, d.h. sie wird durch das Halbleitermaterial des Halbleiterkörpers 10 gebildet.
  • 53 zeigt den Halbleiterchip 1 gemäß 51 in einer auf den Kopf gedrehten Position. In dieser Position werden, wie weiterhin in 54 gezeigt ist, mehrere Halbleiterchips 1 derart nebeneinander auf dieselbe Seite eines gemeinsamen Trägers 300 aufgesetzt, dass die Oberseiten 10t der Halbleiterchips 1 dem Träger 300 zugewandt sind. 55 zeigt einen vergrößerten Ausschnitt der Anordnung gemäß 54 mit einem der auf dem Träger 300 fixierten Halbleiterchips 1. Wie ebenfalls in 54 dargestellt ist, kann optional auch noch ein elektrisch leitendes Anschlussstück 78, wie es vorangehend beschrieben wurde, neben die Halbleiterchips 1 auf den Träger 300 aufgesetzt werden.
  • Das Aufsetzen der Halbleiterchips 1 und gegebenenfalls des Anschlussstücks 78 auf den Träger 300 kann so erfolgen, dass sich diese relativ zueinander in vorgegebenen Positionen befinden. Um ein Verrutschen der aufgesetzten Chipbaugruppen 2 zu vermeiden, kann die Oberfläche des Trägers 300 so ausgebildet sein, dass die Halbleiterchips 1 und gegebenenfalls das Anschlussstück 78 daran haften. Beispielsweise kann der Träger 300 hierzu mit einer Klebefolie versehen sein, auf die die Halbleiterchips 1 und gegebenenfalls das Anschlussstück 78 aufgesetzt werden.
  • Wie weiterhin in 56 gezeigt ist, wird nach dem Aufsetzen der Halbleiterchips 1 und gegebenenfalls des Anschlussstücks 78 auf den Träger 300 eine zähflüssige Einbettmasse 4 über die auf dem Träger 300 befindlichen Halbleiterchips 1 und gegebenenfalls das Anschlussstück 78 aufgebracht. Danach wird die Einbettmasse 4, wie in 57 dargestellt ist, mittels eines Stempels 310 gegen den Träger 300 gepresst, so dass zumindest die zwischen jeweils benachbarten Halbleiterchips 1 befindlichen Zwischenräume mit der Einbettmasse 4 verfüllt sind.
  • Danach wird die Einbettmasse 4 ausgehärtet, so dass die in die Einbettmasse 4 eingebetteten Halbleiterchips 1 zusammen mit der Einbettmasse 4 einen festen Verbund 5 bilden.
  • Wie weiterhin in 58 gezeigt ist, kann der Stempel 310 nach dem Aushärten der Einbettmasse 4 von dem festen Verbund 5 abgehoben werden, und der Verbund 5 kann von dem Träger 300 abgenommen werden.
  • 59 zeigt den dann vorliegenden Verbund 5. Die Einbettmasse 4, die zumindest im ausgehärteten Zustand dielektrisch ist, bewirkt, dass die Halbleiterchips 1 fest und stoffschlüssig miteinander verbunden sind. Die Einbettmasse 4 kann aus denselben Materialien bestehen bzw. auf dieselbe Weise verarbeitete werden und dieselben Eigenschaften aufweisen wie die Einbettmasse 4 des ersten Ausführungsbeispiels.
  • 59 zeigt den Verbund 5 vor dem Entfernen einer unteren Deckschicht 52. Da bei dem Verbund die Halbleiterkörper 10 auf den Kopf gedreht sind, befindet sich die untere Deckschicht 52 oben. Nach dem Entfernen dieser Deckschicht 52 verbleibt ein Restverbund 6, wie er in 60 dargestellt ist. In 59 gibt die Ebene E2 die Grenzfläche zwischen der unteren Deckschicht 52 und dem Restverbund 6 an. Die Ebene E2 definiert die Unterseite 6b des Restverbundes 6, und sie verläuft vorzugsweise parallel zur Oberseite 6t des Restverbundes 6.
  • Durch das Entfernen der unteren Deckschicht 52 von dem Verbund 5, was beispielsweise durch Bearbeiten (Schleifen, Polieren, Läppen, etc.) des Verbundes 5 in einer herkömmlichen Waferschleifanlage erfolgen kann, wird die ausgehärtete Einbettmassen 4 teilweise von dem Verbund 5 entfernt. In jeden Fall sorgt die Einbettmasse 4 auch nach dem Entfernen der unteren Deckschicht 52 dafür, dass die Halbleiterchips 1 fest und stoffschlüssig miteinander verbunden sind und zusammen mit der Einbettmasse 4 den Restverbund 6 bilden. Nach dem Entfernen der unteren Deckschicht 52 verbleiben die Halbleiterchips 1 also in dem Restverbund 6.
  • Wie weiterhin anhand der 61 bis 66 gezeigt ist, wird auf die Unterseite 6b des Restverbunds 6 eine optionale Metallisierungslage 92 aufgebracht, was beispielsweise durch ein Abscheideverfahren, z. B. durch ein chemisches und/oder physikalisches Abscheideverfahren wie z. B. PVD (PVD = physical vapor deposition, physikalisches Abscheiden aus der Gasphase) erfolgen, oder CVD (CVD = chemical vapor deposition, chemisches Abscheiden aus der Gasphase), durch Sputtern oder durch nicht-elektrisches Galvanisieren, erfolgen kann.
  • Die aufgebrachte Metallisierungslage 92 kann, wie in den 61 und 62 gezeigt ist, als geschlossene Schicht aufgebracht werden, oder, wie in den 63 und 64 gezeigt ist, als strukturierte Schicht. Im Fall einer strukturierten Schicht kann die Strukturierung so gewählt sein, dass sämtliche Abschnitte der Metallisierungslage 92 ausschließlich die Unterseiten 10b der Halbleiterkörper 10 kontaktieren. In jedem Fall kontaktiert die Metallisierungslage 92 die die Unterseiten 10b der Halbleiterkörper 10. Die Metallisierungslage 92 stellt damit für einen jeden der Halbleiterchips 1 eine untere Hauptelektrode dar. Sie übernimmt außerdem die Funktion eines Haftvermittlers. Sie kann ein- oder mehrschichtig aufgebaut sein, im Fall eines mehrschichtigen Aufbaus kann sie auch als Sandwich aufgebaut sein. Sie kann beispielsweise aus Titan bestehen oder eine oder mehrere Titanschichten aufweisen. Optional kann die Metallisierungslage 92 auch auf den Passivierungsschichten 15 (sofern vorhanden) und/oder auf der Einbettmasse 4 aufliegen.
  • 65 zeigt beispielhaft die Anordnung gemäß 62 in einer auf den Kopf gedrehten Position, 66 einen vergrößerten Abschnitt der Anordnung, und zwar nach dem optionalen Formfräsen der Anordnung zum Erzielen einer gewünschten Geometrie. Das Formfräsen kann wie bei allen anderen Ausgestaltungen der Erfindung zu einem beliebigen Zeitpunkt nach dem Einpressen der Halbleiterchips 1 in die Einbettmasse 4 erfolgen. Der vergrößerte Abschnitt gemäß 66 zeigt auch einen seitlichen Rand 6r des Restverbundes 6, sowie das optionale, in der Nähe des seitlichen Randes 6r in die Einbettmasse 4 eingebettete Anschlussstück 78.
  • Wie weiterhin in 69 dargestellt ist, wird auf die Anordnung gemäß 66 eine Steuerelektrodenverschaltungsstruktur 70 derart aufgebracht, dass die Steuerelektroden 13 der Chipbaugruppen 2 und gegebenenfalls das Anschlussstück 78 durch eine Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70 und damit durch die Steuerelektrodenverschaltungsstruktur 70 elektrisch leitend miteinander verbunden werden.
  • Die Steuerelektrodenverschaltungsstruktur 70 kann beispielsweise wiederum als vorgefertigte, gitterförmige Leiterplatte oder als vorgefertigtes, elektrisch leitendes Stanzgitter ausgebildet sein, auf den Restverbund 6 aufgelegt und mit den Steuerelektroden 13 sowie gegebenenfalls mit dem Anschlussstück 78 elektrisch leitend verbunden werden. Die entsprechenden elektrisch leitenden Verbindungen können beispielsweise mittels eines Lotes oder einer Schicht mit einem gesinterten Metallpulver oder eines elektrisch leitenden Klebers oder mittels einer reinen Druckkontaktverbindung hergestellt werden. Im Fall eines elektrisch leitenden Stanzgitters kann die Leiterstruktur 72 zum Beispiel durch Stanzen eines Metallbleches erzeugt werden.
  • Anstelle die Steuerelektrodenverschaltungsstruktur 70 als vorgefertigte Einheit auf den Restverbund 6 aufzubringen, kann die Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70, wie im Ergebnis in 67 gezeigt ist, auch durch ein Abscheideverfahren auf den Restverbund 6 aufgebracht und, wie im Ergebnis in 68 gezeigt ist, von einer dielektrischen Schicht 73 abgedeckt werden. Die dielektrische Schicht 73 schützt die Leiterstruktur 73 und die Steuerelektroden 13 vor einem Kontakt mit einem Ausgangsmaterial 31' zur Herstellung einer oberen Verbindungsschicht 31, das in 69 dargestellt ist und das, wie im Ergebnis in 70 gezeigt, über die Steuerelektrodenverschaltungsstruktur 70 und deren Leiterstruktur 72 sowie über die Steuerelektroden 13 und die oberen Hauptelektroden 11 hinweg auf den Restverbund 6 aufgebracht wird. Außerdem wird auf die ein Ausgangsmaterial 32' zur Herstellung einer unteren Verbindungsschicht 32 über die unteren Hauptelektroden 12 hinweg und - sofern wie im vorliegenden Beispiel vorgesehen - über die die Metallisierungslage 92 hinweg aufgebracht. Wie insbesondere anhand des Ausgangsmaterials 31' in 70 gut zu erkennen ist, kann das Ausgangsmaterial 31', aber auch das Ausgangsmaterial 32', dazu verwendet werden, Unebenheiten der Oberfläche des Restverbundes 6 auszugleichen.
  • Alternativ ist es jedoch ebenso möglich, das Ausgangsmaterial 31' strukturiert nur oberhalb der oberen Hauptelektroden 11 aufzutragen, nicht aber oberhalb der Steuerelektroden 13 und nicht oberhalb einer Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70. In diesem Fall kann optional auf die dielektrische Schicht 73 verzichtet werden.
  • Das Ausgangsmaterial 31' dient zur Herstellung einer oberen Verbindungsschicht 31, die die oberen Hauptelektroden 11 stoffschlüssig und elektrisch leitend mit einer gemeinsamen oberen Ausgleichsplatte 21 verbindet. Entsprechend dient das Ausgangsmaterial 32' zur Herstellung einer unteren Verbindungsschicht 32, die die unteren Hauptelektroden 12 stoffschlüssig und elektrisch leitend mit einer gemeinsamen unteren Ausgleichsplatte 22 verbindet, wie dies in 71 und im Ergebnis in 72 dargestellt ist. 73 zeigt die gesamte Anordnung zu 72.
  • Die obere Ausgleichsplatte 21 und die untere Ausgleichsplatte 22 dienen zu demselben Zweck und sie können (abgesehen von der größeren Erstreckung senkrecht zur vertikalen Richtung v) dieselben Eigenschaften aufweisen und auf dieselbe Weise mit den oberen Hauptelektroden 11 bzw. den unteren Hauptelektroden 12 verbunden werden wie die oberen Ausgleichsplättchen 21 bzw. die unteren Ausgleichsplättchen 22 gemäß dem ersten Ausführungsbeispiel. Demgemäß können die obere Verbindungsschicht 31 und die untere Verbindungsschicht 32 denselben Aufbau aufweisen und auf dieselbe Weise und aus denselben Ausgangsmaterialien 31' bzw. 32' hergestellt sein wie die obere Verbindungsschicht 31 bzw. die untere Verbindungsschicht 32 gemäß dem ersten Ausführungsbeispiel.
  • Im Ergebnis kann bei dem mit den Ausgleichsplatten 21, 22 bestückten Restverbund 6 auf dieselbe Weise wie bei dem Restverbund 6 des ersten Ausführungsbeispiels (16) das von der Einbettmasse 4 bedeckte Anschlussstück 78 oder die von der Einbettmasse 4 bedeckte Steuerelektrodenverschaltungsstruktur 70 bzw. deren Leiterstruktur 72 durch eine Anschlusselektrode 75 und/oder durch eine Steuerleitung 9 elektrisch kontaktiert werden, wie dies bereits anhand des ersten Ausführungsbeispiels erläutert wurde.
  • Außerdem kann der Restverbund 6 derart zwischen einer elektrisch leitenden oberen Kontaktplatte 41 und einer elektrisch leitenden unteren Kontaktplatte 42 sowie optional innerhalb eines dielektrischen Abstandsringes 50 angeordnet werden, dass die obere Kontaktplatte 41 die obere Ausgleichsplatte 21 elektrisch und mechanisch kontaktiert, und dass die untere Kontaktplatte 42 die untere Ausgleichsplatte 22 elektrisch und mechanisch kontaktiert.
  • Das obere Kontaktstück 41 und das untere Kontaktstück 42 können dieselben Eigenschaften aufweisen und aus denselben Materialien bestehen wie das obere Kontaktstück 41 bzw. das untere Kontaktstück 42 des ersten Ausführungsbeispiels. 74 zeigt die fertig gestellte Halbleiteranordnung 7, 75 eine Explosionsdarstellung davon.
  • Zwar können das obere Kontaktstück 41 und/oder das untere Kontaktstück 42 optional obere Kontaktpodeste 411 bzw. untere Kontaktpodeste 421 aufweisen, wie sie vorangehend beschrieben wurden. Allerdings können bei den Kontaktstücken 41 und 42 auf derartige Kontaktpodeste 411 bzw. 421 verzichtet werden, da die Kontaktstücke 41, 42 jeweils nicht mehrere separate Ausgleichsplättchen 21 bzw. 22 kontaktieren müssen, sondern jeweils nur eine Ausgleichsplatte 21 bzw. 22. Beispielsweise können das obere Kontaktstück 41 und/oder das untere Kontaktstück 42 jeweils als ebene Metallplatte ausgebildet sein, was die Herstellung vereinfacht.
  • Um im Fall von Halbleiterchips 1, die identische Schaltschwellen zum Ein- und/oder Ausschalten aufweisen, ein simultanes Ein- bzw. Ausschalten zu erreichen, kann es vorgesehen sein, dass die ohmschen Widerstände, die die Leiterstruktur 72 zwischen ihrer Anschlussstelle 77 und der Steuerelektrode 13 eines jeden der Halbleiterchips 1 identisch sind. Bei einem homogenen Material oder einer homogenen Materialstruktur der Leiterstruktur 72 lässt sich dies bei allen Ausgestaltungen und Ausführungsbeispielen der Erfindung am Einfachsten dadurch erreichen, dass die Leitungslängen, die die Leiterstruktur 72 zwischen ihrer Anschlussstelle 77 und den Steuerelektroden 13 jeweils aufweist, gleich lang sind. Ein Beispiel hierfür ist in 78 gezeigt. Die Anschlussstelle 77 ist dabei durch die Stelle der Leiterstruktur 72 gegeben, an der die Leiterstruktur 72 an ein Anschlussstück 78 (sofern vorhanden) angeschlossen ist, oder an eine Anschlusselektrode 75 oder eine Steuerleitung 9.
  • Die 76, 77 und 79 zeigen noch eine weitere Ausgestaltungsvariante, gemäß der die Steuerelektrodenverschaltungsstruktur 70 noch ein oder mehrere passive Bauelemente 76 aufweisen kann, die in die Einbettmasse 4 eingebettet werden. Bei den passiven Bauelementen 76 kann es sich beispielsweise um ohmsche Widerstände handeln, aber auch um beliebige andere passive Bauelemente wie zum Beispiel Kondensatoren oder Induktivitäten. Ein Beispiel für einen oder mehrere integrierte Gatewiderstände 76 ist in den 76, 77 und 79 dargestellt. Ein solcher Gatewiderstand 76 kann jeweils nur genau einer oder aber alternativ mehreren oder sämtlichen Steuerelektroden 13 vorgeschaltet sein. Ein solcher Gatewiderstand 76 kann beispielsweise einen ohmschen Widerstand von wenigstens 2 Ohm aufweisen.
  • Wie in 76 dargestellt ist, kann ein passives Bauelement 76, beispielsweise in SMT-Technik (Surface Mounting Technology) oder in Dickschichttechnik, auf einer Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70 montiert sein. Ebenso ist es jedoch möglich, dass ein passives Bauelement 76 einen Bestandteil der Leiterstruktur 72 der Steuerelektrodenverschaltungsstruktur 70 darstellt, was in den 77 und 79 gezeigt ist. In den gezeigten Beispielen handelt es sich jeweils um ohmsche Widerstände 76, die durch eine lokale Querschnittsverengung der Leiterstruktur 72 gebildet sind. Die Widerstände 76 sitzen entweder vor jedem Halbleiterchip 1, oder vor einer Mehrzahl von zueinander parallel geschalteter Halbleiterchips 1. Beispielsweise können die Steuerelektroden 13 von zwei, drei oder vier parallel geschalteten Halbleiterchips 1 über einen gemeinsamen Gatewiderstand 76 an die gemeinsame Anschlussstelle 77 angeschlossen werden.
  • Anhand der 9 bis 13 war vorangehend ein Verfahren erläutert worden, mit dem mehrere Halbleiterchips 1 in eine gemeinsame Einbettmasse 4 eingebettet werden können. Ein hierzu alternatives Verfahren wird nun anhand der 80 und 81 erläutert.
  • Zunächst wird, wie bereits beschrieben, eine Anordnung hergestellt, bei der die Halbleiterchips 1 nebeneinander auf einem gemeinsamen Träger 300 angeordnet sind, wie dies im Ergebnis beispielhaft in 4 gezeigt ist. Danach wird der Stempel 310 so oberhalb der Halbleiterchips 1 platziert, dass die Halbleiterchips 1 zwischen zueinander parallelen Oberflächenabschnitten des Trägers 300 und des Stempels 310 angeordnet sind. Außerdem wird zwischen dem Stempel 310 und den Halbleiterchips 1 eine Trennfolie 351 platziert. Unter Beibehaltung dieser Anordnung wird dann, wie in 80 dargestellt ist, die Einbettmasse 4 unter Verwendung einer Einspritzvorrichtung 350 so zwischen die Trennfolie 351 und den Träger 300 eingespritzt, dass zumindest die zwischen jeweils benachbarten Halbleiterchips 1 befindlichen Zwischenräume mit der Einbettmasse 4 verfüllt sind. Durch die Trennfolie 351 wird der Stempel 310 vor einem Kontakt mit der Einbettmasse 4 geschützt.
  • 81 zeigt die Anordnung nach Abschluss des Einspritzvorgangs und bei entfernter Einspritzvorrichtung 350. Nach dem Aushärten der Einbettmasse 4 können dann der Stempel 310, die Trennfolie 351 und der Träger 300 von dem Verbund mit den Halbleiteranordnungen 2 und der ausgehärteten Einbettmasse 4 entfernt werden.
  • Anhand der bisher erläuterten Beispiele wurde gezeigt, dass mehrere oder sämtliche Halbleiterchips 1 einer Halbleiteranordnung 7 identisch sein können. Die vorliegende Erfindung kann aber auch dazu genutzt werden, bei einer Halbleiteranordnung 7 unterschiedliche und/oder räumlich unterschiedlich orientierte Halbleiterchips 1 zu verwenden und diese durch die Einbettmasse 4 stoffschlüssig miteinander zu verbinden. Ein Beispiel seien zwei unterschiedliche Halbleiterchips 1 genannt, deren Halbleiterkörper 10 unterschiedliche Dicken aufweisen. Die unterschiedlichen Dicken der Halbleiterchips 1 können vorteilhaft durch die Verwendung unterschiedlich dicker oberer und/oder unterer Ausgleichsplättchen 21 bzw. 22 ausgeglichen werden. Bei dem einen Halbleiterchip 1 handelt es sich z. B. um ein steuerbares Halbleiterbauelement, beispielsweise einen MOSFET oder einen IGBT, bei dem anderen Halbleiterchip 1 um eine Diode. Bei der fertigen, eine obere und eine untere Kontaktplatte 41 bzw. 42 aufweisenden Halbleiteranordnung 7 kann die Diode beispielsweise als Freilaufdiode ausgebildet sein, die elektrisch zwischen die obere Hauptelektrode 11 und die untere Hauptelektrode 12 des steuerbaren Halbleiterbauelements geschaltet ist. Der Restverbund 6 der Halbleiteranordnung 7 weist eine ebene Oberseite 6t und zu dieser parallele, ebene Unterseite 6b auf.
  • Weiterhin lassen sich die (in der vertikalen Richtung v) unterschiedliche Dicken von Halbleiterkörpern 10 verschiedener Halbleiterchips 1 auch durch die obere Verbindungsschicht 31 und/oder durch die untere Verbindungsschicht 31 ausgleichen, so dass der Restverbund 6 der Halbleiteranordnung 7 einander entgegengesetzte, planparallele Oberseiten 6t und Unterseiten 6b aufweist.
  • Bei den bisher erläuterten Ausführungsbeispielen waren die Oberseiten 6t und die Unterseiten 6b des Restverbundes 6 jeweils planparallel. Soweit diese Restverbünde 6 jeweils voneinander unabhängige obere und/oder untere Ausgleichsplättchen 21 bzw. 22 aufwiesen, war die zugehörige obere Kontaktplatte 41 bzw. untere Kontaktplatte 42 mit Kontaktpodesten 411 bzw. 421 versehen, von denen jedes zur Kontaktierung eines anderen oberen bzw. unteren Ausgleichsplättchens 21 bzw. 22 verwendet wurde.
  • Im Folgenden wird nun erläutert, wie bei einer Halbleiteranordnung 7, deren zwischen den Kontaktplatten 41 und 42 montierter Restverbund 6 mehrere voneinander unabhängige obere Ausgleichsplättchen 21 und/oder mehrere voneinander unabhängige untere Ausgleichsplättchen 22 aufweist, trotzdem die Verwendung einfach ausgestalteter oberer bzw. unterer Kontaktplatten 41 bzw. 42 erreicht werden kann. Mit einfach ausgestalteten Kontaktplatten 41 bzw. 42 sind Kontaktplatten gemeint, die keine Kontaktpodeste 411 bzw. 421 aufweisen, sondern die eine einfacher herzustellende Struktur besitzen wie beispielsweise jeweils einen ebenen Oberflächenabschnitt, der eine ebene elektrische Kontaktfläche darstellt, die sämtliche oberen bzw. unteren Ausgleichsplättchen 21 bzw. 22 kontaktiert.
  • Ausgangspunkt ist eine Halbleiteranordnung 7, deren Restverbund 6 ebene und zueinander parallele Oberseiten 6t und 6b aufweist. Sofern dieser Restverbund 6 mehrere voneinander beabstandete obere Ausgleichsplättchen 21 aufweist, wird ein Teil der Oberseite 6t durch die Einbettmasse 4 gebildet. Um zu erreichen, dass diese oberen Ausgleichsplättchen 21 aus der Einbettmasse 4 hervor ragen und somit durch eine ebene Kontaktfläche einer oberen Kontaktplatte 41 kontaktiert werden können, kann die Einbettmasse 4 gegenüber der ursprünglichen Oberseite 6t des Restverbundes 6 abgesenkt werden.
  • Entsprechendes gilt auch für den Fall, dass der Restverbund 6 der Halbleiteranordnung 7 mehrere voneinander beabstandete untere Ausgleichsplättchen 22 aufweist. Dann nämlich wird ein Teil der Unterseite 6t durch die Einbettmasse 4 gebildet. Um zu erreichen, dass die unteren Ausgleichsplättchen 22 aus der Einbettmasse 4 hervor ragen und somit durch eine ebene Kontaktfläche einer unteren Kontaktplatte 42 kontaktiert werden können, kann die Einbettmasse 4 gegenüber der ursprünglichen Unterseite 6b des Restverbundes 6 abgesenkt werden.
  • Grundsätzlich besteht auch die Möglichkeit, die Einbettmasse 4 nur an der Oberseite 6t oder nur an der Unterseite 6b des Restverbundes 6 abzusenken und nur dort eine obere bzw. untere Kontaktplatte 41 bzw. 42 mit ebener Kontaktfläche zu den betreffenden Ausgleichsplättchen 21 bzw. 22 zu verwenden, während die andere untere bzw. obere Kontaktplatte 42 bzw. 41 mit Kontaktpodesten 421 bzw. 411 versehen ist.
  • Eine Halbleiteranordnung 7 gemäß der vorliegenden Erfindung kann nun, wie beispielhaft in 82 gezeigt ist, derart zwischen einem elektrisch leitenden oberen Druckstück 81 und einem elektrisch leitenden unteren Druckstück 82 eingespannt werden, dass zwischen dem oberen Druckstück 81 und der oberen Kontaktplatte 41 sowie zwischen dem unteren Druckstück 82 und der unteren Kontaktplatte 42 jeweils eine elektrische Druckkontaktverbindung besteht. Die fertige Druckkontaktanordnung 8 mit der Halbleiteranordnung 7, dem oberen Druckstück 81 und dem unteren Druckstück 82 kann dann elektrisch verschaltet werden. Beispielsweise kann die Druckkontaktanordnung 8 in Reihe mit einer ohmschen und/oder induktiven Last 500 zwischen ein positives Versorgungspotential V+ und ein negatives Versorgungspotential V- geschaltet werden.
  • Weiterhin können mehrere, hier lediglich beispielhaft neun, separate, nebeneinander liegende Restverbünde 6 auch zu einer größeren Einheit 60 zusammengefasst werden, so dass sie zwischen einer gemeinsamen oberen Kontaktplatte 41 und einer unteren Kontaktplatte 42 angeordnet und von diesen Kontaktplatten 41, 42 jeweils elektrisch kontaktiert werden können.
  • Ein jeder dieser Restverbünde 6 kann beispielsweise vier Halbleiterchips 10 angeordnet in zwei Reihen und zwei Spalten, neun Halbleiterchips 10 angeordnet in drei Reihen und drei Spalten, oder, wie gezeigt, neun Halbleiterchips angeordnet in drei Reihen und drei Spalten aufweisen.
  • Bei allen Ausgestaltungen der vorliegenden Erfindung kann die Steuerelektrodenverschaltungsstruktur 70 in die Einbettmasse 4 eingebettet sein. Dabei kann die den Halbleiterkörpern 100 abgewandte Seite der Steuerelektrodenverschaltungsstruktur 70 vollständig oder zumindest abschnittweise von einem Teil der Einbettmasse 4 überdeckt sein.
  • Grundsätzlich kann bei einer Halbleiteranordnung im Sinne der vorliegenden Erfindung eine beliebige Anzahl von voneinander getrennten Halbleiterkörpern 100 durch die Einbettmasse 4 fest miteinander verbunden sein. Die Anzahl kann beispielsweise wenigstens 9, wenigstens 25 oder wenigstens 36 betragen.
  • Es wird darauf hingewiesen, dass die Merkmale und Verfahrensschritte der erläuterten Ausführungsbeispiele miteinander kombiniert werden können, sofern nichts anderes erwähnt wurde.

Claims (27)

  1. Halbleiteranordnung (7) umfassend: eine elektrisch leitende obere Kontaktplatte (41) und eine elektrisch leitende untere Kontaktplatte (42); eine Anzahl von Chipbaugruppen (2), von denen eine jede aufweist: - einen Halbleiterchip (1) mit einem Halbleiterkörper (10), wobei der Halbleiterkörper (10) eine Oberseite und eine der Oberseite entgegengesetzte Unterseite aufweist, und wobei die Oberseite in einer vertikalen Richtung (v) von der Unterseite beabstandet ist; - eine auf der Oberseite angeordnete, individuelle obere Hauptelektrode (11); und - eine an der Oberseite angeordnete, individuelle Steuerelektrode (13); wobei die Chipbaugruppen (2) entweder jeweils eine separate untere Hauptelektrode (12) aufweisen, die auf der Unterseite des Halbleiterchips (100) der betreffenden Chipbaugruppe (2) angeordnet ist, oder eine gemeinsame untere Hauptelektrode (92), die bei einer jeden der Chipbaugruppen (2) auf der Unterseite des Halbleiterkörpers (100) dieser Chipbaugruppe (2) angeordnet ist; wobei bei einer jeden der Chipbaugruppen (2) mittels deren Steuerelektrode (13) ein elektrischer Strom zwischen der individuellen oberen Hauptelektrode (11) und der individuellen oder der gemeinsamen unteren Hauptelektrode (12, 92) gesteuert werden kann; eine dielektrische Einbettmasse (4), durch die die Chipbaugruppen (2) zu einem festen Verbund (6) stoffschlüssig miteinander verbunden sind; eine Steuerelektrodenverschaltungsstruktur (70), die in den festen Verbund (6) eingebettet ist und die die Steuerelektroden (13) der Chipbaugruppen (2) elektrisch leitend miteinander verbindet; und wobei (a) eine jede der Chipbaugruppen (2) ein elektrisch leitendes oberes Ausgleichsplättchen (21) aufweist, das auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und mittels einer oberen Verbindungsschicht (31) mit der oberen Hauptelektrode (11) stoffschlüssig und elektrisch leitend verbunden ist und das dazu ausgebildet ist, die obere Kontaktplatte (41) druckzukontaktieren; oder (b) die Chipbaugruppen (2) eine gemeinsame, elektrisch leitende obere Ausgleichsplatte (21) aufweisen, die bei einer jeden der Chipbaugruppen (2) auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und mittels einer oberen Verbindungsschicht (31) mit der oberen Hauptelektrode (11) stoffschlüssig und elektrisch leitend verbunden ist und die dazu ausgebildet ist, die obere Kontaktplatte (41) druckzukontaktieren.
  2. Halbleiteranordnung nach Anspruch 1, bei der die obere Verbindungsschicht (31) als Lotschicht ausgebildet ist, oder als Klebeschicht, oder als Schicht mit einem gesinterten Metallpulver.
  3. Halbleiteranordnung nach einem der Ansprüche 1 oder 2, bei der im Fall (a) die oberen Ausgleichsplättchen (21) jeweils einen linearen thermischen Ausdehungskoeffizienten von weniger als 11 ppm/K oder von weniger als 7 ppm/K aufweisen, oder im Fall (b) die obere Ausgleichsplatte (21) einen linearen thermischen Ausdehungskoeffizienten von weniger als 11 ppm/K oder von weniger als 7 ppm/K aufweist.
  4. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, bei der im Fall (a) die oberen Ausgleichsplättchen (21) in der vertikalen Richtung (v) jeweils eine Dicke (d21) von wenigstens 0,4 mm, von wenigstens 0,9 mm oder von wenigstens 1,4 mm aufweisen; oder im Fall (b) die obere Ausgleichsplatte (21) in der vertikalen Richtung (v) eine Dicke (d21) von wenigstens 0,4 mm, von wenigstens 0,9 mm oder von wenigstens 1,4 mm aufweist.
  5. Halbleiteranordnung nach einem der Ansprüche 1 bis 4, bei der die obere Kontaktplatte (41) auf ihrer der unteren Kontaktplatte (42) zugewandten Seite einen ebenen Oberflächenabschnitt aufweist, der im Fall (a) die dem Halbleiterkörper (10) abgewandte Seite des oberen Ausgleichsplättchens (21) einer jeden der Chipbaugruppen (2) elektrisch kontaktiert; oder im Fall (b) die dem Halbleiterkörper (10) abgewandte Seite der oberen Ausgleichsplatte (21) elektrisch kontaktiert.
  6. Halbleiteranordnung nach einem der Ansprüche 1 bis 4, bei der die obere Kontaktplatte (41) auf ihrer der unteren Kontaktplatte (42) zugewandten Seite im Fall (a) für eine jede der Chipbaugruppen (2) ein oberes Kontaktpodest (411) aufweist, das die dem Halbleiterkörper (10) abgewandte Seite des oberen Ausgleichsplättchens (21) einer jeden der Chipbaugruppen (2) elektrisch kontaktiert; oder im Fall (b) für eine jede der Chipbaugruppen (2) ein oberes Kontaktpodest (411) aufweist, das die dem Halbleiterkörper (10) abgewandte Seite der oberen Ausgleichsplatte (21) elektrisch kontaktiert.
  7. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der (c) eine jede der Chipbaugruppen (2) ein elektrisch leitendes unteres Ausgleichsplättchen (22) aufweist, das auf der dem Halbleiterkörper (10) abgewandten Seite der unteren Hauptelektrode (12, 92) angeordnet und mittels einer unteren Verbindungsschicht (32) mit der unteren Hauptelektrode (12, 92) stoffschlüssig und elektrisch leitend verbunden ist; oder (d) die Chipbaugruppen (2) eine gemeinsame, elektrisch leitende untere Ausgleichsplatte (22) aufweisen, die bei einer jeden der Chipbaugruppen (2) auf der dem Halbleiterkörper (10) abgewandten Seite der unteren Hauptelektrode (12, 92) angeordnet und mittels einer unteren Verbindungsschicht (32) mit der unteren Hauptelektrode (12, 92) stoffschlüssig und elektrisch leitend verbunden ist.
  8. Halbleiteranordnung nach Anspruch 7, bei der die untere Verbindungsschicht (32) als Lotschicht ausgebildet ist, oder als Klebeschicht, oder als Schicht mit einem gesinterten Metallpulver.
  9. Halbleiteranordnung nach einem der Ansprüche 7 oder 8, bei der im Fall (c) die unteren Ausgleichsplättchen (22) jeweils einen linearen thermischen Ausdehungskoeffizienten von weniger als 11 ppm/K oder von weniger als 7 ppm/K aufweisen; oder im Fall (d) die untere Ausgleichsplatte (22) einen linearen thermischen Ausdehungskoeffizienten von weniger als 11 ppm/K oder von weniger als 7 ppm/K aufweist.
  10. Halbleiteranordnung nach einem der Ansprüche 7 bis 9, bei der im Fall (c) die unteren Ausgleichsplättchen (22) in der vertikalen Richtung (v) jeweils eine Dicke (d22) von wenigstens 0,4 mm, von wenigstens 0,9 mm oder von wenigstens 1,4 mm aufweisen; oder im Fall (d) die untere Ausgleichsplatte (22) in der vertikalen Richtung (v) eine Dicke (d22) von wenigstens 0,4 mm, von wenigstens 0,9 mm oder von wenigstens 1,4 mm aufweist
  11. Halbleiteranordnung nach einem der Ansprüche 7 bis 10, bei der die untere Kontaktplatte (42) auf ihrer der oberen Kontaktplatte (41) zugewandten Seite einen ebenen Oberflächenabschnitt aufweist, der im Fall (c) die dem Halbleiterkörper (10) abgewandte Seite des unteren Ausgleichsplättchens (22) einer jeden der Chipbaugruppen (2) elektrisch kontaktiert; oder im Fall (d) die dem Halbleiterkörper (10) abgewandte Seite der unteren Ausgleichsplatte (22) elektrisch kontaktiert.
  12. Halbleiteranordnung nach einem der Ansprüche 7 bis 10, bei der die untere Kontaktplatte (42) auf ihrer der oberen Kontaktplatte (41) zugewandten Seite im Fall (c) für eine jede der Chipbaugruppen (2) ein unteres Kontaktpodest (421) aufweist, das die dem Halbleiterkörper (10) abgewandte Seite des unteren Ausgleichsplättchens (22) einer jeden der Chipbaugruppen (2) elektrisch kontaktiert; oder im Fall (d) für eine jede der Chipbaugruppen (2) ein unteres Kontaktpodest (421) aufweist, das die dem Halbleiterkörper (10) abgewandte Seite der unteren Ausgleichsplatte (22) elektrisch kontaktiert.
  13. Halbleiteranordnung nach einem der vorangehenden Ansprüche, die einen dielektrischen Abstandsring (50) aufweist, der zwischen der oberen Kontaktplatte (41) und der unteren Kontaktplatte (42) angeordnet ist und der die Chipbaugruppen (2) umgibt.
  14. Halbleiteranordnung nach einem der vorangehenden Ansprüche mit einem elektrisch leitenden Anschlussstück (78), das in die Einbettmasse (4) eingebettet ist; durch die Steuerelektrodenverschaltungsstruktur (70) elektrisch leitend mit den Steuerelektroden (13) verbunden ist, von einer Anschlusselektrode (75), die durch eine in der Einbettmasse (4) ausgebildete Durchführung (44) hindurchgeführt ist, elektrisch kontaktiert ist.
  15. Halbleiteranordnung nach Anspruch 14, bei der sich die Durchführung (44) ausgehend von einem seitlichen Rand (6r) des festen Verbundes (6) in einer zur vertikalen Richtung (v) senkrechten Richtung in die Einbettmasse (4) hinein bis zu dem Anschlussstück (78) erstreckt.
  16. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die Steuerelektrodenverschaltungsstruktur (70) als Leiterplatte ausgebildet ist, oder als strukturierte Metallisierungsschicht (72).
  17. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die Halbleiterkörper (10) unmittelbar benachbarter der Chipbaugruppen (2) einen Abstand von wenigstens 300 µm aufweisen.
  18. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die Steuerelektrodenverschaltungsstruktur (70) eine konform abgeschiedene Leiterstruktur (72) aufweist.
  19. Halbleiteranordnung nach Anspruch 18, bei der die konform abgeschiedene Leiterstruktur (72) eine Dicke im Bereich von 30 µm bis 70 µm aufweist.
  20. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die Steuerelektrodenverschaltungsstruktur (70) wenigstens ein passives Bauelement (78) enthält, das in die Einbettmasse (4) eingebettet ist und das auf einer Leiterstruktur (72) der Steuerelektrodenverschaltungsstruktur (70) angeordnet ist; und/oder einen Bestandteil der Leiterstruktur (72) der Steuerelektrodenverschaltungsstruktur (70) darstellt.
  21. Verfahren, mit dem eine gemäß einem der vorangehenden Ansprüche ausgebildete Halbleiteranordnung hergestellt wird, wobei das Verfahren umfasst: ■ Herstellen einer Halbleiterbaugruppe (7) mit folgenden Schritten: Anordnen einer Anzahl von Chipbaugruppen (2) nebeneinander auf einem Träger, wobei jede der Chipbaugruppen (2) aufweist: - einen Halbleiterchip (1) mit einem Halbleiterkörper (10), wobei der Halbleiterkörper (10) eine Oberseite und eine der Oberseite entgegengesetzte Unterseite aufweist, und wobei die Oberseite in einer vertikalen Richtung (v) von der Unterseite beabstandet ist; - eine auf der Oberseite angeordnete, individuelle obere Hauptelektrode (11); - eine an der Oberseite angeordnete, individuelle Steuerelektrode (13); und wobei (a) eine jede der Chipbaugruppen (2) ein elektrisch leitendes oberes Ausgleichsplättchen (21) aufweist, das auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und mittels einer oberen Verbindungsschicht (31) mit der oberen Hauptelektrode (11) stoffschlüssig und elektrisch leitend verbunden ist; oder (b) die Chipbaugruppen (2) eine gemeinsame, elektrisch leitende obere Ausgleichsplatte (21) aufweisen, die bei einer jeden der Chipbaugruppen (2) auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und mittels einer oberen Verbindungsschicht (31) mit der oberen Hauptelektrode (11) stoffschlüssig und elektrisch leitend verbunden ist, Elektrisches Verbinden der Steuerelektroden (13) mittels einer Steuerelektrodenverschaltungsstruktur (70); Einbetten der auf dem Träger (300) angeordneten Chipbaugruppen (2) und der die Steuerelektroden (13) elektrisch verbindenden Steuerelektrodenverschaltungsstruktur (70) in eine Einbettmasse (4) und nachfolgendes Aushärten der Einbettmasse (4), so dass die Chipbaugruppen (2) untereinander sowie die Steuerelektrodenverschaltungsstruktur (70) mit den Chipbaugruppen (2) durch die Einbettmasse (4) fest miteinander verbunden sind und die Chipbaugruppen (2) zusammen mit der Steuerelektrodenverschaltungsstruktur (70) und der Einbettmasse (4) einen festen Verbund (5) bilden, wobei entweder eine jede der bereitgestellten Chipbaugruppen (2) eine individuelle untere Hauptelektrode (12) aufweist, die auf der Unterseite des Halbleiterkörpers (100) der betreffenden Chipbaugruppe (2) angeordnet ist, oder wobei auf dem festen Verbund (6) eine den Chipbaugruppen (2) gemeinsame untere Hauptelektrode (92) angeordnet wird, die bei einer jeden der Chipbaugruppen (2) auf der Unterseite des Halbleiterkörpers (100) dieser Chipbaugruppe (2) angeordnet ist; wobei bei einer jeden der Chipbaugruppen (2) mittels deren Steuerelektrode (13) ein elektrischer Strom zwischen der individuellen oberen Hauptelektrode (11) und der individuellen oder der gemeinsamen unteren Hauptelektrode (12, 92) gesteuert werden kann; ■ Anordnen der Halbleiterbaugruppe (7) zwischen einer elektrisch leitenden oberen Kontaktplatte (41) und einer elektrisch leitenden unteren Kontaktplatte (42) derart, dass die obere Kontaktplatte (41) im Fall (a) durch das obere Ausgleichsplättchen (21) einer jeden der Chipbaugruppen (2) oder im Fall (b) durch die obere Ausgleichsplatte (21) druckkontaktierbar ist.
  22. Verfahren nach Anspruch 21, bei dem die Steuerelektrodenverschaltungsstruktur (70) elektrisch durch eine Anschlusselektrode (75), die durch eine in der Einbettmasse (4) ausgebildete Durchführung (44) hindurchgeführt ist, elektrisch kontaktiert wird.
  23. Verfahren nach Anspruch 22, bei dem zunächst die Durchführung (44) in der ausgehärteten Einbettmasse (4) erzeugt und danach die Anschlusselektrode (75) in die Durchführung (44) eingeführt wird und dadurch mit der Steuerelektrodenverschaltungsstruktur (70) elektrisch leitend verbunden wird.
  24. Verfahren nach Anspruch 23, bei dem zunächst die Durchführung (44) in der ausgehärteten Einbettmasse (4) derart erzeugt wird, dass sie sich ausgehend von einem seitlichen Rand (6r) des festen Verbundes in einer zur vertikalen Richtung (v) senkrechten Richtung in die Einbettmasse (4) hinein erstreckt.
  25. Verfahren nach Anspruch 23 oder 24, bei dem die Anschlusselektrode (75), wenn sie in die Durchführung (44) eingeführt wird, ein elektrisch leitendes Anschlussstück (78) kontaktiert, das in die Einbettmasse (4) eingebettet ist; durch die Steuerelektrodenverschaltungsstruktur (70) elektrisch leitend mit den Steuerelektroden (13) verbunden ist.
  26. Verfahren nach einem der Ansprüche 21 bis 25, bei dem die Steuerelektrodenverschaltungsstruktur (70) als vorgefertigte Leiterplatte ausgebildet ist; oder als vorgefertigtes, elektrisch leitendes Stanzgitter ausgebildet ist; oder durch konformes Abscheiden eines elektrisch leitenden Materials erzeugt wird.
  27. Verfahren zum Betrieb einer Halbleiteranordnung (7) mit folgenden Sch ritten : Bereitstellen einer Halbleiteranordnung, die gemäß einem der Ansprüche 1 bis 20 ausgebildet und/oder die gemäß dem Verfahren nach einem der Ansprüche 21 bis 26 hergestellt ist; Bereitstellen eines elektrisch leitenden oberen Druckkontaktstücks (81) und eines elektrisch leitenden unteren Druckkontaktstücks (82); Einspannen der Halbleiteranordnung (7) zwischen dem oberen Druckkontaktstück (81) und dem unteren Druckkontaktstück (82) derart, dass zwischen dem oberen Druckkontaktstück und der oberen Kontaktplatte (41) ein reiner Druckkontakt besteht, und dass zwischen dem unteren Druckkontaktstück (82) und der unteren Kontaktplatte (42) ein reiner Druckkontakt besteht; und Anschließen des oberen Druckkontaktstücks (81) und des unteren Druckkontaktstücks (82) an eine elektrische Spannungsquelle, so dass an dem oberen Druckkontaktstück (81) und dem unteren Druckkontaktstück (82) unterschiedliche elektrische Potentiale (V+, V-) anliegen.
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US14/476,241 US9620459B2 (en) 2013-09-05 2014-09-03 Semiconductor arrangement, method for producing a semiconductor module, method for producing a semiconductor arrangement and method for operating a semiconductor arrangement
CN201410450708.7A CN104425413B (zh) 2013-09-05 2014-09-05 半导体装置及其制造和运行方法和制造半导体组件的方法

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122895B (zh) * 2015-03-27 2021-07-27 英飞凌科技股份有限公司 具有芯片阵列的半导体组件
DE102015109186A1 (de) 2015-06-10 2016-12-15 Infineon Technologies Ag Halbleiteranordnung, Halbleitersystem und Verfahren zur Ausbildung einer Halbleiteranordnung
DE102016104844B4 (de) * 2016-03-16 2022-08-04 Infineon Technologies Ag Verfahren zur Herstellung eines Chipverbunds
CN109155235A (zh) 2018-08-16 2019-01-04 长江存储科技有限责任公司 使用背面补偿结构的晶圆平整度控制
JP7395452B2 (ja) * 2020-09-23 2023-12-11 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072240A (en) 1998-10-16 2000-06-06 Denso Corporation Semiconductor chip package
US20050161785A1 (en) 2004-01-28 2005-07-28 Tetsuya Kawashima Semiconductor device
WO2012172991A1 (ja) 2011-06-16 2012-12-20 富士電機株式会社 半導体ユニットおよびそれを用いた半導体装置
DE102012202281A1 (de) 2012-02-15 2013-08-22 Infineon Technologies Ag Halbleiteranordnung für Druckkontaktierung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3344552B2 (ja) 1997-09-17 2002-11-11 株式会社東芝 圧接型半導体装置
JP3676240B2 (ja) 2000-02-07 2005-07-27 株式会社東芝 圧接型半導体装置
EP1403923A1 (de) 2002-09-27 2004-03-31 Abb Research Ltd. Leistungshalbleitermodul in Druckpackung
JP4967447B2 (ja) 2006-05-17 2012-07-04 株式会社日立製作所 パワー半導体モジュール
DE102013216709B4 (de) 2013-08-22 2021-03-25 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072240A (en) 1998-10-16 2000-06-06 Denso Corporation Semiconductor chip package
US20050161785A1 (en) 2004-01-28 2005-07-28 Tetsuya Kawashima Semiconductor device
WO2012172991A1 (ja) 2011-06-16 2012-12-20 富士電機株式会社 半導体ユニットおよびそれを用いた半導体装置
DE102012202281A1 (de) 2012-02-15 2013-08-22 Infineon Technologies Ag Halbleiteranordnung für Druckkontaktierung

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Publication number Publication date
CN104425413A (zh) 2015-03-18
US9620459B2 (en) 2017-04-11
CN104425413B (zh) 2017-09-15
US20150061144A1 (en) 2015-03-05
DE102013217802A1 (de) 2015-03-05

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