JP3676240B2 - 圧接型半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、圧接型半導体装置に関し、特に複数の半導体素子を有するマルチチップモジュール構造の圧接型半導体装置に関する。さらに、本発明は、車両のモータ制御等、電力供給制御に使用される圧接型半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
電力供給制御に使用される圧接型半導体装置は、絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという。）等のいわゆるパワーデバイスからなる半導体素子を主体に構成されている。電流容量を稼ぐために、この種の圧接型半導体装置においては、複数の半導体素子を電気的に並列に接続したマルチチップモジュール構造が採用されている。
【０００３】
図１５に示すように、一般的な圧接型半導体装置１００は円形状の圧接型外囲器１０１の内部に複数の半導体素子１０３Ａ〜１０３Ｉを行列状に配列している。複数の半導体素子１０３Ａ〜１０３Ｉは図１６に示すようにシリコン単結晶基板１０３ｓをベースとした半導体チップであり、この半導体チップにはＩＧＢＴが搭載されている。複数の半導体素子１０３Ａ〜１０３Ｉのそれぞれの表面側にはＩＧＢＴのエミッタ電極１０３ｅ及びゲート電極１０３ｇが配設され、裏面側にはコレクタ電極１０３ｃが配設されている。
【０００４】
図示していないが、複数の半導体素子１０３Ａ〜１０３Ｉは共用のコレクタ電極板上に配列されており、複数の半導体素子１０３Ａ〜１０３Ｉ上には共用のエミッタ電極板が配設されている。複数の半導体素子１０３Ａ〜１０３Ｉのそれぞれの裏面側のコレクタ電極１０３ｃはコレクタ電極板に電気的に接続されている。コレクタ電極板からコレクタ電極１０３ｃにはコレクタ電流が供給されるようになっている。複数の半導体素子１０３Ａ〜１０３Ｉのそれぞれの表面側のエミッタ電極１０３ｅはエミッタ電極板に電気的に接続されている。エミッタ電極１０３ｅからエミッタ電極板にはエミッタ電流が取り出されるようになっている。
【０００５】
一方、複数の半導体素子１０３Ａ〜１０３Ｉのそれぞれのゲート電極１０３ｇは圧接型外囲器１０１の外周囲の一部に配設されたゲート端子１０４に電気的に接続されている。ゲート電極１０３ｇとゲート端子１０４との間の接続は圧接型外囲器１０１の内部に引き回されたゲートリードワイヤ１０５により行われている。
【０００６】
このように構成される圧接型半導体装置１００においては、圧接型外囲器１０１の内部の配列位置によって複数の半導体素子１０３Ａ〜１０３Ｉのそれぞれのゲート電極１０３ｇとゲート端子１０４との間の距離が異なるので、ゲートリードワイヤ１０５の引き回し長さに差が生じてしまう。ゲートリードワイヤ１０５の配線長のばらつきは配線抵抗のばらつき並びにインダクタンスのばらつきとして表れる。このようなばらつきは例えばＩＧＢＴのターンオフ時の電流分担振動現象の原因となり、圧接型半導体装置１００全体として誤動作を引き起こす原因となっていた。
【０００７】
図１７に示す圧接型半導体装置２００は、図１５に示す圧接型半導体装置１００の技術的課題を解決するために考案されたものであり、圧接型外囲器１０１の内周囲に沿うリング形状のゲートリング１０６を備えている。このゲートリング１０６の断面積はゲートリードワイヤ１０５の断面積よりも大きく、ゲートリング１０６の一部はゲート端子１０４に電気的に接続されている。複数の半導体素子１０３Ａ〜１０３Ｉのそれぞれのゲート電極１０３ｇは、最短距離になるように、ゲートリードワイヤ１０７を介在させてゲートリング１０６に電気的に接続されている。ゲートリング１０６とゲートリードワイヤ１０７との間の接続にはＰｂ−Ｓｎ半田１０８が使用されている。
【０００８】
なお、上記以外の圧接型半導体装置に関しては、例えば特開平８−３３０３３８号公報、特開平９−３２１２９３号公報等に開示がある。
【０００９】
【発明が解決しようとする課題】
上記図１７に示す圧接型半導体装置２００においては、以下の点について配慮がなされていなかった。
【００１０】
（１）ゲートリング１０６の断面積はゲートリードワイヤ１０７の断面積よりも大きく設定されているので、配線抵抗のばらつき並びにインダクタンスのばらつきを減少することができるものと期待されていた。ところが、ゲートリング１０６と複数の半導体素子１０３Ａ〜１０３Ｉのそれぞれのゲート電極１０３ｇとの間は最終的にはゲートリードワイヤ１０７により接続する必要があり、ゲートリードワイヤ１０７の配線長は複数の半導体素子１０３Ａ〜１０３Ｉの配列位置によりばらつきを生じる。例えば、圧接型外囲器１０１の周辺側に配列された半導体素子１０３Ａのゲート電極１０３ｇに接続されたゲートリードワイヤ１０７の配線長に対して、圧接型外囲器１０１の中央部分に配列された半導体素子１０３Ｅのゲート電極１０３ｇに接続されたゲートリードワイヤ１０７の配線長は約２倍程度長くなってしまう。従って、ゲート電圧の供給経路において配線抵抗のばらつき並びにインダクタンスのばらつきを充分に減少させることができないので、圧接型半導体装置２００の誤動作の防止をより確実なものにすることが非常に難しかった。
【００１１】
（２）さらに、ゲートリング１０６とゲートリードワイヤ１０７との間の半田１０８による接合は、現在、自動化作業ではなく、接合箇所毎に手作業により行われている。このため、圧接型半導体装置２００の組立作業において非常に作業性が悪く、製作コスト並びに製品コストが増大する要因となっていた。
【００１２】
（３）さらに、圧接型半導体装置２００においては、電流容量が大きく、発熱量も高いので、熱的応力若しくは機械的応力の影響が強い。このような応力が特にゲートリング１０６とゲートリードワイヤ１０７との間を接続する半田１０８の接合部分に集中した場合、この応力集中により半田１０８に切断不良や剥がれを生じる可能性があった。
【００１３】
（４）さらに、圧接型半導体装置２００においては、ゲートリング１０６、ゲートリードワイヤ１０７等の導電性部品、これらの導電性部品を絶縁分離する絶縁性部品等、部品点数が増加する傾向にある。このため、装置構成が複雑になるばかりか、製作コスト並びに製品コストが増大する要因となっていた。
【００１４】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、複数の半導体素子の回路動作ばらつきを減少することができ、動作不良を防止して電気的信頼性を向上することができる圧接型半導体装置を提供することである。
【００１５】
さらに、本発明の他の目的は、上記目的を達成しつつ、複数の半導体素子の配列間の空きスペースを有効に利用し、装置の小型化を実現することができる圧接型半導体装置を提供することである。
【００１６】
さらに、本発明の他の目的は、組立性を向上することができ、かつ組立上の信頼性を向上することができる圧接型半導体装置を提供することである。
【００１７】
さらに、本発明の他の目的は、組立性並びに組立上の信頼性を向上することにより、製作コスト並びに製品コストを減少することができる圧接型半導体装置を提供することである。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、表面側に第１の主電極及び制御電極を有し、裏面側に第２の主電極を有する複数の半導体素子と、複数の半導体素子を表面上に配列し、この複数の半導体素子の第２の主電極に電気的に接続された第２の共通主電源板と、複数の半導体素子の表面上に配置され、この複数の半導体素子の第１の主電極に電気的に接続された第１の共通主電源板と、複数の半導体素子の配列間に配設され、この複数の半導体素子の制御電極に電気的に接続された共通制御信号板とを備えた圧接型半導体装置としたことである。
【００１９】
ここで、「半導体素子」としては、ＩＧＢＴ、ＭＯＳＦＥＴ、静電誘導トランジスタ（ＳＩＴ）、バイポーラトランジスタ（ＢＪＴ）、静電誘導サイリスタ（ＳＩサイリスタ）、ＧＴＯサイリスタ、インジェクションエンハンスドゲートトランジスタ（ＩＥＧＴ）等の半導体素子が好適である。従って、「第１の主電極」とは、ＳＩサイリスタ又はＧＴＯサイリスタにおいてはアノード領域若しくはカソード領域のいずれか一方、ＢＪＴ又はＩＧＢＴにおいてはエミッタ領域若しくはコレクタ領域のいずれか一方、ＭＯＳＦＥＴやＳＩＴにおいてはソース領域若しくはドレイン領域のいずれか一方を意味する。「第２の主電極」とは、ＳＩサイリスタ又はＧＴＯサイリスタにおいては第１の主電極とはならないアノード領域若しくはカソード領域のいずれか一方、ＢＪＴ又はＩＧＢＴにおいては第１の主電極とはならないエミッタ領域若しくはコレクタ領域のいずれか一方、ＭＯＳＦＥＴやＳＩＴにおいては第１の主電極とはならないソース領域若しくはドレイン領域のいずれか一方を意味する。すなわち、ＳＩサイリスタ又はＧＴＯサイリスタにおいては、第１の主電極がアノード領域であれば、第２の主電極はカソード領域である。ＢＪＴ又はＩＧＢＴにおいては、第１の主電極がエミッタ領域であれば、第２の主電極はコレクタ領域である。ＭＯＳＦＥＴやＳＩＴにおいては、第１の主電極がソース領域であれば、第２の主電極はドレイン領域である。また、「制御電極」とは、ＩＧＢＴ、ＭＯＳＦＥＴ、ＳＩＴ等においては、ゲート電極を意味し、ＢＪＴにおいてはベース電極を意味することは勿論である。
【００２０】
さらに、「共通制御信号板」とは、複数の半導体素子の制御電極にそれぞれ制御信号を供給する共通制御信号板という意味で使用される。この「共通制御信号板」には、板状で適度な剛性を有するもの、板状若しくは薄膜状で変形可能な柔軟性を有するもの等が少なくとも含まれる。「共通制御信号板」は、各々の半導体素子に接触しない程度で（絶縁分離を確保した状態で）、複数の半導体素子の配列間のほぼ全域に渡って配設されることが好ましい。つまり、本発明の第１の特徴に係る圧接型半導体装置において、「共通制御信号板」は、例えば図１５に示す圧接型半導体装置１００のゲートリードワイヤ１０５の断面積、又は図１７に示す圧接型半導体装置２００のゲートリードワイヤ１０７の断面積よりも断面積が大きい導体、又はこの導体を少なくとも含む基板を表す意で使用される。
【００２１】
そして、本発明の第１の特徴に係る圧接型半導体装置においては、共通制御信号板が、複数の半導体素子のそれぞれに対応する領域に電極開口を有する平面メッシュ形状で構成されることが好ましい。
【００２２】
このように構成される本発明の第１の特徴に係る圧接型半導体装置においては、複数の半導体素子の配列間のほぼ全域の広範囲に渡って共通制御信号板を構成したので、制御信号の伝達経路の配線抵抗及びインダクタンスを減少することができ、かつ均一化することができる。従って、複数の半導体素子のそれぞれの動作のばらつきを減少することができ、動作不良を防止することができるので、誤動作を防止することができ、電気的信頼性に優れた圧接型半導体装置を実現することができる。さらに、本発明の第１の特徴に係る圧接型半導体装置においては、複数の半導体素子の配列間に共通制御信号板を配設したので、複数の半導体素子の配列間の空きスペースを有効に利用することができ、装置小型化を実現することができる。
【００２３】
本発明の第２の特徴は、本発明の第１の特徴に係る圧接型半導体装置において、共通制御信号板が、絶縁体と、絶縁体上の導体薄膜とを有する配線基板で構成されたことである。また、本発明の第２の特徴は、本発明の第１の特徴に係る圧接型半導体装置において、共通制御信号板が、絶縁体と導体薄膜とを交互に複数積層した多層配線基板で構成されたことである。ここで、「配線基板」又は「多層配線基板」には、プリント配線基板を実用的に使用することができる。
【００２４】
このように構成される本発明の第２の特徴に係る圧接型半導体装置においては、共通制御信号板を配線基板又は多層配線基板とし、１つの組立部品として装置内部に組み込むようにしたので、組立性を向上することができ、組立上の信頼性を向上することができる。従って、製作コストを減少することができ、又は製品コストを減少することができる圧接型半導体装置を実現することができる。さらに、本発明の第２の特徴に係る圧接型半導体装置においては、絶縁体と導体薄膜とにより共通制御信号板を構成し、絶縁体自体を半導体素子間や半導体素子と導体薄膜との間の絶縁分離に使用することができるので、特に新たに絶縁体を備える必要がなく、部品点数を削減することができる。さらに、本発明の第２の特徴に係る圧接型半導体装置においては、絶縁体と導体薄膜とが一体的に配設基板又は多層配線基板として構成されているので、装置内部の構造を簡易にすることができる。
【００２５】
本発明の第３の特徴は、本発明の第２の特徴に係る圧接型半導体装置において、共通制御信号板の導体薄膜と半導体素子の制御電極との間を電気的に接続する制御信号プローブをさらに備えたことである。制御信号プローブと半導体素子の制御電極との間は接触により電気的に接続されていることが好ましい。
【００２６】
このように構成される本発明の第３の特徴に係る圧接型半導体装置においては、共通制御信号板と半導体素子の制御電極との間を接触させるだけで電気的に接続することができる。従って、組立性を向上することができ、組立上の信頼性を向上することができる。特に、半田接合作業をなくすことができるので、大幅な組立性の向上を図ることができ、かつ組立の自動化を実現することができる。
【００２７】
本発明の第４の特徴は、本発明の第２の特徴に係る圧接型半導体装置において、共通制御信号板の導体薄膜と外部機器との間を電気的に接続するゲート端子をさらに備えた圧接型半導体装置としたことである。ゲート端子は、一端が外部機器に接続され、他端が電気的に並列接続状態において複数に分岐された制御信号リードをさらに備えている。制御信号リードの分岐部分には、共通制御信号板の導体薄膜に複数箇所において電気的に接続する接続ピンを有する制御信号接続部をさらに備えている。
【００２８】
このように構成される本発明の第４の特徴に係る圧接型半導体装置においては、ゲート端子の制御信号リードを複数に分岐したので、インダクタンスを減少することができる。さらに、制御信号リードに複数箇所において共通制御信号板に接続する制御信号接続部を備えたので、インダクタンスを減少することができ、かつ電流容量を増加させることができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。なお、本発明の実施の形態は、半導体素子としてＩＧＢＴを使用し、このＩＧＢＴを複数配列したマルチチップモジュール構造の圧接型半導体装置に本発明を適用した場合を説明するものである。
【００３０】
［圧接型半導体装置の全体構造］
図１乃至図３に示すように、本実施の形態に係る圧接型半導体装置１は、表面側に第１の主電極６１０及び制御電極６１１を有し、裏面側に第２の主電極６１２を有する複数の半導体素子６０と、複数の半導体素子６０を表面上に配列し、この複数の半導体素子６０の第２の主電極６１２に電気的に接続された第２の共通主電源板（コレクタ圧接電極板）８０と、複数の半導体素子６０の表面上に配置され、この複数の半導体素子６０の第１の主電極６１０に電気的に接続された第１の共通主電源板（エミッタ圧接電極板）１０と、複数の半導体素子６０の配列間に配設され、この複数の半導体素子６０の制御電極６１１に電気的に接続された共通制御信号板３０とを備えて構築されている。
【００３１】
図３に示す半導体素子６０は、表面側（図３中、上側）に第１の主電極６１０及び制御電極６１１を配設し、裏面側（図３中、下側）に第２の主電極６１２を配設している。この半導体素子６０は、圧接型半導体装置１にフェイスダウン方式で組み込まれるので、図１及び図２に示す圧接型半導体装置１においては図中下側に第１の主電極６１０及び制御電極６１１が配設され、図中上側に第２の主電極６１２が配設されている。すなわち、図１及び図２において、圧接型半導体装置１にフェイスダウン方式で組み込まれる半導体素子６０の表面上には図中下側に位置する第１の共通主電源板１０が配設され、半導体素子６０の裏面上には図中上側に位置する第２の共通主電源板８０が配設されるようになっている。
【００３２】
そして、圧接型半導体装置１には、さらに側囲体１５、スペーサ２０、導電性金属シート４０、複数の第１の熱緩衝板５０、複数の半導体素子６１、第２の熱緩衝板７０を少なくとも備えている。
【００３３】
［半導体素子（ＩＧＢＴ）の構造］
図３及び図４に示すように、複数の半導体素子６０は、高耐圧、大容量化に優れ、かつ高速なスイッチング動作が可能なＩＧＢＴでいずれも構成されている。半導体素子６０はシリコン単結晶基板（シリコン単結晶チップ）６００を主体に構成されており、このシリコン単結晶基板６００にＩＧＢＴが構成されている。
【００３４】
ＩＧＢＴは、第１の主電極領域として使用される高不純物密度のｎ型エミッタ領域６０４と、第２の主電極領域として使用される低不純物密度のｐ型コレクタ領域６０１と、制御電極領域として使用されるゲート電極６０６、高不純物密度のｐ型ベース領域６０３及び低不純物密度のｎ型ベース領域６０２とを備えて構成されている。
【００３５】
ｐ型コレクタ領域６０１はシリコン単結晶基板６００の裏面側に配設され、ｎ型ベース領域６０２はシリコン単結晶基板６００の表面側に配設されている。なお、ｎ型ベース領域６０２は高不純物密度に設定してもよい。ｐ型ベース領域６０３はｎ型ベース領域６０２の主面部に配設され、ｎ型エミッタ領域６０４はｐ型ベース領域６０３の主面部に配設されている。ゲート電極６０６はシリコン単結晶基板６００の表面上にゲート絶縁膜６０５を介在して形成されている。ゲート電極６０６は例えばシリコン多結晶膜で形成されている。ゲート絶縁膜６０５は例えばシリコン酸化膜、シリコン窒化膜等で形成されている。ＩＧＢＴは、微少な複数のＩＧＢＴセルを行列状に配列し、これらのＩＧＢＴセルを電気的に並列に接続することにより構成されている。
【００３６】
このように構成されるＩＧＢＴのｎ型エミッタ領域（第１の主電極領域）６０４に第１の主電極（エミッタ電極）６１０が電気的に接続されている。ゲート電極（制御電極領域）６０６には制御電極６１１が電気的に接続されている。ｐ型コレクタ領域（第２の主電極領域）６０１には第２の主電極（裏面電極）６１２が電気的に接続されている。第１の主電極６１０及び制御電極６１１は、シリコン単結晶基板６００上に層間絶縁膜６０８を介在して、同一導電層（同一平面上）において同一導電性材料により形成されている。第１の主電極６１０及び制御電極６１１は例えばアルミニウム膜、アルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｃｕ−Ｓｉ等）膜等の電気伝導性に優れた材料により形成されている。一方、第２の主電極６１２は、シリコン単結晶基板６００の裏面上のほぼ全域に形成されており、例えばアルミニウム膜、アルミニウム合金膜等の電気伝導性に優れた材料で形成されている。
【００３７】
なお、複数の半導体素子６１は、その構造を図示しないが、フリーホイールダイオード（ＦＷＤ）として形成されており、表面上及び裏面上にはそれぞれ電極（図示しない。）が配設されている。
【００３８】
［第１の共通主電源板の構造］
図１、図２及び図５に示すように、圧接型半導体装置１の第１の共通主電源板１０は、平面円盤形状で構成されており、複数の半導体素子６０、６１のそれぞれに共通の主電源板として形成されている。さらに、第１の共通主電源板１０は、複数の半導体素子６０及び６１の動作で発生する熱を外部に放出する放熱板としての機能も備えている。
【００３９】
この第１の共通主電源板１０においては、周縁に沿って複数の半導体素子（ＩＧＢＴ）６０の第１の主電極６１０に接触し電気的に接続するための第１の突起電極部１１１が複数配設され、中央部分に複数の半導体素子（ＦＷＤ）６１の電極に接触し電気的に接続するための第２の突起電極部１１２が配設されている。この配列数に限定されるものではないが、本発明の実施の形態に係る圧接型半導体装置１においては、合計３０個の第１の突起電極部１１１が配設され、合計３０個の半導体素子６０が実装されるとともに、合計１２個の第２の突起電極部１１２が配設され、合計１２個の半導体素子６１が実装されるようになっている。
【００４０】
第１の突起電極部１１１の平面形状は、半導体素子６０の平面形状（第１の主電極６１０の平面形状）とほぼ同様の正方形形状で、制御電極６１１の部分を切り欠いた形状で構成されている。第２の突起電極部１１２の平面形状は半導体素子６１の平面形状とほぼ同様の正方形形状で構成されている。
【００４１】
第１の共通主電源板１０は、本発明の実施の形態において、電気伝導性に優れかつ熱伝導性に優れた銅（Ｃｕ）板、銅合金板等の金属材料で形成されている。第１の共通主電源板１０の第１の突起電極部１１１及び第２の突起電極部１１２は本発明の実施の形態において一体的に形成されている。この第１の共通主電源板１０自体は切削加工により形成することが実用的である。
【００４２】
［側囲体の構造］
図１、図２及び図５に示すように、第１の共通主電源板１０の外周縁部には、金属製のリングフレーム１５Ｒを介在させて、円筒形状の側囲体１５が取り付けられている。この側囲体１５には円周方向に凹凸形状を有する沿面増加部１５Ｆが配設されている。沿面増加部１５Ｆは、側囲体１５の第１の共通主電源板１０と第２の共通主電源板８０との間の表面距離を稼ぎ（長くし）、第１の共通主電源板１０と第２の共通主電源板８０との間の電気の流れを遮断し、絶縁耐性を高める機能を有している。
【００４３】
図１中及び図２中、第１の共通主電源板１０は側囲体１５の下側端部に取り付けられている。第２の共通主電源板８０は側囲体１５の上側端部に取り付けられている。側囲体１５は、機械的強度に優れ、かつ絶縁性に優れた、例えばセラミックスで形成されている。さらに、側囲体１５には、複数の半導体素子６０の制御電極６１１に制御信号（ゲート電圧）を供給するためのゲート端子１５Ｇが配設されるようになっている。このゲート端子１５Ｇについては後述する。
【００４４】
必ずしもこのような寸法に限定されるものではないが、本発明の実施の形態に係る圧接型半導体装置１においては、側囲体１５の外径寸法は１５５ｍｍ〜１６５ｍｍに設定され、内径寸法は１３５ｍｍ〜１４５ｍｍに設定され、高さ寸法は２３ｍｍ〜２５ｍｍに設定されている。
【００４５】
［スペーサの構造］
図１中及び図２中、側囲体１５の内部において、第１の共通主電源板１０には、スペーサ２０を介在させて共通制御信号板３０が組み込まれるようになっている。図１、図２及び図６に示すように、スペーサ２０は、下側に配設される第１の共通主電源板１０と上側に配設される共通制御信号板３０との間を電気的に絶縁するようになっている。
【００４６】
スペーサ２０の平面形状は第１の共通主電源板１０の平面形状と同様に円盤形状で形成されている。スペーサ２０には第１の突起電極部１１１及び第２の突起電極部１１２の領域に対応する部分に第１の電極開口２１が配設されており、この第１の電極開口２１を通して第１の突起電極部１１１及び第２の突起電極部１１２が突出するようになっている。本発明の実施の形態において、第１の電極開口２１は、２個若しくは３個の複数個の第１の突起電極部１１１、又は複数個の第２の突起電極部１１２、又は第１の突起電極部１１１及び第２の突起電極部１１２の双方を通過させることができる長方形の開口形状で形成されている。
【００４７】
スペーサ２０は、少なくとも電気的に絶縁性を備えた材料、例えばシリコーン樹脂、ポリエーテルイミド樹脂等の樹脂材料で形成されている。
【００４８】
［共通制御信号板の構造］
図１、図２及び図７に示すように、共通制御信号板３０は、複数の半導体素子６０のそれぞれの制御電極６１１に制御信号（ゲート電圧）を供給する共通の制御信号板として使用されている。この共通制御信号板３０は、複数の半導体素子（ＩＧＢＴ）６０のそれぞれに対応する領域に第２の電極開口３６Ａを有し、複数の半導体素子（ＦＷＤ）６１のそれぞれに対応する領域に第２の電極開口３６Ｂを有する平面メッシュ形状で形成された多層配線基板で構成されている。
【００４９】
第２の電極開口３６Ａの平面形状は、第１の突起電極部１１１を通過させるように、この第１の突起電極部１１１の平面形状に相似形状で、第１の突起電極部１１１の平面形状よりも一回り大きい寸法の形状で構成されている。第２の電極開口３６Ａの一部には、共通制御信号板３０と複数の半導体素子６０の制御電極６１２との間を電気的に接続するための突出領域３６Ｇが配設されている。この突出領域３６Ｇにはスルーホール３３及びスルーホール配線３４が配設されるようになっている（図７及び図８参照。）。
【００５０】
第２の電極開口３６Ｂの平面形状は、第２の突起電極部１１２を通過させるように、この第２の突起電極部１１２の平面形状に相似形状で、第２の突起電極部１１２の平面形状よりも一回り大きい寸法の形状で構成されている。
【００５１】
図８に示すように、共通制御信号板３０は、絶縁体３２Ａの表面上に導体薄膜３１Ｂ、絶縁体３２Ｂ、導体薄膜３１Ｃ、絶縁体３２Ｃ、導体薄膜３１Ｄのそれぞれを交互に積層し、さらに絶縁体３２Ａの裏面上に導体薄膜３１Ａを備えて構成されている。絶縁体３２Ａ、３２Ｃのそれぞれには例えばガラスエポキシ樹脂を実用的に使用することができる。絶縁体３２Ｂには例えばガラスエポキシ樹脂、シリコン酸化膜等を実用的に使用することができる。導体薄膜３１Ａ〜３１Ｄのそれぞれには銅薄膜、銅合金薄膜等の導電性及び熱伝導性に優れた薄膜を実用的に使用することができる。
【００５２】
導体薄膜３１Ａと３１Ｄとの表面上は、酸化防止を目的として、例えばニッケル（Ｎｉ）薄膜等の薄膜で被覆されていることが好ましい。さらに、他の導電体との間の電気的な短絡を防止するために、絶縁体３２Ａの裏面上の導体薄膜３１Ａ上にはソルダーレジスト膜３５Ａが、絶縁体３２Ａの表面側の絶縁体３２Ｃ上の最上層の導体薄膜３１Ｄ上にはソルダーレジスト膜３５Ｂがそれぞれ配設されている。
【００５３】
この層数に限定されるものではないが、本発明の実施の形態に係る共通制御信号板３０は、導体薄膜３１Ａ〜３１Ｄのそれぞれの膜厚を６０μｍ〜８０μｍに設定し、合計４層の導体薄膜３１Ａ〜３１Ｄとして合計の膜厚を稼ぐ（厚くする）ようになっている。導体薄膜３１Ａ〜３１Ｄのそれぞれは、共通制御信号板３０の板厚方向に向かって配設されたスルーホール３３と、このスルーホール３３の内壁に配設されたスルーホール配線３４とにより相互に電気的に接続されている。薄膜導体はスパッタリング法による成膜で、又は薄膜のラミネートで形成する場合が一般的であり、単層の薄膜導体の膜厚を充分に厚くすることは難しい。本発明の実施の形態に係る共通制御信号板３０は、複数の導体薄膜３１Ａ〜３１Ｄを備えて多層化し、複数の導体薄膜３１Ａ〜３１Ｄの相互の間をスルーホール配線３４により電気的に接続することにより、実効的な導体薄膜つまり制御信号経路の膜厚（断面積）を稼ぐようになっている。
【００５４】
さらに、導体薄膜３１Ａ〜３１Ｄのそれぞれは、複数の半導体素子６０間及び複数の半導体素子６１間において、これらの半導体素子６０又は６１に接触しない（電気的に短絡を生じない）程度に広範囲に配設され、制御信号経路の断面積を稼ぐようになっている。すなわち、圧接型半導体装置１においては、複数の半導体素子６０を挟み込むように第１の共通主電源板１０と第２の共通主電源板８０とが配設され、複数の半導体素子６０の表面側及び裏面側には基本的に電極板スペースを確保することができないので、本発明の実施の形態に係る共通制御信号板３０は、複数の半導体素子６０間及び複数の半導体素子６１間の空きスペースを有効に利用して、できる限り制御信号経路の断面積を増加できるように構成されている。本発明の実施の形態に係る共通制御信号板３０の実効的な厚さは約１．５ｍｍ〜１．７ｍｍに設定されている。
【００５５】
さらに、図示していないが、本発明の実施の形態に係る共通制御信号板３０においては、導体薄膜３１Ａ〜３１Ｄのいずれか、好ましくは最下層の導体薄膜３１Ａ又は最上層の導体薄膜３１Ｄを利用してこの圧接型半導体装置１の回路に必要な少なくとも抵抗素子が構成されている。このような抵抗素子は導体薄膜３１Ａや３１Ｄと一体的に形成できる（平面パターンの変更のみで形成できる）ので、前述の図１７に示すゲートリング１０６と抵抗としての機能を有するゲートリードワイヤ１０７との間の半田１０８による接合は必要としない。従って、共通制御信号板３０の採用により、これらのゲートリング１０６及びゲートリードワイヤ１０７自体をなくすことができる。さらに、共通制御信号板３０の採用により、手作業によるゲートリング１０６とゲートリードワイヤ１０７との間の半田接合を必要としないので、組立作業効率を大幅に改善することができる。特に、組立作業の自動化を実現することができる。
【００５６】
［制御電極プローブの構造］
図７に示す共通制御信号板３０の突出領域３６Ｇにおいては、図８に示すように、共通制御信号板３０の表面上に突出する制御電極プローブ３７が取り付けられている。制御電極プローブ３７の下側は、突出領域３６Ｇにおいて共通制御信号板３０のスルーホール３３の内部に差し込まれ、スルーホール配線３４と電気的に接続されている。この制御電極プローブ３７は、高さ調節を行うプローブスペーサ３８を介在させて共通制御信号板３０に取り付けられている。
【００５７】
制御電極プローブ３７の上側は、半導体素子６０の制御電極６１１に接触し、電気的に接続されるようになっている。制御電極プローブ３７の上側は、複数の半導体素子６０のそれぞれの制御電極６１１において均一な接触面積が得られるように半円球形状で構成されている。さらに、図示しないが、制御電極プローブ３７の内部には弾性体例えばコイルスプリングが配設されており、この弾性体により制御電極プローブ３７の上側は適度な押圧力で制御電極６１１に接触するようになっている。制御電極プローブ３７には、例えば電気伝導性に優れた銅、銅合金、鉄ニッケル合金等の導電性材料を実用的に使用することができる。銅、銅合金等の導電性材料を使用する場合には、酸化防止を目的として、表面に例えばニッケルめっきを行うことが好ましい。
【００５８】
［ゲート端子の構造］
図１、図２及び図７に示すように、さらに共通制御信号板３０の周縁部の少なくとも１カ所には、一端側がこの共通制御信号板３０の導体薄膜３１Ａ〜３１Ｄのそれぞれに電気的に接続され、他端側が圧接型半導体装置１の外部の外部機器に接続されるゲート端子１５Ｇが配設されている。すなわち、ゲート端子１５Ｇは、外部機器から共通制御信号板３０の導体薄膜３１Ａ〜３１Ｄのそれぞれに制御信号を供給する機能を備えている。
【００５９】
図９、図１０及び図１１に示すように、ゲート端子１５Ｇは、側囲体１５に配設されたリード保持パイプ１５Ｐと、一端３９０がリード保持パイプ１５Ｐ中に挿入され保持されるとともに他端３９１及び３９２が共通制御信号板３０の導体薄膜３１Ａ〜３１Ｄに電気的に接続される制御信号リード３９とを少なくとも備えて構成されている。
【００６０】
本実施の形態において、制御信号リード３９の一端３９０は１本のリードであり、この一端３９０は中間パイプ３９７を介在させてリード保持パイプ１５Ｐ中に挿入されるようになっている。中間パイプ３９７は、制御信号リード３９の一端３９０を軸方向に沿って若干スライドすることができるので、一端３９０の実行的な長さが調節できるようになっている。これは、共通制御信号板３０に予め制御信号リード３９を取り付けた後に、この制御信号リード３９の一端３９０を側囲体１５に固定されたリード保持パイプ１５Ｐ中に挿入する際に、この挿入作業を容易に行うことができるようにしたものである。中間パイプ３９７は、電気伝導性に優れ、かつ機械加工し易い、例えば黄銅等の金属材料により形成されている。なお、中間パイプ３９７と制御信号リード３９の一端３９０との間は、組立作業前に半田等の接合用金属により電気的かつ機械的に接続されるようになっている。
【００６１】
制御信号リード３９の他端３９１及び３９２は、この分岐数に限定されるものではないが、電気的に並列状態において２本に分岐されている。このように制御信号リード３９を複数本に分岐することにより、分岐数に応じてインダクタンスを減少することができる。制御信号リード３９には、例えば電気伝導性に優れた銅線等を実用的に使用することができる。
【００６２】
さらに、制御信号リード３９の他端３９１には、図７に示す共通制御信号板３０の接続領域３６ＧＣにおいて、複数箇所において導体薄膜３１Ａ〜３１Ｄのそれぞれに電気的に接続する接続ピン３９５Ｐ１及び３９５Ｐ２を有する制御信号接続部３９５が配設されている。同様に、他端３９２には、共通制御信号板３０の接続領域３６ＧＣにおいて、複数箇所において導体薄膜３１Ａ〜３１Ｄのそれぞれに電気的に接続する接続ピン３９６Ｐ１及び３９６Ｐ２を有する制御信号接続部３９６が配設されている。
【００６３】
制御信号接続部３９５、３９６は、いずれも、例えば銅板等の電気伝導性に優れた金属板を打ち抜き加工やエッチング加工により所定の板形状にし、さらに折り曲げ加工を施したものである。制御信号リード３９の他端３９１と制御信号接続部３９５との間は、制御信号接続部３９５の一部３９５Ｃを他端３９１に巻き付けてかしめ、さらに半田等の接続金属により電気的かつ機械的に接続されている。制御信号接続部３９５の接続ピン３９５Ｐ１、３９５Ｐ２のそれぞれは、共通制御信号板３０の接続領域３６ＧＣにおいて、スルーホール３３に差し込まれ、スルーホール配線３４に電気的に接続されるようになっている。複数本の接続ピン３９５Ｐ１及び３９５Ｐ２により制御信号接続部３９５と共通制御信号板３０との間が電気的に接続されているので、インダクタンスを減少することができ、さらに電流容量を充分に確保することができる。制御信号接続部３９５の接続ピン３９５Ｐ１及び３９５Ｐ２の長さは共通制御信号板３０の厚さよりも長く設定されている。これは、接続ピン３９５Ｐ１及び３９５Ｐ２を共通制御信号板３０のスルーホール３３に裏面側から差し込み、表面側において接続ピン３９５Ｐ１及び３９５Ｐ２の先端部分を折り曲げることにより、制御信号接続部３９５を共通制御信号板３０に簡易に取り付けることができるようにしたものである。
【００６４】
同様に、制御信号リード３９の他端３９２と制御信号接続部３９６との間は、制御信号接続部３９６の一部３９６Ｃを他端３９２に巻き付けてかしめ、さらに半田等の接続金属により電気的かつ機械的に接続されている。制御信号接続部３９６の接続ピン３９６Ｐ１、３９６Ｐ２のそれぞれは、共通制御信号板３０の接続領域３６ＧＣにおいて、スルーホール３３に差し込まれ、スルーホール配線３４に電気的に接続されるようになっている。複数本の接続ピン３９６Ｐ１及び３９６Ｐ２により制御信号接続部３９６と共通制御信号板３０との間が電気的に接続されているので、インダクタンスを減少することができ、さらに電流容量を充分に確保することができる。制御信号接続部３９６の接続ピン３９６Ｐ１及び３９６Ｐ２の長さは共通制御信号板３０の厚さよりも長く設定されている。これは、接続ピン３９６Ｐ１及び３９６Ｐ２を共通制御信号板３０のスルーホール３３に裏面側から差し込み、表面側において接続ピン３９６Ｐ１及び３９６Ｐ２の先端を折り曲げることにより、制御信号接続部３９６を共通制御信号板３０に簡易に取り付けることができるようにしたものである。
【００６５】
制御信号リード３９において、中央部等の絶縁性を確保したい箇所には、テフロン等の樹脂チューブ３９３が配設されている。
【００６６】
［導電性金属シートの構造］
図１、図２及び図１２に示すように、導電性金属シート４０は、第１の共通主電源板１０の第１の突起電極部１１１上及び第２の突起電極部１１２上を覆うような、すなわち複数の半導体素子６０のすべての第１の主電極６１０に電気的に接続されるように、共通制御信号板３０の表面上を覆う薄板状の導電板で構成されている。この導電性金属シート４０は、複数の半導体素子６０間の第１の主電極６１０間の寄生インダクタンスを低減することができ、寄生的に形成されるＬＣＲ共振回路による発振を防止することができる。
【００６７】
導電性金属シート４０は、制御信号プローブ３７との間の電気的な短絡を防止するために、制御信号プローブ３７が配設される領域に制御信号プローブ３７を通過させることができるプローブ切欠き部４１及びプローブ開口４２を備えている。導電性金属シート４０には例えば導電性に優れた硬質の銅板、銅合金板等にプレス抜き加工を施したものを実用的に使用することができ、この導電性金属シート４０には例えば酸化防止を目的として表面にニッケルめっきを施すことが好ましい。
【００６８】
なお、ＬＣＲの共振条件によって発振が生じない場合には、圧接型半導体装置１に導電性金属シート４０を備える必要はない。
【００６９】
［第１の熱緩衝板の構造］
図１及び図２に示すように、導電性金属シート４０上には複数の第１の熱緩衝板５０を各々介在させて複数の半導体素子６０及び複数の半導体素子６１が配設されている。第１の熱緩衝板５０は、複数の半導体素子６０又は複数の半導体素子６１と導電性金属シート４０との間の熱膨張係数差で発生する応力を減少させることを目的として、半導体素子６０毎、半導体素子６１毎にそれぞれ配設されている。すなわち、複数の第１の熱緩衝板５０は、半導体素子６０若しくは半導体素子６１、又は第１の突起電極部１１１若しくは第２の突起電極部１１２の平面形状と類似する平面形状を有するチップ状で構成されている。
【００７０】
第１の熱緩衝板５０には、例えばシリコン単結晶の熱膨張係数と銅の熱膨張係数との間の熱膨張係数を有し、導電性に優れた１ｍｍ〜２ｍｍの板厚を有するモリブデン（Ｍｏ）板を実用的に使用することができる。また、第１の熱緩衝板５０には、タングステン（Ｗ）板等の高融点金属板を実用的に使用することができる。
【００７１】
なお、半導体素子６０、半導体素子６１のそれぞれの厚さが異なる場合には、第１の熱緩衝板５０を高さ調節用のスペーサとして兼用させることができる。例えば、半導体素子６０の厚さが薄く、半導体素子６１の厚さが厚い場合には、板厚の厚い第１の熱緩衝板５０上に半導体素子６０を搭載し、板厚の薄い第１の熱緩衝板５０上に半導体素子６１を搭載し、全体として高さを均一に調節することができる。
【００７２】
［第２の熱緩衝板の構造］
さらに、図１及び図２に示すように、複数の半導体素子６０上及び複数の半導体素子６１上には第２の熱緩衝板７０を介在させて第２の共通主電源板８０が配設されている。図１３に示すように、第２の熱緩衝板７０は、第１の熱緩衝板５０とは異なり、複数の半導体素子６０及び複数の半導体素子６１に共通の熱緩衝板として構成されている。すなわち、第２の熱緩衝板７０は、第１の共通主電源板１０の平面形状又は第２の共通主電源板８０の平面形状とほぼ同様な円盤状で構成されている。第２の熱緩衝板７０は、基本的には第１の熱緩衝板５０と同様な機能を有し、複数の半導体素子６０及び複数の半導体素子６１と第２の共通主電源板８０との間の熱膨張係数差で発生する応力を減少させることができるようになっている。従って、第２の熱緩衝板７０は、適度な熱膨張係数を有し、導電性に優れた１ｍｍ〜２ｍｍの板厚を有するモリブデン板を実用的に使用することができる。
【００７３】
本発明の実施の形態に係る第２の熱緩衝板７０は、平面形状を円盤状としているが、必ずしもこのような形状に限定されるものではなく、第１の熱緩衝板５０と同様に半導体素子６０若しくは半導体素子６１、又は第１の突起電極部１１１若しくは第２の突起電極部１１２の平面形状と類似する平面形状を有するチップ状で構成してもよい。
【００７４】
［第２の共通主電源板の構造］
図１、図２及び図１４に示すように、圧接型半導体装置１の第２の共通主電源板８０は、第１の共通主電源板１０の平面形状と同様な平面円盤形状で構成されており、複数の半導体素子６０、６１のそれぞれに共通の主電源板として構成されている。さらに、第２の共通主電源板８０は、複数の半導体素子６０及び６１の動作で発生する熱を外部に放出する放熱板としての機能も備えている。この第２の共通主電源板８０は、周縁において第２の熱緩衝板７０を介在させて複数の半導体素子６０の第２の主電極６１２に電気的に接続され、中央部分において複数の半導体素子６１の電極に電気的に接続されている。
【００７５】
第２の共通主電源板８０は、本発明の実施の形態において、第１の共通主電源板１０と同様な金属材料で形成されており、例えば切削加工により形成することが実用的である。
【００７６】
第２の共通主電源板８０の外周縁部には金属製のリングフレーム８０Ｒが取り付けられている。第２の共通主電源板８０はリングフレーム８０Ｒを介在させて第１の共通主電源板１０の側囲体１５に取り付けられるようになっている。符号は付けないが、本発明の実施の形態においては、図１及び図２に示すように、側囲体１５の上部に配設された金属製のリングフレームに第２の共通主電源板８０のリングフレーム８０Ｒが溶接により接合されるようになっている。
【００７７】
［圧接型半導体装置の特徴］
このような各構成部品を有する圧接型半導体装置１においては、第１の共通主電源板１０の第１の突起電極部１１１上に導電性金属シート４０及び第１の熱緩衝板５０を介在させて複数の半導体素子６０が搭載され、これらの複数の半導体素子６０の第１の主電極６１０が第１の共通主電源板１０に電気的に接続されるようになっている。一方、第１の共通主電源板１０の第２の突起電極部１１２上に導電性金属シート４０及び第１の熱緩衝板５０を介在させて複数の半導体素子６１が搭載され、これらの複数の半導体素子６１の電極が第１の共通主電源板１０に電気的に接続されるようになっている。さらに、複数の半導体素子６０上及び複数の半導体素子６１上には第２の熱緩衝板７０を介在させて第２の共通主電源板８０が配設され、複数の半導体素子６０の第２の主電極６１１及び複数の半導体素子６１の電極が第２の共通主電源板８０に電気的に接続されるようになっている。つまり、圧接型半導体装置１は、複数の半導体素子６０及び６１を第１の共通主電源板１０と第２の共通主電源板８０との間に挟み込み、複数の半導体素子６０及び６１を第１の共通主電源板１０と第２の共通主電源板８０とで圧接した状態で電気的な導通がとられるようになっている。そして、圧接型半導体装置１においては、複数の半導体素子６０の制御電極６１１に、ゲート端子１５Ｒの制御信号リード３９、共通制御信号板３０、制御信号プローブ３７のそれぞれを通して制御信号が供給されるようになっている。
【００７８】
このように、本発明の実施の形態に係る圧接型半導体装置１においては、複数の半導体素子（ＩＧＢＴ）６０の配列間のほぼ全域の広範囲に渡って共通制御信号３０を構成したので、制御信号の伝達経路の配線抵抗及びインダクタンスを減少することができ、かつ均一化することができる。従って、複数の半導体素子６０のそれぞれの動作のばらつきを減少することができ、動作不良を防止することができるので、誤動作を防止することができ、電気的信頼性に優れた圧接型半導体装置１を実現することができる。
【００７９】
さらに、本発明の実施の形態に係る圧接型半導体装置１においては、複数の半導体素子６０の配列間に共通制御信号板３０を配設したので、複数の半導体素子６０の配列間の空きスペースを有効に利用することができ、装置小型化を実現することができる。
【００８０】
さらに、本発明の実施の形態に係る圧接型半導体装置１においては、共通制御信号板３０を多層配線基板とし、１つの組立部品として装置内部に組み込むようにしたので、組立性を向上することができ、組立上の信頼性を向上することができる。従って、製作コストを減少することができ、又は製品コストを減少することができる圧接型半導体装置１を実現することができる。さらに、本発明の実施の形態に係る圧接型半導体装置１においては、絶縁体３２Ａと導体薄膜３１Ａ〜３１Ｄ（及び絶縁体３２Ｂ〜３２Ｃ）とにより共通制御信号板３０を構成し、制御信号プローブ３７を共通制御信号板３０自体で保持可能なので、特に新たに絶縁体を備える必要がなく、部品点数を削減することができる。さらに、本発明の実施の形態に係る圧接型半導体装置１においては、絶縁体３２Ａ〜３２Ｃと導体薄膜３１Ａ〜３１Ｄとが一体的に構成されているので、装置内部の構造を簡易にすることができる。
【００８１】
さらに、本発明の実施の形態に係る圧接型半導体装置１においては、共通制御信号板３０及び制御信号プローブ３７を備えたことで、共通制御信号板３０と半導体素子６０の制御電極６１１との間を接触させるだけで電気的に接続することができる。従って、組立性を向上することができ、組立上の信頼性を向上することができる。
【００８２】
さらに、本発明の実施の形態に係る圧接型半導体装置１においては、ゲート端子１５Ｇの制御信号リード３９を複数の分岐された他端３９１及び３９２としたので、インダクタンスを減少することができる。
【００８３】
さらに、本発明の実施の形態に係る圧接型半導体装置１においては、ゲート端子１５Ｇの制御信号リード３９に、共通制御信号板３０の複数箇所において電気的に接続する制御信号接続部３９５及び３９６を備えたので、インダクタンスを減少することができるとともに、電流容量を増加することができる。
【００８４】
そして、本発明の実施の形態に係る圧接型半導体装置１においては、特に、半田接合作業を根本的になくすことができるので、大幅な組立性の向上を図ることができる。
【００８５】
（その他の実施の形態）
本発明は上記実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８６】
例えば、上記実施の形態は、圧接型半導体装置１の共通制御信号板３０を多層配線基板で構成した場合を説明したが、本発明は、絶縁体上に単層の導体薄膜を形成した配線基板で共通制御信号板３０を構成してもよい。さらに、本発明は、２層の導体薄膜、３層の導体薄膜、５層以上の導体薄膜を有する多層配線基板で共通制御信号板３０を構成してもよい。さらに、本発明は、このような導体薄膜を絶縁体上のほぼ全域に形成しても良いし、一定の配線幅を有する導体薄膜として同一層内に複数本配設することができる。
【００８７】
さらに、上記実施の形態は、絶縁体３２Ａをガラスエポキシ樹脂とし、板状で適度な剛性を有する共通制御信号板３０として構成したが、本発明は、絶縁体３２Ａを耐熱性に優れたポリイミド樹脂等、変形可能な柔軟性を有する板状又は薄膜状の共通制御信号板３０として構成してもよい。さらに、本発明は、他の周囲の部品と電気的な短絡が問題ない範囲で、導電性板材そのもので共通制御信号板３０を構成してもよい。
【００８８】
また、本発明は、半導体素子６０が必ずしもＩＧＢＴである必要はなく、ＭＯＳＦＥＴ、ＳＩＴ、ＢＪＴ、ＳＩサイリスタ、ＧＴＯサイリスタ、ＩＥＧＴ等の半導体素子を使用することができる。また、本発明は、すべて同一の半導体素子６０例えばすべて同一のＩＧＢＴを備えた圧接型半導体装置１としてもよい。
【００８９】
さらに、本発明は、圧接型半導体装置１の平面形状、特に第１の共通主電源板１０の平面形状及び第２の共通主電源板８０の平面形状が必ずしも円盤形状である必要はなく、例えば正方形形状、長方形形状、５角形以上の多角形形状等で構成することができる。
【００９０】
さらに、本発明は、上記図１７に示すゲートリング１０６を併用することもできる。
【００９１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００９２】
【発明の効果】
以上説明したように、本発明は、複数の半導体素子の動作ばらつきを減少することができ、動作不良を防止して電気的信頼性を向上することができる圧接型半導体装置を提供することができる。
【００９３】
さらに、本発明は、複数の半導体素子の配列間の空きスペースを有効に利用し、装置の小型化を実現することができる圧接型半導体装置を提供することができる。
【００９４】
さらに、本発明は、組立性を向上することができ、かつ組立上の信頼性を向上することができる圧接型半導体装置を提供することができる。さらに、本発明は、組立性並びに組立上の信頼性を向上することにより、製作コスト並びに製品コストを減少することができる圧接型半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る圧接型半導体装置の断面構造図である。
【図２】本発明の実施の形態に係る各部品毎に分解した圧接型半導体装置の分解断面構造図である。
【図３】本発明の実施の形態に係る圧接型半導体装置の内部に配列される半導体素子の斜視図である。
【図４】本発明の実施の形態に係る半導体素子の要部の断面構造図である。
【図５】本発明の実施の形態に係る圧接型半導体装置の第１の共通主電源板の平面図である。
【図６】本発明の実施の形態に係る圧接型半導体装置のスペーサの平面図である。
【図７】本発明の実施の形態に係る圧接型半導体装置の共通制御信号板の平面図である。
【図８】本発明の実施の形態に係る圧接型半導体装置の共通制御信号板の要部の拡大断面構造図である。
【図９】本発明の実施の形態に係る圧接型半導体装置の制御端子（ゲート端子）の平面図である。
【図１０】図９の矢印Ｆ１０方向から見た制御端子の側面図である。
【図１１】図９の矢印Ｆ１１方向から見た制御端子の側面図である。
【図１２】本発明の実施の形態に係る圧接型半導体装置の導電性金属シートの平面図である。
【図１３】本発明の実施の形態に係る圧接型半導体装置の第２の熱緩衝板の平面図である。
【図１４】本発明の実施の形態に係る圧接型半導体装置の第２の共通主電源板の平面図である。
【図１５】本発明の先行技術に係る圧接型半導体装置の概略平面図である。
【図１６】本発明の先行技術に係る圧接型半導体装置の半導体素子の斜視図である。
【図１７】本発明の先行技術に係る圧接型半導体装置の概略平面図である。
【符号の説明】
１ 圧接型半導体装置
１０ 第１の共通主電源板
１１１ 第１の突起電極部
１１２ 第２の突起電極部
１５ 側囲体
１５Ｆ 沿面増加部
１５Ｇ ゲート端子
１５Ｐ リード保持パイプ
２０ スペーサ
３０ 共通制御信号板
３１Ａ〜３１Ｄ 導体薄膜
３２Ａ〜３２Ｃ 絶縁体
３３ スルーホール
３４ スルーホール配線
３６Ａ，３６Ｂ 第２の電極開口
３６Ｇ 突出領域
３７ 制御信号プローブ
３９ 制御信号リード
３９０ 制御信号リードの一端
３９１，３９２ 制御信号リードの他端
３９３ 樹脂チューブ
３９５，３９６ 制御信号接続部
３９５Ｐ１，３９５Ｐ２，３９６Ｐ１，３９６Ｐ２ 接続ピン
３９７ 中間パイプ
４０ 導電性金属シート
５０ 第１の熱緩衝板
６０ 半導体素子（ＩＧＢＴ）
６００ シリコン単結晶基板
６１０ 第１の主電極
６１１ 制御電極
６１２ 第２の主電極
６１ 半導体素子（ＦＷＤ）
７０ 第２の熱緩衝板
８０ 第２の共通主電源板

Claims (10)

  1. 表面側に第１の主電極及び制御電極を有し、裏面側に第２の主電極を有する複数の半導体素子と、
    前記複数の半導体素子を表面上に配列し、この複数の半導体素子の第２の主電極に電気的に接続された第２の共通主電源板と、
    前記複数の半導体素子の表面上に配置され、この複数の半導体素子の第１の主電極に電気的に接続される第１の共通主電源板と、
    前記複数の半導体素子の配列間において複数の導体薄膜を絶縁体を介在して積層し、この積層された複数の導体薄膜をスルーホール配線により相互に電気的に接続するとともに、前記複数の半導体素子の制御電極に電気的に接続される制御信号経路を有し、前記複数の半導体素子のそれぞれに対応する領域に電極開口を有する共通制御信号板と
    を備えたことを特徴とする圧接型半導体装置。
  2. 前記共通制御信号板の制御信号経路は、前記複数の半導体素子の配列間及び前記複数の半導体素子のすべてが配列された領域を取り囲む周辺領域に配設されることを特徴とする請求項１に記載の圧接型半導体装置。
  3. 前記共通制御信号板は、前記第１の共通主電源板の突起電極部に対応する領域に電極開口を有する平面メッシュ形状で構成されていることを特徴とする請求項１又は２に記載の圧接型半導体装置。
  4. 前記共通制御信号板は、前記導体薄膜と前記絶縁体とを交互に複数積層し、最上層と最下層とにそれぞれソルダーレジスト膜を有するプリント配線基板であることを特徴とする請求項１乃至３のいずれか１項に記載の圧接型半導体装置。
  5. 前記共通制御信号板は、前記導体薄膜と前記絶縁体とを交互に複数積層し、前記導体薄膜と前記絶縁体とを一体形成したプリント配線基板により構成されていることを特徴とする請求項１乃至４のいずれか１項に記載の圧接型半導体装置。
  6. 前記共通制御信号板と前記半導体素子の制御電極との間を電気的に接続する制御信号プローブをさらに備えていることを特徴とする請求項１乃至５のいずれか１項に記載の圧接型半導体装置。
  7. 前記制御信号プローブの前記半導体素子の制御電極との接続部分は半円球形状により構成され、前記制御信号プローブは前記共通信号制御板の前記スルーホール配線に接続されていることを特徴とする請求項６に記載の圧接型半導体装置。
  8. 前記共通制御信号板と外部機器との間を電気的に接続するゲート端子をさらに備えていることを特徴とする請求項１乃至７に記載の圧接型半導体装置。
  9. 前記ゲート端子は、一端が前記外部機器に接続され、他端が電気的に並列接続状態において複数に分岐された制御信号リードをさらに備えていることを特徴とする請求項８に記載の圧接型半導体装置。
  10. 前記ゲート端子の制御信号リードの分岐部分には、前記共通制御信号板と電気的に接続する接続ピンを有する制御信号接続部をさらに備えていることを特徴とする請求項９に記載の圧接型半導体装置。
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