JP3319569B2 - 圧接型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は、複数の半導体チ
ップを一括して圧接した状態で使用するマルチチップ圧
接型半導体装置に関するもので、特に高耐圧で且つ高い
信頼性が要求される車両用のマルチチップ圧接型ＩＧＢ
Ｔ等に好適なものである。
ップを一括して圧接した状態で使用するマルチチップ圧
接型半導体装置に関するもので、特に高耐圧で且つ高い
信頼性が要求される車両用のマルチチップ圧接型ＩＧＢ
Ｔ等に好適なものである。
【０００２】
【従来の技術】従来、マルチチップ圧接型ＩＧＢＴは、
例えば図７に示すように構成されている。図７では、外
囲器から取り出した状態で主要な構成の一部を拡大して
示している。図において、１１はＩＧＢＴ（絶縁ゲート
バイポーラトランジスタ）チップ、１２はＦＲＤ（フリ
ーホイールダイオード）チップで、図示しないがいずれ
のチップも複数個が同一平面上に設けられており、ＦＲ
Ｄチップ１２はＩＧＢＴチップ１１に通電方向を逆にし
て並列接続されている。１３は上記ＩＧＢＴチップ１１
とＦＲＤチップ１２の水平方向の位置出し及び固定を行
う枠状のチップフレーム、１４はモリブデン（Ｍｏ）等
からなる熱緩衝板、１５は同じくＭｏ等からなる円板型
熱緩衝板、１６は上記ＩＧＢＴチップ１１とＦＲＤチッ
プ１２に対応する位置に開口を有する樹脂フレームで、
この樹脂フレーム１６と上記円板型熱緩衝板１５とで各
チップ１１，１２を上下方向から挟むことにより、各チ
ップ１１，１２の上下方向の位置出し及び固定を行う。
１７はリングフレームで、このリングフレーム１７はコ
レクタ圧接電極板２８に対応する開口を有し、上記樹脂
フレーム１６に係止されることにより、上記各チップ１
１，１２及び上記円板型熱緩衝板１５を挟持するように
なっている。エミッタ圧接電極板２７の各チップ１１，
１２との対向面側には、各チップに掛かる圧接力を均一
化するために非圧接部に分離溝が設けられ、各チップ１
１，１２に対応する柱状の突起部が形成されている。そ
して、上記エミッタ圧接電極板２７と上記コレクタ圧接
電極板２８とに高い圧力が印加され、チップ１１，１
２、熱緩衝板１４及び円板型熱緩衝板１５を一括して圧
接した状態で使用される。３０は上記ＩＧＢＴチップ１
１のゲート電極に対応する位置に設けられたコンタクト
プローブで、このコンタクトプローブ３０は制御信号が
供給されるゲート配線に接続されている。３１は上記コ
ンタクトプローブ３０が収容される鞘状の絶縁物であ
る。
例えば図７に示すように構成されている。図７では、外
囲器から取り出した状態で主要な構成の一部を拡大して
示している。図において、１１はＩＧＢＴ（絶縁ゲート
バイポーラトランジスタ）チップ、１２はＦＲＤ（フリ
ーホイールダイオード）チップで、図示しないがいずれ
のチップも複数個が同一平面上に設けられており、ＦＲ
Ｄチップ１２はＩＧＢＴチップ１１に通電方向を逆にし
て並列接続されている。１３は上記ＩＧＢＴチップ１１
とＦＲＤチップ１２の水平方向の位置出し及び固定を行
う枠状のチップフレーム、１４はモリブデン（Ｍｏ）等
からなる熱緩衝板、１５は同じくＭｏ等からなる円板型
熱緩衝板、１６は上記ＩＧＢＴチップ１１とＦＲＤチッ
プ１２に対応する位置に開口を有する樹脂フレームで、
この樹脂フレーム１６と上記円板型熱緩衝板１５とで各
チップ１１，１２を上下方向から挟むことにより、各チ
ップ１１，１２の上下方向の位置出し及び固定を行う。
１７はリングフレームで、このリングフレーム１７はコ
レクタ圧接電極板２８に対応する開口を有し、上記樹脂
フレーム１６に係止されることにより、上記各チップ１
１，１２及び上記円板型熱緩衝板１５を挟持するように
なっている。エミッタ圧接電極板２７の各チップ１１，
１２との対向面側には、各チップに掛かる圧接力を均一
化するために非圧接部に分離溝が設けられ、各チップ１
１，１２に対応する柱状の突起部が形成されている。そ
して、上記エミッタ圧接電極板２７と上記コレクタ圧接
電極板２８とに高い圧力が印加され、チップ１１，１
２、熱緩衝板１４及び円板型熱緩衝板１５を一括して圧
接した状態で使用される。３０は上記ＩＧＢＴチップ１
１のゲート電極に対応する位置に設けられたコンタクト
プローブで、このコンタクトプローブ３０は制御信号が
供給されるゲート配線に接続されている。３１は上記コ
ンタクトプローブ３０が収容される鞘状の絶縁物であ
る。
【０００３】図８は、上述したようなマルチチップ圧接
型ＩＧＢＴの等価回路図である。ＭＯＳゲート構造を有
するＩＧＢＴチップ１１には、ゲート−エミッタ間に容
量Ｃｇｅ、コレクタ−ゲート間に容量Ｃｃｇ、及びコレ
クタ−エミッタ間に容量Ｃｃｅが付随している。また、
複数のＩＢＧＴチップ１１を並列接続すると、各チップ
１１間のエミッタ配線に寄生インダクタンスＬｅ、コレ
クタ配線に寄生インダクタンスＬｃがそれぞれ生成され
る。同様に、複数のＦＲＤチップ１２を並列接続する
と、各チップ１２間のアノード配線に寄生インダクタン
スＬａ、カソード配線に寄生インダクタンスＬｋがそれ
ぞれ生成される。
型ＩＧＢＴの等価回路図である。ＭＯＳゲート構造を有
するＩＧＢＴチップ１１には、ゲート−エミッタ間に容
量Ｃｇｅ、コレクタ−ゲート間に容量Ｃｃｇ、及びコレ
クタ−エミッタ間に容量Ｃｃｅが付随している。また、
複数のＩＢＧＴチップ１１を並列接続すると、各チップ
１１間のエミッタ配線に寄生インダクタンスＬｅ、コレ
クタ配線に寄生インダクタンスＬｃがそれぞれ生成され
る。同様に、複数のＦＲＤチップ１２を並列接続する
と、各チップ１２間のアノード配線に寄生インダクタン
スＬａ、カソード配線に寄生インダクタンスＬｋがそれ
ぞれ生成される。
【０００４】よって、複数のＩＧＢＴチップ１１と複数
のＦＲＤチップ１２を並列接続して用いる際は、上記容
量や寄生インダクタンス、寄生抵抗で形成されるＬＣＲ
共振回路が発振しないように配慮する必要がある。
のＦＲＤチップ１２を並列接続して用いる際は、上記容
量や寄生インダクタンス、寄生抵抗で形成されるＬＣＲ
共振回路が発振しないように配慮する必要がある。
【０００５】ところで、上記図８に示したような回路構
成では、一般にコレクタ配線の寄生インダクタンスＬｃ
をエミッタ配線の寄生インダクタンスＬｅに比べ大きく
取らないと発振し易くなることが知られている。しかし
ながら、図７に示したような構成のマルチチップ圧接型
ＩＧＢＴは、構造上、エミッタ配線の寄生インダクタン
スＬｅがコレクタ配線の寄生インダクタンスＬｃより大
きくなる。これは圧接力を均一化するためにエミッタ圧
接電極板２７のチップとの対向面側に形成した溝によっ
て各チップ間のエミッタ配線距離（エミッタ圧接電極板
２７中の電流路）が長くなるためである。上記寄生イン
ダクタンス、容量及び寄生抵抗によりＬＣＲ共振回路が
形成され、ノイズ等がトリガとなって発振を開始する
と、誤動作を起こしたり破壊されたりするという問題が
あった。
成では、一般にコレクタ配線の寄生インダクタンスＬｃ
をエミッタ配線の寄生インダクタンスＬｅに比べ大きく
取らないと発振し易くなることが知られている。しかし
ながら、図７に示したような構成のマルチチップ圧接型
ＩＧＢＴは、構造上、エミッタ配線の寄生インダクタン
スＬｅがコレクタ配線の寄生インダクタンスＬｃより大
きくなる。これは圧接力を均一化するためにエミッタ圧
接電極板２７のチップとの対向面側に形成した溝によっ
て各チップ間のエミッタ配線距離（エミッタ圧接電極板
２７中の電流路）が長くなるためである。上記寄生イン
ダクタンス、容量及び寄生抵抗によりＬＣＲ共振回路が
形成され、ノイズ等がトリガとなって発振を開始する
と、誤動作を起こしたり破壊されたりするという問題が
あった。
【０００６】また、上記マルチチップ圧接型ＩＧＢＴを
高耐圧化するためには、コレクタ−エミッタ間の沿面距
離を確保する必要がある。一般的に、１ｍｍ／１ＫＶが
必要とされ、耐圧が２５００Ｖの素子では最小でも２．
５ｍｍが必要となる。このためには図７に示した構造で
は熱緩衝板１４を厚くしなければならず、熱抵抗の増大
を引き起こす。しかも、熱緩衝板１４を厚くするとその
分エミッタ配線長が長くなり、高耐圧の素子になるほど
上述した寄生インダクタンスＬｅの増大を招くことにな
り、寄生的に形成されるＬＣＲ共振回路による発振の問
題が顕著となる。
高耐圧化するためには、コレクタ−エミッタ間の沿面距
離を確保する必要がある。一般的に、１ｍｍ／１ＫＶが
必要とされ、耐圧が２５００Ｖの素子では最小でも２．
５ｍｍが必要となる。このためには図７に示した構造で
は熱緩衝板１４を厚くしなければならず、熱抵抗の増大
を引き起こす。しかも、熱緩衝板１４を厚くするとその
分エミッタ配線長が長くなり、高耐圧の素子になるほど
上述した寄生インダクタンスＬｅの増大を招くことにな
り、寄生的に形成されるＬＣＲ共振回路による発振の問
題が顕著となる。
【０００７】
【発明が解決しようとする課題】上記のように従来のマ
ルチチップ圧接型半導体装置は、寄生的に形成されるＬ
ＣＲ共振回路により発振し易くなるという問題があっ
た。また、半導体チップの電極間の沿面距離を確保し難
く、高耐圧化が難しいという問題があった。
ルチチップ圧接型半導体装置は、寄生的に形成されるＬ
ＣＲ共振回路により発振し易くなるという問題があっ
た。また、半導体チップの電極間の沿面距離を確保し難
く、高耐圧化が難しいという問題があった。
【０００８】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、寄生的に形成さ
れるＬＣＲ共振回路による発振を抑制できるマルチチッ
プ圧接型半導体装置を提供することにある。また、この
発明の他の目的は、半導体チップの沿面距離を確保し易
く、容易に高耐圧化が図れるマルチチップ圧接型半導体
装置を提供することにある。
れたもので、その目的とするところは、寄生的に形成さ
れるＬＣＲ共振回路による発振を抑制できるマルチチッ
プ圧接型半導体装置を提供することにある。また、この
発明の他の目的は、半導体チップの沿面距離を確保し易
く、容易に高耐圧化が図れるマルチチップ圧接型半導体
装置を提供することにある。
【０００９】
【課題を解決するための手段】この発明の請求項１に記
載した圧接型半導体装置は、同一平面上に配置された複
数の半導体チップと、これら半導体チップの主表面上に
それぞれ対応して設けられる複数の熱緩衝板と、前記熱
緩衝板上に配置され、前記各半導体チップ間の電極配線
の寄生インダクタンスを低減するための導電性の硬金属
シートと、この導電性の硬金属シート上に配置され、前
記各半導体チップとの対向面側に、前記各半導体チップ
に対応する柱状の突起部を有する第１の圧接電極板と、
前記半導体チップの裏面側に配置される第２の圧接電極
板と、前記導電性の硬金属シートと前記各半導体チップ
の非圧接部との間に挿入され、前記半導体チップにおけ
る電極間の沿面距離を確保するための絶縁性シートとを
具備し、前記第１，第２の圧接電極板で、前記導電性の
硬金属シート、前記複数の熱緩衝板、及び前記複数の半
導体チップをそれぞれ重ねた状態で一括して圧接するこ
とを特徴としている。
載した圧接型半導体装置は、同一平面上に配置された複
数の半導体チップと、これら半導体チップの主表面上に
それぞれ対応して設けられる複数の熱緩衝板と、前記熱
緩衝板上に配置され、前記各半導体チップ間の電極配線
の寄生インダクタンスを低減するための導電性の硬金属
シートと、この導電性の硬金属シート上に配置され、前
記各半導体チップとの対向面側に、前記各半導体チップ
に対応する柱状の突起部を有する第１の圧接電極板と、
前記半導体チップの裏面側に配置される第２の圧接電極
板と、前記導電性の硬金属シートと前記各半導体チップ
の非圧接部との間に挿入され、前記半導体チップにおけ
る電極間の沿面距離を確保するための絶縁性シートとを
具備し、前記第１，第２の圧接電極板で、前記導電性の
硬金属シート、前記複数の熱緩衝板、及び前記複数の半
導体チップをそれぞれ重ねた状態で一括して圧接するこ
とを特徴としている。
【００１０】この発明の請求項２に記載した圧接型半導
体装置は、同一平面上に配置された複数の半導体チップ
と、これら半導体チップの主表面上に設けられ、各半導
体チップ間の電極配線の寄生インダクタンスを低減する
ための導電性の硬金属シートと、前記導電性の硬金属シ
ート上に、各半導体チップにそれぞれ対応して設けられ
る複数の熱緩衝板と、これら熱緩衝板上に配置され、前
記各半導体チップとの対向面側に、前記各半導体チップ
に対応する柱状の突起部を有する第１の圧接電極板と、
前記半導体チップの裏面側に配置される第２の圧接電極
板と、前記導電性の硬金属シートと前記各半導体チップ
の非圧接部との間に挿入され、前記半導体チップにおけ
る電極間の沿面距離を確保するための絶縁性シートとを
具備し、前記第１，第２の圧接電極板で、前記複数の熱
緩衝板、前記導電性の硬金属シート、及び前記複数の半
導体チップをそれぞれ重ねた状態で一括して圧接するこ
とを特徴としている。
体装置は、同一平面上に配置された複数の半導体チップ
と、これら半導体チップの主表面上に設けられ、各半導
体チップ間の電極配線の寄生インダクタンスを低減する
ための導電性の硬金属シートと、前記導電性の硬金属シ
ート上に、各半導体チップにそれぞれ対応して設けられ
る複数の熱緩衝板と、これら熱緩衝板上に配置され、前
記各半導体チップとの対向面側に、前記各半導体チップ
に対応する柱状の突起部を有する第１の圧接電極板と、
前記半導体チップの裏面側に配置される第２の圧接電極
板と、前記導電性の硬金属シートと前記各半導体チップ
の非圧接部との間に挿入され、前記半導体チップにおけ
る電極間の沿面距離を確保するための絶縁性シートとを
具備し、前記第１，第２の圧接電極板で、前記複数の熱
緩衝板、前記導電性の硬金属シート、及び前記複数の半
導体チップをそれぞれ重ねた状態で一括して圧接するこ
とを特徴としている。
【００１１】この発明の請求項３に記載した圧接型半導
体装置は、同一平面上に配置された複数の半導体チップ
と、これら半導体チップの主表面上にそれぞれ対応して
設けられる複数の熱緩衝板と、前記熱緩衝板上に配置さ
れ、前記各半導体チップ間の電極配線の寄生インダクタ
ンスを低減し、且つ端部が制御電極として導出され、こ
の制御電極に制御信号を与えて複数の半導体チップの動
作を制御するための導電性の硬金属シートと、この導電
性の硬金属シート上に配置され、前記各半導体チップと
の対向面側に、前記各半導体チップに対応する柱状の突
起部を有する第１の圧接電極板と、前記半導体チップの
裏面側に配置される第２の圧接電極板とを具備し、前記
第１，第２の圧接電極板で、前記導電性の硬金属シー
ト、前記複数の熱緩衝板、及び前記複数の半導体チップ
をそれぞれ重ねた状態で一括して圧接することを特徴と
している。
体装置は、同一平面上に配置された複数の半導体チップ
と、これら半導体チップの主表面上にそれぞれ対応して
設けられる複数の熱緩衝板と、前記熱緩衝板上に配置さ
れ、前記各半導体チップ間の電極配線の寄生インダクタ
ンスを低減し、且つ端部が制御電極として導出され、こ
の制御電極に制御信号を与えて複数の半導体チップの動
作を制御するための導電性の硬金属シートと、この導電
性の硬金属シート上に配置され、前記各半導体チップと
の対向面側に、前記各半導体チップに対応する柱状の突
起部を有する第１の圧接電極板と、前記半導体チップの
裏面側に配置される第２の圧接電極板とを具備し、前記
第１，第２の圧接電極板で、前記導電性の硬金属シー
ト、前記複数の熱緩衝板、及び前記複数の半導体チップ
をそれぞれ重ねた状態で一括して圧接することを特徴と
している。
【００１２】この発明の請求項４に記載した圧接型半導
体装置は、同一平面上に配置された複数の半導体チップ
と、これら半導体チップの主表面上に設けられ、各半導
体チップ間の電極配線の寄生インダクタンスを低減し、
且つ端部が制御電極として導出され、この制御電極に制
御信号を与えて複数の半導体チップの動作を制御するた
めの導電性の硬金属シートと、前記導電性の硬金属シー
ト上に、各半導体チップにそれぞれ対応して設けられる
複数の熱緩衝板と、これら熱緩衝板上に配置され、前記
各半導体チップとの対向面側に、前記各半導体チップに
対応する柱状の突起部を有する第１の圧接電極板と、前
記半導体チップの裏面側に配置される第２の圧接電極板
とを具備し、前記第１，第２の圧接電極板で、前記複数
の熱緩衝板、前記導電性の硬金属シート、及び前記複数
の半導体チップをそれぞれ重ねた状態で一括して圧接す
ることを特徴としている。
体装置は、同一平面上に配置された複数の半導体チップ
と、これら半導体チップの主表面上に設けられ、各半導
体チップ間の電極配線の寄生インダクタンスを低減し、
且つ端部が制御電極として導出され、この制御電極に制
御信号を与えて複数の半導体チップの動作を制御するた
めの導電性の硬金属シートと、前記導電性の硬金属シー
ト上に、各半導体チップにそれぞれ対応して設けられる
複数の熱緩衝板と、これら熱緩衝板上に配置され、前記
各半導体チップとの対向面側に、前記各半導体チップに
対応する柱状の突起部を有する第１の圧接電極板と、前
記半導体チップの裏面側に配置される第２の圧接電極板
とを具備し、前記第１，第２の圧接電極板で、前記複数
の熱緩衝板、前記導電性の硬金属シート、及び前記複数
の半導体チップをそれぞれ重ねた状態で一括して圧接す
ることを特徴としている。
【００１３】この発明の請求項５に記載した圧接型半導
体装置は、同一平面上に配置された複数の半導体チップ
と、これら半導体チップの主表面上にそれぞれ対応して
設けられる複数の熱緩衝板と、前記熱緩衝板上に配置さ
れ、前記各半導体チップ間の電極配線の寄生インダクタ
ンスを低減するための導電性金属シートと、この導電性
金属シート上に配置され、前記各半導体チップに対応す
る位置に開口を有する絶縁性フレームと、前記絶縁性フ
レーム上に配置され、前記各半導体チップとの対向面側
に、前記各半導体チップに対応する柱状の突起部を有す
る第１の圧接電極板と、前記半導体チップの裏面側に配
置される第２の圧接電極板と、前記複数の半導体チップ
と前記第２の圧接電極板との間に介在される円板型熱緩
衝板とを具備し、前記第１，第２の圧接電極板で、前記
絶縁性フレーム、前記導電性金属シート、前記複数の熱
緩衝板、前記複数の半導体チップ、及び前記円板型熱緩
衝板をそれぞれ重ねた状態で一括して圧接し、前記絶縁
性フレームと前記円板型熱緩衝板とで前記各半導体チッ
プを上下方向から挟むことにより、各半導体チップの上
下方向の位置出し及び固定を行うことを特徴としてい
る。
体装置は、同一平面上に配置された複数の半導体チップ
と、これら半導体チップの主表面上にそれぞれ対応して
設けられる複数の熱緩衝板と、前記熱緩衝板上に配置さ
れ、前記各半導体チップ間の電極配線の寄生インダクタ
ンスを低減するための導電性金属シートと、この導電性
金属シート上に配置され、前記各半導体チップに対応す
る位置に開口を有する絶縁性フレームと、前記絶縁性フ
レーム上に配置され、前記各半導体チップとの対向面側
に、前記各半導体チップに対応する柱状の突起部を有す
る第１の圧接電極板と、前記半導体チップの裏面側に配
置される第２の圧接電極板と、前記複数の半導体チップ
と前記第２の圧接電極板との間に介在される円板型熱緩
衝板とを具備し、前記第１，第２の圧接電極板で、前記
絶縁性フレーム、前記導電性金属シート、前記複数の熱
緩衝板、前記複数の半導体チップ、及び前記円板型熱緩
衝板をそれぞれ重ねた状態で一括して圧接し、前記絶縁
性フレームと前記円板型熱緩衝板とで前記各半導体チッ
プを上下方向から挟むことにより、各半導体チップの上
下方向の位置出し及び固定を行うことを特徴としてい
る。
【００１４】この発明の請求項６に記載した圧接型半導
体装置は、同一平面上に配置された複数の半導体チップ
と、これら半導体チップの主表面上に設けられ、各半導
体チップ間の電極配線の寄生インダクタンスを低減する
ための導電性金属シートと、前記導電性金属シート上
に、各半導体チップにそれぞれ対応して設けられる複数
の熱緩衝板と、これら熱緩衝板上に配置され、前記各半
導体チップに対応する位置に開口を有する絶縁性フレー
ムと、前記絶縁性フレーム上に配置され、前記各半導体
チップとの対向面側に、前記各半導体チップに対応する
柱状の突起部を有する第１の圧接電極板と、前記半導体
チップの裏面側に配置される第２の圧接電極板と、前記
複数の半導体チップと前記第２の圧接電極板との間に介
在される円板型熱緩衝板とを具備し、前記第１，第２の
圧接電極板で、前記絶縁性フレーム、前記複数の熱緩衝
板、前記導電性金属シート、前記複数の半導体チップ、
及び前記円板型熱緩衝板をそれぞれ重ねた状態で一括し
て圧接し、前記絶縁性フレームと前記円板型熱緩衝板と
で前記各半導体チップを上下方向から挟むことにより、
各半導体チップの上下方向の位置出し及び固定を行うこ
とを特徴としている。
体装置は、同一平面上に配置された複数の半導体チップ
と、これら半導体チップの主表面上に設けられ、各半導
体チップ間の電極配線の寄生インダクタンスを低減する
ための導電性金属シートと、前記導電性金属シート上
に、各半導体チップにそれぞれ対応して設けられる複数
の熱緩衝板と、これら熱緩衝板上に配置され、前記各半
導体チップに対応する位置に開口を有する絶縁性フレー
ムと、前記絶縁性フレーム上に配置され、前記各半導体
チップとの対向面側に、前記各半導体チップに対応する
柱状の突起部を有する第１の圧接電極板と、前記半導体
チップの裏面側に配置される第２の圧接電極板と、前記
複数の半導体チップと前記第２の圧接電極板との間に介
在される円板型熱緩衝板とを具備し、前記第１，第２の
圧接電極板で、前記絶縁性フレーム、前記複数の熱緩衝
板、前記導電性金属シート、前記複数の半導体チップ、
及び前記円板型熱緩衝板をそれぞれ重ねた状態で一括し
て圧接し、前記絶縁性フレームと前記円板型熱緩衝板と
で前記各半導体チップを上下方向から挟むことにより、
各半導体チップの上下方向の位置出し及び固定を行うこ
とを特徴としている。
【００１５】請求項７に記載したように、請求項１ない
し６いずれか１つの項に記載の圧接型半導体装置におい
て、前記複数の半導体チップの主表面側と前記第１の圧
接電極板との間に介在され、前記各半導体チップの水平
方向の位置出し及び固定を行う枠状のチップフレームを
更に具備することを特徴とする。
し６いずれか１つの項に記載の圧接型半導体装置におい
て、前記複数の半導体チップの主表面側と前記第１の圧
接電極板との間に介在され、前記各半導体チップの水平
方向の位置出し及び固定を行う枠状のチップフレームを
更に具備することを特徴とする。
【００１６】請求項８に記載したように、請求項５ない
し７いずれか１つの項に記載の圧接型半導体装置におい
て、前記第２の圧接電極板に対応する開口を有し、前記
絶縁性フレームに係止されることにより、前記複数の半
導体チップ及び前記円板型熱緩衝板を挟持するリングフ
レームを更に具備することを特徴とする。
し７いずれか１つの項に記載の圧接型半導体装置におい
て、前記第２の圧接電極板に対応する開口を有し、前記
絶縁性フレームに係止されることにより、前記複数の半
導体チップ及び前記円板型熱緩衝板を挟持するリングフ
レームを更に具備することを特徴とする。
【００１７】請求項１及び２のような構成によれば、導
電性の硬金属シートによって、各半導体チップ間の電極
配線の寄生インダクタンスを低減できるので、寄生的に
形成されるＬＣＲ共振回路による発振を抑制できる。ま
た、絶縁性シートを設けたので、熱緩衝板を厚くして直
線距離を増やすことなく半導体チップにおける電極間の
沿面距離を確保でき、高耐圧化が容易にできる。
電性の硬金属シートによって、各半導体チップ間の電極
配線の寄生インダクタンスを低減できるので、寄生的に
形成されるＬＣＲ共振回路による発振を抑制できる。ま
た、絶縁性シートを設けたので、熱緩衝板を厚くして直
線距離を増やすことなく半導体チップにおける電極間の
沿面距離を確保でき、高耐圧化が容易にできる。
【００１８】
【００１９】請求項３及び４に示す構成によれば、制御
電極を大電流経路である圧接電極板と分離して設けてい
るので、誘導電圧の影響を受け難くなり、ノイズによる
誤動作を防止できる。
電極を大電流経路である圧接電極板と分離して設けてい
るので、誘導電圧の影響を受け難くなり、ノイズによる
誤動作を防止できる。
【００２０】請求項５及び６に示す構成によれば、放熱
効果を高めることができ、半導体チップの発熱による影
響を低減できる。また、各半導体チップの上下方向の位
置出しと固定を容易に行うことができ、輸送時の振動等
による半導体チップの破壊や半導体チップの位置ずれに
起因するショート等の誤圧接を低減できる。
効果を高めることができ、半導体チップの発熱による影
響を低減できる。また、各半導体チップの上下方向の位
置出しと固定を容易に行うことができ、輸送時の振動等
による半導体チップの破壊や半導体チップの位置ずれに
起因するショート等の誤圧接を低減できる。
【００２１】請求項７に示す構成によれば、各半導体チ
ップの水平方向の位置出しと固定を容易に行うことがで
き、輸送時の振動等による半導体チップの破壊や半導体
チップの位置ずれに起因するショート等の誤圧接を低減
できる。
ップの水平方向の位置出しと固定を容易に行うことがで
き、輸送時の振動等による半導体チップの破壊や半導体
チップの位置ずれに起因するショート等の誤圧接を低減
できる。
【００２２】請求項８に示す構成によれば、絶縁性フレ
ームとリングフレームで各半導体チップと円板型熱緩衝
板を挟持して固定できるので、より効果的に輸送時の振
動等による半導体チップの破壊や半導体チップの位置ず
れに起因するショート等の誤圧接を低減できる。
ームとリングフレームで各半導体チップと円板型熱緩衝
板を挟持して固定できるので、より効果的に輸送時の振
動等による半導体チップの破壊や半導体チップの位置ず
れに起因するショート等の誤圧接を低減できる。
【００２３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る圧接型半導体装置について説明する
ためのもので、マルチチップ圧接型ＩＧＢＴを外囲器か
ら取り出して分解し、要部を示す分解図である。図２は
上記図１に示したマルチチップ圧接型ＩＧＢＴの主要な
構成の一部を拡大して示す断面図である。
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る圧接型半導体装置について説明する
ためのもので、マルチチップ圧接型ＩＧＢＴを外囲器か
ら取り出して分解し、要部を示す分解図である。図２は
上記図１に示したマルチチップ圧接型ＩＧＢＴの主要な
構成の一部を拡大して示す断面図である。
【００２４】この第１の実施の形態では、複数の逆導通
圧接型ＩＧＢＴチップ１１，１１，…と、これらＩＧＢ
Ｔチップ１１，１１，…にそれぞれ通電方向を逆にして
並列接続される複数のＦＲＤチップ１２，１２，…とを
１対の圧接電極板、すなわちエミッタ圧接電極板２７と
コレクタ圧接電極板２８とで圧接してマルチチップ圧接
型ＩＧＢＴを構成している。
圧接型ＩＧＢＴチップ１１，１１，…と、これらＩＧＢ
Ｔチップ１１，１１，…にそれぞれ通電方向を逆にして
並列接続される複数のＦＲＤチップ１２，１２，…とを
１対の圧接電極板、すなわちエミッタ圧接電極板２７と
コレクタ圧接電極板２８とで圧接してマルチチップ圧接
型ＩＧＢＴを構成している。
【００２５】ＩＧＢＴチップ１１，１１，…及びＦＲＤ
チップ１２，１２，…は、枠状のチップフレーム１３，
１３，…によって主表面側の四辺が固定され、水平方向
に対する位置ずれが防止されている。これらチップフレ
ーム１３，１３，…はそれぞれ、シリコーン樹脂やポリ
エーテルイミド等から形成されており、各チップ１１，
１１，…，１２，１２，…の四辺のコーナー部に接着剤
等を用いて固着される。また、熱緩衝板（エミッタ側熱
緩衝板）１４，１４，…は、厚さが１〜２ｍｍのモリブ
デン板等から形成されている。これら熱緩衝板１４，１
４，…は、各チップ１１，１１，…，１２，１２，…の
コーナー部に荷重が集中するのを防止するために、四隅
が０．２〜１ｍｍの曲率半径になっている。また、ＩＧ
ＢＴチップ１１，１１，…とＦＲＤチップ１２，１２，
…の厚さは異なるので、ＩＧＢＴチップ１１と熱緩衝板
１４の厚さの和とＦＲＤチップ１２と熱緩衝板１４の厚
さの和とが等しくなるように設定されている。
チップ１２，１２，…は、枠状のチップフレーム１３，
１３，…によって主表面側の四辺が固定され、水平方向
に対する位置ずれが防止されている。これらチップフレ
ーム１３，１３，…はそれぞれ、シリコーン樹脂やポリ
エーテルイミド等から形成されており、各チップ１１，
１１，…，１２，１２，…の四辺のコーナー部に接着剤
等を用いて固着される。また、熱緩衝板（エミッタ側熱
緩衝板）１４，１４，…は、厚さが１〜２ｍｍのモリブ
デン板等から形成されている。これら熱緩衝板１４，１
４，…は、各チップ１１，１１，…，１２，１２，…の
コーナー部に荷重が集中するのを防止するために、四隅
が０．２〜１ｍｍの曲率半径になっている。また、ＩＧ
ＢＴチップ１１，１１，…とＦＲＤチップ１２，１２，
…の厚さは異なるので、ＩＧＢＴチップ１１と熱緩衝板
１４の厚さの和とＦＲＤチップ１２と熱緩衝板１４の厚
さの和とが等しくなるように設定されている。
【００２６】導電性金属シート３２は、上記熱緩衝板１
４，１４，…上に配置されている。この導電性金属シー
ト３２は、例えばプレス抜き加工した硬Ｃｕシートで形
成され、表面に酸化防止用のニッケル（Ｎｉ）メッキが
施されている。この導電性金属シート３２上には、樹脂
フレーム１６が配置されている。樹脂フレーム１６の中
央部には各チップ１１，１１，…，１２，１２，…に対
応する位置に開口１８，１８，…が設けられ、格子状の
枠が形成されており、外周部には爪１９，１９，…が設
けられている。一方、リングフレーム１７には、上記各
チップ１１，１１，…，１２，１２，…の裏面側に配置
された円板型熱緩衝板（コレクタ側熱緩衝板）１５に対
応する開口２０が設けられ、且つ上記爪１９，１９，…
に対応する位置に係合穴２１，２１，…が設けられてい
る。上記樹脂フレーム１６の爪１９，１９，…と上記リ
ングフレーム１７の係合穴２１，２１，…とが係止さ
れ、これら樹脂フレーム１６とリングフレーム１７とに
よって導電性金属シート３２、熱緩衝板１４，１４，
…、チップフレーム１３，１３，…、ＩＧＢＴチップ１
１，１１，…、ＦＲＤチップ１２，１２，…、及び円板
型熱緩衝板１５が挟持される。
４，１４，…上に配置されている。この導電性金属シー
ト３２は、例えばプレス抜き加工した硬Ｃｕシートで形
成され、表面に酸化防止用のニッケル（Ｎｉ）メッキが
施されている。この導電性金属シート３２上には、樹脂
フレーム１６が配置されている。樹脂フレーム１６の中
央部には各チップ１１，１１，…，１２，１２，…に対
応する位置に開口１８，１８，…が設けられ、格子状の
枠が形成されており、外周部には爪１９，１９，…が設
けられている。一方、リングフレーム１７には、上記各
チップ１１，１１，…，１２，１２，…の裏面側に配置
された円板型熱緩衝板（コレクタ側熱緩衝板）１５に対
応する開口２０が設けられ、且つ上記爪１９，１９，…
に対応する位置に係合穴２１，２１，…が設けられてい
る。上記樹脂フレーム１６の爪１９，１９，…と上記リ
ングフレーム１７の係合穴２１，２１，…とが係止さ
れ、これら樹脂フレーム１６とリングフレーム１７とに
よって導電性金属シート３２、熱緩衝板１４，１４，
…、チップフレーム１３，１３，…、ＩＧＢＴチップ１
１，１１，…、ＦＲＤチップ１２，１２，…、及び円板
型熱緩衝板１５が挟持される。
【００２７】また、枠状の樹脂基板２２には、各チップ
１１，１１，…，１２，１２，…に対応する位置に開口
２２ａが形成されている。この樹脂基板２２の裏面側に
は、各ＩＧＢＴチップ１１，１１，…のゲート電極に対
応する位置にコンタクトプローブ（ゲート圧接電極）３
０及び各ＩＧＢＴチップ１１，１１，…を制御する制御
信号を上記コンタクトプローブ３０を介して各ＩＧＢＴ
チップ１１，１１，…のゲート電極に供給するためのゲ
ート配線が設けられている。上記コンタクトプローブ３
０は、図示しないバネによって各ＩＧＢＴチップ１１，
１１，…のゲート電極に圧接される。上記ゲート配線は
樹脂基板２２に固着されており、上記開口２２ａに対応
する形状の開口２４ａを有する樹脂製の保護カバー２４
によって保護されている。すなわち、樹脂基板２２の外
周部には係合穴２５，２５，…が設けられ、保護カバー
２４の上記係合穴２５，２５，…に対応する位置には爪
２６，２６，…が設けられ、これら係合穴２４，２４，
…と爪２６，２６，…とが係止されることにより、ゲー
ト配線が保護されるようになっている。
１１，１１，…，１２，１２，…に対応する位置に開口
２２ａが形成されている。この樹脂基板２２の裏面側に
は、各ＩＧＢＴチップ１１，１１，…のゲート電極に対
応する位置にコンタクトプローブ（ゲート圧接電極）３
０及び各ＩＧＢＴチップ１１，１１，…を制御する制御
信号を上記コンタクトプローブ３０を介して各ＩＧＢＴ
チップ１１，１１，…のゲート電極に供給するためのゲ
ート配線が設けられている。上記コンタクトプローブ３
０は、図示しないバネによって各ＩＧＢＴチップ１１，
１１，…のゲート電極に圧接される。上記ゲート配線は
樹脂基板２２に固着されており、上記開口２２ａに対応
する形状の開口２４ａを有する樹脂製の保護カバー２４
によって保護されている。すなわち、樹脂基板２２の外
周部には係合穴２５，２５，…が設けられ、保護カバー
２４の上記係合穴２５，２５，…に対応する位置には爪
２６，２６，…が設けられ、これら係合穴２４，２４，
…と爪２６，２６，…とが係止されることにより、ゲー
ト配線が保護されるようになっている。
【００２８】エミッタ圧接電極板２７とコレクタ圧接電
極板２８は、上記チップ１１，１１，…，１２，１２，
…、チップフレーム１３，１３，…、熱緩衝板１４，１
４，…、導電性金属シート３２、円板型熱緩衝板１５、
絶縁性フレーム１６、リングフレーム１７、保護カバー
２４、及び絶縁基板２２を挟むように配置されている。
上記エミッタ圧接電極板２７の裏面側には、各チップ１
１，１１，…、１２，１２，…に掛かる圧接力を均一化
するために非圧接部に分離溝が設けられ、各ＩＧＢＴチ
ップ１１，１１，…、及びＦＲＤチップ１２，１２，…
に対応する位置に柱状の突起部が形成されている。そし
て、この突起部が上記樹脂基板２２の開口２２ａ、保護
カバー２４の開口２４ａ、樹脂フレーム１６の開口１
８，１８，…、熱緩衝板１４，１４，…、及びチップフ
レーム１３，１３，…を介して各チップ１１，１１，
…，１２，１２，…の主表面を圧接するようになってい
る。上記マルチチップ圧接型ＩＧＢＴは、例えばセラミ
ック製の外囲器に封止され、エミッタ圧接電極板２７と
コレクタ圧接電極板２８とに高い圧力を印加して圧接し
た状態で用いられる。
極板２８は、上記チップ１１，１１，…，１２，１２，
…、チップフレーム１３，１３，…、熱緩衝板１４，１
４，…、導電性金属シート３２、円板型熱緩衝板１５、
絶縁性フレーム１６、リングフレーム１７、保護カバー
２４、及び絶縁基板２２を挟むように配置されている。
上記エミッタ圧接電極板２７の裏面側には、各チップ１
１，１１，…、１２，１２，…に掛かる圧接力を均一化
するために非圧接部に分離溝が設けられ、各ＩＧＢＴチ
ップ１１，１１，…、及びＦＲＤチップ１２，１２，…
に対応する位置に柱状の突起部が形成されている。そし
て、この突起部が上記樹脂基板２２の開口２２ａ、保護
カバー２４の開口２４ａ、樹脂フレーム１６の開口１
８，１８，…、熱緩衝板１４，１４，…、及びチップフ
レーム１３，１３，…を介して各チップ１１，１１，
…，１２，１２，…の主表面を圧接するようになってい
る。上記マルチチップ圧接型ＩＧＢＴは、例えばセラミ
ック製の外囲器に封止され、エミッタ圧接電極板２７と
コレクタ圧接電極板２８とに高い圧力を印加して圧接し
た状態で用いられる。
【００２９】上記のような構成によれば、各ＩＧＢＴチ
ップ１１，１１，…間におけるエミッタ配線の寄生イン
ダクタンスＬｅを、導電性金属シート３２によって十分
に低減できるので、ＩＧＢＴのスイッチングの際にノイ
ズ等がトリガとなって寄生ＬＣＲ共振回路が発振を開始
するのを抑制でき、素子の異常動作や故障、破壊等を防
ぐことができる。
ップ１１，１１，…間におけるエミッタ配線の寄生イン
ダクタンスＬｅを、導電性金属シート３２によって十分
に低減できるので、ＩＧＢＴのスイッチングの際にノイ
ズ等がトリガとなって寄生ＬＣＲ共振回路が発振を開始
するのを抑制でき、素子の異常動作や故障、破壊等を防
ぐことができる。
【００３０】図３は、この発明の第２の実施の形態に係
る圧接型半導体装置について説明するためのもので、主
要な構成の一部を拡大して示す断面図であり、図２に対
応している。この第２の実施の形態に係るマルチチップ
圧接型ＩＧＢＴは、図１及び図２における熱緩衝板１
４，１４，…と導電性金属シート３０との間のチップ非
圧接部に、絶縁性シート３３を挿入したものである。こ
の絶縁性シート３３は、例えば図４に示すような平面パ
ターンを有するポリイミドフィルムで形成される。
る圧接型半導体装置について説明するためのもので、主
要な構成の一部を拡大して示す断面図であり、図２に対
応している。この第２の実施の形態に係るマルチチップ
圧接型ＩＧＢＴは、図１及び図２における熱緩衝板１
４，１４，…と導電性金属シート３０との間のチップ非
圧接部に、絶縁性シート３３を挿入したものである。こ
の絶縁性シート３３は、例えば図４に示すような平面パ
ターンを有するポリイミドフィルムで形成される。
【００３１】このような構成によれば、熱緩衝板１４，
１４，…を厚く形成したり、エミッタ配線長を増やすこ
となくエミッタ電極とコレクタ電極の絶縁のために必要
な実質的な沿面距離を確保でき、高耐圧化に好適であ
る。
１４，…を厚く形成したり、エミッタ配線長を増やすこ
となくエミッタ電極とコレクタ電極の絶縁のために必要
な実質的な沿面距離を確保でき、高耐圧化に好適であ
る。
【００３２】図５は、この発明の第３の実施の形態に係
る圧接型半導体装置について説明するためのもので、主
要な構成の一部を拡大して示す断面図であり、図２及び
図３に対応している。この第３の実施の形態に係るマル
チチップ圧接型ＩＧＢＴは、図３における導電性金属シ
ート３２の端部３０Ａを素子の外部（外囲器の外部）に
導出し、エミッタ制御電極として用いるようにしたもの
である。従来はエミッタ圧接電極板２７の端部にロウ付
け等でエミッタ制御電極を形成していたため、制御信号
の電流路にエミッタ圧接電極板２７のインダクタンス成
分が介在され、誘導電圧が乗っていた。これに対し、図
５に示したような構成によれば、エミッタ圧接電極板２
７のインダクタンス成分が介在されることはないので、
ノイズ等による影響を低減でき、信頼性を向上できる。
る圧接型半導体装置について説明するためのもので、主
要な構成の一部を拡大して示す断面図であり、図２及び
図３に対応している。この第３の実施の形態に係るマル
チチップ圧接型ＩＧＢＴは、図３における導電性金属シ
ート３２の端部３０Ａを素子の外部（外囲器の外部）に
導出し、エミッタ制御電極として用いるようにしたもの
である。従来はエミッタ圧接電極板２７の端部にロウ付
け等でエミッタ制御電極を形成していたため、制御信号
の電流路にエミッタ圧接電極板２７のインダクタンス成
分が介在され、誘導電圧が乗っていた。これに対し、図
５に示したような構成によれば、エミッタ圧接電極板２
７のインダクタンス成分が介在されることはないので、
ノイズ等による影響を低減でき、信頼性を向上できる。
【００３３】図６は、この発明の第４の実施の形態に係
る圧接型半導体装置について説明するためのもので、主
要な構成の一部を拡大して示す断面図であり、図２、図
３及び図５に対応している。上記第１ないし第３の実施
の形態では、導電性金属シート３２を熱緩衝板１４，１
４，…とエミッタ圧接電極板２７との間に介在させたの
に対し、導電性金属シート３２を各チップ１１，１１，
…、１２，１２，…の主表面と熱緩衝板１４，１４，…
との間に介在させたものである。
る圧接型半導体装置について説明するためのもので、主
要な構成の一部を拡大して示す断面図であり、図２、図
３及び図５に対応している。上記第１ないし第３の実施
の形態では、導電性金属シート３２を熱緩衝板１４，１
４，…とエミッタ圧接電極板２７との間に介在させたの
に対し、導電性金属シート３２を各チップ１１，１１，
…、１２，１２，…の主表面と熱緩衝板１４，１４，…
との間に介在させたものである。
【００３４】このような構成であっても上記第２の実施
の形態と実質的に同様な作用効果が得られる。なお、こ
の発明は上述した第１ないし第４の実施の形態に限定さ
れるものではなく、要旨を逸脱しない範囲で種々変形し
て実施可能である。例えば上記各実施の形態では圧接型
半導体装置の一例として逆導通圧接型ＩＧＢＴを例にと
って説明したが、他の素子を用いた圧接型半導体装置に
も同様に適用可能なのは勿論である。
の形態と実質的に同様な作用効果が得られる。なお、こ
の発明は上述した第１ないし第４の実施の形態に限定さ
れるものではなく、要旨を逸脱しない範囲で種々変形し
て実施可能である。例えば上記各実施の形態では圧接型
半導体装置の一例として逆導通圧接型ＩＧＢＴを例にと
って説明したが、他の素子を用いた圧接型半導体装置に
も同様に適用可能なのは勿論である。
【００３５】また、図５及び図６に示した第３，第４の
実施の形態において低耐圧の素子の場合には絶縁性シー
ト３３を設けなくても良く、第４の実施の形態における
導電性金属シート３０の端部を第３の実施の形態と同様
に外部に導出するように構成しても良い。
実施の形態において低耐圧の素子の場合には絶縁性シー
ト３３を設けなくても良く、第４の実施の形態における
導電性金属シート３０の端部を第３の実施の形態と同様
に外部に導出するように構成しても良い。
【００３６】
【発明の効果】以上説明したように、この発明によれ
ば、寄生的に形成されるＬＣＲ共振回路による発振を抑
制できるマルチチップ圧接型半導体装置が得られる。ま
た、半導体チップの沿面距離を確保し易く、容易に高耐
圧化が図れるマルチチップ圧接型半導体装置が得られ
る。
ば、寄生的に形成されるＬＣＲ共振回路による発振を抑
制できるマルチチップ圧接型半導体装置が得られる。ま
た、半導体チップの沿面距離を確保し易く、容易に高耐
圧化が図れるマルチチップ圧接型半導体装置が得られ
る。
【図１】この発明の第１の実施の形態に係る圧接型半導
体装置について説明するためのもので、外囲器から取り
出して分解した状態の要部を示す分解図。
体装置について説明するためのもので、外囲器から取り
出して分解した状態の要部を示す分解図。
【図２】図１に示した圧接型半導体装置の主要な構成の
一部を拡大して示す断面図。
一部を拡大して示す断面図。
【図３】この発明の第２の実施の形態に係る圧接型半導
体装置について説明するためのもので、主要な構成の一
部を拡大して示す断面図。
体装置について説明するためのもので、主要な構成の一
部を拡大して示す断面図。
【図４】図３に示した圧接型半導体装置における絶縁性
シートの平面図。
シートの平面図。
【図５】この発明の第３の実施の形態に係る圧接型半導
体装置について説明するためのもので、主要な構成の一
部を拡大して示す断面図。
体装置について説明するためのもので、主要な構成の一
部を拡大して示す断面図。
【図６】この発明の第４の実施の形態に係る圧接型半導
体装置について説明するためのもので、主要な構成の一
部を拡大して示す断面図。
体装置について説明するためのもので、主要な構成の一
部を拡大して示す断面図。
【図７】従来のマルチチップ圧接型半導体装置について
説明するためのもので、外囲器から取り出した状態で主
要な構成の一部を拡大して示す断面図。
説明するためのもので、外囲器から取り出した状態で主
要な構成の一部を拡大して示す断面図。
【図８】複数のＩＧＢＴチップと複数のＦＲＤチップを
圧接した従来のマルチチップ圧接型半導体装置の等価回
路図。
圧接した従来のマルチチップ圧接型半導体装置の等価回
路図。
１１…ＩＧＢＴチップ、１２…ＦＲＤチップ、１３…チ
ップフレーム、１４…熱緩衝板、１５…円板型熱緩衝
板、１６…樹脂フレーム、１７…リングフレーム、２２
…絶縁基板、２４…保護カバー、２７…エミッタ圧接電
極板、２８…コレクタ圧接電極板、３０…コンタクトプ
ローブ、３２…導電性金属シート、３３…ポリイミドフ
ィルム（絶縁性シート）。
ップフレーム、１４…熱緩衝板、１５…円板型熱緩衝
板、１６…樹脂フレーム、１７…リングフレーム、２２
…絶縁基板、２４…保護カバー、２７…エミッタ圧接電
極板、２８…コレクタ圧接電極板、３０…コンタクトプ
ローブ、３２…導電性金属シート、３３…ポリイミドフ
ィルム（絶縁性シート）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−88240（ＪＰ，Ａ) 特開 昭60−194565（ＪＰ，Ａ) 特開 昭59−172242（ＪＰ，Ａ) 特開 平８−23094（ＪＰ，Ａ) 特開 昭50−37368（ＪＰ，Ａ) 特開 平７−94673（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/52 H01L 29/74 - 29/749
Claims (8)
- 【請求項１】 同一平面上に配置された複数の半導体チ
ップと、これら半導体チップの主表面上にそれぞれ対応
して設けられる複数の熱緩衝板と、前記熱緩衝板上に配
置され、前記各半導体チップ間の電極配線の寄生インダ
クタンスを低減するための導電性の硬金属シートと、こ
の導電性の硬金属シート上に配置され、前記各半導体チ
ップとの対向面側に、前記各半導体チップに対応する柱
状の突起部を有する第１の圧接電極板と、前記半導体チ
ップの裏面側に配置される第２の圧接電極板と、前記導
電性の硬金属シートと前記各半導体チップの非圧接部と
の間に挿入され、前記半導体チップにおける電極間の沿
面距離を確保するための絶縁性シートとを具備し、 前記第１，第２の圧接電極板で、前記導電性の硬金属シ
ート、前記複数の熱緩衝板、及び前記複数の半導体チッ
プをそれぞれ重ねた状態で一括して圧接することを特徴
とする圧接型半導体装置。 - 【請求項２】 同一平面上に配置された複数の半導体チ
ップと、これら半導体チップの主表面上に設けられ、各
半導体チップ間の電極配線の寄生インダクタンスを低減
するための導電性の硬金属シートと、前記導電性の硬金
属シート上に、各半導体チップにそれぞれ対応して設け
られる複数の熱緩衝板と、これら熱緩衝板上に配置さ
れ、前記各半導体チップとの対向面側に、前記各半導体
チップに対応する柱状の突起部を有する第１の圧接電極
板と、前記半導体チップの裏面側に配置される第２の圧
接電極板と、前記導電性の硬金属シートと前記各半導体
チップの非圧接部との間に挿入され、前記半導体チップ
における電極間の沿面距離を確保するための絶縁性シー
トとを具備し、 前記第１，第２の圧接電極板で、前記複数の熱緩衝板、
前記導電性の硬金属シート、及び前記複数の半導体チッ
プをそれぞれ重ねた状態で一括して圧接することを特徴
とする圧接型半導体装置。 - 【請求項３】 同一平面上に配置された複数の半導体チ
ップと、これら半導体チップの主表面上にそれぞれ対応
して設けられる複数の熱緩衝板と、前記熱緩衝板上に配
置され、前記各半導体チップ間の電極配線の寄生インダ
クタンスを低減し、且つ端部が制御電極として導出さ
れ、この制御電極に制御信号を与えて複 数の半導体チッ
プの動作を制御するための導電性の硬金属シートと、こ
の導電性の硬金属シート上に配置され、前記各半導体チ
ップとの対向面側に、前記各半導体チップに対応する柱
状の突起部を有する第１の圧接電極板と、前記半導体チ
ップの裏面側に配置される第２の圧接電極板とを具備
し、 前記第１，第２の圧接電極板で、前記導電性の硬金属シ
ート、前記複数の熱緩衝板、及び前記複数の半導体チッ
プをそれぞれ重ねた状態で一括して圧接することを特徴
とする圧接型半導体装置。 - 【請求項４】 同一平面上に配置された複数の半導体チ
ップと、これら半導体チップの主表面上に設けられ、各
半導体チップ間の電極配線の寄生インダクタンスを低減
し、且つ端部が制御電極として導出され、この制御電極
に制御信号を与えて複数の半導体チップの動作を制御す
るための導電性の硬金属シートと、前記導電性の硬金属
シート上に、各半導体チップにそれぞれ対応して設けら
れる複数の熱緩衝板と、これら熱緩衝板上に配置され、
前記各半導体チップとの対向面側に、前記各半導体チッ
プに対応する柱状の突起部を有する第１の圧接電極板
と、前記半導体チップの裏面側に配置される第２の圧接
電極板とを具備し、 前記第１，第２の圧接電極板で、前記複数の熱緩衝板、
前記導電性の硬金属シート、及び前記複数の半導体チッ
プをそれぞれ重ねた状態で一括して圧接することを特徴
とする圧接型半導体装置。 - 【請求項５】 同一平面上に配置された複数の半導体チ
ップと、これら半導体チップの主表面上にそれぞれ対応
して設けられる複数の熱緩衝板と、前記熱緩衝板上に配
置され、前記各半導体チップ間の電極配線の寄生インダ
クタンスを低減するための導電性金属シートと、この導
電性金属シート上に配置され、前記各半導体チップに対
応する位置に開口を有する絶縁性フレームと、前記絶縁
性フレーム上に配置され、前記各半導体チップとの対向
面側に、前記各半導体チップに対応する柱状の突起部を
有する第１の圧接電極板と、前記半導体チップの裏面側
に配置される第２の圧接電極板と、前記複数の半導体チ
ップと前記第２の圧接電極板との間に介在される円板型
熱緩衝板とを具備し、 前記第１，第２の圧接電極板で、前記絶縁性フレーム、
前記導電性金属シート、前記複数の熱緩衝板、前記複数
の半導体チップ、及び前記円板型熱緩衝板をそれぞれ重
ねた状態で一括して圧接し、前記絶縁性フレームと前記
円板型熱緩衝板とで前記各半導体チップを上下方向から
挟むことにより、各半導体チップの上下方向の位置出し
及び固定を行うことを特徴とする圧接型半導体装置。 - 【請求項６】 同一平面上に配置された複数の半導体チ
ップと、これら半導体チップの主表面上に設けられ、各
半導体チップ間の電極配線の寄生インダクタンスを低減
するための導電性金属シートと、前記導電性金属シート
上に、各半導体チップにそれぞれ対応して設けられる複
数の熱緩衝板と、これら熱緩衝板上に配置され、前記各
半導体チップに対応する位置に開口を有する絶縁性フレ
ームと、前記絶縁性フレーム上に配置され、前記各半導
体チップとの対向面側に、前記各半導体チップに対応す
る柱状の突起部を有する第１の圧接電極板と、前記半導
体チップの裏面側に配置される第２の圧接電極板と、前
記複数の半導体チップと前記第２の圧接電極板との間に
介在される円板型熱緩衝板とを具備し、 前記第１，第２の圧接電極板で、前記絶縁性フレーム、
前記複数の熱緩衝板、前記導電性金属シート、前記複数
の半導体チップ、及び前記円板型熱緩衝板をそれぞれ重
ねた状態で一括して圧接し、前記絶縁性フレームと前記
円板型熱緩衝板とで前記各半導体チップを上下方向から
挟むことにより、各半導体チップの上下方向の位置出し
及び固定を行うことを特徴とする圧接型半導体装置。 - 【請求項７】 前記複数の半導体チップの主表面側と前
記第１の圧接電極板との間に介在され、前記各半導体チ
ップの水平方向の位置出し及び固定を行う枠状のチップ
フレームを更に具備することを特徴とする請求項１ない
し６いずれか１つの項に記載の圧接型半導体装置。 - 【請求項８】 前記第２の圧接電極板に対応する開口を
有し、前記絶縁性フレームに係止されることにより、前
記複数の半導体チップ及び前記円板型熱緩衝板を挟持す
るリングフレームを更に具備することを特徴とする請求
項５ないし７いずれか１つの項に記載の圧接型半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13881896A JP3319569B2 (ja) | 1996-05-31 | 1996-05-31 | 圧接型半導体装置 |
| US08/866,158 US5990501A (en) | 1996-05-31 | 1997-05-30 | Multichip press-contact type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13881896A JP3319569B2 (ja) | 1996-05-31 | 1996-05-31 | 圧接型半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH09321293A JPH09321293A (ja) | 1997-12-12 |
| JP3319569B2 true JP3319569B2 (ja) | 2002-09-03 |
Family
ID=15230956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13881896A Expired - Fee Related JP3319569B2 (ja) | 1996-05-31 | 1996-05-31 | 圧接型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5990501A (ja) |
| JP (1) | JP3319569B2 (ja) |
Families Citing this family (16)
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|---|---|---|---|---|
| JP2001036002A (ja) * | 1999-07-23 | 2001-02-09 | Fuji Electric Co Ltd | 半導体装置 |
| JP3676240B2 (ja) | 2000-02-07 | 2005-07-27 | 株式会社東芝 | 圧接型半導体装置 |
| EP1168446A3 (en) * | 2000-06-23 | 2008-01-23 | Westcode Semiconductors Limited | Housing semiconductor chips |
| KR100958422B1 (ko) | 2003-01-21 | 2010-05-18 | 페어차일드코리아반도체 주식회사 | 고전압 응용에 적합한 구조를 갖는 반도체 패키지 |
| US6917219B2 (en) * | 2003-03-12 | 2005-07-12 | Xilinx, Inc. | Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice |
| US7068072B2 (en) | 2003-06-30 | 2006-06-27 | Xilinx, Inc. | Integrated circuit with interface tile for coupling to a stacked-die second integrated circuit |
| JP4157001B2 (ja) * | 2003-08-28 | 2008-09-24 | 株式会社東芝 | マルチチップ圧接型半導体装置 |
| US8296578B1 (en) | 2009-08-03 | 2012-10-23 | Xilinx, Inc. | Method and apparatus for communicating data between stacked integrated circuits |
| JP6082528B2 (ja) * | 2012-04-27 | 2017-02-15 | 本田技研工業株式会社 | 半導体チップの通電検査装置及び半導体チップの通電検査方法 |
| US9177943B2 (en) | 2013-10-15 | 2015-11-03 | Ixys Corporation | Power device cassette with auxiliary emitter contact |
| DE102014104718B3 (de) * | 2014-04-03 | 2015-08-20 | Infineon Technologies Ag | Halbleiterbaugruppe mit Chiparrays |
| CN105336723B (zh) | 2014-07-28 | 2018-09-14 | 通用电气公司 | 半导体模块、半导体模块组件及半导体装置 |
| WO2016184590A1 (en) | 2015-05-19 | 2016-11-24 | Abb Schweiz Ag | Semiconductor device |
| US9859896B1 (en) | 2015-09-11 | 2018-01-02 | Xilinx, Inc. | Distributed multi-die routing in a multi-chip module |
| WO2017220949A1 (en) * | 2016-06-20 | 2017-12-28 | Zhuzhou Crrc Times Electric Co. Ltd. | A semiconductor device sub-assembly |
| CN110931465B (zh) * | 2018-09-20 | 2024-04-12 | 全球能源互联网研究院有限公司 | 一种具有抑制压接型igbt器件渡越时间振荡的装置 |
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|---|---|---|---|---|
| JPS57196535A (en) * | 1981-05-28 | 1982-12-02 | Toshiba Corp | Semiconductor device for electric power |
| JPH065686B2 (ja) * | 1985-09-04 | 1994-01-19 | 株式会社日立製作所 | 圧接型半導体装置 |
| JPH081914B2 (ja) * | 1987-03-31 | 1996-01-10 | 株式会社東芝 | 圧接型半導体装置 |
| JP3137375B2 (ja) * | 1990-09-20 | 2001-02-19 | 株式会社東芝 | 圧接型半導体装置 |
| JP3256636B2 (ja) * | 1994-09-15 | 2002-02-12 | 株式会社東芝 | 圧接型半導体装置 |
| US5726466A (en) * | 1995-09-11 | 1998-03-10 | Kabushiki Kaisha Toshiba | Press pack power semiconductor device incorporating a plurality of semiconductor elements |
| JP3550243B2 (ja) * | 1996-01-30 | 2004-08-04 | 株式会社東芝 | 内部圧接型半導体装置 |
-
1996
- 1996-05-31 JP JP13881896A patent/JP3319569B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-30 US US08/866,158 patent/US5990501A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5990501A (en) | 1999-11-23 |
| JPH09321293A (ja) | 1997-12-12 |
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