JP3629172B2

JP3629172B2 - 圧接型半導体装置

Info

Publication number: JP3629172B2
Application number: JP28004499A
Authority: JP
Inventors: 知一土門; 一郎大村; 俊之三柳
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-30
Filing date: 1999-09-30
Publication date: 2005-03-16
Anticipated expiration: 2019-09-30
Also published as: JP2001102520A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＩＧＢＴ等の絶縁ゲート型の半導体チップが同一パッケージに複数個組込まれた圧接型半導体装置に係わり、特に、スイッチング動作の安定性を向上し得る圧接型半導体装置に関する。
【０００２】
【従来の技術】
従来、ＩＧＢＴ等の絶縁ゲート型半導体素子を大電流で動作させる際には、複数の半導体チップが並列接続されてパッケージ内に組込まれた圧接型半導体装置が広く用いられている。
【０００３】
図１２はこの種の圧接型半導体装置のエミッタ電極をパッケージ内側から見た平面図である。エミッタ電極１は、ゲート端子２を保持する絶縁性の外囲器３に囲まれ、内周部には、図示しない各半導体チップのゲートパッドに夫々加圧接触するように配置された複数の圧接ピン（＝ばねピン）４を有している。各圧接ピン４とゲート端子２との間は、ゲート抵抗５を有する複数のリード線６により並列接続された構造となっている。
【０００４】
一方、図１３に別の構造を示すように、外囲器内周部、あるいは半導体チップ配列部に開口を有する樹脂あるいはセラミックなどからなる絶縁基板７がコレクタ電極板８上に設けられており、この絶縁基板７上に薄く蒸着形成されたゲート配線網７ａと各半導体チップ９のゲートパッド９ｇとがワイヤ１０を介してボンディング接続された構造のものもある。
【０００５】
【発明が解決しようとする課題】
しかしながら、以上のような圧接型半導体装置では、次のような問題がある。すなわち、ゲート端子２に各リード線６を並列接続する構造では、一般に発振防止用のゲート抵抗５又はサーミスタが各リード線６に接続される。しかし、長いリード線６のインダクタンス成分により、各チップ毎に主電流の振動や発振を生じさせ、各チップのスイッチング動作を不安定にする場合がある。
【０００６】
一方、ゲート配線網７ａと各半導体チップ９とをボンディング接続する構造では、ゲート配線網７ａとボンディングワイヤ１０との双方のインダクタンス成分を無視できず、電流振動し易い圧接型パッケージにおいて、同様に各チップ毎のスイッチング動作を不安定にする場合がある。
【０００７】
なお、これらの不安定なスイッチング動作は、各チップ間での電流不均一を招き、最悪の場合、１つの半導体チップにパッケージの全電流を集中させて素子破壊の原因となる。また、不安定なスイッチング動作は、ゲート抵抗が小さくなると、顕著に現れる傾向にある。
【０００８】
本発明は上記実情を考慮してなされたもので、配線のインダクタンス成分を低減でき、スイッチング動作の安定性を向上し得る圧接型半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に対応する発明は、格子状に配列された複数の凸部を有するエミッタ電極板と、前記エミッタ電極板とは絶縁しつつ前記各凸部近傍に立設された複数の圧接ピンと、前記各凸部及び各圧接ピンの間で前記エミッタ電極板に固定されたプリント基板と、前記プリント基板の一方の面に選択的に形成され、表面に絶縁膜を有し、前記各圧接ピンの近傍領域のみ前記絶縁膜から露出されて前記エミッタ電極板に接触するエミッタ検出配線層と、前記プリント基板の他方の面に選択的に形成され、前記エミッタ検出配線層と略同一形状を有し、前記各圧接ピンに電気的に接続されたゲート配線層と、前記エミッタ電極板に対向配置されたコレクタ電極板と、前記コレクタ電極板と前記エミッタ電極板の各凸部とに加圧接触されるように同一平面に配列され、前記各圧接ピンに個別に加圧接触されるゲート電極を有する複数の半導体チップとを備えた圧接型半導体装置である。
【００１０】
また、請求項２に対応する発明は、請求項１に対応する圧接型半導体装置において、前記ゲート配線層としては、制御信号の入力部と前記各圧接ピンとの間の電流経路の長さが互いに等しい圧接型半導体装置である。
【００１１】
ここで、ゲート配線層は、全体が対称な平面形状として形成可能となっており、具体的には例えば、制御信号の入力部から複数の分岐部を介して各圧接ピンに至る樹枝状の平面形状として作成可能である。この場合、分岐部の個数が３つ以上であることが大容量化の観点から好ましい。なお、分岐部を持たない直線状の平面形状が全体として対称的に配置されてもよい。
【００１２】
さらに、請求項３に対応する発明は、請求項１又は請求項２に対応する圧接型半導体装置において、前記ゲート配線層としては、少なくとも前記各半導体チップ毎に抵抗が挿入された圧接型半導体装置である。
【００１３】
ここで、「少なくとも」の語は、各半導体チップ近傍以外にも、電流経路の途中に適宜抵抗を挿入可能なことを意味している。この場合、各圧接ピン側から制御信号の入力部に分岐部を通して近づくに従い、電流値の増加とは反対に、小さい値の抵抗が挿入される。
【００１４】
また、請求項４に対応する発明は、請求項１乃至請求項３のいずれか１項に対応する圧接型半導体装置において、前記エミッタ検出配線層としては、前記エミッタ電極板に接触する部分から前記プリント基板の端部に至るまでの電流経路における抵抗値が、前記エミッタ電極板の凸部を除いた板厚方向における抵抗値よりも高い圧接型半導体装置である。
【００１５】
ここで、エミッタ検出配線層の抵抗値は、抵抗の有無とは無関係に規定されるが、例えばゲート配線層と同様の位置に同程度の抵抗を挿入することが設計の容易性の観点から好ましい（但し、各半導体チップ毎の抵抗は除く）。
【００１６】
（作用）
従って、請求項１に対応する発明は以上のような手段を講じたことにより、エミッタ電位を検出するためのエミッタ検出配線層をエミッタ電極板にチップ直近で直接接続したので、配線のインダクタンス成分を低減でき、スイッチング動作の安定性を向上させることができる。
【００１７】
これに加え、エミッタ検出配線層とゲート配線層とを互いに平行に配置したので、互いに逆向きに流れる電流に対するインダクタンスの影響をも低減でき、前述した作用をより一層向上させることができる。
【００１８】
また、請求項２に対応する発明は、ゲート配線層としては、制御信号の入力部と各圧接ピンとの間の電流経路の長さが互いに等しいので、請求項１に対応する作用に加え、より容易且つ確実に、各半導体チップを均一に制御することができる。
【００１９】
さらに、請求項３に対応する発明は、ゲート配線層としては、少なくとも各半導体チップ毎に抵抗が挿入されたので、請求項１又は請求項２に対応する作用に加え、容易且つ確実に、各半導体チップに対する制御の安定性を向上させることができる。
【００２０】
また、請求項４に対応する発明は、エミッタ検出配線層としては、エミッタ電極板に接触する部分からプリント基板の端部に至るまでの電流経路における抵抗値が、エミッタ電極板の凸部を除いた板厚方向における抵抗値よりも高いので、請求項１乃至請求項３のいずれかに対応する作用に加え、エミッタ検出配線層への主電流の流入を阻止でき、検出動作の安全性を確保することができる。
【００２１】
【発明の実施の形態】
以下、本発明の各実施形態について図面を用いて説明するが、その前に本発明に係る圧接型半導体装置の適用されるゲート駆動方式について述べる。このゲート駆動方式は、最近、本発明者らにより考えられたものであり、従来問題となったゲート配線のインダクタンス成分Ｌｇを低減することに加え、ゲート抵抗を小さくしてスイッチング損失の低下を図っている。また、半導体チップのエミッタ電極以降の配線（エミッタ電極板を含む）に起因する寄生インダクタンスＬＥの影響を低減させる観点から、コモン側が各半導体チップのエミッタへ直接接続される構造となっている。また、ゲート抵抗は、４チップ当り又はチップ有効面積１ｃｍ^２当り、１０Ω以下となっている。
【００２２】
図１１はこのゲート駆動方式に適用されるゲート駆動回路と駆動される半導体装置とを示す回路図である。このゲート駆動回路ＧＤは、正側及び負側直流電源２１，２２を後段の各増幅部２３，２４等から交流的に絶縁するインダクタンスＬと、フォトカプラ２３の負側直流電源２４と、図示しないフォトカプラ駆動回路から受ける電流信号を電気的に絶縁しつつ駆動信号として後段の電圧増幅部２５に伝送するフォトカプラ２３と、この駆動信号を電圧増幅して電流増幅（エミッタフォロア）部２６に与える電圧増幅部２５と、電圧増幅された駆動信号を電流増幅して出力部２７に与える電流増幅部２６と、電流増幅された駆動信号に基づいてＭＯＳＦＥＴ１，２を駆動してゲート信号をＩＧＢＴのゲートに出力すると共に、コモン側のＣｏ点がＩＧＢＴのエミッタに直接接続される出力部２７とを備えている。
【００２３】
以上の構成では、コモン側のＣｏ点をＩＧＢＴのエミッタに直接接続してエミッタ配線の寄生インダクタンスＬＥを低減させることにより、エミッタ・ゲート間の実効的なゲート電位を変化させず、エミッタ・ゲート間に所定のゲート電位を印加可能となっている。
本発明はこのようなゲート駆動方式に好適な圧接型半導体装置（図１１中、ＩＧＢＴの部分）であり、より一層、インダクタンス成分の低減を図るものである。以下、順次説明する。
図１は本発明の第１の実施形態に係る圧接型半導体装置の組立構成を示す斜視図であり、図２はこの圧接型半導体装置の内部構成を示す平面図である。また、図３はこの圧接型半導体装置に使用されるプリント基板の両面の構成を示す平面図であり、図４は図２の４−４線矢視断面図である。また、図５はこのプリント基板と圧接ピンとの接続構成を示す斜視図であり、図６は図２の６−６線矢視断面図（但し、コレクタ電極板等を含む）である。
【００２４】
この圧接型半導体装置は、図１及び図２に示すように、格子状に配列された１６個の凸部３１並びに１６個の圧接ピン３２を有するエミッタ電極板３０に対し、各凸部３１並びに各圧接ピン３２を通過させるように１６個の開口部４１が格子状に配列されたプリント基板４０が各凸部３１の間に位置するように固定される。なお、各凸部３１並びに各圧接ピン３２は、電流経路の対称性を確保する観点から、４個毎にブロック分けされ、各ブロックでは各圧接ピン３２が中側に集中するように配置されている。
【００２５】
ここで、プリント基板４０は、０．５ｍｍの厚さを有するガラスエポキシ等の両面に銅箔の配線パターンを有する両面基板であり、上述したゲート駆動方式において、ゲート駆動用の配線層と、エミッタ電位検出用の配線層とが平行導体として形成されている。
【００２６】
具体的には、図３（ａ）に示すように、コレクタ電極板６０と対向する面に、抵抗ｒ１〜ｒ４を含む斜線の塗りつぶしパターンで示すゲート配線層４２が形成されている。ゲート配線層４２は、外部のゲート電極端子側４２ｔから４個のブロックへの配線長（電流経路の長さ）を等しくするように、Ｈ型等の対称な平面形状に形成されている。また、ゲート配線層４２は、インダクタンスの影響を緩和させる観点から、例えば配線の分岐部分などに抵抗ｒが挿入可能となっている。
【００２７】
各抵抗ｒ１〜ｒ４は、少なくとも圧接ピン毎（＝半導体チップ毎）に設けられ、外部のゲート電極端子側４２ｔに電流経路上で近づくに従い、抵抗値の小さいものが使用される（ｒ１＜ｒ２＜ｒ３＜ｒ４）。これは、外部のゲート電極端子側４２ｔに近づくに従い、分岐後よりは多く流れる分岐前の電流による電圧降下を下げる必要があるからである。
【００２８】
例えば、圧接ピン３２毎の抵抗ｒ１は、１Ω程度であり、ゲート電極端子側４２ｔから２本に分岐した後の箇所の抵抗ｒ３は、０．５〜０．１Ω程度のように、１Ωよりも小さい値に設定され、分岐前の箇所の抵抗ｒ４は、さらに小さい値に設定される。但し、圧接ピン３２毎の抵抗ｒ４が適当な値で設けられた場合、配線層３２中の他の抵抗ｒ１〜ｒ３は適宜省略してもよい。
【００２９】
また、プリント基板４０は、図３（ｂ）に示すように、エミッタ電極板３０に接する面に、ゲート配線層４２とは絶縁されつつ、ゲート配線層４２と略同一形状をもつエミッタ検出配線層４３が形成されている。エミッタ検出配線層４３は、エミッタ電極板３０内を流れる大電流による電位の変動の影響を緩和する観点から、ゲート配線層４２と同様に抵抗ｒｅ２〜ｒｅ４が挿入されている（但し、圧接ピン毎の抵抗は除く）。抵抗ｒｅ２〜ｒｅ４は、それぞれ対向配置されたゲート配線層４２中の抵抗ｒ２〜ｒ４と同程度の抵抗値を有している。また、エミッタ検出配線層４３は、圧接ピン３２近傍（及びネジ穴４４近傍）に位置するハンダ等からなる接触部４３ａを除き、全領域が抵抗ｒｅ２〜ｒｅ４も含めて保護絶縁膜４５に覆われている。
【００３０】
すなわち、プリント基板４０は、図４に４−４線矢視断面を示すように、ネジ４６によりエミッタ電極板３０に固定されたとき、エミッタ検出配線層４３の接触部４３ａがエミッタ電極板３０に接触する構成となっている。なお、接触部４３ａはネジ穴４４を取り囲むように形成してもよい。この場合、ワッシャー等を接触部４３ａとエミッタ電極板３０との間に入れてネジ止めすると、より確実に接触部４３ａとエミッタ電極板とのコンタクトを得ることができる。
【００３１】
また、プリント基板４０は、ネジ４６で固定された後、図５に示すように、ゲート配線層４２にて抵抗ｒ２よりも先端に位置する配線領域４２ａと、各圧接ピン３２とが配線４７を介して電気的に接続される。なお、各圧接ピン３２は、各絶縁体３２ａにより各凸部３１及びエミッタ電極板３０から絶縁されている。
【００３２】
この状態で、図６に示すように、エミッタ電極板３０の外周側に角筒状の外囲器５０が固着され、各凸部３１上にＭｏ等からなる各エミッタ側熱緩衝板４８が載置され、各エミッタ側熱緩衝板４８上に各半導体チップ７０がゲートパッドを圧接ピン３２に接触させる向きに載置される。また、全ての半導体チップ７０上にＭｏ等からなるコレクタ側熱緩衝板６１を載置し、コレクタ側熱緩衝板６１を押圧するように外囲器５０上部にコレクタ電極板６０が固着される。
【００３３】
以上のような構造によれば、図７（ａ）に示すように、ゲート配線層４２とエミッタ検出配線層４３からなる等価回路が形成される。図示するように、エミッタ電位を検出するためのエミッタ検出配線層４３を接触部４３ａにてエミッタ電極板３０に直接接続したことにより、全ての半導体チップ７０のエミッタ電位を正確に取出すことができるので、図７（ｂ）に示す従来技術と比べ、ゲート配線６やエミッタ配線等による寄生インダクタンスＬｇ，ＬＥの影響を減少させて振動や発振を低減でき、安定したゲート駆動電圧を半導体チップ７０に印加することができる。
【００３４】
これにより、同一パッケージ内に配置された半導体チップ７０が均一且つ安定にスイッチング動作するので、半導体素子の異常動作や故障、破壊を防止でき、信頼性を向上させることができる。
【００３５】
これに加え、エミッタ検出配線層４３とゲート配線層４２とを互いに平行に配置したことにより、それぞれ向きを異にして流れる電流に対する（相互）インダクタンスの影響をも低減でき、より一層、信頼性を向上させることができる。
【００３６】
また、エミッタ検出配線層４３とゲート配線層４２との双方に閉ループを存在させないので、両配線層４３，４２に、大きさが同じで逆向きの電流を流すことができる。これにより、ゲート電流が大きくとも、各半導体チップ７０のゲート・エミッタ間電圧を均一化することができる。
【００３７】
また、ゲート配線層４２としては、少なくとも各半導体チップ７０毎に抵抗ｒ１が挿入されたので、容易且つ確実に、各半導体チップ７０に対する制御の安定性を向上させることができる。
【００３８】
また、エミッタ検出配線層４３としては、エミッタ電極板３０との接触部４３ａからプリント基板４０の端部に至るまでの電流経路における抵抗値が、エミッタ電極板３０の凸部３１を除いた板厚方向における抵抗値よりも高いので、エミッタ検出配線層４３への主電流の流入を阻止でき、検出動作の安全性と精度を確保することができる。
【００３９】
さらに、ゲート配線はプリント基板４０上に形成したので、配線が容易で断線や短絡の可能性が低くなり、配線面での信頼性をも向上させることができる。また、輸送時の配線位置ずれ等を阻止でき、安定したゲート駆動を行うことができる。
【００４０】
さらに、プリント基板４０は、エミッタ電極板３０側に配置されるので、低電圧に対する絶縁が得られれば良く、容易に実現させることができる。
【００４１】
また、配線パターンは、ゲート電極端子側４２ｔから各圧接ピン３２までの電流経路の長さがほぼ等しいという簡単な設計基準を守ることにより、任意の平面形状を使用できるので、半導体チップ７０の個数の増大にも容易に対応することができる。
【００４２】
本実施形態の場合、例えば、Ｈ型の４つの隅（２つの隅でも良い）に新たなＨ型（又はＩ型）の中央部を接続したパターンにすれば良い。この種の変形パターンは、例示したように始めから対称な形状を意識して作成（又は継ぎ足し）してもよく、また、任意の配線パターンを点対称（回転）や鏡面対称（折曲げ）などに基づいて拡張しながら作成してもよい。なお、設計基準が簡単なため、容易に多数の配線パターンに変形できる。但し、どのような配線パターンに変形しても、前述した設計基準に該当する限り、本願発明の範囲に包含されることは言うまでもない。
【００４３】
（第２の実施形態）
次に、本発明の第２の実施形態に係る圧接型半導体装置について説明するが、前述した図面と同一要素には同一符号を付してその詳しい説明を省略し、ここでは異なる部分について主に述べる。
【００４４】
すなわち、本実施形態は、第１の実施形態の変形例であり、プリント基板４０の配線パターンを変えたものである。
【００４５】
ここで、プリント基板４０は、図８（ａ）にゲート配線層４２を示し、図８（ｂ）にエミッタ検出配線層４３を示すように、ネジ穴４４の位置がプリント基板４０の略中央部に変更されており、これに伴い、エミッタ検出配線層４３の接触部４３ａの位置もネジ穴４４の近傍に変更されている。
【００４６】
以上のような構成としても、第１の実施形態と同様の作用効果を得ることができる。また、本実施形態は、次の図９及び図１０に示すようにプリント基板４０の配線パターンを変形してもよい。すなわち、図９（ａ），（ｂ）に示すように、ゲート配線層４２及びエミッタ検出配線層４３を夫々２分割してＴ型の等長配線としてもよい。この場合、２個のゲート駆動回路ＧＤを用いて８チップ毎に各半導体チップ７０を駆動可能となっている。また、各ゲート駆動回路ＧＤの端子側４２ｔから各半導体チップ７０までの電流経路は夫々等しい長さとなっている。また、抵抗ｒ１，ｒ３，ｒ４の値は、適宜設定し直されている。
【００４７】
また、図１０（ａ），（ｂ）に示すように、図９に示した配線パターンをさらに分散し、４個のゲート駆動回路ＧＤを用いて各半導体チップ７０を４チップ毎に駆動可能な構成にしてもよい。
【００４８】
このように変形しても、第１の実施形態と同様の作用効果を得ることができる。
【００４９】
なお、上記各実施形態及び各変形例は、絶縁ゲート型半導体素子としてＩＧＢＴチップを例に挙げて説明したが、これに限らず、例えばＭＯＳＦＥＴチップやＩＥＧＴチップなど、他の絶縁ゲート型半導体素子に適用しても、本実施形態を同様に実施して同様の効果を得ることができる。
【００５０】
また、上記各実施形態及び各変形例は、複数の半導体チップ７０の内訳を全てスイッチング素子とした場合について説明したが、これに限らず、複数の半導体チップ７０の内訳を、スイッチング素子及び逆並列のダイオードチップとした構成にしても、本発明を同様に実施して同様の効果を得られるインバータ回路を実現させることができる。
【００５１】
この場合、各ダイオードチップは、各スイッチング素子チップのグループを電流経路的に対称に配置した後、余った凸部３１上に配置すればよい（但し、圧接ピン３２は除去されている）。また、インダクタンスＬｇとなるゲート配線層４２の長さを短縮する観点から、各スイッチング素子チップのグループを外周側に配置し、各ダイオードチップを中央側に配置することが好ましい。また、１つのグループ内にダイオードチップを含める構成にも変形可能である（例、３つのスイッチング素子と、１つのダイオードチップという４チップからなるグループ等）。
【００５２】
また、上記各実施形態及び各変形例は、半導体チップ７０が１６個の場合について説明したが、これに限らず、所望の個数の半導体チップ７０を収容する構成としても、本発明を同様に実施して同様の効果を得ることができる。
【００５３】
さらに、上記各実施形態及び各変形例は、接触部４３ａとネジ穴４４との関係を、例えば図３では互いに離れた関係とし、図８の中央部では一体的な関係として示したが、これに限らず、図３において一体的な関係としてもよいし、図８の中央部において互いに離れた関係としてもよい。
【００５４】
すなわち、プリント基板４０がエミッタ電極板３０に固定されたとき、エミッタ検出配線層４３の接触部４３ａがエミッタ電極板３０に接触する構成であれば、接触部４３ａの周辺構成をどのように変形しても、本発明の範囲に包含される。これは、接触部４３ａとネジ穴４４とが大きく離れていても本願発明の範囲に包含されることを意味している。なぜなら、接触部４３ａを突起形状とすれば、ネジ穴４４を接触部４３ａから離間して設けても、接触部４３ａがエミッタ電極板３０に接触するからである。
【００５５】
また、上記各実施形態及び各変形例は、プリント基板４０をネジ止めによりエミッタ電極板に固定する場合について説明したが、これに限らず、ネジ止め以外の固定手段（はめ込み等）で固定しても、本発明を同様に実施して同様の効果を得ることができる。
【００５６】
その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【００５７】
【発明の効果】
以上説明したように本発明によれば、配線のインダクタンス成分を低減でき、スイッチング動作の安定性を向上できる圧接型半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る圧接型半導体装置の組立構成を示す斜視図
【図２】同実施形態における圧接型半導体装置の内部構成を示す平面図
【図３】同実施形態におけるプリント基板の両面の構成を示す平面図
【図４】同実施形態における図２の４−４線矢視断面図
【図５】同実施形態におけるプリント基板と圧接ピンとの接続構成を示す斜視図
【図６】同実施形態における図２の６−６線矢視断面図
【図７】同実施形態における効果を従来と比較して説明するための等価回路図
【図８】本発明の第２の実施形態に係る圧接型半導体装置に適用されるプリント基板の両面の構成を示す平面図
【図９】同実施形態におけるプリント基板の変形構成を示す平面図
【図１０】同実施形態におけるプリント基板の変形構成を示す平面図
【図１１】同実施形態に適用されるゲート駆動回路と駆動される半導体装置とを示す回路図
【図１２】従来の圧接型半導体装置のエミッタ電極をパッケージ内側から見た平面図
【図１３】従来の圧接型半導体装置の内部構成を示す平面図
【符号の説明】
３０…エミッタ電極板
３１…凸部
３２…圧接ピン
３２ａ…絶縁体
４０…プリント基板
４１…開口部
４２…ゲート配線層
４２ａ…配線領域
４２ｔ…ゲート電極端子側
ｒ１〜ｒ４，ｒｅ２〜ｒｅ４…抵抗
４３…エミッタ検出配線層
４３ａ…接触部
４４…ネジ穴
４５…保護絶縁膜
４６…ネジ
４７…配線
４８…エミッタ側熱緩衝板
５０…外囲器
６０…コレクタ電極板
６１…コレクタ側熱緩衝板
７０…半導体チップ

Claims

格子状に配列された複数の凸部を有するエミッタ電極板と、
前記エミッタ電極板とは絶縁しつつ前記各凸部近傍に立設された複数の圧接ピンと、
前記各凸部及び各圧接ピンの間で前記エミッタ電極板に固定されたプリント基板と、
前記プリント基板の一方の面に選択的に形成され、表面に絶縁膜を有し、前記各圧接ピンの近傍領域のみ前記絶縁膜から露出されて前記エミッタ電極板に接触するエミッタ検出配線層と、
前記プリント基板の他方の面に選択的に形成され、前記エミッタ検出配線層と略同一形状を有し、前記各圧接ピンに電気的に接続されたゲート配線層と、
前記エミッタ電極板に対向配置されたコレクタ電極板と、
前記コレクタ電極板と前記エミッタ電極板の各凸部とに加圧接触されるように同一平面に配列され、前記各圧接ピンに個別に加圧接触されるゲート電極を有する複数の半導体チップと
を備えたことを特徴とする圧接型半導体装置。
請求項１に記載の圧接型半導体装置において、
前記ゲート配線層は、制御信号の入力部と前記各圧接ピンとの間の電流経路の長さが互いに等しいことを特徴とする圧接型半導体装置。
請求項１又は請求項２に記載の圧接型半導体装置において、
前記ゲート配線層は、少なくとも前記各半導体チップ毎に抵抗が挿入されたことを特徴とする圧接型半導体装置。
請求項１乃至請求項３のいずれか１項に記載の圧接型半導体装置において、
前記エミッタ検出配線層は、前記エミッタ電極板に接触する部分から前記プリント基板の端部に至るまでの電流経路における抵抗値が、前記エミッタ電極板の凸部を除いた板厚方向における抵抗値よりも高いことを特徴とする圧接型半導体装置。