CN117121185A - 压接式半导体器件封装 - Google Patents

压接式半导体器件封装 Download PDF

Info

Publication number
CN117121185A
CN117121185A CN202180096979.5A CN202180096979A CN117121185A CN 117121185 A CN117121185 A CN 117121185A CN 202180096979 A CN202180096979 A CN 202180096979A CN 117121185 A CN117121185 A CN 117121185A
Authority
CN
China
Prior art keywords
conductor
semiconductor device
conductive
electrode
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180096979.5A
Other languages
English (en)
Inventor
R·A·辛普森
迈克尔·大卫·尼科尔森
王彦刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuzhou CRRC Times Semiconductor Co Ltd
Dynex Semiconductor Ltd
Original Assignee
Zhuzhou CRRC Times Semiconductor Co Ltd
Dynex Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuzhou CRRC Times Semiconductor Co Ltd, Dynex Semiconductor Ltd filed Critical Zhuzhou CRRC Times Semiconductor Co Ltd
Publication of CN117121185A publication Critical patent/CN117121185A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Die Bonding (AREA)

Abstract

提供了一种半导体器件(1)，包括：多个半导体芯片(20)；布置在半导体芯片(20)相对侧的第一导体(4)和第二导体(5)，第二导体(5)包括多个柱(10)，每个半导体芯片(20)包括：面向第一导体的第一表面；布置在第一表面上并电连接到第一导体的第一电极；与第一表面相对的第二表面；布置在第二表面上并电连接到相应的一个柱的第二电极、以及控制电极，其布置在第二表面上，并且被配置为切换在第一电极和第二电极之间流动的电流；电路板(15)，包括由多个柱(10)贯穿的开口(32)，电路板(15)还包括电绝缘层(12)、设置在电绝缘层的相对表面上的第一导电膜和第二导电膜，并且第一导电膜被配置为形成包括第一接触焊盘(13)的第一布线图案，第二导电膜被配置为形成包括第二接触焊盘(14)的第二布线图案；多个电连接器(16)，其电连接半导体芯片(20)的控制电极和相应的第一接触焊盘(13)，并被配置为向电路板(15)施加压力；以及多个导电隔离物(25)，其固定地连接到第二导体(5)或相应的第二接触焊盘(14)，并且其中第二接触焊盘(14)通过压力经由导电隔离物(25)电连接到第二导体(5)。

Description

压接式半导体器件封装
技术领域
本公开涉及一种半导体器件。更具体地但非排他地，本公开涉及一种功率半导体器件，其改进了包含在器件内的半导体芯片的同时切换，从而改进了半导体芯片之间的电流共享以及半导体器件作为整体的可靠性，而无需使用额外的组件或牺牲器件的热性能。
背景技术
功率半导体器件通常用作工业设备中用于切换电流的功率开关。在此类应用中，功率半导体器件通常容纳至少一个功率半导体芯片(或管芯)，该至少一个功率半导体芯片(或管芯)具有接通和关断流经每个芯片的电流的控制端子。功率半导体芯片的示例包括绝缘栅双极晶体管(IGBT)、注入增强型栅极晶体管(IEGT)、功率金属氧化物半导体场效应晶体管(MOSFET)、功率双极结型晶体管(BJT)、集成栅极换流晶闸管(IGCT)、栅极可关断晶闸管(GTO)等。IGBT通常具有栅极端子(即控制端子)、集电极端子和发射极端子。栅极和发射极之间的电压降VGE控制集电极电流IC。IGBT具有电压驱动、切换速度快、导通损耗小的优点，同时能够阻断高电压。因此，IGBT广泛应用于功率开关应用。
图1示意性地示出了具有压接式封装的已知功率半导体器件100的剖面图。压接式功率半导体器件是传统隔离基底功率半导体器件的替代方案，在传统隔离基底功率半导体器件中，功率半导体芯片通常焊接在分别承载芯片的隔离衬底上，并且还通过引线键合到衬底。压接器件通常依靠外部夹紧系统施加力来与芯片接触，而不是隔离基底器件中使用的引线键合和焊点。在这个意义上，功率半导体器件100也可以被称为压力接触功率半导体器件。
如图1所示，压接式功率半导体器件100包括多个IGBT芯片120。各个IGBT芯片120在单个压力接触壳体内并联连接，以产生具有电流处理能力的单个器件100，该电流处理能力理想地是包含在壳体内的所有芯片120的能力的总和。IGBT芯片120被放置在机械应变缓冲器102、103之间以形成半导体单元130。然后，这些半导体单元130被定位在由电极104、105、陶瓷管108和薄凸缘106、107、109形成的气密密封壳体中的上电极104和下电极105之间。薄凸缘包括盖凸缘106、壳体上凸缘107和壳体下凸缘109。薄凸缘106、107、109在电极104、105和陶瓷管108之间形成气密的柔性接头。气密密封的壳体包围内部空间111。内部空间111通常填充有氮气。
在操作中，IGBT芯片120电连接和热连接在上电极104和下电极105之间。通常，一个电极(例如，上电极104)是平坦电极板，而另一个电极(例如，下电极105)具有电极板119和形成在电极板119的内表面上的柱110的阵列。半导体单元130通常具有不同面积的上接触区域和下接触区域。如图1所示，下电极105的柱110允许接触半导体单元130的底表面处的较小区域。
IGBT芯片120的集电极焊盘通常设置在IGBT芯片120的上表面上，并且电连接和热连接到上电极104。IGBT芯片120的栅极焊盘和发射极焊盘通常形成在IGBT芯片120的下表面上。发射极焊盘的尺寸通常比栅极焊盘大得多，并且电连接和热连接到下电极105的柱110。
驱动器电路用于控制IGBT芯片120的操作。在驱动器电路与IGBT芯片120的栅极焊盘和发射极焊盘之间必须进行连接。驱动器电路将驱动信号(例如，栅极电流IG)馈送至IGBT芯片120。驱动信号通常具有低额定功率。另一方面，功率电路用于传导流过IGBT芯片120的功率电流(例如，集电极电流IC)，并且能够承受更高的额定功率。例如，缓冲器102、103以及电极104和105属于功率电路。
驱动器电路包括设置在器件100内的专用电路板115，以将驱动信号分配到各个芯片120。驱动信号通常由位于器件100外部的栅极驱动电路(图1中未示出)产生。通常使用弹簧接触探针116直接进行与每个芯片120的栅极焊盘的连接，弹簧接触探针116被压缩在电路板115上的栅极驱动焊盘和相应芯片120上的栅极焊盘之间。栅极驱动焊盘通过电路板115上的布线图案互连，电路板115进一步接合到贯穿陶瓷管108的侧壁的栅极端子122。栅极端子122接收来自外部栅极驱动电路的栅极驱动信号。
驱动器电路的发射极分支的直接连接更加困难，因为通常在芯片120上仅提供单个大发射极焊盘，并且这用于连接到功率电路并用作提取热量的热接触。优选地，通过确保由柱110形成的到芯片120的功率连接具有尽可能最大的表面积，来最小化电阻和热阻。如果采用这种设计方法，则芯片120上的发射极焊盘与驱动信号分配电路板115之间没有足够的空间进行单独的直接接触。因此，驱动器电路通常通过将驱动器电路的发射极分支连接到下电极105来完成。在图1的示例中，发射极控制端子124通过焊接连接到凸缘109，凸缘109电连接到下电极105。可选地，发射极控制端子124可以直接连接到下电极105的外围部分。
在器件100的操作中，栅极电流IG流入栅极端子122并流出发射极控制端子124。栅极电流IG由连接在栅极端子122和发射极控制端子124之间的外部栅极驱动电路产生。栅极电流IG依次流过栅极端子122、电路板115上的布线图案、弹簧接触探针116、IGBT芯片120的栅极焊盘、IGBT芯片120、IGBT芯片120的发射极焊盘、下应变缓冲器103、柱110、电极板119以及发射极控制端子124。栅极电流IG的流动使IGBT芯片120的栅极焊盘相对于相同芯片120的发射极焊盘的电势升高。功率电流IG依次在上电极104、上应变缓冲器102、IGBT芯片120的集电极焊盘、IGBT芯片120、IGBT芯片120的发射极焊盘、下应变缓冲器103、柱110和电极板119中流动。
如上所述，驱动电路(栅极电流IG沿其流动)与功率电路(功率电流IC沿其流动)共享公共路径，并且公共路径沿着电极板119的长度。已知当存在公共路径时，功率电路中的电流会影响驱动器电路的性能，并且功率电流的影响根据驱动器和功率电路中电流的相对方向而变化。可能发生正反馈或负反馈，导致芯片120以不同的速度导通/关断。图2和图3示出了说明该影响的等效电路图。
在图2中，功率电路中的电流与驱动器电路中的电流方向相同。图2示出了三个相邻的IGBT芯片T1、T2、T3(芯片120的示例)并联连接，并且从靠近发射极控制端子124的功率端子150提取功率电流IC。如图3所示，功率电路中的电流流动方向与驱动器电路中的电流流动方向相反。图3示出了从与发射极控制端子124相对的功率端子150提取功率电流IC。
在图2和图3的每一个中，电极板119具有沿其长度分布的寄生电感(由电感器139表示)，并且每个电感器139的值由驱动器电路和功率电路之间的公共路径的长度(例如，相邻柱110的中心到中心的距离)确定。在操作期间，切换期间功率电流IC的快速变化在电感器139两端感应出电压。感应电压抵抗图2中的栅极充电/放电过程(即发射极负反馈)，另一方面，图3中的栅极充电/放电过程会升压(即发射极正反馈)。IGBT芯片经历不对称负反馈或正反馈是由对器件100进行的外部连接的取向确定的，这可能受到终端用户的影响。因此，现有的设计将导致IGBT芯片120的非同时切换并且将导致切换损耗的不平衡分布。
此外，在切换期间，功率电路电流的影响引起各个芯片120两端的栅极-发射极电压的显著变化，这又导致各个芯片120所承载的电流的不平衡。由于各个芯片120对于它们的电流处理能力具有上限，所以该不平衡将降低器件100作为整体的安全操作极限。例如，当器件100被关断时，功率电路电流的影响可能导致一些芯片120比其他芯片更快地关断；最后关断的芯片可能必须关断器件100的总电流的太多电流并且可能失效或过载。随着器件100的额定电流以及因此尺寸的增加，情况变得更糟，因为公共路径的长度以及因此得到的电感将随着电流水平而增加。
因此，通常希望最小化功率电路电流对驱动器电路性能的影响。
US9601473B2中描述了一种已知的解决方案，每个芯片的发射极焊盘的区域被给予单独的弹簧接触探针的连接。单独的弹簧接触探针连接到设置在PCB板的顶表面上的辅助发射极接合焊盘。然后，辅助发射极接合焊盘电连接到辅助发射极端子，该辅助发射极端子延伸穿过陶瓷管至压接式器件的外部。该解决方案将驱动器电路与功率电路隔离，因为驱动器电路不使用功率发射极电极(例如，下电极105)的任何部分。然而，它需要使用额外的组件(即另外的弹簧接触探针)。此外，由于每个芯片的发射极焊盘的一部分需要用于连接单独的弹簧接触探针，所以发射极焊盘上可用于冷却的接触面积减少，从而影响整个器件的热阻。
本公开的目的之一是提供一种改进的半导体器件，其解决与已知半导体器件相关的问题，无论是在本文中还是以其他方式指出的问题。
发明内容
根据本公开的第一方面，提供了一种半导体器件，包括：多个半导体芯片；布置在半导体芯片相对侧的第一导体和第二导体，其中，第二导体包括多个柱，并且其中，每个半导体芯片包括：面向第一导体的第一表面；布置在第一表面上并电连接到第一导体的第一电极；与第一表面相对的第二表面；布置在第二表面上并电连接到相应的一个柱的第二电极、以及控制电极，该控制电极布置在第二表面上，并且被配置为切换在第一电极和第二电极之间流动的电流；电路板，其包括由多个柱贯穿的开口，其中，该电路板还包括电绝缘层、设置在电绝缘层的相对表面上的第一导电膜和第二导电膜，并且其中，第一导电膜被配置为形成包括第一接触焊盘的第一布线图案，第二导电膜被配置为形成包括第二接触焊盘的第二布线图案；多个电连接器，其电连接半导体芯片的控制电极和相应的第一接触焊盘，并被配置为向电路板施加压力；以及多个导电隔离物，其固定地连接到第二导体或相应的第二接触焊盘，并且其中，第二接触焊盘通过压力经由导电隔离物电连接到第二导体。
有利地，半导体器件在电路板和半导体芯片的第二电极之间创建具有低且平衡的阻抗的连接，而不使用额外的电连接器或牺牲半导体器件的热性能。通过在电路板上创建第二接触焊盘以及创建固定地连接到第二导体或第二接触焊盘中的相应第二接触焊盘的导电隔离物来实现连接。电连接器具有双重功能-不仅电连接半导体芯片的控制电极和第一接触焊盘，而且向电路板施加机械力以迫使经由导电隔离物的第二接触焊盘和第二导体之间的压力接触。
电路板和半导体芯片的第二电极之间的连接可以大部分或完全与功率电路去耦。因此，在切换期间，流经半导体器件的功率电路电流的影响不会导致各个半导体芯片所承载的电流的明显不平衡。因此，这些连接改善了半导体芯片之间的同时切换和均流，并且还提高了半导体器件整体的可靠性。连接的简单性还降低了半导体器件的制造成本。
本公开中使用的术语“固定连接”意味着连接的元件可以一体地形成，或者可替代地可以牢固地接合在一起(例如，通过焊接、烧结或铜焊工艺，或者通过使用导电接合剂)，使得固定连接的元件可以作为单件物品处理。应当理解，彼此形成压力接触的元件不是固定连接的。
表述“第二接触焊盘通过压力经由导电隔离物电连接到第二导体”意味着第二接触焊盘与第二导体之间的界面中的至少一个是干界面。换言之，第二接触焊盘和第二导体被压接。干界面意味着界面相对两侧的元件仅通过压力连接，并且元件之间没有接合材料。干界面可以位于第二接触焊盘和导电隔离物之间，或者可以位于导电隔离物和第二导体之间，这取决于导电隔离物是固定地连接到第二导体还是连接到第二接触焊盘。
多个半导体芯片可以在第一导体和第二导体之间彼此并联电连接。
应当理解，多个半导体芯片包括至少两个半导体芯片。
至少一个第一接触焊盘的中心可以与至少一个第二接触焊盘的中心对准。
表述“对准”是指当沿着垂直于电绝缘层的方向(例如，下面描述的第一方向)观察时，第一接触焊盘的中心位置和第二接触焊盘的中心位置基本上重合。
有利的是，对准布置允许电连接器施加的压力有效地跨电路板传递，从而改善第二接触焊盘和第二导体之间的压力接触。
至少一个第一接触焊盘的中心可以与半导体芯片的至少一个控制电极的中心对准。此外或替代地，至少一个第二接触焊盘的中心可以与至少一个导电隔离物的中心对准。
电连接器可以是可压缩连接器。电连接器可以包括弹簧负载连接器。
导电隔离物可以是刚性的。换言之，导电隔离物是不可变形的，特别是当电连接器对电路板施加压力时。
该半导体器件还可以包括：第一控制端子，其电连接到第一布线图案；第二控制端子，其电连接到第二布线图案；由第一导体形成或电连接到第一导体的第一功率端子；以及由第二导体形成或电连接到第二导体的第二功率端子。第一控制端子和第二控制端子用于控制第一功率端子和第二功率端子之间流动的电流。
第二导体可以包括位于多个柱之间的凹槽。导电隔离物可以布置在凹槽内。
至少一个导电隔离物可以从相应的柱之一延伸到凹槽中。
至少一个导电隔离物可以不延伸超过相应的电连接器和相应的第一接触焊盘之间的接触点。有利地，这种布置倾向于引起电路板的弯曲并且可以迫使导电隔离物的边缘与电路板上的第二接触焊盘之间的较高压力接触。
第二导体可以包括在至少一些柱之间延伸的导电板。该导电板可以包括面向半导体芯片的平坦表面。
多个柱中的至少一个可以沿着垂直于半导体芯片的第二表面的第一方向延伸，并且导电板(或平坦表面)可以沿着垂直于第一方向的平面延伸。应当理解，平坦表面限定了凹槽的边界。
至少一个导电隔离物可以具有面向导电板且与导电板的平坦表面间隔开的表面。
换言之，至少一个导电隔离物被底切，这对于提高机械柔量以及进一步将驱动器电路与半导体器件的功率电路去耦是有用的。
至少一个导电隔离物可以从平坦表面延伸到凹槽内。
第二布线图案可以通过导电隔离物与导电板的平坦表面分隔开。
至少一个导电隔离物可以固定地连接到相应的柱之一和导电板。换言之，至少一个导电隔离物可以位于相应的柱之一与导电板之间的接合处。
至少一个导电隔离物可以包括平坦表面，其面向半导体芯片并且被配置为与相应的第二接触焊盘之一形成压力接触。
至少一个导电隔离物的平坦表面的面积可以小于或等于相应的第二接触焊盘之一的面积。
至少一个导电隔离物可以包括面向半导体芯片的平坦表面、以及突出于平坦表面之上的接触区域。该接触区域可以具有比平坦表面小的面积并且可以被配置为与相应的第二接触焊盘之一形成压力接触。
有利地，接触区域对于增加接触压力并因此降低第二接触焊盘和导电隔离物之间的接触电阻是有用的。
电路板可以包括延伸穿过电绝缘层并部分地围绕第一接触焊盘中的至少一个和/或第二接触焊盘中的至少一个的狭槽。
导电隔离物的材料可以与第二导体的材料和/或第二接触焊盘的材料不同。
半导体芯片可以通过压力电连接到第一导体和/或第二导体。换言之，第一导体和第二导体中的至少一个可以与多个半导体芯片形成压力接触，并且压力接触不需要任何接合材料。
半导体器件可以是功率半导体器件。
至少一个半导体芯片是绝缘栅双极晶体管。
半导体器件还可以包括电连接在第一电极和第一导体之间的第一应变缓冲器、以及电连接在第二电极和相应的柱之一之间的第二应变缓冲器。
根据本发明的第二方面，提供了一种制造半导体器件的方法，包括：提供多个半导体芯片；将第一导体和第二导体布置在半导体芯片的相对侧，其中，第二导体包括多个柱，并且其中，每个半导体芯片包括：面向第一导体的第一表面；布置在第一表面上并电连接到第一导体的第一电极；与第一表面相对的第二表面；布置在第二表面上并电连接到相应的一个柱的第二电极、以及控制电极，该控制电极布置在第二表面上，并且被配置为切换在第一电极和第二电极之间流动的电流；将多个柱穿过电路板的开口，其中，电路板还包括电绝缘层、设置在电绝缘层的相对表面上的第一导电膜和第二导电膜，并且其中，第一导电膜被配置为形成包括第一接触焊盘的第一布线图案，第二导电膜被配置为形成包括第二接触焊盘的第二布线图案；使用多个电连接器将半导体芯片的控制电极与相应的第一接触焊盘电连接，并向电路板施加压力；以及提供多个导电隔离物，其固定地连接到第二导体或相应的第二接触焊盘，其中，第二接触焊盘通过压力经由导电隔离物电连接到第二导体。
在适当的情况下，上文关于本公开的第一方面描述的任何可选特征可以应用于本公开的第二方面。
本公开中使用的表述“一体地形成”是指一体形成的元件被连接在一起以构成单个完整的部件或单元，并且在不破坏该部件或单元的完整性的情况下不能轻易地拆卸。
还应当理解，术语“第一”、“第二”在本公开中仅用于标记相关元件(例如，“导体”、“表面”和“接触焊盘”等)，以便于描述，并不暗示对相关元件的顺序或位置有任何限制。
附图说明
为了使本公开能够被更全面地理解，现在将通过参考附图描述本公开的多个实施例，其中：
图1示意性地示出了现有半导体器件的剖面图；
图2示意性地示出了图1的半导体器件中功率电路对驱动器电路的性能造成的负反馈影响的电路图；
图3示意性地示出了图1的半导体器件中功率电路对驱动器电路的性能产生的正反馈影响的电路图；
图4示意性地示出了根据本公开第一实施例的半导体器件的剖面图；
图5示意性地示出了图4的半导体器件内的驱动电路和功率电路中的电流流动；
图6为本公开第二实施例提供的半导体器件的局部剖面示意图；
图7为本公开第三实施例提供的半导体器件的局部剖面示意图；
图8为本公开第四实施例提供的半导体器件的局部剖面示意图；
图9为本公开第五实施例提供的半导体器件的局部剖面示意图；
图10示意性地示出了用于本公开的半导体器件的电路板的局部顶视图；
图11示出了用于制造半导体器件的方法的过程步骤。
在附图中，相似的部件由相似的附图标记表示。
应当理解，附图仅用于说明目的并且未按比例绘制。
具体实施方式
图4示意性地示出了根据本公开第一实施例的半导体器件1(以下称为“器件”)的截面图。在本实施例中，半导体器件1为多芯片压接式功率半导体器件，并且起到功率电子开关的作用。
如图4所示，器件1包括多个功率半导体芯片20(以下称为“芯片”)，以及设置在芯片20的相对侧的上应变缓冲器2和下应变缓冲器3。具有相关联的应变缓冲器2、3的单个芯片20可以被称为半导体单元30。然而，应当理解的是，应变缓冲器2、3可以从半导体单元30中全部或部分地省略。器件1还包括布置在半导体单元30的相对侧的第一导体4和第二导体5。如图4所示，第一导体4采用导电板的形式并且具有基本上平坦的上表面和下表面。第二导体5包括导电板19和从导电板19的内表面17(图4的插图)延伸的多个柱10。导电板19和多个柱10通常通过采用材料去除工艺一体地形成。
每个芯片20具有面向第一导体4的第一表面(即，上表面)，以及布置在第一表面上并经由上应变缓冲器2电连接到第一导体4的第一电极。每个芯片20还具有第二相对表面(即，下表面)，以及设置在第二表面上并经由下应变缓冲器3电连接到相应的一个柱10的第二电极。进一步地，每个芯片具有布置在第二表面上的控制电极，并且被配置为用于切换第一电极和第二电极之间流动的电流。应当理解，控制电极具有比第二电极小得多的面积。此外，参考图4，第二电极具有比第一电极更小的接触面积。在一个示例中，芯片20是IGBT芯片。因此，在下面的描述中，第一电极、第二电极和控制电极也分别被称为“集电极电极”、“发射极电极”和“栅极电极”。应当理解，芯片20可以是非IGBT，其包括例如IEGT、MOSFET、BJT、晶闸管(例如IGCT和GTO)等。芯片20可以用硅技术制造，或者替代地可以基于其他类型的半导体制造，例如碳化硅、氮化镓或硅锗等。
如图4所示，半导体单元30彼此横向间隔开，并联电连接在第一导体4和第二导体5之间。因此，器件1的总体额定电流通常由器件1内部并联的半导体单元30的数量和每个半导体单元30的额定电流决定。
第一和第二导体4、5通常由铜制成。应变缓冲器2、3通常由钼制成。在器件1的正常操作期间，器件1加热和冷却，因此器件1的每个组件经历热膨胀和收缩。相邻组件的热膨胀系数差异导致其接触表面发生磨料磨损(也称为“微动磨损”)。硅和钼的热膨胀系数比硅和铜的热膨胀系数更接近。应变缓冲器2、3对于降低芯片20的表面上的磨损率是有用的。芯片20的第一和第二电极可以是银烧结(或以其他方式接合)到应变缓冲器2、3，以进一步降低磨损的风险并降低芯片20的热阻。
器件1还包括盖凸缘6、壳体上凸缘7、管状壳体元件8和壳体下凸缘9。这些组件在第一导体4和第二导体5之间形成气密(或气密封)连接。盖凸缘6和壳体上凸缘7将第一导体4与管状壳体元件8连接。壳体下凸缘9将第二导体5与管状壳体元件8连接。导体4、5、凸缘6、7、9以及管状壳体元件8一起形成器件1的密封壳体。半导体单元30位于壳体内导体4、5之间。壳体封闭内部空间11，内部空间11通常填充有适当压力(例如，大约一个标准大气压)的惰性气体(例如，氮气)，以确保芯片20的可靠操作。虽然图4示出了内部空间11包括位于每个半导体单元30的相对侧的分离区段，但是应当理解的是，分离区段实际上在相对于图4的截面的第三维度上是互连的。
管状壳体元件8将第一导体4与第二导体5电隔离。管状壳体元件8可以具有管状形状(例如，圆柱形)并且主要包括电绝缘材料(例如，陶瓷)。应当理解，管状壳体元件8可以包括导电材料，只要该导电材料不形成导体4、5之间的导电路径即可。管状壳体元件8通常围绕半导体单元30。凸缘6、7和9可以由铜或镍铁制成。
在器件1中，第一导体4和第二导体5是壳体的一部分，因此也可以被称为壳体电极。然而，应当理解，在替代布置中，导体4、5中的一个或多个可以是电连接在半导体单元30和器件1的壳体电极之间的中间组件。以这种方式，壳体电极与凸缘6、9之一接合，并且导体4、5成为完全被器件1的壳体包围的内部组件。器件1的壳体电极可以被认为是器件1的功率端子，因为在器件1的接通状态期间，电流通过器件1从一个壳体电极流到另一壳体电极。
如图4所示，柱10横向间隔开并且彼此平行。每个柱10沿着Y轴从导电板19的内表面17延伸到内部空间11中。导电板19沿着大致垂直于Y轴的平面延伸。虽然作为剖视图的图4示出了柱10形成一维阵列，但是应当理解，当沿着Y轴观察时，柱10可以形成一维或二维阵列。
第一和第二导体4、5中的至少一个与半导体单元30形成压力接触。导体4、5中的剩余一个(如果有的话)可以通过例如使用接合材料固定地接合到半导体单元30。“压力接触”是指第一和第二导体4、5中的至少一个通过压力连接到半导体单元30，并且半导体单元30与导体4、5中的至少一个之间存在干界面。干界面意味着界面的相对两侧的元件仅通过压力连接，并且元件之间没有接合材料。通过将半导体单元30夹紧在导体4、5之间，芯片20的第一电极电连接和热连接到第一导体4，芯片20的第二电极电连接和热连接到第二导体5。
器件1的密封壳体还容纳电路板15和电连接器16。在示例中，电路板15可以采用印刷电路板(PCB)的形式。电路板15包括尺寸等于或稍大于柱10的横截面尺寸的孔32(图10)。因此，通过使柱10穿过孔32来将电路板15安装到第二导体5上。如图4的插图所示，电路板15包括电绝缘层12、设置在电绝缘层12的相对表面上的第一导电膜和第二导电膜。第一导电膜形成包括第一接触焊盘13(或“栅极焊盘”13)的第一布线图案(未示出)。第二导电膜形成包括第二接触焊盘14(或“辅助发射极焊盘”14)的第二布线图案(未示出)。每个半导体芯片20对应于一对第一接触焊盘13和第二接触焊盘14，如下所述，第一接触焊盘13和第二接触焊盘14电连接到相应芯片20的栅极电极和发射极电极。进一步参考图4的插图，该对第一和第二接触焊盘13、14布置在相同位置以夹住电绝缘层12。所有第一接触焊盘13通过分支平衡阻抗网络(由第一布线图案形成)互连至栅极端子22，栅极端子22贯穿管状壳体元件8的侧壁。所有第二接触焊盘14通过另一分支平衡阻抗网络(由第二布线图案形成)互连至辅助发射极端子24，辅助发射极端子24也贯穿管状壳体元件8的侧壁。第一布线图案可以主要形成在电绝缘层12的上表面上，而第二布线图案可以主要形成在电绝缘层12的下表面上。栅极端子22和辅助发射极端子24也可以被称为器件1的“第一控制端子”和“第二控制端子”。电路板15也可以被称为驱动信号分配板。
参考图4的插图，提供导电隔离物25以促进辅助发射极焊盘14和第二导体5之间的连接。第二导体5包括柱10之间的凹槽21。凹槽21由基本上是平面的导电板19的内表面17，以及柱10的垂直于内表面17的侧表面18限定。通常，导电隔离物25形成在凹槽21内。在图4的示例中，每个导电隔离物25形成在相应的柱10和导电板19之间的接合处，并且形成在类似于柱10的底部的台阶处。更具体地，导电隔离物25从表面17沿Y轴延伸到凹槽21中，并从各个柱10的侧表面18沿平行于表面17的方向延伸到凹槽21中。在图4的示例中，导电隔离物25与柱10和导电板19一体地形成。然而，应当理解，导电隔离物25可以通过例如焊接、烧结或钎焊工艺或者通过使用导电粘合剂牢固地接合到第二导体5。一般而言，导电隔离物25布置在辅助发射极焊盘14和导电板19之间。在图4的示例中，每个导电隔离物25沿着平行于表面17的平面具有与对应的辅助发射极焊盘14相等的面积。导电隔离物25的面向电路板15的上表面是平坦表面。另一方面，辅助发射极焊盘14还具有面向导电隔离物25的下平坦表面。以这种方式，可以在辅助发射极焊盘14和导电隔离物25之间形成良好的压力接触(如下所述)。
电连接器16是可压缩连接器，并且可以采用弹簧负载销(例如，弹簧针)的形式。典型的弹簧负载销可能包括三个主要部分-柱塞、筒和弹簧。当对销施加力时，弹簧被压缩，柱塞在筒内移动。销中的压缩弹簧反过来对柱塞施加力，抵消任何不需要的移动，否则该移动可能会导致间歇性连接。筒的形状保留了柱塞，当销未锁定到位时，阻止弹簧将其推出。弹簧负载销通常比其他电触点具有更高的耐用性，并且由弹簧负载销创建的电连接通常表现出对机械冲击和振动的巨大弹性。
电连接器16具有双重目的。首先，它们在芯片20的栅极电极和电路板15的相应栅极焊盘13之间形成电连接。其次，它们向电路板15施加机械力，以便迫使电路板15下侧的辅助发射极焊盘14与导电隔离物25之间压力接触，从而将辅助发射极焊盘14电连接到第二导体5。
导电隔离物25的目的也是两重的。首先，理想的压力接触要求干界面上的两个表面具有匹配的形状(或者，在本示例中，每个表面尽可能平坦)。导电板19具有较大的表面积。在制造过程中很难确保导电板19的表面17的严格平坦度。这是因为表面17通常通过材料去除工艺(例如，铣削或蚀刻)形成，并且当大规模地使用材料去除工艺时可以预期更大的误差范围。因此，在没有导电隔离物25的情况下，确保在每个辅助发射极焊盘14和导电板19的表面17之间形成良好的压力接触可能是具有挑战性的，从而导致一些芯片20与驱动器电路断开。将一些芯片20与驱动器电路断开会对其余连接的芯片20施加压力，从而危及器件1的整体性能和寿命。通过设置导电隔离物25，可以对导电隔离物25的上表面进行单独精加工或抛光，以保证所有导电隔离物25的表面处于同一水平面。因此，导电隔离物25对于提高辅助发射极焊盘14和第二导体5之间的压力接触的质量是有用的。
其次，导电隔离物25推高形成在电路板15的下侧上的第二布线图案的高度。第二布线图案的大部分(除了辅助发射极焊盘14)与导电板19的表面17间隔开，因此不会出现电气短路。这种布置允许以更大的自由度设计第二布线图案，而不必与第一布线图案一起设置在电路板15的上侧。因此，导电隔离物25允许在辅助发射极端子24和辅助发射极焊盘14之间容易地创建分支平衡阻抗网络。
图4的插图示出了电连接器16具有平行于Y轴的中心轴线C。优选地，中心轴线C还穿过(即，对准)各个芯片20的栅电极的中心、电路板15上的栅极焊盘13的中心、以及电路板的底侧的辅助发射极焊盘14的中心。该对准允许由电连接器16产生的压力有效地向下传递到辅助发射极焊盘14和导电隔离物25之间的界面。
在器件100的操作中，栅极端子22和辅助发射极端子24分别连接到外部栅极驱动电路的栅极节点和发射极节点。外部栅极驱动电路产生栅极电流IG，该电流流入栅极端子22并流出辅助发射极端子24。图5示出了栅极电流通过两个芯片201、202的流动路径。在图5中，下标“1”和“2”用于标识与两个芯片相关的组件。
电路板15的上表面上的第一布线图案形成的分支平衡阻抗网络将输入栅极电流IG分为IG1、IG2、...IGN(N为器件1内的芯片20的数量)，每个用于驱动单个芯片。如果第一布线图案设计得当，IG1、IG2、...IGN应该彼此相同。IG1从栅极焊盘131出现，并依次流过电连接器161、芯片201的栅极电极、芯片201、芯片201的发射极电极、下应变缓冲器31、柱101、导电隔离物251和辅助发射极焊盘141。IG2遵循类似的路径穿过芯片202。IG1和IG2从辅助发射极焊盘流经电路板15的下表面上的第二布线图案，并会聚在辅助发射极端子24上(图5中未示出)。
栅极电流IG1、IG2使IGBT芯片201、202的栅极焊盘相对于相同芯片的相应发射极焊盘的电势升高。功率电流IC1依次流过第一导体4、上应变缓冲器21、芯片201的集电极电极、芯片201、芯片201的发射极电极、下应变缓冲器31、柱101和电极板19。IC2遵循类似的路径穿过芯片202。在电极板19内，所有芯片20的功率电流(包括IC1和IC2)会聚，产生组合的功率电流IC_TOT。图5所示的IC_TOT的流动方向仅是示例性的，因为流动方向取决于外部功率电路和电极板19之间如何连接。
参考图5，可以看出，驱动器电路(栅极电流IG1、IG2沿其流动)和功率电路(功率电流IC1、IC2、IC_TOT沿其流动)在水平方向上共享非常短的公共路径，并且公共路径的长度是导电隔离物251或252的长度的一部分。这与图1相反，在图1中，单个驱动器电路和功率电路之间的公共路径的长度是电极板19的整个长度或部分长度(取决于特定芯片相对于发射极控制端子124的位置)。
驱动器电路和功率电路之间的公共路径非常短，意味着公共路径的寄生电感会非常小，因此驱动器电路与功率电路很大程度上解耦。对于芯片201，驱动器电路中沿水平方向的电流流动与功率电路中的电流流动相反。对于芯片202，驱动器电路中沿水平方向的电流流动与功率电路中的电流流动方向相同。因此，从理论上讲，公共路径的寄生电感两端的感应电压会稍微增强(即，正发射极反馈)芯片201中的栅极充电/放电过程，但会稍微抵消(即，负发射极反馈)芯片202中的栅极充电/放电过程。然而，考虑到公共路径的寄生电感非常小并且寄生电感两端的感应电压将处于可忽略的水平，芯片201、202之间的任何电流不平衡将显著减小或几乎可以忽略。
进一步参考图5，对于芯片201、202中的每一个，驱动器电路和功率电路沿着垂直方向共享相当长的公共路径，并且公共路径的长度是柱10沿着Y轴的高度。因此，公共路径沿垂直方向的寄生电感处于相当大的水平。然而，在公共路径中，驱动器电路中的电流总是沿着与功率电路中的电流相同的方向流动。此外，柱10通常被制成具有相同的尺寸，从而提供相同的寄生电感。因此，柱10的寄生电感会以相同的方式影响芯片的栅极充电/放电过程(即，对称的负发射极反馈)。芯片20之间不会存在电流不平衡。
因此，器件1在每个芯片的发射极电极和驱动器电路的发射极分支之间创建具有平衡阻抗的连接，而不使用额外的弹簧负载销或减小每个芯片的发射极电极的尺寸。通过在电路板15的下侧上创建辅助发射极焊盘14以及创建导电隔离物25(其类似于台阶)来实现连接，每个导电隔离物25形成在对应柱10的底部处。辅助发射极焊盘14和导电隔离物25通常与芯片20的栅极电极对准。因此，现有的电连接器16不仅在芯片的栅极电极和电路板15上的栅极焊盘13之间进行电连接，而且还向电路板15施加机械力，以便迫使辅助发射极焊盘14和导电隔离物25之间压力接触。该连接沿导电板19的长度很大程度上与功率电路解耦。因此，在切换期间，功率电路电流的影响将不会引起各个芯片20上的栅极-发射极电压的明显不对称变化，并且因此芯片20倾向于同时导通和关断，而各个芯片20承载的电流没有明显的不平衡。因为没有使用额外的弹簧负载销，所以可以以可靠且成本有效的方式制造器件1。此外，由于每个芯片的发射电极的尺寸没有减小，因此器件1保持了其热性能。
导电隔离物25由导电材料，例如金属制成。例如，导电隔离物25可以由铜或镍铁制成。导电隔离物25是刚性的，这意味着它们在电连接器16施加的压力下不会显著变形。相反，电连接器16是可压缩的，因此是可变形的并且不是刚性的。
图4示出了器件1包括四个半导体单元30。应当理解，这仅是为了概念清楚，并且器件1可以包括任何合适数量(例如，至少两个)的半导体单元30。例如，半导体单元30的数量可以基于器件1的期望总额定电流来选择。
虽然以上描述假设器件1内包含的所有芯片20都是相同类型(例如，IGBT)，但是应当理解，器件1可以容纳多于一种类型的半导体芯片(例如，IGBT和二极管)，并且上述驱动器电路可以应用于器件1内包含的芯片的子集。
图6至图9示出了根据本公开第二至第五实施例的半导体器件1A、1B、1C和1D的局部剖视图。每个图的视图对应于图5的插图。器件1A/1B/1C/1D中与器件1的元件相同的元件使用相同的标记来标识。器件1A/1B/1C/1D中与器件1的元件对应但不同的元件使用相同的数字但带有字母“A”、“B”、“C”、“D”来标记以为了差异化。上面参考第一实施例描述的特征和优点通常适用于第三、第四和第五实施例。
在图6所示的器件1A中，导电隔离物25A具有小于相应辅助发射极焊盘14的面积的减小的面积。更具体地，导电隔离物25A从柱10的侧表面18沿平行于导电板19的表面17的方向延伸至凹槽21内，但不延伸超出电连接器16在电路板15的上表面上的接触点。该目的是引起电路板15的弯曲并迫使导电隔离物25A的边缘与电路板15上的辅助发射极焊盘14之间具有较高的接触压力。
在器件1或1A中，导电隔离物25或25A与导电板19的表面17接合。然而，在图7所示的器件1B中，导电隔离物25B与柱10一体形成(或牢固地接合)，但通过间隙28与导电板19的表面17间隔开。间隙28与器件1B的内部空间11(图7中未示出)流体连通并且通常填充有处于合适压力的惰性气体(例如氮气)。换句话说，导电隔离物25B类似于底切台阶。在导电隔离物25B和导电板19之间提供间隙28改善了机械顺应性，并且进一步将驱动器电路与功率电路去耦。应当理解，通过具有间隙28，驱动器电路和功率电路之间沿着导电板19不存在公共路径。因此，在切换期间，功率电路电流不会导致器件1B的各个芯片20所承载的电流的任何不平衡。
在图8所示的器件1C中，导电隔离物25C具有面向电路板15的平坦表面，以及在平坦表面之上突出的接触区域29。接触区域29呈凸块或点的形式，并且具有比平坦表面更小的面积。考虑到对于由电连接器16施加的相同的力，接触面积减小，接触区域29对于增加辅助发射极焊盘14和导电隔离物25之间的接触压力是有用的。增加的接触压力降低了辅助发射极焊盘14和导电隔离物25之间的电接触电阻。
在上述实施例中，导电隔离物25、25A-25C与第二导体5一体地形成，并且由与第二导体5相同的材料制成。在图9所示的器件1D中，导电隔离物25D由单独的材料形成在辅助发射极焊盘14的表面上或者形成在第二导体5的导电板19的表面上。导电隔离物25D的材料是导电材料。导电隔离物25D可以通过合适的工艺(诸如引线键合、焊接、烧结或使用导电粘合剂)固定地附接到辅助发射极焊盘14的下表面或导电板19的表面17。
如上所述，电路板15包括被柱10贯穿的孔32。电路板15还可以通过狭槽34、36的切割而在栅极焊盘13(和/或辅助发射极焊盘14)周围被弱化，如图10所示。图10示出了电路板15的局部俯视图。孔32的形状为五边形。孔32的一侧与栅极焊盘13的边缘对准。狭槽34、36延伸穿过电路板15的整个厚度，并且布置在栅极焊盘13的相对两侧。因此，栅极焊盘13具有与电路板13分离的三个侧面以及连接到电路板13的第四侧面38。狭槽34、36可用于改善电路板15的机械顺应性，以及使到辅助发射极焊盘14和导电隔离物之间的界面的压力传递最大化。应当理解，如图10所示的电路板15可以应用于器件1、1A至1D中的每一个。
虽然图4至图9涉及多芯片压接式功率半导体器件，但是应当理解，电路板15、电连接器16和导电隔离物25、25A至25D可以应用于任何合适的半导体器件。
图11示意性地示出了用于制造半导体器件(例如，器件1、1A至1D中的任意一个)的方法的处理步骤。
在步骤S1，提供多个半导体芯片(例如，半导体芯片20)。
在步骤S2，将第一导体(例如，第一导体4)和第二导体(例如，第二导体5)布置在半导体芯片的相对侧。第二导体包括多个柱(例如，柱10)。每个半导体芯片包括：面向第一导体的第一表面；布置在第一表面上并电连接到第一导体的第一电极；与第一表面相对的第二表面；布置在第二表面上并电连接到相应的一个柱的第二电极，以及控制电极，该控制电极布置在第二表面上，并且被配置为切换在第一电极和第二电极之间流动的电流。
在步骤S3，将多个柱穿过电路板(例如，电路板15)的开口(例如开口32)。电路板还包括电绝缘层(例如，层12)、设置在电绝缘层的相对表面上的第一导电膜和第二导电膜。第一导电膜被配置为形成包括第一接触焊盘(例如，栅极焊盘13)的第一布线图案，第二导电膜被配置为形成包括第二接触焊盘(例如，辅助发射极焊盘14)的第二布线图案。
在步骤S4，使用多个电连接器(例如，电连接器16)将半导体芯片的控制电极与相应的第一接触焊盘电连接，并向电路板施加压力。
在步骤S5，提供多个导电隔离物(例如，导电隔离物25、25A至25D)，其固定地连接到第二导体或相应的第二接触焊盘。第二接触焊盘通过压力经由导电隔离物电连接到第二导体。
应当理解，可以按照与描述的顺序不同的时间顺序来执行这些步骤。例如，步骤S2可以包括两个子步骤，分别布置第一导体和第二导体，并且可以在两个子步骤之间执行步骤S1、S3至S5。
术语“具有”、“含有”、“包括”、“包含”等是开放式的，并且这些术语指示所陈述的结构、元件或特征的存在，但不排除另外的元件或特征的存在。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另有明确指示。
本领域技术人员将理解，在前面的描述和所附权利要求中，诸如“上”、“下”、“顶部”、“底部”、“横向”、“水平”、“垂直”等的位置术语是参考半导体器件的概念性图示，例如示出标准布局平面图的那些器件和附图中所示的那些器件。使用这些术语是为了便于参考，但并不旨在具有限制性。因此，这些术语应理解为指的是处于附图中所示的取向时的半导体器件。
尽管已经按照如上所述的优选实施例描述了本公开，但是应当理解，这些实施例仅是说明性的并且权利要求不限于这些实施例。本领域技术人员将能够鉴于本公开做出被认为落入所附权利要求的范围内的修改和替代。本说明书中公开或示出的每个特征可以并入本公开中，无论是单独的还是与本文公开或示出的任何其他特征的任何适当组合。

Claims (24)

1.一种半导体器件，包括：
多个半导体芯片；
布置在所述半导体芯片相对侧的第一导体和第二导体，其中，所述第二导体包括多个柱，并且其中，每个半导体芯片包括：面向所述第一导体的第一表面；布置在所述第一表面上并电连接到所述第一导体的第一电极；与所述第一表面相对的第二表面；布置在所述第二表面上并电连接到相应的一个柱的第二电极、以及控制电极，所述控制电极布置在所述第二表面上，并且被配置为切换在所述第一电极和所述第二电极之间流动的电流；
电路板，其包括由所述多个柱贯穿的开口，其中，所述电路板还包括电绝缘层、设置在所述电绝缘层的相对表面上的第一导电膜和第二导电膜，并且其中，所述第一导电膜被配置为形成包括第一接触焊盘的第一布线图案，所述第二导电膜被配置为形成包括第二接触焊盘的第二布线图案；
多个电连接器，其电连接所述半导体芯片的控制电极和相应的所述第一接触焊盘，并被配置为向所述电路板施加压力；以及
多个导电隔离物，其固定地连接到所述第二导体或相应的所述第二接触焊盘，并且其中，所述第二接触焊盘通过压力经由所述导电隔离物电连接到所述第二导体。
2.根据权利要求1所述的半导体器件，其中，至少一个所述第一接触焊盘的中心与至少一个所述第二接触焊盘的中心对准。
3.根据权利要求1或2所述的半导体器件，其中，至少一个所述第一接触焊盘的中心与所述半导体芯片的至少一个控制电极的中心对准。
4.根据前述权利要求中任一项所述的半导体器件，其中，所述电连接器是可压缩连接器。
5.根据前述权利要求中任一项所述的半导体器件，其中，所述电连接器包括弹簧负载连接器。
6.根据前述权利要求中任一项所述的半导体器件，其中，所述导电隔离物是刚性的。
7.根据前述权利要求中任一项所述的半导体器件，还包括：
第一控制端子，其电连接到所述第一布线图案；
第二控制端子，其电连接到所述第二布线图案；
由所述第一导体形成或电连接到所述第一导体的第一功率端子；以及
由所述第二导体形成或电连接到所述第二导体的第二功率端子；以及
其中，所述第一控制端子和所述第二控制端子用于控制所述第一功率端子和所述第二功率端子之间流动的电流。
8.根据前述权利要求中任一项所述的半导体器件，其中，所述第二导体包括位于所述多个柱之间的凹槽，并且所述导电隔离物布置在所述凹槽内。
9.根据权利要求8所述的半导体器件，其中，至少一个所述导电隔离物从相应的柱之一延伸到所述凹槽中。
10.根据权利要求9所述的半导体器件，其中，至少一个所述导电隔离物不延伸超过相应的电连接器和相应的第一接触焊盘之间的接触点。
11.根据前述权利要求中任一项所述的半导体器件，其中，所述第二导体包括在至少一些柱之间延伸的导电板，并且，所述导电板包括面向所述半导体芯片的平坦表面。
12.根据权利要求11所述的半导体器件，其中，至少一个所述导电隔离物具有面向所述导电板且与所述导电板的平坦表面间隔开的表面。
13.根据权利要求11所述的半导体器件，其中，至少一个所述导电隔离物从所述平坦表面延伸到所述凹槽内。
14.根据权利要求11至13中任一项所述的半导体器件，其中，所述第二布线图案通过所述导电隔离物与所述导电板的平坦表面分隔开。
15.根据权利要求11至14中任一项所述的半导体器件，其中，至少一个所述导电隔离物固定地连接到相应的所述柱之一和所述导电板。
16.根据前述权利要求中任一项所述的半导体器件，其中，至少一个所述导电隔离物包括平坦表面，所述平坦表面面向所述半导体芯片并且被配置为与相应的所述第二接触焊盘之一形成压力接触。
17.根据权利要求16所述的半导体器件，其中，至少一个所述导电隔离物的平坦表面的面积小于或等于相应的所述第二接触焊盘之一的面积。
18.根据权利要求1至15中任一项所述的半导体器件，其中，至少一个所述导电隔离物包括面向所述半导体芯片的平坦表面、以及突出于所述平坦表面之上的接触区域，并且其中，所述接触区域具有比所述平坦表面小的面积并且被配置为与相应的所述第二接触焊盘之一形成压力接触。
19.根据前述权利要求中任一项所述的半导体器件，其中，所述电路板包括延伸穿过所述电绝缘层并部分地围绕所述第一接触焊盘中的至少一个和/或所述第二接触焊盘中的至少一个的狭槽。
20.根据前述权利要求中任一项所述的半导体器件，其中，所述导电隔离物的材料与所述第二导体的材料和/或所述第二接触焊盘的材料不同。
21.根据前述权利要求中任一项所述的半导体器件，其中，所述半导体芯片通过压力电连接到所述第一导体和/或所述第二导体。
22.根据前述权利要求中任一项所述的半导体器件，其中，至少一个所述半导体芯片是绝缘栅双极晶体管。
23.根据前述权利要求中任一项所述的半导体器件，还包括电连接在所述第一电极和所述第一导体之间的第一应变缓冲器，以及电连接在所述第二电极和相应的所述柱之一之间的第二应变缓冲器。
24.一种制造半导体器件的方法，包括：
提供多个半导体芯片；
将第一导体和第二导体布置在所述半导体芯片的相对侧，其中，所述第二导体包括多个柱，并且其中，每个半导体芯片包括：面向所述第一导体的第一表面；布置在所述第一表面上并电连接到所述第一导体的第一电极；与所述第一表面相对的第二表面；布置在所述第二表面上并电连接到相应的一个柱的第二电极、以及控制电极，所述控制电极布置在所述第二表面上，并且被配置为切换在所述第一电极和所述第二电极之间流动的电流；
将所述多个柱穿过电路板的开口，其中，所述电路板还包括电绝缘层、设置在所述电绝缘层的相对表面上的第一导电膜和第二导电膜，并且其中，所述第一导电膜被配置为形成包括第一接触焊盘的第一布线图案，所述第二导电膜被配置为形成包括第二接触焊盘的第二布线图案；
使用多个电连接器将所述半导体芯片的控制电极与相应的所述第一接触焊盘电连接，并向所述电路板施加压力；以及
提供多个导电隔离物，其固定地连接到所述第二导体或相应的所述第二接触焊盘，并且其中，所述第二接触焊盘通过压力经由所述导电隔离物电连接到所述第二导体。
CN202180096979.5A 2021-10-21 2021-10-21 压接式半导体器件封装 Pending CN117121185A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2021/079217 WO2023066489A1 (en) 2021-10-21 2021-10-21 Press-pack semiconductor device package

Publications (1)

Publication Number Publication Date
CN117121185A true CN117121185A (zh) 2023-11-24

Family

ID=78332806

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180096979.5A Pending CN117121185A (zh) 2021-10-21 2021-10-21 压接式半导体器件封装

Country Status (4)

Country Link
US (1) US20240258192A1 (zh)
EP (1) EP4285406A1 (zh)
CN (1) CN117121185A (zh)
WO (1) WO2023066489A1 (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3629172B2 (ja) * 1999-09-30 2005-03-16 株式会社東芝 圧接型半導体装置
JP4127763B2 (ja) * 2002-01-22 2008-07-30 株式会社東芝 半導体装置
JP2004061197A (ja) * 2002-07-26 2004-02-26 Nec Kansai Ltd 電気接続用配線基板
US9177943B2 (en) 2013-10-15 2015-11-03 Ixys Corporation Power device cassette with auxiliary emitter contact
JP2022520873A (ja) * 2019-02-22 2022-04-01 アンフェノール インターコン システムズ、インコーポレイテッド インターポーザアセンブリおよび方法
CN113097186A (zh) * 2021-04-29 2021-07-09 全球能源互联网研究院有限公司 一种功率芯片压接封装结构及其制造方法

Also Published As

Publication number Publication date
US20240258192A1 (en) 2024-08-01
EP4285406A1 (en) 2023-12-06
WO2023066489A1 (en) 2023-04-27

Similar Documents

Publication Publication Date Title
US8736043B2 (en) Power device having a specific range of distances between collector and emitter electrodes
KR100430772B1 (ko) 반도체장치
US9355950B1 (en) Power semiconductor module having low gate drive inductance flexible board connection
KR100566046B1 (ko) 파워 반도체장치
JP4459883B2 (ja) 半導体装置
US9966344B2 (en) Semiconductor device with separated main terminals
JP2008060529A (ja) 複数の電子構成部品を備える２枚の基板を有するパワーエレクトロニックパッケージ
US9468087B1 (en) Power module with improved cooling and method for making
KR100284241B1 (ko) 반도체장치
US11749633B2 (en) Power semiconductor module with laser-welded leadframe
US6759735B2 (en) High power semiconductor device having semiconductor chips
US10529642B2 (en) Power semiconductor device
JP2007173703A (ja) 半導体装置
KR102586458B1 (ko) 반도체 서브 어셈블리 및 반도체 파워 모듈
JPH11163045A (ja) 半導体装置及びその製造方法
CN117121185A (zh) 压接式半导体器件封装
KR101776425B1 (ko) 파워 모듈
US20240258189A1 (en) Semiconductor device
US20240213106A1 (en) Semiconductor device
US11417634B2 (en) Semiconductor module having an N terminal, A P terminal and an output terminal and method of fabricating the semiconductor module
EP4273925A1 (en) Packaged electronic device comprising a plurality of power transistors
KR102434465B1 (ko) 플립-스택형 반도체 패키지 및 제조방법
US20240047433A1 (en) Semiconductor device
KR20240087843A (ko) 브리지형 클래스-d rf 증폭기 회로
CN111599781A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination