JP4127763B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電力制御用半導体装置等の半導体装置に関し、特に圧接型素子のパッケージ構造の最適化により、機械的、電気的な特性を改善し得る半導体装置に関する。
【０００２】
【従来の技術】
一般に、電力制御用半導体装置としては、制御端子(以下、ゲートと称する)により、大電力の制御可能なＭＯＳ構造を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）、またはＩＥＧＴ（Injection Enhanced Gate Transistor）が知られている。
【０００３】
これらの電力制御用半導体装置は、従来のＭＯＳＦＥＴやバイポーラトランジスタに比べて、６ＫＶクラスまで高耐圧化できると同時に、ＭＯＳゲートよる電圧駆動等の利点、更には通電損失が小さい等の特徴があり、広く利用されている。
【０００４】
以下、従来の電力制御用半導体装置について、図面を参照して説明する。
【０００５】
まず、全体の構成について、図２０を参照して説明する。
【０００６】
図２０に示すように、電力制御用半導体装置は、複数の平面正方形状の柱体５２２及び凹部５２３を有するエミッタ銅ポスト５２０とコレクタ銅ポスト５３０とが対向配置され、このエミッタ銅ポスト５２０の柱体５２２とコレクタ銅ポスト５３０との間にＩＧＢＴ、ＩＥＧＴ等の電力制御半導体チップ（以下、半導体チップと称する）５１０がモリブデン（Ｍｏ）等の緩衝板５４０、５５０とを介して配置され、前記エミッタ銅ポスト５２０とコレクタ銅ポスト５３０とにより、高い圧力で圧接されて、前記半導体チップ５１０と前記エミッタ銅ポスト５２０及び前記コレクタ銅ポスト５３０とが、電気的、且つ熱的に接続されている。
【０００７】
また、前記エミッタ銅ポスト５２０には、フランジ５８２ａを介して、フランジ５８２ｂを支持する管状セラミック部材５８１が取り付けられており、一方、前記コレクタ銅ポスト５３０には、フランジ５８３ａが取り付けられており、前記フランジ５８２ｂと前記フランジ５８３ａとが溶接されている。前記エミッタ銅ポスト５２０、前記コレクタ銅ポスト５３０、前記セラミック部材５８１及び前記フランジ５８２ａ、５８２ｂ、５８３ａにより、パッケージ５８０が形成されている。
【０００８】
また、このパッケージ５８０の前記セラミック部材５８１には、ゲート端子５９１が前記側壁を貫通して設けられ、前記セラミック部材５８１底面のフランジ５８２ａには、エミッタ端子５９２が溶接により接続されている。
【０００９】
また、前記エミッタ銅ポスト５２０の凹部５２３内には、ゲート信号の供給及び半導体チップを位置決するためのゲート配線／チップガイド部材５６０が配設されている。
【００１０】
また、前記凹部５２３内には、ゲート接続導体５７０が配設され、このゲート接続導体５７０を介して前記半導体チップ５１０のゲート電極と前記ゲート配線／チップガイド部材５６０とが電気的接続されている。
【００１１】
そして、前記ゲート端子５９１と前記エミッタ端子５９２間に、ゲート駆動回路（図示せず）が接続され、ゲート信号が、前記ゲート端子５９１、前記ゲート配線／チップガイド部材５６０、前記ゲート接続導体５７０、前記半導体チップ５１０、前記柱体５２２、前記エミッタ銅ポスト５２０、前記エミッタ端子５９２の電流経路（ループ）で流れる。
【００１２】
次に、各構成部材の詳細構造について図２１乃至図２３を参照して詳細に説明する。
【００１３】
図２１は、図２０中の破線で囲む部分Ｙにおける分解斜視図、図２２は、図２０のＣ−Ｃ’線に沿う平面図、図２３は、半導体チップ、Ｍｏ緩衝板、エミッタ銅ポストとの関係を示す断面図である。
【００１４】
まず、図に示すように、前記エミッタ銅ポスト５２０は、平面円形状に形成され、コレクタ銅ポスト５３０と対向する対向面５２１には、底面５２１ａの深さまで切込まれた凹部５２３が形成され、この底面５２１ａには、複数の直立状で、正方形の柱体５２２が所定配列に形成されている。
【００１５】
また、このエミッタ銅ポスト５２０の各柱体５２２は、例えば１つの角が切除されて、例えば逆Ｌ字形の切欠部５２４が形成されている。
【００１６】
また、各柱体５２２の根元近傍の底面５２１ａには、前記ゲート接続導体５７０を挿入固定するための穴５２５が形成されている。
【００１７】
前記ゲート配線／チップガイド部材５６０は、平面円形状の絶縁性基材５６１を有し、この絶縁性基材５６１の周端上面部には、導電性のゲートリング５６２が設けられ、このゲートリング５６２で囲まれた絶縁性基材５６１領域には、各エミッタ銅ポスト５２０の各柱体５２２及びゲート接続導体５７０が嵌挿される複数の正方形状の開口部５６３が、前記柱体５２２の配列と同様の配列に設けられている。この開口部５６３の角には、前記ゲート接続導体５７０を嵌挿するためのスリーブ５６４が設けられ、また、各開口部５６３間の前記絶縁性基材５６１部分には、前記半導体チップ５１０を位置決めするための位置決め手段、例えば溝部（図示せず）が形成されている。
【００１８】
前記ゲート接続導体５７０は、ウルテム樹脂、セラミック等による有底筒状のピン鞘５７１と、該ピン鞘５７１内にその上端部を露出して挿入されたゲートピン５７２とからなり、このゲートピン５７２の上端部側壁には、ゲートリード線５７３が電気的に接続されている。このゲート接続導体５７０は、前記ゲート配線／チップガイド部材５６０のスリーブ５６４に嵌挿され、前記ピン鞘５７１の底部が前記エミッタ銅ポスト５２０の穴５２５内に嵌入されて固定され、各ゲートリード線５７３は、前記ゲート配線／チップガイド部材５６０のゲートリング５６２に電気的に接続されている。
【００１９】
前記エミッタ銅ポスト５２０側の前記Ｍｏ緩衝板５４０は、前記エミッタ銅ポスト５２０の柱体５２２と略同じ大きさ、形状に形成されている。
【００２０】
前記半導体チップ５１０は、並列接続された複数個のＩＧＢＴ、またはＩＥＧＴ等の素子が組み込まれなり、前記Ｍｏ緩衝板５４０及び前記エミッタ銅ポスト５２０の柱体５２２より僅かに大きく、エミッタ電極面を下向きにして前記エミッタ銅ポスト５２０の各柱体５２２の上面（対向面）５２１上にそれぞれ配置され、またゲート電極が前記ゲート接続導体５７０のゲートピン５７２の真上にくるように前記ゲート配線／チップガイド部材５６０により位置決めされて配置されている。なお、図２３（Ｂ）に示すように、前記半導体チップ５１０は、前記Ｍｏ緩衝板５４０及び銀フォイル５４５を介して前記柱体５２２の上面５２１上に配置される場合もある。
【００２１】
前記コレクタ銅ポスト５３０は、前記エミッタ銅ポスト５２０と同様の平面円形状に形成され、前記エミッタ銅ポスト５２０との対向面全体が略平坦に形成されている。
【００２２】
前記コレクタ銅ポスト５３０側の前記Ｍｏ緩衝板５５０は、前記コレクタ銅ポスト５３０の対向面と略同じ大きさ、形状に形成され、前記Ｍｏ緩衝板５５０を介して前記エミッタ銅ポスト５２０に高圧力でもって圧接される。
【００２３】
このような電力制御用半導体装置においては、以下のような問題がある。
【００２４】
まず、コレクタ銅ポスト５３０側の大きいＭｏ緩衝板５５０は、切削法により製作されるが、エミッタ銅ポスト５２０側の小さなＭｏ緩衝板５４０は、一般に、打ち抜き法で製作され、その後バレルによりバリ等の突起部分を落とす方法が用いられている。
【００２５】
そのため、図２４に模式的に示すように、Ｍｏ緩衝板５４０は、打ち抜き時の歯の圧力で切断面付近、即ち板周縁部の板厚が、必然的に中央部の板厚より約０．５〜２．０μｍ程度肉厚になってしまう。
【００２６】
また、バレルにより、Ｍｏ緩衝板５４０の周端の角が取れて曲面（以下、Ｒと称する）が、必然的に形成されてしまう。一方、コレクタ銅ポスト側の大きなＭｏ緩衝板５５０は、切削法で形成されるため、上記のように周端部が肉厚に形成されたり、Ｒが形成されることはない。
【００２７】
しかも、前記Ｍｏ緩衝板５５０とエミッタ銅ポスト５２０の柱体５２２とは、略同一形状で、且つ同一の大きさに形成されている。
【００２８】
従って、上記のような周縁部が肉厚やＲが存在するＭｏ緩衝板５４０を介して半導体チップ５１０を、エミッタ銅ポスト５２０の柱体５２２上面に配設し、エミッタ銅ポスト５２０とコレクタ銅ポスト５３０により圧接した場合、前記Ｍｏ緩衝板５４０周縁部の肉厚やＲ部分に相対する半導体チップ５１０の面部分に面圧力が集中する。
【００２９】
図２５は、Ｍｏ緩衝板の接触形状と半導体チップにかかる面圧力の分布のシュミレーション結果を示している。
【００３０】
図２５から明らかなように、肉厚やＲが無い理想的なＭｏ緩衝板の場合（１）には、半導体チップ面上の圧力は略均一であるが、Ｒが存在するＭｏ緩衝板の場合（２）、若しくは肉厚及びＲが存在するＭｏ緩衝板の場合（３）の場合では、半導体チップ面上の圧力は、Ｒ、若しくは肉厚部分において集中している。
【００３１】
上記のように、半導体チップの面圧力が不均一の場合には、図２６に示すように、半導体チップの最大遮断電流は、半導体チップ当たりの圧接力が、５０Ｋｇ程度から下がり始め１００Ｋｇまでの範囲において低下する。１００Ｋｇ以上では、一定の値を示し、大きな変化は示さない。
【００３２】
この最大遮断電流の低下は、半導体チップの破壊に起因すると推測され、そして、この半導体チップの破壊は、Ｍｏ緩衝板５４０が強く当たって跡のついた個所で起っており、圧力の集中している個所で、半導体チイプが破壊し易くなっていると考察される。半導体チップが圧力で破壊するメカニズムは、よく分かっていないが、発明者等は、以下のように推測している。
【００３３】
一般に、ｎｐｎトランジスタ構造において、コレクタ側に圧力をかけると、トランジスタの増幅率が大きくなり、エミッタ側に圧力をかけると増幅率が小さくなることが分っている。（参考文献１：W.Rinder,"Resistance of Elastically Deforrned Shalloow p-n Junction",J.Appl.Phys.,vol.33,pp.2479-2480,1962.参考文献２：W.Rinder and I.Braum,"Resistance of Elastically Deforrned Shalloow p-n Junction,part.II,"J.Appl.Phys.,vol.34,pp.1958-1970,1963.参考文献３：J.J.Wortman,J.R.Iiauser,and R.M.Burger "Effect of MechanicalStress on p-n Junction Device Characteristics,"J.Appl.Phys.,vol.35,pp.2122-2131,1964.参考文献4：R.Edwards,"Some Effect of Localized Stress on Silicn Planar Transistrs,"IEEE Trans. on ED, vol.ED-II ,pp.286-294,1964.)
上記従来の電力制御用半導体装置においては、強い圧力がかかる部分は、ｎソース、ｐベース、ｎベースで構成される寄生トランジスタのコレクタに当たり、寄生トランジスタの増幅率が圧力の強い部分で大きくなっていると考えられる。寄生トランジスタの増幅率が大きくなると、容易に、ｎソース、ｐベース、ｎベース、ｐエミッタで構成される寄生サイリスタがオン状態になってしまい、ＭＯＳゲートで電流を遮断できなくなってしまう。特に、半導体チップ表面で圧力の局部的な強い部分があると、その部分で、簡単に寄生サイリスタがオンしてしまい、ＭＯＳゲートで電流を遮断できなくなる。
【００３４】
一方、その他の部分は、ＭＯＳゲートにより電流を遮断していくため、圧力の強い部分に他の部分に流れていた電流も集中し、サイリスタ動作が広がってゆき、チップが導通状態から遮断できなくなる、ラッチアップ現象を引起す。その結果、ターンオフ失敗を起し、最大遮断電流の低下を招き、半導体チップが破壊しまうという問題がある。
【００３５】
更に、上記のように、複数の半導体チップがパッケージ内で並列に接続されている場合、ゲート信号やコレクタ電流の振動、電流集中が起こり、電流不均一による最大遮断電流の低下が起こる。
【００３６】
その１つの原因として、主電流Ｉｃとゲート電流Ｉｇの干渉が挙げられる。図２７に示すように、主電流Ｉｃは、前記コレクタ銅ポスト５３０−前記半導体チップ５１０−前記柱体５２２−前記エミッタ銅ポスト５２０の経路で流れ、その値は、１ＫＡ以上になることがある。一方、前記ゲート駆動回路からのゲート電流Ｉｇは、前記ゲート端子５９１−前記ゲート配線／チップガイド部材５６０−前記ゲート接続導体５７０−前記半導体チップ５１０−前記柱体５２２−前記エミッタ銅ポスト５２０−前記エミッタ端子５９２の経路を通じてゲート駆動回路に流れる。この過程で、前記ゲート電流Ｉｇが、前記主電流Ｉｃが流れている前記エミッタ銅ポスト５２０を横切って流れるため、前記エミッタ銅ポスト５２０内の主電流ベクトルの変化の影響を受け易い。すなわち、外部への電流取り出しをパッケージの一方の側面から取り出す等対称性を欠いている場合や、パッケージ内のチップにおいて電流のアンバランスが起こると、エミッタ銅ポスト内の電流ベクトルがスイッチング時に変化しその変化がゲート電圧に影響を与える。
【００３７】
この状況を回路図で模式的に示すと、図２８のようになる。図２８において、主回路における大きな電流変化率ｄｉ／ｄｔがゲート回路のループに起電力を発生し、半導体チップの誤動作や電流集中、ゲート電圧の振動、主電流Ｉｃの振動等を引き起こす。更に、ゲート回路のループのインダクタンスが大きいためにコレクタ電流Ｉｃからゲートへのフィードバックの影響も受けやすく、ゲート電圧の振動等、破壊に至る現象が引き起こされる。
【００３８】
ゲートリード線の代わりに、単層の配線シートを用いても、インダクタンスが十分に下がらない上、ゲート電流Ｉｇは、主電流Ｉｃが流れるエミッタ銅ポスト５２０に流れるため、主電流の流れ方（電流ベクトルの時間変化）により、ゲート電流経路に起電力を生じ、ゲートに、各チップに期待していたゲート電圧とは異なるゲート電圧が加わり、電流の不均一や電流集中を生じ、低い電流で半導体チップが破壊してしまうという問題がある。
【００３９】
【発明が解決しようとする課題】
以上説明したように、従来の電力制御用半導体装置では、半導体チップに加わる面圧力の不均一による電流集中、並びにゲート信号やコレクタ電流等の振動や電流集中等により、半導体チップの最大遮断電流が低下し、破壊するという問題があった。
【００４０】
本発明は、上記課題に鑑みなされたもで、高い最大遮断電流を有し、破壊し難い導体装置を提供することを目的とする。
【００４２】
【課題を解決するための手段】
本発明に係わる半導体装置は、平坦面を有する第1の主電極部材と、前記第1の主電極部材の平坦面と対向配置され、対向面に柱体及び当該柱体間に凹部が形成された第２の主電極部材と、前記第1の主電極部材の平坦面と前記第２の主電極部材の柱体上面との間に緩衝板を介して圧接され、エミッタ電極、コレクタ電極及びゲート電極を有する半導体チップと、前記第２の主電極部材の凹部内に配置され、少なくともゲート信号配線パターン有する回路配線基板と、前記第２の主電極部材の凹部内において、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを電気的に接続する第１の接続導体と、を具備し、前記第２の主電極部材側の前記緩衝板は該板周縁部に該板中央部の板厚よりも板厚の大きい肉厚部分を有しており、前記第２の主電極部材の柱体と前記緩衝板との接触領域が前記第２の主電極部材側の前記緩衝板と前記半導体チップとの接触領域に比べて小さくなるよう、前記第２の主電極部材の柱体上面の周縁部に該柱体角部の全周に亘って面取りまたは環状に切り欠いた構造を設けたことを特徴としている。
【００４３】
また、本発明に係わる半導体装置は、平坦面を有する第1の主電極部材と、前記第1の主電極部材の平坦面と対向配置され、対向面に柱体及び当該柱体間に凹部が形成された第２の主電極部材と、前記第1の主電極部材の平坦面と前記第２の主電極部材の柱体上面との間に、各々、緩衝板を介して圧接され、エミッタ電極、コレクタ電極及びゲート電極を有する半導体チップと、前記第２の主電極部材の凹部内に配置され、ゲート信号配線パターン及びエミッタ配線パターンが絶縁層を介して積層形成された回路配線基板と、前記第２の主電極部材の凹部内において、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを電気的に接続する第１の接続導体と、前記第２の主電極部材の凹部内において、前記回路配線基板のエミッタ配線パターンと前記第２の主電極部材とを電気的に接続する第２の接続導体と、を具備し、前記第２の主電極部材側の前記緩衝板は該板周縁部に該板中央部の板厚よりも板厚の大きい肉厚部分を有しており、前記第２の主電極部材の柱体と前記緩衝板との接触領域が前記第２の主電極部材側の前記緩衝板と前記半導体チップとの接触領域に比べて小さくなるよう、前記第２の主電極部材の柱体上面の周縁部に該柱体角部の全周に亘って面取りまたは環状に切り欠いた構造を設けたことを特徴としている。
【００４４】
また、本発明に係わる半導体装置は、平坦面を有する第1の主電極部材と、前記第1の主電極部材の平坦面と対向配置され、対向面に柱体及び当該柱体間に凹部が形成された第２の主電極部材と、前記第1の主電極部材の平坦面と前記第２の主電極部材の柱体上面との間に、各々、緩衝板を介して圧接され、エミッタ電極、コレクタ電極及びゲート電極を有する半導体チップと、前記第２の主電極部材の凹部内に配置され、且つゲート信号配線パターンが前記半導体チップ側に形成され、エミッタ配線パターンが前記第２の主電極側に形成された回路配線基板と、前記第２の主電極部材の凹部内において、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを電気的に接続する第１の接続導体と、前記第２の主電極部材の凹部内において、前記回路配線基板のエミッタ配線パターンと前記第２の主電極部材とを電気的に接続する第２の接続導体と、を具備し、前記第２の主電極部材側の前記緩衝板は該板周縁部に該板中央部の板厚よりも板厚の大きい肉厚部分を有しており、前記第２の主電極部材の柱体と前記緩衝板との接触領域が前記第２の主電極部材側の前記緩衝板と前記半導体チップとの接触領域に比べて小さくなるよう、前記第２の主電極部材の柱体上面の周縁部に該柱体角部の全周に亘って面取りまたは環状に切り欠いた構造を設けてなり、前記第１の接続導体及び前記第２の接続導体が、伸縮自在のピン構造を有し、前記第１の接続導体は、前記回路配線基板の上方に配設されて前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを圧接により電気的に接続してなり、前記第２の接続導体は、前記回路配線基板の下方で、且つ前記第１の接続導体と同軸位置上に配設されて前記回路配線基板エミッタ配線パターンと前記第２の主電極部材とを圧接により電気的に接続してなることを特徴としている。
【００４５】
また、本発明に係わる半導体装置の一実施態様としては、前記回路配線基板は、ゲート信号配線パターン及びエミッタ配線パターンが絶縁層を介して２層以上、積層形成されたことを特徴としている。
【００４６】
また、前記ゲート信号配線パターンと前記エミッタ配線パターンとは、互に重畳関係で、且つ平行関係にあることを特徴としている。
【００４７】
また、前記ゲート信号配線パターンが前記半導体チップ側に配設され、前記エミッタ配線パターンが前記半導体チップ裏面と前記凹部の底面との中間位置より第２の主電極部材側に配設されていることを特徴としている。
【００４８】
また、前記第１の接続導体は、伸縮自在のピン構造を有し、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを圧接により電気的に接続してなり、前記第２の接続体は、ネジで構成され、前記回路配線基板を前記第２の主電極部材にネジ止めすることによりエミッタ配線パターンと前記第２の主電極部材とを電気的に接続してなることを特徴としている。
【００４９】
また、前記回路配線基板は、配線パターン上に、抵抗あるいはキャパシタあるいはインダクタンスが実装されていることを特徴としている。
【００５０】
また、前記第２の主電極部材と前記半導体チップとの間に介在される緩衝板は、０．３〜２．０ｍｍの厚さを有し、前記第２の主電極部材の柱体上面は、前記緩衝板端よりも、当該緩衝板の厚さの８６％以上内側にあることを特徴としている。
【００５２】
本発明に係る半導体装置によれば、第２の主電極部材側の緩衝板は該板周縁部に該板中央部の板厚よりも板厚の大きい肉厚部分を有しており、第２の主電極部材の柱体と緩衝板との接触領域が前記第２の主電極部材側の緩衝板と半導体チップとの接触領域に比べて小さくなるよう、前記第２の主電極部材の柱体上面の周縁部に該柱体角部の全周に亘って面取りまたは環状に切り欠いた構造を設けている。従って、圧接による半導体チップに加わる面圧力が略均一になり、電流集中が阻止されるため、最大遮断電流が向上し、半導体チップの破壊が阻止される。
【００５３】
また、本発明に係る半導体装置の一実施態様によれば、電力制御用半導体装置の製作時の回路配線基板のネジ締止め回数が減り、コストを低減できる。また、ゲートピンとエミッタピンの場所が回路配線基板を挟んで、同じ位置に配置されているため、インダクタンスを最小にできる上、ゲートピンの圧力とエミッタピンの圧力が同軸上にあるため、回路配線基板に歪んだ圧力が掛からず信頼性が向上し、回路配線基板の歪みによるエミッタピンのストローク不足も起きない。
【００５４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
（第１の実施に形態）
まず、図１を参照して、電力制御用半導体装置の構成の概略を説明する。図１は、本発明の実施形態に係わる電力制御用半導体装置の断面図である。
【００５５】
即ち、電力制御用半導体装置は、例えば、平面正方形状の柱体２２と凹部２３とを有する第２の主電極部材（以下、エミッタ銅ポストと称する）２０と第1の主電極部材（以下、コレクタ銅ポストと称する）３０とが対向配置されている。このエミッタ銅ポスト２０の各柱体２２と前記コレクタ銅ポスト３０との間にＩＧＢＴ、ＩＥＧＴ等の半導体チップ１０が、モリブデン（Ｍｏ）等の緩衝板（以下、Ｍｏ緩衝板と称する）４０、５０を介して配置され、前記エミッタ銅ポスト２０と前記コレクタ銅ポスト３０により、高い圧力で圧接されて、前記半導体チップ１０と前記エミッタ銅ポスト２０及び前記コレクタ銅ポスト３０とが、電気的、且つ熱的に接続されている。
【００５６】
また、前記エミッタ銅ポスト２０には、フランジ８２ａを介してフランジ８２ｂを支持する管状セラミックス部材８１が取り付けられており、一方、前記コレクタ銅ポスト３０には、フランジ８３ａが取り付けられており、前記フランジ８２ｂと前記フランジ８３ａとが溶接されている。前記エミッタ銅ポスト２０、前記コレクタ銅ポスト３０、前記セラミック部材８１及び前記フランジ８２ａ、８２ｂ、８３ａにより、パッケージ８０が形成されている。
【００５７】
また、このパッケージ８０の前記セラミックス部材８１の側壁には、ゲート信号が印加されるゲート端子（Ｇ）９１及びゲート駆動用のエミッタ電位が印加されるエミッタ端子（Ｅ）９２が前記側壁を貫通して設けられている。ここでは、エミッタ端子９２は、ゲート端子９１と平行（紙面上で垂直方向）に設けられており、ゲート端子に隠れて見えない。
【００５８】
そして、前記エミッタ銅ポスト２０の凹部２３内には、ゲート信号配線パターン及びエミッタ配線パターンが絶縁層を介して設けられた回路配線基板１００が配設され、このゲート信号配線パターンは前記ゲート端子９１と電気的に接続され、またこのエミッタ配線パターンは前記柱体２２の根元近傍の底面において前記エミッタ銅ポスト２０と電気的に接続されると共に前記エミッタ端子９２に電気的に接続されている。
【００５９】
また、前記エミッタ銅ポスト２０の凹部２３内には、前記半導体チップ１０を位置決めするためのチップガイド部材２００が、前記回路配線基板１００上に積層して配設されている。
【００６０】
また、前記エミッタ銅ポスト２０の凹部２３内には、第１の接続導体（以下、ゲート接続導体と称する）７０が前記チップガイド部材２００を貫通して設けられ、このゲート接続導体７０により、各半導体チップ１０と前記回路配線基板１００のゲート信号配線パターンとが電気的に接続されている。
【００６１】
次に、前記構成部材の詳細構造について図２乃至図４を参照して説明する。
【００６２】
図２は、図１中の破線で取囲む部分Ｘにおける分解斜視図、図３は、半導体チップ、Ｍｏ緩衝板、エミッタ銅ポスト及びコレクタ銅ポストとの関係を示す断面図、図４は、図３中のエミッタ銅ポストを拡大して示す斜視図である。
【００６３】
即ち、前記エミッタ銅ポスト２０側のＭｏ緩衝板４０は、一般に、Ｍｏ板を打ち抜き法で打ち抜いた後、バレルによりバリ等の突起部分を落とす方法により製作されるため、従来と同様に、打ち抜き時の歯の圧力で切断面付近、即ち板周縁部の板厚が、必然的に中央部の板厚より約０．５〜２．０μｍ程度肉厚に形成されている。また、バレルにより、Ｍｏ緩衝板４０の周端の角が取れて曲面（以下、Ｒと称する）が、必然的に形成されている。
【００６４】
このＭｏ緩衝板４０は、厚さ約０．３から２．５ｍｍの範囲に形成することが望ましい。その理由は、０．３ｍｍより薄いと、エミッタ銅ポスト２０の熱膨張の影響を受け易くなり、２．５ｍｍより厚いと、Ｍｏ緩衝板４０の熱抵抗が大きくなってしまうからである。
【００６５】
前記エミッタ銅ポスト２０は、図２乃至図４に示すように、コレクタ銅ポスト３０とする対向面２１に、底面２１ａの深さまで切込まれた凹部２３とこの凹部２３に取囲まれ、且つ格子状に配列された複数の直立状で、平面正方形状の柱体２２とが形成されている。
【００６６】
そして、本実施の形態では、以下の理由により、前記柱体２２は、その上面（対向面）２１を前記エミッタ銅ポスト２０側に配置されるＭｏ緩衝板４０と略同一形状に形成するが、前記Ｍｏ緩衝板４０より小面積に形成している。
【００６７】
即ち、上記したように、前記Ｍｏ緩衝板４０は、周縁部が肉厚で、また、Ｒを有している。その結果、前記Ｍｏ緩衝板４０を介して前記半導体チップ１０を、前記エミッタ銅ポスト２０の柱体２２の上面２１に配設し、前記エミッタ銅ポスト２０と前記コレクタ銅ポスト３０により圧接した場合、前記Ｍｏ緩衝板４０の周縁部の肉厚やＲ部分に相対する前記半導体チップ１０の面部分に面圧力が集中することになる。
【００６８】
そこで、本発明者らは、種々の実験を行い、上記したＭｏ緩衝板４０の板厚が厚くなる範囲について考察した。その結果、特に、肉厚になる範囲は、板厚に関係し、且つ板厚の略８５％程度、Ｍｏ緩衝板の周端から内側に入った部分まで肉厚になることが極めて多いことを確認した。
【００６９】
そして、前記エミッタ銅ポスト２０の柱体２２と前記Ｍｏ緩衝板４０との接触面積または前記柱体２２と対向する前記コレクタ銅ポスト３０の部分と前記Ｍｏ緩衝板５０との接触面積のいずれか一方の接触面積が、前記エミッタ銅ポスト２０側のＭｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて小さくし、前記Ｍｏ緩衝板４０の肉厚部分を避けて前記半導体チップ１０を前記エミッタ銅ポスト２０の柱体２２と前記コレクタ銅ポスト３０とにより圧接することを考えた。
【００７０】
上記に鑑み、本実施の形態では、図３に示すように、前記エミッタ銅ポスト２０の各柱体２２は、前記Ｍｏ緩衝板４０と略同一の形状に形成するが、その上面２１は、前記Ｍｏ緩衝板４０の周縁部の肉厚部分を除いた中央部分と接触するように、Ｍｏ緩衝板４０より小面積に形成している。
【００７１】
ここでは、図４(Ａ)に示すように、前記エミッタ銅ポスト２０の各柱体２２は、その上端部の角部が全周に亘って面取りされて、上面２１が前記Ｍｏ緩衝板４０より小面積に形成される（以下、面取り構造と称する）。即ち、前記柱体２２の上面を、前記Ｍｏ緩衝板４０より小面積で、その周縁部の肉厚部分を避けたそれ以外の部分の面積に略等しい面積とし、前記Ｍｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて、前記柱体２２の上面２１と前記Ｍｏ緩衝板４０との接触面積を小面積に形成している。
【００７２】
なお、前記柱体２２は、上記した面取り構造に限らず、図４（Ｂ）に示すように、柱体上面の周縁部を環状に切欠いてその上面を小面積に形成（以下、切欠き構造と称する）してもよく、また、図４（Ｃ）に示すように、柱体２２自体を、全長に亘って、前記Ｍｏ緩衝板４０の周縁部の肉厚部分を避けたそれ以外の部分の面積に略等しい横断面積を有するように細くに形成（以下、細型構造と称する）しても良い。
【００７３】
また、本実施の形態では、エミッタ銅ポスト２０における柱体２２の上面２１を小面積としたが、前記コレクタ銅ポスト３０を加工して前記柱体２２と対向する前記コレクタ銅ポスト３０の部分と前記Ｍｏ緩衝板５０との接触面積を、前記エミッタ銅ポスト２０側のＭｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて小さくしてもよい。即ち、図５に示すように、各柱体２２に相対する前記コレクタ銅ポスト３０の各部分に、上面３１が、前記Ｍｏ緩衝板４０の周縁部の肉厚部分を避けたそれ以外の部分の面積に略等しい小面積を有する突起部３２を形成し、前記Ｍｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて、この突起部３２の上面３１と前記コレクタ銅ポスト３０側の前記Ｍｏ緩衝板５０との接触面積を小面積に形成する。
【００７４】
なお、この突起部３２は、上述した柱体２２の場合と同様に、面取り、切欠き、突起部自体を細くする等により、その上面３１を小面積とすればよい。
【００７５】
更に、本発明者らは、前記柱体２２の上面２１、若しくは前記突起部３２の上面３１の小面積の割合（Ｍｏ緩衝板４０の側端面から前記柱体２２の上面２１、若しくは突起部３２の上面３１の側端までの距離：以下、切欠き長と称する）と面圧分布の関係について検討した。図６はシュミレーションにより、切欠き長と面圧力分布の関係を示した図である。
【００７６】
図において、Ｍｏ緩衝板：板厚約１．５ｍｍ、１１．６ｍｍ角、肉厚部の範囲約９ｍｍ、圧接力：１５００Ｎ／チップとしたもので、また、曲線１は従来構造の切欠きが無い場合、曲線(２)は切欠き長：０．９ｍｍの場合、曲線（３）は切り欠き長：１．４ｍｍの場合、曲線(４)は切り欠き長：１．９ｍｍの場合を、各々、示している。
【００７７】
図に示すように、曲線（１）の従来構造の場合では、面圧力はＭｏ緩衝板の内側約１ｍｍから２ｍｍで面圧力の高いピークが生じる。逆に、Ｍｏ緩衝板の中央部（横軸０付近）では、面圧力が小さくなっており、放熱面でも不利になる。
【００７８】
これに対して、曲線（２）乃至(４)に示すように、切欠き長を増していくと、圧接力のピークが下がり、Ｍｏ緩衝板の中央での面圧力も増え、特に、曲線（３）の切欠き長：約１．４ｍｍから曲線（４）切欠き長：１．９ｍｍ程度の切欠きを設けると、中央部の面圧力は略均一の分布となる。
【００７９】
従って、柱体２２の上面２１、若しくは突起部３２の上面３１を切欠くことにより、その切欠き分、Ｍｏ緩衝板との接触面積が減少して熱抵抗が増加すると推考されたが、シュミレーションの結果によれば、逆に、従来構造におけるＭｏ緩衝板の中央部の圧接状態に比べて、良好な圧接状態を示すため、柱体２２、Ｍｏ緩衝板４０、半導体チップ１０の密着度が向上し、熱抵抗が低下することになる。
【００８０】
更に、各柱体２２は、例えば、１つの一角が全長に亘って切除されて、例えば逆Ｌ字形の切欠部２４が形成されている。この切欠部２４は、前記半導体チップ１０のゲート電極の位置によって決定され、例えばゲート電極が平面四角形状の半導体チップ１０の辺中央部に位置する場合には、前記柱体２２の辺中央部に形成されることになる。また、所定の前記柱体２２における根元近傍の底面２１ａには、ネジ穴２６が形成されている。
【００８１】
そして、図１及び図２に示すように、前記エミッタ銅ポスト２０の凹部２２には、回路配線基板１００が配設されている。
【００８２】
図７乃至図１５を参照してこの回路配線基板１００について、詳細について説明する。
【００８３】
図７は、図１中のＡ−Ａ’に沿うチップガイド部材／回路配線基板を示す平面図、図８は、第１層目のゲート配線パターンを示す平面図、図９は、第２層目のエミッタ配線パターンを示す平面図、図１０は、第３層目のゲート配線パターンを示す平面図、図１１は、第４層目のエミッタ配線パターンを示す平面図、図１２は、回路配線基板における各層の配線パターンの接続関係を示す断面図、図１３は、第１層のゲート配線パターンの要部を示す平面図、図１４は、第２層目のエミッタ配線パターンの要部を示す平面図、図１５図は、図１３のＢ−Ｂ’に沿う断面図である。なお、図１５において、第３層目のゲート配線パターン及び第４層目のエミッタ配線パターンは、たまたま、この部分には存在していない。
【００８４】
図に示すように、前記回路配線基板１００は、前記エミッタ銅ポスト２０と略同様の円形状構造で、厚み約２００μｍの絶縁性コア基材１０１を有し、この絶縁性コア基材１０１には、前記エミッタ銅ポスト２０の各柱体２２が嵌挿される開口部１０２が前記柱体２２の配列と同様の格子状に設けられている。この開口部１０２は、前記柱体２２の平面形状と同様に、一角が略逆Ｌ字形に切除された略正方形に形成されている。この各開口部１０２を取囲む格子状の枠部分１０３には、各開口部１０２の切除部分に係合する舌片部１０４が形成されている。
【００８５】
この絶縁性コア基材１０１の上面には、ゲート駆動用のエミッタ配線パターン１０７が形成され、このエミッタ配線層１０７上に厚み約５０μｍの絶縁層１０６を介してゲート配線パターン１０５が形成されている。一方、この絶縁性コア基材１０１の下面には、ゲート配線パターン１０８が形成され、このゲート配線パターン１０８上に厚み約５０μｍの絶縁層１０９を介してゲート駆動用のエミッタ配線パターン１１０が形成されて、前記回路配線基板１００は、前記上層のゲート配線パターン１０５を第１層、前記上層のエミッタ配線パターン１０７を第２層、前記下層のゲート配線パターン１０８を第３層、前記下層のエミッタ配線パターン１１０を第４層とする４層構造に形成されている。
【００８６】
前記第１層目のゲート配線パターン１０５は、図８、図１３、図１５に示すように、リング部１０５ａと枝部１０５ｂとからなり、このリング部１０５ａは、前記開口部１０２を全体的に取囲む絶縁性コア基材１０１の周縁部にゲート端子部Ｇ及びエミッタ端子部Ｅを避けて形成され、この枝部１０５ｂは、前記絶縁性コア基材１０１の枠部分１０３上に、幅約３〜４ｍｍで、且つ前記リング部１０５ａから各開口部１０２の近傍まで延在形成されている。
【００８７】
そして、各開口部１０２の略逆Ｌ字形の舌片部分１０４には、図１３及び図１５に示すように、前記ゲートピン（第１の接続導体）７０が当接するゲートピン用パッド１０５ｃが形成され、このゲートピン用パッド１０５ｃは、前記半導体チップ１０のゲート電極に相対する位置に形成され、ゲート抵抗１３５を介して前記ゲート配線パターン１０５の枝部１０５ｂに、各々、接続されている。
【００８８】
このゲートピン用パッド１０５ｃの表面には、酸化防止と接触抵抗の低減のために、例えば、金メッキ等のメッキが施されている。また、このゲートピン用パッドとコンタクトする前記ゲートピン７０の端部にも、同様にメッキが施されている。
【００８９】
また、前記絶縁性コア基材１０１の枠部分１０３には、前記ゲート配線パターン１０５に隣接してこれと異なる２つの第１の配線パターン１３０が互いに分離形成されている。１つの前記第１の配線パターン１３０ａは、隣接する前記舌片部分１０４間に設けられ、他の前記第１の配線パターン１３０ｂは、隣接する前記開口部１０２の対向辺間に設けられ、この１つの前記第１の配線パターン１３０ａと他の前記第１の配線パターン１３０ｂとは、エミッタ抵抗１３６を介して電気的に接続されている。
【００９０】
なお、このエミッタ抵抗１３６及び前記ゲート抵抗１３５は、半田で接続されている。ただし、半田は、融点や環境への問題が出てくる可能性があるので、接続を溶接、超音波溶接、ロウ付け等の半田以外の方法で構成する方法が効果的である。エミッタ抵抗１３６は、回路配線基板１００の裏面に配置させても良い。
【００９１】
また、前記ゲート抵抗１３５は、５Ω以下が望ましく、特に、０．２Ω以上で、且つ１Ω以下が好ましい。例えば、ゲート抵抗１３５（エミッタ抵抗が入っている場合は、チップ毎に換算した抵抗値を実際のゲート抵抗値に加算：図１２に示すような場合は、エミッタ抵抗の３倍の値をゲート抵抗値に加算）は、エミッタ配線パターン１０７とゲート配線パターン１０５の間の絶縁層１０６が５０μｍの場合は、０．２から１Ω、２００μｍの場合は、０．４Ωから２Ω、５００μｍの場合は、１Ωから５Ωを配する。
【００９２】
前記ゲート抵抗１３５として、チップ当たり、（０．１Ω）から１．５Ω程度の抵抗を挿入することにより、ゲート抵抗同様にゲート電圧の振動を抑制できる。特に、ゲート回路1チップ当たりのインダクタンスは、この回路配線基板では、約２０ｎＨ程度になるので、抵抗は０．２Ωから１Ωが望ましい。特に、1チップ当たりのインダクタンスを１０ｎＨ以下にすることが望ましい。
【００９３】
エミッタ抵抗の範囲も同様であるが、エミッタ抵抗には、更に、エミッタ銅ポスト２０と回路配線基板１００のエミッタ配線パターン１０７との間のループ回路に流れる誘導電流を規制する働きもある。
【００９４】
前記第２層目のエミッタ配線パターン１０７は、図９、図１４及び図１５に示すように、前記ゲート配線パターン１０５と同様に、リング部１０７ａと枝部１０７ｂとからなり、このリング部１０７ａは、前記開口部１０２を全体的に取囲む絶縁性コア基材１０１の周縁部に前記ゲート端子部Ｇ及びエミッタ端子部Ｅを避けて形成され、この枝部１０７ｂは、前記絶縁性コア基材１０１の枠部分１０３上に、幅約３〜４ｍｍで、且つ前記リング部１０７ａから各開口部１０２の近傍まで延在形成されている。
【００９５】
前記エミッタ配線パターン１０７は、図１４及び図１５に示すように、前記ゲート配線パターン１０５と平行、且つ重畳関係に形成されている。また、このエミッタ配線パターン１０７は、前記第１の配線パターン１３０ａの下方まで延在形成されている。
【００９６】
前記第３層目のゲート配線パターン１０８及び前記第４層目のエミッタ配線パターン１１０は、それぞれ図１０及び図１１に示すように、いずれも導入部１０８ｂ、１１０ｂと扇部１０８ｃ、１１０ｃとリング部１０８ａ、１１０ａからなり、このリング部１０８ａ、１１０ａは、前記開口部１０２を全体的に取囲む絶縁性コア基材１０１の周縁部に形成されるが、前記ゲート端子部Ｇ及び前記エミッタ端子部Ｅにおいて一部取り除かれて分断される。この扇部１０８ｃ、１１０ｃは、前記絶縁性コア基材１０１の枠部分１０３上に、幅約３〜４ｍｍで、且つ前記リング部１０８ａ、１１０ａから各開口部１０２の近傍まで延在形成され、前記第３層のゲート配線パターン１０８における導入部１０８ｂは、前記ゲート端子部Ｇから前記リング部１０８ａの取り除かれた部分を通って前記扇部１０８ｃに接続され、一方、前記前記第４層のエミッタ配線パターン１１０における導入部１１０ｂは、前記エミッタ端子部Ｅから前記リング部１１０ａの取り除かれた部分を通って前記扇部１１０ｃに接続される。
【００９７】
これは、全ての半導体チップ１０に対してゲート信号を略同じタイミングで供給するために前記ゲート配線パターン１０８のリング部１０８ａへのゲート信号供給にタイミングのずれがないようにしている。
【００９８】
図１２に示すように、前記第１層目のゲート配線パターン１０５と前記第３のゲート配線パターン１０８とは、各層のリング部１０５ａ、１０７ａ、１０８ａ、１１０ａを貫通し、且つ内壁面にメッキ層を形成した多数のゲート配線接続用の第１のスルーホール１４０によって電気的に接続され、前記２層目のエミッタ配線パターン１０７と前記４層目のエミッタ配線パターン１１０とは、各層のリング部１０５ａ、１０７ａ、１０８ａ、１１０ａを貫通し、且つ内壁面にメッキ層を形成した多数のエミッタ配線接続用の第２のスルーホール１４１によって電気的に接続され、前記第１層目のゲート配線パターン１０５及び前記２層目のエミッタ配線パターン１０７への信号は、それぞれ前記３層目のゲート配線パターン１０８及び第４のエミッタ配線パターン１１０からスルーホール１４０、１４１を介して供給される。
【００９９】
これらのスルーホール１４０、１４１は、各層１０５、１０７、１０８、１１０の各リング部１０５ａ、１０７ａ、１０８ａ、１１０ａに、各層のリング部の重なり部分をあまり減らさない程度に緻密に配置されている。このリング部の重なり部分が少なくなるとインダクタンスが増え、振動等の原因となるため、スルーホールによる重なり部分の減少は、５０％以下に抑えるのが望ましい。
【０１００】
また、このゲート配線接続用の第１のスルーホール１４０とエミッタ配線接続用の第２のスルーホール１４１は、できる限るお互いに近い部位に配置することが望ましく、このため、平面的に千鳥や、互い違いに列状に配置するのが望ましい。更に、前記リング部１０５ａ、１０７ａ、１０８ａ、１１０ａにおけるインダクタンスを低減するため、スルーホールの間隔ｂは、図中ａで示すスルーホール部分のパターン逃げよりも広く取ることが望ましい。
【０１０１】
また、図１５に示すように、前記第１の配線パターン１３０ａの両端部には、前記エミッタ配線パターン１０７、１１０及び前記回路配線基板１００を貫通するエミッタ配線接続用の第３のスルーホール１４３が形成され、前記第１の配線パターン１３０ｂには、前記回路配線基板１００を貫通するエミッタコンタクト用ネジ穴１５０が形成されている。このスルーホール１４３の内壁面には、銅メッキ層が施されて前記第１の配線パターン１３０ａと前記エミッタ配線パターン１０７，１１０とが連接され、電気的に接続されている。また、前記ネジ穴１５０の内壁面にも銅メッキ層が施されて前記銅メッキ層が前記第１の配線パターン１３０ｂに連接している。
【０１０２】
このスルーホール１４３の数は、１つでも良いが、信頼性向上のため、各半導体チップ１０の各ゲート配線パターン及びエミッタ配線パターンに関し冗長性を持たせ、２個以上設けることが望ましい。
【０１０３】
前記回路配線基板１００の上面及び裏面は、所定部分を除いて半田レジスト１６０で絶縁保護され、更に裏面には絶縁シート１６１が貼着されている。
【０１０４】
前記回路配線基板１００としては、絶縁性コア基材１０１の片面乃至両面に銅パターンが施されたものか、絶縁シートの両側に、導電性シートを配したもので、両面に銅パターンを設けた両面基板が望ましい。但し、両面基板は、機械的強度を保つ絶縁性コア基板１０１の厚さを２００μｍ以下の薄さにするのには限界があるので、実際には絶縁性コア基材１０１の片面に、２００μｍ以下の絶縁層を介した２層の銅パターンを有するものが望ましい。
【０１０５】
前記絶縁層１０６、１０９の厚さは、絶縁層の材質によるが、１００μｍ以下が望ましい。
【０１０６】
また、前記回路配線基板１００は、通常のプリント基板（ＦＲ4）に比べＢＴレジスト（商品名）等の方が絶縁性が高く、好ましい。更には、イミド系樹脂で両面あるいは多層のフレキシブル基板にて構成すると、回路配線基板の柔軟性から熱膨張や公差による歪みが吸収できるため、信頼性が向上し、好ましい。
【０１０７】
そして、前記回路配線基板１００は、各開口部１０５を前記エミッタ銅ポスト２０の各柱体２２に嵌挿して凹部２３内に配設するが、回路配線基板１００のエミッタ配線パターン１０５とエミッタ銅ポスト２０の底面２１ａとの距離は、ループの面積を小さくすることが望ましい。特に、半導体チップ１０のコレクタ面（チップ裏面）側より、エミッタ銅ポスト２０の底面２１ａ側に近くなるように実装することが望ましい。これは、エミッタ銅ポスト２０の電流による磁界の最大点がコレクタ面とエミッタ銅ポスト２０の底面２１ａとの中間位置に存在するために、この中間位置を避けてエミッタ銅ポスト２０の底面２１ａ側に回路配線基板１００を実装することにより、磁界の影響を最小限に抑えることができるためである。
【０１０８】
そして、前記回路配線基板１００と前記エミッタ銅ポスト２０は、前記回路配線基板１００の表側にスプリングワッシャー１２１及びワッシャー１２２、裏面側に導電性スぺーサ１２３を配置してネジ穴１５０に第２の接続導体としての基板取付けネジ１２０を嵌挿し、前記エミッタ銅ポスト２０の前記ネジ穴２６にネジ止めされると共に、前記エミッタ配線パターン１０７、１１０と前記エミッタ銅ポスト２０とは、前記柱体２２の根元近傍の底面２１ａにおいて電気的に接続される。
【０１０９】
前記ネジ止めにおいては、前記回路配線基板１００の裏側にスペーサ１２３を介在させる代わりに、前記エミッタ銅ポスト２０の凹部２３の底面２１ａに嵩上げ部分を形成しても良い。ネジ止めの他に、基板に半田などで接続されたバナナクリップや、脱落防止の返しの付いた金属端子で穴２６と接続接続すると実装の手間を大幅に改善できる。この際、穴２６はネジ切りをする必要はない。その他の方法として、穴２６に挿入したスプリングピンでエミッタ銅ポストと銅パターンを接続しても良い。このようにすると、実装性はさらに向上する。
【０１１０】
また、前記回路配線基板１００の裏面と前記エミッタ銅ポスト２０とは、前記回路配線基板１００裏面に貼着された絶縁シート１６１にて絶縁されているが、前記回路配線基板１００の裏面に凹凸や、抵抗等の部品が実装されている場合には、更に絶縁シートを挟むと信頼性が向上するので、好ましい。
【０１１１】
前記チップガイド部材２００は、図２及び図７に示すように、前記回路配線基板１００と同様に、平面円形状に形成され、前記エミッタ銅ポスト２０の各柱体２２が嵌挿される開口部２０２が、前記柱体２２の配列と同様の配列で、しかも前記柱体２２と略同一横断面形状に形成されている。また、所定の前記開口部２０２において、前記柱体２２の切欠部２４に相対する部分には、前記ゲートピン７０が嵌挿されるスリーブ２０３が設けられている。このスリーブ２０３は、樹脂肉厚約０．２５〜０．５ｍｍ程度のパイプ状になっており、前記ゲートピン７０がスムーズに動くようにゲートピン７０の径より若干大きめの径の穴になっている。なお、このスリーブ２０３に、ゲートピン７０の実装の容易性を向上させるために脱落防止の返しを形成しても良い。
【０１１２】
また、前記チップガイド部材２００は、前記半導体チップ１０と前記エミッタ銅ポスト２０側のＭｏ緩衝板４０を位置決め保持する機能をもつ。
【０１１３】
また、前記チップガイド部材２００は、前記半導体チップ１０のコレクタ電位部分（チップの終端部、若しくは切断面）の角、特に半導体チップ１０のエミッタ電極側における切断面の角から前記エミッタ銅ポスト２０の柱体２２へのリーク放電を防止するために、図示しないが前記柱体２２の側面を覆うような返し構造を設けると効果的である。この構造にすると、前記柱体２２の高さを低くしてもリーク放電が起きないため、前記柱体２２を低くでき、放熱効果が向上する。
【０１１４】
前記半導体チップ１０は、その周端部に環状の絶縁性部材からなるチップフレーム１２が設けられており、このチップフレーム１２と前記チップガイド部材２００とにより、半導体チップ１０が位置決めされるが、このチップフレーム１２は、半導体チップ１０におけるエミッタ電極側の切断面の角から回路配線基板１００へのリーク放電を防止する役割も兼ねている。
【０１１５】
前記コレクタ銅ポスト３０は、前記エミッタ銅ポスト２０との対向面が略平坦に形成され、Ｍｏ緩衝板５０を介して前記エミッタ銅ポスト２０に高圧力でもって圧接される。
【０１１６】
図１６は、ゲート電流の経路を示す模式図、図１７は、図１６の構成を回路的に示した回路図である。
【０１１７】
しかして、上記の電力制御用禦半導体装置は、図１６に示すように、前記ゲート端子９１と前記エミッタ端子９２間に、ゲート駆動回路（図示せず）が接続され、ゲート信号Ｉｇは、前記ゲート端子９１、前記回路配線基板１００のゲート信号配線パターン１０５、前記ゲート接続導体７０、前記半導体チップ１０、前記柱体２２、前記回路配線基板１００のエミッタ配線パターン１０７及び前記エミッタ端子９２の電流経路（ループ）で流れる。これを模式的に回路図で表した図１６の回路図から明らかなように、ゲート電流Ｉｇのループと主電流Ｉｃのパスとは分離される。
【０１１８】
上記した実施形態の電力制御用半導体装置によれば、以下のような効果がある。
【０１１９】
まず、第１の効果について説明する。
【０１２０】
図３乃至図５に示すように、前記エミッタ銅ポスト２０における柱体２２の上面２１を、前記エミッタ銅ポスト２０側のＭｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて小さくなるように形成するか、若しくは前記柱体２２と対向する前記コレクタ銅ポスト３０の部分に突起部を設け、この突起部の上面を、前記エミッタ銅ポスト２０側のＭｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて小さくなるように形成することにより、前記Ｍｏ緩衝板４０の肉厚部分を避けて前記半導体チップ１０を前記エミッタ銅ポスト２０の柱体２２と前記コレクタ銅ポスト３０とにより圧接するようにしている。
【０１２１】
従って、前記Ｍｏ緩衝板４０を介して前記半導体チップ１０を、前記エミッタ銅ポスト２０と前記コレクタ銅ポスト３０により圧接した場合、前記半導体チップ１０は、前記Ｍｏ緩衝板４０の周縁部の肉厚やＲ部分を避けた、一様な肉厚を有する中央部分を介して前記柱体２２に略均一に圧接されるため、半導体チップにおける各素子には、均一に電流が流れ、最大遮断電流が向上し、遮断耐量が向上して半導体チップの破壊が阻止される。
【０１２２】
即ち、図１８の従来の技術と本実施形態との最大遮断電流を示した図から明らかなように、プロット群（Ａ）の従来技術では、圧接力により最大遮断電流が、大幅に低下している。特に、１チップ当たりの圧接力が２５Ｋｇから５０Ｋｇにおいて急激に低下し、それ以降から１００Ｋｇまでは緩やかに低下している。また、（Ｂ）に示す別の従来の技術（Ｍｏ緩衝板と半導体チップ間に更に銀フォイルを介在）では、最大遮断電流は、前記（Ａ）に比べて、若干改善効果が見られが、矢張り圧接力が大きくなるに従い低下している。これに対して、（Ｃ）に示す本実施形態（図３の構造）では、従来の技術（Ａ）及び（Ｂ）に比べて最大遮断電流は大幅に改善され、しかも圧接力の増加に伴う低下は殆ど見られない。また、（Ｄ）に示す他の実施形態（図５の構造）においても、最大遮断電流は、従来の技術より大幅に改善され、しかも圧接力が増加に伴う低下は殆ど見られない。即ち、本実施形態では、従来の技術に比べて、最大遮断電流は大幅に改善され、広圧接力範囲において大きな最大遮断電流が得られることが明らかである。
【０１２３】
次に、第２の効果について説明する。
【０１２４】
図１、図１６及び図１７に示すように、前記エミッタ銅ポスト２０の凹部２３内には、ゲート信号配線パターン１０２及びエミッタ配線パターン１０４が絶縁層１０３を介して設けられた回路配線基板１００が配設され、このゲート信号配線パターン１０２は前記ゲート端子９１と電気的に接続され、またこのエミッタ配線パターン１０４は前記柱体２２の根元近傍の底面２１ａにおいて前記エミッタ銅ポスト２０と基板取付けネジ１２０を介して電気的に接続されると共に前記エミッタ端子９２に電気的に接続されている。
【０１２５】
そのため、ゲート電流Ｉｇは、ゲート端子９１、ゲート配線パターン１０２、ゲートピン７０、半導体チップ１０、柱体２２、エミッタ銅ポスト２０、ネジ２６、エミッタ配線パターン１０４、エミッタ端子９２の電流経路で流れ、前記柱体２２を通ったゲート電流Ｉｇは、前記柱体２２の根元近傍の底面２１ａに設けられた前記ネジ１２０を介して前記エミッタ配線パターン１０８に導かれる。即ち、主電流Ｉｃが流れるエミッタ銅ポスト２０部分を経由するゲート電流Ｉｇループの長さを最小限に抑えている。
【０１２６】
しかも、図１７の模式的な回路図から明らかなように、ゲート電流Ｉｇのループは、主電流Ｉｃのパスと分離されているために、主電流パスのインダクタンスの影響は全く受けない。
【０１２７】
従って、ゲート電流は、主電流の影響を殆ど受けることがなく、ゲート信号の振動や不均一がなく、最大遮断電流が向上し、半導体チップの破壊を阻止できる。
【０１２８】
更に、前記ゲート配線パターン１０２とエミッタ配線パターン１０４とを重畳関係で、且つ平行に配置してそれぞれに流れる電流の向き異にしており、ゲート配線のインダクタンスを低減でき、主電流のフィードバックによるゲート・エミッタ間電圧の振動を抑制でき、また電流を均一化することができ、半導体チップの破壊を防止できる。
（第２の実施の形態）
本発明の第２の実施形態にかかわる電力制御用半導体装置について、図１９を参照して説明する。
【０１２９】
図１９は、第２の実施形態にかかわる電力制御用半導体装置の要部を模式的に示す断面図である。図において、第１の実施の形態と同一部分には、同一符号を付し、その部分の重複説明を省略し、異なる部分について説明する。
【０１３０】
本実施の形態と上記第1の実施の形態とは、エミッタ銅ポスト２０と回路配線基板１００のエミッタ配線パターン１１０とのコンタクトについて、上記第1の実施の形態では、基板取付けネジ（第２の接続導体）１２０により行なっているが、本実施の形態では、エミッタピン（第２の接続導体）３００により行なうようにしたもので、この点で異なる。
【０１３１】
即ち、回路配線基板１００のエミッタ配線パターン１１０において、ゲートピン７０がコンタクトされるゲートピン用パッド１０５ｃの真下に位置する部分は、レジスト１０６が除去されて露呈されている。また、前記回路配線基板１００と前記エミッタ銅ポスト２０との間に介在する絶縁シート１６１も、前記エミッタ配線パターン１１０の露呈部分上に位置する部分が除去され、前記エミッタ配線パターン１１０の露呈部分が露呈するようになっている。
【０１３２】
一方、前記ゲートピン７０の真下に位置する、前記エミッタ銅ポスト２０の柱体２２の切欠部２４における底面２１ａ部分には、エミッタピン３００を嵌入するためのネジ穴２５が形成され、前記ネジ穴２８にエミッタピン３００が嵌入した後、前記回路配線基板１００をエミッタ銅ポスト２０の凹部２３内に配設することにより、前記エミッタ銅ポスト２０と前記エミッタ配線パターン１１０とがエミッタピン３００を介してコンタクトされるようになっている。
【０１３３】
そして、この実施の形態では、前記回路配線基板１００が浮上がらないようにするために、前記エミッタピン３００のピン圧力を前記ゲートピン７０のピン圧力より小さくすることが望ましい。
【０１３４】
ここで、最大衝撃量をＧ，回路配線基板１００の重量をＷ，ゲートピン７０の本数をｎｇ、エミッタピン３００の本数をｎｅ、ゲートピン７０の設計圧縮時のピン圧をｐｇ、エミッタピン３００の設計圧縮時のピン圧をｐｅとすると、次の関係式（１）
Ｇ＊Ｗ＜ｎｇ＊ｐｇ−ｎｅ＊ｐｅ …（１）
を満たすように構成する。例えば、Ｇを５０Ｇ、Ｗを１０ｇ、ゲートピンを１６本、エミッタピンを１６本とすると、ゲートピンとエミッタピンの圧力差は、３１．２ｇ以上必要になる。
【０１３５】
なお、ピン自体の重量が、問題になる場合、即ち、回路配線基板がイミドフィルムからなり、非常に軽量の場合、若しくはピン構造上、ピンの重量が大きくなった場合等は、より厳密に次の関係式（２）
Ｇ＊（Ｗ＋ｎｇ＊ｗｐ）＜（ｎｇ＋ｎｅ）＊ｐｇ−ｎｅ＊ｐｅ …（２）
を満たすように構成する。
【０１３６】
但し、ｗｐはピンの、回路配線基板に接している部材の質量
上記した第２の実施の形態によれば、上記第１の実施の形態による効果の他に、次のような効果が得られる。
【０１３７】
まず、第１に、上記第１の実施の形態に比べて、電力制御用半導体装置の製作時の回路配線基板のネジ締止め回数が減り、コストを低減できる。
【０１３８】
第２に、ゲートピンとエミッタピンの場所が回路配線基板を挟んで、同じ位置に配置されているため、インダクタンスを最小にできる上、ゲートピンの圧力とエミッタピンの圧力が同軸上にあるため、回路配線基板に歪んだ圧力が掛からず信頼性が向上し、回路配線基板の歪みによるエミッタピンのストローク不足も起きない。
【０１３９】
本発明は、上述の実施の形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変形して実施し得ることは言うまでもない。
【０１４０】
また、本発明は、ＩＧＢＴに限定されず、ＭＣＴ、ＩＥＧＴ、ＭＯＳＦＥＴ等にも適用できる。
【０１４１】
【発明の効果】
上述から明らかなように、発明によれば、最大遮断電流が向上し、半導体チップの破壊が阻止できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係わる電力制御用半導体装置の断面図。
【図２】 図１中の破線で取囲む部分Ｘにおける分解斜視図。
【図３】 半導体チップ、Ｍｏ緩衝板、エミッタ銅ポスト及びコレクタ銅ポストとの関係を示す断面図。
【図４】 図３中のエミッタ銅ポストを拡大して示す斜視図。
【図５】 半導体チップ、Ｍｏ緩衝板、エミッタ銅ポスト及びコレクタ銅ポストとの関係を示す断面図。
【図６】 シュミレーションによる柱体、または突起部の切欠き長と面圧分布との関係を示す図。
【図７】 図１中のＡ−Ａ’線に沿うチップガイド部材／回路配線基板を示す平面図。
【図８】 回路配線基板の第１層目のゲート配線パターンを示す平面図。
【図９】 回路配線基板の第２層目のエミッタ配線パターンを示す平面図。
【図１０】 回路配線基板の第３層目のゲート配線パターンを示す平面図。
【図１１】 回路配線基板の第４層目のエミッタ配線パターンを示す平面図。
【図１２】 回路配線基板における各層の配線パターンの接続関係を示す断面図。
【図１３】 回路配線基板の第１層目のゲート配線パターンの要部を示す平面図。
【図１４】 回路配線基板の第２層目のエミッタ配線パターンの要部を示す平面図。
【図１５】 図１３中のＢ−Ｂ’線に沿う回路配線基板の断面図。
【図１６】 ゲート電流の経路を示す模式図。
【図１７】 図１６の構成を回路的に示した回路図。
【図１８】 面圧力と最大遮断電流との関係を示す図。
【図１９】 本発明の第２の実施の形態に係わる電力制御用半導体装置の要部を示す断面図。
【図２０】 従来の電力制御用半導体装置の断面図。
【図２１】 図２０中の破線で取囲む部分Ｙにおける分解斜視図。
【図２２】 図１中のＣ−Ｃ’線に沿うゲート配線／チップガイド部材を示す平面図。
【図２３】 半導体チップ、Ｍｏ緩衝板、エミッタ銅ポスト及びコレクタ銅ポストとの関係を示す断面図。
【図２４】 Ｍｏ緩衝板の右半分を示す断面図。
【図２５】 Ｍｏ緩衝板とチップ面圧との関係を示す図。
【図２６】 面圧力と最大遮断電流との関係を示す図。
【図２７】 ゲート電流の経路を示す模式図。
【図２８】 図２７の構成を回路的に示した回路図。
【符号の説明】
１０、５１０…半導体チップ
１２…チップフレーム
２０、５２０…エミッタ銅ポスト（第２の主電極部材）
２１、３１、５２１…上面（対向面）
２１ａ、５２１ａ…底面
２２、５２２…柱体
２３、５２３…凹部
２４、５２４…切欠部
２６、２８…ネジ穴
３０、５３０…コレクタ銅ポスト（第１の主電極部材）
３２…突起部
４０、５０、５４０，５５０…Ｍｏ緩衝板
７０、５７０…第１の接続導体（ゲート接続導体）
８０、５８０…パッケージ
８１、５８１…セラミック部材
８２ａ、８２ｂ、８３ａ、５８２ａ、５８２ｂ、５８３ａ…フランジ
９１、５９１、Ｇ…ゲート端子
９２、５９２、Ｅ…エミッタ端子
１００…回路配線基板
１０２、２０２、５６３…開口部
１０３…枠部分
１０４…舌片部
１０５…第１層のゲート配線パターン
１０５ａ、１０７ａ、１０８ａ、１１０ａ…リング部
１０５ｂ、１０７ｂ…枝部
１０５ｃ…ゲートピン用パッド
１０７…第２のエミッタ配線パターン
１０８…第３のゲート配線パターン
１０８ｂ、１１０ｂ…導入部
１０８ｃ、１１０ｃ…扇部
１０６、１０９…絶縁層
１１０…第４のエミッタ配線パターン
１２０…基板取付けネジ
１２１…スプリングワッシャ−
１２２…ワッシャ−
１２３…導電性スペーサ
１３０…第１の配線パターン
１３５…ゲート抵抗
１３５…エミッタ抵抗
１４１…第１のスルーホール
１４２…第２のスルーホール
１４３…第３のスルーホール
１５０…エミッタコンタクトネジ穴
１６０…レジスト
１６１…絶縁シート
２００…チップガイド部材
２０３、５６４…スリーブ
３００…エミッタピン
５２５…穴
５４５…銀フォイル
５６０…ゲート配線／チップガイド部材
５６１…絶縁性基材
５７１…ピン鞘
５７２…ゲートピン
５７３…ゲートリード線
６００…リード線
Ｉｇ…ゲート信号
Ｉｃ…主電流
【発明の属する技術分野】
本発明は、電力制御用半導体装置等の半導体装置に関し、特に圧接型素子のパッケージ構造の最適化により、機械的、電気的な特性を改善し得る半導体装置に関する。
【０００２】
【従来の技術】
一般に、電力制御用半導体装置としては、制御端子(以下、ゲートと称する)により、大電力の制御可能なＭＯＳ構造を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）、またはＩＥＧＴ（Injection Enhanced Gate Transistor）が知られている。
【０００３】
これらの電力制御用半導体装置は、従来のＭＯＳＦＥＴやバイポーラトランジスタに比べて、６ＫＶクラスまで高耐圧化できると同時に、ＭＯＳゲートよる電圧駆動等の利点、更には通電損失が小さい等の特徴があり、広く利用されている。
【０００４】
以下、従来の電力制御用半導体装置について、図面を参照して説明する。
【０００５】
まず、全体の構成について、図２０を参照して説明する。
【０００６】
図２０に示すように、電力制御用半導体装置は、複数の平面正方形状の柱体５２２及び凹部５２３を有するエミッタ銅ポスト５２０とコレクタ銅ポスト５３０とが対向配置され、このエミッタ銅ポスト５２０の柱体５２２とコレクタ銅ポスト５３０との間にＩＧＢＴ、ＩＥＧＴ等の電力制御半導体チップ（以下、半導体チップと称する）５１０がモリブデン（Ｍｏ）等の緩衝板５４０、５５０とを介して配置され、前記エミッタ銅ポスト５２０とコレクタ銅ポスト５３０とにより、高い圧力で圧接されて、前記半導体チップ５１０と前記エミッタ銅ポスト５２０及び前記コレクタ銅ポスト５３０とが、電気的、且つ熱的に接続されている。
【０００７】
また、前記エミッタ銅ポスト５２０には、フランジ５８２ａを介して、フランジ５８２ｂを支持する管状セラミック部材５８１が取り付けられており、一方、前記コレクタ銅ポスト５３０には、フランジ５８３ａが取り付けられており、前記フランジ５８２ｂと前記フランジ５８３ａとが溶接されている。前記エミッタ銅ポスト５２０、前記コレクタ銅ポスト５３０、前記セラミック部材５８１及び前記フランジ５８２ａ、５８２ｂ、５８３ａにより、パッケージ５８０が形成されている。
【０００８】
また、このパッケージ５８０の前記セラミック部材５８１には、ゲート端子５９１が前記側壁を貫通して設けられ、前記セラミック部材５８１底面のフランジ５８２ａには、エミッタ端子５９２が溶接により接続されている。
【０００９】
また、前記エミッタ銅ポスト５２０の凹部５２３内には、ゲート信号の供給及び半導体チップを位置決するためのゲート配線／チップガイド部材５６０が配設されている。
【００１０】
また、前記凹部５２３内には、ゲート接続導体５７０が配設され、このゲート接続導体５７０を介して前記半導体チップ５１０のゲート電極と前記ゲート配線／チップガイド部材５６０とが電気的接続されている。
【００１１】
そして、前記ゲート端子５９１と前記エミッタ端子５９２間に、ゲート駆動回路（図示せず）が接続され、ゲート信号が、前記ゲート端子５９１、前記ゲート配線／チップガイド部材５６０、前記ゲート接続導体５７０、前記半導体チップ５１０、前記柱体５２２、前記エミッタ銅ポスト５２０、前記エミッタ端子５９２の電流経路（ループ）で流れる。
【００１２】
次に、各構成部材の詳細構造について図２１乃至図２３を参照して詳細に説明する。
【００１３】
図２１は、図２０中の破線で囲む部分Ｙにおける分解斜視図、図２２は、図２０のＣ−Ｃ’線に沿う平面図、図２３は、半導体チップ、Ｍｏ緩衝板、エミッタ銅ポストとの関係を示す断面図である。
【００１４】
まず、図に示すように、前記エミッタ銅ポスト５２０は、平面円形状に形成され、コレクタ銅ポスト５３０と対向する対向面５２１には、底面５２１ａの深さまで切込まれた凹部５２３が形成され、この底面５２１ａには、複数の直立状で、正方形の柱体５２２が所定配列に形成されている。
【００１５】
また、このエミッタ銅ポスト５２０の各柱体５２２は、例えば１つの角が切除されて、例えば逆Ｌ字形の切欠部５２４が形成されている。
【００１６】
また、各柱体５２２の根元近傍の底面５２１ａには、前記ゲート接続導体５７０を挿入固定するための穴５２５が形成されている。
【００１７】
前記ゲート配線／チップガイド部材５６０は、平面円形状の絶縁性基材５６１を有し、この絶縁性基材５６１の周端上面部には、導電性のゲートリング５６２が設けられ、このゲートリング５６２で囲まれた絶縁性基材５６１領域には、各エミッタ銅ポスト５２０の各柱体５２２及びゲート接続導体５７０が嵌挿される複数の正方形状の開口部５６３が、前記柱体５２２の配列と同様の配列に設けられている。この開口部５６３の角には、前記ゲート接続導体５７０を嵌挿するためのスリーブ５６４が設けられ、また、各開口部５６３間の前記絶縁性基材５６１部分には、前記半導体チップ５１０を位置決めするための位置決め手段、例えば溝部（図示せず）が形成されている。
【００１８】
前記ゲート接続導体５７０は、ウルテム樹脂、セラミック等による有底筒状のピン鞘５７１と、該ピン鞘５７１内にその上端部を露出して挿入されたゲートピン５７２とからなり、このゲートピン５７２の上端部側壁には、ゲートリード線５７３が電気的に接続されている。このゲート接続導体５７０は、前記ゲート配線／チップガイド部材５６０のスリーブ５６４に嵌挿され、前記ピン鞘５７１の底部が前記エミッタ銅ポスト５２０の穴５２５内に嵌入されて固定され、各ゲートリード線５７３は、前記ゲート配線／チップガイド部材５６０のゲートリング５６２に電気的に接続されている。
【００１９】
前記エミッタ銅ポスト５２０側の前記Ｍｏ緩衝板５４０は、前記エミッタ銅ポスト５２０の柱体５２２と略同じ大きさ、形状に形成されている。
【００２０】
前記半導体チップ５１０は、並列接続された複数個のＩＧＢＴ、またはＩＥＧＴ等の素子が組み込まれなり、前記Ｍｏ緩衝板５４０及び前記エミッタ銅ポスト５２０の柱体５２２より僅かに大きく、エミッタ電極面を下向きにして前記エミッタ銅ポスト５２０の各柱体５２２の上面（対向面）５２１上にそれぞれ配置され、またゲート電極が前記ゲート接続導体５７０のゲートピン５７２の真上にくるように前記ゲート配線／チップガイド部材５６０により位置決めされて配置されている。なお、図２３（Ｂ）に示すように、前記半導体チップ５１０は、前記Ｍｏ緩衝板５４０及び銀フォイル５４５を介して前記柱体５２２の上面５２１上に配置される場合もある。
【００２１】
前記コレクタ銅ポスト５３０は、前記エミッタ銅ポスト５２０と同様の平面円形状に形成され、前記エミッタ銅ポスト５２０との対向面全体が略平坦に形成されている。
【００２２】
前記コレクタ銅ポスト５３０側の前記Ｍｏ緩衝板５５０は、前記コレクタ銅ポスト５３０の対向面と略同じ大きさ、形状に形成され、前記Ｍｏ緩衝板５５０を介して前記エミッタ銅ポスト５２０に高圧力でもって圧接される。
【００２３】
このような電力制御用半導体装置においては、以下のような問題がある。
【００２４】
まず、コレクタ銅ポスト５３０側の大きいＭｏ緩衝板５５０は、切削法により製作されるが、エミッタ銅ポスト５２０側の小さなＭｏ緩衝板５４０は、一般に、打ち抜き法で製作され、その後バレルによりバリ等の突起部分を落とす方法が用いられている。
【００２５】
そのため、図２４に模式的に示すように、Ｍｏ緩衝板５４０は、打ち抜き時の歯の圧力で切断面付近、即ち板周縁部の板厚が、必然的に中央部の板厚より約０．５〜２．０μｍ程度肉厚になってしまう。
【００２６】
また、バレルにより、Ｍｏ緩衝板５４０の周端の角が取れて曲面（以下、Ｒと称する）が、必然的に形成されてしまう。一方、コレクタ銅ポスト側の大きなＭｏ緩衝板５５０は、切削法で形成されるため、上記のように周端部が肉厚に形成されたり、Ｒが形成されることはない。
【００２７】
しかも、前記Ｍｏ緩衝板５５０とエミッタ銅ポスト５２０の柱体５２２とは、略同一形状で、且つ同一の大きさに形成されている。
【００２８】
従って、上記のような周縁部が肉厚やＲが存在するＭｏ緩衝板５４０を介して半導体チップ５１０を、エミッタ銅ポスト５２０の柱体５２２上面に配設し、エミッタ銅ポスト５２０とコレクタ銅ポスト５３０により圧接した場合、前記Ｍｏ緩衝板５４０周縁部の肉厚やＲ部分に相対する半導体チップ５１０の面部分に面圧力が集中する。
【００２９】
図２５は、Ｍｏ緩衝板の接触形状と半導体チップにかかる面圧力の分布のシュミレーション結果を示している。
【００３０】
図２５から明らかなように、肉厚やＲが無い理想的なＭｏ緩衝板の場合（１）には、半導体チップ面上の圧力は略均一であるが、Ｒが存在するＭｏ緩衝板の場合（２）、若しくは肉厚及びＲが存在するＭｏ緩衝板の場合（３）の場合では、半導体チップ面上の圧力は、Ｒ、若しくは肉厚部分において集中している。
【００３１】
上記のように、半導体チップの面圧力が不均一の場合には、図２６に示すように、半導体チップの最大遮断電流は、半導体チップ当たりの圧接力が、５０Ｋｇ程度から下がり始め１００Ｋｇまでの範囲において低下する。１００Ｋｇ以上では、一定の値を示し、大きな変化は示さない。
【００３２】
この最大遮断電流の低下は、半導体チップの破壊に起因すると推測され、そして、この半導体チップの破壊は、Ｍｏ緩衝板５４０が強く当たって跡のついた個所で起っており、圧力の集中している個所で、半導体チイプが破壊し易くなっていると考察される。半導体チップが圧力で破壊するメカニズムは、よく分かっていないが、発明者等は、以下のように推測している。
【００３３】
一般に、ｎｐｎトランジスタ構造において、コレクタ側に圧力をかけると、トランジスタの増幅率が大きくなり、エミッタ側に圧力をかけると増幅率が小さくなることが分っている。（参考文献１：W.Rinder,"Resistance of Elastically Deforrned Shalloow p-n Junction",J.Appl.Phys.,vol.33,pp.2479-2480,1962.参考文献２：W.Rinder and I.Braum,"Resistance of Elastically Deforrned Shalloow p-n Junction,part.II,"J.Appl.Phys.,vol.34,pp.1958-1970,1963.参考文献３：J.J.Wortman,J.R.Iiauser,and R.M.Burger "Effect of MechanicalStress on p-n Junction Device Characteristics,"J.Appl.Phys.,vol.35,pp.2122-2131,1964.参考文献4：R.Edwards,"Some Effect of Localized Stress on Silicn Planar Transistrs,"IEEE Trans. on ED, vol.ED-II ,pp.286-294,1964.)
上記従来の電力制御用半導体装置においては、強い圧力がかかる部分は、ｎソース、ｐベース、ｎベースで構成される寄生トランジスタのコレクタに当たり、寄生トランジスタの増幅率が圧力の強い部分で大きくなっていると考えられる。寄生トランジスタの増幅率が大きくなると、容易に、ｎソース、ｐベース、ｎベース、ｐエミッタで構成される寄生サイリスタがオン状態になってしまい、ＭＯＳゲートで電流を遮断できなくなってしまう。特に、半導体チップ表面で圧力の局部的な強い部分があると、その部分で、簡単に寄生サイリスタがオンしてしまい、ＭＯＳゲートで電流を遮断できなくなる。
【００３４】
一方、その他の部分は、ＭＯＳゲートにより電流を遮断していくため、圧力の強い部分に他の部分に流れていた電流も集中し、サイリスタ動作が広がってゆき、チップが導通状態から遮断できなくなる、ラッチアップ現象を引起す。その結果、ターンオフ失敗を起し、最大遮断電流の低下を招き、半導体チップが破壊しまうという問題がある。
【００３５】
更に、上記のように、複数の半導体チップがパッケージ内で並列に接続されている場合、ゲート信号やコレクタ電流の振動、電流集中が起こり、電流不均一による最大遮断電流の低下が起こる。
【００３６】
その１つの原因として、主電流Ｉｃとゲート電流Ｉｇの干渉が挙げられる。図２７に示すように、主電流Ｉｃは、前記コレクタ銅ポスト５３０−前記半導体チップ５１０−前記柱体５２２−前記エミッタ銅ポスト５２０の経路で流れ、その値は、１ＫＡ以上になることがある。一方、前記ゲート駆動回路からのゲート電流Ｉｇは、前記ゲート端子５９１−前記ゲート配線／チップガイド部材５６０−前記ゲート接続導体５７０−前記半導体チップ５１０−前記柱体５２２−前記エミッタ銅ポスト５２０−前記エミッタ端子５９２の経路を通じてゲート駆動回路に流れる。この過程で、前記ゲート電流Ｉｇが、前記主電流Ｉｃが流れている前記エミッタ銅ポスト５２０を横切って流れるため、前記エミッタ銅ポスト５２０内の主電流ベクトルの変化の影響を受け易い。すなわち、外部への電流取り出しをパッケージの一方の側面から取り出す等対称性を欠いている場合や、パッケージ内のチップにおいて電流のアンバランスが起こると、エミッタ銅ポスト内の電流ベクトルがスイッチング時に変化しその変化がゲート電圧に影響を与える。
【００３７】
この状況を回路図で模式的に示すと、図２８のようになる。図２８において、主回路における大きな電流変化率ｄｉ／ｄｔがゲート回路のループに起電力を発生し、半導体チップの誤動作や電流集中、ゲート電圧の振動、主電流Ｉｃの振動等を引き起こす。更に、ゲート回路のループのインダクタンスが大きいためにコレクタ電流Ｉｃからゲートへのフィードバックの影響も受けやすく、ゲート電圧の振動等、破壊に至る現象が引き起こされる。
【００３８】
ゲートリード線の代わりに、単層の配線シートを用いても、インダクタンスが十分に下がらない上、ゲート電流Ｉｇは、主電流Ｉｃが流れるエミッタ銅ポスト５２０に流れるため、主電流の流れ方（電流ベクトルの時間変化）により、ゲート電流経路に起電力を生じ、ゲートに、各チップに期待していたゲート電圧とは異なるゲート電圧が加わり、電流の不均一や電流集中を生じ、低い電流で半導体チップが破壊してしまうという問題がある。
【００３９】
【発明が解決しようとする課題】
以上説明したように、従来の電力制御用半導体装置では、半導体チップに加わる面圧力の不均一による電流集中、並びにゲート信号やコレクタ電流等の振動や電流集中等により、半導体チップの最大遮断電流が低下し、破壊するという問題があった。
【００４０】
本発明は、上記課題に鑑みなされたもで、高い最大遮断電流を有し、破壊し難い導体装置を提供することを目的とする。
【００４２】
【課題を解決するための手段】
本発明に係わる半導体装置は、平坦面を有する第1の主電極部材と、前記第1の主電極部材の平坦面と対向配置され、対向面に柱体及び当該柱体間に凹部が形成された第２の主電極部材と、前記第1の主電極部材の平坦面と前記第２の主電極部材の柱体上面との間に緩衝板を介して圧接され、エミッタ電極、コレクタ電極及びゲート電極を有する半導体チップと、前記第２の主電極部材の凹部内に配置され、少なくともゲート信号配線パターン有する回路配線基板と、前記第２の主電極部材の凹部内において、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを電気的に接続する第１の接続導体と、を具備し、前記第２の主電極部材側の前記緩衝板は該板周縁部に該板中央部の板厚よりも板厚の大きい肉厚部分を有しており、前記第２の主電極部材の柱体と前記緩衝板との接触領域が前記第２の主電極部材側の前記緩衝板と前記半導体チップとの接触領域に比べて小さくなるよう、前記第２の主電極部材の柱体上面の周縁部に該柱体角部の全周に亘って面取りまたは環状に切り欠いた構造を設けたことを特徴としている。
【００４３】
また、本発明に係わる半導体装置は、平坦面を有する第1の主電極部材と、前記第1の主電極部材の平坦面と対向配置され、対向面に柱体及び当該柱体間に凹部が形成された第２の主電極部材と、前記第1の主電極部材の平坦面と前記第２の主電極部材の柱体上面との間に、各々、緩衝板を介して圧接され、エミッタ電極、コレクタ電極及びゲート電極を有する半導体チップと、前記第２の主電極部材の凹部内に配置され、ゲート信号配線パターン及びエミッタ配線パターンが絶縁層を介して積層形成された回路配線基板と、前記第２の主電極部材の凹部内において、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを電気的に接続する第１の接続導体と、前記第２の主電極部材の凹部内において、前記回路配線基板のエミッタ配線パターンと前記第２の主電極部材とを電気的に接続する第２の接続導体と、を具備し、前記第２の主電極部材側の前記緩衝板は該板周縁部に該板中央部の板厚よりも板厚の大きい肉厚部分を有しており、前記第２の主電極部材の柱体と前記緩衝板との接触領域が前記第２の主電極部材側の前記緩衝板と前記半導体チップとの接触領域に比べて小さくなるよう、前記第２の主電極部材の柱体上面の周縁部に該柱体角部の全周に亘って面取りまたは環状に切り欠いた構造を設けたことを特徴としている。
【００４４】
また、本発明に係わる半導体装置は、平坦面を有する第1の主電極部材と、前記第1の主電極部材の平坦面と対向配置され、対向面に柱体及び当該柱体間に凹部が形成された第２の主電極部材と、前記第1の主電極部材の平坦面と前記第２の主電極部材の柱体上面との間に、各々、緩衝板を介して圧接され、エミッタ電極、コレクタ電極及びゲート電極を有する半導体チップと、前記第２の主電極部材の凹部内に配置され、且つゲート信号配線パターンが前記半導体チップ側に形成され、エミッタ配線パターンが前記第２の主電極側に形成された回路配線基板と、前記第２の主電極部材の凹部内において、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを電気的に接続する第１の接続導体と、前記第２の主電極部材の凹部内において、前記回路配線基板のエミッタ配線パターンと前記第２の主電極部材とを電気的に接続する第２の接続導体と、を具備し、前記第２の主電極部材側の前記緩衝板は該板周縁部に該板中央部の板厚よりも板厚の大きい肉厚部分を有しており、前記第２の主電極部材の柱体と前記緩衝板との接触領域が前記第２の主電極部材側の前記緩衝板と前記半導体チップとの接触領域に比べて小さくなるよう、前記第２の主電極部材の柱体上面の周縁部に該柱体角部の全周に亘って面取りまたは環状に切り欠いた構造を設けてなり、前記第１の接続導体及び前記第２の接続導体が、伸縮自在のピン構造を有し、前記第１の接続導体は、前記回路配線基板の上方に配設されて前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを圧接により電気的に接続してなり、前記第２の接続導体は、前記回路配線基板の下方で、且つ前記第１の接続導体と同軸位置上に配設されて前記回路配線基板エミッタ配線パターンと前記第２の主電極部材とを圧接により電気的に接続してなることを特徴としている。
【００４５】
また、本発明に係わる半導体装置の一実施態様としては、前記回路配線基板は、ゲート信号配線パターン及びエミッタ配線パターンが絶縁層を介して２層以上、積層形成されたことを特徴としている。
【００４６】
また、前記ゲート信号配線パターンと前記エミッタ配線パターンとは、互に重畳関係で、且つ平行関係にあることを特徴としている。
【００４７】
また、前記ゲート信号配線パターンが前記半導体チップ側に配設され、前記エミッタ配線パターンが前記半導体チップ裏面と前記凹部の底面との中間位置より第２の主電極部材側に配設されていることを特徴としている。
【００４８】
また、前記第１の接続導体は、伸縮自在のピン構造を有し、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを圧接により電気的に接続してなり、前記第２の接続体は、ネジで構成され、前記回路配線基板を前記第２の主電極部材にネジ止めすることによりエミッタ配線パターンと前記第２の主電極部材とを電気的に接続してなることを特徴としている。
【００４９】
また、前記回路配線基板は、配線パターン上に、抵抗あるいはキャパシタあるいはインダクタンスが実装されていることを特徴としている。
【００５０】
また、前記第２の主電極部材と前記半導体チップとの間に介在される緩衝板は、０．３〜２．０ｍｍの厚さを有し、前記第２の主電極部材の柱体上面は、前記緩衝板端よりも、当該緩衝板の厚さの８６％以上内側にあることを特徴としている。
【００５２】
本発明に係る半導体装置によれば、第２の主電極部材側の緩衝板は該板周縁部に該板中央部の板厚よりも板厚の大きい肉厚部分を有しており、第２の主電極部材の柱体と緩衝板との接触領域が前記第２の主電極部材側の緩衝板と半導体チップとの接触領域に比べて小さくなるよう、前記第２の主電極部材の柱体上面の周縁部に該柱体角部の全周に亘って面取りまたは環状に切り欠いた構造を設けている。従って、圧接による半導体チップに加わる面圧力が略均一になり、電流集中が阻止されるため、最大遮断電流が向上し、半導体チップの破壊が阻止される。
【００５３】
また、本発明に係る半導体装置の一実施態様によれば、電力制御用半導体装置の製作時の回路配線基板のネジ締止め回数が減り、コストを低減できる。また、ゲートピンとエミッタピンの場所が回路配線基板を挟んで、同じ位置に配置されているため、インダクタンスを最小にできる上、ゲートピンの圧力とエミッタピンの圧力が同軸上にあるため、回路配線基板に歪んだ圧力が掛からず信頼性が向上し、回路配線基板の歪みによるエミッタピンのストローク不足も起きない。
【００５４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
（第１の実施に形態）
まず、図１を参照して、電力制御用半導体装置の構成の概略を説明する。図１は、本発明の実施形態に係わる電力制御用半導体装置の断面図である。
【００５５】
即ち、電力制御用半導体装置は、例えば、平面正方形状の柱体２２と凹部２３とを有する第２の主電極部材（以下、エミッタ銅ポストと称する）２０と第1の主電極部材（以下、コレクタ銅ポストと称する）３０とが対向配置されている。このエミッタ銅ポスト２０の各柱体２２と前記コレクタ銅ポスト３０との間にＩＧＢＴ、ＩＥＧＴ等の半導体チップ１０が、モリブデン（Ｍｏ）等の緩衝板（以下、Ｍｏ緩衝板と称する）４０、５０を介して配置され、前記エミッタ銅ポスト２０と前記コレクタ銅ポスト３０により、高い圧力で圧接されて、前記半導体チップ１０と前記エミッタ銅ポスト２０及び前記コレクタ銅ポスト３０とが、電気的、且つ熱的に接続されている。
【００５６】
また、前記エミッタ銅ポスト２０には、フランジ８２ａを介してフランジ８２ｂを支持する管状セラミックス部材８１が取り付けられており、一方、前記コレクタ銅ポスト３０には、フランジ８３ａが取り付けられており、前記フランジ８２ｂと前記フランジ８３ａとが溶接されている。前記エミッタ銅ポスト２０、前記コレクタ銅ポスト３０、前記セラミック部材８１及び前記フランジ８２ａ、８２ｂ、８３ａにより、パッケージ８０が形成されている。
【００５７】
また、このパッケージ８０の前記セラミックス部材８１の側壁には、ゲート信号が印加されるゲート端子（Ｇ）９１及びゲート駆動用のエミッタ電位が印加されるエミッタ端子（Ｅ）９２が前記側壁を貫通して設けられている。ここでは、エミッタ端子９２は、ゲート端子９１と平行（紙面上で垂直方向）に設けられており、ゲート端子に隠れて見えない。
【００５８】
そして、前記エミッタ銅ポスト２０の凹部２３内には、ゲート信号配線パターン及びエミッタ配線パターンが絶縁層を介して設けられた回路配線基板１００が配設され、このゲート信号配線パターンは前記ゲート端子９１と電気的に接続され、またこのエミッタ配線パターンは前記柱体２２の根元近傍の底面において前記エミッタ銅ポスト２０と電気的に接続されると共に前記エミッタ端子９２に電気的に接続されている。
【００５９】
また、前記エミッタ銅ポスト２０の凹部２３内には、前記半導体チップ１０を位置決めするためのチップガイド部材２００が、前記回路配線基板１００上に積層して配設されている。
【００６０】
また、前記エミッタ銅ポスト２０の凹部２３内には、第１の接続導体（以下、ゲート接続導体と称する）７０が前記チップガイド部材２００を貫通して設けられ、このゲート接続導体７０により、各半導体チップ１０と前記回路配線基板１００のゲート信号配線パターンとが電気的に接続されている。
【００６１】
次に、前記構成部材の詳細構造について図２乃至図４を参照して説明する。
【００６２】
図２は、図１中の破線で取囲む部分Ｘにおける分解斜視図、図３は、半導体チップ、Ｍｏ緩衝板、エミッタ銅ポスト及びコレクタ銅ポストとの関係を示す断面図、図４は、図３中のエミッタ銅ポストを拡大して示す斜視図である。
【００６３】
即ち、前記エミッタ銅ポスト２０側のＭｏ緩衝板４０は、一般に、Ｍｏ板を打ち抜き法で打ち抜いた後、バレルによりバリ等の突起部分を落とす方法により製作されるため、従来と同様に、打ち抜き時の歯の圧力で切断面付近、即ち板周縁部の板厚が、必然的に中央部の板厚より約０．５〜２．０μｍ程度肉厚に形成されている。また、バレルにより、Ｍｏ緩衝板４０の周端の角が取れて曲面（以下、Ｒと称する）が、必然的に形成されている。
【００６４】
このＭｏ緩衝板４０は、厚さ約０．３から２．５ｍｍの範囲に形成することが望ましい。その理由は、０．３ｍｍより薄いと、エミッタ銅ポスト２０の熱膨張の影響を受け易くなり、２．５ｍｍより厚いと、Ｍｏ緩衝板４０の熱抵抗が大きくなってしまうからである。
【００６５】
前記エミッタ銅ポスト２０は、図２乃至図４に示すように、コレクタ銅ポスト３０とする対向面２１に、底面２１ａの深さまで切込まれた凹部２３とこの凹部２３に取囲まれ、且つ格子状に配列された複数の直立状で、平面正方形状の柱体２２とが形成されている。
【００６６】
そして、本実施の形態では、以下の理由により、前記柱体２２は、その上面（対向面）２１を前記エミッタ銅ポスト２０側に配置されるＭｏ緩衝板４０と略同一形状に形成するが、前記Ｍｏ緩衝板４０より小面積に形成している。
【００６７】
即ち、上記したように、前記Ｍｏ緩衝板４０は、周縁部が肉厚で、また、Ｒを有している。その結果、前記Ｍｏ緩衝板４０を介して前記半導体チップ１０を、前記エミッタ銅ポスト２０の柱体２２の上面２１に配設し、前記エミッタ銅ポスト２０と前記コレクタ銅ポスト３０により圧接した場合、前記Ｍｏ緩衝板４０の周縁部の肉厚やＲ部分に相対する前記半導体チップ１０の面部分に面圧力が集中することになる。
【００６８】
そこで、本発明者らは、種々の実験を行い、上記したＭｏ緩衝板４０の板厚が厚くなる範囲について考察した。その結果、特に、肉厚になる範囲は、板厚に関係し、且つ板厚の略８５％程度、Ｍｏ緩衝板の周端から内側に入った部分まで肉厚になることが極めて多いことを確認した。
【００６９】
そして、前記エミッタ銅ポスト２０の柱体２２と前記Ｍｏ緩衝板４０との接触面積または前記柱体２２と対向する前記コレクタ銅ポスト３０の部分と前記Ｍｏ緩衝板５０との接触面積のいずれか一方の接触面積が、前記エミッタ銅ポスト２０側のＭｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて小さくし、前記Ｍｏ緩衝板４０の肉厚部分を避けて前記半導体チップ１０を前記エミッタ銅ポスト２０の柱体２２と前記コレクタ銅ポスト３０とにより圧接することを考えた。
【００７０】
上記に鑑み、本実施の形態では、図３に示すように、前記エミッタ銅ポスト２０の各柱体２２は、前記Ｍｏ緩衝板４０と略同一の形状に形成するが、その上面２１は、前記Ｍｏ緩衝板４０の周縁部の肉厚部分を除いた中央部分と接触するように、Ｍｏ緩衝板４０より小面積に形成している。
【００７１】
ここでは、図４(Ａ)に示すように、前記エミッタ銅ポスト２０の各柱体２２は、その上端部の角部が全周に亘って面取りされて、上面２１が前記Ｍｏ緩衝板４０より小面積に形成される（以下、面取り構造と称する）。即ち、前記柱体２２の上面を、前記Ｍｏ緩衝板４０より小面積で、その周縁部の肉厚部分を避けたそれ以外の部分の面積に略等しい面積とし、前記Ｍｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて、前記柱体２２の上面２１と前記Ｍｏ緩衝板４０との接触面積を小面積に形成している。
【００７２】
なお、前記柱体２２は、上記した面取り構造に限らず、図４（Ｂ）に示すように、柱体上面の周縁部を環状に切欠いてその上面を小面積に形成（以下、切欠き構造と称する）してもよく、また、図４（Ｃ）に示すように、柱体２２自体を、全長に亘って、前記Ｍｏ緩衝板４０の周縁部の肉厚部分を避けたそれ以外の部分の面積に略等しい横断面積を有するように細くに形成（以下、細型構造と称する）しても良い。
【００７３】
また、本実施の形態では、エミッタ銅ポスト２０における柱体２２の上面２１を小面積としたが、前記コレクタ銅ポスト３０を加工して前記柱体２２と対向する前記コレクタ銅ポスト３０の部分と前記Ｍｏ緩衝板５０との接触面積を、前記エミッタ銅ポスト２０側のＭｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて小さくしてもよい。即ち、図５に示すように、各柱体２２に相対する前記コレクタ銅ポスト３０の各部分に、上面３１が、前記Ｍｏ緩衝板４０の周縁部の肉厚部分を避けたそれ以外の部分の面積に略等しい小面積を有する突起部３２を形成し、前記Ｍｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて、この突起部３２の上面３１と前記コレクタ銅ポスト３０側の前記Ｍｏ緩衝板５０との接触面積を小面積に形成する。
【００７４】
なお、この突起部３２は、上述した柱体２２の場合と同様に、面取り、切欠き、突起部自体を細くする等により、その上面３１を小面積とすればよい。
【００７５】
更に、本発明者らは、前記柱体２２の上面２１、若しくは前記突起部３２の上面３１の小面積の割合（Ｍｏ緩衝板４０の側端面から前記柱体２２の上面２１、若しくは突起部３２の上面３１の側端までの距離：以下、切欠き長と称する）と面圧分布の関係について検討した。図６はシュミレーションにより、切欠き長と面圧力分布の関係を示した図である。
【００７６】
図において、Ｍｏ緩衝板：板厚約１．５ｍｍ、１１．６ｍｍ角、肉厚部の範囲約９ｍｍ、圧接力：１５００Ｎ／チップとしたもので、また、曲線１は従来構造の切欠きが無い場合、曲線(２)は切欠き長：０．９ｍｍの場合、曲線（３）は切り欠き長：１．４ｍｍの場合、曲線(４)は切り欠き長：１．９ｍｍの場合を、各々、示している。
【００７７】
図に示すように、曲線（１）の従来構造の場合では、面圧力はＭｏ緩衝板の内側約１ｍｍから２ｍｍで面圧力の高いピークが生じる。逆に、Ｍｏ緩衝板の中央部（横軸０付近）では、面圧力が小さくなっており、放熱面でも不利になる。
【００７８】
これに対して、曲線（２）乃至(４)に示すように、切欠き長を増していくと、圧接力のピークが下がり、Ｍｏ緩衝板の中央での面圧力も増え、特に、曲線（３）の切欠き長：約１．４ｍｍから曲線（４）切欠き長：１．９ｍｍ程度の切欠きを設けると、中央部の面圧力は略均一の分布となる。
【００７９】
従って、柱体２２の上面２１、若しくは突起部３２の上面３１を切欠くことにより、その切欠き分、Ｍｏ緩衝板との接触面積が減少して熱抵抗が増加すると推考されたが、シュミレーションの結果によれば、逆に、従来構造におけるＭｏ緩衝板の中央部の圧接状態に比べて、良好な圧接状態を示すため、柱体２２、Ｍｏ緩衝板４０、半導体チップ１０の密着度が向上し、熱抵抗が低下することになる。
【００８０】
更に、各柱体２２は、例えば、１つの一角が全長に亘って切除されて、例えば逆Ｌ字形の切欠部２４が形成されている。この切欠部２４は、前記半導体チップ１０のゲート電極の位置によって決定され、例えばゲート電極が平面四角形状の半導体チップ１０の辺中央部に位置する場合には、前記柱体２２の辺中央部に形成されることになる。また、所定の前記柱体２２における根元近傍の底面２１ａには、ネジ穴２６が形成されている。
【００８１】
そして、図１及び図２に示すように、前記エミッタ銅ポスト２０の凹部２２には、回路配線基板１００が配設されている。
【００８２】
図７乃至図１５を参照してこの回路配線基板１００について、詳細について説明する。
【００８３】
図７は、図１中のＡ−Ａ’に沿うチップガイド部材／回路配線基板を示す平面図、図８は、第１層目のゲート配線パターンを示す平面図、図９は、第２層目のエミッタ配線パターンを示す平面図、図１０は、第３層目のゲート配線パターンを示す平面図、図１１は、第４層目のエミッタ配線パターンを示す平面図、図１２は、回路配線基板における各層の配線パターンの接続関係を示す断面図、図１３は、第１層のゲート配線パターンの要部を示す平面図、図１４は、第２層目のエミッタ配線パターンの要部を示す平面図、図１５図は、図１３のＢ−Ｂ’に沿う断面図である。なお、図１５において、第３層目のゲート配線パターン及び第４層目のエミッタ配線パターンは、たまたま、この部分には存在していない。
【００８４】
図に示すように、前記回路配線基板１００は、前記エミッタ銅ポスト２０と略同様の円形状構造で、厚み約２００μｍの絶縁性コア基材１０１を有し、この絶縁性コア基材１０１には、前記エミッタ銅ポスト２０の各柱体２２が嵌挿される開口部１０２が前記柱体２２の配列と同様の格子状に設けられている。この開口部１０２は、前記柱体２２の平面形状と同様に、一角が略逆Ｌ字形に切除された略正方形に形成されている。この各開口部１０２を取囲む格子状の枠部分１０３には、各開口部１０２の切除部分に係合する舌片部１０４が形成されている。
【００８５】
この絶縁性コア基材１０１の上面には、ゲート駆動用のエミッタ配線パターン１０７が形成され、このエミッタ配線層１０７上に厚み約５０μｍの絶縁層１０６を介してゲート配線パターン１０５が形成されている。一方、この絶縁性コア基材１０１の下面には、ゲート配線パターン１０８が形成され、このゲート配線パターン１０８上に厚み約５０μｍの絶縁層１０９を介してゲート駆動用のエミッタ配線パターン１１０が形成されて、前記回路配線基板１００は、前記上層のゲート配線パターン１０５を第１層、前記上層のエミッタ配線パターン１０７を第２層、前記下層のゲート配線パターン１０８を第３層、前記下層のエミッタ配線パターン１１０を第４層とする４層構造に形成されている。
【００８６】
前記第１層目のゲート配線パターン１０５は、図８、図１３、図１５に示すように、リング部１０５ａと枝部１０５ｂとからなり、このリング部１０５ａは、前記開口部１０２を全体的に取囲む絶縁性コア基材１０１の周縁部にゲート端子部Ｇ及びエミッタ端子部Ｅを避けて形成され、この枝部１０５ｂは、前記絶縁性コア基材１０１の枠部分１０３上に、幅約３〜４ｍｍで、且つ前記リング部１０５ａから各開口部１０２の近傍まで延在形成されている。
【００８７】
そして、各開口部１０２の略逆Ｌ字形の舌片部分１０４には、図１３及び図１５に示すように、前記ゲートピン（第１の接続導体）７０が当接するゲートピン用パッド１０５ｃが形成され、このゲートピン用パッド１０５ｃは、前記半導体チップ１０のゲート電極に相対する位置に形成され、ゲート抵抗１３５を介して前記ゲート配線パターン１０５の枝部１０５ｂに、各々、接続されている。
【００８８】
このゲートピン用パッド１０５ｃの表面には、酸化防止と接触抵抗の低減のために、例えば、金メッキ等のメッキが施されている。また、このゲートピン用パッドとコンタクトする前記ゲートピン７０の端部にも、同様にメッキが施されている。
【００８９】
また、前記絶縁性コア基材１０１の枠部分１０３には、前記ゲート配線パターン１０５に隣接してこれと異なる２つの第１の配線パターン１３０が互いに分離形成されている。１つの前記第１の配線パターン１３０ａは、隣接する前記舌片部分１０４間に設けられ、他の前記第１の配線パターン１３０ｂは、隣接する前記開口部１０２の対向辺間に設けられ、この１つの前記第１の配線パターン１３０ａと他の前記第１の配線パターン１３０ｂとは、エミッタ抵抗１３６を介して電気的に接続されている。
【００９０】
なお、このエミッタ抵抗１３６及び前記ゲート抵抗１３５は、半田で接続されている。ただし、半田は、融点や環境への問題が出てくる可能性があるので、接続を溶接、超音波溶接、ロウ付け等の半田以外の方法で構成する方法が効果的である。エミッタ抵抗１３６は、回路配線基板１００の裏面に配置させても良い。
【００９１】
また、前記ゲート抵抗１３５は、５Ω以下が望ましく、特に、０．２Ω以上で、且つ１Ω以下が好ましい。例えば、ゲート抵抗１３５（エミッタ抵抗が入っている場合は、チップ毎に換算した抵抗値を実際のゲート抵抗値に加算：図１２に示すような場合は、エミッタ抵抗の３倍の値をゲート抵抗値に加算）は、エミッタ配線パターン１０７とゲート配線パターン１０５の間の絶縁層１０６が５０μｍの場合は、０．２から１Ω、２００μｍの場合は、０．４Ωから２Ω、５００μｍの場合は、１Ωから５Ωを配する。
【００９２】
前記ゲート抵抗１３５として、チップ当たり、（０．１Ω）から１．５Ω程度の抵抗を挿入することにより、ゲート抵抗同様にゲート電圧の振動を抑制できる。特に、ゲート回路1チップ当たりのインダクタンスは、この回路配線基板では、約２０ｎＨ程度になるので、抵抗は０．２Ωから１Ωが望ましい。特に、1チップ当たりのインダクタンスを１０ｎＨ以下にすることが望ましい。
【００９３】
エミッタ抵抗の範囲も同様であるが、エミッタ抵抗には、更に、エミッタ銅ポスト２０と回路配線基板１００のエミッタ配線パターン１０７との間のループ回路に流れる誘導電流を規制する働きもある。
【００９４】
前記第２層目のエミッタ配線パターン１０７は、図９、図１４及び図１５に示すように、前記ゲート配線パターン１０５と同様に、リング部１０７ａと枝部１０７ｂとからなり、このリング部１０７ａは、前記開口部１０２を全体的に取囲む絶縁性コア基材１０１の周縁部に前記ゲート端子部Ｇ及びエミッタ端子部Ｅを避けて形成され、この枝部１０７ｂは、前記絶縁性コア基材１０１の枠部分１０３上に、幅約３〜４ｍｍで、且つ前記リング部１０７ａから各開口部１０２の近傍まで延在形成されている。
【００９５】
前記エミッタ配線パターン１０７は、図１４及び図１５に示すように、前記ゲート配線パターン１０５と平行、且つ重畳関係に形成されている。また、このエミッタ配線パターン１０７は、前記第１の配線パターン１３０ａの下方まで延在形成されている。
【００９６】
前記第３層目のゲート配線パターン１０８及び前記第４層目のエミッタ配線パターン１１０は、それぞれ図１０及び図１１に示すように、いずれも導入部１０８ｂ、１１０ｂと扇部１０８ｃ、１１０ｃとリング部１０８ａ、１１０ａからなり、このリング部１０８ａ、１１０ａは、前記開口部１０２を全体的に取囲む絶縁性コア基材１０１の周縁部に形成されるが、前記ゲート端子部Ｇ及び前記エミッタ端子部Ｅにおいて一部取り除かれて分断される。この扇部１０８ｃ、１１０ｃは、前記絶縁性コア基材１０１の枠部分１０３上に、幅約３〜４ｍｍで、且つ前記リング部１０８ａ、１１０ａから各開口部１０２の近傍まで延在形成され、前記第３層のゲート配線パターン１０８における導入部１０８ｂは、前記ゲート端子部Ｇから前記リング部１０８ａの取り除かれた部分を通って前記扇部１０８ｃに接続され、一方、前記前記第４層のエミッタ配線パターン１１０における導入部１１０ｂは、前記エミッタ端子部Ｅから前記リング部１１０ａの取り除かれた部分を通って前記扇部１１０ｃに接続される。
【００９７】
これは、全ての半導体チップ１０に対してゲート信号を略同じタイミングで供給するために前記ゲート配線パターン１０８のリング部１０８ａへのゲート信号供給にタイミングのずれがないようにしている。
【００９８】
図１２に示すように、前記第１層目のゲート配線パターン１０５と前記第３のゲート配線パターン１０８とは、各層のリング部１０５ａ、１０７ａ、１０８ａ、１１０ａを貫通し、且つ内壁面にメッキ層を形成した多数のゲート配線接続用の第１のスルーホール１４０によって電気的に接続され、前記２層目のエミッタ配線パターン１０７と前記４層目のエミッタ配線パターン１１０とは、各層のリング部１０５ａ、１０７ａ、１０８ａ、１１０ａを貫通し、且つ内壁面にメッキ層を形成した多数のエミッタ配線接続用の第２のスルーホール１４１によって電気的に接続され、前記第１層目のゲート配線パターン１０５及び前記２層目のエミッタ配線パターン１０７への信号は、それぞれ前記３層目のゲート配線パターン１０８及び第４のエミッタ配線パターン１１０からスルーホール１４０、１４１を介して供給される。
【００９９】
これらのスルーホール１４０、１４１は、各層１０５、１０７、１０８、１１０の各リング部１０５ａ、１０７ａ、１０８ａ、１１０ａに、各層のリング部の重なり部分をあまり減らさない程度に緻密に配置されている。このリング部の重なり部分が少なくなるとインダクタンスが増え、振動等の原因となるため、スルーホールによる重なり部分の減少は、５０％以下に抑えるのが望ましい。
【０１００】
また、このゲート配線接続用の第１のスルーホール１４０とエミッタ配線接続用の第２のスルーホール１４１は、できる限るお互いに近い部位に配置することが望ましく、このため、平面的に千鳥や、互い違いに列状に配置するのが望ましい。更に、前記リング部１０５ａ、１０７ａ、１０８ａ、１１０ａにおけるインダクタンスを低減するため、スルーホールの間隔ｂは、図中ａで示すスルーホール部分のパターン逃げよりも広く取ることが望ましい。
【０１０１】
また、図１５に示すように、前記第１の配線パターン１３０ａの両端部には、前記エミッタ配線パターン１０７、１１０及び前記回路配線基板１００を貫通するエミッタ配線接続用の第３のスルーホール１４３が形成され、前記第１の配線パターン１３０ｂには、前記回路配線基板１００を貫通するエミッタコンタクト用ネジ穴１５０が形成されている。このスルーホール１４３の内壁面には、銅メッキ層が施されて前記第１の配線パターン１３０ａと前記エミッタ配線パターン１０７，１１０とが連接され、電気的に接続されている。また、前記ネジ穴１５０の内壁面にも銅メッキ層が施されて前記銅メッキ層が前記第１の配線パターン１３０ｂに連接している。
【０１０２】
このスルーホール１４３の数は、１つでも良いが、信頼性向上のため、各半導体チップ１０の各ゲート配線パターン及びエミッタ配線パターンに関し冗長性を持たせ、２個以上設けることが望ましい。
【０１０３】
前記回路配線基板１００の上面及び裏面は、所定部分を除いて半田レジスト１６０で絶縁保護され、更に裏面には絶縁シート１６１が貼着されている。
【０１０４】
前記回路配線基板１００としては、絶縁性コア基材１０１の片面乃至両面に銅パターンが施されたものか、絶縁シートの両側に、導電性シートを配したもので、両面に銅パターンを設けた両面基板が望ましい。但し、両面基板は、機械的強度を保つ絶縁性コア基板１０１の厚さを２００μｍ以下の薄さにするのには限界があるので、実際には絶縁性コア基材１０１の片面に、２００μｍ以下の絶縁層を介した２層の銅パターンを有するものが望ましい。
【０１０５】
前記絶縁層１０６、１０９の厚さは、絶縁層の材質によるが、１００μｍ以下が望ましい。
【０１０６】
また、前記回路配線基板１００は、通常のプリント基板（ＦＲ4）に比べＢＴレジスト（商品名）等の方が絶縁性が高く、好ましい。更には、イミド系樹脂で両面あるいは多層のフレキシブル基板にて構成すると、回路配線基板の柔軟性から熱膨張や公差による歪みが吸収できるため、信頼性が向上し、好ましい。
【０１０７】
そして、前記回路配線基板１００は、各開口部１０５を前記エミッタ銅ポスト２０の各柱体２２に嵌挿して凹部２３内に配設するが、回路配線基板１００のエミッタ配線パターン１０５とエミッタ銅ポスト２０の底面２１ａとの距離は、ループの面積を小さくすることが望ましい。特に、半導体チップ１０のコレクタ面（チップ裏面）側より、エミッタ銅ポスト２０の底面２１ａ側に近くなるように実装することが望ましい。これは、エミッタ銅ポスト２０の電流による磁界の最大点がコレクタ面とエミッタ銅ポスト２０の底面２１ａとの中間位置に存在するために、この中間位置を避けてエミッタ銅ポスト２０の底面２１ａ側に回路配線基板１００を実装することにより、磁界の影響を最小限に抑えることができるためである。
【０１０８】
そして、前記回路配線基板１００と前記エミッタ銅ポスト２０は、前記回路配線基板１００の表側にスプリングワッシャー１２１及びワッシャー１２２、裏面側に導電性スぺーサ１２３を配置してネジ穴１５０に第２の接続導体としての基板取付けネジ１２０を嵌挿し、前記エミッタ銅ポスト２０の前記ネジ穴２６にネジ止めされると共に、前記エミッタ配線パターン１０７、１１０と前記エミッタ銅ポスト２０とは、前記柱体２２の根元近傍の底面２１ａにおいて電気的に接続される。
【０１０９】
前記ネジ止めにおいては、前記回路配線基板１００の裏側にスペーサ１２３を介在させる代わりに、前記エミッタ銅ポスト２０の凹部２３の底面２１ａに嵩上げ部分を形成しても良い。ネジ止めの他に、基板に半田などで接続されたバナナクリップや、脱落防止の返しの付いた金属端子で穴２６と接続接続すると実装の手間を大幅に改善できる。この際、穴２６はネジ切りをする必要はない。その他の方法として、穴２６に挿入したスプリングピンでエミッタ銅ポストと銅パターンを接続しても良い。このようにすると、実装性はさらに向上する。
【０１１０】
また、前記回路配線基板１００の裏面と前記エミッタ銅ポスト２０とは、前記回路配線基板１００裏面に貼着された絶縁シート１６１にて絶縁されているが、前記回路配線基板１００の裏面に凹凸や、抵抗等の部品が実装されている場合には、更に絶縁シートを挟むと信頼性が向上するので、好ましい。
【０１１１】
前記チップガイド部材２００は、図２及び図７に示すように、前記回路配線基板１００と同様に、平面円形状に形成され、前記エミッタ銅ポスト２０の各柱体２２が嵌挿される開口部２０２が、前記柱体２２の配列と同様の配列で、しかも前記柱体２２と略同一横断面形状に形成されている。また、所定の前記開口部２０２において、前記柱体２２の切欠部２４に相対する部分には、前記ゲートピン７０が嵌挿されるスリーブ２０３が設けられている。このスリーブ２０３は、樹脂肉厚約０．２５〜０．５ｍｍ程度のパイプ状になっており、前記ゲートピン７０がスムーズに動くようにゲートピン７０の径より若干大きめの径の穴になっている。なお、このスリーブ２０３に、ゲートピン７０の実装の容易性を向上させるために脱落防止の返しを形成しても良い。
【０１１２】
また、前記チップガイド部材２００は、前記半導体チップ１０と前記エミッタ銅ポスト２０側のＭｏ緩衝板４０を位置決め保持する機能をもつ。
【０１１３】
また、前記チップガイド部材２００は、前記半導体チップ１０のコレクタ電位部分（チップの終端部、若しくは切断面）の角、特に半導体チップ１０のエミッタ電極側における切断面の角から前記エミッタ銅ポスト２０の柱体２２へのリーク放電を防止するために、図示しないが前記柱体２２の側面を覆うような返し構造を設けると効果的である。この構造にすると、前記柱体２２の高さを低くしてもリーク放電が起きないため、前記柱体２２を低くでき、放熱効果が向上する。
【０１１４】
前記半導体チップ１０は、その周端部に環状の絶縁性部材からなるチップフレーム１２が設けられており、このチップフレーム１２と前記チップガイド部材２００とにより、半導体チップ１０が位置決めされるが、このチップフレーム１２は、半導体チップ１０におけるエミッタ電極側の切断面の角から回路配線基板１００へのリーク放電を防止する役割も兼ねている。
【０１１５】
前記コレクタ銅ポスト３０は、前記エミッタ銅ポスト２０との対向面が略平坦に形成され、Ｍｏ緩衝板５０を介して前記エミッタ銅ポスト２０に高圧力でもって圧接される。
【０１１６】
図１６は、ゲート電流の経路を示す模式図、図１７は、図１６の構成を回路的に示した回路図である。
【０１１７】
しかして、上記の電力制御用禦半導体装置は、図１６に示すように、前記ゲート端子９１と前記エミッタ端子９２間に、ゲート駆動回路（図示せず）が接続され、ゲート信号Ｉｇは、前記ゲート端子９１、前記回路配線基板１００のゲート信号配線パターン１０５、前記ゲート接続導体７０、前記半導体チップ１０、前記柱体２２、前記回路配線基板１００のエミッタ配線パターン１０７及び前記エミッタ端子９２の電流経路（ループ）で流れる。これを模式的に回路図で表した図１６の回路図から明らかなように、ゲート電流Ｉｇのループと主電流Ｉｃのパスとは分離される。
【０１１８】
上記した実施形態の電力制御用半導体装置によれば、以下のような効果がある。
【０１１９】
まず、第１の効果について説明する。
【０１２０】
図３乃至図５に示すように、前記エミッタ銅ポスト２０における柱体２２の上面２１を、前記エミッタ銅ポスト２０側のＭｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて小さくなるように形成するか、若しくは前記柱体２２と対向する前記コレクタ銅ポスト３０の部分に突起部を設け、この突起部の上面を、前記エミッタ銅ポスト２０側のＭｏ緩衝板４０と前記半導体チップ１０との接触面積に比べて小さくなるように形成することにより、前記Ｍｏ緩衝板４０の肉厚部分を避けて前記半導体チップ１０を前記エミッタ銅ポスト２０の柱体２２と前記コレクタ銅ポスト３０とにより圧接するようにしている。
【０１２１】
従って、前記Ｍｏ緩衝板４０を介して前記半導体チップ１０を、前記エミッタ銅ポスト２０と前記コレクタ銅ポスト３０により圧接した場合、前記半導体チップ１０は、前記Ｍｏ緩衝板４０の周縁部の肉厚やＲ部分を避けた、一様な肉厚を有する中央部分を介して前記柱体２２に略均一に圧接されるため、半導体チップにおける各素子には、均一に電流が流れ、最大遮断電流が向上し、遮断耐量が向上して半導体チップの破壊が阻止される。
【０１２２】
即ち、図１８の従来の技術と本実施形態との最大遮断電流を示した図から明らかなように、プロット群（Ａ）の従来技術では、圧接力により最大遮断電流が、大幅に低下している。特に、１チップ当たりの圧接力が２５Ｋｇから５０Ｋｇにおいて急激に低下し、それ以降から１００Ｋｇまでは緩やかに低下している。また、（Ｂ）に示す別の従来の技術（Ｍｏ緩衝板と半導体チップ間に更に銀フォイルを介在）では、最大遮断電流は、前記（Ａ）に比べて、若干改善効果が見られが、矢張り圧接力が大きくなるに従い低下している。これに対して、（Ｃ）に示す本実施形態（図３の構造）では、従来の技術（Ａ）及び（Ｂ）に比べて最大遮断電流は大幅に改善され、しかも圧接力の増加に伴う低下は殆ど見られない。また、（Ｄ）に示す他の実施形態（図５の構造）においても、最大遮断電流は、従来の技術より大幅に改善され、しかも圧接力が増加に伴う低下は殆ど見られない。即ち、本実施形態では、従来の技術に比べて、最大遮断電流は大幅に改善され、広圧接力範囲において大きな最大遮断電流が得られることが明らかである。
【０１２３】
次に、第２の効果について説明する。
【０１２４】
図１、図１６及び図１７に示すように、前記エミッタ銅ポスト２０の凹部２３内には、ゲート信号配線パターン１０２及びエミッタ配線パターン１０４が絶縁層１０３を介して設けられた回路配線基板１００が配設され、このゲート信号配線パターン１０２は前記ゲート端子９１と電気的に接続され、またこのエミッタ配線パターン１０４は前記柱体２２の根元近傍の底面２１ａにおいて前記エミッタ銅ポスト２０と基板取付けネジ１２０を介して電気的に接続されると共に前記エミッタ端子９２に電気的に接続されている。
【０１２５】
そのため、ゲート電流Ｉｇは、ゲート端子９１、ゲート配線パターン１０２、ゲートピン７０、半導体チップ１０、柱体２２、エミッタ銅ポスト２０、ネジ２６、エミッタ配線パターン１０４、エミッタ端子９２の電流経路で流れ、前記柱体２２を通ったゲート電流Ｉｇは、前記柱体２２の根元近傍の底面２１ａに設けられた前記ネジ１２０を介して前記エミッタ配線パターン１０８に導かれる。即ち、主電流Ｉｃが流れるエミッタ銅ポスト２０部分を経由するゲート電流Ｉｇループの長さを最小限に抑えている。
【０１２６】
しかも、図１７の模式的な回路図から明らかなように、ゲート電流Ｉｇのループは、主電流Ｉｃのパスと分離されているために、主電流パスのインダクタンスの影響は全く受けない。
【０１２７】
従って、ゲート電流は、主電流の影響を殆ど受けることがなく、ゲート信号の振動や不均一がなく、最大遮断電流が向上し、半導体チップの破壊を阻止できる。
【０１２８】
更に、前記ゲート配線パターン１０２とエミッタ配線パターン１０４とを重畳関係で、且つ平行に配置してそれぞれに流れる電流の向き異にしており、ゲート配線のインダクタンスを低減でき、主電流のフィードバックによるゲート・エミッタ間電圧の振動を抑制でき、また電流を均一化することができ、半導体チップの破壊を防止できる。
（第２の実施の形態）
本発明の第２の実施形態にかかわる電力制御用半導体装置について、図１９を参照して説明する。
【０１２９】
図１９は、第２の実施形態にかかわる電力制御用半導体装置の要部を模式的に示す断面図である。図において、第１の実施の形態と同一部分には、同一符号を付し、その部分の重複説明を省略し、異なる部分について説明する。
【０１３０】
本実施の形態と上記第1の実施の形態とは、エミッタ銅ポスト２０と回路配線基板１００のエミッタ配線パターン１１０とのコンタクトについて、上記第1の実施の形態では、基板取付けネジ（第２の接続導体）１２０により行なっているが、本実施の形態では、エミッタピン（第２の接続導体）３００により行なうようにしたもので、この点で異なる。
【０１３１】
即ち、回路配線基板１００のエミッタ配線パターン１１０において、ゲートピン７０がコンタクトされるゲートピン用パッド１０５ｃの真下に位置する部分は、レジスト１０６が除去されて露呈されている。また、前記回路配線基板１００と前記エミッタ銅ポスト２０との間に介在する絶縁シート１６１も、前記エミッタ配線パターン１１０の露呈部分上に位置する部分が除去され、前記エミッタ配線パターン１１０の露呈部分が露呈するようになっている。
【０１３２】
一方、前記ゲートピン７０の真下に位置する、前記エミッタ銅ポスト２０の柱体２２の切欠部２４における底面２１ａ部分には、エミッタピン３００を嵌入するためのネジ穴２５が形成され、前記ネジ穴２８にエミッタピン３００が嵌入した後、前記回路配線基板１００をエミッタ銅ポスト２０の凹部２３内に配設することにより、前記エミッタ銅ポスト２０と前記エミッタ配線パターン１１０とがエミッタピン３００を介してコンタクトされるようになっている。
【０１３３】
そして、この実施の形態では、前記回路配線基板１００が浮上がらないようにするために、前記エミッタピン３００のピン圧力を前記ゲートピン７０のピン圧力より小さくすることが望ましい。
【０１３４】
ここで、最大衝撃量をＧ，回路配線基板１００の重量をＷ，ゲートピン７０の本数をｎｇ、エミッタピン３００の本数をｎｅ、ゲートピン７０の設計圧縮時のピン圧をｐｇ、エミッタピン３００の設計圧縮時のピン圧をｐｅとすると、次の関係式（１）
Ｇ＊Ｗ＜ｎｇ＊ｐｇ−ｎｅ＊ｐｅ …（１）
を満たすように構成する。例えば、Ｇを５０Ｇ、Ｗを１０ｇ、ゲートピンを１６本、エミッタピンを１６本とすると、ゲートピンとエミッタピンの圧力差は、３１．２ｇ以上必要になる。
【０１３５】
なお、ピン自体の重量が、問題になる場合、即ち、回路配線基板がイミドフィルムからなり、非常に軽量の場合、若しくはピン構造上、ピンの重量が大きくなった場合等は、より厳密に次の関係式（２）
Ｇ＊（Ｗ＋ｎｇ＊ｗｐ）＜（ｎｇ＋ｎｅ）＊ｐｇ−ｎｅ＊ｐｅ …（２）
を満たすように構成する。
【０１３６】
但し、ｗｐはピンの、回路配線基板に接している部材の質量
上記した第２の実施の形態によれば、上記第１の実施の形態による効果の他に、次のような効果が得られる。
【０１３７】
まず、第１に、上記第１の実施の形態に比べて、電力制御用半導体装置の製作時の回路配線基板のネジ締止め回数が減り、コストを低減できる。
【０１３８】
第２に、ゲートピンとエミッタピンの場所が回路配線基板を挟んで、同じ位置に配置されているため、インダクタンスを最小にできる上、ゲートピンの圧力とエミッタピンの圧力が同軸上にあるため、回路配線基板に歪んだ圧力が掛からず信頼性が向上し、回路配線基板の歪みによるエミッタピンのストローク不足も起きない。
【０１３９】
本発明は、上述の実施の形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変形して実施し得ることは言うまでもない。
【０１４０】
また、本発明は、ＩＧＢＴに限定されず、ＭＣＴ、ＩＥＧＴ、ＭＯＳＦＥＴ等にも適用できる。
【０１４１】
【発明の効果】
上述から明らかなように、発明によれば、最大遮断電流が向上し、半導体チップの破壊が阻止できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係わる電力制御用半導体装置の断面図。
【図２】 図１中の破線で取囲む部分Ｘにおける分解斜視図。
【図３】 半導体チップ、Ｍｏ緩衝板、エミッタ銅ポスト及びコレクタ銅ポストとの関係を示す断面図。
【図４】 図３中のエミッタ銅ポストを拡大して示す斜視図。
【図５】 半導体チップ、Ｍｏ緩衝板、エミッタ銅ポスト及びコレクタ銅ポストとの関係を示す断面図。
【図６】 シュミレーションによる柱体、または突起部の切欠き長と面圧分布との関係を示す図。
【図７】 図１中のＡ−Ａ’線に沿うチップガイド部材／回路配線基板を示す平面図。
【図８】 回路配線基板の第１層目のゲート配線パターンを示す平面図。
【図９】 回路配線基板の第２層目のエミッタ配線パターンを示す平面図。
【図１０】 回路配線基板の第３層目のゲート配線パターンを示す平面図。
【図１１】 回路配線基板の第４層目のエミッタ配線パターンを示す平面図。
【図１２】 回路配線基板における各層の配線パターンの接続関係を示す断面図。
【図１３】 回路配線基板の第１層目のゲート配線パターンの要部を示す平面図。
【図１４】 回路配線基板の第２層目のエミッタ配線パターンの要部を示す平面図。
【図１５】 図１３中のＢ−Ｂ’線に沿う回路配線基板の断面図。
【図１６】 ゲート電流の経路を示す模式図。
【図１７】 図１６の構成を回路的に示した回路図。
【図１８】 面圧力と最大遮断電流との関係を示す図。
【図１９】 本発明の第２の実施の形態に係わる電力制御用半導体装置の要部を示す断面図。
【図２０】 従来の電力制御用半導体装置の断面図。
【図２１】 図２０中の破線で取囲む部分Ｙにおける分解斜視図。
【図２２】 図１中のＣ−Ｃ’線に沿うゲート配線／チップガイド部材を示す平面図。
【図２３】 半導体チップ、Ｍｏ緩衝板、エミッタ銅ポスト及びコレクタ銅ポストとの関係を示す断面図。
【図２４】 Ｍｏ緩衝板の右半分を示す断面図。
【図２５】 Ｍｏ緩衝板とチップ面圧との関係を示す図。
【図２６】 面圧力と最大遮断電流との関係を示す図。
【図２７】 ゲート電流の経路を示す模式図。
【図２８】 図２７の構成を回路的に示した回路図。
【符号の説明】
１０、５１０…半導体チップ
１２…チップフレーム
２０、５２０…エミッタ銅ポスト（第２の主電極部材）
２１、３１、５２１…上面（対向面）
２１ａ、５２１ａ…底面
２２、５２２…柱体
２３、５２３…凹部
２４、５２４…切欠部
２６、２８…ネジ穴
３０、５３０…コレクタ銅ポスト（第１の主電極部材）
３２…突起部
４０、５０、５４０，５５０…Ｍｏ緩衝板
７０、５７０…第１の接続導体（ゲート接続導体）
８０、５８０…パッケージ
８１、５８１…セラミック部材
８２ａ、８２ｂ、８３ａ、５８２ａ、５８２ｂ、５８３ａ…フランジ
９１、５９１、Ｇ…ゲート端子
９２、５９２、Ｅ…エミッタ端子
１００…回路配線基板
１０２、２０２、５６３…開口部
１０３…枠部分
１０４…舌片部
１０５…第１層のゲート配線パターン
１０５ａ、１０７ａ、１０８ａ、１１０ａ…リング部
１０５ｂ、１０７ｂ…枝部
１０５ｃ…ゲートピン用パッド
１０７…第２のエミッタ配線パターン
１０８…第３のゲート配線パターン
１０８ｂ、１１０ｂ…導入部
１０８ｃ、１１０ｃ…扇部
１０６、１０９…絶縁層
１１０…第４のエミッタ配線パターン
１２０…基板取付けネジ
１２１…スプリングワッシャ−
１２２…ワッシャ−
１２３…導電性スペーサ
１３０…第１の配線パターン
１３５…ゲート抵抗
１３５…エミッタ抵抗
１４１…第１のスルーホール
１４２…第２のスルーホール
１４３…第３のスルーホール
１５０…エミッタコンタクトネジ穴
１６０…レジスト
１６１…絶縁シート
２００…チップガイド部材
２０３、５６４…スリーブ
３００…エミッタピン
５２５…穴
５４５…銀フォイル
５６０…ゲート配線／チップガイド部材
５６１…絶縁性基材
５７１…ピン鞘
５７２…ゲートピン
５７３…ゲートリード線
６００…リード線
Ｉｇ…ゲート信号
Ｉｃ…主電流
Claims (9)
- 平坦面を有する第1の主電極部材と、
前記第1の主電極部材の平坦面と対向配置され、対向面に柱体及び当該柱体間に凹部が形成された第２の主電極部材と、
前記第1の主電極部材の平坦面と前記第２の主電極部材の柱体上面との間に緩衝板を介して圧接され、エミッタ電極、コレクタ電極及びゲート電極を有する半導体チップと、
前記第２の主電極部材の凹部内に配置され、少なくともゲート信号配線パターン有する回路配線基板と、
前記第２の主電極部材の凹部内において、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを電気的に接続する第１の接続導体と、
を具備し、前記第２の主電極部材側の前記緩衝板は該板周縁部に該板中央部の板厚よりも板厚の大きい肉厚部分を有しており、前記第２の主電極部材の柱体と前記緩衝板との接触領域が前記第２の主電極部材側の前記緩衝板と前記半導体チップとの接触領域に比べて小さくなるよう、前記第２の主電極部材の柱体上面の周縁部に該柱体角部の全周に亘って面取りまたは環状に切り欠いた構造を設けたことを特徴とする半導体装置。 - 平坦面を有する第1の主電極部材と、
前記第1の主電極部材の平坦面と対向配置され、対向面に柱体及び当該柱体間に凹部が形成された第２の主電極部材と、
前記第1の主電極部材の平坦面と前記第２の主電極部材の柱体上面との間に、各々、緩衝板を介して圧接され、エミッタ電極、コレクタ電極及びゲート電極を有する半導体チップと、
前記第２の主電極部材の凹部内に配置され、ゲート信号配線パターン及びエミッタ配線パターンが絶縁層を介して積層形成された回路配線基板と、
前記第２の主電極部材の凹部内において、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを電気的に接続する第１の接続導体と、
前記第２の主電極部材の凹部内において、前記回路配線基板のエミッタ配線パターンと前記第２の主電極部材とを電気的に接続する第２の接続導体と、
を具備し、前記第２の主電極部材側の前記緩衝板は該板周縁部に該板中央部の板厚よりも板厚の大きい肉厚部分を有しており、前記第２の主電極部材の柱体と前記緩衝板との接触領域が前記第２の主電極部材側の前記緩衝板と前記半導体チップとの接触領域に比べて小さくなるよう、前記第２の主電極部材の柱体上面の周縁部に該柱体角部の全周に亘って面取りまたは環状に切り欠いた構造を設けたことを特徴とする半導体装置。 - 前記回路配線基板は、ゲート信号配線パターン及びエミッタ配線パターンが絶縁層を介して２層以上、積層形成されたことを特徴とする請求項２に記載の半導体装置。
- 前記第１の接続導体は伸縮自在のピン構造を有し、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを圧接により電気的に接続してなり、前記第２の接続導体はネジで構成され、前記回路配線基板を前記第２の主電極部材にネジ止めすることによりエミッタ配線パターンと前記第２の主電極部材とを電気的に接続してなることを特徴とする請求項２に記載の半導体装置。
- 前記ゲート信号配線パターンと前記エミッタ配線パターンとは、互に重畳関係で、且つ平行関係にあることを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
- 前記ゲート信号配線パターンが前記半導体チップ側に配設され、前記エミッタ配線パターンが前記半導体チップ裏面と前記凹部の底面との中間位置より第２の主電極部材側に配設されていることを特徴とする請求項２乃至５のいずれか１項に記載の半導体装置。
- 前記回路配線基板は、配線パターン上に、抵抗あるいはキャパシタあるいはインダクタンスが実装されていることを特徴とする請求項１または２に記載の半導体装置。
- 平坦面を有する第1の主電極部材と、
前記第1の主電極部材の平坦面と対向配置され、対向面に柱体及び当該柱体間に凹部が形成された第２の主電極部材と、
前記第1の主電極部材の平坦面と前記第２の主電極部材の柱体上面との間に、各々、緩衝板を介して圧接され、エミッタ電極、コレクタ電極及びゲート電極を有する半導体チップと、
前記第２の主電極部材の凹部内に配置され、且つゲート信号配線パターンが前記半導体チップ側に形成され、エミッタ配線パターンが前記第２の主電極側に形成された回路配線基板と、
前記第２の主電極部材の凹部内において、前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを電気的に接続する第１の接続導体と、
前記第２の主電極部材の凹部内において、前記回路配線基板のエミッタ配線パターンと前記第２の主電極部材とを電気的に接続する第２の接続導体と、
を具備し、前記第２の主電極部材側の前記緩衝板は該板周縁部に該板中央部の板厚よりも板厚の大きい肉厚部分を有しており、前記第２の主電極部材の柱体と前記緩衝板との接触領域が前記第２の主電極部材側の前記緩衝板と前記半導体チップとの接触領域に比べて小さくなるよう、前記第２の主電極部材の柱体上面の周縁部に該柱体角部の全周に亘って面取りまたは環状に切り欠いた構造を設けてなり、
前記第１の接続導体及び前記第２の接続導体が、伸縮自在のピン構造を有し、前記第１の接続導体は、前記回路配線基板の上方に配設されて前記半導体チップのゲート電極と前記回路配線基板のゲート信号配線パターンとを圧接により電気的に接続してなり、前記第２の接続導体は、前記回路配線基板の下方で、且つ前記第１の接続導体と同軸位置上に配設されて前記回路配線基板エミッタ配線パターンと前記第２の主電極部材とを圧接により電気的に接続してなることを特徴とする半導体装置。 - 前記第２の主電極部材と前記半導体チップとの間に介在される緩衝板は、０．３〜２．０ｍｍの厚さを有し、前記第２の主電極部材の柱体上面は、前記緩衝板端よりも、当該緩衝板の厚さの８６％以上内側にあることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
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