CN1434505A - 半导体器件 - Google Patents

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Abstract

本发明提供一种具有高的最大截止电流且难以破坏的半导体器件。一种半导体器件，半导体芯片(10)通过缓冲板(40、50)而被压焊在上述第1主电极构件(30)的平坦面和上述第2主电极构件(20)的柱体(22)上面(21a)之间，半导体芯片(10)的栅极电极核电路布线基板的栅极信号布线图形通过栅极连接导体被电气连接，其特征在于，上述第2主电极构件(20)的柱体(22)和上述缓冲板(40)的接触区域、或者与该柱体相对置的上述第1主电极构件(30)的部分和上述缓冲板(40)的接触区域，其中的任一接触区域均小于上述第2主电极构件(20)侧的上述缓冲板(40)和上述半导体芯片(10)的接触区域。

Description

半导体器件
技术领域
本发明涉及电力控制用半导体器件等半导体器件，尤其涉及通过对压焊型器件的封装结构进行优化而能改善机械、电气特性的半导体器件。
背景技术
人们知道，一般电力控制用半导体器件有具备能通过控制端子(以下称为栅极)来控制大电力的MOS结构的IGBT(Insulated GateBipolar Transistor：绝缘栅双极晶体管)或IEGT(InjectionEnhanced Gate Transistor：注入增强栅晶体管)。
这些电力控制用半导体器件，与已有的MOSFET和双极型晶体管相比，优点是能耐高压达6KV级，同时利用MOS栅进行电压驱动等，另外，特征是通电损耗小等，应用很广泛。
以下参照附图，详细说明已有的电力控制用半导体器件。
首先参照图20，详细说明整体结构。
如图20所示，电力控制用半导体器件，具有多个平面正方形柱体522和凹部523的发射极铜柱520与集电极铜柱530互相对置，IGBT、IEGT等电力控制半导体芯片(以下简称为半导体芯片)510，通过钼(Mo)等缓冲板540、550而布置在该发射极铜柱520的柱体522和集电极铜柱530之间，利用上述发射极铜柱520和集电极铜柱530借助高压力进行压焊，上述半导体芯片510、上述发射极铜柱520和上述集电极铜柱530从电气和热量方面来看是连接在一起的。
并且，在上述发射极铜柱520上通过凸缘582a安装了支承凸缘582b的陶瓷构件581，另一方面，在上述集电极铜柱530上安装了凸缘583a，上述凸缘582b和上述凸缘583a熔接在一起。利用上述发射极铜柱520、上述集电极铜柱530、上述陶瓷构件581和上述凸缘582a、582b、583a形成了外封装(package)580。
并且，在该外580的上述陶瓷构件581上穿过上述侧壁设置栅极端子591，在上述陶瓷构件581底面的凸缘582a上用熔接连接了发射极端子592。
再者，在上述发射极铜柱520的凹部523内，设置了用于供给栅极信号和对半导体芯片进行定位的栅极布线/芯片导向构件560。
并且，在上述凹部523内设置栅极连接导体570，通过该栅极连接导体570来使上述半导体芯片510的栅极电极和上述栅极布线/芯片导向构件560进行电气连接。
然后，在上述栅极端子591和上述发射极端子592之间，连接栅极驱动电路(无图示)，栅极信号流过的电流路线(回路)是：上述栅极端子591、上述栅极布线/芯片导向构件560、栅极连接导体570、上述半导体芯片510、上述柱体522、上述发射极铜柱520、上述发射极端子592。
以下参照附图21～图23，详细说明各构成部件的详细结构。
图21是图20中虚线围住的部分Y的分解斜视图，图22是沿图20的C-C′线的平面图，图23是表示半导体芯片、Mo缓冲板、发射极铜柱的关系的剖面图。
首先，如图所示，上述发射极铜柱520形成平面圆形，在与集电极铜柱530相对的对置面521上形成切入深度达到底面521a的凹部523，在该底面521a上按规定排列方式形成了多个竖立状的正方形柱体522。
并且，该发射极铜柱520的各柱体522，例如切掉一个角，形成倒L字形切口部524。
再者，在各柱体522的根部附近的底面521a上，形成了用于插入并固定上述栅极连接导体570的孔525。
上述栅极布线/芯片导向构件560具有平面圆形的绝缘性基材561，在该绝缘性基材561的周端上面部设置导电性栅极环562，在由该栅极环562围住的绝缘性基材561区域内，嵌入各发射极铜柱520的各柱体522和栅极连接导体570的多个正方形开口部563，按照和上述柱体522相同的排列状态进行设置。在该开口部563的角上设置用于嵌合插入上述栅极连接导体570的套筒564，并且，在各开口部563之间的上述绝缘性基材561部分上，形成了用于对上述半导体芯片510进行定位的定位装置，例如沟槽部(无图示)。
上述栅极连接导体570，其构成部分有：采用ウルテム树脂、陶瓷等的有底筒状插针(pin)套571、以及在该插针套571内插入并使其上端部露出的栅极插针572。在该栅极插针572的上端部侧壁上与栅极引线573进行电气连接。该栅极连接导体570嵌合插入到上述栅极布线/芯片导向构件560的套管564内，上述插针套571的底部嵌入并固定到上述发射极铜柱520的孔525内，各栅极引线573与栅极布线/芯片导向构件560的栅极环562进行电气连接。
上述发射极铜柱520侧的上述Mo缓冲板540形成为其大小和形状大体上与上述发射极铜柱520的柱体522相同。
上述半导体芯片510由并联连接的多个IGBT或IEGT等元件组成，它被布置在上述发射极铜柱520的各柱体522的上面(对置面)521上，其尺寸稍大于上述Mo缓冲板540和上述发射极铜柱520的柱体522，其发射极电极面向下，并且，利用上述栅极布线/芯片导向构件560进行定位，使栅极电极位于上述栅极连接导体570的栅极插针572的正上面。而且，如图23(B)所示，有时，上述半导体芯片510也通过上述Mo缓冲板540和银箔545被布置在上述柱体522的上面521上。
上述集电极铜柱530形成和上述发射极铜柱520一样的平面圆形，与上述发射极铜柱520相对置的整个面形成大体平坦的状态。
上述集电极铜柱530侧的上述Mo缓冲板550，其形成的大小和形状与上述集电极铜柱530的对置面大致相同，通过上述Mo缓冲板550利用高压力压焊到上述发射极铜柱520上。
在这种电力控制用半导体器件中存在以下问题。
首先，集电极铜柱530侧的大的Mo缓冲板550利用切削方法制作，而发射极铜柱520侧的小的Mo缓冲板540一般利用冲压方法来制作，然后利用滚光桶来去除毛刺等突起部分。
因此，如图24的模式所示，Mo缓冲板540，由于冲压时的刀的压力而使切剖面附近，即板周边部的板厚必然比中央部的板厚约大0.5-2.0μm。
并且，由滚筒对Mo缓冲板540的周端进行倒角，必然形成曲面(以下称为R)。另一方面，集电极铜柱侧的大的Mo缓冲板550用切削法形成，所以，如上所述，周端部不会形成厚壁，或形成R。
而且，上述Mo缓冲板550和发射极铜柱520的柱体522的形状大致相同，而且大小相同。
所以，通过上述周边部壁厚而且有R的Mo缓冲板540把半导体芯片510布置在发射极铜柱520的柱体522上面，利用发射极铜柱520和集电极铜柱530来进行压焊的情况下，面压力集中在与上述Mo缓冲板540周边部的厚壁和R部分相对的半导体芯片510的面部分上。
图25表示Mo缓冲板的接触形状和半导体芯片上承受的面压力的分布的模拟结果。
从图25中可以看出：在无厚壁和R的理想的Mo缓冲板的情况下(1)，半导体芯片表面上的压力大体上是均匀的，在有R的Mo缓冲板的情况下(2)，或者有厚壁和R的Mo缓冲板的情况下(3)，半导体芯片表面上的压力集中在R或厚壁部分上。
如上所述，在半导体芯片的面压力不均匀的情况下，如图26所示，半导体芯片的最大截止电流在每个半导体芯片的压焊力约为50kg时开始下降，直到100kg为止的范围内都是下降。在100kg以上，最大截止电流为一定值，没有大的变化。
推测该最大截止电流降低的原因是半导体芯片被破坏，并且，该半导体芯片的破坏发生在被Mo缓冲板540强力压紧并产生痕迹的部位上，根据分析，在压力集中的部位上半导体芯片容易破坏，半导体芯片被压力破坏的机理尚不太清楚。但发明人等的推测如下。
一般在npn晶体管结构中，已知的是：若在集电极侧加压力，则晶体管的放大倍数增大；若在发射极侧加压力，则放大倍数减小。(参考文献1：W.Rinder，”Resistance of Elastically DeforrnedShalloow p-n Junction”，J.Appl.Phys.，vol.33，pp.2479-2480，1962.参考文献2：W.Rinder and I.Braun，”Resistance ofElastically Deforrned Shalloow p-n Junction，part.II，”J.Appl.Phys.，vol.34，pp.1958-1970，1963.参考文献3：J.J.Wortman，J.R.Iiauser，and R.M.Burger”Effect of MechanicalStress on p-n Juction Device Characteristics，”J.Appl.Phys.，vol.35，pp.2122-2131，1964.参考文献4：R.Edwards，”Some Effectof Localized Stress on Silicn Planar Transistrs，”IEEE Trans.On ED，vol.ED-II，pp.286-294，1964.)
在上述已有的电力控制用半导体器件中，可以认为承受强大压力的部分，在由n源极、P基极、n基极构成的寄生晶体管的集电极附近，寄生晶体管的放大倍数在压力强大的部分增大。若寄生晶体管的放大倍数增大，则由n源极、P基极、n基极、P发射极构成的寄生闸流晶体管容易变成导通状态，不能用MOS栅截止电流。尤其，若在半导体芯片表面上若有压力局部很强的部分，则该部分，寄生闸流晶体管很容易导通，不能用MOS栅截止电流。
另一方面，其他部分，利用MOS栅使电流截止，所以流入其他部分的电流也集中到压力大的部分上，闸流晶体管动作扩展，芯片不能从导通状态进行截止，引起自锁(latch up)现象。其结果出现的问题是：造成关断失败，导致最大截止电流下降，半导体芯片被破坏。
再者，如上所述，在多个半导体芯片在外封装内并联连接的情况下，产生栅极信号和集电极电流的波动、电流集中，因电流不均匀而引起最大截止电流下降。
其原因之一是出现主电流Ic和栅极电流Ig的干扰。如图27所示，主电流Ic流过的路线是：上述集电极铜柱530-上述半导体芯片510-上述柱体522-上述发射极铜柱520，其值有时达1KA以上。另一方面，从上述栅极驱动电路来的栅极电流Ig流过的路线是：上述栅极端子591-上述栅极布线/芯片导向构件560-上述栅极连接导体570-上述半导体芯片510-上述柱体522-上述发射极铜柱520-上述发射极端子592，然后流入到栅极驱动电路内。在此过程中，上述栅极电流Ig横穿流过上述主电流Ic所流过的上述发射极铜柱520，所以，容易受到上述发射极铜柱520内的主电流向量变化的影响。也就是说，从外封装的一边的侧面向外部流出电流等破坏对称性的情况下，或者在外封装内的芯片中出现电流不平衡时，发射极铜柱内的电流向量在开关时发生变化，该变化影响栅极电压。
若用电路图示意性地表示该状况，则如图28所示。在图28中，主电路中大的电流变化率di/dt在栅极电路回路中产生电势(起電力)，引起半导体芯片的误动作和电流集中、栅极电压波动、主电流Ic的波动等。另外，栅极电路回路的电感大，所以，也容易受到从集电极电流Ic向栅极的反馈的影响，引起栅极电压波动等，甚至被破坏。
利用单层的布线薄板来代替栅极引线，也会使电感下降不充分，而且栅极电流Ig流到主电流Ic所流过的发射极铜柱520，所以，由主电流的流动方向(电流向量的时间变化)在栅极电流路径中产生电势，在栅极上施加与各芯片希望的栅极电压不同的栅极电压，产生电流不均匀和电流集中，在低电流下半导体芯片被破坏等问题产生。
如上所述，已有的电力控制用半导体器件存在的问题是：由于加在半导体芯片上的表面压力不均匀而造成电流集中，以及栅极信号和集电极电流等的波动和电流集中等，结果造成半导体芯片的最大截止电流降低，并受到破坏。
发明内容
本发明是鉴于上述问题而提出的，其目的在于提供具有高的最大截止电流，不易被破坏的半导体器件。
为了达到上述目的，涉及第1发明(权利要求1)的半导体器件，其特征在于具有：第1主电极构件，它具有平坦面；第2主电极构件，它被布置在与上述第1主电极构件的平坦面相对的位置上，在对置面上形成柱体，在柱体之间形成凹部；半导体芯片，它通过缓冲板而被压焊在上述第1主电极构件的平坦面和上述第2主电极构件的柱体上面之间，具有发射极电极、集电极电极和栅极电极；电路布线基板，它被布置在上述第2主电极构件的凹部内，栅极信号布线图形和发射极布线图形通过其间的绝缘层而形成重叠层；第1连接导体，其在上述第2主电极构件的凹部内，对上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接；以及第2连接导体，其在上述第2主电极构件的凹部内，对上述布线板的发射极布线图形和上述第2主电极构件进行电气连接。
并且，为了达到上述目的，涉及第2发明(权利要求6)的半导体器件，其特征在于具有：第1主电极构件，它具有平坦面；第2主电极构件，它被布置在与上述第1主电极构件的平坦面相对的位置上，在对置面上形成柱体，在柱体之间形成凹部；半导体芯片，它通过缓冲板而被压焊在上述第1主电极构件的平坦面和上述第2主电极构件的柱体上面之间，具有发射极电极、集电极电极和栅极电极；电路布线基板，它被布置在上述第2主电极构件的凹部内，至少具有栅极信号布线图形；第1连接导体，其在上述第2主电极构件的凹部内，对上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接；上述第2主电极构件的柱体和上述缓冲板的接触区域、或者与该柱体相对置的上述第1主电极构件的部分和上述缓冲板的接触区域中的任一接触区域，均小于上述第2主电极构件侧的上述缓冲板和上述半导体芯片的接触区域。
并且，为了达到上述目的，涉及第3发明(权利要求7)的半导体器件，其特征在于具有：第1主电极构件，它具有平坦面；第2主电极构件，它被布置在与上述第1主电极构件的平坦面相对的位置上，在对置面上形成柱体，在柱体之间形成凹部；半导体芯片，它通过缓冲板而被压焊在上述第1主电极构件的平坦面和上述第2主电极构件的柱体上面之间，具有发射极电极、集电极电极和栅极电极；电路布线基板，它被布置在上述第2主电极构件的凹部内，栅极信号布线图形和发射极布线图形通过其间的绝缘层而形成重叠层；第1连接导体，其在上述第2主电极构件的凹部内，对上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接；以及第2连接导体，其在上述第2主电极构件的凹部内，对上述电路布线基板的发射极布线图形和上述第2主电极构件进行电气连接；上述第2主电极构件的柱体和上述缓冲板的接触区域、或者与该柱体相对置的上述第1主电极构件的部分和上述缓冲板的接触区域中的任一接触区域，均小于上述第2主电极构件侧的上述缓冲板和上述半导体芯片的接触区域。
并且，为了达到上述目的，涉及第4发明(权利要求13)的半导体器件，其特征在于具有：第1主电极构件，它具有平坦面；第2主电极构件，它被布置在与上述第1主电极构件的平坦面相对的位置上，在对置面上形成柱体，在柱体之间形成凹部；半导体芯片，它通过缓冲板而被压焊在上述第1主电极构件的平坦面和上述第2主电极构件的柱体上面之间，具有发射极电极、集电极电极和栅极电极；电路布线基板，它被布置在上述第2主电极构件的凹部内，而且，栅极信号布线图形被形成在上述半导体芯片侧，发射极面线图形被形成在上述第2主电极侧；第1连接导体，其在上述第2主电极构件的凹部内，对上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接；以及第2连接导体，其在上述第2主电极构件的凹部内，对上述电路布线基板的发射极布线图形和上述第2主电极构件进行电气连接；上述第2主电极构件的柱体和上述缓冲板的接触区域、或者与该柱体相对置的上述第1主电极构件的部分和上述缓冲板的接触区域中的任一接触区域，均小于上述第2主电极构件侧的上述缓冲板和上述半导体芯片的接触区域；上述第1连接导体和上述第2连接导体具有伸缩自如的插针结构，上述第1连接导体被设置在电路布线基板的上方，利用压焊使上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接，上述第2连接导体被布置在上述电路布线基板的下方，而且位于和上述第1连接导体同轴的位置上，利用压焊使上述电路布线基板发射极布线图形和上述第2主电极构件进行电气连接。
上述第1和第3发明的半导体器件，其特征在于，具体的实施方式是：上述电路布线基板，通过其间的绝缘层使栅极信号布线图形和发射极布线图形重叠形成2层以上。
并且，其特征在于：上述栅极信号布线图形和上述发射极布线图形是互相重叠的关系，而且是平行的关系。
并且，其特征在于：上述栅极信号布线图形设置在上述半导体芯片侧，上述发射极布线图形离开上述半导体芯片背面和上述凹部底面的中间位置，布置在第2主电极构件侧。
并且，其特征在于：上述第1连接导体具有伸缩自如的插针结构，利用压焊使上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接，上述第2连接导体由螺钉构成，利用螺钉把上述电路布线基板固定在上述第2主电极构件上，使发射极布线图形和上述第2主电极构件进行电气连接。
上述第2和第3发明的半导体器件，其特征在于：上述电路布线基板在布线图形上安装电阻器或电容器或电感。
上述第2～第4发明的半导体器件，其特征在于：介于上述第2主电极构件和上述半导体芯片之间的缓冲板具有0.3～2.0mm的厚度，上述第2主电极构件的柱体上面位于内侧，离上述缓冲板的距离相当于该缓冲板厚度的86％以上。
若采用上述第1发明(权利要求1)，则栅极信号回路把经过主电流所流过的第2主电极构件部分的路线长度控制在最小限度，所以，能消除栅极信号的波动和不均匀现象，提高最大截止电流，能防止半导体芯片受破坏。
并且，若采用第2发明(权利要求6)和第3发明(权利要求7)，则栅极信号回路把经过主电流所流过的第2主电极构件部分的路线长度控制在最小限度。再有，上述第2主电极构件的柱体和上述缓冲板的接触区域、或者与该柱体相对置的上述第1主电极构件的部分和上述缓冲板的接触区域中的任一接触区域，均小于上述第2主电极构件侧的上述缓冲板和上述半导体芯片的接触区域。所以，能消除栅极信号的波动和不均匀现象，同时利用压焊使半导体芯片上承受的面压力大体均匀，能防止电流集中，因此，能提高最大截止电流，防止半导体芯片受破坏。
再者，若采用第4发明(权利要求13)，则除具有上述第2和第3发明的效果外，还能减少电力控制用半导体器件在制作时的电路布线基板螺钉固定次数，能降低成本。并且，栅极插针和发射极插针的位置被布置在电路布线基板的两边相同的位置上。所以，能使电感减到最小，而且，栅极插针的压力和发射极插针的压力位于同轴上，因此，电路布线基板上不会承受歪斜(变形)的压力，能提高可靠性，也不会因电路布线基板的歪斜而造成发射极插针行程(stroke)不足。
附图说明
图1是涉及本发明第1实施方式的电力控制用半导体器件的剖面图。
图2是图1中的虚线围住的部分X的分解斜视图。
图3是表示半导体芯片、Mo缓冲板、发射极铜柱和集电极铜柱的关系的剖面图。
图4是图3中的发射极铜柱的放大斜视图。
图5是表示半导体芯片、Mo缓冲板、发射极铜柱和集电极铜柱的关系的剖面图。
图6是用模拟方法表示柱体或突起部的切掉长度和面压分布的关系图。
图7是表示沿图中A-A′线的芯片导向构件/电路布线基板的平面图。
图8是表示电路布线基板的第1层的栅极布线图形的平面图。
图9是表示电路布线基板的第2层的发射极布线图形的平面图。
图10是表示电路布线基板的第3层的栅极布线图形的平面图。
图11是表示电路布线基板的第4层的发射极布线图形的平面图。
图12是表示电路布线基板中的各层布线图形的连接关系的剖面图。
图13是表示电路布线基板的第1层栅极布线图形的主要部分的平面图。
图14是表示电路布线基板的第2层发射极布线图形的主要部分的平面图。
图15是沿图13中的B-B′线的电路布线基板的剖面图。
图16是表示栅极电流的路径的模式图。
图17是表示图16的构成的电路图。
图18是表示面压力和最大截止电流的关系的图。
图19是表示涉及本发明第2实施方式的电力控制用半导体器件的主要部分的剖面图。
图20是已有的电力控制用半导体器件的剖面图。
图21是图20中的虚线围住的部分Y的分解斜视图。
图22是沿图1中的C-C′线的栅极布线/芯片导向构件的平面图。
图23是表示半导体芯片、Mo缓冲板、发射极铜柱和集电极铜柱的关系的剖面图。
图24是表示Mo缓冲板的右半部分的剖面图。
图25是表示Mo缓冲板和芯片面压力的关系的图。
图26是表示面压力和最大截止电流的关系的图。
图27是表示栅极电流的路径的模式图。
图28是表示图27的电路构成的电路图。
具体实施方式
以下参照附图，详细说明本发明的实施方式。
[第1实施方式]
首先，参照图1，说明电力控制用半导体器件的构成的概要。图1是涉及本发明实施方式的电力控制用半导体器件的剖面图。
也就是说，电力控制用半导体器件，例如具有平面正方形状的柱体22和凹部23的第2主电极构件(以下简称发射极铜柱)20和第1主电极构件(以下简称为集电极铜柱)30被布置成对置状态。IGBT、IEGT等半导体芯片10通过钼(Mo)缓冲板(以下简称为Mo缓冲板)40、50，被布置在该发射极铜柱20的各柱体22和上述集电极铜柱30之间，借助于上述发射极铜柱20和上述集电极铜柱30在高压力下进行压焊，使上述半导体芯片10和上述发射极铜柱20以及上述集电极铜柱30进行导电和导热的连接。
并且，在上述发射极铜柱20上，通过凸缘82a来安装对凸缘82b进行支承的管状陶瓷构件81，另一方面，在上述集电极铜柱30上安装凸缘83a，对上述凸缘82b和上述凸缘83a进行熔焊。利用上述发射极铜柱20、上述集电极铜柱30、上述陶瓷构件81和上述凸缘82a、82b、83a来形成外封装80。
并且，在该外封装80的上述陶瓷构件81的侧壁上，穿过上述侧壁设置用于加栅极信号的栅极端子(G)91、以及加栅极驱动用发射极电位的发射极端子(E)92。在此，发射极端子92被设置成与栅极端子91平行(在纸面上的垂直方向)，被栅极端子掩盖住而看不见。
然后，在上述发射极铜柱20的凹部23内布置一种通过绝缘层已设置了栅极信号布线图形和发射极布线图形的电路布线基板100，该栅极信号布线图形与上述栅极端子91进行电气连接，并且，该发射极布线图形在上述柱体22的根部附近的底面上与上述发射极铜柱20进行电气连接，同时与上述发射极端子92进行电气连接。
并且，在上述发射极铜柱20的凹部23内，用于对上述半导体芯片10进行定位的芯片导向构件200重叠在上述电路布线基板100上来设置。
并且，在上述发射极铜柱20的凹部23内，穿过上述芯片导向构件200来设置第1连接导体(以下称为栅极连接导体)70，利用该栅极连接导体70来使各半导体芯片10和上述电路布线基板100的栅极信号布线图形进行电气连接。
以下参照图2～图4，说明上述结构部件的详细结构。
图2是图1中用虚线围住的部分X中的分解斜视图，图3是表示半导体芯片、Mo缓冲板、发射极铜柱和集电极铜柱的关系的剖面图。图4是表示对图3中的发射极铜柱进行放大的斜视图。
也就是说，上述发射极铜柱20侧的Mo缓冲板40，一般的制作方法是：在用冲压法对Mo板冲压后，利用滚筒来去掉毛刺等突起部分，所以，与已有的一样，冲压时由于刀的压力而使切剖面附近，即板周边部的板厚必然比中央部的板厚约大0.5～2.0μm。并且，用滚筒对Mo缓冲板40的周端进行倒角，必然形成曲面(以下称为R)。
该Mo缓冲板40最好使厚度形成在0.3～2.5mm的范围内。其原因是：若薄于0.3mm，则容易受发射极铜柱20热膨胀的影响；若厚于2.5mm，则Mo缓冲板40的热阻增大。
上述发射极铜柱20如图2～图4所示，在作为集电极铜柱30的对置面21，形成了切入深度到达底面21a的凹部23、以及被该凹部23包围，而且排列成格子状的多个直立状的平面正方形柱体22。
然后，在本实施方式中，由于以下原因，上述柱体22使其上面(对置面)21形成大体上与布置在上述发射极铜柱20侧的Mo缓冲板40的形状相同，但面积小于上述Mo缓冲板40。
也就是说，上述Mo缓冲板40，周边部壁厚，而且有R。其结果，通过上述Mo缓冲板40把上述半导体芯片10布置在上述发射极铜柱20的柱体22的上面21上，利用上述发射极铜柱20和上述集电极铜柱30来进行压焊，在此情况下，面压力集中在与上述Mo缓冲板40的周边部的厚壁和R部分相对的半导体芯片10的面部分上。
因此，本发明人等进行各种实验，对上述Mo缓冲板40的板厚增加的范围进行了研究。其结果证实：壁厚的范围涉及板厚，而且从Mo缓冲板周端到内侧部分的壁厚差别大都在板厚的约85％。
并且，上述发射极铜柱20的柱体22和上述Mo缓冲板40的接触面积、或者与上述柱体22相对置的上述集电极铜柱30部分和上述Mo缓冲板50的接触面积，这二者中的任一种接触面积，均小于上述发射极铜柱20侧的Mo缓冲板40和上述半导体芯片10的接触面积，避开上述Mo缓冲板40的厚壁部分，利用上述发射极铜柱20的柱体22和上述集电极铜柱30来对上述半导体芯片10进行压焊。
鉴于上述情况，本实施方式如图3所示，上述发射极铜柱20的各柱体22形成大体上与上述Mo缓冲板40的形状相同，但其上面21形成的面积小于Mo缓冲板40，以便接触上述Mo缓冲板40的周边部的厚壁部分以外的中央部分。
在此，如图4(A)所示，上述发射极铜柱20的各柱体22，其一端部的角部整个周围被倒角，上面21形成的面积小于上述Mo缓冲板40(以下称为倒角结构)。也就是说，使上述柱体22的上面，形成的面积小于上述Mo缓冲板40，大体上等于避开了其周边部的厚壁部分的其他部分的面积，与上述Mo缓冲板40和上述半导体芯片10的接触面积相比，上述柱体22的上面21和上述Mo缓冲板40的接触面积形成得较小。
而且，上述柱体22不仅限于上述倒角结构，如图4(B)所示，也可以把柱体上面的周边部切掉一圈，使其上面的面积减小(以下称为切掉结构)，并且，如图4(C)所示，也可以把柱体22本身整个长度都制作得较细，使其横剖面积大体上等于避开了上述Mo缓冲板40的周边部的厚壁部分的其余部分的面积(以下称为细型结构)。
并且，本实施方式使发射极铜柱20的柱体22的上面21减小其面积，但也可以对上述集电极铜柱30进行加工，使得与上述柱体22相对置的上述集电极铜柱30的部分和上述Mo缓冲板50的接触面积小于上述发射极铜柱20的Mo缓冲板40和上述半导体芯片10的接触面积。也就是说，如图5所示，在与各柱体22相对的上述集电极铜柱30的各部分上形成小面积的凸起部32，该小面积大体上等于上面31避开上述Mo缓冲板40的周边部的厚壁部分后其余的部分的面积，与上述Mo缓冲板40和上述半导体芯片10的接触面积相比，该突起部32的上面31和上述集电极铜柱30侧的上述Mo缓冲板50的接触面积形成得较小。
而且，该突起部32和上述柱体22的情况一样，可以进行倒角，切掉，使突起部本身变细等，使其上面31的面积减小。
再者，本发明人等研究了上述柱体22的上面21，或者上述突起部32的上面31的小面积的比例(从Mo缓冲板40的侧端面起到上述柱体22的上面21、或突起部32的上面31的侧端为止的距离：以下称为切掉长度)和面压分布的关系。图6是利用模拟来表示切掉长度与面压力分布的关系。
图中，Mo缓冲板：板厚约1.5mm、11.6mm角、厚壁部的范围约9mm，压焊力：1500N/芯片。并且，曲线(1)表示已有的结构不切掉的情况；曲线(2)表示切掉长度：0.9mm的情况；曲线(3)表示切掉长度：1.4mm的情况；曲线(4)表示切掉长度：1.9mm的情况。
如图所示，在曲线(1)的已有的结构的情况下，面压力在Mo缓冲板内侧约1mm～2mm处产生面压力高的峰值。相反，在Mo缓冲板的中央部(横轴0附近)面压力减小，对散热面也不利。
对此，如曲线(2)至(4)所示，若增加切掉长度，则压焊力峰值降低，Mo缓冲板的中央的面压力也增大，尤其若把切掉的量设定为：从曲线(3)的切掉长度：约1.4mm到曲线(4)的切掉长度：1.9mm，则中央部的面压力大体上均匀分布。
所以，根据推测，通过切掉柱体22的上面21或者突起部32的上面31，能使与Mo缓冲板的接触面积随该切掉量而减小，使热阻相应增大。根据模拟的结果，相反，与已有的结构中的Mo缓冲板的中央部的压焊状态相比，压焊状态得到改善，所以，柱体22、Mo缓冲板40、芯片10的密接度提高，热阻降低。
再者，各柱体22，例如切掉一个角的全长，例如形成倒L字形切掉部24。该切掉部24由上述半导体芯片10的栅极电极的位置来决定，例如，在栅极电极位于平面4角形的半导体芯片10的边中央部时，切掉部24就形成在上述柱体22的边中央部。并且，在预定的上述柱体22的根部附近的底面21a上形成螺孔26。
并且，如图1和图2所示，电路布线基板100设置在上述发射极铜柱20的凹部22内。
现参照图7～图15，详细说明电路布线基板100。
图7是表示沿图1中的A-A′的芯片导向构件/电路布线基板的平面图。图8是表示第1层栅极布线图形的平面图，图9是表示第2层发射极布线图形的平面图，图10是表示第3层的栅极布线图形的平面图。图11是表示第4层的发射极布线图形的平面图，图12是表示电路布线基板中各层的布线图形的连接关系的剖面图，图13是表示第1层的栅极布线图形的主要部分的平面图，图14是表示第2层的发射极布线图形的主要部分的平面图。图15是沿图13的B-B′的剖面图。而且，在图15中，第3层的栅极布线图形和第4层的发射极布线图形，偶尔在该部分内没有。
如图所示，上述电路布线基板100是大体上与上述发射极铜柱20相同的圆形结构，具有厚约200μm的绝缘性芯子基材101，在该绝缘性芯子基材101上，设置用于嵌合插入上述发射极铜柱20的各柱体22的开口部102，其设置状态呈格子状，与上述柱体22的排列相同。该开口部102与上述柱体22的平面形状相同，大体上形成正方形，其一个角被切掉使其大体上变成倒L字形。在围绕各开口部102的格子状的框部分103上，形成用于和各开口部102的切掉部分相结合的舌片部104。
在该绝缘性芯子基材101的上面，形成栅极驱动用的发射极布线图形107，在该发射极布线图形107上，通过厚度约为50μm的绝缘层106而形成栅极布线图形105。另一方面，在该绝缘性芯子基材101的下面，形成栅极布线图形108，在该栅极布线图形108上，通过厚度约50μm的绝缘层109，而形成栅极驱动用的发射极布线图形110，上述电路布线基板100形成4层结构，把上述上层的栅极布线图形105作为第1层，把上述上层的发射极布线图形107作为第2层，把上述下层的栅极布线图形108作为第3层，把上述下层发射极布线图形110作为第4层。
上述第1层的栅极布线图形105如图8、图13、图15所示，由环部105a和分支部105b构成，该环部105a避开栅极端子部G和发射极端子部E而形成在对上述开口部102进行整体包围的绝缘性芯子基材101的周边部上，该分支部105b形成在上述绝缘性芯子基材101的框部分103上，宽约3～4mm，而且是从上述环部105a延伸到各开口部102附近。
并且，各开口部102的倒L字形舌片部分104上，如图13和图15所示，形成与上述栅极插针(第1连接导体)70相搭接的栅极插针用接点105c，该栅极插针用接点105c形成在与上述半导体芯片10的栅极电极相对的位置上，通过栅极电阻135分别与上述栅极布线图形105的分支部105b相连接。
在该栅极插针用接点105c的表面上，为了防止氧化和降低接触电阻，例如进行镀金等电镀。并且，在与该栅极插针用接点相接触的上述栅极插针70的端部上也同样进行电镀。
并且，在上述绝缘性芯子基材101的框部分103上，与上述栅极布线图形105相邻处形成与其不同的2个互相分离的第1布线图形130。一个上述第1布线图形130a设置在相邻的上述舌片部分104之间，另一个上述第1布线图形130b设置在相邻的上述开口部102的对置边之间，这一个上述第1布线图形130a和另一个上述第1布线图形130b通过发射极电阻136进行电气连接。
而且，该发射极电阻136和上述栅极电阻135用焊锡进行连接。但是，焊锡有可能出现熔点和对环境影响的问题，所以，更有效的方法是从结构上采用焊锡以外的方法进行连接，例如，熔焊、超声波压焊和钎焊等。发射极电阻136也可以布置在电路布线基板100的背面。
并且，上述栅极电阻135在5Ω以下较宜，尤其是大于0.2Ω且小于1Ω更好。例如，栅极电阻135(在接入发射极电阻的情况下，把每个芯片换算成的电阻值加到实际的栅极电阻值上；在图12所示的情况下，把发射极电阻的3倍值加到栅极阻值上)在发射极布线图形107和栅极布线图形105之间的绝缘层106为50μm的情况下，为0.2～1Ω；在200μm的情况下，为0.4Ω～2Ω；在500μm的情况下为1Ω～1.5Ω。
作为上述栅极电阻135，对每个芯片插入(0.1Ω)到1.5Ω的电阻，即可和栅极电阻一样，抑制栅极电压的波动。尤其每个栅极电路芯片的电感在该电路布线基板中约为20nH，所以电阻为0.2Ω～1Ω为好。尤其每个芯片的电感为10nH以下为好。
发射极电阻的范围也是如此。但发射极电阻也还有这样一种作用，即限制发射极铜柱20和电路布线基板100的发射极布线图形107之间的回路内流过的感应电流。
上述第2层发射极布线图形107如图9、图14和图15所示，和栅极布线图形105一样，由环形部107a及分支部107b构成，该环形部107a避开上述栅极端子部G和发射极端子部E而形成在围绕全部上述开口部102的绝缘性芯子基材101的周边部上，该分支部107b形成在上述绝缘性芯子基材101的框部分103上，宽度约为3～4mm，而且从上述环部107a延伸到各开口部102附近。
上述发射极布线图形107如图14和图15所示，形成与上述栅极布线图形105相平行而且相重叠的关系。并且，该发射极布线图形107延伸形成到上述第1布线图形130a的下方。
上述第3层的栅极布线图形108和上述第4层的发射极布线图形110分别如图10和图11所示，均由导入部108b、110b和扇部108c、110c以及环部108a、110a构成，该环部108a、110a形成在对上述开口部102进行整体包围的绝缘性芯子基材101的周边部上，在上述栅极端子部G和上述发射极端子部E中去除一部分，进行割断。该扇部108c、110c形成在上述绝缘性芯子基材101的框部分103上，宽度约3～4mm，而且，从上述环部108a、110a延伸到各开口部102附近，上述第3层的栅极布线图形108中的导入部108b，从上述栅极端子部G通过上述环部108a的被除去的部分，而连接到上述扇部108c上，另一方面，上述第4层的发射极布线图形110中的导入部110b从上述发射极端子部E通过上述环部110a的被除去的部分而与上述扇部110c相连接。
这是按照大体相同的定时向所有的半导体芯片10供给栅极信号，所以，向上述栅极布线图形108的环部108a内供给栅极信号没有时序的偏差。
如图12所示，上述第1层的栅极布线图形105和上述第3层的栅极布线图形108，穿过各层的环部105a、107a、108a、110a，而且利用在内壁面上形成镀层的多个栅极布线连接用的第1通孔140来进行电气连接，上述第2层的发射极布线图形107和上述第4层的发射极布线图形110，穿过各层的环部105a、107a、108a、110a，而且利用在内壁面上形成了电镀层的多个发射极布线连接用的第2通孔141来进行电气连接，向上述第1层栅极布线图形105和上述第2层的发射极布线图形107内供应的信号，分别从上述第3层的栅极布线图形108和第4层的发射极布线图形110通过穿通孔140、141进行供给。
这些通孔140、141密集地布置在各层105、107、108、110的各环部105a、107a、108a、110a上，其密集程度使各层的环部的重叠部分减少得不多。若该环部的重叠部分减少得多，则电感增加，造成振动等现象，所以希望把通孔所引起的重叠部分的减少控制在50％以下。
并且，希望该栅极布线连接用的第1通孔140和发射极布线连接用的第2通孔141，布置在尽量互相靠近的部位上，因此，希望从平面上布置成交叉排列，互不相同的行列状。再者，为了减小上述环部105a、107a、108a、110a的电感，希望通孔的间隔b大于图中a所示的通孔部分的图形退让量。
并且，如图15所示，在上述第1布线图形130a的两端部上，形成了穿过上述发射极布线图形107、110和上述电路布线基板100的发射极布线连接用的第3通孔143；在上述第1布线图形130b上形成了穿过上述电路布线基板100的发射极接触螺孔150。在该通孔143的内壁面上进行镀铜，使上述第1布线图形130a和上述发射极布线图形107、110进行电气连接。并且在上述螺孔150的内壁面上也电镀铜层，使上述铜镀层与上述第1布线图形130b进行连接。
该通孔143的数量即使一个也可，但为了提高可靠性，希望对各半导体芯片10的各栅极布线图形和发射极布线图形具有冗余度，设置2个以上。
上述电路布线基板100的上面和背面，除规定部分外，利用阻焊剂160进行绝缘保护，进一步在背面粘贴绝缘片161。
希望上述电路布线基板100是双面电路板，即在绝缘性芯子基材101的单面乃至双面上制作铜图形，或者在绝缘片的两侧布置导电性片，在两面上设置铜图形。但是，双面板要使具有一定机械强度的绝缘性芯子基材101的厚度减薄到200μm以下而受到限制，所以，实际上希望在绝缘性芯子基材101的单片上具有介入了200μm以下的绝缘层的2层铜图形。
上述绝缘层106、109的厚度随绝缘层的材质不同而异，希望为100μm以下。
并且，上述电路布线基板100与通常的印制电路板(FR4)相比，BT阻焊剂(商品名称)等绝缘性好，比较理想。再者，若由亚胺系树脂，用双面或多层挠性板来构成，则由于电路布线基板有柔软性，能吸收热膨胀和公差所造成的变形，所以，可靠性高，效果好。
并且，上述电路布线基板100使各开口部105嵌入上述发射极铜柱20的各柱体22，设置在凹部23内，电路布线基板100的发射极布线图形105和发射极铜柱20的底面21a的距离，最好能减小环的面积。尤其希望安装成比半导体芯片10的集电极面(芯片背面)侧更靠近发射极铜柱20的底面21a侧。这是因为，发射极铜柱20的电流所造成的磁场的最大点存在于集电极面和发射极铜柱20的底面21a的中间位置上，因此，避开该中间位置，把电路布线基板100安装到发射极铜柱20的底面21a侧，能把磁场的影响控制到最小限度。
并且，上述电路布线基板100和上述发射极铜柱20在上述电路布线基板100的表面侧布置弹簧垫圈121和垫圈122，在背面侧布置导电性垫片123，在螺孔150内插入作为第2连接导体的基板安装螺丝120，用螺丝将其固定在上述发射极铜柱20的上述螺孔26内，同时，上述发射极布线图形107、110和上述发射极铜柱20在上述柱体22的根部附近的底面21a上进行电气连接。
在上述螺丝固定时，也可在上述发射极铜柱20的凹部23的底面21a上形成加高部分，以取代在上述电路布线基板100的背侧加入垫片123。除螺丝固定外，还可以利用依靠焊锡等与基板连接的香蕉夹头以及防止脱落的带有翻转的金属端子来与孔26进行连接，这样，能大大减少安装的工夫。这时，孔26不需要切割螺纹。此外，也可以利用插入到孔26内的弹簧插针来连接发射极铜柱和铜图形。这样，能进一步提高易安装性。
并且，上述电路布线基板100的背面和上述发射极铜柱20利用粘贴在上述电路布线基板100背面的绝缘片161来进行绝缘，在上述电路布线基板100的背面上安装凹凸和电阻等部件时，若进一步夹入绝缘片，则能提高可靠性。所以比较理想。
上述芯片导向构件200如图2和图7所示，与上述电路布线基板100一样，形成平面圆形，上述发射极铜柱20的各柱体22所插入的开口部202和上述柱体22一样进行排列，而且，形成大体上与上述柱体22相同的横剖面形状。再者，在规定的上述开口部202内，在与上述柱体22的切掉部24相对的部分上，设置用于插入上述栅极插针70的套筒203。该套筒203是壁厚约0.25mm～0.5mm的管状，为了使上述栅极插针70能顺利的插入，套管孔直径稍大于栅极插针70的外径。而且，该套管203上，为了提高栅极插针70的易插入性，也可以形成防止脱落的的翻转器。
并且，上述芯片导向构件200能够对上述半导体芯片10和上述发射极铜柱20侧的Mo缓冲板40进行定位保持。
再者，上述芯片导向构件200为了防止从上述半导体芯片10的集电极电位部分(芯片的终端部或切剖面)的角，尤其从半导体芯片10的发射极电极侧的切剖面的角向上述发射极铜柱20的柱体22漏泄放电，若设置覆盖上述柱体22的侧面的返回结构(无图示)，则效果良好。若采用该结构，则上述柱体22的高度降低，也不会引起漏泄放电，所以，能降低上述柱体22，提高散热效果。
上述半导体芯片10，在其周围部设置由环状绝缘性材料构成的芯片框12，利用该芯片框12和上述芯片导向构件200来对半导体芯片10进行定位，该芯片框12也还兼有防止从半导体芯片10的发射电极侧的切剖面的角向电路布线基板100漏放电的作用。
上述集电极铜柱30，与上述发射极铜柱20的对置面大体上形成平面状，通过Mo缓冲板利用高压力压焊到上述发射极铜柱20上。
图16是表示栅极电流路径的模式图，图17是表示图16的电路构成的电路图。
于是，上述电力控制用半导体器件如图16所示，在上述栅极端子91和上述发射极端子92之间连接栅极驱动电路(无图示)，栅极信号Ig流过的路线(回路)是：上述栅极端子91、上述电路布线基板100的栅极信号布线图形105、上述栅极连接导体70、上述半导体芯片10、上述柱体22、上述电路布线基板100的发射极布线图形107和上述发射极端子92。从其模式电路图16中可以看出：栅极电流Ig的回路与主电流Ic的通路是分离的。
若采用上述实施方式的电力控制用半导体器件，则有以下效果。
首先，说明第1效果。
如图3～图5所示，上述发射极铜柱20中的柱体22的上面21，其形成的面积要小于上述发射极铜柱20侧的Mo缓冲板40和上述半导体芯片10的接触面积，或者在与上述柱体22相对置的上述集电极铜柱30的部分上设置突起部，使突起部的上面形成的面积小于上述发射极铜柱20侧的Mo缓冲板40和上述半导体芯片10的接触面积，这样来避开上述Mo缓冲板40的厚壁部分，利用上述发射极铜柱20的柱体22和上述集电极铜柱30来压焊上述半导体芯片10。
所以，通过上述Mo缓冲板40利用上述发射极铜柱20和上述集电极铜柱30来压焊上述半导体芯片10的情况下，上述半导体芯片10通过上述Mo缓冲板40的避开了周边部厚壁和R部分的、其厚度均匀一致的中央部分，被均匀地压焊到上述柱体22上，所以，半导体芯片中的各元件上均匀地流过电流，最大截止电流提高，截止容量增大，能防止半导体芯片被破坏。
也就是说，从图18的表示现有技术和本实施方式的最大截止电流的图中可以看出：绘制的曲线(A)的现有技术由于压焊力而使最大截止电流大幅度下降。尤其在每个芯片的压焊力为25kg～50kg时，最大截止电流急剧下降，然后到100kg之前缓慢下降。并且，曲线(B)所示的另一种现有技术(Mo缓冲板和半导体芯片之间又插入银箔)，其最大截止电流与上述(A)相比，效果稍有改善，但仍是随压焊力增大而降低。与此相比，(C)所示的实施方式(图3的结构)，与现有技术(A)和(B)相比，最大截止电流大大改善，而且，几乎看不出随压接力增大而降低。并且，在(D)所示的另一实施方式(图5的结构)中，也是与现有技术相比，最大截止电流大大改善，而且几乎看不出随压接力的增大而降低。也就是说，与现有技术相比，很明显，最大截止电流大大改善，在很宽的压焊力范围内能获得很大的最大截止电流。
以下说明第2效果。
如图1、图16和图17所示，在上述发射极铜柱20的凹部23内，设置电路布线基板100，该电路布线基板100上通过绝缘层103来设置栅极信号布线图形102和发射极布线图形104，该栅极信号布线图形102与上述栅极端子91进行电气连接，并且，该发射极布线图形104在上述柱体22的根部附近的底面21a上通过电路板安装螺丝120来与上述发射极铜柱20进行电气连接，同时与上述发射极端子92进行电气连接。
因此，栅极电流Ig按以下路线流过：栅极端子91、栅极布线图形102、栅极插针70、半导体芯片10、柱体22、发射极铜柱20、螺丝26、发射极布线图形104、发射极端子92，通过上述柱体22的栅极电流Ig借助设置在上述柱体22的根部附近的底面21a上的上述螺丝120而被引导到上述发射极布线图形108内。也就是说，在主电流Ic流过的发射极铜柱20部分上通过的栅极电流Ig回路的长度被控制到最小限度。
而且，从图17的模式电路图中可以看出：栅极电流Ig的回路是与主电流Ic的通路分离开的，所以不会受到主电流通路的电感的影响。
因此，栅极电流几乎不受主电流的影响，不会出现栅极信号的波动和不均匀，能提高最大截止电流，防止半导体芯片被破坏。
再者，对上述栅极布线图形102和发射极布线图形104进行重叠并且平行地布置，使其中流过的电流方向不同，能减小栅极布线的电感，能抑制由主电流反馈所造成的栅极、发射极之间的电压波动，并能使电流均匀，防止半导体芯片被破坏。
[第2实施方式]
参照图19，详细说明涉及本发明第2实施方式的电力控制用半导体器件。
图19是表示涉及第2实施方式的电力控制用半导体器件的主要部分的模式剖面图。图中，对于和第1实施方式相同的部分，标注相同的符号，省略该部分的重复说明，仅说明不同的部分。
本实施方式和上述第1实施方式，关于发射极铜柱20和电路布线基板100发射极布线图形110的接触，在上述第1实施方式中利用电路板安装螺丝(第2连接导体)120来连接，但在本实施方式中利用发射极插针(第2连接导体)300来进行连接，这一点是不同的。
也就是说，在电路布线基板100的发射极布线图形110中，位于和栅极插针70相接触的栅极插针用接点105c的正下面的部分，其上的阻焊剂106被除掉，露出布线图形。并且，夹在上述电路布线基板100和上述发射极铜柱20之间的绝缘片161也除去位于上述发射极布线图形110的露出部分上的部分，使上述发射极布线图形110的露出部分露出来。
另一方面，在位于上述栅极插针70的正下面的、上述发射极铜柱20的柱体22的切掉部24的底面21a部分上，形成用于嵌入发射极插针300的螺孔25，在发射极插针300嵌入到上述螺孔28内后，把上述电路布线基板100布置在发射极铜柱20的凹部23内，即可使上述发射极铜柱20和上述发射极布线图形110通过发射极插针300进行接触。
并且，在本实施方式中，为了使上述电路布线基板100不上浮，希望使上述发射极插针300的插针压力小于上述栅极插针70的插针压力。
在此，若设最大冲击量为G，电路布线基板100的重量为W，栅极插针70的个数为ng，发射极插针300的个数为ne，栅极插针70的设计压缩时的插针压为pg，发射极插针300的设计压缩时的插针压为pe，则其构成能满足以下关系式(1)
G*W＜ng*pg-ne*pe  ……(1)例如若G为50G，W为10g，栅极插针为16个，发射极插针为16个，则栅极插针和发射极插针的压力差必须在31.2g以上。
而且，在插针本身的重量有问题的情况下，即电路布线基板由亚胺膜构成，非常轻的情况下，或者插针结构、插针重量增大的情况下，其构成要更严格地满足以下关系式(2)
G*(W+ng*wp)＜(ng+ne)*pg-ne*pe……(2)
式中，wp是插针的与电路布线基板相连接的材料的质量，
若采用上述第2实施方式，则除具有上述第1实施方式的效果外，还具有以下效果。
首先，第1、与上述第1实施方式相比较，能减少电力控制用半导体器件制作时的电路布线基板的螺丝固定次数，降低成本。
第2、栅极插针和发射极插针的部位是在电路布线基板的两边，相同的位置上，所以，能使电感为最小，而且，栅极插针的压力和发射极插针的压力在同轴上，所以，变形的压力不会加到电路布线基板上，能提高可靠性，也不会因电路布线基板变形而造成发射极插针的行程不足。
本发明并非仅限于上述实施方式，不言而喻，在不脱离发明的要点的范围内，也可以改用各种变形方式。
并且，本发明并非仅限于IGBT，而是也能适用于MCT、IEGT、MOSFET等。
发明效果
从以上说明中可以看出：若采用本发明，则能增大最大截止电流，防止半导体芯片受破坏。

Claims (14)

1、一种半导体器件，其特征在于具有：
第1主电极构件，它具有平坦面；
第2主电极构件，它被布置在与上述第1主电极构件的平坦面相对的位置上，在对置面上形成柱体，在该柱体间形成凹部；
半导体芯片，它通过缓冲板而被压焊在上述第1主电极构件的平坦面和上述第2主电极构件的柱体上面之间，具有发射极电极、集电极电极和栅极电极；
电路布线基板，它被布置在上述第2主电极构件的凹部内，栅极信号布线图形和发射极布线图形通过其间的绝缘层而形成重叠层；
第1连接导体，其在上述第1主电极构件的凹部内，对上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接；以及
第2连接导体，其在上述第2主电极构件的凹部内，对上述电路布线基板的发射极布线图形和上述第2主电极构件进行电气连接。
2、如权利要求1所述的半导体器件，其特征在于：上述电路布线基板，栅极信号布线图形和发射极布线图形通过其间的绝缘层重叠形成2层以上。
3、如权利要求1或2所述的半导体器件，其特征在于：上述栅极信号布线图形和上述发射极布线图形互相是重叠关系，而且是平行关系。
4、如权利要求1或2所述的半导体器件，其特征在于：上述栅极信号布线图形设置在上述半导体芯片侧，上述发射极布线图形离开上述半导体芯片背面和上述凹部底面的中间位置，布置在第2主电极构件侧。
5、如权利要求1所述的半导体器件，其特征在于：上述第1连接导体具有伸缩自如的插针结构，利用压焊使上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接，上述第2连接导体由螺钉构成，利用螺钉把上述电路布线基板固定在上述第2主电极构件上，使发射极布线图形和上述第2主电极构件进行电气连接。
6、一种半导体器件，其特征在于具有：
第1主电极构件，它具有平坦面；
第2主电极构件，它被布置在与上述第1主电极构件的平坦面相对的位置上，在对置面上形成柱体，在该柱体之间形成凹部；
半导体芯片，它通过缓冲板而被压焊在上述第1主电极构件的平坦面和上述第2主电极构件的柱体上面之间，具有发射极电极、集电极电极和栅极电极；
电路布线基板，它被布置在上述第2主电极构件的凹部内，至少具有栅极信号布线图形；以及
第1连接导体，其在上述第2主电极构件的凹部内，对上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接；
上述第2主电极构件的柱体和上述缓冲板的接触区域、或者与该柱体相对置的上述第1主电极构件的部分和上述缓冲板的接触区域，其中的任一接触区域均小于上述第2主电极构件侧的上述缓冲板和上述半导体芯片的接触区域。
7、一种半导体器件，其特征在于具有：
第1主电极构件，它具有平坦面；
第2主电极构件，它被布置在与上述第1主电极构件的平坦面相对的位置上，在对置面上形成柱体，在该柱体之间形成凹部；
半导体芯片，它通过缓冲板而被压焊在上述第1主电极构件的平坦面和上述第2主电极构件的柱体上面之间，具有发射极、集电极和栅极；
电路布线基板，它被布置在上述第2主电极构件的凹部内，栅极信号布线图形和发射极布线图形通过其间的绝缘层而形成重叠层；
第1连接导体，其在上述第2主电极构件的凹部内，对上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接；以及
第2连接导体，其在上述第2主电极构件的凹部内，对上述机电路布线基板的发射极布线图形和上述第2主电极构件进行电气连接；
上述第2主电极构件的柱体和上述缓冲板的接触区域、或者与该柱体相对置的上述第1主电极构件的部分和上述缓冲板的接触区域，其中的任一接触区域均小于上述第2主电极构件侧的上述缓冲板和上述半导体芯片的接触区域。
8、如权利要求7所述的半导体器件，其特征在于：上述电路布线基板，通过绝缘层使栅极信号布线图形和发射极布线图形重叠形成2层以上。
9、如权利要求7所述的半导体器件，其特征在于：上述第1连接导体具有伸缩自如的插针结构，利用压焊使上述半导体芯片的栅极电极和上述电路布线基板的栅极信号信号布线图形进行电气连接，上述第2连接导体由螺钉构成，利用螺钉把上述电路布线基板固定在上述第2主电极构件上，使发射极布线图形和上述第2主电极构件进行电气连接。
10、如权利要求7～9中的任一项所述的半导体器件，其特征在于：上述栅极信号布线图形和上述发射极布线图形是互相重叠的关系，而且是平行的关系。
11、如权利要求7～9中的任一项所述的半导体器件，其特征在于：上述栅极信号布线图形设置在上述半导体芯片侧，上述发射极布线图形离开上述半导体芯片背面和上述凹部底面的中间位置，布置在第2主电极构件侧。
12、如权利要求6或7所述的半导体器件，其特征在于：上述电路布线基板在布线图形上安装电阻器或电容器或电感。
13、一种半导体器件，其特征在于具有：
第1主电极构件，它具有平坦面；
第2主电极构件，它被布置在与上述第1主电极构件的平坦面相对的位置上，在对置面上形成柱体，在该柱体之间形成凹部；
半导体芯片，它通过缓冲板而被压焊在上述第1主电极构件的平坦面和上述第2主电极构件的柱体上面之间，具有发射极电极、集电极电极和栅极电极；
电路布线基板，它被布置在上述第2主电极构件的凹部内，而且栅极信号布线图形形成在上述半导体芯片侧，发射极布线图形形成在上述第2主电极侧；
第1连接导体，其在上述第2主电极构件的凹部内，对上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接；以及
第2连接导体，其在上述第2主电极构件的凹部内，对上述电路布线基板的发射极布线图形和上述第2主电极构件进行电气连接；
上述第2主电极构件的柱体和上述缓冲板的接触区域、或者与该柱体相对置的上述第1主电极构件的部分和上述缓冲板的接触区域，其中的任一接触区域均小于上述第2主电极构件侧的上述缓冲板和上述半导体芯片的接触区域；
上述第1连接导体和上述第2连接导体具有伸缩自如的插针结构，上述第1连接导体被设置在电路布线基板的上方，利用压焊使上述半导体芯片的栅极电极和上述电路布线基板的栅极信号布线图形进行电气连接，上述第2连接导体被布置在上述电路布线基板的下方，而且位于和上述第1连接导体同轴的位置上，利用压焊使上述电路布线基板发射极布线图形和上述第2主电极构件进行电气连接。
14、如权利要求6、7、8、9或13所述的半导体器件，其特征在于：介于上述第2主电极构件和上述半导体芯片之间的缓冲板具有0.3～2.0mm的厚度，上述第2主电极构件的柱体上面位于内侧，离上述缓冲板的距离相当于该缓冲板厚度的86％以上。
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