JP2008060529A - 複数の電子構成部品を備える２枚の基板を有するパワーエレクトロニックパッケージ - Google Patents

複数の電子構成部品を備える２枚の基板を有するパワーエレクトロニックパッケージ Download PDF

Info

Publication number
JP2008060529A
JP2008060529A JP2007114784A JP2007114784A JP2008060529A JP 2008060529 A JP2008060529 A JP 2008060529A JP 2007114784 A JP2007114784 A JP 2007114784A JP 2007114784 A JP2007114784 A JP 2007114784A JP 2008060529 A JP2008060529 A JP 2008060529A
Authority
JP
Japan
Prior art keywords
power electronic
electronic package
thermal conductivity
high thermal
package according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007114784A
Other languages
English (en)
Inventor
Rajesh Kumar Malhan
ラジェシュ クマール 丸汎
Mark Johnson
マーク ジョンソン
Jeremy Rashid
ジェレミス ハイルラシッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Sheffield
University of Cambridge
Denso Corp
Original Assignee
University of Sheffield
University of Cambridge
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Sheffield, University of Cambridge, Denso Corp filed Critical University of Sheffield
Publication of JP2008060529A publication Critical patent/JP2008060529A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
    • H01L25/072—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】複数の電子部品を備える２枚の基板を有するパワーエレクトロニックパッケージの熱放射性能を向上するとともに、電子部品へ印加される応力を低減すること
【解決手段】パワーエレクトロニックパッケージは、第１および第２の高熱伝導率絶縁非平面基板と、第１および第２の高熱伝導率絶縁非平面基板の各々に実装された複数の電子構成部品を含む。第１および第２の高熱伝導率絶縁非平面基板は、複数のボンド領域において互いに結合され、それにより、第１および第２の高熱伝導率絶縁非平面基板間の機械的な分離が、ボンド領域の数、配列、形状および材料によって制御される。機械的分離は、電子構成部品において正味の軸方向に向けられた圧縮力を付与する。
【選択図】図１

Description

本発明は、複数の電子構成部品を備える２枚の基板を有するパワーエレクトロニックパッケージに関する。
高性能パワー電子デバイスは、電圧、電流および電力レベルに関し長足の進歩を遂げ続けている。しかし、性能が向上するほど、電力の消費レベルがより高くなるため、電気的相互接続、冷却および機械的保全性に関して負担が増す。
基板や回路基板上に実装されたディスクリートなパッケージデバイス、またはベアチップが基板上に実装されワイヤボンドによって基板に接続されるハイブリッドモジュールを使用するパワーエレクトロニクスのパッケージングに対する従来の手法は、重大な性能限界を有する。
ディスクリートパッケージは、プラスチックパッケージリードフレームにワイヤボンドされる１個のパワーチップを収容する、成型プラスチック、金属密封缶または密封セラミックキャリヤとすることができる。ベアパワーチップは基板のパッドにはんだ接着されるので、熱経路は、それらインタフェース、基板を経て、接着剤またはサーマルグリースを通じて冷却構造物に至る。熱的インタフェースの数や、基板およびインタフェース材料の劣った熱伝導係数は、過度に高い接合部対周囲の熱抵抗の原因となり、デバイス動作を制限し、限界を超えて接合温度を上昇させる。これらの熱的な影響は、また、設計者に、熱拡散を増大させるためにデバイス同士を引き離すようにさせ、それにより、より大きいモジュールサイズ、増加された電気的寄生およびより高コストな組付などの代償を伴う。
パワーＪＦＥＴ、ＭＯＳＦＥＴ、ＩＧＢＴおよびダイオードといったパワー半導体チップは、大電流を制御するためのデバイスであり、それらは大量の熱を発生する。従って、これらの半導体チップがパッケージに組み込まれる場合、十分な冷却性能（熱放射）を達成するように配置される。従来のパワーモジュール技術では、パッケージに組み込まれた複数の半導体チップから構成される場合、高熱伝導率セラミックで作られた絶縁基板が使用され、複数の半導体チップはこの絶縁基板に実装され、半導体チップの下側主表面に設けられた主電極は、絶縁基板上に設けられた銅厚膜とソフトソルダリングによって接続される。ＩＧＢＴチップの上側表面に設けられた主電極および制御電極は、絶縁基板に設けられた銅厚膜にワイヤボンディングによって接続される。絶縁基板は、銅で作られた熱放射ベースプレートにはんだ付けされる。このようにして、半導体チップによって発生された熱は、半導体チップの下側表面側に配設された絶縁基板を通じて放射される。
この従来の技術において、熱は半導体チップの各々の１表面から放射されるにすぎず、熱放射性能を高めることができる程度、及び、パワーモジュールの構成物の大きさを縮小できる程度には限界がある。
高い電気的性能の相互接続構造を備えつつ、熱的および機械的性能要求に取り組む先進パッケージング技術が、軍事、航空宇宙、医学および産業エレクトロニクスといった応用分野を目的としたパワーエレクトロニクスのために、将来的に必要とされている。これらの応用分野はすべて、より高い電圧、より高い電流、より大きいパワー消費およびより高速なスイッチング速度を備える半導体へ移行しつつあり、そのようなデバイスは従来のパッケージング手法による電気的、機械的および熱的能力を凌駕している。
先進パッケージング技術は、片面冷却経路を備える低性能セラミック基板のワイヤボンドされる半導体チップ（ダイ）を、直接両面冷却金属ベース相互接続構造で取って替えるはずである。この構成の１例は、電気的に絶縁された熱伝導性両面プレパッケージ構成部品であり、それは例えば、特許文献１に開示されている。このプレパッケージ構成部品では、図４６に示すような、スタンプ加工リード部材、接点電極、半導体チップなどが、１対のセラミック基板部材の間に配置される。この構成の別の例は、高信頼性銅黒鉛導体基板パワーデバイスパッケージであり、それは例えば、非特許文献１に開示されている。このパッケージは、ＩＧＢＴおよびダイオードチップが、２枚の銅黒鉛導体基板、平坦化および相互接続のための金バンプおよびソルダバンプ、そして上面相互接続および両面熱除去のための第２の銅黒鉛層によって挟まれている構造を有する。
米国特許出願公報第２００３／０１３２５１１号 ＩＥＥＥ第４４回年次国際信頼性物理学シンポジウム、サンホゼ、２００６、ｐ．６１３（IEEE 44th Annual international Reliability Physics Symposium, San Jose, 2006, page 613）
しかし、ワイヤボンドの固有の応力除去がなければ、両面接続構成は、電気的および熱的双方の伝導に高い伝導率を与えるものの、インタフェースにおける膨張の不一致を排除するために極めて慎重な材料選択を必要とする。伝熱層の熱膨張係数の低減は、信頼できるインタフェースを付与するだけでなく、電気絶縁層における応力の減少によって、極めて薄いＡｌＮ誘電体の使用を可能にし、熱伝達をさらに改善する。この構成において、ＩＧＢＴおよびダイオードチップの電極間の電気的接続を得るために、半導体チップは、２枚の銅黒鉛導体基板、平坦化のための金バンプおよびソルダバンプによって挟まれる。しかし、半導体チップの上側では、この上側の電極と上側絶縁基板に設けられた電極が金属バンプによって接続されるので、接続部の面積は小さい。従って、電気抵抗が大きくなり、大きい電流を得るには不利となるという問題、そして、半導体チップによって生じた熱が即座には絶縁基板に伝達されず、それゆえ熱放射性能が悪いという問題が存在する。また、このパッケージ設計は、半導体チップボンディングとともに外部接続バスボンディングを必要とする。この非対称設計レイアウトでは、全ての組付プロセスの後にパッケージにおいて均一な応力分布を達成するように制御することは困難であり、それは半導体チップへの大きな応力の印加につながり得る。ＭＯＳゲート構造を有するＩＧＢＴおよびＭＯＳＦＥＴのような半導体チップは、それらが応力に弱いという特徴を有する。
上述の問題に鑑みて、本発明は、複数の電子部品を備える２枚の基板を有するパワーエレクトロニックパッケージの熱放射性能を向上することを目的とする。さらに、電子部品へ印加される応力を低減することも目的とする。
本発明によるパワーエレクトロニックパッケージは、第１および第２の高熱伝導率絶縁非平面基板と、第１および第２の高熱伝導率絶縁非平面基板の各々に実装された複数の電子構成部品を含む。第１および第２の高熱伝導率絶縁非平面基板は、複数のボンド領域において互いに結合され、それにより、第１および第２の高熱伝導率絶縁非平面基板間の機械的な分離が、ボンド領域の数、ボンド領域の配列、各ボンド領域の形状およびボンド領域の材料によって制御される。機械的分離は、電子構成部品において正味の軸方向に向けられた圧縮力を付与する。
上記パッケージでは、均一な応力分布がパワーエレクトロニックパッケージにおいて得られ、その結果、電子構成部品における応力は低減される。さらに、熱放射性能が改善される。さらに、パワーエレクトロニックパッケージは構成部品から外部パッドへのいかなるボンドワイヤも含まず、ボンディング接合部の数が低減され、それによりパッケージの信頼性が向上する。
本発明の上記および他の目的、特徴および利点は、添付図面に関してなされる以下の詳細な説明からより明らかになる。以下、同様の番号は同様の部品を示している図面を参照しつつ、両面冷却パワーエレクトロニックパッケージの好ましい実施形態について説明する。
まず、第１の実施形態によるパワーエレクトロニックパッケージ１００を図１〜図８を参照して説明する。パワーエレクトロニックパッケージ１００の断面が図１に図示されている（図は、ハーフブリッジ整流器の半分だけ、すなわち１個のトランジスタ２０および１個のダイオード３０のみを示している）。パワーエレクトロニックパッケージ１００は、２枚の高熱伝導率絶縁非平面基板１、２の間に挟まれた、例えば２個のパワー半導体トランジスタチップ２０および例えば２個のパワー半導体ダイオードチップ３０から構成されている。それらの高熱伝導率絶縁非平面基板１，２上には、上側および下側の非平面基板１、２が接触させられた時、半導体チップと接触するように金属電極７〜１０がパターン形成されている。
図２（ａ）〜図３（ｂ）は、上側および下側の非平面基板１，２のレイアウトを図示している。これらの高熱伝導率絶縁非平面基板１、２の内側面および外側面が各図に示されている。パワー半導体トランジスタチップ２０は、２つの主表面として上側表面２１および下側表面２２を有する。各トランジスタチップ２０の下側主表面２２には、ドレインまたはコレクタ電極２５が表面全体にわたって形成されている。トランジスタチップ２０の他方の上側主表面２１には、小さな矩形のゲート電極２４が上側主表面の選定領域に形成されており、ソースまたはエミッタ電極２３が残りの上側主表面領域に形成されている。パワー半導体ダイオードチップ３０もまた、２つの主表面として上側表面３１および下側表面３２を有する。パワー半導体ダイオードチップ３０の下側主表面３２には、カソード電極３４が表面全体にわたって形成されている。ダイオードチップ３０の下側主表面３２にカソード電極３４が形成されている一方、ダイオードチップ３０の上側主表面３１にはアノード電極３３が形成されている。
この実施形態において、パワーエレクトロニックパッケージ１００が図１〜図２４を参照して説明される。上側および下側の高熱伝導率絶縁基板１、２は、非導電性セラミック基板７７および、ダイレクトボンディング銅、ダイレクトボンディングアルミニウムまたは活性金属ブレージングはんだ材料のいずれかによって結合された高導電性金属７ａ、７ｂ、８ａ、８ｂ、９ａ、１０ａ、１０ｂから構成される。セラミック基板７７は、アルミナ、窒化アルミニウム、窒化ケイ素、炭化ケイ素またはダイヤモンド、および銅またはアルミニウム金属よりなる群から得られる材料で作られている。上側および下側の高熱伝導率絶縁基板１、２はまた、２つの主表面として内側表面３、４および外側表面５、６を有する。上側高熱伝導率絶縁基板１の内側主表面３には、ゲート、ソースまたはエミッタ、およびアノード外部バス電極パターン７ａ、７ｂ、８ａ、８ｂ、９ａが、図２（ａ）の高熱伝導率絶縁基板１の平面図において図示の通り配設されている。下側高熱伝導率絶縁基板２の内側主表面４には、図３（ａ）に示すように、ドレインまたはコレクタ、およびカソード外部バス電極パターン１０ａ、１０ｂが配設されている。なお、図２（ｂ）及び図３（ｂ）は、上側および下側の高熱伝導率絶縁基板１、２の外側主表面５，６のレイアウトを示しており、これら外側主表面５，６には、後述する熱交換機８０との結合のため、金属４３が形成されている。
図４は、パワーエレクトロニックパッケージ１００の側面分解図を示している。高熱伝導率絶縁非平面基板１、２上の外部バス電極パターン７〜１０は、ダイレクトボンディング銅、ダイレクトボンディングアルミニウムまたは活性金属ブレージングはんだ材料のうちの銅またはアルミニウム材料の１ボンド・２ステップエッチングまたは２ボンド・２ステップエッチングのどちらか一方によって形成される。これらの外部バス電極パターン７ａ、７ｂ、８ａ、８ｂ、９ａ、１０ａ、１０ｂは、高導電性金属で作られている。なお、５０は、ソルダレジストである。
これらの外部バス電極７〜１０に加えて、電気的に絶縁された領域７０が上側および下側の高熱伝導率絶縁基板１、２の内側主表面３、４にパターン形成され配設されている。これらの領域は、非平面基板１、２に規定の機械的分離を与えるものであり、その数、配置、ジオメトリおよび組成は、組付後の半導体チップにおいて正味の軸方向に向けられる圧縮力を生じるように選択される。ここで、電気導電領域７ａ、７ｂ、８ａ、８ｂ、９ａ、１０ａ、１０ｂおよび絶縁領域７０の形状について説明する。図２（ａ）に示す通り、上側高熱伝導率絶縁非平面基板１は、ほぼ矩形形状に形成されており、外部接続バス電極パターン７〜９を含む。この実施形態において、例えば半ブリッジ整流器は、２個のトランジスタ２０および２個のダイオード３０で動作するように設計されている。これらは方形状の半導体チップとして製造される。半導体チップ間の距離は、それがパワーエレクトロニックパッケージ１００の全体にわたる応力分布を決定するうえで大きな役割を果たす。
図５（ａ）〜５（ｄ）は、上側および下側の高熱伝導率絶縁基板１，２の平面図および底面図に切断線マークを示したものである。線ＶＩ−ＶＩ、ＶＩＩ−ＶＩＩおよびＶＩＩＩ−ＶＩＩＩに沿った断面図は、それぞれ、図６、７および８に示されている。これらの図において示した通り、上側および下側の高熱伝導率絶縁非平面基板１、２は、ほぼ矩形形状で構成されており、やはり外部接続バス電極パターン７〜１０を含む。２個の半導体トランジスタチップ２０および２個の半導体ダイオードチップ３０は、下側高熱伝導率絶縁非平面基板２にはんだ４５を介してはんだ付けされている。非平面基板１、２上の半導体チップボンディング領域から遠ざかった位置に、ＤＣバスおよびフェーズアウトリードを画成する外部線接続端子（７ａ，７ｂ，８ａ，８ｂ，９ａ、１０ａ，１０ｂの一部）が配置されている。
パターン形成された接続バスは上側および下側の高熱伝導率絶縁非平面基板１、２上にあって、バス間の高さの違いを補償するためにいかなる外部装具も必要ないので、ゲートドライブユニット（ＧＤＵ）といった外部回路とのパワーエレクトロニックパッケージ１００の直接統合をもたらす。外部線接続端子金属７ａ、７ｂ、８ａ、８ｂ、９ａ、１０ａ、１０ｂは、上側および下側の高熱伝導率絶縁非平面基板１、２のジオメトリに制限され、非平面基板１、２から突出していない。
パワーエレクトロニックパッケージ１００には、機械的安定性のために、そして半導体チップに対する応力を最小限にするために、電気的に不活性な支持ポスト７０がモジュールの周辺に存在する。これは、特に、電気的に不活性な支持ポスト間、及び半導体チップでの圧縮結合形成の間に機械的な支持を助成するためのもので、それにより過剰な応力が高熱伝導率絶縁非平面基板１、２に蓄積するのを防ぐことができる。支持ポスト７０がいずれかの電位までフロートするのを防ぐために（それによりこれらのポストに極めて近接しているデバイス終端の効果を潜在的に減少させる）、それらは下側高熱伝導率絶縁非平面基板２上の金属１０ｂのトラックに結合されており、それは本質的にフェーズアウトおよび正のバスとなる。基板１はこれらのポスト７０の全高に寄与するようにパターン形成されているが、これらの支持ポスト７０は上側高熱伝導率絶縁非平面基板１から電気的に絶縁されている。
解析曲げモデル分析が、図９に示す通り、パワーエレクトロニックパッケージ１００の種々の設計パラメータの効果を推定するために行われた。モデルは、リフロー後の残留応力の蓄積をシミュレートするために、半導体チップ／ポストアセンブリの示差熱膨張（収縮）によって引き起こされる半導体チップ／ポストアセンブリの線形弾性伸び／圧縮と結びついた非平面基板１，２の線形弾性曲げに基づいている。基板は、図１０（ａ）および１０（ｃ）に示す通り両端で「固定された」ビーム要素によってモデル化されている。ビーム長は、頂上部分に関してｌｅｆｆｔ、そして底部部分に関してｌｅｆｆｂである。上部ビームおよび下部ビームのたわみδｔおよびδｂは、次のように両端における垂直力に関連づけることができる。
Figure 2008060529
式中、Ｅはヤング係数、Ｉは二次慣性モーメントである。複合非平面基板の場合、有効なＥＩ積は次のように示すことができる。
Figure 2008060529
式中、Ｅ１およびＥ２は銅層およびセラミック層の係数、ｄ１はセラミックの厚さ、ｄ２は銅の厚さ、ｂは非平面基板の幅である。
中央の半導体チップおよびポストのたわみは、熱膨張成分と応力成分との和によって与えられ、それは次の数式３のように、印加される圧縮力２Ｆから得られる。
Figure 2008060529
式中、ｋｄおよびｋｐはそれぞれ半導体チップおよびポストの熱膨張係数（ＣＴＥ）、ＡｐｄおよびＡｄは半導体チップおよびポストの断面積、ＥｄおよびＥｐは半導体チップおよびポストの係数である。
非平面基板相互接続ポストの場合、対応する式は次の通りである。
Figure 2008060529
ビーム（上側および下側の）のたわみの和は、中央の半導体チップ／ポストと外側のポストのたわみの差に等しくなければならない。
Figure 2008060529
Figure 2008060529
上記より、以下の通り力を得ることができる。
Figure 2008060529
同じ方法は、図１０（ｃ）の中央にポストがあって半導体チップが両端にある場合にも適用することができる。ここで、中央ポストに加えられる力は２Ｆであるのに対し、半導体チップには力Ｆが加えられる。このため、半導体チップ及びポストのたわみの式は、次の通り変更される。
Figure 2008060529
Figure 2008060529
この場合、力Ｆは以下によって与えられる。
Figure 2008060529
計算結果は、図４７および４８ならびに図１１および１２にまとめられている。この結果は、最終的に半導体チップに対する全体の応力を決定する支持ポスト７０間の間隔が、組付後の構成部品における正味の軸方向に向けられた圧縮力を生じるように慎重に選定されるべきことを示唆する。非平面基板上の半導体チップの間隔は、考慮を必要とする別の重要な問題である。
電気的に不活性な支持ポストの数および形状もまた、それがやはりパワーエレクトロニックパッケージ１００全体にわたる応力分布を決定するうえで役割を果たすパラメータとなる。考慮される支持ポストを備えるレイアウトの３つのバリエーションが考えられ、９本および５本の支持ポストの位置構成が提案される。すなわち、支持ポスト７０は、電子部品２０，３０の各々の中心点に関して、少なくとも１対の支持ポストが点対称となる位置にレイアウトされる。中央ポストは、フェーズアウト端子と接続されており、同一寸法を有する。図１３（ｂ）〜１３（ｄ）は、中央のフェーズアウトポストを含む、採用可能な９本および５本のポスト位置構成を示している。９本ポストジオメトリによる上側高熱伝導率絶縁非平面基板１は、図１３（ａ）にも図示されている。
この実施形態において、同じチップ上の大小両方の半導体デバイスに対応するために、共通電極ポストレイアウトが図１４（ａ）〜１４（ｄ）に示されるように考慮されており、それによりそれらは両方のジオメトリの半導体トランジスタ２０ボンディング電極パッドと位置合わせされている。また、方形状の制御ゲートパッド構成に加えて、矩形パッドもまた、図１４（ｅ）および１４（ｆ）に示すように提案される。パターン形成された電極ボンディング領域の大きさは、半導体トランジスタ２０のボンディング電極パッドの大きさよりも実質的にわずかに小さく設定され、パターン形成された電極の突出高さは外部接続バスよりも高く設定される。薄い特徴を有するゲート電極の角部の曲率が、できる限り多くの９０°コーナを排除するために大きくされている。
ポスト曲率の効果が考慮され、それは、パワーエレクトロニックパッケージ１００における全体の応力値において一定の役割を果たす。例えば約０．６ｍｍのエッジ曲率を伴う例えば約２ｍｍの辺の方形状ポストが図１５（ａ）に示されている。また、図１５（ｂ）に示すように、例えば約２ｍｍの直径の完全な円形ポストも考えられる。応力分析は、図１５（ａ）のＧ１曲率に比べて図１５（ｂ）のＧ２曲率の場合により低い応力値を示す。これらの電気絶縁ポスト領域のボンディングには、完全なリフロープロセス後に短絡を生じる原因となり得るはんだ４５のオーバフローを防止するためにはんだストッパ層５０を用いることが考慮されている。例えば４００μｍ（平均位置Ｑｓ（ｘ，ｙ）±２００μｍ）の有限線厚さを有するソルダレジスト層が、ポスト上にスクリーン印刷される。ポスト上へのはんだ４５ペーストのスクリーン印刷は、図１６に図示の通り例えば２００μｍの許容差を有するステンシルを必要とする。ソルダレジストはまた、半導体チップとの電気的接続に使用されるパターン形成電極にも適用することができる。半導体チップに関して、製造プロセスにより、デバイスパッドでの十分なポリアミドコーティングが保証され、それによりはんだストップ層を冗長化することができる。
高熱伝導率絶縁非平面基板１、２の製造は、例えばダイレクトボンディング銅のエッチングによって行われる。各ステップに必要とされる種々の層は、プロセスフローとともに示されている。シングルまたはダブルボンディングプロセスのどちらかを伴うダブルエッチング技法が、図１７（ａ）〜１７（ｇ）に示されるように、非平面基板１、２の製造に使用される。ダブルボンド・ダブルエッチングプロセスにおいて、出発材料は、例えば薄い銅（２００μｍ）がその両側に結合されている例えば３００μｍ厚セラミックである（図１７（Ａａ）のステップ１）。まず、その薄い銅が、マスクによって特定される領域がエッチングされ（図１７（ｂ）のステップ２）、その後、３００μｍの厚い銅が、エッチングされた薄い銅の表面上に結合される（図１７（ｃ）のステップ３）。この厚い銅をエッチングすることにより、最終的なパターン形成されたダイレクトボンディング銅基板を得ることができる（図１７（ｄ）のステップ４）。
シングルボンド技法では、５００μｍの厚い銅がまず最初にセラミック上に結合され（図１７（ｅ）のステップ１）、その後、２つのエッチングプロセスが実行されて、要求通りにエッチングされたダイレクトボンディング銅基板が得られる（図１７（ｆ）および１７（ｇ）のステップ２および３）。
ダブルボンド・ダブルエッチングプロセスは、エッチングされた部分の横方向の広がりｌｓに関して良好に制御（例えば１００ないし２５０μｍの範囲内）することができるが、ダブルエッチングは図１７Ｇに示す通り、最初の２００μｍ銅層のオーバエッチングをもたらす。シングルボンド・ダブルエッチングプロセスは、かなり平滑な銅表面を残す。
パワーエレクトロニックパッケージ１００の組み付けもまた、図１８（ａ）〜１８（ｆ）、及び図１９（ａ）〜１９（ｇ）に示されている。２枚の高熱伝導性絶縁基板１、２は、２個の半導体トランジスタチップ２０および２個のダイオードチップ３０が２枚の高熱伝導率絶縁基板１、２の間に挟まれるように向かい合わせにされる。この結果、上側高熱伝導率絶縁基板１のパターン形成された電極パターン７ａ、７ｂ、８ａ、８ｂ、９ａと、トランジスタチップ２０の制御ゲート電極２４、ソース電極２３及びダイオードチップ３０のアノード電極３３とがはんだ材料４５および／またははんだストッパ層５０を介して積層配置され、また、下側高熱伝導率絶縁基板２の電極パターン１０ａ、１０ｂと、トランジスタチップ２０のドレイン電極２５及びダイオードチップ３０のカソード電極３４とがはんだ材料４５および／またははんだストッパ層５０を介して積層配置される。
その後、上述の接触部分を加熱板または加熱炉などで加熱することにより、リフローソルダリングを実行する。高熱伝導率絶縁基板１、２間の間隙は、電気的に不活性なボンディングポスト７０によって均一に制御され、例えば約０．３ｍｍ〜５ｍｍである出発銅金属７〜１０の厚さのほぼ倍の値となる。このようなサンドイッチパッケージの間隙は、リフロープロセス後のはんだ４５の厚さも考慮している。
このパワーエレクトロニックパッケージ１００では、ボンド領域（ポスト７０）が非平面基板１、２の機械的分離を制御するので、２枚の高熱伝導率絶縁非平面基板１、２の間にスペーサを挿入する必要はまったくない。ボンド領域の数、配置、ジオメトリ、組成は、組付後の部品における正味の軸方向に向けられた圧縮力を生じるように選定される。これにより、半導体チップへの応力を低減することができる。高熱伝導率絶縁基板１、２の電極パターンに半導体チップをはんだ付けする際に、はんだ付け材料は電極パターンのボンディング部分にスクリーン印刷されるか、または、はんだ付け材料の箔を半導体チップの電極と電極パターンのボンディング部分との間に挟むようにしても良い。
この実施形態において、全ての半導体チップは、最初のはんだ付け作業において下側高熱伝導率絶縁基板２にはんだ付けされ（例えばＡｕＧｅなどの高融点はんだ４５）、その後、上側高熱伝導率絶縁基板１が一体に合わせられ、第２のはんだ付け作業が行われる（例えばＡｕＳｎなどの低融点はんだ４５）。あるいは、この組付プロセスは、例えばＡｇＳｎやＡｇフレックスなどの同一融点はんだ４５による過渡液相（transient liquid phase）プロセスを用いて半導体チップを高熱伝導率絶縁基板１、２間に挟んで単一のはんだ付け作業において実行することもできる。
第２のはんだ付け作業では、図２０に示すように、はんだ付け作業において使用されるはんだ４５の量を制御することができるので、大形バンプのはんだ４５が使用される。
ここで、図２０において、「ソース」パッドは、上側高熱伝導率絶縁基板１の電極８ａ、８ｂの突起部（ポスト）とはんだを介して接続され、そのポストは、ソースパッドの面積よりも僅かに小さい約１４ｍｍ２の面積を有する。なお、ソースのための開口は、４．１５×４．１５ｍｍ２−１．６×１．６ｍｍ２である。「ゲート」パッドも、上側高熱伝導率絶縁基板１の電極８ａ、８ｂの突起部（ポスト）とはんだを介して接続され、そのポストは、１．０×１．０ｍｍ２の面積を有する。ゲートのための開口は、１．４×１．４ｍｍ２である。
主電極パッドの場合、いくつかの大形はんだバンプを、図２１に示す通り、単一のバンプの代わりに半導体チップ上に形成することができる。この場合、図２１に示す例では、複数のはんだバンプに対応して、ソースパッドには、１．４×１．４ｍｍ２の面積の３本のポストが接続される。また、「ゲート」パッドは、１．０×１．０ｍｍ２の面積のポストが接続される。
これらのバンプの材料としては、例えばＡｕＧｅ、ＡｕＳｎ及びＡｕＳｉなどの金系はんだ４５が好ましい。高熱伝導性絶縁非平面基板１、２にパターン形成された電極上ではんだ４５の厚さを制御するために、はんだストッパレジスト５０もまた、リフロープロセスの後にはんだ４５の量を制御するために使用することができる。上述のボンディングが実行された後、例えばエポキシ樹脂やシリコーン樹脂などの絶縁樹脂が、２枚の高熱伝導率絶縁基板１、２の間に充填され、特定の温度まで低下することによって硬化させられる。間隙を充填している封入材料は、強電界が作用した時に結果的に空気破壊につながる、構造物におけるエアポケットを除去するものである。代替として、ポリイミド絶縁シートを、図２２に図示の通り組付プロセスにおいて２枚の高熱伝導性絶縁非平面基板間１，２に挿入することができる。
この実施形態によれば、半導体チップが２枚の高熱伝導率絶縁基板１、２によって挟まれ、半導体トランジスタチップ２０およびダイオードチップ３０の電極および高熱伝導率絶縁基板１、２の電極パターンがはんだ付け（例えばＡｕＳｎおよびＡｕＧｅはんだ付け）によって結合されてパワーエレクトロニックパッケージ１００を作る。半導体チップによって生じる熱は、半導体チップの上側表面および下側表面から高熱伝導率絶縁基板１、２に円滑に伝達され、それによって迅速に放射される。
２枚の高熱伝導性絶縁非平面基板１、２の外側表面は、熱交換器８０との結合を改善するために、リッジ、すなわち金属４３を形成するように段階的にエッチングされている。熱交換器８０は、図２３に示す通り、その底面に溝が加工されている。熱交換器８０の露出した銅の外端付近で隆起した周辺部（リッジ構造物）をエッチングすることにより、熱交換器８０本体が適位置に確実に着座することができる。熱交換器８０ユニットは、図２３に示すように、同じ絶縁樹脂を用いて、または低温はんだを用いてシールされる。
この実施形態において説明したパワーエレクトロニックパッケージ１００は、ハーフブリッジの出力段を収容している。それは、同じ定格の各自のリカバリダイオード３０を備える、直列に接続された２個の半導体トランジスタ２０から構成される。上述のようにして製造されたパワーエレクトロニックパッケージ１００の電気回路図が図２４に示されている。さらに、パワーエレクトロニックパッケージ１００における半導体チップのレイアウトが図に示されている。図示の通り、第１のトランジスタ２０ａのドレインまたはコレクタ電極は正のＤＣバス端子に接続されており、第２のトランジスタ２０ｂのソースまたはエミッタは負のＤＣバス端子に接続されており、そして第１及び第２のトランジスタ２０ａ、２０Ｂのゲートはゲートドライブユニット端子に接続されている。同様に、第１及のダイオード３０ａの端子は、それぞれの極性を備える第１のトランジスタ２０ａのドレインまたはコレクタ、及びソースまたはエミッタに接続されている。第２のトランジスタ２０ｂのドレインまたはコレクタは、第１のトランジスタ２０のソースまたはエミッタと接続されている。
中央ボンディング領域は、フェーズアウト信号を付与するために上側および下側のＤＣバス端子を接続している。第２のダイオード３０ｂの端子は、極性に応じて第２のトランジスタ２０ｂのドレインまたはコレクタ、及びソースまたはエミッタに接続されている。そのような構成は、説明したハーフブリッジ回路から、複数の半導体チップをボンディングすることによって完全な三相インバータ回路に拡張することができる。
この実施形態において説明したパワーエレクトロニックパッケージ１００では、２つの異なる半導体チップ構成が、ハーフブリッジパワーエレクトロニックパッケージ１００用として提案され、第１のものがパワーモジュール電流仕様を満たすために単一の半導体チップを使用するのに対し、第２のものは同じモジュール電流仕様を満たすために複数のチップを使用する。複数チップ構成は、より小形の半導体チップを使用する。例えば、前記ジオメトリを製作するために選択された主なレイアウトでは、単一の５ｍｍ角のチップおよび４個の３ｍｍ角のチップ（並列）がそれぞれ使用される。サンドイッチパワーエレクトロニックパッケージ１００向けに設計された半導体チップの全ての構成の詳細は、図２５（ａ）および２５（ｂ）に示されている。これらの図において、４個の半導体トランジスタチップ２０およびダイオードチップ３０が示されているが、しかしこれはいかなる制限のためではなく、代替として複数の半導体チップがパワーエレクトロニックパッケージ１００において使用され得ることを示すためのものである。この場合、支持ポスト７０は、複数のチップからなるチップ群の中心点に対して、少なくとも１対の支持ポスト７０が対称位置となるようにレイアウトされる。
より高いパワー要求条件のために、１個ないし（やはり並列に接続された）６個以上の半導体チップを備えるパッケージレイアウトがパワーエレクトロニックパッケージ１００において使用することができる。このように、各グループにおいて並列に接続される半導体チップの数は、パワーエレクトロニックパッケージ１００の電流容量仕様に適合するように適切に決定することができる。
外部バス接続端子は、高熱伝導率絶縁基板１、２の電極パターンに設けられている。外部接続バス銅のレーザーセラミックアブレーション、セラミック切断、またはピーリングにより、完全な組付後に電気的接続バスを露出させることができる。従って、外部線との接続用の別個の端子を設け、これらの端子を電極パターンに接続する作業を不要とすることが可能である。詳細には、本実施形態において、外部線接続端子のうち、主ＤＣバス端子（主電源端子）は同じ方向に延在して設けられ、ゲートドライバユニットのための制御電極端子は主電極端子と反対方向に延在して設けられる。この構成により、制御線および電力線を離しておくことが容易になるので、電磁気干渉ノイズに対して耐性の有る構造となる。加えて、そのような電極レイアウト設計は、パワーエレクトロニックパッケージ１００の浮遊インダクタンスを低減するうえで効果的である。
第２の実施形態によるパワーエレクトロニックパッケージが、図２６〜図３２を参照して説明される。この実施形態と第１の実施形態との相違が、以下に説明される。
図２６に示すように、この実施形態では、半導体チップが、上側および下側の高熱伝導性絶縁非平面基板１、２の両方に対称的な様態で実装される。互いに上下逆にされたそれぞれの２つの主表面を有する半導体トランジスタチップ２０およびダイオードチップ３０が、２枚の高熱伝導率絶縁基板１、２に挟まれている。詳細には、第１のトランジスタチップ２０および第１のダイオードチップ３０が上側高熱伝導率絶縁基板１にはんだ付けされ、第２のトランジスタチップ２０および第２のダイオードチップ３０が下側高熱伝導率絶縁基板２にはんだ付けされ、それらは互いに上下逆の関係にある。第２の実施形態における、その他の構成は、第１の実施形態と同じである。この種の構成によっても、パワーエレクトロニックパッケージ１００内部での熱的発熱および剪断応力分布を改善することが可能である。
図２７（ａ）〜２８（ｂ）は、第２の実施形態に従った上側および下側の高熱伝導率絶縁基板の平面図において、切断線マークを示している。線ＸＸＩＸ−ＸＸＩＸ、ＸＸＸ−ＸＸＸ、ＸＸＸＩ−ＸＸＸＩおよびＸＸＸＩＩ−ＸＸＸＩＩに沿った断面図がそれぞれ、図２９、３０、３１および３２に示されている。これらの図に示す通り、上側および下側の高熱伝導率絶縁非平面基板１、２は、ほぼ矩形形状で構成されており、外部接続バスを含む。第１の半導体トランジスタチップ２０および第１のダイオードチップ３０ならびに第２の半導体トランジスタチップ２０および第２のダイオードチップ３０が、それぞれ、上側および下側の高熱伝導率絶縁非平面基板１、２にはんだ付けされる。
第３の実施形態によるパワーエレクトロニックパッケージが、図３３〜図３８を参照して説明される。この実施形態と第１の実施形態との相違を、以下に述べる。
図３３に示す通り、この実施形態では、２枚の高熱伝導性絶縁非平面基板１、２の外側表面は、熱交換器８０との改善された統合のためにエッチングされていない。この実施形態は、サンドイッチ構造の両面を冷却するために一体化された熱交換器８０を使用することはもちろん、一体化されない熱交換器８０を使用することができる自由も提供する。２枚の高熱伝導性絶縁非平面基板１、２の平坦な外側表面は、熱放射性能を改善するために、間に熱的構成部品を使用する閉鎖形マイクロチャネル熱交換器８０ユニットの使用に適している。しかし、これはパワーエレクトロニックパッケージ１００のより大きな熱抵抗につながるが、この構成は、熱交換器８０ユニットのダイレクトボンディングがないためにサンドイッチ構造における全体の応力を緩和できる。また、この構造は、空冷熱交換器８０ユニットに実装することもできる。第３の実施形態における、その他の構成は、第１の実施形態と同じである。
図３４（ａ）〜３５（ｂ）は、上側および下側の高熱伝導率絶縁基板１，２の平面図において、切断線マークを示している。線ＸＸＸＶＩ−ＸＸＸＶＩ、ＸＸＸＶＩＩ−ＸＸＸＶＩＩおよびＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩに沿った断面図がそれぞれ、図３６、３７および３８に示されている。これらの図に示す通り、上側および下側の高熱伝導率絶縁非平面基板１、２は、ほぼ矩形形状で構成されており、外部接続バスを含む。２個の半導体トランジスタチップ２０および２個の半導体ダイオードチップ３０が、下側高熱伝導率絶縁非平面基板２にはんだ付けされている。
第４の実施形態によるパワーエレクトロニックパッケージを、図３９〜図４５を参照して説明する。この実施形態と第１の実施形態との相違を、以下に述べる。
図３９に示す通り、この実施形態では、２枚の高熱伝導性絶縁非平面基板１、２の外側表面は、熱交換器８０との改善された統合のためにエッチングされていない。この実施形態は、サンドイッチ構造の両面を冷却するために一体化された熱交換器８０を使用することはもちろん、一体化されない熱交換器８０を使用することができる自由も提供する。２枚の高熱伝導性絶縁非平面基板１、２の平坦な外側表面は、熱放射性能を改善するために、間に熱的構成部品を使用する閉鎖形マイクロチャネル熱交換器８０ユニットの使用に適している。しかし、これはパワーエレクトロニックパッケージ１００のより大きな熱抵抗につながるが、この構成は、熱交換器８０ユニットのダイレクトボンディングがないためにサンドイッチ構造における全体の応力を緩和できる。また、この構造は、空冷熱交換器８０ユニットに実装することもできる。
さらに、本実施形態では、前述の第２実施形態と同様に、半導体チップが、上側および下側の高熱伝導性絶縁非平面基板１、２の両方に対称的な様態で実装されている。すなわち、第１のトランジスタチップ２０および第１のダイオードチップ３０が上側高熱伝導率絶縁基板１にはんだ付けされ、第２のトランジスタチップ２０および第２のダイオードチップ３０が下側高熱伝導率絶縁基板２にはんだ付けされ、それらは互いに上下逆の関係にある。このように、前述した第２実施形態における構成と、第３実施形態における構成とを組み合わせて、パワーエレクトロニックパッケージを製造することが可能である。この実施形態におけるその他の構成は、第１の実施形態と同じである。この種の構成によっても、パワーエレクトロニックパッケージ１００内部での熱的発熱および剪断応力分布を改善することが可能である。
図４０（ａ）〜４０（ｂ）は、第４の実施形態に従った上側および下側の高熱伝導率絶縁基板１，２の平面図において、切断線マークを示している。線ＸＸＸＸＩＩ−ＸＸＸＸＩＩ、ＸＸＸＸＩＩＩ−ＸＸＸＸＩＩＩ、ＸＸＸＸＩＶ−ＸＸＸＸＩＶおよびＸＸＸＸＶ−ＸＸＸＸＶに沿った断面図がそれぞれ、図４２、４３、４４および４５に示されている。これらの図に示す通り、上側および下側の高熱伝導率絶縁非平面基板１、２は、ほぼ矩形形状で構成されており、外部接続バスを含む。第１の半導体トランジスタチップ２０および第１のダイオードチップ３０ならびに第２の半導体トランジスタチップ２０および第２のダイオードチップ３０が、それぞれ、上側および下側の高熱伝導率絶縁非平面基板１、２にはんだ付けされている。
本開示は、概して、１つ以上の半導体チップ（ダイ）および他の同様に造形された電子部品が２枚の高熱伝導率絶縁非平面基板の間に実装されるパワーエレクトロニックパッケージに関する。独自の非平面基板が、大面積接続ポストとして機能し、従来の金属バンプに比べて低い電気的および熱的抵抗を実現する。これらの非平面基板の機械的分離は、ボンド領域によって制御され、ボンド領域の数、配置、ジオメトリ、組成および方法が、組付後に構成部品において正味の軸方向に向けられた圧縮力を生じるように選択される。詳細には、本開示は前述の課題に鑑みてなされており、本開示の目的の１つは、完全な組付プロセス後に、圧力型接点を備えるパワーエレクトロニックパッケージにおいて均一な応力分布（それは半導体チップの応力を低減する）を達成し、直接両面冷却構造において改善した熱放射性能を実現することである。２枚の高熱伝導率絶縁非平面基板が、ワイヤボンドを排除するために本開示において用いられる。半導体チップの有効表面上でのワイヤに代替される固体銅相互接続ポストは、優れた電気的経路だけでなく、半導体チップの２つの主表面からの優れた熱冷却経路も同様に付与する。そのようなパワーエレクトロニックパッケージは、熱が発生するチップの領域に熱冷却構造が接続されているので、著しく低い半導体チップ接合温度を実現することができる。
このように、両面冷却パワーエレクトロニックパッケージは、特に、極端な高温熱サイクルのもとで延長した寿命が要求される電子モジュールにおいて、極めて有用であるとわかった。パワーエレクトロニックパッケージ構造は、デバイスから外部パッドにいずれのボンドワイヤも含まないので、より良好な信頼性につながる接合部の数を劇的に低減するとともに、構造内での低い寄生インダクタンスおよび抵抗を減少させることができる。
詳細には、本開示のパワーエレクトロニックパッケージによれば、半導体チップが２枚の高熱伝導率絶縁非平面基板の間に挟まれ、半導体チップの電極および高熱伝導率絶縁非平面基板の電極パターンが直接結合され、それによってワイヤボンドの必要性を排除する。これらの非平面基板の機械的分離はボンド領域によって制御され、ボンド領域の数、配置、ジオメトリ、組成および方法は、組付後の構成部品において正味の軸方向に向けられた圧縮力を生じるように選択される。半導体チップによって生じる熱は、半導体チップの２つの主表面から２枚の高熱伝導率絶縁非平面基板に円滑に伝達され、それによって迅速に放射される。直接両面冷却機器構成はさらに、パワーエレクトロニックパッケージの熱抵抗を低減する。
本開示の別の態様によれば、互いに上下逆にされた２つの主表面を有するとともに、相対的に低い熱膨張係数を有する１つ以上の半導体チップ（ダイ）および他の同様に造形された電子部品が、２枚の高熱伝導率絶縁非平面基板の間に実装される。これらの非平面基板の機械的分離は、より高い熱膨張係数を備える材料の領域によって制御され、その領域の数、配置およびジオメトリは組付後の構成部品において正味の軸方向に向けられた圧縮力を生じるように選択される。サンドイッチ構造の組付温度は最大動作温度よりも高く（例えば約５０℃高い）、それにより、冷却時に、正味の残留圧縮応力が構成部品に残されることになる。
本開示の別の態様によれば、互いに関して上下逆にされた２つの主表面を有する１つ以上の半導体チップ（ダイ）および他の同様に造形された電子部品が、２枚の高熱伝導率絶縁非平面基板の間に実装される。これらの非平面基板の機械的分離は、ボンド領域によって制御され、領域の数、配置、ジオメトリおよびボンディングの方法は、組付後の構成部品において正味の軸方向に向けられた圧縮力を生じるように選択される。ボンド領域のジオメトリは、ボンディング中に圧縮力を選択的に適用することにより、ボンディング後の構成部品に正味の残留圧縮応力が残るようになっている。
さらに、高熱伝導率絶縁非平面基板は、非導電性セラミック基板および、ダイレクトボンディング銅、ダイレクトボンディングアルミニウムまたは活性金属ブレージングはんだ材料のいずれかによって結合された高導電性金属から構成される。また、非導電性セラミック基板は、アルミナ、窒化アルミニウム、窒化ケイ素、炭化ケイ素またはダイヤモンド、および銅またはアルミニウム金属よりなる群から得られる材料より構成される。この場合、非導電性セラミック基板の熱膨張係数が半導体チップのそれに近いので、半導体チップと電極パターンとの間で作用する熱応力を低減することが可能である。さらに、高熱伝導率絶縁非平面基板の非ボンド領域の高さは、２枚の高熱伝導率絶縁非平面基板の間で、封入のために十分な間隙を付与するために、ボンド領域のそれよりも小さい。例えばシリコーンゴムよりなる封入材料が、通常、強電界が関与した時に空気破壊につながる、構造物におけるエアポケットの数を最小限にするために、結果として生じた間隙に注入される。代替として、ポリイミドシートが間隙に挿入されて電気的破壊を防ぐようにしても良い。
また、上述した各例において、パワー半導体トランジスタチップ２０には、接合形電界効果トランジスタ（ＪＦＥＴ）、ＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲート形バイポーラトランジスタ（ＩＧＢＴ）、ワイドバンドギャップ半導体トランジスタ、ＳｉＣトランジスタなどのパワー半導体トランジスタを採用することができる。さらに、パワー半導体ダイオードチップ３０には、接合ダイオード、ショットキーバリヤダイオードなどのパワー半導体ダイオードを採用することができる。これらのパワー素子は、高密度かつ大電流を流すことが可能であり、その発熱量も大きいため、上記各例に示した構造により、放熱を図ることが好ましい。
本発明の好ましい実施形態に関して説明したが、本発明はそれらの好ましい実施形態および構成物に限定されるものではないことを理解すべきである。本発明は種々の修正および等価な構成を包括するように意図されている。加えて、種々の組合せおよび構成が好適であるが、より多数の、より少数のまたは単一の要素だけを含む他の組合せおよび構成もまた本発明の主旨および範囲の内にある。
パワーエレクトロニックパッケージを示す断面図である。 （ａ），（ｂ）は、それぞれ、上側高熱伝導率絶縁非平面基板の平面図および底面図である。 （ａ），（ｂ）は、それぞれ、下側高熱伝導率絶縁非平面基板の平面図および底面図である。 パワーエレクトロニックパッケージを示す分解図である。 （ａ），（ｂ）は、それぞれ、上側高熱伝導率絶縁基板の切断線マークを備える平面図および底面図であり、（ｃ）、（ｄ）は、それぞれ、下側高熱伝導率絶縁基板の切断線マークを備える平面図および底面図である。 図５の線ＶＩ−ＶＩに沿って得られるパワーエレクトロニックパッケージの断面図である。 図５の線ＶＩＩ−ＶＩＩに沿って得られるパワーエレクトロニックパッケージの断面図である。 図５の線ＶＩＩＩ−ＶＩＩＩに沿って得られるパワーエレクトロニックパッケージの断面図である。 解析曲げモーメントモデル評価について考慮されたパワー半導体パッケージの典型的なコンセプトモデルの断面図である。 （ａ）〜（ｃ）は、両端で「固定された」ビーム要素によってモデル化された基板を示す説明図である。 解析曲げモデルに基づくチップ応力に対するチップ−チップ間隔の効果に関する計算結果を示すグラフである。 解析曲げモデルに基づくチップ応力に対するポスト−ポスト間隔の効果に関する計算結果を示すグラフである。 （ａ）〜（ｄ）は、中央フェーズアウトポストを含む９本または５本ポスト位置構成を示す平面図である。 （ａ）〜（ｆ）は、共通電極ポストレイアウトを備える同一チップ上の大小の半導体デバイスを示す平面図および底面図である。 （ａ），（ｂ）は、提案されたポスト曲率を示す平面図である。 ソルダレジストのための提案されたレイアウトを示す断面図である。 （ａ）〜（ｄ）は、非平面基板の製造に使用されるダブルボンディングプロセスを伴うダブルエッチング技法を示す断面図であり、（ｅ）〜（ｇ）は、非平面基板の製造に使用されるシングルボンディングプロセスを伴うダブルエッチング技法を示す断面図である。 （ａ）〜（ｃ）は、シングルボンディングプロセスを伴うダブルエッチング技法を示す上側高熱伝導率絶縁非平面基板の断面図であり、（ｄ）〜（ｆ）は、シングルボンディングプロセスを伴うダブルエッチング技法を示す下側高熱伝導率絶縁非平面基板の断面図である。 （ａ）、（ｂ）は、上側高熱伝導率絶縁非平面基板の平面図および底面図であり、（ｃ）は上側高熱伝導率絶縁非平面基板用のソルダレジストの形状を示す図であり、（ｄ）、（ｅ）は、下側高熱伝導率絶縁非平面基板の平面図および底面図であり、（ｆ）は下側高熱伝導率絶縁非平面基板用のソルダレジストの形状を示す図であり、（ｇ）は、組付プロセスを示す断面図である。 半導体トランジスタチップの単一大形バンプレイアウトを示す平面図である。 半導体トランジスタチップの複数大形バンプレイアウトを示す平面図である。 ポリイミド絶縁シートを用いたパワーエレクトロニックパッケージ組付プロセスを示す分解図である。 一体化された密封熱交換器ユニットを備えるパワーエレクトロニックパッケージを示す断面図である。 パワーエレクトロニックパッケージの電気回路構成を示す平面図である。 （ａ），（ｂ）は、複数チップを備えたパワーエレクトロニックパッケージを示す平面図および断面図である。 第２実施形態によるパワーエレクトロニックパッケージを示す断面図である。 （ａ），（ｂ）は、上側高熱伝導率絶縁基板の切断線マークを備える平面図および底面図である。 （ａ），（ｂ）は、下側高熱伝導率絶縁基板の切断線マークを備える平面図および底面図である。 図２７及び図２８の線ＸＸＩＸ−ＸＸＩＸに沿って得られるパワーエレクトロニックパッケージの断面図である。 図２７及び図２８の線ＸＸＸ−ＸＸＸに沿って得られるパワーエレクトロニックパッケージの断面図である。 図２７及び図２８の線ＸＸＸＩ−ＸＸＸＩに沿って得られるパワーエレクトロニックパッケージの断面図である。 図２７及び図２８の線ＸＸＸＩＩ−ＸＸＸＩＩに沿って得られるパワーエレクトロニックパッケージの断面図である。 第３実施形態によるパワーエレクトロニックパッケージを示す断面図である。 （ａ），（ｂ）は、上側高熱伝導率絶縁基板の切断線マークを備える平面図および底面図である。 （ａ），（ｂ）は、下側高熱伝導率絶縁基板の切断線マークを備える平面図および底面図である。 図３３及び図３４の線ＸＸＸＶＩ−ＸＸＸＶＩに沿って得られるパワーエレクトロニックパッケージの断面図である。 図３３及び図３４の線ＸＸＸＶＩＩ−ＸＸＸＶＩＩに沿って得られるパワーエレクトロニックパッケージの断面図である。 図３３及び図３４の線ＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩに沿って得られるパワーエレクトロニックパッケージの断面図である。 第４実施形態によるパワーエレクトロニックパッケージを示す断面図である。 （ａ），（ｂ）は、上側高熱伝導率絶縁基板の切断線マークを備える平面図および底面図である。 （ａ），（ｂ）は、下側高熱伝導率絶縁基板の切断線マークを備える平面図および底面図である。 図４０及び図４１の線ＸＸＸＸＩＩ−ＸＸＸＸＩＩに沿って得られるパワーエレクトロニックパッケージの断面図である。 図４０及び図４１の線ＸＸＸＸＩＩＩ−ＸＸＸＸＩＩＩに沿って得られるパワーエレクトロニックパッケージの断面図である。 図４０及び図４１の線ＸＸＸＸＩＶ−ＸＸＸＸＩＶに沿って得られるパワーエレクトロニックパッケージの断面図である。 図４０及び図４１の線ＸＸＸＸＶ−ＸＸＸＸＶに沿って得られるパワーエレクトロニックパッケージの断面図である。 電気的絶縁・熱伝導性両面プレパッケージＩＣ構成部品を示す分解図であり、加工リード部材、接点電極、半導体チップなどが従来技術に従って１対のセラミック基板部材の間に配置されている。 解析曲げモデルに基づくチップ応力に対するチップ−チップ間隔の効果の計算結果を要約している表であり、モデルは半導体チップ／ポストアセンブリの線形弾性伸び／圧縮と結合された基板の線形弾性曲げに基づいている。 解析曲げモデルに基づくチップ応力に対するポスト−ポスト間隔の効果の計算結果を要約している表である。
符号の説明
１００ パワーエレクトロニックパッケージ
１ 上側高熱伝導率絶縁非平面基板
２ 下側高熱伝導率絶縁非平面基板
３、４ 内側表面
５、６ 外側表面
７〜１０ 金属電極
２０ 半導体トランジスタチップ
２３ ソースまたはコレクタ電極
２４ ゲート電極
２５ ドレインまたはエミッタ電極
３０ 半導体ダイオードチップ
３３ アノード電極
３４ カソード電極
４３ リッジ構造物
４５ はんだ
７０ 電気絶縁領域
７７ 非導電性セラミック基板
８０ 熱交換器

Claims (40)

  1. 第１および第２の高熱伝導率絶縁非平面基板と、
    前記第１および第２の高熱伝導率絶縁非平面基板の各々に実装された複数の電子部品とを備え、
    前記第１および第２の高熱伝導率絶縁非平面基板は、複数のボンド領域において互いに結合され、それにより、前記第１および第２の高熱伝導率絶縁非平面基板間の機械的な分離が、前記ボンド領域の数、配列、形状および材料によって制御されるものであり、
    前記機械的分離は、前記電子部品に対して軸方向に向かう圧縮力を付与することを特徴とするパワーエレクトロニックパッケージ。
  2. 前記ボンド領域は、前記電子部品の残留圧縮応力が減少するように、配列されることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  3. 前記第１および第２の高熱伝導率絶縁非平面基板間の機械的な分離が、高い熱膨張係数を有する材料からなる複数の領域によって制御され、その結果、軸方向に向かう圧縮力が電子部品に生じることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  4. 前記電子部品は、半導体トランジスタチップを含み、
    前記半導体トランジスタチップは、そのチップの第１の主表面に第１の主電極を有するとともに、第２の主表面に第２の主電極を有し、
    前記第２の主表面は、前記第１の主表面と対向していることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  5. 前記電子部品は、半導体ダイオードチップを含み、
    前記半導体ダイオードチップは、そのチップの第１の主表面に第１の主電極を有するとともに、第２の主表面に第２の主電極を有し、
    前記第２の主表面は、前記第１の主表面と対向していることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  6. 前記第１および第２の高熱伝導率絶縁非平面基板の各々は、電気的に絶縁され、熱伝導性を有する段差型の基板であり、
    当該基板は、前記電子部品の電極に結合するとともに、両サイドにおける電気的接続のための複数の外部バスを提供するために、第１及び第２の外部表面を有することを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  7. 前記電子部品の電極は第１の主電極を含むとともに、前記外部バスは、第１の外部バス電極を含み、前記第１の外部バス電極が前記第１の主電極に接続されることを特徴とする請求項６に記載のパワーエレクトロニックパッケージ。
  8. 前記電子部品の電極は、さらに第２の主電極を含むとともに、前記外部バスは、さらに第２の外部バス電極を含み、前記第２の外部バス電極が前記第２の主電極に接続されることを特徴とする請求項７に記載のパワーエレクトロニックパッケージ。
  9. 前記電子部品は、前記第１および第２の高熱伝導率絶縁非平面基板の第１の外部表面によって挟まれることを特徴とする請求項６に記載のパワーエレクトロニックパッケージ。
  10. 前記ボンド領域は、電気的に不活性なボンド領域を含み、前記第１および第２の高熱伝導率絶縁非平面基板の機械的分離は、前記電気的に不活性なボンド領域の数、前記電気的に不活性なボンド領域の配列、及び電気的に不活性なボンド領域の各々の形状によって制御されることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  11. 前記第１および第２の高熱伝導率絶縁非平面基板の各々は、非結合領域を有し、この非結合領域は、前記ボンド領域の高さよりも低い高さを有することを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  12. 前記電気的に不活性なボンド領域は、はんだ付け可能な電気導通材料を用いて接合されえることを特徴とする請求項１０に記載のパワーエレクトロニックパッケージ。
  13. 電子部品の電極は、それぞれ、はんだ付け可能な電気導通材料を用いて、前記外部バスに接合されえるものであり、各外部バスは、パターン形成された外部バス電極を有することを特徴とする請求項６に記載のパワーエレクトロニックパッケージ。
  14. 前記第１および第２の高熱伝導率絶縁非平面基板は、挟持部分の絶縁樹脂を介して接続されており、当該絶縁樹脂は、エポキシ樹脂またはシリコーン樹脂であって、前記電子部品を覆うとともに、前記外部バス間を電気的に絶縁するものであることを特徴とする請求項１３に記載のパワーエレクトロニックパッケージ。
  15. 各高熱伝導率絶縁非平面基板は、非導電性セラミック基板と、高導電性金属部材とを有し、前記高熱伝導率絶縁非平面基板の高導電性金属部材は、ダイレクトボンディング銅、ダイレクトボンディングアルミニウムまたは活性金属ブレージングはんだ材料のいずれかによって前記基板に結合されたものであることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  16. 非導電性セラミック基板は、２種の材料からなり、１つは、アルミナ、窒化アルミニウム、窒化ケイ素、炭化ケイ素及びダイヤモンドのいずれかであり、他の１つは、銅またはアルミニウムであることを特徴とする請求項１５に記載のパワーエレクトロニックパッケージ。
  17. 各高熱伝導率絶縁非平面基板は、銅またはアルミニウムを含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  18. 各外部バス電極は、各々の高熱伝導率絶縁非平面基板に配設されるものであり、銅もしくはアルミニウムを使用した、１ボンド・２ステップエッチング法によって形成されえるものであることを特徴とする請求項１３に記載のパワーエレクトロニックパッケージ。
  19. 各外部バス電極は、各々の高熱伝導率絶縁非平面基板に配設されるものであり、銅もしくはアルミニウムを使用した、２ボンド・２ステップエッチング法によって形成されえるものであることを特徴とする請求項１３に記載のパワーエレクトロニックパッケージ。
  20. 前記電子部品は、縦型の接合形電界効果トランジスタ（ＪＦＥＴ）を含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  21. 前記電子部品は、縦型のＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥＴ）を含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  22. 前記電子部品は、縦型の絶縁ゲート形バイポーラトランジスタ（ＩＧＢＴ）を含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  23. 前記電子部品は、縦型の接合ダイオードを含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  24. 前記電子部品は、縦型のショットキーバリヤダイオードを含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  25. 前記電子部品は、縦型のワイドバンドギャップ半導体トランジスタとダイオードチップとを含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  26. 前記電子部品は、縦型のＳｉＣトランジスタとダイオードチップとを含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  27. 各電子部品は、高密度電流を流すことが可能であることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  28. 最大動作温度よりも高いプロセス温度の下で形成されることにより、残留圧縮応力が前記電子部品に残ることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  29. 前記プロセス温度は、前記最大動作温度よりも約摂氏５０度高いことを特徴とする請求項２８に記載のパワーエレクトロニックパッケージ。
  30. 前記電子部品の電極と、前記外部バス電極とは、ＡｕＳｎ，ＡｕＧｅ，またはＡｕＳｉはんだからなるはんだ付け材料で接合されることを特徴とする請求項１３に記載のパワーエレクトロニックパッケージ。
  31. 前記電子部品の電極と、前記外部バス電極とは、ＡｇＳｎ，もしくはＡｇフレックスからなる過渡液相ボンディング部材を用いて、単一の組付工程において接合されることを特徴とする請求項１３に記載のパワーエレクトロニックパッケージ。
  32. 前記電子部品の電極と、前記外部バス電極とは、Ａｕからなる、熱圧縮ボンディング部材を用いて接合されることを特徴とする請求項１３に記載のパワーエレクトロニックパッケージ。
  33. 前記第１の高熱伝導率絶縁非平面基板に装着された第１の熱交換機と、
    前記第２の高熱伝導率絶縁非平面基板に装着された第２の熱交換機とをさらに備え、
    前記第１及び第２の熱交換器は、互いに並列に配置されることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
  34. 前記熱交換機の各々は、高熱伝導性を有する銅もしくはアルミニウム炭化ケイ素からなることを特徴とする請求項３３に記載のパワーエレクトロニックパッケージ。
  35. 対向して配置される第１及び第２の絶縁基板と、
    前記第１及び第２の絶縁基板の対向面にパターン形成された金属配線と、
    前記第１及び第２の絶縁基板に挟み込まれるように実装される電子部品とを備え、
    前記電子部品は、前記第１の絶縁基板側及び前記第２の絶縁基板側にそれぞれ電極パッドを有し、
    前記第１及び第２の絶縁基板の金属配線の少なくとも一方は、当該金属配線と同じ材料によって形成され、前記電子部品の電極パッドに向かって突き出る突出電極を有し、前記電子部品の電極パッドは、当該突出電極を介して、前記第１及び第２の絶縁基板の金属配線に電気的及び機械的に結合されることを特徴とするパワーエレクトロニックパッケージ。
  36. 前記第１及び第２の絶縁基板の対向面に形成された金属配線は、それぞれ、電気的接続に寄与せず、前記第１及び第２の絶縁基板の接合のみを行なう複数の突起部を有し、これら複数の突起部同士が結合されることによって、前記第１及び第２の絶縁基板が所定の隙間を隔てた位置に機械的に分離されることを特徴とする請求項３５に記載のパワーエレクトロニックパッケージ。
  37. 前記複数の突起部は、前記電子部品の中心点に対して、少なくとも１対の突起部が点対称位置となるように配置されることを特徴とする請求項３６に記載のパワーエレクトロニックパッケージ。
  38. 前記複数の突起部は、その断面形状が、円形もしくは角部が丸められた多角形であることを特徴とする請求項３７に記載のパワーエレクトロニックパッケージ。
  39. 前記金属配線の突起部の熱膨張係数は、前記電子部品の熱膨張係数よりも高く、かつ、前記突起部の形成位置における前記第１及び前記第２の絶縁基板間の間隔が、前記電子部品の実装位置における前記第１及び第２の絶縁基板間の間隔よりも短くなっていることにより、前記第１及び第２の絶縁基板の対向面に垂直な方向に向かう圧縮力が前記電子部品に生じていることを特徴とする請求項３６ないし請求項３８のいずれかに記載のパワーエレクトロニックパッケージ。
  40. 前記第１及び前記第２の絶縁基板に形成された金属配線は、当該絶縁基板の対向する２辺に向かって伸びて、外部回路との接続端子となる端子部を備えることを特徴とする請求項３５乃至請求項３９のいずれかに記載のパワーエレクトロニックパッケージ。
JP2007114784A 2006-08-29 2007-04-24 複数の電子構成部品を備える２枚の基板を有するパワーエレクトロニックパッケージ Pending JP2008060529A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/511,517 US7557434B2 (en) 2006-08-29 2006-08-29 Power electronic package having two substrates with multiple electronic components

Publications (1)

Publication Number Publication Date
JP2008060529A true JP2008060529A (ja) 2008-03-13

Family

ID=39150336

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007114784A Pending JP2008060529A (ja) 2006-08-29 2007-04-24 複数の電子構成部品を備える２枚の基板を有するパワーエレクトロニックパッケージ

Country Status (2)

Country Link
US (1) US7557434B2 (ja)
JP (1) JP2008060529A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013175697A (ja) * 2012-02-23 2013-09-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2014045157A (ja) * 2012-08-29 2014-03-13 Hitachi Automotive Systems Ltd パワー半導体モジュール
JP2014107386A (ja) * 2012-11-27 2014-06-09 Toshiba Corp 半導体装置
US9129933B2 (en) 2011-07-29 2015-09-08 Panasonic Intellectual Property Management Co., Ltd. Semiconductor module and an inverter mounting said semiconductor module
US9245956B2 (en) 2010-05-27 2016-01-26 Rohm Co., Ltd. Electronic circuit comprising unipolar and bipolar devices
JP7130092B1 (ja) * 2021-05-17 2022-09-02 三菱電機株式会社 半導体モジュール

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7999369B2 (en) * 2006-08-29 2011-08-16 Denso Corporation Power electronic package having two substrates with multiple semiconductor chips and electronic components
US8860092B1 (en) * 2008-09-22 2014-10-14 Hrl Laboratories, Llc Metallic sub-collector for HBT and BJT transistors
US10515872B1 (en) 2008-09-22 2019-12-24 Hrl Laboratories, Llc Metallic sub-collector for HBT and BJT transistors
US8472158B2 (en) * 2009-09-04 2013-06-25 Cyntec Co., Ltd. Protective device
US9025295B2 (en) 2009-09-04 2015-05-05 Cyntec Co., Ltd. Protective device and protective module
US8410601B2 (en) * 2009-11-15 2013-04-02 Microsemi Corporation RF package
US8034666B2 (en) * 2009-11-15 2011-10-11 Microsemi Corporation Multi-layer thick-film RF package
US8431445B2 (en) 2011-06-01 2013-04-30 Toyota Motor Engineering & Manufacturing North America, Inc. Multi-component power structures and methods for forming the same
DE102011078811B3 (de) * 2011-07-07 2012-05-24 Semikron Elektronik Gmbh & Co. Kg Leistungselektronisches System mit einer Kühleinrichtung
US9041183B2 (en) * 2011-07-19 2015-05-26 Ut-Battelle, Llc Power module packaging with double sided planar interconnection and heat exchangers
US9209163B2 (en) * 2011-08-19 2015-12-08 Marvell World Trade Ltd. Package-on-package structures
JP2013119588A (ja) * 2011-12-07 2013-06-17 Nitto Denko Corp 電子部品封止用エポキシ樹脂組成物およびそれを用いた電子部品装置
US9209176B2 (en) * 2011-12-07 2015-12-08 Transphorm Inc. Semiconductor modules and methods of forming the same
CN102569213A (zh) * 2012-03-04 2012-07-11 浙江大学 Dbc板绝缘结构
US9105485B2 (en) * 2013-03-08 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures and methods of forming the same
JP6152842B2 (ja) * 2014-11-04 2017-06-28 トヨタ自動車株式会社 半導体装置とその製造方法
DE112016006336B4 (de) * 2016-01-29 2024-11-21 Mitsubishi Electric Corporation Halbleitervorrichtung
US9704819B1 (en) 2016-03-29 2017-07-11 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Three dimensional fully molded power electronics module having a plurality of spacers for high power applications
US10137789B2 (en) * 2016-07-20 2018-11-27 Ford Global Technologies, Llc Signal pin arrangement for multi-device power module
KR20180038597A (ko) * 2016-10-06 2018-04-17 현대자동차주식회사 양면냉각형 파워모듈 및 그 제조방법
US11107744B2 (en) * 2017-01-22 2021-08-31 Rayben Technologies (Zhuhai) Limited Insulated gate bipolar transistor module and manufacturing method thereof
JP6809294B2 (ja) * 2017-03-02 2021-01-06 三菱電機株式会社 パワーモジュール
KR20190137086A (ko) * 2017-04-06 2019-12-10 세람테크 게엠베하 2개의 측들 상에서 냉각되는 회로
WO2018211680A1 (ja) * 2017-05-19 2018-11-22 新電元工業株式会社 電子モジュール
WO2018211681A1 (ja) * 2017-05-19 2018-11-22 新電元工業株式会社 チップモジュールの製造方法
WO2019012677A1 (ja) * 2017-07-14 2019-01-17 新電元工業株式会社 電子モジュール
EP3547367A1 (en) * 2018-03-30 2019-10-02 Mitsubishi Electric R&D Centre Europe B.V. Power module incorporating pre-packed power cells
KR102552077B1 (ko) * 2018-04-23 2023-07-06 현대자동차주식회사 적층형 파워 모듈 및 이의 제조 방법
US11444036B2 (en) * 2018-07-18 2022-09-13 Delta Electronics (Shanghai) Co., Ltd. Power module assembly
JP7176397B2 (ja) 2018-12-21 2022-11-22 株式会社デンソー 半導体装置とその製造方法
US11462515B2 (en) * 2019-08-02 2022-10-04 Semiconductor Components Industries, Llc Low stress asymmetric dual side module
US11908840B2 (en) 2019-08-02 2024-02-20 Semiconductor Components Industries, Llc Low stress asymmetric dual side module
JP7268563B2 (ja) * 2019-09-30 2023-05-08 株式会社デンソー 半導体装置
CN110838480B (zh) * 2019-11-09 2021-04-16 北京工业大学 一种碳化硅mosfet模块的封装结构和制作方法
WO2021095239A1 (ja) * 2019-11-15 2021-05-20 三菱電機株式会社 半導体装置
CN113035787B (zh) * 2019-12-25 2024-04-19 株洲中车时代半导体有限公司 一种逆导型功率半导体模块封装结构及其封装方法
CN115136297A (zh) * 2020-02-13 2022-09-30 阿莫绿色技术有限公司 功率模块及其制造方法
DE102020205043B4 (de) * 2020-04-21 2024-07-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Verfahren zur Herstellung einer Leistungshalbleiterbauelementanordnung oder Leistungshalbleiterbauelementeinhausung
KR20210135845A (ko) * 2020-05-06 2021-11-16 엘지전자 주식회사 앙면 냉각형 파워 모듈 및 그 제조 방법
EP3975225A1 (en) * 2020-09-24 2022-03-30 Infineon Technologies Austria AG Semiconductor module
CN112216670B (zh) * 2020-11-05 2025-03-18 全球能源互联网研究院有限公司 一种高压功率半导体芯片的封装结构和封装方法
US20230317670A1 (en) * 2022-03-29 2023-10-05 Wolfspeed, Inc. Packaged electronic devices having transient liquid phase solder joints and methods of forming same
DE102023210577A1 (de) * 2023-10-26 2025-04-30 Zf Friedrichshafen Ag Power module
CN117878072A (zh) * 2024-03-13 2024-04-12 烟台台芯电子科技有限公司 一种双面散热结构的igbt器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1056131A (ja) * 1996-08-12 1998-02-24 Denso Corp 半導体装置
JP2002294727A (ja) * 2001-01-23 2002-10-09 Hayakawa Rubber Co Ltd マンホール構造、マンホール構造用止水可とう継手及びマンホール構造の施工方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001548A (en) * 1989-03-13 1991-03-19 Coriolis Corporation Multi-chip module cooling
WO1998015005A1 (de) * 1996-09-30 1998-04-09 Siemens Aktiengesellschaft Mikroelektronisches bauteil in sandwich-bauweise
US6072240A (en) * 1998-10-16 2000-06-06 Denso Corporation Semiconductor chip package
FR2786657B1 (fr) 1998-11-27 2001-06-01 Alstom Technology Composant electronique de puissance comportant des moyens de refroidissement et procede de fabrication d'un tel composant
US7138708B2 (en) * 1999-09-24 2006-11-21 Robert Bosch Gmbh Electronic system for fixing power and signal semiconductor chips
EP1148547B8 (en) * 2000-04-19 2016-01-06 Denso Corporation Coolant cooled type semiconductor device
JP4479121B2 (ja) 2001-04-25 2010-06-09 株式会社デンソー 半導体装置の製造方法
US6812553B2 (en) * 2002-01-16 2004-11-02 Delphi Technologies, Inc. Electrically isolated and thermally conductive double-sided pre-packaged component
US6946740B2 (en) * 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
US7045884B2 (en) 2002-10-04 2006-05-16 International Rectifier Corporation Semiconductor device package
JP4491244B2 (ja) * 2004-01-07 2010-06-30 三菱電機株式会社 電力半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1056131A (ja) * 1996-08-12 1998-02-24 Denso Corp 半導体装置
JP2002294727A (ja) * 2001-01-23 2002-10-09 Hayakawa Rubber Co Ltd マンホール構造、マンホール構造用止水可とう継手及びマンホール構造の施工方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917074B2 (en) 2010-05-27 2018-03-13 Rohm Co., Ltd. Semiconductor device comprising PN junction diode and schottky barrier diode
US10074634B2 (en) 2010-05-27 2018-09-11 Rohm Co., Ltd. Semiconductor device comprising PN junction diode and schottky barrier diode
US12341135B2 (en) 2010-05-27 2025-06-24 Rohm Co., Ltd. Semiconductor device comprising PN junction diode and Schottky barrier diode
US11894349B2 (en) 2010-05-27 2024-02-06 Rohm Co., Ltd. Semiconductor device comprising PN junction diode and Schottky barrier diode
US9245956B2 (en) 2010-05-27 2016-01-26 Rohm Co., Ltd. Electronic circuit comprising unipolar and bipolar devices
US9461021B2 (en) 2010-05-27 2016-10-04 Rohm Co., Ltd. Electronic circuit comprising PN junction and schottky barrier diodes
US11502063B2 (en) 2010-05-27 2022-11-15 Rohm Co., Ltd. Semiconductor device comprising PN junction diode and Schottky barrier diode
US9679877B2 (en) 2010-05-27 2017-06-13 Rohm Co., Ltd. Semiconductor device comprising PN junction diode and Schottky barrier diode
US10896896B2 (en) 2010-05-27 2021-01-19 Rohm Co., Ltd. Semiconductor device comprising PN junction diode and schottky barrier diode
US10559552B2 (en) 2010-05-27 2020-02-11 Rohm Co., Ltd. Semiconductor device comprising PN junction diode and Schottky barrier diode
US9129933B2 (en) 2011-07-29 2015-09-08 Panasonic Intellectual Property Management Co., Ltd. Semiconductor module and an inverter mounting said semiconductor module
US9761506B2 (en) 2012-02-23 2017-09-12 Rohm Co., Ltd. Semiconductor device and fabrication method for the same
JP2013175697A (ja) * 2012-02-23 2013-09-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2014045157A (ja) * 2012-08-29 2014-03-13 Hitachi Automotive Systems Ltd パワー半導体モジュール
JP2014107386A (ja) * 2012-11-27 2014-06-09 Toshiba Corp 半導体装置
JP7130092B1 (ja) * 2021-05-17 2022-09-02 三菱電機株式会社 半導体モジュール

Also Published As

Publication number Publication date
US20080054425A1 (en) 2008-03-06
US7557434B2 (en) 2009-07-07

Similar Documents

Publication Publication Date Title
US7557434B2 (en) Power electronic package having two substrates with multiple electronic components
JP5374831B2 (ja) 複数の半導体チップおよび電子部品を備える２枚の基板を有するパワーエレクトロニックパッケージ
KR100430772B1 (ko) 반도체장치
US7291869B2 (en) Electronic module with stacked semiconductors
US9496205B2 (en) Power semiconductor package
US7816784B2 (en) Power quad flat no-lead semiconductor die packages with isolated heat sink for high-voltage, high-power applications, systems using the same, and methods of making the same
KR100616129B1 (ko) 고 전력 ｍｃｍ 패키지
JP4635564B2 (ja) 半導体装置
JP3847676B2 (ja) パワー半導体装置
CN101136396B (zh) 包括两片带有多个半导体芯片和电子元件的衬底的功率电子封装件
JP4438489B2 (ja) 半導体装置
US20100078784A1 (en) Device including a power semiconductor chip
JP2006332579A (ja) 半導体装置
WO2020241238A1 (ja) 半導体装置
CN101136395B (zh) 包括两片带有多个电子元件的衬底的功率电子封装件
JP2005064479A (ja) 回路モジュール
GB2485087A (en) Power electronic package
US20240047433A1 (en) Semiconductor device
GB2444293A (en) Double substrate power electronics package
GB2444978A (en) Interconnections between two substrates in power electronic package for chips and components.
US11450623B2 (en) Semiconductor device
JP4123131B2 (ja) 半導体装置
CN119050085A (zh) 电源模块封装及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120821

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120912

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130108