JP2023134790A - パワーエレクトロニクス用のパッケージ - Google Patents

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power
pad
power switching
coupled
control
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マクファーソン，ブライス
Mcpherson Brice
マーティン，ダニエル
Martin Daniel
スタバック，ジェニファー
Stabach Jennifer
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Wolfspeed Inc
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Abstract

【課題】中に２つ以上の並列化されたパワー半導体ダイを含むパワーエレクトロニクス用のパッケージを提供する。【解決手段】パワーエレクトロニクス用のディスクリートパッケージ３６は、パワー基板３８、幾つかのパワー半導体ダイ５４及びケルビン接続接点４６を含む。パワー半導体ダイは、パワー基板上にあり、第１のパワースイッチングパッド５６、第２のパワースイッチングパッド５８、制御パッド６０、半導体構造及びケルビン接続パッド６２を含む。半導体構造は、第１、第２のパワースイッチングパッド及び制御パッドの間にあり、第１、第２のパワースイッチングパッドの間のパワースイッチング経路の抵抗は、制御パッドの制御信号に基づく。ケルビン接続パッドは、パワースイッチング経路に結合され、ケルビン接続接点は、パワー基板上のケルビン導電性トレースを介して、パワー半導体ダイのケルビン接続パッドに結合される。【選択図】図３

Description

[0001]本開示は、パワーエレクトロニクス用のパッケージ、特に、中に２つ以上の並列化されたパワー半導体ダイを含むパワーエレクトロニクス用のパッケージに関する。
[0002]図１は、パワーエレクトロニクス用の従来のディスクリートパッケージ(discrete package)１０の上面図を示す。従来のディスクリートパッケージ１０は、パワー基板１２、第１のパワースイッチング接点１４、第２のパワースイッチング接点１６、制御接点１８、およびケルビン接続接点２０を含むリードフレームパッケージである。第１のパワースイッチング接点１４、第２のパワースイッチング接点１６、制御接点１８、およびケルビン接続接点２０は、従来のディスクリートパッケージ１０のリードフレームアレイの一部を形成する。パワー基板１２は、パワースイッチング導電性トレース２２および制御トレース２４を含み、これらのおのおのは、パワースイッチング導電性トレース２２が制御トレース２４から電気的に絶縁されるように、絶縁材料の一部によって互いに離される。パワー半導体ダイ２６のおのおのの裏面にある第１のパワースイッチングパッド２８が、パワースイッチング導電性トレース２２に電気的に結合されるように、いくつかのパワー半導体ダイ２６は、パワースイッチング導電性トレース２２上に提供される。裏面の反対側にあるパワー半導体ダイ２６のおのおのの上部において、パワー半導体ダイ２６は、第２のパワースイッチングパッド３０（２つの部分に分割されている）、および制御パッド３２を含む。
[0003]パワー半導体ダイ２６のおのおのは、単一のスイッチング位置を形成するために並列に結合されたトランジスタである。したがって、パワー半導体ダイ２６のおのおのは、第１のパワースイッチングパッド２８、第２のパワースイッチングパッド３０、および制御パッド３２の間に配置された半導体構造を含み、この半導体構造は、第１のパワースイッチングパッド２８と第２のパワースイッチングパッド３０との間のパワースイッチング経路の抵抗が、制御パッド３２において提供される制御信号に基づくように構成される。第１のパワースイッチング接点１４は、第１のパワースイッチング接点１４が、パワー半導体ダイ２６のおのおのの第１のパワースイッチングパッド２８に結合されるように、第１のパワースイッチング導電性トレース２２に結合される。第２のパワースイッチング接点１６は、パワー半導体ダイ２６のおのおのの第２のパワースイッチングパッド３０に結合される。制御接点１８は、第２のパワースイッチング接点１６に結合される。次に、制御接点１８がパワー半導体ダイ２６のおのおのの制御パッド３２に結合されるように、制御トレース２４が１つまたは複数のワイヤボンド３４によってパワー半導体ダイ２６のおのおのの制御パッド３２に結合される。パワースイッチングループは、第１のパワースイッチング接点１４と第２のパワースイッチング接点１６との間に形成される。制御接点１８とケルビン接続接点２０との間に信号ループが形成される。制御信号は、第１のパワースイッチング接点１４と第２のパワースイッチング接点１６との間の（すなわち、パワースイッチングループを横切る）抵抗を制御するために、制御接点１８とケルビン接続接点２０との間に（すなわち、信号ループを横切って）提供される。
[0004]特に、第２のパワースイッチング接点１６およびケルビン接続接点２０は、パワー半導体ダイ２６に別個に結合されていない。すなわち、第２のパワースイッチング接点１６およびケルビン接続接点２０は、最初に互いに結合され、次に、パワー半導体ダイ２６のおのおのの第２のパワースイッチングパッド３０に結合される。結果として、第２のパワースイッチング接点１６がケルビン接続接点２０に結合される点と、組み合わされた第２のパワースイッチング接点１６およびケルビン接続接点２０が、パワー半導体ダイ２６のおのおのに結合される点との間に、いくらかの量の金属が存在する。この金属には、関連付けられたインピーダンスがあり、このインピーダンスにより、パワースイッチングループと信号ループとの間に結合が発生する。
[0005]パワースイッチングループと信号ループとの間の結合は、ループ間のフィードバックを引き起こし、これは、スイッチング品質が低下し、スイッチング速度が遅くなり、損失が増加し、パワー半導体ダイ２６の破壊の可能性がもたらされるなどの重大な問題を引き起こす。上記に照らして、パワーエレクトロニクス用の改善されたディスクリートパワーパッケージが必要とされる。
[0006]１つの実施形態では、パワーエレクトロニクス用のパッケージは、パワー基板、いくつかのパワー半導体ダイ、およびケルビン接続接点を含む。パワー半導体ダイのおのおのは、パワー基板上にあり、第１のパワースイッチングパッド、第２のパワースイッチングパッド、制御パッド、半導体構造、およびケルビン接続パッドを含む。半導体構造は、第１のパワースイッチングパッド、第２のパワースイッチングパッド、および制御パッドの間にあり、第１のパワースイッチングパッドと第２のパワースイッチングパッドとの間のパワースイッチング経路の抵抗が、制御パッドにおいて提供される制御信号に基づくように構成される。ケルビン接続パッドは、パワー半導体ダイ上の第２のパワースイッチングパッドに結合される。ケルビン接続接点は、パワー基板上のケルビン導電性トレースを介して、パワー半導体ダイのおのおののケルビン接続パッドに結合される。パワー半導体ダイのおのおののケルビン接続パッドを、パワー基板上の導電性トレースを介してケルビン接続接点に接続すると、ディスクリートパッケージのレイアウトが大幅に簡素化され、ケルビン接続接点とパワー半導体ダイとの間の接続の長さが短縮され、それによって、ディスクリートパッケージの性能が改善される。
[0007]当業者は、添付の図面とともに好ましい実施形態の以下の詳細な説明を読めば、本開示の範囲を理解し、またその追加の態様を認識するであろう。
[0008]本明細書に組み込まれ、その一部を形成する添付の図面は、本開示のいくつかの態様を示しており、説明とともに、本開示の原理を説明するのに役立つ。
[0009]パワーエレクトロニクス用の従来のディスクリートパッケージの上面概略図である。 [0010]本開示の１つの実施形態によるパワーエレクトロニクス用のディスクリートパッケージの上面概略図である。 [0011]本開示の１つの実施形態によるパワーエレクトロニクス用のディスクリートパッケージの上面概略図である。 [0012]本開示の１つの実施形態によるパワーエレクトロニクス用のディスクリートパッケージの上面概略図である。 [0013]本開示の１つの実施形態によるパワーエレクトロニクス用のディスクリートパッケージの上面概略図である。 [0014]本開示の１つの実施形態によるパワーエレクトロニクス用のディスクリートパッケージの上面概略図である。 [0015]本開示の１つの実施形態によるパワーエレクトロニクス用のディスクリートパッケージの上面概略図である。 [0016]本開示の１つの実施形態によるパワーエレクトロニクス用のディスクリートパッケージの上面概略図である。
[0017]以下に記載される実施形態は、当業者が実施形態を実施することを可能にし、実施形態を実施する最良のモードを示すために必要な情報を表す。添付の図面に照らして以下の説明を読むと、当業者は、本開示の概念を理解し、本明細書で特に扱われていないこれらの概念の用途を認識するであろう。これらの概念および用途は、本開示および付随する特許請求の範囲に含まれることを理解されたい。
[0018]本明細書では、第１、第２などの用語を使用して様々な要素を説明することがあるが、これらの要素はこれらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。たとえば、本開示の範囲から逸脱することなく、第１の要素は、第２の要素と呼ばれ得、同様に、第２の要素は、第１の要素と呼ばれ得る。本明細書で使用される場合、「および／または」という用語は、関連する列挙された項目の１つまたは複数の、任意およびすべての組合せを含む。
[0019]層、領域、または基板などの要素が、別の要素の「上」にある、または「上」に延びていると称される場合、それは、他の要素の上に直接ある、または上に直接延びているか、あるいは介在する要素が存在する可能性もあることが理解されよう。対照的に、ある要素が別の要素の「上に直接」ある、または「上に直接」延びていると称される場合、介在する要素は存在しない。同様に、層、領域、または基板などの要素が、別の要素の「上方」にある、または「上方」に延びていると称される場合、それは、他の要素の真上にある、または真上に延びているか、あるいは介在する要素が存在する可能性もあることが理解されよう。対照的に、ある要素が別の要素の「真上」にある、または「真上」に延びていると称される場合、介在する要素は存在しない。ある要素が別の要素に「接続されている」または「結合されている」と称される場合、それは他の要素に直接接続または結合されているか、あるいは介在する要素が存在する可能性があることも理解されよう。対照的に、ある要素が別の要素に「直接接続されている」または「直接結合されている」と称される場合、介在する要素は存在しない。
[0020]「～より下」または「～より上」または「上側」または「下側」または「水平」または「垂直」などの相対的な用語は、本明細書では、図に例示されるように、１つの要素、層、または領域と、別の要素、層、または領域との関係を説明するために使用され得る。これらの用語および上記で論じられた用語は、図示されている方位に加えて、デバイスの異なる方位を包含することを意図していることが理解されよう。
[0021]本明細書で使用される専門用語は、特定の実施形態を説明することのみを目的としており、本開示を限定することを意図するものではない。本明細書で使用される場合、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が明らかに他のことを示さない限り、複数形も含むことが意図される。本明細書で使用される場合、「備える」、「備えている」、「含む」、および／または「含んでいる」という用語は、記載された機能、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の機能、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことがさらに理解されよう。
[0022]別段の定義がない限り、本明細書で使用されるすべての用語（技術用語および科学用語を含む）は、本開示が属する分野の当業者によって一般に理解されるものと同じ意味を有する。本明細書で使用される用語は、本明細書および関連技術の文脈におけるそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的に定義されない限り、理想化された、または過度に形式的な意味で解釈されないことがさらに理解されよう。
[0023]パワーパッケージは、一般に、パワーモジュールまたはディスクリートパッケージのいずれかに分類することができる。パワーモジュールは、多くの場合、ディスクリートパッケージよりも多数（たとえば、＞２）のパワー半導体ダイを含み、一部の構成では、パワー基板、パワー接点、信号接点、およびベースプレートを含む。パワーモジュールのパワー基板は、電気的相互接続ならびに電気的絶縁に使用される。ベースプレートは、構造的サポートおよび熱拡散を提供する。内部的には、パワーモジュールは、電気回路（たとえば、ハーフブリッジ、フルブリッジ、三相など）を形成するためにパワー半導体ダイのトポロジ（または配置）を備えることがよくある。パワーモジュールは、一般に、ハウジングおよびカプセル化材料によって、成形または保護される。
[0024]ディスクリートパッケージは、より少数（たとえば、１～２）のパワー半導体ダイを備えた金属リードフレームアレイ上に形成されるという点で、モジュールとは異なる。ディスクリートパッケージは、電気的絶縁を提供するパワー基板を備えている場合、または備えていない場合がある。リードフレームアレイは、パワーと信号との接続を作成するためにトリミングおよび形成される。アセンブリは、電気的絶縁、機械的サポート、および周囲環境（湿気など）からの保護のために成形される。ディスクリートパッケージは、通常、単一のスイッチ位置を収容し、その位置には多くの場合、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの単一のパワー半導体ダイがあり、逆並列ダイオードがあったりなかったりする。
[0025]パワーパッケージ内には、重要な２つの電気ループ、すなわち、（１）パワーループ（たとえば、ドレイン－ソースまたはコレクタ－エミッタ）、および（２）信号ループ（たとえば、ゲート－ソースまたはゲート－エミッタ）がある。パワーループは、負荷にパワーを供給するスイッチを通る高電圧、高電流の経路である。信号ループは、パワーループを制御する（すなわち、ターンオンおよびターンオフを作動させる）ための低電圧、低電流の経路である。最適なスイッチング性能を得るには、パワーループと信号ループとを、互いに完全に独立させる必要がある。パワーループおよび信号ループの独立性を確保することで、高速で、適切に制御されたダイナミクスを備えた低スイッチング損失が可能になる。
[0026]パワーループおよび信号ループは両方とも、パワーパッケージ内のパワー半導体ダイのソース（またはエミッタ）に接続される。パワーループが信号ループに結合する場合、正または負のフィードバックのいずれかによって追加のダイナミクスが導入される。通常、負のフィードバックは、パワー経路結合が制御信号に抵抗する（すなわち、制御信号がデバイスをオンにしようとしているときに、パワー経路結合がパワー半導体ダイをオフにしようとする）ため、余分な損失をもたらす。正のフィードバックは、通常、パワー半導体ダイが破壊されるまで、パワー経路結合が、制御信号を増幅するため、不安定性を引き起こす。最終的に、パワーループと信号ループとの結合により、スイッチング品質が低下し、スイッチング速度が遅くなり、損失が増加し、パワー半導体ダイの破壊の可能性がもたらされる。
[0027]上記に照らして、パワーパッケージ内のパワーループおよび制御ループの独立性を確保することが望ましい。これを実現する１つの手法は、ソースケルビン接続（またはエミッタケルビン接続）を使用することである。ケルビン接続は、作動の目的でソースまたはエミッタに個別に結合される。一般に、パワーループおよび信号ループからの個別の接続を、パワー半導体ダイに近づけるほど、達成できるスイッチング性能が向上する。理想的には、ケルビン接続は、パワーループから独立した別個のワイヤボンド、相互接続などの別個の経路を介してソースまたはエミッタに対してなされるだろう。
[0028]ケルビン接続は、パワーモジュールおよびディスクリートパッケージの両方でし
ばらくの間使用されてきたが、ケルビン接続は、中のパワー半導体ダイのレイアウトを著しく複雑にする。真のケルビン接続には、半導体ダイのソースまたはエミッタへの個別の経路が必要であり、これには、追加のワイヤボンドまたは相互接続を必要とする。これらの追加のワイヤボンドまたは相互接続は、複雑なレイアウトの問題を引き起こす。
[0029]上記で論じた複雑なレイアウトの問題を回避するために、ディスクリートパッケージは、しばしば、単一のパワー半導体ダイのみを含み、複数のディスクリートパッケージは（ディスクリートパッケージ内の複数の半導体ダイを並列化するのとは対照的に）外部接続を使用して並列化される。これにより、電流容量が効果的に増加するが、パッケージ間の外部接続によって、かなりの量のインダクタンスが発生するため、並列ディスクリートパッケージのスイッチングを、ゲートドライバレベルにおいて遅くして、パッケージ間のバランスの取れたスイッチングを保証する必要がある。それに加えて、並列パッケージにおける半導体ダイの相互コンダクタンスおよび浮遊インダクタンス(stray inductance)によって導入される正のフィードバックメカニズムによって発生する高周波発振を回避するために、個々のゲート抵抗を追加する必要がある。最終的に、パッケージを並列化すると、所与のソリューションのために、大きなエリアが必要となる。
[0030]上記で論じたレイアウトの課題に加えて、ディスクリートパッケージ内のパワー半導体ダイを並列化することは、パワー半導体ダイ間の相互コンダクタンスのミスマッチの形態で、追加の問題を提示する。パワー半導体ダイのスイッチング中に、入力電圧が上昇し、それに伴って出力電流が上昇する。２つの並列パワー半導体ダイは、相互コンダクタンスに差がある場合、おのおのわずかに異なるターンオン特性を有する。したがって、スイッチング中、各パワー半導体ダイに異なる量の電流が流れ、したがって、各パワー半導体ダイに異なる電圧が存在するであろう。パワー半導体ダイの電圧のミスマッチにより、スイッチング中にパワー半導体ダイ間に流れる平準化電流(balancing current)が発生する。
[0031]平準化電流は、パワーループの代わりに信号ループを通過する可能性がある、最小の抵抗の経路を優先する。パワーループと信号ループとの間の結合から生じる干渉の問題と同様に、平準化電流も、スイッチング品質に影響を与える可能性がある。さらに、平準化電流は、信号ループを流れる場合、信頼性の問題を引き起こす可能性もある。
[0032]上記に照らして、改善されたパワーパッケージ、特に、中にいくつかの並列化されたパワー半導体ダイを含む、改善されたパワーディスクリートパッケージが現在必要とされる。
[0033]図２は、本開示の１つの実施形態による、パワーエレクトロニクス用のディスクリートパッケージ３６の上面図を示す。ディスクリートパッケージ３６は、パワー基板３８、第１のパワースイッチング接点４０、第２のパワースイッチング接点４２、制御接点４４、およびケルビン接続接点４６を含むリードフレームパッケージである。第１のパワースイッチング接点４０、第２のパワースイッチング接点４２、制御接点４４、およびケルビン接続接点４６は、ディスクリートパッケージ３６のリードフレームアレイの全部または一部を形成する。パワー基板３８は、パワースイッチング導電性トレース４８、制御導電性トレース５０、およびケルビン導電性トレース５２を含み、これらのおのおのは、パワースイッチング導電性トレース４８、制御導電性トレース５０、およびケルビン導電性トレース５２が互いに電気的に絶縁されるように、絶縁材料の一部によって互いに離される。パワー半導体ダイ５４のおのおのの裏面にある第１のパワースイッチングパッド５６が、パワースイッチング導電性トレース４８に電気的に結合されるように、いくつかのパワー半導体ダイ５４は、パワースイッチング導電性トレース４８上に提供される。裏面の反対側にあるパワー半導体ダイ５４のおのおのの上部において、パワー半導体ダイ５４は、第２のパワースイッチングパッド５８（２つの部分に分割されている）、制御パッド６０、およびケルビン接続パッド６２を含む。
[0034]パワー半導体ダイ５４のおのおのは、単一のスイッチング位置を形成するために並列に結合されたトランジスタである。パワー半導体ダイ５４のおのおのは、第１のパワースイッチングパッド５６、第２のパワースイッチングパッド５８、および制御パッド６０の間に配置された半導体構造（図示せず）を含み、この半導体構造は、第１のパワースイッチングパッド５６と第２のパワースイッチングパッド５８との間のパワースイッチング経路の抵抗が、制御パッド６０において提供される制御信号に基づくように構成される。ケルビン接続パッド６２は、パワー半導体ダイ５４上の第２のパワースイッチングパッド５８に結合される。１つの実施形態では、パワー半導体ダイ５４のおのおのは、ＭＯＳＦＥＴであり、第１のパワースイッチングパッド５６は、半導体構造のドレイン領域に結合され、第２のパワースイッチングパッド５８およびケルビン接続パッド６２は、半導体構造のソース領域に結合され、制御パッド６０は、半導体構造のゲート領域に結合される。別の実施形態では、パワー半導体ダイ５４のおのおのは、ＩＧＢＴであり、第１のパワースイッチングパッド５６は、半導体構造のコレクタ領域に結合され、第２のパワースイッチングパッド５８およびケルビン接続パッド６２は、半導体構造のエミッタ領域に結合され、制御パッド６０は、半導体構造のゲート領域に結合される。
[0035]図２には示されていないが、第１のパワースイッチング接点４０は、パワー半導体ダイ５４のおのおのの第１のパワースイッチングパッド５６に結合され、第２のパワースイッチング接点４２は、パワー半導体ダイ５４のおのおのの第２のパワースイッチングパッド５８に結合され、制御接点４４は、パワー半導体ダイ５４のおのおのの制御パッド６０に結合され、ケルビン接続接点４６は、パワー半導体ダイ５４のおのおののケルビン接続パッド６２に結合される。接点とパッドとの間の接続は、直接取付、ワイヤボンド、または他の適切な手段などの任意の適切な相互接続によって行うことができる。以下に説明するように、制御導電性トレース５０およびケルビン導電性トレース５２は、大幅な重なり合い、または複雑なレイアウトスキームなしに、ディスクリートパッケージ３６およびパワー半導体ダイ５４の接点間の接続を可能にする。
[0036]図３は、本開示の１つの実施形態によるディスクリートパッケージ３６を示す。図３に例示されるように、第１のパワースイッチング接点４０は、直接接点取付によってパワースイッチング導電性トレース４８に結合される。直接接点取付は、はんだ、導電性エポキシ、焼結金属などを使用して達成することができる。上記で論じたように、パワー半導体ダイ５４は、その第１のパワースイッチングパッド５６が、パワースイッチング導電性トレース４８と電気的に接触するように、パワースイッチング導電性トレース４８上に提供される。したがって、第１のパワースイッチング接点４０は、パワー半導体ダイ５４のおのおのの第１のパワースイッチングパッド５６に結合される。第２のパワースイッチング接点４２は、直接接点取付によって、パワー半導体ダイ５４のおのおのの第２のパワースイッチングパッド５８に結合される。この場合も、直接接点取付は、はんだ、導電性エポキシ、焼結金属などを使用して達成することができる。例示されるように、金属構造６４が、パワー半導体ダイ５４のおのおのの第２のパワースイッチングパッド５８の上に提供されて、直接取付を可能にする。特に、金属構造６６の一部は、第２のパワースイッチング接点４２および第２のパワースイッチングパッド５８の接続とは別に、パワー半導体ダイ５４のおのおのの第２のパワースイッチングパッド５８と結合する。金属構造６６のこの部分は、相互コンダクタンスのミスマッチによるターンオンおよびターンオフ中のパワー半導体ダイ５４の電圧差を低減するための平準化接続として機能する。これは、上記で論じた平準化電流を低減または排除し、それにより、ディスクリートパッケージ３６の性能を改善し得る。
[0037]パワー半導体ダイ５４のおのおのの制御パッド６０は、１つまたは複数のワイヤボンド６８を介して制御導電性トレース５０に結合され、制御導電性トレース５０は次に、１つまたは複数のワイヤボンド６８を介して制御接点４４に結合される。特に、制御導電性トレース５０の一部は、パワースイッチング導電性トレース４８と平行に走り、したがって、パワー半導体ダイ５４の両方について、その制御パッド６０と制御導電性トレース５０との間に短い長さが存在する。したがって、制御パッド６０と制御導電性トレース５０との間のワイヤボンド６８の長さを短く保つことができ、それにより、浮遊インダクタンスが最小限に抑えられ、パワー半導体ダイ５４およびワイヤボンド６８のレイアウトに柔軟性が提供される。ワイヤボンド６８の必要な長さをさらに短縮するために、制御導電性トレース５０は、図示されるように、パワー基板３８のエッジに対して角度を付けられる。特に、パワースイッチング導電性トレース４８は、パワー基板３８のエッジに平行ではない少なくとも１つのエッジを有するように提供される。制御導電性トレース５０は、同様に、パワー基板３８のエッジに平行ではないが、パワースイッチング導電性トレース４８の少なくとも１つのエッジと平行な少なくとも１つのエッジを有するように提供される。図示されるように、これらのエッジは、微細な「Ｖ」または「Ｕ」形状を形成する。これは、パワー半導体ダイ５４のおのおのの制御パッド６０と制御導電性トレース５０との間のワイヤボンド６８の必要な長さをさらに短縮する。
[0038]パワー半導体ダイ５４のおのおののケルビン接続パッド６２は、１つまたは複数のワイヤボンド６８を介してケルビン導電性トレース５２に結合され、ケルビン導電性トレース５２は次に、１つまたは複数のワイヤボンド６８を介してケルビン接続接点４６に結合される。パワースイッチングループは、第１のパワースイッチング接点４０と第２のパワースイッチング接点４２との間に形成される。制御接点４４とケルビン接続接点４６との間に信号ループが形成される。制御信号は、第１のパワースイッチング接点４０と第２のパワースイッチング接点４２との間の（すなわち、パワーループを横切る）抵抗を制御するために、制御接点４４とケルビン接続接点４６との間に（すなわち、信号ループを横切って）提供される。ケルビン接続パッド６２が、パワー半導体ダイ５４のおのおのに示されているが、パワー半導体ダイ５４はまた、ケルビン接続接点４６が、パワー半導体ダイ５４のおのおのの第２のパワースイッチングパッド６０に結合されるように、別個のケルビン接続パッドなしで提供され得る。そのような実施形態は、パワーループおよび信号ループの信号経路が別個のままである（すなわち、ケルビン接続接点４６が、別個のワイヤボンド、または第２のパワースイッチング接点４２以外の相互接続を介して第２のパワースイッチングパッド６０に結合されている）限り、本明細書で論じたものと同じ利点を提供する。
[0039]上記で論じた制御導電性トレース５０と同様に、ケルビン導電性トレース５２はまた、パワー基板３８のエッジに平行ではないが、パワースイッチング導電性トレース４８の少なくとも１つのエッジと平行な少なくとも１つのエッジを含む。このようにケルビン導電性トレース５２を提供することにより、パワー半導体ダイ５４のおのおののケルビン接続パッド６２を、ケルビン導電性トレース５２に結合するワイヤボンド６８の長さが短縮される。パワー基板３８上に導電性トレースを提供することにより、ケルビン接続接点４６を、パワー半導体ダイ５４のおのおのの第２のパワースイッチングパッド５８に個別に結合することができ、特に、ケルビン接続接点４６を、パワー半導体ダイ５４のおのおののケルビン接続パッド６２に結合することができる。したがって、ディスクリートパッケージ３６は、パワーループと信号ループとが結合されないような、真のケルビン接続を提供する。上記で論じたように、ディスクリートパッケージの信号ループでケルビン接続を使用すると、スイッチング速度とその安定性に顕著な利点がもたらされる。したがって、ディスクリートパッケージ３６のレイアウトは、その性能の改善を可能にする。
[0040]上記で論じたディスクリートパッケージ３６のレイアウトによって提供される性
能上の利点に加えて、ディスクリートパッケージの柔軟性においても顕著な利点が提供される。たとえば、第１のパワースイッチング接点４０を、パワースイッチング導電性トレース４８に直接取り付けたり、第２のパワースイッチング接点４２を、パワー半導体ダイ５４のおのおのの第２のパワースイッチングパッド５８に直接取り付けたりするのではなく、図４に示されるように、第１のパワースイッチング接点４０は、いくつかのワイヤボンド６８を介してパワースイッチング導電性トレース４８に結合され得、第２のパワースイッチング接点４２は、いくつかのワイヤボンド６８を介して、パワー半導体ダイ５４のおのおのの第２のパワースイッチングパッド５８に結合され得る。特に、ワイヤボンド６８を使用して、第２のパワースイッチング接点４２を、パワー半導体ダイ５４のおのおのの第２のパワースイッチングパッド５８に結合する場合、１つまたは複数の平準化ワイヤボンド７０が、パワー半導体ダイ５４のおのおのの第２のパワースイッチングパッド５８の間に結合される。上記で論じたように、これは、相互コンダクタンスのミスマッチによるターンオンおよびターンオフ中のパワー半導体ダイ５４の電圧差を低減し、それによって、平準化電流を低減または排除して、ディスクリートパッケージ３６の性能および信頼性を改善し得る。
[0041]ディスクリートパッケージ３６のレイアウトの柔軟性をさらに示す図５は、第１のパワースイッチング接点４０、第２のパワースイッチング接点４２、制御接点４４、およびケルビン接続接点４６のすべてが、ディスクリートパッケージ３６の片側に配置されるディスクリートパッケージ３６を示す。図６は、ディスクリートパッケージ３６を示し、第１のパワースイッチング接点４０、第２のパワースイッチング接点４２、制御接点４４、およびケルビン接続接点４６が、ディスクリートパッケージ３６の同じ側に配置されているが、第１のパワースイッチング接点４０は、直接取り付けられるのではなく、ワイヤボンド６８を介してパワースイッチング導電性トレース４８に結合され、第２のパワースイッチング接点４２は、図５におけるように直接取り付けられるのではなく、ワイヤボンド６８を介して、パワー半導体ダイ５４のおのおのの第２のパワースイッチングパッド５８に結合される。特に、図５および図６に示されるディスクリートパッケージ３６の構成は、ディスクリートパッケージ３６の最小限の変更で（たとえば、パワー半導体ダイ５４が、互いにわずかに接近して移動されて）達成可能である。図７は、図２のようなディスクリートパッケージ３６を示し、第２のパワースイッチング接点４２、制御接点４４、およびケルビン接続接点４６の位置がミラーリングされる。図５～図７は、ディスクリートパッケージ３６の柔軟性を示しており、この柔軟性により、ディスクリートパッケージ３６を様々なシステムに適合させることができる。
[0042]２つのパワー半導体ダイ５４のみを含むディスクリートパッケージ３６が上記に示されているが、本開示の原理は、任意の数のパワー半導体ダイ５４を含むディスクリートパッケージ３６に等しく適用される。したがって、図８は、４つのパワー半導体ダイ５４を含むディスクリートパッケージ３６を示す。図示されるように、ディスクリートパッケージ３６は、上記のものと実質的に同様である。制御導電性トレース５０およびケルビン導電性トレース５２は、追加のパワー半導体ダイ５４が、複雑なルーティングまたはレイアウトなしに、ディスクリートパッケージ３６の接点に容易に結合されることを可能にする。図示されていないが、ディスクリートパッケージ３６の多くの追加の構成およびレイアウトが可能であり、それらのすべてが本明細書で企図される。
[0043]当業者は、本開示の好ましい実施形態に対する改善および修正を認識するであろう。そのようなすべての改善および修正は、本明細書に開示される概念および以下の特許請求の範囲内で考慮される。

Claims (23)

  1. パワーエレクトロニクス用のパッケージであって、
    パワー基板と、
    前記パワー基板上の少なくとも２つのパワー半導体ダイであって、前記少なくとも２つのパワー半導体ダイのおのおのは、
    第１のパワースイッチングパッドおよび第２のパワースイッチングパッドと、
    制御パッドと、
    前記第１のパワースイッチングパッド、前記第２のパワースイッチングパッド、および前記制御パッドの間の半導体構造であって、前記第１のパワースイッチングパッドと前記第２のパワースイッチングパッドとの間のパワースイッチング経路の抵抗が、前記制御パッドにおいて提供される制御信号に基づくように構成された、半導体構造と、
    前記パワー半導体ダイ上の前記第２のパワースイッチングパッドに結合されるケルビン接続パッドとを備える、少なくとも２つのパワー半導体ダイと、
    前記パワー基板上のケルビン導電性トレースを介して、前記少なくとも２つのパワー半導体ダイのおのおのの前記ケルビン接続パッドに結合される、ケルビン接続接点とを備える、パッケージ。
  2. 前記少なくとも２つのパワー半導体ダイのおのおのの前記ケルビン接続パッドは、１つまたは複数のワイヤボンドを介して前記ケルビン導電性トレースに結合され、
    前記ケルビン導電性トレースは、１つまたは複数のワイヤボンドを介して前記ケルビン接続接点に結合される、請求項１に記載のパッケージ。
  3. 前記少なくとも２つのパワー半導体ダイのおのおのは、パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）半導体ダイであり、
    前記第１のパワースイッチングパッドは、前記半導体構造のドレイン領域に結合され、
    前記第２のパワースイッチングパッドおよび前記ケルビン接続パッドは、前記半導体構造のソース領域に結合され、
    前記制御パッドは、前記半導体構造のゲート領域に結合される、請求項１に記載のパッケージ。
  4. 前記少なくとも２つのパワー半導体ダイのおのおのは、パワー絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）半導体ダイであり、
    前記第１のパワースイッチングパッドは、前記半導体構造のコレクタ領域に結合され、
    前記第２のパワースイッチングパッドおよび前記ケルビン接続パッドは、前記半導体構造のエミッタ領域に結合され、
    前記制御パッドは、前記半導体構造のゲート領域に結合される、請求項１に記載のパッケージ。
  5. 前記パワー基板は、長方形であり、
    前記ケルビン導電性トレースは、前記パワー基板のエッジに平行ではない少なくとも１つのエッジを含む、請求項１に記載のパッケージ。
  6. 前記少なくとも２つのパワー半導体ダイのおのおのは、前記パワー基板上のパワースイッチング導電性トレース上に提供され、
    前記パワースイッチング導電性トレースは、前記パワー基板のエッジに平行ではない少なくとも１つのエッジを含み、
    前記パワースイッチング導電性トレースの前記少なくとも１つのエッジは、前記ケルビン導電性トレースの前記少なくとも１つのエッジと平行である、請求項５に記載のパッケージ。
  7. 前記少なくとも２つのパワー半導体ダイのおのおのの前記第２のパワースイッチングパッドは、ともに結合される、請求項１に記載のパッケージ。
  8. 前記少なくとも２つのパワー半導体ダイのおのおのの前記第２のパワースイッチングパッドは、１つまたは複数のワイヤボンドを介して結合される、請求項７に記載のパッケージ。
  9. 前記少なくとも２つのパワー半導体ダイのおのおのの前記第２のパワースイッチングパッドは、リードフレーム接点構造を介して結合される、請求項７に記載のパッケージ。
  10. 前記少なくとも２つのパワー半導体ダイのおのおのの前記第１のパワースイッチングパッドに結合された第１のパワースイッチング接点と、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記第２のパワースイッチングパッドに結合された第２のパワースイッチング接点と、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記制御パッドに結合された制御接点とをさらに備える、請求項１に記載のパッケージ。
  11. 前記第１のパワースイッチング接点、前記第２のパワースイッチング接点、前記制御接点、および前記ケルビン接続接点は、前記パッケージの同じ側に配置される、請求項１０に記載のパッケージ。
  12. 前記パッケージは、リードフレームパッケージである、請求項１１に記載のパッケージ。
  13. 前記第１のパワースイッチング接点、前記第２のパワースイッチング接点、前記制御接点、および前記ケルビン接続接点のうちの少なくとも１つは、前記パッケージの異なる側に配置される、請求項１０に記載のパッケージ。
  14. 前記パワー基板上のパワースイッチング導電性トレースと、
    前記パワー基板上の制御トレースとをさらに備え、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記第１のパワースイッチングパッドが、前記パワースイッチング導電性トレースに直接結合されるように、前記少なくとも２つのパワー半導体ダイは、前記パワースイッチング導電性トレース上に提供され、
    前記パワースイッチング導電性トレースは、１つまたは複数のワイヤボンドを介して前記第１のパワースイッチング接点に結合され、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記制御パッドは、１つまたは複数のワイヤボンドを介して前記制御トレースに結合され、
    前記制御トレースは、１つまたは複数のワイヤボンドを介して前記制御接点に結合され、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記ケルビン接続パッドは、１つまたは複数のワイヤボンドを介して前記ケルビン導電性トレースに結合され、
    前記ケルビン導電性トレースは、１つまたは複数のワイヤボンドを介して前記ケルビン接続接点に結合され、
    前記第２のパワースイッチング接点は、１つまたは複数のワイヤボンドを介して、前記少なくとも２つのパワー半導体ダイのおのおのの前記第２のパワースイッチングパッドに結合される、請求項１０に記載のパッケージ。
  15. 前記パワー基板上のパワースイッチング導電性トレースと、
    前記パワー基板上の制御トレースとをさらに備え、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記第１のパワースイッチングパッドが、前記パワースイッチング導電性トレースに直接結合されるように、前記少なくとも２つのパワー半導体ダイは、前記パワースイッチング導電性トレース上に提供され、
    前記第１のパワースイッチング接点は、前記パワースイッチング導電性トレースに直接取り付けられ、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記制御パッドは、１つまたは複数のワイヤボンドを介して前記制御トレースに結合され、
    前記制御トレースは、１つまたは複数のワイヤボンドを介して前記制御接点に結合され、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記ケルビン接続パッドは、１つまたは複数のワイヤボンドを介して前記ケルビン導電性トレースに結合され、
    前記ケルビン導電性トレースは、１つまたは複数のワイヤボンドを介して前記ケルビン接続接点に結合され、
    前記第２のパワースイッチング接点は、前記少なくとも２つのパワー半導体ダイのおのおのの前記第２のパワースイッチングパッドに直接取り付けられる、請求項１０に記載のパッケージ。
  16. 前記パワー基板上の制御導電性トレースを介して、前記少なくとも２つのパワー半導体ダイのおのおのの前記制御パッドに結合された制御接点をさらに備える、請求項１に記載のパッケージ。
  17. 前記少なくとも２つのパワー半導体ダイのおのおのの前記ケルビン接続パッドは、１つまたは複数のワイヤボンドを介して前記ケルビン導電性トレースに結合され、
    前記ケルビン導電性トレースは、１つまたは複数のワイヤボンドを介して前記ケルビン接続接点に結合され、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記制御パッドは、１つまたは複数のワイヤボンドを介して前記制御導電性トレースに結合され、
    前記制御導電性トレースは、１つまたは複数のワイヤボンドを介して前記制御接点に結合される、請求項１６に記載のパッケージ。
  18. 前記少なくとも２つのパワー半導体ダイは、少なくとも４つのパワー半導体ダイを含む、請求項１に記載のパッケージ。
  19. パワーエレクトロニクス用のパッケージであって、
    パワー基板と、
    前記パワー基板上の少なくとも２つのパワー半導体ダイであって、前記少なくとも２つのパワー半導体ダイのおのおのは、
    第１のパワースイッチングパッドおよび第２のパワースイッチングパッドと、
    制御パッドと、
    前記第１のパワースイッチングパッド、前記第２のパワースイッチングパッド、および前記制御パッドの間の半導体構造であって、前記第１のパワースイッチングパッドと前記第２のパワースイッチングパッドとの間のパワースイッチング経路の抵抗が、前記制御パッドにおいて提供される制御信号に基づくように構成された、半導体構造とを備える、少なくとも２つのパワー半導体ダイと、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記第２のパワースイッチングパッド間に結合された１つまたは複数のパワースイッチング平準化ワイヤボンドとを備える、パッケージ。
  20. 前記少なくとも２つのパワー半導体ダイのおのおのは、パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）半導体ダイであり、
    前記第１のパワースイッチングパッドは、前記半導体構造のドレイン領域に結合され、
    前記第２のパワースイッチングパッドは、前記半導体構造のソース領域に結合され、
    前記制御パッドは、前記半導体構造のゲート領域に結合される、請求項１９に記載のパッケージ。
  21. 前記少なくとも２つのパワー半導体ダイのおのおのは、パワー絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）半導体ダイであり、
    前記第１のパワースイッチングパッドは、前記半導体構造のコレクタ領域に結合され、
    前記第２のパワースイッチングパッドは、前記半導体構造のエミッタ領域に結合され、
    前記制御パッドは、前記半導体構造のゲート領域に結合される、請求項１９に記載のパッケージ。
  22. パワーエレクトロニクス用のパッケージであって、
    パワー基板と、
    前記パワー基板上の少なくとも２つのパワー半導体ダイであって、前記少なくとも２つのパワー半導体ダイのおのおのは、
    第１のパワースイッチングパッドおよび第２のパワースイッチングパッドと、
    制御パッドと、
    前記第１のパワースイッチングパッド、前記第２のパワースイッチングパッド、および前記制御パッドの間の半導体構造であって、前記第１のパワースイッチングパッドと前記第２のパワースイッチングパッドとの間のパワースイッチング経路の抵抗が、前記制御パッドにおいて提供される制御信号に基づくように構成された、半導体構造とを備える、少なくとも２つのパワー半導体ダイと、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記第１のパワースイッチングパッドに結合された第１のパワースイッチング接点と、
    前記少なくとも２つのパワー半導体ダイのおのおのの前記第２のパワースイッチングパッドに結合された第２のパワースイッチング接点と、
    前記第２のパワースイッチングパッドとは別に前記少なくとも２つのパワー半導体ダイのおのおのの前記第２のパワースイッチングパッドに結合されたケルビン接続接点とを備える、パッケージ。
  23. 前記第２のパワースイッチング接点は、第１の相互接続によって前記少なくとも２つのパワー半導体ダイのおのおのの前記第２のパワースイッチングパッドに結合され、前記ケルビン接続接点は、前記第１の相互接続から離れた第２の相互接続によって前記第２のパワースイッチングパッドに結合される、請求項２２に記載のパッケージ。
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