WO2018043535A1 - パワーモジュール、駆動回路付パワーモジュール、および産業機器、電気自動車またはハイブリッドカー - Google Patents
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Definitions
- the present embodiment relates to a power module, a power module with a drive circuit, and industrial equipment, an electric vehicle, or a hybrid car.
- SiC silicon carbide
- the SiC power module since the loss of the SiC device is relatively small, a large current can be conducted and high-temperature operation is facilitated. Moreover, the power module used for a power converter device needs switching at high speed, and a reduction in inductance is required.
- a power semiconductor module in which a power element (chip) including a semiconductor device such as an insulated gate bipolar transistor (IGBT) is molded with a resin has been known. Yes. Since the semiconductor device generates heat in the operation state, it is general to dissipate heat by disposing a heat sink or a cooler such as a heat sink or fin on the back surface side to cool the semiconductor device.
- a power element chip
- IGBT insulated gate bipolar transistor
- the gate driver (hereinafter referred to as “GD”) is required to be cooled due to the increase in current and heat resistance of the power module. Furthermore, since the GD that controls the power module needs to be connected in the vicinity of the module from the viewpoint of securing the operation speed, it is easily affected by the heat generated by the power module, so a cooler that cools the module is used. If the GD can be cooled, not only the heat-resistant temperature of the power module can be improved, but also the power module can be miniaturized, which leads to further miniaturization of the power module.
- This embodiment provides a power module capable of reducing the inductance of the control signal wiring of the switching element and enabling low-loss switching.
- This embodiment provides a semiconductor power module, a power module with a drive circuit, and industrial equipment, an electric vehicle, or a hybrid car that can improve the heat-resistant temperature as well as increase the current and is suitable for downsizing.
- a first insulating substrate having a first conductive layer on the surface, a first insulating layer disposed on the first conductive layer, and a first electrode connected to the first conductive layer.
- a power module is provided that is disposed with a gap therebetween.
- a power module encapsulating a power semiconductor device that performs a switching operation, a first cooler disposed on a first encapsulating surface of the power module, A first drive circuit unit that is mounted on a surface of the first cooler opposite to the contact surface with the power module and that drives the semiconductor device of the power module; A power module with a drive circuit that can also cool parts is provided.
- the first cooler, the second cooler arranged to face the first cooler, the first cooler, and the second cooler And a terminal electrically connected to an electrode of the semiconductor device is disposed between the first cooler and the first cooler or the first cooler.
- a power module with a drive circuit comprising a first drive circuit unit for driving the semiconductor device of the power module.
- an industrial device an electric vehicle, or a hybrid car that is mounted with the power module with a drive circuit and performs a power conversion operation.
- the present embodiment it is possible to provide a power module capable of reducing the inductance of the control signal wiring of the switching element and capable of switching with low loss.
- a power module it is possible to provide a power module, a power module with a drive circuit, and an industrial device, an electric vehicle, or a hybrid car that are suitable for miniaturization because the heat resistance can be improved with an increase in current. .
- FIG. 3 is a schematic sectional view taken along the line II of FIG. 2.
- the typical top view which shows the principal part of the modification of the power module which concerns on 1st Embodiment.
- FIG. 6 is a schematic sectional view taken along line II-II in FIG. 5.
- the typical top view which shows the principal part of the modification of the power module which concerns on 1st Embodiment.
- FIG. 10 is a schematic sectional view taken along line III-III in FIG. 9.
- FIG. 10 is a schematic sectional view taken along line IV-IV in FIG. 9.
- the typical top view which shows the wiring pattern of the 1st insulated substrate of the power module which concerns on 2nd Embodiment.
- FIG. 16 is a schematic sectional view taken along line VV in FIG. 15. The typical top view which shows the principal part of the modification of the power module which concerns on 3rd Embodiment.
- FIG. 19 is a schematic sectional view taken along line VI-VI in FIG.
- FIG. 22 is a schematic sectional view taken along line VII-VII in FIG. 21.
- the typical top view which shows the surface of the upper surface side of the 2nd insulated substrate of the power module which concerns on 6th Embodiment.
- FIG. 24 is a schematic sectional view taken along line VIII-VIII in FIG. 23.
- the typical top view which shows the principal part of the power module which concerns on 7th Embodiment.
- the typical top view which shows the surface of the upper surface side of the 2nd insulated substrate of the power module which concerns on 7th Embodiment.
- the typical top view which shows the surface of the lower surface side of the 2nd insulated substrate of the power module which concerns on 7th Embodiment.
- FIG. 29 is a schematic sectional view taken along line IX-IX in FIG. 28.
- the typical top view which shows the principal part of the power module which concerns on 8th Embodiment.
- the typical top view which shows the surface of the upper surface side of the 2nd insulated substrate of the power module which concerns on 8th Embodiment.
- the typical top view which shows the surface of the lower surface side of the 2nd insulated substrate of the power module which concerns on 8th Embodiment.
- FIG. 33 is a schematic sectional view taken along line XX in FIG. 32.
- the typical top view which shows the principal part of the power module which concerns on 9th Embodiment.
- FIG. 37 is a schematic sectional view taken along the line XI-XI in FIG. 36.
- the circuit block diagram of the power module which concerns on 9th Embodiment. (A) The typical bird's-eye view block diagram of the wiring pattern of the comparative example used for simulation, (b) The typical bird's-eye view block diagram of the wiring pattern of this embodiment used for simulation. The equivalent circuit diagram containing the snubber circuit of the power module which concerns on embodiment.
- FIG. 1 is a schematic circuit representation of a SiC MOSFET of a one-in-one module (1 in 1 module), which is a power module according to an embodiment.
- FIG. 4 is a detailed circuit representation diagram of the SiC MOSFET of the one-in-one module, which is a power module according to the embodiment.
- FIG. 3 is a schematic circuit representation diagram of a SiC MOSFET of a two-in-one module, which is a power module according to an embodiment.
- FIG. 5 is a schematic cross-sectional structure diagram of a SiC MOSFET that is an example of a semiconductor device applied to the power module according to the embodiment and includes a source pad electrode SPD and a gate pad electrode GPD.
- FIG. 5 is a schematic cross-sectional structure diagram of an IGBT including an emitter pad electrode EPD and a gate pad electrode GPD, which is an example of a semiconductor device applied to the power module according to the embodiment.
- FIG. 4 is a schematic cross-sectional structure diagram of a SiC DI (Double-Implanted) MOSFET, which is an example of a semiconductor device applicable to the power module according to the embodiment.
- SiC DI Double-Implanted
- the semiconductor device applicable to the power module which concerns on embodiment, Comprising: The typical cross-section figure of SiC trench (T: Trench) MOSFET.
- T Trench
- the typical circuit block diagram of the three-phase alternating current inverter comprised using the power module which concerns on embodiment which applied SiC MOSFET as a semiconductor device.
- the typical cross-section figure of the power module which provided the cooler on the surface of the lower surface side of the 1st insulated substrate of the power module which concerns on 7th Embodiment, and the upper surface of the 2nd insulated substrate.
- a typical sectional view showing a schematic structure of a power module with a drive circuit concerning a 12th embodiment A typical sectional view showing a schematic structure of a power module with a drive circuit concerning a 13th embodiment.
- FIG. 1 is a configuration example of a GD that can be applied to a power module with a drive circuit in a power control unit of an industrial device, an electric vehicle, or a hybrid car equipped with the power module with a drive circuit according to the embodiment, and (a) a front side plane. Schematic which shows a pattern structure, (b) The schematic which permeate
- the schematic block block diagram which shows the case where the power module with a drive circuit which concerns on embodiment is applied to the power control unit of industrial equipment, an electric vehicle, or a hybrid car as an example.
- the block block diagram which shows the principal part of the power control unit of the industrial equipment and electric vehicle to which the power module with a drive circuit which concerns on embodiment is applied.
- the block block diagram which shows the principal part of the power control unit of the hybrid car to which the power module with a drive circuit which concerns on embodiment is applied.
- FIG. 1A A schematic plan view of a main part of a power module (hereinafter referred to as “PM”) 10 according to a comparative example is represented as shown in FIG. 1A, and as a semiconductor device (chip), for example, SiC
- FIG. 1A An equivalent circuit of the one-in-one module corresponding to FIG. 1A to which the MOSFET is applied is expressed as shown in FIG.
- the PM 10 according to the comparative example includes an insulating substrate 22D, a negative electrode pattern 24D4 / positive electrode pattern 24D3 disposed on the insulating substrate 22D, a signal wiring pattern such as a gate signal wiring 1 / source signal wiring 2, and a positive electrode. And a semiconductor device Q1 (Q11, Q12, Q13) disposed on the pattern 24D3.
- the signal lines of the source signal line terminal SS and the gate signal line terminal GS have inductances LG and LS.
- the directions of the current iG flowing when charging the parasitic capacitance of the gate signal wiring 1 and the current iS flowing through the source signal wiring 2 are opposite to each other. Therefore, since the magnetic flux generated by the current iG and the current iS cancels each other, the influence of the inductances LG and LS can be reduced. However, since the gate signal wiring 1 and the source signal wiring 2 are spaced apart from each other on the same plane, the effect of canceling the magnetic flux is limited.
- the currents flowing through the positive electrode pattern 24D3 and the negative electrode pattern 24D4 are in the same direction, and there are inductances LP and LN.
- inductances LP and LN cause a surge voltage generated during switching. Further, the inductances LG and LS slow down the switching speed and cause a shift in turn-on timing of each semiconductor device. Therefore, the smaller the inductance, the better.
- FIG. 2 A schematic plan view of the PM 10A according to the first embodiment is expressed as shown in FIG. 2, and a schematic cross-sectional structure taken along line II in FIG. 2 is expressed as shown in FIG. PM10A is shown by the example of the same one-in-one module as a comparative example (FIG. 1).
- Q11 to Q13 may be expressed as Q1.
- the drain electrode is referred to as a first electrode
- the gate pad electrode is referred to as a second electrode
- the source pad electrode is referred to as a third electrode.
- the gate signal wiring 1 is referred to as a first signal wiring 1
- the source signal wiring 2 is referred to as a second signal wiring 2.
- the PM 10A includes a first insulating substrate 21D, a positive terminal P, a negative terminal N, a first signal wiring 1, a second signal wiring 2, an insulating layer 3, a first semiconductor device Q1, and a first signal wiring terminal GS. , A second signal connection portion 24D1, and a second signal wiring terminal SS.
- the first insulating substrate 21D is made of, for example, a substrate 22D made of ceramic, the first conductive layer 24D on the upper surface of the substrate 22D, and the second conductive layer on the lower surface. 23D.
- the first insulating substrate 21D for example, an AMB (Active Metal Brazed, Active Metal Bond) substrate, a DBC (Direct Bonding Copper) substrate, a DBA (Direct Bonding Aluminum) substrate, or the like is applicable.
- the insulating layer 3 may be a resin substrate (FR-4, CEM-3, epoxy resin). Further, the same ceramic as the first insulating substrate 21D may be used.
- a positive electrode pattern 24D3 is disposed between a positive electrode terminal P connected to one of the short sides of the rectangular first insulating substrate 21D and a negative electrode terminal N connected to the other short side.
- the positive electrode pattern 24D3 and the positive terminal P are connected by, for example, soldering.
- First semiconductor devices Q11 to Q13 are arranged on positive electrode pattern 24D3.
- an inverted L-shaped negative electrode pattern 24D4 is disposed so as to surround the positive electrode pattern 24D3.
- the third electrode (source bad electrode) of the first semiconductor device Q1 and the negative electrode pattern 24D4 are connected by a bonding wire.
- the negative electrode terminal N is connected to the negative electrode pattern 24D4 opposite to the positive electrode terminal P by, for example, soldering.
- the first signal wiring 1 has a rectangular shape that is longer than the range in which the first semiconductor devices Q11 to Q13 are disposed along the arrangement of the first semiconductor devices Q11 to Q13 on the side opposite to the negative electrode pattern 24D4. Arranged on the insulating substrate 21D. The first signal wiring 1 is taken out from the end on the negative electrode terminal N side by the first signal wiring terminal GS.
- the insulating layer 3 has a planar shape smaller than that of the first signal wiring 1 in this example on the first signal wiring 1, and a part of the first signal wiring 1 on the first semiconductor device Q1 side is visible. Be placed.
- the first signal wiring 1 that can be seen is connected to the first semiconductor devices Q11 to Q13 by bonding wires.
- the second signal wiring 2 is disposed on the insulating layer 3 so as to cover almost the entire surface of the insulating layer 3.
- the laminated structure of this part may be configured by a multilayer AMB substrate, or the insulating layer 3 may be configured by another substrate. Embodiments configured with separate substrates will be described later.
- the second signal wiring 2 is connected to the first semiconductor devices Q11 to Q13 by bonding wires.
- the second signal wiring 2 is further connected to a second signal connection portion 24D1 disposed on the first insulating substrate 21D by a bonding wire.
- the second signal connection portion 24D1 has a rectangular shape in the extending direction on the negative electrode N side of the second signal wiring 2 and is disposed on the first insulating substrate 21D.
- the second signal connection unit 24D1 is taken out by the second signal wiring terminal SS.
- the PM 10A according to the first embodiment is disposed on the first insulating substrate 21D having the first conductive layer 24D on the surface and the first conductive layer 24D, and the first electrode is connected to the first conductive layer 24D.
- the first signal line 1 formed on the surface of the first insulating substrate 21D and connected to the second electrode (gate pad electrode) of the first semiconductor device Q1, and the first insulating substrate 21D.
- a second signal wiring 2 formed on the front surface side and connected to a third electrode (source bad electrode) of the first semiconductor device Q1, and an insulating layer 3 disposed on the first insulating substrate 21D.
- the one signal wiring 1 and the second signal wiring 2 are arranged with an insulating layer 3 interposed therebetween.
- the straight edge in the extending direction of the first signal wiring 1 does not coincide with the straight edge on the first semiconductor device Q1 side of the insulating layer 3.
- a part of the first signal wiring 1 on the first semiconductor device Q1 side is visible. That is, the insulating layer 3 is disposed at a position where the second electrode (gate pad electrode), the first signal wiring 1 and the third electrode (source bad electrode), and the second signal wiring 2 can be connected by the connecting member. .
- the second electrode (gate pad electrode) of the first semiconductor device Q1 and the first signal wiring 1 are connected by the bonding wire WGS.
- the second signal wiring 2 disposed on the insulating layer 3 and the third electrode (source bad electrode) of the first semiconductor device Q1 are connected by the bonding wire WG1.
- the third electrode (source bad electrode) of the first semiconductor device Q1 and the negative electrode pattern 24D4 are connected by the bonding wire WDS.
- the bonding wire may be anything as long as it is a connecting member that can be electrically connected. For example, it may be a lead member formed of an elongated metal material.
- the magnetic flux generated by the current that conducts the second signal wiring 2 and the first signal wiring 1 can be offset.
- the influence of the inductances LG and LS can be reduced. That is, the effect of reducing the inductances LG and LS can be obtained.
- the inductance value of the second signal wiring 2 is larger than the inductance value of the third electrode (source bad electrode). It is also possible to overlap the cross sections of the second signal wiring 2 and the first signal wiring 1 so as to coincide with each other. In that case, a part of the insulating layer 3 may be cut into, for example, a rectangular shape so that the first signal wiring 1 and the second electrode of the first semiconductor device Q1 can be connected by the bonding wire WGS. . With such a configuration, for example, the cross sections of the second signal wiring 2 and the first signal wiring 1 in the II cross section can be matched.
- FIG. 4 shows a schematic plan view of a PM 10B according to Modification 1 configured using the insulating layer 3 provided with the notches 81 to 83.
- the first signal wiring 1 made visible by the notch 81 is connected to the second electrode of the first semiconductor device Q11 by a bonding wire.
- the first signal wiring 1 corresponding to the positions of the notches 82 and 83 is connected to the second electrodes of the first semiconductor devices Q12 and Q13 by bonding wires, respectively.
- the insulating layer 3 has a cutout portion in which the insulating layer 3 is cut out at a position where the second electrode and the first signal wiring 1 or the third electrode and the second signal wiring 2 can be connected by the connecting member. 81 to 83 may be provided. By matching the cross sections of the second signal wiring 2 and the first signal wiring 1, it is possible to further enhance the inductance canceling effect.
- the second signal wiring 2 may be disposed on the first conductive layer 24 ⁇ / b> D, and the first signal wiring 1 may be disposed on the upper surface of the insulating layer 3.
- the PM 10B may include a current sense electrode for detecting a part of the current flowing through the third electrode.
- the current sense electrode is provided for the purpose of detecting overcurrent.
- Modification 2 A schematic plan view of the PM 10C according to Modification 2 is represented as shown in FIG. 5, and a schematic cross-sectional structure taken along line II-II in FIG. 5 is represented as shown in FIG. Modification 2 shows an example of the same one-in-one module as that of the first embodiment.
- Modification 2 is different from the first embodiment (FIG. 2) in that a current sense electrode 4 is provided.
- the current sense electrode 4 is arranged on the surface on the upper surface side of the insulating layer 3 in parallel with the second signal wiring 2.
- the positions of the current sense electrode 4 and the second signal wiring 2 on the insulating layer 3 may be interchanged.
- the current sense electrode 4 is disposed on the upper surface of the insulating layer 3 or the first insulating substrate 21D.
- the current sense connection portion 24D5 having the same shape as the second signal connection portion 24D1 is disposed at the end portion of the first insulating substrate 21D obtained by extending the current sense electrode 4 toward the second signal wiring terminal SS.
- the current sense connection 24D5 is taken out by the current sense terminal CS.
- the current sense electrode 4 is disposed on the upper surface side of the insulating layer 3. And it connects with the 3rd electrode (source bad electrode) of the 1st semiconductor device Q1 with bonding wire WS1.
- the current sense electrode 4 may be disposed on the first semiconductor device Q1 side. That is, the second signal wiring 2 and the current sense electrode 4 may be interchanged.
- the current sense electrode 4 is disposed on the surface of the insulating layer 3 or the first insulating substrate 21D where the first semiconductor device Q1 is disposed. By arranging the second signal wiring 2 and the current sense electrode 4 in this way, the connection with the first semiconductor device Q1 can be facilitated.
- the cross sections of the second signal wiring 2 and the first signal wiring 1 may be overlapped.
- the current sense electrode 4 may be disposed so as to overlap the first signal wiring 1 or may not be overlapped.
- Modification 3 A schematic plan view of the PM 10D according to Modification 3 is expressed as shown in FIG. In addition, illustration of the schematic cross-section of the modification 3 is abbreviate
- the current sense electrode 4 of Modification 2 is disposed between the first signal wiring 1 and the positive electrode pattern 24D3.
- the current sense electrode 4 has a length exceeding the range where the first semiconductor devices Q11 to Q13 are mounted, and is arranged along the positive electrode pattern 24D3.
- the current sense electrode 4 By arranging the current sense electrode 4 in this way, the connection between the second signal wiring 2, the first signal wiring 1, the current sense electrode 4 and the first semiconductor device Q 1 can be facilitated.
- Modification 4 A schematic plan view of PM10E according to Modification 4 is expressed as shown in FIG. In addition, illustration of the schematic cross-section of the modification 4 is abbreviate
- the current sense electrode 4 of Modification 3 is disposed between the positive electrode pattern 24D3 and the negative electrode pattern 24D4.
- the current sense electrode 4 is arranged along one side of the positive electrode pattern 24D3 and taken out to the outside by a current sense terminal CS arranged next to the positive electrode terminal P.
- the current sense electrode 4 By arranging the current sense electrode 4 in this way, the connection between the second signal wiring 2, the first signal wiring 1, the current sense electrode 4 and the first semiconductor device Q 1 can be facilitated.
- FIG. 9 A schematic plan view of the main part of the PM 10F according to the second embodiment is represented as shown in FIG. 9, and a schematic cross-sectional structure taken along line III-III in FIG. 9 is represented as shown in FIG. A schematic cross-sectional structure taken along line IV-IV in FIG. 9 is expressed as shown in FIG.
- the PM 10F according to the second embodiment is configured such that the insulating layer 3 of the first embodiment is configured by the first cancel substrate 21M.
- the first cancel substrate 21M for example, an AMB substrate can be applied.
- FIG. 12 which is a schematic plan view showing a wiring pattern of the first insulating substrate 21D is also referred to.
- the first conductive layer 24D of the first insulating substrate 21D includes a first common electrode pattern 24D3 connected to the first electrodes (drain electrodes) of the plurality of first semiconductor devices Q11 to Q13.
- the first common electrode pattern 24D3 is the same as the positive electrode pattern, and is hereinafter referred to as a first common electrode pattern 24D3.
- the first conductive layer 24D of the first insulating substrate 21D has a second signal connection portion 24D1, a negative electrode pattern 24D4, a current sense electrode 4, second signal connection portions 24D6, 24D8, 24DA, and a first signal connection.
- the units 24D7, 24D9, 24DB, and 24DC are arranged.
- Each of the second signal connection portions 24D6, 24D8, and 24DA is connected to the third electrodes (source bad electrodes) of the first semiconductor devices Q11 to Q13 by bonding wires.
- the first signal connection portions 24D7, 24D9, and 24DB are connected to the second electrodes (gate pad electrodes) of the first semiconductor devices Q11 to Q13 by bonding wires.
- the first signal connection portion 24DC is connected to the first signal wiring terminal GS so that the first signal connection portion 24DC can be taken out of the second signal connection portion 24D1 in a direction orthogonal to the other first signal connection portions 24D7, 24D9, and 24DB. Placed next to it.
- the third electrode of the first semiconductor devices Q11 to Q13 and the negative electrode pattern 24D4 are connected by a bonding wire.
- the lead member 5 Shows an example of connection. The lead member 5 performs the same function as the bonding wire.
- the PM 10F includes the first signal wiring 1 and the second signal wiring 2 on the front surface and the back surface with the insulating layer 22M interposed therebetween, and is disposed opposite to the upper side of the first insulating substrate 21D.
- Column electrodes 6G1 to 6G4 and 6S1 to 6S4 are provided for connection.
- FIG. 13A is a schematic plan view showing the upper surface of the first cancel substrate 21M
- FIG. 13B is a schematic plan view showing the lower surface of the first cancel substrate 21M.
- the first cancel substrate 21M has a rectangular outer shape, and the first signal wiring 1 is disposed on the upper surface of the first cancel substrate 21M.
- the first signal wiring 1 is connected to the first signal wirings 24M2, 24M3, 24M4, and 24M5 on the lower surface side of the first cancel substrate 21M through the through holes 7G1, 7G2, 7G3, and 7G4, respectively.
- the first signal wirings 24M2, 24M3, 24M4, and 24M5 on the lower surface side of the first cancel substrate 21M are disposed apart from the second signal wiring 2 that is disposed so as to cover almost the entire surface. That is, the first signal wirings 24M2, 24M3, 24M4, and 24M5 are insulated from the second signal wiring 2 and patterned in an island shape.
- the first conductive layer 24D of the first insulating substrate 21D has a second signal connection portion 24D1, a current sense electrode 4, a first signal connection portion 24DB, a second signal connection portion 24DA, and a current from the second signal wiring terminal SS side.
- the electrode patterns are arranged in the order of the sense electrode 4, the first signal connection unit 24D9, the second signal connection unit 24D8, the current sense electrode 4, the first signal connection unit 24D7, and the second signal connection unit 24D6.
- the second signal connection portion 24D1 is soldered to the second signal wiring terminal SS, for example.
- the second signal connection portion 24D6 connected to the third electrode of the first semiconductor device Q11 with a bonding wire is connected to the second signal wiring 2 on the lower surface of the first cancel substrate 21M via the columnar electrode 6S1.
- the second signal connection portions 24D8 and 24DA connected to the third electrodes of the other first semiconductor devices Q12 and Q13 by bonding wires are connected to the second signal wiring 2 via the columnar electrodes 6S2 and 6S3, respectively.
- the first signal connection portion 24D7 connected to the second electrode of the first semiconductor device Q11 is connected to the first signal wiring 24M2 on the surface on the lower surface side of the first cancel substrate 21M via the columnar electrode 6G1.
- the first signal wiring 24M2 is connected to the first signal wiring 1 on the surface on the upper surface side of the first cancel substrate 21M through the through hole 7G1.
- the first signal connection portion 24D9 connected to the other first semiconductor device Q12 by the bonding wire is also connected to the first signal wiring 1 through the columnar electrode 6G2, the first signal wiring 24M3, and the through hole 7G2.
- the second electrode of the first semiconductor device Q13 is also connected to the first signal wiring 1 through the first signal connection portion 24DB, the columnar electrode 6G3, the first signal wiring 24M4, and the through hole 7G3.
- the first signal wiring 1 on the surface on the upper surface side of the first cancel substrate 21M is connected to the first signal connection portion on the surface on the upper surface side of the first insulating substrate 21D via the through hole 7G4, the first signal wiring 24M5, and the columnar electrode 6G4. Connected to 24DC. Although it cannot be confirmed in the cross section of FIG. 10 due to the drawing, the first signal connection portion 24DC is taken out by the first signal wiring terminal GS.
- the second signal wiring 2 arranged so as to cover almost the entire surface on the lower surface side of the first cancel substrate 21M is provided with the second signal connection portion 24D1 on the surface on the upper surface side of the first insulating substrate 21D via the columnar electrode 6S4. Connected to. As shown in FIG. 11, the second signal connection portion 24D1 is taken out by the second signal wiring terminal SS.
- the PM 10F may be configured using the first cancel substrate 21M in which the first signal wiring 1 and the second signal wiring 2 are arranged on the front surface and the back surface.
- the first cancel substrate 21M By using the first cancel substrate 21M, the first signal wiring 1 and the second signal wiring 2 can be arranged so as to overlap each other with substantially the same area. Therefore, the influence of the inductances LG and LS can be further reduced. That is, the effect of further reducing the inductances LG and LS can be obtained.
- Modification 5 A schematic plan view of a PM 10G according to Modification 5 is expressed as shown in FIG. In addition, illustration of the schematic cross-section of the modification 5 is abbreviate
- Modification 5 is obtained by moving the current sense electrode 4 of the PM 10E (FIG. 8) of the second embodiment between the positive electrode pattern 24D3 and the negative electrode pattern 24D4.
- the current sense electrode 4 is disposed along one side of the first common electrode pattern 24D3, and is taken out by the current sense terminal CS disposed next to the positive terminal P.
- the current sense electrode 4 may be disposed between the first cancel substrate 21M and the first common electrode pattern 24D3. Illustration of this modification is omitted. Also in these modified examples, the same effects as those of the second embodiment can be obtained.
- FIG. 15 A schematic plan view of the main part of the PM 10H according to the third embodiment is expressed as shown in FIG. 15, and a schematic cross-sectional structure taken along the line VV of FIG. 15 is shown as shown in FIG. Is done.
- the structure in which the first signal wiring 1 and the second signal wiring 2 are overlapped is configured only by the first insulating substrate 21D.
- the first signal connection portion 24DB connected to the second electrode of the semiconductor device Q13 with the bonding wire is arranged in the same shape at the same position as in the second embodiment.
- the first signal connection portions 24D7, 24D9, and 24DB are rectangles having long sides in a direction orthogonal to the arrangement direction of the first semiconductor devices Q11 to Q13, and are arranged side by side with the first semiconductor devices Q11 to Q13.
- the first signal connection portion 24DC is adjacent to the negative electrode terminal N in the direction orthogonal to the other first signal connection portions 24D7, 24D9, and 24DB so that the first signal connection portion 24DC is connected to the first signal wiring terminal GS and can be taken out to the outside. Be placed.
- the first signal connection portions 24D7, 24D9, 24DB, and 24DC are connected to the first signal wiring 1 disposed on the lower surface of the first insulating substrate 21D through the through holes 37G1, 37G2, 37G3, and 37G4. .
- the second signal wiring 2 is disposed on the first conductive layer 24D on the upper surface side of the first insulating substrate 21D.
- the second signal wiring 2 has a shape in which electrode patterns having a shape (reverse U shape) surrounding the first signal connection portions 24D7, 24D9, 24DB except for the first semiconductor device Q11 side are connected.
- the second signal wiring 2 is extended to the negative terminal N side and taken out by the second signal wiring terminal SS.
- the second signal wiring 2 and the second signal wiring terminal SS are connected by, for example, soldering.
- the first signal wiring terminal GS is arranged next to the second signal wiring terminal SS on the first semiconductor device Q1 side.
- the first signal wiring terminal GS is connected to the first signal connection portion 24DC disposed between the second signal wiring terminal SS and the negative electrode terminal N by, for example, soldering.
- the first signal connection unit 24DC is connected to the first signal line 1 through the through hole 37G4.
- the first signal wiring 1 is arranged by patterning the second conductive layer 23D on the lower surface side of the first insulating substrate 21D. Therefore, the first signal wiring 1 is insulated from the pattern 23D1 of the other second conductive layer 23D.
- the arrangement of the second signal wiring 2 and the first signal wiring 1 may be reversed. That is, you may make it arrange
- the second signal wiring 2 on the lower surface side of the first insulating substrate 21D and the second signal connection portions 24D6, 24D8, and 24DA are connected by through holes.
- the PM 10H according to the third embodiment has the first signal connection portions 24D7, 24D9, 24DB, 24DC connected to the second electrode on the front surface and the back surface, and the second connected to the third electrode.
- the first cancel substrate 21M and the eight columnar electrodes 6S1 to 6S4 and 6G1 to 6G4 according to the second embodiment can be reduced. Therefore, the cost of PM10H can be reduced. Moreover, even if the number of parts is reduced, the same effect as that of the second embodiment can be obtained.
- PM10H according to the third embodiment can also include a current sense electrode 4 as in the first and second embodiments.
- Modification 6 including the current sense electrode 4 will be described.
- Modification 6 A schematic plan view of PM10I according to Modification 6 is expressed as shown in FIG. In addition, illustration of the schematic cross-sectional structure of the modified example 6 is omitted.
- the current sense electrode 4 is disposed between the first common electrode pattern 24D3 and the second signal wiring 2.
- the current sense electrode 4 may be disposed between the first common electrode pattern 24D3 and the negative electrode pattern 24D4, as in the fifth modification (FIG. 14).
- FIG. 18 A schematic plan view of the main part of the PM 10J according to the fourth embodiment is represented as shown in FIG. 18, and a schematic cross-sectional structure taken along the line VI-VI in FIG. 18 is represented as shown in FIG. Is done.
- FIG. 9 the technical idea described in the second embodiment (FIG. 9) is applied to a two-in-one module.
- the PM 10J of the fourth embodiment uses two first cancel boards 21M.
- the PM 10J according to the fourth embodiment is disposed on the second common electrode pattern 24DD connected to the third electrodes (source bad electrodes) of the first semiconductor devices Q11 to Q13 and the second common electrode pattern 24DD.
- the second semiconductor devices Q41 to Q43, and the first signal wiring 1 and the second signal wiring 2 on the front and back surfaces with the insulating layer 22M interposed therebetween, are arranged to face the upper side of the first insulating substrate 21D.
- a cancel substrate 21M is provided with a first signal wiring 1 and a second signal wiring 2 on the front and back surfaces with the insulating layer 22M interposed therebetween, is spaced apart from the first cancel substrate 21M, and is disposed on the first insulating substrate 21D.
- a second cancel substrate 21M disposed opposite to the positions sandwiching the devices Q11 to Q13 and Q41 to Q43.
- the second cancel substrate 21M is the same as the first cancel substrate 21M as is apparent from the reference numerals.
- the second cancel substrate 21M is the first cancel substrate 21M of the second embodiment rotated 180 degrees and arranged next to the negative electrode pattern 24D4 on the opposite side of the first insulating substrate 21D.
- a first common electrode pattern 24D3, a second common electrode pattern 24DD, and a negative electrode pattern 24D4 are disposed between the first cancel substrate 21M and the second cancel substrate 21M.
- the second common electrode pattern 24DD is an output in which the third electrodes (source bad electrodes) of the first semiconductor devices Q11 to Q13 and the first electrodes (drain electrodes) of the second semiconductor devices Q41 to Q43 are connected, and the inverse L It is taken out to the outside by the output terminal O from the tip portion bent in a letter shape.
- the third electrodes (source bad electrodes) of the first semiconductor devices Q11 to Q13 and the second common electrode pattern 24DD are connected by the lead member 5, and the third electrodes (source bad electrodes) of the second semiconductor devices Q41 to Q43 are connected.
- the negative electrode 24D4 show an example of being connected by a bonding wire. Types of the lead member 5 and the bonding wire connecting member may be mixed or unified.
- the first common electrode pattern 24D3 may be output.
- the third electrodes of the second semiconductor devices Q41 to Q43 and the first common electrode pattern 24D3 are connected by a connecting member. That is, a plurality of first semiconductor devices Q11 to Q13 and second semiconductor devices Q41 to Q43 are arranged in tandem on the first common electrode pattern 24D3 and the second common electrode pattern 24DD.
- the common electrode pattern 24DD is output.
- 19 is a schematic view from the vicinity of the columnar electrodes 6S4, 6G4 of the first cancel substrate 21M to the vicinity of 6G4, 6S4 of the first semiconductor device Q13, the second semiconductor device Q43, and the second cancel substrate 21M. It is a typical cross-sectional structure. The description of the configuration of the VI-VI cross section is omitted by adding a reference sign to the cross section.
- FIG. 20 shows a circuit configuration diagram of a PM10J two-in-one module according to the fourth embodiment.
- three first semiconductor devices Q11 to Q13 and three second semiconductor devices Q41 to Q43 are connected in parallel.
- the first signal wiring terminal GS1 and the second signal wiring terminal SS1 of the first semiconductor devices Q11 to Q13 are arranged on the output terminal O side.
- the first signal wiring terminal GS4 and the second signal wiring terminal SS4 of the second semiconductor devices Q41 to Q43 are arranged at point-symmetric positions with respect to the first signal wiring terminal GS1 and the second signal wiring terminal SS1.
- the inductances LG1 and LS1 between the second electrode and the third electrode of the first semiconductor devices Q11 to Q13 constituting the two-in-one, and the second semiconductor devices Q41 to Q43 The influence of the inductances LG4 and LS4 between the second electrode and the third electrode can be reduced. That is, the effect of reducing the inductances LG1, LG4, LS1, and LS4 of each semiconductor device can be obtained.
- FIG. 21 A schematic plan view of the main part of the PM 10K according to the fifth embodiment is represented as shown in FIG. 21, and a schematic cross-sectional structure taken along line VII-VII in FIG. 21 is represented as shown in FIG. Is done.
- FIG. 15 the technical idea described in the third embodiment (FIG. 15) is applied to a two-in-one module.
- the PM 10K according to the fifth embodiment includes a second common electrode pattern 24DD connected to the third electrodes of the first semiconductor devices Q11 to Q13, and a second semiconductor device Q41 disposed on the second common electrode pattern.
- the first signal connection portions 24D7, 24D9, 24DB, 24DC, the through holes 37G1, 37G2, 37G3, 37G4, the second signal wiring 2 and the first signal wiring 1 described in the third embodiment are provided. That is, the PM 10K according to the fifth embodiment includes the first signal connection portions 24D7, 24D9, 24DB, 24DC connected to the second semiconductor devices Q41 to Q43, the through holes 37G1, 37G2, 37G3, and the second signal wiring 2. -Another set of first signal wiring 1 is provided.
- the other set connected to the second semiconductor devices Q41 to Q43 is arranged in a point-symmetrical position with the set of the first semiconductor devices Q11 to Q13.
- Each set is patterned on the surface of the first conductive layer 24D on the upper surface side of the first insulating substrate 21D.
- first common electrode pattern 24D3, the second common electrode pattern 24DD, and the negative electrode pattern 24D4 arranged in the first conductive layer 24D on the upper surface of the first insulating substrate 21D are the same as those in the fourth embodiment (FIG. 18).
- the source pad electrodes of the first semiconductor devices Q11 to Q13 and the second common electrode pattern 24DD are connected by bonding wires.
- FIG. 22 is a schematic cross-sectional structure from the vicinity of the through hole 37G4 of the first insulating substrate 21D to the vicinity of the first semiconductor device Q13, the second semiconductor device Q43, and the other through hole 37G4. .
- the description of the configuration of the VII-VII cross section is omitted by adding a reference symbol to the cross section.
- the inductances LG1, LG4, LS1, and LS4 of the first semiconductor devices Q11 to Q13 and the second semiconductor devices Q41 to Q43 are changed as in the fourth embodiment.
- the effect of reducing is obtained.
- the effect can be obtained with a smaller number of parts than in the fourth embodiment. Therefore, the cost of PM10K can be reduced.
- the current sense electrode 4 can be easily added to the PM 10K of the fifth embodiment. It is the same as that of the modification 6 demonstrated by the relationship between FIG. 15 and FIG. Therefore, the description with reference to those drawings is omitted.
- FIG. 23 A schematic plan view of the main part of the PM 10L according to the sixth embodiment is expressed as shown in FIG. 23, and a schematic plan view of the upper surface side surface of the second insulating substrate 21U is shown in FIG.
- FIG. 25 A schematic plan view of the surface on the lower surface side of the second insulating substrate 21U is expressed as shown in FIG. 25, and a schematic cross-sectional structure taken along line VIII-VIII in FIG. 23 is shown in FIG. It is expressed in
- the PM 10L according to the sixth embodiment also includes the inductance LP (FIG. 1B), the negative terminal N, and the inductance LN (FIG. 1B) of the positive terminal P of the fourth embodiment (FIG. 18). It is configured to reduce.
- the second insulating substrate 21U disposed to face the first insulating substrate 21D includes a third conductive layer 23U and a fourth conductive layer 24U.
- the PM 10L according to the sixth embodiment includes an output terminal O that is electrically connected to the first conductive layer of the first insulating substrate 21D, and faces the first semiconductor devices Q1 and Q4 above the first insulating substrate 21D.
- Power supply terminals P and N electrically connected to the third conductive layer 23U or the fourth conductive layer 24U of the second insulating substrate 21U including the third conductive layer 23U and the fourth conductive layer 24U.
- the fourth embodiment is the same as the fourth embodiment in that it includes a first cancel substrate 21M and a second cancel substrate 21M disposed on the first insulating substrate 21D.
- the second signal connection portions 24D6, 24D8, 24DA connected to the first cancel substrate 21M and the second cancel substrate 21M, the first signal connection portions 24D7, 24D9, 24DB, and the columnar electrodes 6S1-6S4, 6G1-6G4
- the configuration is the same.
- first common electrode pattern 24D3 and the second common electrode pattern 24DD are the same. However, the shapes of the first common electrode pattern 24D3 and the second common electrode pattern 24DD are different. The adjacent sides of the first common electrode pattern 24D3 and the second common electrode pattern 24DD are comb-like patterns, and the respective convex patterns and concave patterns are engaged with each other.
- the positive terminal P is connected to the third conductive layer 23U on the upper surface side of the second insulating substrate 21U as shown in FIG.
- the negative electrode N is different in that it is connected to the fourth conductive layer 24U on the lower surface side of the second insulating substrate 21U.
- the fourth conductive layer 24U is different in that it includes a positive electrode 24U1 and through-holes 7G5 to 7G7, and also includes second columnar electrodes 811 to 813 and third columnar electrodes 841 to 843.
- the first insulating substrate 21D includes the output terminal O, is disposed on the first insulating substrate 21D so as to face the position sandwiching the first semiconductor device Q1, and includes the third conductive layer 23U and the fourth conductive layer 24U.
- the second insulating substrate 21U includes power supply terminals P and N.
- the third conductive layer 23U connected to the positive terminal P covers almost the entire upper surface of the rectangular second insulating substrate 21U.
- the fourth conductive layer 24U connected to the negative electrode terminal N covers almost the entire lower surface of the second insulating substrate 21U.
- Three positive electrodes 24U1 are arranged in a row in the short side direction at the center of the fourth conductive layer 24U, and each positive electrode 24U1 is connected to the third conductive layer 23U (positive electrode) through through holes 7G5 to 7G7, respectively. ing.
- the positive electrode 24U1 is disposed separately from the fourth conductive layer 24U. That is, the three positive electrodes 7G5 to 7G7 are insulated from the fourth conductive layer 24U (negative electrode) and patterned in an island shape.
- the cross section VIII-VIII is a schematic cross-sectional structure from the vicinity of the columnar electrode 6S4 to the vicinity of the columnar electrode 6S4 on the first semiconductor device Q13, second columnar electrode 812, second semiconductor device Q43, and second semiconductor device Q43 side. .
- the first common electrode pattern 24D3 to which the first electrode (drain electrode) of the first semiconductor device Q13 is connected includes the positive terminal P, the third conductive layer 23U, the through hole 7G6, the positive electrode 24U1, and the second columnar electrode 812.
- a positive power supply is supplied via
- the third electrode (source bad electrode) of the first semiconductor device Q13 and the second common electrode pattern 24DD are connected by a bonding wire WS3.
- the third electrode (source bad electrode) of the second semiconductor device Q43 in which the first electrode (drain electrode) is connected to the second common electrode pattern 24DD is a negative electrode through the third columnar electrode 843 and the fourth conductive layer 24U. Connected to the power supply terminal N. That is, the current is positive terminal P ⁇ third conductive layer 23U ⁇ through hole 7G6 ⁇ positive electrode 24U1 ⁇ second columnar electrode 812 ⁇ first common electrode pattern 24D3 ⁇ first semiconductor device Q13 ⁇ second common electrode pattern 24DD ⁇ second. 2
- the semiconductor device Q43 flows through the path of the third columnar electrode 843 ⁇ the fourth conductive layer 24U ⁇ the negative power supply terminal N.
- the third conductive layer 23U and the fourth conductive layer 24U of the second insulating substrate 21U are connected to the bus bar BP which is the positive electrode and the negative electrode common to the first semiconductor devices Q11 to Q13 and the second semiconductor devices Q41 to Q43.
- a bus bar PN is configured.
- FIG. 27 shows current paths flowing through the bus bars BP and BN of the PM10L and the respective semiconductor devices according to the sixth embodiment.
- the current flows from the bus bar BP to the first semiconductor devices Q11 to Q13, the second semiconductor devices Q41 to 43, and the bus bar BN in this order.
- the direction of the current flowing through the bus bars BP and BN is opposite. Further, since the third conductive layer 23U constituting the bus bar BP and the fourth conductive layer constituting the bus bar BN are arranged with the substrate 22U made of, for example, ceramic interposed therebetween, the magnetic flux generated by the current is offset.
- the PM 10L according to the sixth embodiment can reduce the inductances LP and LN of the power supply line in addition to the effect of reducing the inductances LG and LS of the second signal wiring 2 and the first signal wiring 1. it can.
- the bus bar BP and the first common electrode pattern 24D3 and the third electrode of the second semiconductor device Q4 and the bus bar BN are connected.
- the present invention is not limited to this example.
- the third electrode of the first semiconductor device Q1 and the bus bar BN, and the second common electrode pattern 24DD and the bus bar BP may be connected.
- the PM 10L according to the sixth embodiment is disposed to face the first insulating substrate 21D, and includes the second insulating substrate 21U including the third conductive layer 23U and the fourth conductive layer 24U, and the third Second columnar electrodes 811 to 813 for connecting the conductive layer 23U to the first common electrode pattern 24D3 in which the first semiconductor devices Q11 to Q13 are arranged or the third electrodes of the first semiconductor devices Q11 to Q13, and the fourth conductive Third columnar electrodes 841 to 843 for connecting the layer 24U to the second common electrode pattern 24DD in which the second semiconductor devices Q41 to Q43 are arranged or the third electrodes of the second semiconductor devices Q41 to Q43, and the first insulating substrate 21D and the resin 33 that seals the opposing region of the second insulating substrate 21U, and the third conductive layer 23U includes the first semiconductor devices Q11 to Q13.
- the fourth conductive layer 24U is connected to the other, and is connected to the third conductive layer 23U and the fourth conductive layer 24U, respectively.
- the magnetic flux generated by the flowing current is canceled out.
- FIG. 28 A schematic plan view of the main part of the PM 10M according to the seventh embodiment is represented as shown in FIG. 28, and a schematic plan view of the upper surface side surface of the second insulating substrate 21U is shown in FIG.
- FIG. 30 A schematic plan view of the surface on the lower surface side of the second insulating substrate 21U is expressed as shown in FIG. 30, and a schematic cross-sectional structure along the line IX-IX in FIG. 28 is shown in FIG. It is expressed in
- the PM10M according to the seventh embodiment is configured to reduce inductances LP and LN generated by the current flowing through the positive electrode and the negative electrode of the fifth embodiment (FIG. 21). That is, the second insulating substrate 21U is added to the fifth embodiment, the current that conducts the third conductive layer 23U on the upper surface side of the second insulating substrate 21U, and the lower surface side surface of the second insulating substrate 21U. The magnetic flux generated by the current flowing through the fourth conductive layer 24U is canceled out.
- the PM 10M according to the seventh embodiment is disposed opposite to a position sandwiching the first insulating substrate 21D and the first semiconductor devices Q11 to Q13, and includes a third conductive layer 23U and a fourth conductive layer 24U.
- the fourth conductive layer 24U is connected to either the positive electrode terminal P or the negative electrode terminal N that supplies power to the body devices Q11 to Q13, and is connected to the other, and is connected to the third conductive layer 23U and the fourth conductive layer 24U, respectively.
- the magnetic flux generated by the flowing current is canceled out.
- FIG. 32 A schematic plan view of the main part of the PM 10N according to the eighth embodiment is represented as shown in FIG. 32, and a schematic plan view of the upper surface side surface of the second insulating substrate 21U is shown in FIG.
- FIG. 34 A schematic plan view of the surface on the lower surface side of the second insulating substrate 21U is expressed as shown in FIG. 34, and a schematic cross-sectional structure taken along line XX of FIG. 32 is shown in FIG. It is expressed in
- the PM 10N according to the eighth embodiment is configured such that the first cancel substrate 21M and the second cancel substrate 21M of the sixth embodiment (FIG. 23) are configured by the second insulating substrate 21U. is there.
- the first signal wiring 1 is arranged at both ends of the upper surface of the rectangular second insulating substrate 21U. Further, as shown in FIG. 34, the second signal wiring 2 is disposed at both ends of the lower surface of the second insulating substrate 21U.
- the detailed description is omitted by making the reference numerals coincide with those in FIG.
- the second insulating substrate 21U includes the first cancel substrate 21M and the second cancel substrate 21M, and the first signal wiring 1 or the second signal is provided on the third conductive layer 23U. Either one of the wirings 2 is disposed, and the other is disposed on the fourth conductive layer 24U.
- FIG. 36 A schematic plan view of the main part of the PM 10P according to the ninth embodiment is expressed as shown in FIG. 36, and a schematic plan view of the surface on the upper surface side of the second insulating substrate 21U is shown in FIG.
- the schematic plan view of the surface on the lower surface side of the second insulating substrate 21U is expressed as shown in FIG. 37B, and the schematic cross-sectional structure taken along the line XI-XI in FIG. , As shown in FIG.
- the PM10P according to the ninth embodiment is a six-in-one module in which three Uth Embodiments (FIG. 23) are arranged to form a U phase, a V phase, and a W phase.
- the U phase is composed of a first semiconductor device Q1 and a second semiconductor device Q4.
- the V phase is composed of a third semiconductor device Q2 and a fourth semiconductor device Q5.
- the W phase is composed of a fifth semiconductor device Q3 and a sixth semiconductor device Q6.
- the planar shape of the first insulating substrate 21D is a rectangle, and the number of semiconductor devices Q1 to Q6 arranged in the short side direction of the first insulating substrate 21D is a semiconductor device arranged in the long side direction of the first insulating substrate 21D. There are many numbers.
- the plurality of semiconductor devices are arranged in one direction of the first insulating substrate 21D, and the columns of the semiconductor devices Q1 to Q6 are arranged in six rows in the other direction of the first insulating substrate 21D.
- Six-in-one module that configures U-phase, V-phase, and W-phase outputs.
- FIG. 39 shows a circuit configuration diagram of the PM10P according to the embodiment.
- current paths flowing through the bus bars BP and BN and the respective semiconductor devices are indicated by arrows.
- FIG. 36 which is a schematic plan view of the main part, shows three pieces of FIG. 23 arranged in one direction.
- FIG. 37A which is a schematic plan view of the surface on the upper surface side of the second insulating substrate 21U, is a view in which three of FIG. 24 are arranged.
- FIG. 37 (b) which is a schematic plan view of the surface on the lower surface side of the second insulating substrate 21U, shows three pieces of FIG.
- the inductances LG and LS of the second signal wiring 2 and the first signal wiring 1 and the inductances LP and LN of the power supply line can be reduced even in the six-in-one module.
- the first semiconductor device Q1 and the second semiconductor device Q4 used in the PM10P according to the ninth embodiment are planar type or trench type MOSFETs, the first electrode is a drain electrode, and the second electrode is It is a gate pad electrode, and the third electrode is a source pad electrode. A detailed description of the semiconductor device will be given later.
- FIG. 40 shows a schematic bird's-eye view of the first signal wiring 1 and the second signal wiring 2 used in the simulation.
- FIG. 40A shows an arrangement of the comparative example
- FIG. 40B shows an arrangement example of the first signal wiring 1 and the second signal wiring 2 according to the embodiment.
- the calculated value of the inductance under the condition that the width W2 of the first signal wiring 1 and the second signal wiring 2 is 3 mm and the gap is 0.25 mm is 3.8 nH.
- the inductance can be reduced by arranging the first signal wiring 1 and the second signal wiring 2 so as to overlap each other.
- the inductance of the power supply line can be reduced by adopting the configuration of the bus bars BP and BN described with reference to FIG.
- the PM according to the first to ninth embodiments can reduce the internal inductance of the PM and enables low-loss switching.
- the insulating substrate is sandwiched between the gaps between the signal wirings, but the relative permeability that affects the inductance is 1, so that the calculation result of the inductance can be applied.
- the inductance of the wiring connected to the outside of the PM may become a problem.
- a method for reducing the inductance connected to the outside of the PM will be described.
- FIG. 41 shows a circuit configuration diagram in which a control circuit is connected to the PM according to the embodiment.
- the control circuit is, for example, a signal source 60 that inputs a switching signal to the PM semiconductor device.
- the signal source 60 and PM are connected to the first signal wiring terminal GS by the wiring 61 and to the second signal wiring terminal SS by the wiring 62.
- the wiring 61 includes a resistance rG and an inductance LG in a distributed constant manner.
- the wiring 62 includes a resistance rS and an inductance LS.
- a snubber circuit SnC may be provided between the first signal wiring 1 and the second signal wiring 2 of the semiconductor device Q1 in order to reduce the influence of the inductances LG and LS.
- the inductances LG and LS can be canceled by the capacitance value of the snubber circuit SnC.
- the inductances lG and lS are reduced by the effect of magnetic flux cancellation.
- the inductances LP and LN of the power supply line can be reduced. Therefore, by providing the snubber circuit SnC, it is possible to reduce the inductance of the entire system using PM.
- FIG. 42 shows a schematic plan view of the main part of PM10I provided with the snubber circuit SnC in Modification 6 (FIG. 17).
- the snubber circuit SnC is connected to the first signal wiring terminal GS and the second signal wiring terminal SS by, for example, soldering.
- the snubber circuit SnC can be configured by a chip capacitor, for example.
- FIG. 43 shows a diode DI connected in reverse parallel to the MOSFETQ.
- the main electrode of MOSFETQ is represented by a drain terminal DT and a source terminal ST.
- the PM 50 according to the embodiment has, for example, a 1 in 1 module configuration. That is, one MOSFET Q composed of a plurality of chips is built in one module. As an example, each MOSFETQ can be mounted in parallel up to 5 chips. A part of the five chips can be mounted for the diode DI.
- a sensing MOSFET Qs is connected in parallel to the MOSFET Q.
- the sense MOSFET Qs is formed as a fine transistor in the same chip as the MOSFET Q.
- SS is a source sense terminal
- CS is a current sense terminal
- GS is a gate signal electrode terminal.
- the sensing MOSFET Qs is formed as a fine transistor in the same chip.
- circuit configuration In the PM 100 according to the embodiment, the circuit configuration of a 2 in 1 module to which the SiC MOSFET is applied as the semiconductor devices Q1 and Q4 is expressed as shown in FIG. 45, for example. That is, as shown in FIG. 45, the 2 in 1 module has a configuration of a half-bridge built-in module in which two SiC MOSFETs Q1 and Q4 are built in as one module.
- the module can be regarded as one large transistor, but the built-in transistor may be one chip or a plurality of chips. That is, the module includes 1 in 1, 2 in 1, 4 in 1, 6 in 1, etc.
- a module containing two transistors (chips) on one module is 2 in 1
- a module incorporating two sets of 2 in 1 is called a 6 in 1 module having three sets of 4 in 1 and 2 in 1.
- the 2-in-1 module 100 includes two SiC MOSFETs Q1 and Q4 and diodes DI1 and DI4 connected in reverse parallel to the SiC MOSFETs Q1 and Q4 as one module.
- G1 is a lead terminal for the gate signal of the SiC MOSFET Q1
- S1 is a lead terminal for the source signal of the SiC MOSFET Q1.
- G4 is a lead terminal for a gate signal of the SiC MOSFET Q4
- S4 is a lead terminal for a source signal of the SiC MOSFET Q4.
- P is a positive terminal
- N is a negative terminal
- O is an output terminal
- FIG. 46 shows a schematic cross-sectional structure of an SiC MOSFET 130A that is an example of the semiconductor devices Q1 and Q4 applicable to the PM50 and includes the source pad electrode SPD and the gate pad electrode GPD.
- SiC MOSFET 130A includes semiconductor layer 31 formed of an n ⁇ high resistance layer, p body region 32 formed on the surface side of semiconductor layer 31, and source formed on the surface of p body region 32. Connected to region 33, gate insulating film 34 disposed on the surface of semiconductor layer 31 between p body regions 32, gate electrode 35 disposed on gate insulating film 34, source region 33, and p body region 32 Source electrode 36, n + drain region 37 disposed on the back surface opposite to the surface of semiconductor layer 31, and drain electrode 38 connected to n + drain region 37.
- the gate pad electrode GPD is connected to the gate electrode 35 disposed on the gate insulating film 34, and the source pad electrode SPD is connected to the source electrode 36 connected to the source region 33 and the p body region 32. Further, as shown in FIG. 46, the gate pad electrode GPD and the source pad electrode SPD are disposed on a passivation interlayer insulating film 39 covering the surface of the SiC MOSFET 130A.
- a fine transistor structure may be formed in the semiconductor layer 31 below the gate pad electrode GPD and the source pad electrode SPD.
- the source pad electrode SPD may be extended and disposed on the passivation interlayer insulating film 39 also in the central transistor structure.
- the SiC MOSFET 130A is composed of a planar gate type n-channel vertical SiC MOSFET.
- the trench gate type n-channel vertical SiC T (Trench) MOSFET 130C is used. It may be configured.
- a GaN-based FET or the like can be employed instead of the SiC MOSFET 130A.
- a semiconductor referred to as a wide band gap type having a band gap energy greater than 1.1 eV and not more than 8 eV can be used, for example.
- FIG. 47 shows a schematic cross-sectional structure of an IGBT 130B including the emitter pad electrode EPD and the gate pad electrode GPD as an example of the semiconductor devices Q1 and Q4 applicable to the PM10J according to the fourth embodiment. It is expressed as follows.
- the IGBT 130B includes a semiconductor layer 31 made of an n ⁇ high resistance layer, a p body region 32 formed on the surface side of the semiconductor layer 31, and an emitter region formed on the surface of the p body region 32.
- 33E a gate insulating film 34 disposed on the surface of the semiconductor layer 31 between the p body regions 32, a gate electrode 35 disposed on the gate insulating film 34, and the emitter region 33E and the p body region 32.
- gate pad electrode GPD is connected to the gate electrode 35 disposed on the gate insulating film 34, and the emitter pad electrode EPD is connected to the emitter region 33E and the emitter electrode 36E connected to the p body region 32. Further, as shown in FIG. 47, gate pad electrode GPD and emitter pad electrode EPD are arranged on passivation interlayer insulating film 39 covering the surface of IGBT 130B.
- a fine-structure IGBT structure may be formed in the semiconductor layer 31 below the gate pad electrode GPD and the emitter pad electrode EPD.
- the emitter pad electrode EPD may be extended and disposed on the interlayer insulating film 39 for passivation.
- the IGBT 130B is composed of a planar gate type n-channel vertical IGBT, but may be composed of a trench gate type n-channel vertical IGBT or the like.
- SiC power devices such as SiC DI (Double Implanted) MOSFET and SiC TMOSFET, or GaN power devices such as GaN High Electron Mobility Transistor (HEMT) can be applied. It is. In some cases, power devices such as Si-based MOSFETs and IGBTs are also applicable. That is, the semiconductor devices Q1 to Q6 include any of SiC-based, GaN-based, or AlN-based power devices. The semiconductor devices Q1 to Q6 include any of IGBT, diode, Si-based MOSFET, SiC-based MOSFET, and GaNFET.
- SiC DIMOSFET ⁇ It is an example of the semiconductor device applicable to PM50, Comprising: The typical cross-section of SiC DIMOSFET130C is represented as shown in FIG.
- SiC DIMOSFET 130C applied to PM50 includes a semiconductor layer 31 made of an n ⁇ high resistance layer, a p body region 32 formed on the surface side of semiconductor layer 31, and a surface of p body region 32 N + source region 33 formed on the gate electrode, a gate insulating film 34 disposed on the surface of the semiconductor layer 31 between the p body regions 32, a gate electrode 35 disposed on the gate insulating film 34, and a source region 33. And a source electrode 36 connected to the p body region 32, an n + drain region 37 disposed on the back surface opposite to the surface of the semiconductor layer plate 31, and a drain electrode 38 connected to the n + drain region 37.
- p body region 32 and n + source region 33 formed on the surface of p body region 32 are formed by double ion implantation (DII), and source pad electrode SPD is formed in source region 33. And to the source electrode 36 connected to the p body region 32.
- DII double ion implantation
- the gate pad electrode GPD is connected to a gate electrode 35 disposed on the gate insulating film 34. Further, as shown in FIG. 48, the source pad electrode SPD and the gate pad electrode GPD are arranged on the passivation interlayer insulating film 39 so as to cover the surface of the SiC DIMOSFET 130C.
- a depletion layer as shown by a broken line is formed in the semiconductor layer 31 composed of an n ⁇ high resistance layer sandwiched between the p body regions 32.
- a channel resistance R JFET due to the JFET) effect is formed.
- a body diode BD is formed between the p body region 32 and the semiconductor layer 31 as shown in FIG.
- SiC TMOSFET ⁇ It is an example of the semiconductor device applicable to PM50, Comprising: The typical cross-section of SiC TMOSFET130D is represented as shown in FIG.
- an SiC TMOSFET 130C applied to the PM 50 according to the fifth embodiment includes an n-layer semiconductor layer 31N, a p body region 32 formed on the surface side of the semiconductor layer 31N, and a p-type region.
- An n + source region 33 formed on the surface of body region 32 and p body region 32 are formed in a trench formed up to semiconductor layer 31N through gate insulating film 34 and interlayer insulating films 39U and 39B.
- SiC TMOSFET 130D has a trench gate electrode 35TG formed through a gate insulating film 34 and interlayer insulating films 39U and 39B in a trench penetrating through p body region 32 and extending to semiconductor layer 31N. Electrode SPD is connected to source electrode 36 connected to source region 33 and p body region 32.
- the gate pad electrode GPD is connected to a trench gate electrode 35TG disposed on the gate insulating film 34. Further, as shown in FIG. 21, the source pad electrode SPD and the gate pad electrode GPD are disposed on the passivation interlayer insulating film 39U so as to cover the surface of the SiC TMOSFET 130D.
- the channel resistance R JFET associated with the junction FET (JFET) effect like the SiC DIMOSFET 130C is not formed.
- a body diode BD is formed between the p body region 32 and the semiconductor layer 31N, as in FIG.
- FIG. 50 shows an example of a circuit configuration in which a SiC MOSFET is applied as a semiconductor device and a snubber capacitor C is connected between a power supply terminal PL and a ground terminal NL, which is a three-phase AC inverter 40A configured using PM100. It is expressed in
- the value of the surge voltage Ldi / dt varies depending on the value of the inductance L, but the surge voltage Ldi / dt is superimposed on the power source E.
- the surge voltage Ldi / dt can be absorbed by the snubber capacitor C connected between the power supply terminal PL and the ground terminal NL.
- the three-phase AC inverter 42A includes a PM 100S including a GD 180, a three-phase AC motor unit 51, a power source or storage battery (E) 53, and a converter 55.
- PM100S is connected to U-phase, V-phase, and W-phase inverters corresponding to U-phase, V-phase, and W-phase of three-phase AC motor unit 51.
- the GD 180 is connected to the SiC MOSFETs Q1 and Q4, the SiC MOSFETs Q2 and Q5, and the SiC MOSFETs Q3 and Q6.
- the PM 100S is connected between a positive terminal (+) P and a negative terminal ( ⁇ ) N of a converter 55 to which a power source or a storage battery (E) 53 is connected, and SiC MOSFETs Q1 and Q4, Q2 and Q5 having an inverter configuration, and Q3 and Q6 are provided. Free wheel diodes DI1 to DI6 are connected in antiparallel between the sources and drains of the SiC MOSFETs Q1 to Q6, respectively.
- FIG. PM190 A schematic structural cross-sectional view of the PM 190 according to the embodiment including the cooler 72 is expressed as shown in FIG. PM190 is a PM10M according to the seventh embodiment in which a cooler 72 is mounted.
- PM190 includes PM10M, insulating plate 70, and cooler 72.
- the PM 190 is disposed opposite the back surface of the first insulating substrate 21D on which the first semiconductor devices Q11 to Q13 are disposed, or on the first insulating substrate 21D so as to sandwich the first semiconductor devices Q11 to Q13.
- the cooler 72 is disposed on one or both of the surfaces opposite to the surfaces on which the first semiconductor devices Q11 to Q13 are disposed on the second insulating substrate 21U including the conductive layers 23U and the fourth conductive layers 24U.
- the insulating plate 70 is disposed so as to be in contact with the U-side surface of the second insulating substrate 21U constituting the PM 190.
- the insulating plate 70 is for insulating the cooler 72 from the third conductive layer 23U on the upper surface side of the second insulating substrate 21U, which is the bus bar BP in this example.
- a cooler 72 is disposed on the upper surface of the insulating plate 70.
- the cooler 72 is a water-cooled fin in this example.
- the cooler 72 is water-cooled or air-cooled. That is, the cooler 72 is provided on one or both of the surfaces on the upper surface side of the second insulating substrate 21U. According to PM190, heat can be efficiently radiated from the second insulating substrate 21U.
- the cooler 72 may be brought into contact with the lower surface of the first insulating substrate 21D constituting the PM 190. That is, the semiconductor device Q1, Q4 is disposed on the surface on the lower surface side of the first insulating substrate 21D or on the first insulating substrate 21D so as to face the first semiconductor device Q1, and the third conductive layer 23U and the fourth The cooler 72 is provided on one or both of the upper surface side surfaces of the second insulating substrate 21U including the conductive layer 24U.
- the inductances LG and LS of the second signal wiring 2 and the first signal wiring 1 can be reduced. Further, the inductances LP and LN of the power supply line can also be reduced.
- FIG. 53 illustrates a case where the present invention is applied to a 1 in 1 module.
- the PM 101 with a drive circuit includes a PM 10S in which a semiconductor device (chip) Q is sealed with a mold resin 25, and an upper surface (first sealing surface) 10a of the PM 10S.
- An upper cooler (first cooler) 12U disposed on the cooling surface of the upper cooler 12U, a GD (first drive circuit unit) 180 that drives the gate of the PM 10S, and an upper surface 10a.
- a lower cooler (second cooler) 12D disposed on the lower surface (second sealing surface) 10b of the PM 10S.
- the PM101 with a drive circuit includes a PM10S encapsulating a power semiconductor device Q that performs a switching operation, an upper cooler 12U disposed on the upper surface 10a of the PM10S, and an upper cooler.
- the GD 180 is mounted on the surface 10u opposite to the contact surface with the 12U PM 10S and drives the semiconductor device Q of the PM 10S, and the GD 180 can also be cooled.
- PM101 with a drive circuit which concerns on 10th Embodiment is between upper cooler 12U, lower cooler 12D arrange
- a predetermined number of power semiconductor devices Q that are arranged and perform a switching operation are sealed, and terminals that are electrically connected to the electrodes of the semiconductor devices Q are not in contact with the upper cooler 12U or the lower cooler 12D.
- the PM101 with a drive circuit according to the tenth embodiment has the capacitor 200 placed on the surface 10d of the lower cooler 12D opposite to the contact surface (10b) with the PM10S so as to be in contact with the lower cooler 12D. It is good also as a structure provided.
- Capacitor 200 may be a smoothing capacitor or a film capacitor connected between terminal electrodes P and N (not shown) of PM10S.
- the GD 180 has a circuit board (first circuit board) 18 and is mounted such that the mounting surface (lower surface) of the circuit board 18 is in direct contact with the cooling surface (10u) of the upper cooler 12U.
- the GD 180 is, for example, a so-called single-sided mounting GD in which a circuit unit is configured only on one mounting surface (upper surface) of the circuit board 18.
- the PM 10S includes a lower insulating substrate (second insulating substrate) 21D including conductive layers 23D, 24D1 and 24D2 in which a metal foil such as copper is laminated via an insulating substrate 22D, and a conductive layer 24D1.
- An upper insulating substrate (first insulating substrate) including a semiconductor device Q disposed above and conductive layers 23U and 24U disposed opposite to the semiconductor device Q1 and laminated with a metal foil such as copper via an insulating substrate 22U.
- the outer periphery of the semiconductor device Q is sealed with the mold resin 25 so that the conductive layer 23U on the upper insulating substrate 21U and the conductive layer 23D on the lower insulating substrate 21D are exposed to the outside. .
- the PM 10S has a double-sided cooling structure, and the exposed surface of the conductive layer 23U on the upper insulating substrate 21U exposed from the mold resin 25 is the first sealing surface (upper surface) 10a.
- the exposed surface of the conductive layer 23D on the substrate 21D is a second sealing surface (lower surface) 10b. Therefore, the PM 10S is cooled more efficiently in the vertical direction by the upper cooler 12U and the lower cooler 12D.
- the gate electrode terminal G and the source electrode terminal S connected to different conductive layers (not shown) on the lower insulating substrate 21D are extended and connected to the circuit board 18 of the GD 180.
- the 53, the gate electrode terminal G and the source electrode terminal S are shown to overlap each other when viewed from the side, and in plan view, the first signal wiring terminal GS and the two signal wiring terminals shown in FIG. Similar to SS, they are arranged separately.
- the upper cooler 12U and the lower cooler 12D are both water-cooled coolers, and are configured so that cooling water (coolant) circulates in the water channel WR.
- an air-cooled heat radiator such as a heat sink, a heat radiation fin, or a heat radiation pin can be applied.
- cooling water water or a mixture having good thermal conductivity such as water or a mixture of water and ethylene glycol mixed at a ratio of 50% or cooling gas (cold air) is used.
- cooling water water or a mixture having good thermal conductivity such as water or a mixture of water and ethylene glycol mixed at a ratio of 50% or cooling gas (cold air) is used.
- cooling water water or a mixture having good thermal conductivity such as water or a mixture of water and ethylene glycol mixed at a ratio of 50% or cooling gas (cold air)
- the upper insulating substrate 21U side is defined as the UP (U) side
- the lower insulating substrate 21D side is defined as the DOWN (D) side. This definition applies to all drawings shown below.
- the D side (10a) is the cooling surface of PM10S
- the U side (10u) is the cooling surface of GD180
- the lower cooler 12D is the cooling surface of the PM10S on the U side (10b).
- an AMB Active Metal Brazed, Active Metal Bond
- a DBC Direct Bonding Copper
- a DBA Direct Brazed Aluminum
- the lower insulating substrate 21D includes a conductive layer 24D (24D1, 24D2) on the U side of the insulating substrate 22D and a conductive layer 23D on the D side.
- the upper insulating substrate 21U includes a conductive layer 23U on the U side of the insulating substrate 22U and a conductive layer 24U on the D side.
- the semiconductor device Q is arranged so that the U side is the source electrode and the D side is the drain electrode. The same applies to other semiconductor devices Q1, Q2, Q3, Q4, Q5, and Q6 described later.
- the semiconductor device Q may be arranged in a flip chip on the lower insulating substrate 21D.
- the columnar electrode 26 connects between the source pad electrode of the semiconductor device Q and the conductive layer 24U on the upper insulating substrate 21U.
- the columnar electrode 28 connects between the conductive layer 24D2 on the lower insulating substrate 21D and the conductive layer 24U on the upper insulating substrate 21U.
- the PM101 with the drive circuit in the 1 in 1 module type, it is possible to increase the current of the PM10S and improve the heat-resistant temperature. As a result, the PM101 with the drive circuit can be downsized. It can be made more suitable.
- the GD 180 since the GD 180 is arranged so as to contact the upper cooler 12U, the GD 180 can be effectively used even when the GD 180 needs to be cooled due to a large current and high heat resistance of the PM 101 with the drive circuit. It can be cooled. If the GD 180 can be cooled, not only the heat-resistant temperature as the PM 101 with a drive circuit can be improved, but also the power supply can be miniaturized, leading to further miniaturization of the PM 101 with a drive circuit.
- the GD 180 can be easily downsized.
- PM101 with a drive circuit which concerns on 10th Embodiment although the case where it applied to a 1? In? 1 module type was demonstrated, it is not restricted to this, For example, a 2? In? 1 module type as shown in FIG.
- the present invention can also be applied to a PM101A with a drive circuit (first modification) and a PM101B with a drive circuit (second modification) of a 6 ⁇ ⁇ in 1 module type as shown in FIG. 55, for example.
- the PM according to the first to third embodiments can be applied as the PM10S.
- the PM101A with a 2-in-1 module type drive circuit PM101A is a PM10S in which semiconductor devices (chips) Q1 and Q4 are sealed with a mold resin 25.
- the upper cooler (first cooler) 12U disposed on the upper surface (first sealing surface) 10a of the PM 10S and the contact surface of the PM 10S on the cooling surface of the upper cooler 12U opposite to the contact surface GD (first drive circuit unit) 180 mounted on the surface 10u and driving the gate of the PM 10S, and a lower cooler disposed on the lower surface (second sealing surface) 10b of the PM 10S facing the upper surface 10a (Second cooler) 12D.
- the basic structure is the same as that of the PM101 with a drive circuit of 1 in 1 module type (see FIG. 53), and only the configuration of the applied PM10S is different.
- PM10S includes conductive layers 23D and 24D1 in which metal foil such as copper is laminated via insulating substrate 22D, as shown in FIG.
- Lower semiconductor substrate (second insulating substrate) 21D provided with 24D2, semiconductor device Q1 disposed on conductive layer 24D1, semiconductor device Q4 disposed on conductive layer 24D2, and opposed to semiconductor devices Q1 and Q4
- an upper insulating substrate (first insulating substrate) 21U including conductive layers 23U and 24U laminated with a metal foil such as copper via an insulating substrate 22U, a conductive layer 24U and a source electrode of the semiconductor device Q1
- a columnar electrode 26 that connects between the conductive layer 23U, a columnar electrode 27 that connects between the conductive layer 23D and the conductive layer 24D1, and a connection between the conductive layer 24U and the conductive layer 24D2.
- a columnar electrode 29 connecting that columnar electrodes 28, and between the source pad electrode of the conductive
- the PM101A with a 2 in 1 module type drive circuit has substantially the same configuration as the PM101 with a drive circuit of 1 in 1 module type except for the configuration of the PM10S.
- the PM101A with a drive circuit of 2 in 1 module type according to the first modification of the tenth embodiment can also increase the heat resistance of the PM10S and increase the heat-resistant temperature.
- the power supply can be downsized.
- the GD 180 can be further downsized.
- the PMs according to the fourth to eighth embodiments can be applied as the PM10S.
- the 6 in 1 module type PM101B with a drive circuit according to the second modification of the tenth embodiment includes a PM10S in which semiconductor devices (chips) Q1 to Q6 are sealed with a mold resin 25 as shown in FIG. And the upper cooler (first cooler) 12U disposed on the upper surface (first sealing surface) 10a of the PM 10S and the contact surface of the PM 10S on the cooling surface of the upper cooler 12U opposite to the contact surface GD (first drive circuit unit) 180 mounted on the surface 10u and driving the gate of the PM 10S, and a lower cooler disposed on the lower surface (second sealing surface) 10b of the PM 10S facing the upper surface 10a (Second cooler) 12D.
- the basic structure is PM101 with a 1 in ⁇ 1 module type drive circuit (see FIG. 53) and PM101A with a drive circuit of 2 in 1 module type (see FIG. 54). And only the configuration of the applied PM10S is different.
- a switching module is configured by adopting a 2 in 1 type in PM10S. The case will be described.
- the PM101B with a drive circuit according to the second modification of the tenth embodiment includes a 2 in 1 type PM10S1, 10S2, and 10S3 as shown in FIG.
- PM10S1 has substantially the same configuration as PM10S equipped with semiconductor devices Q1 and Q4 shown in FIG. The same applies to PM10S2 equipped with semiconductor devices Q2 and Q5 and PM10S3 equipped with semiconductor devices Q3 and Q6.
- the PM101B with a drive circuit according to the second modification of the tenth embodiment includes a 6 in 1 type PM10S in which the 2 in 1 type PM10S1, 10S2, and 10S3 are integrally sealed with a common mold resin 25. Prepare.
- the insulating substrate 22D and the conductive layer 23D of the lower insulating substrate 21D of PM10S1, 10S2, and 10S3 can be shared (integrated).
- the insulating substrate 22U and the conductive layer 23U of the upper insulating substrate 21U of PM10S1, 10S2, and 10S3 can be shared (integrated).
- the PM101B with a 6 in 1 module type drive circuit will be further described.
- 6 in One type of PM10S is installed on the cooling surface portion 112D of the cooling body main body 110D of the lower cooler 12D.
- the lower cooler 12D is configured to be capable of mounting up to three 2-in-1 type PMs 10S1, 10S2, and 10S3.
- the lower cooler 12D includes a cooling body main body 110D formed of Al in a rectangular parallelepiped shape, and a water channel WR is disposed inside the cooling body main body 110D.
- the lower cooler 12D is a water-cooled cooler that cools the PM 10S by circulating the cooling water in the water channel WR.
- the lower cooler 12D has an intake port 116D for taking cooling water into the water channel WR at one end of the cooling body main body 110D, and a discharge port 118D for discharging cooling water circulated through the water channel WR at the other end. , Respectively.
- the cooling water is taken into the cooling body main body 110D from the intake port 116D and drained from the discharge port 118D through the water channel WR, whereby the heat generation of the PM 10S is efficiently cooled.
- the water channel WR may be arranged parallel to the short direction of the cooling body main body 110D, or may be arranged parallel to the longitudinal direction. Further, the water channel WR may be omitted, and the cooling water may be entirely circulated inside the cooling body main body 110D. Further, the intake port 116D and the discharge port 118D are not limited to being arranged in parallel with the longitudinal direction of the cooling body main body 110D, and may be arranged in parallel with the short direction.
- the PM10S has almost the same size as the PM10S1, 10S2, 10S3 having the same structure of the 2 in 1 type, and includes five terminal electrodes P, N, U, V, and W.
- a five-terminal structure is illustrated.
- a PM10S having a 30-terminal structure including two sets of five lead terminals (SS, GS, S, T1, and T2) is illustrated as the lead terminal RT.
- an upper cooler 12U having substantially the same structure as the lower cooler 12D is disposed.
- the upper cooler 12U includes, for example, a cooling body main body 110U formed in a rectangular parallelepiped shape from aluminum (Al), and a water channel WR is disposed inside the cooling body main body 110U.
- the upper cooler 12U is a water-cooled cooler that cools the PM 10S and the GD 180 by circulating cooling water in the water channel WR.
- the upper cooler 12U has an intake port 116U for taking cooling water into the water channel WR at one end of the cooling body main body 110U, and a discharge port 118U for discharging the cooling water circulated through the water channel WR at the other end. , Respectively.
- the cooling water is taken into the cooling body main body 110U from the intake port 116U, drained from the discharge port 118U through the water channel WR, and the heat generation of the PM 10S and the GD 180 is efficiently cooled.
- the upper cooler 12U and the lower cooler 12D may be arranged so that the positions of the intake ports 116U and 116D and the discharge ports 118U and 118D coincide in the same direction, that is, the vertical direction.
- the GD 180 is mounted on the cooling surface portion 112U of the cooling body main body portion 110U via the circuit board 18.
- the circuit board 18 of the GD 180 is connected to each lead terminal RT of the PM 10S as necessary.
- the 6-in-1 1-module type PM101B with a drive circuit configured as shown in FIG. 55 is completed by fixing each other with a fixing tool such as a screw (not shown).
- the 6 in ⁇ 1 module type PM101B with drive circuit is substantially the same as the PM101S with 1 in 1 module type and the PM101A with drive circuit of 2 in ⁇ 1 module type except for the configuration of PM10S.
- the PM101B with a drive circuit according to the second modification of the tenth embodiment can increase the current of the PM10S and improve the heat resistance temperature.
- the GD180 can reduce the size of the power source. Can be made smaller.
- the GD 180 can be easily downsized.
- the PM according to the ninth embodiment can be applied as the PM10S.
- the GD (second second surface) is further formed on the cooling surface of the lower cooler 12D (the surface 10d opposite to the contact surface with the PM10S). It is also possible to mount a drive circuit unit) 180.
- the 1 in 1 module type PM101 with drive circuit shown in FIG. 53, the 2 in 1 module type PM101A with drive circuit shown in FIG. Not only the PM 101B with the drive circuit of 6 in 1 module type shown in 55, but, for example, PM with a drive circuit of 4 in 1 (four-in-one), 7 in 1 with a snubber capacitor etc.
- (Seven in one) module type PM with drive circuit, 8 in 1 (eight in one) module type PM with drive circuit, 12 in 1 (twelve in one) module type PM with drive circuit, 14 in 1 (fourteen in one) module It can also be applied to PM with a drive circuit of the type.
- FIG. 57 A schematic cross-sectional structure of a drive circuit-equipped PM101C according to an application example of the tenth embodiment is expressed as shown in FIG. In FIG. 57, a part of a GD (drive circuit unit) 180U / 180D is virtually shown by taking a PM101C with a drive circuit of 6 in 1 module type as an example.
- GD drive circuit unit
- the basic structure is the same as that of the PM101B with a drive circuit of 6 inch in 1 module type shown in FIG.
- a PM101C with a drive circuit includes a PM10S in which semiconductor devices (chips) Q1 to Q6 are sealed with a mold resin 25, and an upper surface of the PM10S (first It is mounted on the surface 10u opposite to the contact surface between the upper cooler (first cooler) 12U disposed on the sealing surface) 10a and the PM10S on the cooling surface of the upper cooler 12U.
- GD first drive circuit unit 180U for driving the gate
- second cooler second cooler
- a GD second drive circuit unit 180D mounted on the surface 10d opposite to the contact surface with the PM 10S on the cooling surface of the lower cooler 12D and driving the gate of the PM 10S.
- the GD180U is mounted on the cooling surface (U side) of the upper cooler 12U via the circuit board 18U, and the cooling of the lower cooler 12D is performed.
- the GD180D is also mounted on the surface (D side) via the circuit board 18D.
- the footprint of GD180 (180U / 180D) can be doubled, so that the footprint per GD180 is reduced (halved).
- the PM101C with drive circuit can be further reduced in size.
- the PM according to the ninth embodiment can be applied as the PM10S.
- FIG. 58 A schematic cross-sectional structure of a drive circuit-equipped PM101D according to the eleventh embodiment is represented as shown in FIG. In FIG. 58, a part of a GD (drive circuit unit) 180 and the like is virtually shown by taking a 6 in 1 module type PM101D with a drive circuit as an example.
- the basic structure is the same as that of the PM101B with a drive circuit of 6 inch in 1 module type shown in FIG.
- the PM101D with a drive circuit includes a PM10S1 ⁇ 1 in which the semiconductor devices (chips) Q1 ⁇ Q4, Q2 ⁇ Q5, Q3 ⁇ Q6 are integrally sealed with a mold resin 25.
- the upper cooler 12U is disposed only on the upper surface of the PM10S (10S1, 10S2, 10S3), and the circuit board 18 is disposed on the cooling surface of the upper cooler 12U.
- a GD 180 is mounted on the terminal.
- the configuration becomes simpler and the thickness can be reduced by the lower cooler 12D.
- the lower cooler 12D is disposed only on the lower surface of the PM10S (10S1, 10S2, 10S3), and PM10S1 ⁇ 10S2 on the cooling surface of the lower cooler 12D.
- the structure by which GD180 is mounted through the circuit board 18 on the surface 10d on the opposite side to the contact surface with 10S3 may be sufficient.
- the PM101D with drive circuit according to the eleventh embodiment can be applied as the PM10S.
- FIG. 59 A schematic cross-sectional structure of a drive circuit-equipped PM101E according to an application example of the eleventh embodiment is represented as shown in FIG.
- a part of a GD (drive circuit unit) 180 and the like is virtually shown by taking a 6 in 1 module type PM101E with a drive circuit as an example.
- the basic structure is the same as that of the PM101D with a drive circuit of 6 inch in 1 module type shown in FIG.
- the PM101E with a drive circuit individually seals the semiconductor devices (chips) Q1, Q4, Q2, Q5, Q3, Q6 with the mold resin 25.
- GD first drive circuit unit
- the drive circuit-equipped PM101E according to the application example of the eleventh embodiment is not limited to PM10S integrally sealed with the mold resin 25, but is formed by individually sealing PM10S1, 10S2, and 10S3. It can also be applied to.
- the lower cooler (second cooler) 12D is arranged on the lower surface (second sealing surface) of PM10S1, 10S2, and 10S3.
- a configuration in which a GD (second drive circuit unit) 180D is provided on the cooling surface of the lower cooler 12D may be employed.
- the PM101E with drive circuit according to the application example of the eleventh embodiment can be applied as the PM10S.
- FIG. 60 A schematic cross-sectional structure of a PM101F with a drive circuit according to the twelfth embodiment is represented as shown in FIG.
- GD driving circuit unit
- 180M driving circuit unit
- FIG. 60 a part of GD (driving circuit unit) 180, 180M, etc. is virtually shown by taking a 6-in-1 module type PM101F with a driving circuit as an example.
- the PM101F with a drive circuit according to the twelfth embodiment includes, for example, GD180 / 180M having a two-story GD structure (two-tiered multi-layer structure).
- the semiconductor devices (chips) Q1 ⁇ Q4, Q2 ⁇ Q5, Q3 ⁇ Q6 are integrally sealed with the mold resin 25 PM10S (10S1, 10S2, 10S3) ), And the upper cooler (first cooler) 12U disposed on the upper surface (first sealing surface) 10a of the PM 10S and the PM 10S1, 10S2, and 10S3 on the cooling surface of the upper cooler 12U GD (first drive circuit unit) 180 / 180M mounted on the surface 10u opposite to the surface and driving the gate of the PM 10S.
- the GD 180 is, for example, a single-sided mounting GD in which a circuit unit is mounted on one mounting surface (U side) of the circuit board 18, and the GD 180M is, for example, one mounting surface (U side) 180F of the circuit board 18S and the other
- This is a double-sided mounting GD in which a circuit unit is mounted on the mounting surface (D side) 180N.
- the GD180M is mounted on the U side of the GD180 via a plurality of columnar electrodes 19, for example.
- the GD 180 can be effectively cooled, and the mounting area of the GD 180 on one side (U side) of the PM101F with drive circuit can be significantly improved.
- PM101E with a drive circuit mounted with PM10S1, 10S2, and 10S3 separately sealed with mold resin 25, and the lower surface (second sealing surface) of PM10S (10S1, 10S2, and 10S3) PM101B with a drive circuit (for example, see FIG. 55) in which a lower cooler (second cooler) 12D is disposed, or a GD (second drive circuit unit) 180D on the cooling surface of the lower cooler 12D.
- the present invention can also be applied to PM101C with a drive circuit (for example, see FIG. 57).
- the multilayer structure of GD180 / 180M is not limited to two stages.
- the PM101F according to the twelfth embodiment can be applied as the PM10S.
- FIG. 61 A schematic cross-sectional structure of a PM101G with a drive circuit according to the thirteenth embodiment is represented as shown in FIG.
- a part of a GD (drive circuit unit) 180 and the like is virtually illustrated by taking a 6 in 1 module type PM101G with a drive circuit as an example.
- the PM101G with a drive circuit according to the thirteenth embodiment has, for example, one of the GD insertion structure (two-stage multi-layer structure) GD180 and the other one of the hybrid ICs 1A, 1B, and 1C. It is an example.
- the semiconductor devices for example, chips
- Q1 and Q4, Q2 and Q5, and Q3 and Q6 are integrally sealed with a mold resin 25 PM10S (10S1 and 10S2). 10S3), an upper cooler (first cooler) 12U disposed on the upper surface (first sealing surface) 10a of PM10S, and PM10S1, 10S2, 10S3 on the cooling surface of the upper cooler 12U, GD (first drive circuit unit) 180 that is mounted on the surface 10u opposite to the contact surface and drives the gate of the PM 10S, and hybrid ICs 1A, 1B, and 1C that are plugged into and connected to the GD 180.
- the GD 180 is, for example, a single-sided mounting GD in which a circuit unit is mounted on one mounting surface (U side) of the circuit board 18, and the hybrid ICs 1 A, 1 B, 1 C are, for example, a plurality of columnar electrode pins 3 A, 3 B, Electrical connection is established by inserting 3C into GD180.
- the hybrid ICs 1A, 1B, and 1C are a plurality of semiconductor elements that are individually formed on a single insulating substrate so as to function integrally. Also referred to as a chip module (MCM; Multi-Chip Module).
- MCM chip module
- the GD 180 can be effectively cooled, and the hybrid IC 1A, 1B, 1C can be mounted on the PM101G with a drive circuit, so that the GD 180 can be multi-functional and further downsized.
- PM101E with a drive circuit mounted with PM10S1, 10S2, and 10S3 separately sealed with mold resin 25, and the lower surface (second sealing surface) of PM10S (10S1, 10S2, and 10S3) PM101B with a drive circuit (for example, see FIG. 55) in which a lower cooler (second cooler) 12D is disposed, or a GD (second drive circuit unit) 180D on the cooling surface of the lower cooler 12D.
- the present invention can also be applied to PM101C with a drive circuit (for example, see FIG. 57).
- the multilayer structure of GD180 and hybrid ICs 1A, 1B, and 1C is not limited to two stages.
- the PM according to the ninth embodiment is applicable as the PM10S.
- FIG. 62 A schematic cross-sectional structure of a PM101H with a drive circuit according to the fourteenth embodiment is represented as shown in FIG.
- a 6-in-1 module type PM101H with a drive circuit is taken as an example, and a part of GD (drive circuit units) 180S and 180R is virtually shown.
- the basic structure is the same as that of the PM101D with a drive circuit of 6 inch in 1 module type shown in FIG.
- the GD 180 is mounted on one (front side) mounting surface (U side) of the circuit board 18 and the other (back side) 180R.
- the double-sided mounting GD structure which consists of GD180R mounted in the mounting surface (D side) is provided.
- the GD180R may be mounted on the cooling surface of upper cooler 12U (surface 10u opposite to the contact surface with PM10S1, 10S2, and 10S3) using heat conductive layer 205.
- the heat conductive layer 205 may be, for example, a laminated structure of a heat conductive sheet and an insulating sheet, or a single layer structure of either a heat conductive sheet or an insulating sheet.
- the GD180S / 180R can be cooled effectively, and the footprint per sheet of the GD180S / 180R can be reduced (halved), further reducing the size of the PM101H with drive circuit. It becomes possible.
- PM101E with a drive circuit mounted with PM10S1, 10S2, and 10S3 separately sealed with mold resin 25, and the lower surface (second sealing surface) of PM10S (10S1, 10S2, and 10S3) PM101B with a drive circuit (for example, see FIG. 55) in which a lower cooler (second cooler) 12D is disposed, or a GD (second drive circuit unit) 180D on the cooling surface of the lower cooler 12D.
- the present invention can also be applied to PM101E with a drive circuit (for example, see FIG. 57).
- the present invention is not limited to the case where a predetermined number of power modules constituting the 2 in 1 module are arranged to constitute a 6 in 1 module type switching module.
- the upper cooler 12U is described as the first cooler and the lower cooler 12D is described as the second cooler.
- the lower cooler 12D is defined as the first cooler
- the upper cooler 12U is defined as the second cooler. It is also good.
- the PM according to the ninth embodiment can be applied as the PM 10S.
- FIG. 63 is an example of a block configuration diagram in the case where the PM101H with a drive circuit according to the fourteenth embodiment is mounted on an industrial device, for example, a power control unit (ECU) 162 of an electric vehicle or a hybrid car, and performs power conversion operation 1 is shown.
- the GD 180 includes a primary side circuit unit 180A and a secondary side circuit unit 180B.
- An upper cooler 12U is mounted on the PM 100S to constitute the PM 230.
- the primary side circuit unit 180A includes a primary coil (L1) of an isolation transformer 181 (181 1 181 2 181 3 181 4 181 5 181 6 ), a switch regulator 182, and an LDO (Low Drop Out) 183.
- a temperature monitor circuit 184, a short circuit protection circuit 185, a voltage drop detection circuit 186, and an insulating coupler (photocoupler) 187 (187 1 187 2 187 3 187 4 187 5 187 6 ) are provided on the light receiving unit side. .
- the primary coil (L1) of the insulation transformer 181 is commonly connected to the switch regulator 182, and the switch regulator 182 and the LDO 183 are connected to, for example, a battery 64 of an electric vehicle or a hybrid car.
- a temperature monitor circuit 184, a short circuit protection circuit 185, and a voltage drop detection circuit 186 are commonly connected to the light receiving unit side of the insulating coupler 187.
- the secondary side circuit unit 180B is provided with the secondary coil (L2) of the insulating transformer 181, the gate drive circuit 188, and the light emitting unit side of the insulating coupler 187.
- the secondary coil (L2) of the insulation transformer 181 is commonly connected to the gate drive circuit 188, the temperature monitor circuit 184, the short circuit protection circuit 185, and the voltage drop detection circuit 186.
- a gate drive circuit 188 is connected to the light emitting unit side of the insulating coupler 187.
- the gate drive circuit 188 and the temperature monitor circuit 184 are connected between the LDO 183 and the PM 10S.
- the gate drive circuit 188, the temperature monitor circuit 184, the short circuit protection circuit 185, and the voltage drop detection circuit 186 are connected to an ECU (Engine Control Unit) 162 of the electric vehicle or hybrid car.
- ECU Engine Control Unit
- the gate drive circuit 188 includes a plurality of high-voltage side drive circuits (upper arms) HS1, HS2, and HS3 and a plurality of low-voltage side drive circuits (lower arms) LS4, LS5, and LS6. The positive and negative power is supplied from.
- FIGS. 64 (a) and 64 (b) The planar pattern configuration (substrate configuration) of the GD 180 having such a configuration is expressed as shown in FIGS. 64 (a) and 64 (b).
- 64A is a schematic diagram showing a planar pattern configuration of the front side (upper surface) GD180S of the GD 180
- FIG. 64B is a back side (lower surface) GD180R in a state where the planar pattern configuration of the front side 180S is transmitted. It is the schematic which shows these plane pattern structures.
- the GD180 mounted on PM100S is provided in common for a plurality of PM100S.
- the GD 180 has a rectangular shape, and includes a primary side circuit unit 180A disposed along the longitudinal direction and a secondary side circuit unit 180B disposed adjacent to the primary side circuit unit 180A.
- the power supply circuit including the above-described switch regulator 182 and LDO 183 is configured by the front side GD 180S of the primary side circuit unit 180A.
- a temperature monitor circuit 184, a short circuit protection circuit 185, a voltage drop detection circuit 186, and the like are arranged on the back side GD180R.
- a plurality of high-voltage side drive circuits HS1, HS2, and HS3 and a plurality of low-voltage side drive circuits LS4, LS5, and LS6 of the gate drive circuit 188 are alternately arranged.
- the drive circuits HS1, HS2, HS3, LS4, LS5, and LS6 of the secondary side circuit unit 180B are insulated transformers 181 1 to 181 6 arranged across the primary side circuit unit 180A and the secondary side circuit unit 180B. Are connected in common to the power circuit on the front side 180S of the primary side circuit unit 180A. Further, the drive circuits HS1, HS2, HS3, LS4, LS5, and LS6 are respectively connected through insulating couplers 187 1 to 187 6 arranged across the primary side circuit unit 180A and the secondary side circuit unit 180B.
- the temperature monitor circuit 184, the short circuit protection circuit 185, and the voltage drop detection circuit 186 on the back side 180R of the primary side circuit unit 180A are connected in common.
- the PM101H with drive circuit according to the fourteenth embodiment is applied, for example, a three-phase AC inverter 100A for driving a three-phase AC motor unit (not shown) of an electric vehicle or a hybrid car.
- This three-phase AC inverter 100A is an example in which a SiC MOSFET is applied to the semiconductor devices Q1 to Q6.
- the three-phase AC inverter 100A corresponds to the U-phase, V-phase, and W-phase of the three-phase AC motor unit, and includes a U-phase inverter (SiC MOSFET Q1 and Q4) and a V-phase inverter (SiC MOSFETs Q2 and Q5) and W-phase inverters (SiC MOSFETs Q3 and Q6) are connected in cascade between a power supply line connected to the terminal electrode P and a power supply line connected to the terminal electrode N.
- a U-phase inverter SiC MOSFET Q1 and Q4
- V-phase inverter SiC MOSFETs Q2 and Q5
- W-phase inverters SiC MOSFETs Q3 and Q6
- the high-voltage side drive circuit HS1 is connected to the SiC MOSFET Q1 of the U-phase inverter, and the low-voltage side drive circuit LS4 is connected to the SiC MOSFET Q4 of the U-phase inverter.
- the high-voltage side drive circuit HS2 is connected to the SiC MOSFET Q2 of the V-phase inverter, and the low-voltage side drive circuit LS5 is connected to the SiC MOSFET Q5 of the V-phase inverter.
- the high-voltage side drive circuit HS3 is connected to the SiC MOSFET Q3 of the W-phase inverter
- the low-voltage side drive circuit LS6 is connected to the SiC MOSFET Q6 of the W-phase inverter.
- FIG. 65 shows the circuit configuration of the three-phase AC inverter 100A shown in FIG. 65 in more detail, and the SiC MOSFETs Q1 to Q6 have body diodes BD1 to BD6, respectively. Free wheel diodes DI1 to DI6 are connected in antiparallel between the sources and drains of the SiC MOSFETs Q1 to Q6, respectively.
- free wheel diodes DI1 to DI6 instead of the free wheel diodes DI1 to DI6, for example, Schottky barrier diodes may be connected in antiparallel. Further, the free wheel diodes DI1 to DI6 may be omitted depending on the application.
- a schematic circuit representation of a 1-in-1 module SiC MOSFET that can be applied to the PM101H with a drive circuit according to the fourteenth embodiment is represented in the same manner as in FIG.
- the detailed circuit representation of the 1 in 1 module SiC MOSFET is expressed in the same manner as in FIG.
- circuit configuration The PM10S1 applicable to the PM101H with a drive circuit according to the fourteenth embodiment, and the circuit configuration of a 2 in 1 module to which the SiC MOSFET is applied as the semiconductor devices Q1 and Q4 is expressed in the same manner as in FIG. .
- PM101H with a drive circuit according to the fourteenth embodiment will be described as an example.
- the present invention is not limited to this, and other PM101 with a drive circuit 101G can also be applied.
- (Device structure) 14 is an example of semiconductor devices Q1 and Q4 applied to PM10S1 applicable to PM101 to 101H with drive circuits according to the tenth to fourteenth embodiments, and is a SiC MOSFET including a source pad electrode SPD and a gate pad electrode GPD
- a schematic cross-sectional structure of 130A is expressed similarly to FIG.
- a GaN-based FET or the like may be employed.
- a semiconductor referred to as a wide band gap type having a band gap energy greater than 1.1 eV and less than or equal to 8 eV can be used, for example.
- ⁇ SiC DIMOSFET ⁇ 48 is an example of a semiconductor device applied to PM10S applicable to PM101H with a drive circuit according to the fourteenth embodiment, and a schematic cross-sectional structure of SiC DIMOSFET 130C is expressed similarly to FIG.
- SiC TMOSFET ⁇ This is an example of a semiconductor device applied to PM10S applicable to PM101H with drive circuit according to the fourteenth embodiment, and a schematic cross-sectional structure of SiC TMOSFET 130D is represented in the same manner as FIG.
- a three-phase AC inverter 40A configured using a PM101H with a drive circuit according to a fourteenth embodiment, wherein a SiC MOSFET is applied as a semiconductor device, and a snubber capacitor C is connected between a power supply terminal PL and a ground terminal NL
- a SiC MOSFET is applied as a semiconductor device
- a snubber capacitor C is connected between a power supply terminal PL and a ground terminal NL
- a three-phase AC inverter 42A configured by applying a SiC MOSFET as a semiconductor device and using the PM101H with a drive circuit according to the fourteenth embodiment is expressed in the same manner as in FIG.
- FIG. 67 is a block diagram showing a second example of the block configuration in the case where the PM101H with a drive circuit according to the fourteenth embodiment is mounted on the power control unit 160 of an industrial device, an electric vehicle or a hybrid car and performs a power conversion operation.
- the power control unit 160 includes an ECU 162 and PMs 230 1 , 230 2, and 230 3 on which the upper cooler 12U is mounted.
- a gate driver (GD) 180 is arranged on the PMs 230 1 , 230 2, and 230 3 .
- the ECU 162 is connected to the PM101H with drive circuit and controls the gate driver (GD) 180.
- the PM101H with a drive circuit that can be mounted on the power control unit 160 of an electric vehicle or a hybrid car is, for example, a three-phase that supplies a three-phase drive current to a motor (not shown) serving as an automobile engine. It is configured as an AC inverter 60A.
- the three-phase AC inverter 60A is controlled by an ECU 162 that controls driving of a motor in a power control unit 160 of an electric vehicle or a hybrid car.
- FIG. 68 shows a block configuration diagram example 3 in a case where the PM101H with a drive circuit according to the fourteenth embodiment is applied to a power control unit 160 of an industrial device or an electric vehicle to perform a power conversion operation.
- FIG. 68 shows a circuit block configuration of the cooling mechanism 72 including the module cooling system 74.
- the cooling mechanism unit 72 applicable to the power control unit 160 of the electric vehicle is configured as a three-phase AC inverter that supplies a three-phase drive current to a motor (not shown) serving as an automobile engine.
- the drive circuit equipped PM 101H is configured to be cooled using a module cooling system 74.
- the module cooling system 74 includes a radiator (dedicated radiator) 76 and a pump 78.
- the radiator 76 reduces the temperature of the raised cooling water to a certain temperature by absorbing heat generated by the PM 100S of the PM 101H with drive circuit.
- the pump 78 repeatedly supplies the cooling water maintained at a constant temperature by the radiator 76 to the upper cooler 12U of the PM101H with drive circuit.
- the cooling mechanism 72 having such a configuration may be controlled by the ECU 162 that controls the driving of the motor or the like in the power control unit 160 of the electric vehicle, or always has a drive circuit regardless of the control of the ECU 162. You may enable it to cool PM101H and GD (illustration omitted).
- the PM101H with drive circuit is replaced with a module cooling system.
- the cooling is not limited to 74, but may be performed by using a hybrid cooling system 84 having an engine radiator 76 and a pump 78 mounted for engine cooling.
- the cooling by the module cooling system 74 and the cooling by the hybrid cooling system 84 can be switched by the ECU 162 as a matter of course.
- the mounting of the module cooling system 74 in the cooling mechanism 72 can be omitted.
- the PM101H with drive circuit according to the fourteenth embodiment but also the PM101 with PM101 to PM101G according to the tenth to thirteenth embodiments can be applied. is there.
- the present embodiment it is possible to increase the current and improve the heat-resistant temperature, thereby realizing a PM suitable for downsizing. That is, since not only PM but also GD can be efficiently cooled, the size of the power supply can be reduced, and the GD can be further downsized. Therefore, it is possible to provide a higher-performance industrial device, electric vehicle, or hybrid car.
- the mold PM may be, for example, a four-terminal mold PM.
- the mold type PM applicable to the PM of the PM with the drive circuit according to the present embodiment is not limited to the SiC power device (semiconductor device), but is a wide band gap type such as a GaN based or Si based power device. It is also possible to employ a power device referred to as
- the present invention is not limited to the resin-molded mold type PM, but can be applied to a PM (semiconductor package device) packaged by a case-type package.
- a semiconductor power device is used to mainly use a 1 in 1 module type power module, a 2 in 1 (two in one type) module, and a 6 in 1 (six in one type) module. 4 ⁇ ⁇ in 1 (four-in-one) module, 7 in 1 (seven-in-one) module with snubber capacitor etc., 8 in 1 (eight-in-one) module,
- the present invention can also be applied to a PM that constitutes either a 12 ⁇ in ⁇ 1 (twelve in one type) module or a 14 in 1 (fourteen in one type) module or a PM with a drive circuit.
- the semiconductor power device includes an Si-based IGBT, an Si-based MOSFET, an SiC-based MOSFET, an SiC-based IGBT, an SiC-based MOSFET and an SiC-based IGBT, and a GaN-based FET. Or a plurality of different ones of these may be provided.
- the power module of the present embodiment can be used for various PM manufacturing technologies such as an IGBT module, a diode module, and a MOS module (any of Si, SiC, GaN, or AlN), and HEV (Hybrid Electric Vehicle). / Applicable to a wide range of application fields such as inverters for EV (Electric Car), inverters and converters for industrial use.
- PM manufacturing technologies such as an IGBT module, a diode module, and a MOS module (any of Si, SiC, GaN, or AlN), and HEV (Hybrid Electric Vehicle).
- HEV Hybrid Electric Vehicle
- 1st cancellation board (2nd cancellation board) 22U, 22D ... Insulating substrate (substrate) 23U, 23D, 24U, 24D ... conductive layer 24U1 ... positive electrode 24D3 ... positive electrode pattern (first common electrode pattern) 24D4 ... Negative electrode pattern 24D7, 24D9, 24DB, 24DC ... 1st signal connection part 24D1, 24D6, 24D8, 24DA ... 2nd signal connection part 24DD ... 2nd common electrode pattern 25, 33 ... Mold resin (resin) 40A, 40B, 42A, 42B, 60A, 100A, 100B ... three-phase AC inverter 60 ... signal source 61, 62 ... wiring 64 ... battery 70 ... insulating plate 72 ...
- Cooler Cooler
- Module cooling system 81, 82, 83 ... Notch 84 Hybrid cooling system 116D, 116U ... Intake port 118D, 118U ... Discharge port 130A ... Planar gate type n-channel vertical SiC MOSFET 130B ... Planar gate type n-channel vertical IGBT 130C ... Trench gate type n-channel vertical SiC T MOSFET 130D ... SiC DI MOSFET 160 ... Power control unit 162 ... Engine control unit (ECU) 180, 180D, 180M, 180U ... Gate driver (GD) 180A ... primary side circuit unit 180B ...
- ECU Engine control unit
- GD Gate driver
- secondary side circuit unit 181 (181 1 , 181 2 , 181 3 , 181 4 , 181 5 , 181 6 ) ... insulation transformer 182 ... switch regulator 183 ... LDO 184 ... Temperature monitor circuit 185 ... Short circuit protection circuit 186 ... Voltage drop detection circuit 187, 187 1 , 187 2 , 187 3 , 187 4 , 187 5 , 187 6 ... Insulating coupler 188 ... Gate drive circuit 200 ... Capacitor 205 ... Thermal conduction Layers Q, Q1 to Q6: Semiconductor devices HS1, HS2, HS3 ... Drive circuit (upper arm) LS4 / LS5 / LS6 ...
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Abstract
パワーモジュール(PM)(10A)は、第1導電層(24D)を表面に備える第1絶縁基板(21D)と、第1導電層(24D)の上に配置され、第1電極が第1導電層(24D)と接続される第1半導体デバイスQ1と、第1絶縁基板(21D)の表面に形成され、第1半導体デバイスQ1の第2電極と接続される第1信号電極(1)と、第1絶縁基板(21D)の表面側に形成され、第1半導体デバイスQ1の第3電極と接続される第2信号電極(2)と、第1絶縁基板(21D)の上に配置される絶縁層(3)とを備え、第1信号電極(1)と第2信号電極(2)は、絶縁層(3)を挟んで配置される。駆動回路付PM(101)は、パワー用の半導体デバイスを封止したPM(10S)と、PM(10S)の第1の封止面(10a)に配置された上部冷却器(12U)と、上部冷却器(12U)の、PM(10S)との接触面の反対側の面(10u)に搭載され、PM(10S)を駆動するゲートドライバ(180)とを備える。
Description
本実施の形態は、パワーモジュール、駆動回路付パワーモジュール、および産業機器、電気自動車またはハイブリッドカーに関する。
現在多くの研究機関において、シリコンカーバイド(Silicon Carbide:以下「SiC」と記す)デバイスの研究開発が行われている。SiCパワーデバイスは、Siパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作特性を有する。
SiCパワーモジュールでは、SiCデバイスのロスが相対的に小さいため、大電流を導通可能であり、かつ高温動作が容易となった。また、電力変換装置に用いられるパワーモジュールは、高速でのスイッチングが必要であり、インダクタンスの低減が求められる。
パワーモジュールの1つとして、従来から、絶縁ゲートバイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)のような半導体デバイスを含むパワー素子(チップ)の外囲が樹脂でモールドされたパワー半導体モジュールが知られている。動作状態において、半導体デバイスは発熱するため、裏面側にヒートシンクやフィンなどの放熱器や冷却器を配置して放熱させ、半導体デバイスを冷却するのが一般的である。
一方、パワーモジュールの大電流化・高耐熱化などにより、ゲートドライバ(Gate Driver:以下「GD」と記す)の冷却が必要になってきている。さらに、パワーモジュールを制御するGDは、動作スピード確保という観点から、モジュール近傍に接続することが必要であることから、パワーモジュールの発熱の影響を受け易いので、モジュールを冷却する冷却器を利用して、GDを冷却させることができれば、パワーモジュールの耐熱温度を向上させられるのみでなく、電源の小型化が可能となるなど、パワーモジュールのさらなる小型化につながる。
また、シックスインワン(6 in 1)モジュールとして非常に小型のものも開発されてきており、GDのフットプリントを低減させる構造も必要となってくる。
本実施形態は、スイッチング素子の制御信号配線のインダクタンスを低減させ、低損失なスイッチングが可能なパワーモジュールを提供する。
本実施の形態は、大電流化と共に、耐熱温度の向上が可能となり、小型化にとって好適な半導体パワーモジュール、駆動回路付パワーモジュール、および産業機器、電気自動車またはハイブリッドカーを提供する。
本実施形態の一態様によれば、第1導電層を表面に備える第1絶縁基板と、前記第1導電層の上に配置され、第1電極が前記第1導電層と接続される第1半導体デバイスと、前記第1絶縁基板の前記表面に形成され、前記第1半導体デバイスの第2電極と接続される第1信号配線と、前記第1絶縁基板の前記表面側に形成され、前記第1半導体デバイスの第3電極と接続される第2信号配線と、前記第1絶縁基板の上に配置される絶縁層とを備え、前記第1信号配線と前記第2信号配線は、前記絶縁層を挟んで配置されるパワーモジュールが提供される。
本実施の形態の他の態様によれば、スイッチング動作を行うパワー用の半導体デバイスを封止したパワーモジュールと、前記パワーモジュールの第1の封止面に配置された第1の冷却器と、前記第1の冷却器の、前記パワーモジュールとの接触面の反対側の面に搭載され、前記パワーモジュールの前記半導体デバイスを駆動する第1の駆動回路部とを備え、前記第1の駆動回路部の冷却も行える駆動回路付パワーモジュールが提供される。
本実施の形態の他の態様によれば、第1の冷却器と、前記第1の冷却器に対向するように配置された第2の冷却器と、前記第1の冷却器および前記第2の冷却器の間に配置され、スイッチング動作を行うパワー用の所定個の半導体デバイスを封止し、前記半導体デバイスの電極に電気的に接続された端子が、前記第1の冷却器または前記第2の冷却器と接していない、対向する封止面から露出した両面冷却構造のパワーモジュールと、前記第1の冷却器の、前記パワーモジュールとの接触面の反対側の面に配置され、前記パワーモジュールの前記半導体デバイスを駆動する第1の駆動回路部とを備える駆動回路付パワーモジュールが提供される。
本実施の形態の他の態様によれば、上記の駆動回路付パワーモジュールを搭載し、電力変換動作を行う産業機器、電気自動車またはハイブリッドカーが提供される。
本実施形態によれば、スイッチング素子の制御信号配線のインダクタンスを低減させ、低損失なスイッチングが可能なパワーモジュールを提供することができる。
本実施の形態によれば、大電流化と共に、耐熱温度の向上が可能となり、小型化にとって好適なパワーモジュール、駆動回路付パワーモジュール、および産業機器、電気自動車またはハイブリッドカーを提供することができる。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、この実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[比較例]
比較例に係るパワーモジュール(Power Module:以下「PM」と記す)10の主要部の模式的平面図は、図1(a)に示すように表され、半導体デバイス(チップ)として、例えば、SiC MOSFETを適用した図1(a)に対応したワンインワンモジュールの等価回路は、図1(b)に示すように表される。
比較例に係るパワーモジュール(Power Module:以下「PM」と記す)10の主要部の模式的平面図は、図1(a)に示すように表され、半導体デバイス(チップ)として、例えば、SiC MOSFETを適用した図1(a)に対応したワンインワンモジュールの等価回路は、図1(b)に示すように表される。
比較例に係るPM10は、絶縁基板22Dと、絶縁基板22D上に配置された負極電極パターン24D4・正極電極パターン24D3と、ゲート信号配線1・ソース信号配線2のような信号配線パターンと、正極電極パターン24D3上に配置された半導体デバイスQ1(Q11、Q12、Q13)とを備える。ここで、ソース信号配線端子SSとゲート信号配線端子GSの信号配線にインダクタンスLGとLSを有している。
比較例に係るPM10において、ゲート信号配線1の寄生容量を充電する際に流れる電流iGとソース信号配線2を流れる電流iSの方向は逆方向である。したがって、電流iGと電流iSで生じる磁束は、相互に打ち消し合うのでインダクタンスLGとLSの影響を小さくすることができる。しかし、ゲート信号配線1とソース信号配線2は、同一平面で離間して配置されるため、磁束を相殺する効果は限定的である。
また、正極電極パターン24D3と負極電極パターン24D4を流れる電流は、同方向でありインダクタンスLPとLNが存在する。
図1(b)の等価回路にこれらのインダクタンスを示す。インダクタンスLP、LNは、スイッチング時に生じるサージ電圧の原因となる。また、インダクタンスLGとLSは、スイッチングスピードを遅くし、各半導体デバイスのターンオンのタイミングのずれの原因にもなる。したがって、インダクタンスは小さいほど好ましい。
[第1の実施の形態]
第1の実施の形態に係るPM10Aの模式的平面図は、図2に示すように表され、図2のI-I線に沿う模式的断面構造は、図3に示すように表される。PM10Aは、比較例(図1)と同じワンインワンモジュールの例で示す。
第1の実施の形態に係るPM10Aの模式的平面図は、図2に示すように表され、図2のI-I線に沿う模式的断面構造は、図3に示すように表される。PM10Aは、比較例(図1)と同じワンインワンモジュールの例で示す。
この例では、第1半導体デバイスQ11~Q13が3チップ並列に配置されている例が示されている。以降において、特に支障の無い場合は、Q11~Q13を、Q1と表記する場合がある。他の半導体デバイスについても同様である。また、ドレイン電極を第1電極、ゲートパッド電極を第2電極、ソースバッド電極を第3電極と称する。また、ゲート信号配線1を第1信号配線1、ソース信号配線2を第2信号配線2と称する。
実施の形態に係るPM10Aは、第1絶縁基板21D、正極端子P、負極端子N、第1信号配線1、第2信号配線2、絶縁層3、第1半導体デバイスQ1、第1信号配線端子GS、第2信号接続部24D1、および第2信号配線端子SSを備える。
第1絶縁基板21Dは、図3に示すように、材質が、例えば、セラミック等の基板22Dと、基板22Dの上面側の表面の第1導電層24Dと、下面側の表面の第2導電層23Dとを備える。第1絶縁基板21Dとしては、例えば、AMB(Active Metal Brazed、Active Metal Bond)基板、DBC(Direct Bonding Copper)基板、DBA(Direct Bonding Aluminum)基板などを適用可能である。また、絶縁層3は、樹脂基板(FR-4、CEM-3、エポキシ樹脂)でも構わない。また、第1絶縁基板21Dと同じセラミック等でも構わない。
図2に示すように、長方形の第1絶縁基板21Dの短辺の一方に接続された正極端子Pと、他方の短辺に接続された負極端子Nの間に、正極電極パターン24D3が配置される。正極電極パターン24D3と正極端子Pは、例えば、半田付け等で接続される。正極電極パターン24D3の上に第1半導体デバイスQ11~Q13が配置される。
正極電極パターン24D3の隣には、逆L字形状の負極電極パターン24D4が、正極電極パターン24D3を囲むようにして配置される。第1半導体デバイスQ1の第3電極(ソースバッド電極)と負極電極パターン24D4は、ボンディングワイヤで接続される。正極端子Pと反対側の負極電極パターン24D4に、負極端子Nが例えば、半田付け等で接続される。
第1信号配線1は、負極電極パターン24D4と反対側の第1半導体デバイスQ11~Q13の配列に沿って、第1半導体デバイスQ11~Q13が配置された範囲よりも長い長方形の形状で、第1絶縁基板21Dの上に配置される。第1信号配線1は、負極端子N側の端部から第1信号配線端子GSによって外部に取り出される。
絶縁層3は、第1信号配線1の上に、この例では第1信号配線1よりも小さい平面形状で、第1信号配線1の第1半導体デバイスQ1側の一部が目視可能な位置に配置される。目視できる第1信号配線1と、第1半導体デバイスQ11~Q13とがボンディングワイヤで接続される。
第2信号配線2は、絶縁層3のほぼ全面を覆うようにして絶縁層3の上に配置される。この部分の積層構造は、例えば、AMB基板を多層にして構成しても良いし、絶縁層3を別基板で構成するようにしても良い。別基板で構成する実施の形態については後述する。
第2信号配線2は、第1半導体デバイスQ11~Q13とボンディングワイヤで接続される。第2信号配線2は、更に、第1絶縁基板21Dの上に配置される第2信号接続部24D1とボンディングワイヤで接続される。
第2信号接続部24D1は、第2信号配線2の負極電極N側の延長方向に長方形の形状で、第1絶縁基板21Dの上に配置される。第2信号接続部24D1は、第2信号配線端子SSによって外部に取り出される。
以上説明したPM10Aの主要部は、図3に示すように樹脂モールド33によって封止される。以降で説明する他の実施の形態に係るPMについても同様である。
第1の実施の形態に係るPM10Aは、第1導電層24Dを表面に備える第1絶縁基板21Dと、第1導電層24Dの上に配置され、第1電極が第1導電層24Dと接続される第1半導体デバイスQ1と、第1絶縁基板21Dの表面に形成され、第1半導体デバイスQ1の第2電極(ゲートパッド電極)と接続される第1信号配線1と、第1絶縁基板21Dの表面側に形成され、第1半導体デバイスQ1の第3電極(ソースバッド電極)と接続される第2信号配線2と、第1絶縁基板21Dの上に配置される絶縁層3とを備え、第1信号配線1と前記第2信号配線2は、絶縁層3を挟んで配置される。
この例では、第1信号配線1の延伸方向の直線縁部と、絶縁層3の第1半導体デバイスQ1側の直線縁部とは一致していない。第1信号配線1の第1半導体デバイスQ1側の一部が目視可能である。つまり、絶縁層3は、第2電極(ゲートパッド電極)と第1信号配線1および第3電極(ソースバッド電極)と第2信号配線2とが接続部材で接続可能な位置に、配置される。
この目視可能な位置で、図3に示すように、第1半導体デバイスQ1の第2電極(ゲートパッド電極)と第1信号配線1がボンディングワイヤWGSで接続される。また、絶縁層3の上に配置された第2信号配線2と第1半導体デバイスQ1の第3電極(ソースバッド電極)がボンディングワイヤWG1で接続される。また、第1半導体デバイスQ1の第3電極(ソースバッド電極)と負極電極パターン24D4とがボンディングワイヤWDSで接続される。なお、ボンディングワイヤは、電気的に導通可能な接続部材であれば何でも良い。例えば、細長い金属材で形成されたリード部材等で有っても良い。
第1信号配線1と第2信号配線2には、逆方向に電流が流れる。このように第2信号配線2と第1信号配線1を、絶縁層3を挟んで配置することで、第2信号配線2と第1信号配線1をそれぞれ導通する電流によって生じる磁束を相殺することができ、インダクタンスLGとLSの影響を小さくすることができる。つまり、インダクタンスLG,LSを低減する効果が得られる。
なお、第2信号配線2のインダクタンス値は、第3電極(ソースバッド電極)のインダクタンス値よりも大きい。また、第2信号配線2と第1信号配線1の断面を、一致させて重ねることも可能である。その場合は、第1信号配線1と第1半導体デバイスQ1の第2電極とがボンディングワイヤWGSで接続できるように、絶縁層3の一部を例えば、矩形状に切り欠いた形状にしても良い。そのように構成することで、例えば、I-I断面における第2信号配線2と第1信号配線1の断面を一致させることもできる。
(変形例1)
図4に、切り欠き部81~83を備えた絶縁層3を用いて構成した変形例1に係るPM10Bの模式的平面図を示す。切り欠き部81によって目視可能になった第1信号配線1は、第1半導体デバイスQ11の第2電極にボンディングワイヤで接続される。同様に、切り欠き部82と83の位置に当たる第1信号配線1は、第1半導体デバイスQ12とQ13の第2電極に、それぞれボンディングワイヤで接続される。
図4に、切り欠き部81~83を備えた絶縁層3を用いて構成した変形例1に係るPM10Bの模式的平面図を示す。切り欠き部81によって目視可能になった第1信号配線1は、第1半導体デバイスQ11の第2電極にボンディングワイヤで接続される。同様に、切り欠き部82と83の位置に当たる第1信号配線1は、第1半導体デバイスQ12とQ13の第2電極に、それぞれボンディングワイヤで接続される。
このように、絶縁層3は、第2電極と第1信号配線1または第3電極と第2信号配線2とが接続部材で接続可能な位置に、絶縁層3が切り欠かれた切り欠き部81~83を備えていても良い。第2信号配線2と第1信号配線1の断面を一致させることで、インダクタンスの相殺効果を更に高めることができる。
なお、第2信号配線2と第1信号配線1の配置は、逆の関係にしても同じ作用効果が得られる。つまり、第2信号配線2を第1導電層24Dに、第1信号配線1を絶縁層3の上面側の表面に配置しても良い。
なお、PM10Bは、第3電極に流れる電流の一部を検出するためのカレントセンス電極を備えていても良い。カレントセンス電極は、過電流を検知する目的で設けられる。次に、カレントセンス電極を備えた第1の実施の形態の変形例2について説明する。
(変形例2)
変形例2に係るPM10Cの模式的平面図は、図5に示すように表され、図5のII-II線に沿う模式的断面構造は、図6に示すように表される。変形例2は、第1の実施の形態と同じワンインワンモジュールの例で示す。
変形例2に係るPM10Cの模式的平面図は、図5に示すように表され、図5のII-II線に沿う模式的断面構造は、図6に示すように表される。変形例2は、第1の実施の形態と同じワンインワンモジュールの例で示す。
変形例2は、カレントセンス電極4を備える点で、第1の実施の形態(図2)と異なる。カレントセンス電極4は、この例では絶縁層3の上面側の表面に、第2信号配線2と平行して配置される。なお、カレントセンス電極4と第2信号配線2の絶縁層3上の位置は入れ替えても良い。このように、カレントセンス電極4は、絶縁層3もしくは第1絶縁基板21Dの上面側の表面に配置される。
カレントセンス電極4を第2信号配線端子SS側に延伸した第1絶縁基板21Dの端部には、第2信号接続部24D1と同じ形状のカレントセンス接続部24D5が配置されている。そして、カレントセンス接続部24D5は、カレントセンス端子CSによって外部に取り出される。
図6を参照して変形例2の断面構造を説明する。カレントセンス電極4は、絶縁層3の上面側に配置される。そして、第1半導体デバイスQ1の第3電極(ソースバッド電極)とボンディングワイヤWS1で接続される。
なお、カレントセンス電極4は、第1半導体デバイスQ1側に配置しても良い。つまり、第2信号配線2とカレントセンス電極4は入れ替えても良い。カレントセンス電極4は、絶縁層3もしくは第1絶縁基板21Dの第1半導体デバイスQ1が配置されている表面に配置される。このように第2信号配線2とカレントセンス電極4を配置することで、第1半導体デバイスQ1との接続を容易にすることができる。
変形例2においても、第2信号配線2と第1信号配線1の断面を、重ねても良い。変形例1と同じ作用効果が得られる。なお、この場合、カレントセンス電極4は、第1信号配線1と重ねて配置しても良いし、重ねなくても良い。
次に、カレントセンス電極4の配置を変えた変形例3について説明する。
(変形例3)
変形例3に係るPM10Dの模式的平面図は、図7に示すように表される。なお、変形例3の模式的断面構造の図示は省略する。
変形例3に係るPM10Dの模式的平面図は、図7に示すように表される。なお、変形例3の模式的断面構造の図示は省略する。
変形例3は、変形例2のカレントセンス電極4が、第1信号配線1と正極電極パターン24D3との間に、配置されたものである。カレントセンス電極4は、第1半導体デバイスQ11~Q13が実装された範囲を超える長さで、正極電極パターン24D3に沿うように配置されている。
このようにカレントセンス電極4を配置することで、第2信号配線2・第1信号配線1・カレントセンス電極4と、第1半導体デバイスQ1との接続を容易にすることができる。
(変形例4)
変形例4に係るPM10Eの模式的平面図は、図8に示すように表される。なお、変形例4の模式的断面構造の図示は省略する。
変形例4に係るPM10Eの模式的平面図は、図8に示すように表される。なお、変形例4の模式的断面構造の図示は省略する。
変形例4は、変形例3のカレントセンス電極4を、正極電極パターン24D3と負極電極パターン24D4の間に配置したものである。カレントセンス電極4は、正極電極パターン24D3の一辺に沿うように配置され、正極端子Pの隣に配置されたカレントセンス端子CSによって外部に取り出される。
このようにカレントセンス電極4を配置することで、第2信号配線2・第1信号配線1・カレントセンス電極4と、第1半導体デバイスQ1との接続を容易にすることができる。
[第2の実施の形態]
第2の実施の形態に係るPM10Fの主要部の模式的平面図は、図9に示すように表され、図9のIII-III線に沿う模式的断面構造は、図10に示すように表され、図9のIV-IV線に沿う模式的断面構造は、図11に示すように表される。
第2の実施の形態に係るPM10Fの主要部の模式的平面図は、図9に示すように表され、図9のIII-III線に沿う模式的断面構造は、図10に示すように表され、図9のIV-IV線に沿う模式的断面構造は、図11に示すように表される。
第2の実施の形態に係るPM10Fは、第1の実施の形態の絶縁層3を、第1キャンセル基板21Mで構成するようにしたものである。第1キャンセル基板21Mとしては、例えば、AMB基板などを適用可能である。
ここで、第1絶縁基板21Dの配線パターンを示す模式的平面図である図12も参照する。第1絶縁基板21Dの第1導電層24Dは、複数の第1半導体デバイスQ11~Q13の第1電極(ドレイン電極)に接続される第1共通電極パターン24D3を備える。第1共通電極パターン24D3は、正極電極パターンと同じものであり、以降第1共通電極パターン24D3と称する。その他に、第1絶縁基板21Dの第1導電層24Dには、第2信号接続部24D1、負極電極パターン24D4、カレントセンス電極4、第2信号接続部24D6,24D8,24DA、および第1信号接続部24D7,24D9,24DB,24DCが配置されている。
第2信号接続部24D6,24D8,24DAのそれぞれは、ボンディングワイヤで第1半導体デバイスQ11~Q13の第3電極(ソースバッド電極)と接続される。また、第1信号接続部24D7,24D9,24DBも同様に、第1半導体デバイスQ11~Q13の第2電極(ゲートパッド電極)とボンディングワイヤで接続される。なお、第1信号接続部24DCは、第1信号配線端子GSと接続されて外部に取り出せるように、他の第1信号接続部24D7,24D9,24DBと直交する向きで第2信号接続部24D1の隣に配置される。
なお、第1の実施の形態(図2)では、第1半導体デバイスQ11~Q13の第3電極と負極電極パターン24D4をボンディングワイヤで接続していたが、第2の実施の形態ではリード部材5で接続する例を示している。リード部材5は、ボンディングワイヤと同じ作用をする。
第2の実施の形態に係るPM10Fは、絶縁層22Mを挟んで表面および裏面に第1信号配線1および第2信号配線2を備え、第1絶縁基板21Dの上方に対向して配置された第1キャンセル基板21Mと、第2電極と接続される第1導電層24Dに配置された第1信号接続部24D7,24D9,24DB,24DCと、第3電極と接続される第1導電層24Dに配置された第2信号接続部24D6,24D8,24DAと、第1信号配線1と第1信号接続部24D7,24D9,24DB,24DCおよび第2信号配線2と第2信号接続部24D6,24D8,24DAをそれぞれ接続する柱状電極6G1~6G4,6S1~6S4とを備える。
ここで、第1キャンセル基板21Mの上面側の表面を示す模式的平面図である図13(a)と、第1キャンセル基板21Mの下面側の表面を示す模式的平面図である図13(b)も参照する。第1キャンセル基板21Mは、外形が長方形であり、その上面側の表面に第1信号配線1が配置される。第1信号配線1は、スルーホール7G1,7G2,7G3,7G4を介して第1キャンセル基板21Mの下面側の表面の第1信号配線24M2,24M3,24M4,24M5にそれぞれ接続される。
第1キャンセル基板21Mの下面側の表面の第1信号配線24M2,24M3,24M4,24M5は、その表面のほぼ全面を覆うように配置された第2信号配線2と離間して配置される。つまり、第1信号配線24M2,24M3,24M4,24M5は、第2信号配線2と絶縁されて島状にパターニングされている。
ここでIV-IV断面を示す図11を参照する。第1絶縁基板21Dの第1導電層24Dには、第2信号配線端子SS側から、第2信号接続部24D1、カレントセンス電極4、第1信号接続部24DB、第2信号接続部24DA、カレントセンス電極4、第1信号接続部24D9、第2信号接続部24D8、カレントセンス電極4、第1信号接続部24D7、第2信号接続部24D6、の順に各電極パターンが配置される。そして、第2信号接続部24D1は、第2信号配線端子SSと例えば、半田付けされる。
第1半導体デバイスQ11の第3電極とボンディングワイヤで接続された第2信号接続部24D6は、柱状電極6S1を介して第1キャンセル基板21Mの下面側の表面の第2信号配線2に接続される。他の第1半導体デバイスQ12とQ13の第3電極とボンディングワイヤで接続された第2信号接続部24D8と24DAについても同様に、それぞれ柱状電極6S2と6S3を介して第2信号配線2に接続される。
第1半導体デバイスQ11の第2電極に接続された第1信号接続部24D7は、柱状電極6G1を介して第1キャンセル基板21Mの下面側の表面の第1信号配線24M2に接続される。第1信号配線24M2は、スルーホール7G1を介して第1キャンセル基板21Mの上面側の表面の第1信号配線1に接続される。
他の第1半導体デバイスQ12とボンディングワイヤで接続された第1信号接続部24D9についても同様に、柱状電極6G2と第1信号配線24M3とスルーホール7G2を介して第1信号配線1に接続される。第1半導体デバイスQ13の第2電極についても、第1信号接続部24DB、柱状電極6G3、第1信号配線24M4、スルーホール7G3を介して第1信号配線1に接続される。
ここでIII-III断面を示す図10を参照する。第1キャンセル基板21Mの上面側の表面の第1信号配線1は、スルーホール7G4、第1信号配線24M5、柱状電極6G4を介して第1絶縁基板21Dの上面側の表面の第1信号接続部24DCに接続される。図10の断面では作図の関係で確認できないが、第1信号接続部24DCは、第1信号配線端子GSによって外部に取り出される。
第1キャンセル基板21Mの下面側の表面のほぼ全面を覆うように配置された第2信号配線2は、柱状電極6S4を介して第1絶縁基板21Dの上面側の表面の第2信号接続部24D1に接続される。図11に示すように第2信号接続部24D1は、第2信号配線端子SSによって外部に取り出される。
以上説明したように、表面および裏面に第1信号配線1および第2信号配線2が配置された第1キャンセル基板21Mを用いてPM10Fを構成しても良い。第1キャンセル基板21Mを用いることで、第1信号配線1と第2信号配線2をほぼ同じ面積で重ねて配置することが可能である。したがって、さらにインダクタンスLGとLSの影響を小さくすることができる。つまり、さらにインダクタンスLG,LSを低減する効果が得られる。
なお、第2の実施の形態のPM10Fのカレントセンス電極4の位置は、図9に示した例に限定されない。次に、カレントセンス電極4の配置を変えた変形例5について説明する。
(変形例5)
変形例5に係るPM10Gの模式的平面図は、図14に示すように表される。なお、変形例5の模式的断面構造の図示は省略する。
変形例5に係るPM10Gの模式的平面図は、図14に示すように表される。なお、変形例5の模式的断面構造の図示は省略する。
変形例5は、第2の実施の形態のPM10E(図8)のカレントセンス電極4を、正極電極パターン24D3と負極電極パターン24D4の間に移動したものである。カレントセンス電極4は、第1共通電極パターン24D3の一辺に沿うように配置され、正極端子Pの隣に配置されたカレントセンス端子CSによって外部に取り出される。
また、変形例2(図6)と同じようにカレントセンス電極4は、第1キャンセル基板21Mと第1共通電極パターン24D3の間に配置しても良い。この変形例の図示は省略する。これらの変形例においても、第2の実施の形態と同じ作用効果が得られる。
[第3の実施の形態]
第3の実施の形態に係るPM10Hの主要部の模式的平面図は、図15に示すように表され、図15のV-V線に沿う模式的断面構造は、図16に示すように表される。
第3の実施の形態に係るPM10Hの主要部の模式的平面図は、図15に示すように表され、図15のV-V線に沿う模式的断面構造は、図16に示すように表される。
第3の実施の形態に係るPM10Hは、第1信号配線1と第2信号配線2を重ねる構造を、第1絶縁基板21Dのみで構成するようにしたものである。
第1半導体デバイスQ11のゲートパッド電極とボンディングワイヤで接続される第1信号接続部24D7と、第1半導体デバイスQ12の第2電極とボンディングワイヤで接続される第1信号接続部24D9と、第1半導体デバイスQ13の第2電極とボンディングワイヤで接続される第1信号接続部24DBとは、第2の実施の形態と同じ位置に同じ形状で配置される。第1信号接続部24D7,24D9,24DBは、第1半導体デバイスQ11~Q13の配列方向と直交する向きに長辺を持つ長方形であり、第1半導体デバイスQ11~Q13と並んで配置される。なお、第1信号接続部24DCは、第1信号配線端子GSと接続されて外部に取り出せるように、他の第1信号接続部24D7,24D9,24DBと直交する向きで、負極端子Nの隣に配置される。
第1信号接続部24D7,24D9,24DB,24DCは、スルーホール37G1,37G2,37G3,37G4を介して、第1絶縁基板21Dの下面側の表面に配置された第1信号配線1に接続される。
第1絶縁基板21Dの上面側の表面の第1導電層24Dには、第2信号配線2が配置される。第2信号配線2は、第1信号接続部24D7, 24D9, 24DBの第1半導体デバイスQ11側を除く周囲を囲む形状(逆コ形状)の電極パターンを連結した形状である。
第2信号配線2は、負極端子N側に延長され第2信号配線端子SSによって外部に取り出される。第2信号配線2と第2信号配線端子SSは、例えば、半田付け等で接続される。
第2信号配線端子SSの第1半導体デバイスQ1側の隣に第1信号配線端子GSが配置される。第1信号配線端子GSは、第2信号配線端子SSと負極端子Nの間に配置された第1信号接続部24DCと例えば、半田付け等で接続される。
ここでV-V断面を示す図16を参照する。第1信号接続部24DCは、スルーホール37G4を介して第1信号配線1に接続される。第1信号配線1は、第1絶縁基板21Dの下面側の表面の第2導電層23Dをパターニングして配置される。よって、第1信号配線1は、他の第2導電層23Dのパターン23D1と絶縁されている。
なお、第2信号配線2と第1信号配線1の配置は逆の関係にしても良い。つまり、第1絶縁基板21Dの上面側の表面に第1信号配線1と、第2信号接続部24D6,24D8,24DAを配置するようにしても良い。この場合は、第1絶縁基板21Dの下面側の表面の第2信号配線2と第2信号接続部24D6,24D8,24DAはスルーホールで接続される。
以上説明したように、第3の実施の形態に係るPM10Hは、表面および裏面に第2電極と接続される第1信号接続部24D7,24D9,24DB,24DCおよび第3電極と接続される第2信号接続部24D6,24D8,24DAとが配置された第1絶縁基板21Dと、第1信号接続部24D7,24D9,24DB,24DCと第1信号配線1もしくは第2信号接続部24D6,24D8,24DAと第2信号配線2を第1絶縁基板21Dを貫通して接続するスルーホール37G1,37G2,37G3とを備える。
第3の実施の形態に係るPM10Hによれば、第2の実施の形態の第1キャンセル基板21Mと8個の柱状電極6S1~6S4,6G1~6G4を削減することができる。よって、PM10Hをコストダウンできる。また、部品点数を削減しても第2の実施の形態と同じ作用効果を得ることができる。
第3の実施の形態に係るPM10Hは、第1の実施の形態および第2の実施の形態と同様に、カレントセンス電極4を備えることも可能である。次に、カレントセンス電極4を備えた変形例6について説明する。
(変形例6)
変形例6に係るPM10Iの模式的平面図は、図17に示すように表される。なお、変形例6の模式的断面構造の図示は省略する。
変形例6に係るPM10Iの模式的平面図は、図17に示すように表される。なお、変形例6の模式的断面構造の図示は省略する。
変形例6は、第1共通電極パターン24D3と第2信号配線2の間に、カレントセンス電極4を配置したものである。このようにカレントセンス電極4を配置することで、第2信号配線2・第1信号接続部24D7,24D9,24DB・カレントセンス電極4と、第1半導体デバイスQ1との接続を容易にすることができる。なお、カレントセンス電極4は、変形例5(図14)と同じように、第1共通電極パターン24D3と負極電極パターン24D4の間に配置しても良い。
[第4の実施の形態]
第4の実施の形態に係るPM10Jの主要部の模式的平面図は、図18に示すように表され、図18のVI-VI線に沿う模式的断面構造は、図19に示すように表される。第4の実施の形態は、第2の実施の形態(図9)で説明した技術思想を、ツーインワンモジュールに適用したものである。第4の実施の形態のPM10Jは、第1キャンセル基板21Mを2個用いる。
第4の実施の形態に係るPM10Jの主要部の模式的平面図は、図18に示すように表され、図18のVI-VI線に沿う模式的断面構造は、図19に示すように表される。第4の実施の形態は、第2の実施の形態(図9)で説明した技術思想を、ツーインワンモジュールに適用したものである。第4の実施の形態のPM10Jは、第1キャンセル基板21Mを2個用いる。
第4の実施の形態に係るPM10Jは、第1半導体デバイスQ11~Q13の第3電極(ソースバッド電極)と接続される第2共通電極パターン24DDと、第2共通電極パターン24DDの上に配置された第2半導体デバイスQ41~Q43と、絶縁層22Mを挟んで表面および裏面に第1信号配線1および第2信号配線2を備え、第1絶縁基板21Dの上方に対向して配置された第1キャンセル基板21Mと、絶縁層22Mを挟んで表面および裏面に第1信号配線1および第2信号配線2を備え、第1キャンセル基板21Mと離隔し、かつ第1絶縁基板21Dの上に第1半導体デバイスQ11~Q13・Q41~Q43を挟む位置に対向して配置された第2キャンセル基板21Mとを備える。第2キャンセル基板21Mは、参照符号から明らかなように第1キャンセル基板21Mと同じものである。
第2キャンセル基板21Mは、第2の実施の形態の第1キャンセル基板21Mを、180度回転させて第1絶縁基板21Dの反対側の負極電極パターン24D4の隣に配置したものである。第1キャンセル基板21Mと第2キャンセル基板21Mの間に、第1共通電極パターン24D3・第2共通電極パターン24DD・負極電極パターン24D4が配置される。
第2共通電極パターン24DDは、第1半導体デバイスQ11~Q13の第3電極(ソースバッド電極)と第2半導体デバイスQ41~Q43の第1電極(ドレイン電極)が接続された出力であり、逆L字状に屈曲した先端部から出力端子Oによって外部に取り出される。
図18では、第1半導体デバイスQ11~Q13の第3電極(ソースバッド電極)と第2共通電極パターン24DDはリード部材5で接続され、第2半導体デバイスQ41~Q43の第3電極(ソースバッド電極)と負極電極24D4は、ボンディングワイヤで接続される例を示している。リード部材5およびボンディングワイヤの接続部材は、種類を混在させても良いし統一させても良い。
なお、第1共通電極パターン24D3を出力としても良い。その場合は、第2半導体デバイスQ41~Q43の第3電極と第1共通電極パターン24D3を接続部材で接続する。つまり、第1半導体デバイスQ11~Q13および第2半導体デバイスQ41~Q43は、第1共通電極パターン24D3と第2共通電極パターン24DDの上に複数個縦列配置され、第1共通電極パターン24D3または第2共通電極パターン24DDを出力とする。
図19に示すVI-VI断面は、第1キャンセル基板21Mの柱状電極6S4,6G4付近から、第1半導体デバイスQ13、第2半導体デバイスQ43、および第2キャンセル基板21Mの6G4,6S4付近に至る模式的断面構造である。VI-VI断面の構成についての説明は、断面に参照符号を付記することで省略する。
図20に、第4の実施の形態に係るPM10Jのツーインワンモジュールの回路構成図を示す。この例では、第1半導体デバイスQ11~Q13と第2半導体デバイスQ41~Q43は、それぞれ3個並列に接続される。第1半導体デバイスQ11~Q13の第1信号配線端子GS1と第2信号配線端子SS1は、出力端子O側に配置される。また、第2半導体デバイスQ41~Q43の第1信号配線端子GS4と第2信号配線端子SS4は、第1信号配線端子GS1および第2信号配線端子SS1と点対称の位置に配置される。
以上説明した第4の実施の形態のPM10Jによれば、ツーインワンを構成する第1半導体デバイスQ11~Q13の第2電極-第3電極間のインダクタンスLG1とLS1と、第2半導体デバイスQ41~Q43の第2電極-第3電極間のインダクタンスLG4とLS4の影響を小さくすることができる。つまり、各々の半導体デバイスのインダクタンスLG1,LG4,LS1,LS4を低減させる効果が得られる。
なお、第4の実施の形態のPM10Jのカレントセンス電極4の配置を変更することは容易である。図9と図14の関係で説明した変形例5と同様である。よって、それらの図面を参照した説明は省略する。
[第5の実施の形態]
第5の実施の形態に係るPM10Kの主要部の模式的平面図は、図21に示すように表され、図21のVII-VII線に沿う模式的断面構造は、図22に示すように表される。第5の実施の形態は、第3の実施の形態(図15)で説明した技術思想を、ツーインワンモジュールに適用したものである。
第5の実施の形態に係るPM10Kの主要部の模式的平面図は、図21に示すように表され、図21のVII-VII線に沿う模式的断面構造は、図22に示すように表される。第5の実施の形態は、第3の実施の形態(図15)で説明した技術思想を、ツーインワンモジュールに適用したものである。
第5の実施の形態に係るPM10Kは、第1半導体デバイスQ11~Q13の第3電極と接続される第2共通電極パターン24DDと、第2共通電極パターンの上に配置された第2半導体デバイスQ41~Q43とを備える。また、第3の実施の形態で説明した第1信号接続部24D7,24D9,24DB,24DC・スルーホール37G1,37G2,37G3,37G4・第2信号配線2・第1信号配線1を2組備える。
つまり、第5の実施の形態に係るPM10Kは、第2半導体デバイスQ41~Q43と接続される第1信号接続部24D7,24D9,24DB,24DC・スルーホール37G1,37G2,37G3・第2信号配線2・第1信号配線1をもう1組備える。
つまり、第5の実施の形態に係るPM10Kは、第2半導体デバイスQ41~Q43と接続される第1信号接続部24D7,24D9,24DB,24DC・スルーホール37G1,37G2,37G3・第2信号配線2・第1信号配線1をもう1組備える。
第2半導体デバイスQ41~Q43と接続される他の1組は、第1半導体デバイスQ11~Q13の組と点対称の位置に配置される。それぞれの組は、第1絶縁基板21Dの上面側の表面の第1導電層24Dの表面にパターニングされる。
また、第1絶縁基板21Dの上面側の表面の第1導電層24Dに配置される第1共通電極パターン24D3・第2共通電極パターン24DD・負極電極パターン24D4は、第4の実施の形態(図18)と同じである。なお、この例では、第1半導体デバイスQ11~Q13のソースパッド電極と第2共通電極パターン24DDとは、ボンディングワイヤで接続される。
図22に示すVII-VII断面は、第1絶縁基板21Dのスルーホール37G4付近から、第1半導体デバイスQ13、第2半導体デバイスQ43、およびもう一方のスルーホール37G4付近に至る模式的断面構造である。VII-VII断面の構成についての説明は、断面に参照符号を付記することで省略する。
以上説明した第5の実施の形態のPM10Kによれば、第4の実施の形態と同様に、第1半導体デバイスQ11~Q13および第2半導体デバイスQ41~Q43のインダクタンスLG1,LG4,LS1,LS4を低減させる効果が得られる。なお、その効果は、第4の実施の形態よりも少ない部品点数で得られる。よって、PM10Kをコストダウンできる。
また、第5の実施の形態のPM10Kに、カレントセンス電極4を容易に付加することができる。図15と図17の関係で説明した変形例6と同様である。よって、それらの図面を参照した説明は省略する。
[第6の実施の形態]
第6の実施の形態に係るPM10Lの主要部の模式的平面図は、図23に示すように表され、第2絶縁基板21Uの上面側の表面の模式的平面図は、図24に示すように表され、第2絶縁基板21Uの下面側の表面の模式的平面図は、図25に示すように表され、図23のVIII-VIII線に沿う模式的断面構造は、図26に示すように表される。
第6の実施の形態に係るPM10Lの主要部の模式的平面図は、図23に示すように表され、第2絶縁基板21Uの上面側の表面の模式的平面図は、図24に示すように表され、第2絶縁基板21Uの下面側の表面の模式的平面図は、図25に示すように表され、図23のVIII-VIII線に沿う模式的断面構造は、図26に示すように表される。
第6の実施の形態に係るPM10Lは、第4の実施の形態(図18)の正極端子PのインダクタンスLP(図1(b))と負極端子NとインダクタンスLN(図1(b))も低減させるように構成したものである。インダクタンスLPとインダクタンスLNを低減させるために、第1絶縁基板21Dと対向して配置される第2絶縁基板21Uは、第3導電層23Uおよび第4導電層24Uを備える。
第6の実施の形態に係るPM10Lは、第1絶縁基板21Dの第1導電層に電気的に繋がる出力端子Oを備え、第1絶縁基板21Dの上方の第1半導体デバイスQ1,Q4と対向して配置され、第3導電層23Uおよび第4導電層24Uを備える第2絶縁基板21Uの第3導電層23Uまたは第4導電層24Uに電気的に繋がる電源端子P,Nを備える。なお、第1絶縁基板21Dの上に配置された第1キャンセル基板21Mと第2キャンセル基板21Mを備える点で、第4の実施の形態と同じである。また、第1キャンセル基板21Mと第2キャンセル基板21Mに接続される第2信号接続部24D6,24D8,24DA、第1信号接続部24D7,24D9,24DB、および柱状電極6S1~6S4,6G1~6G4の構成も同じである。
また、第1共通電極パターン24D3と第2共通電極パターン24DDを備える点も同じである。ただし、第1共通電極パターン24D3と第2共通電極パターン24DDの形状が異なっている。第1共通電極パターン24D3と第2共通電極パターン24DDの隣合う一辺が櫛歯状のパターンであり、それぞれの凸パターンと凹パターンとが噛み合う形状である。
第4の実施の形態と異なる点は、図26に示すように、正極端子Pが第2絶縁基板21Uの上面側の第3導電層23Uに接続される点で異なる。また、負極電極Nが第2絶縁基板21Uの下面側の第4導電層24Uに接続される点で異なる。また、第4導電層24Uは、正極電極24U1とスルーホール7G5~7G7を備える点、また、第2柱状電極811~813と第3柱状電極841~843を備える点で異なる。つまり、第1絶縁基板21Dは出力端子Oを備え、第1絶縁基板21Dの上に第1半導体デバイスQ1を挟む位置に対向して配置され、第3導電層23Uおよび第4導電層24Uを備える第2絶縁基板21Uは電源端子P,Nを備える。以降において、異なる部分を説明する。
ここで、図24と図25を参照する。正極端子Pに接続される第3導電層23Uは、長方形の第2絶縁基板21Uの上面のほぼ全部を覆っている。負極電極端子Nに接続される第4導電層24Uは、第2絶縁基板21Uの下面のほぼ全部を覆っている。第4導電層24Uの中央部には、短辺方向一列に3個の正極電極24U1が配置され、各正極電極24U1は、それぞれスルーホール7G5~7G7で第3導電層23U(正極)に接続されている。
正極電極24U1は、第4導電層24Uと離間して配置される。つまり、3個の正極電極7G5~7G7は、第4導電層24U(負極)と絶縁されて島状にパターニングされている。
ここで、図26のVIII-VIII断面を参照する。VIII-VIII断面は、柱状電極6S4付近から、第1半導体デバイスQ13、第2柱状電極812、第2半導体デバイスQ43、および第2半導体デバイスQ43側の柱状電極6S4付近に至る模式的断面構造である。
第1半導体デバイスQ13の第1電極(ドレイン電極)が接続される第1共通電極パターン24D3には、正極端子P、第3導電層23U、スルーホール7G6、正極電極24U1、および第2柱状電極812を介して正電源が供給される。第1半導体デバイスQ13の第3電極(ソースバッド電極)と第2共通電極パターン24DDは、ボンディングワイヤWS3で接続される。
第2共通電極パターン24DDに、第1電極(ドレイン電極)が接続された第2半導体デバイスQ43の第3電極(ソースバッド電極)は、第3柱状電極843、第4導電層24Uを介して負極電源端子Nに接続される。つまり、電流は、正極端子P→第3導電層23U→スルーホール7G6→正極電極24U1→第2柱状電極812→第1共通電極パターン24D3→第1半導体デバイスQ13→第2共通電極パターン24DD→第2半導体デバイスQ43→第3柱状電極843→第4導電層24U→負極電源端子Nの経路で流れる。
この場合、第2絶縁基板21Uの第3導電層23Uと第4導電層24Uは、第1半導体デバイスQ11~Q13と第2半導体デバイスQ41~Q43の共通の正極電極と負極電極であるバスバーBPとバスバーPNを構成する。
図27に、第6の実施の形態に係るPM10LのバスバーBP,BNと各半導体デバイスを流れる電流経路を示す。電流は、バスバーBPから、第1半導体デバイスQ11~Q13、第2半導体デバイスQ41~43、バスバーBNの順に流れる。
バスバーBPとBNを流れる電流の方向は反対である。また、バスバーBPを構成する第3導電層23UとバスバーBNを構成する第4導電層は、材質が例えば、セラミック等の基板22Uを挟んで配置されるので、電流によって生じる磁束が相殺される。
その結果、第6の実施の形態に係るPM10Lは、第2信号配線2と第1信号配線1のインダクタンスLG,LSを低減する効果に加えて、電源ラインのインダクタンスLP,LNも低減することができる。
なお、図23では、バスバーBPと第1共通電極パターン24D3、および第2半導体デバイスQ4の第3電極とバスバーBNを接続する例で説明したが、この例に限定されない。第1半導体デバイスQ1の第3電極とバスバーBN、および第2共通電極パターン24DDとバスバーBPを接続するようにしても良い。
以上説明したように第6の実施の形態に係るPM10Lは、第1絶縁基板21Dと対向して配置され、第3導電層23Uおよび第4導電層24Uを備える第2絶縁基板21Uと、第3導電層23Uと、第1半導体デバイスQ11~Q13が配置された第1共通電極パターン24D3もしくは第1半導体デバイスQ11~Q13の第3電極とを接続させる第2柱状電極811~813と、第4導電層24Uと、第2半導体デバイスQ41~Q43が配置された第2共通電極パターン24DDもしくは第2半導体デバイスQ41~Q43の第3電極とを接続させる第3柱状電極841~843と、第1絶縁基板21Dと第2絶縁基板21Uの対向する領域を封止する樹脂33とを備え、第3導電層23Uは、第1半導体デバイスQ11~Q13に電源を供給する第1電源電極端子Pもしくは第2電源電極端子Nのいずれか一方に接続され、第4導電層24Uは、他方に接続され、第3導電層23Uおよび第4導電層24Uにそれぞれ流れる電流によって生じる磁束を相殺する。
[第7の実施の形態]
第7の実施の形態に係るPM10Mの主要部の模式的平面図は、図28に示すように表され、第2絶縁基板21Uの上面側の表面の模式的平面図は、図29に示すように表され、第2絶縁基板21Uの下面側の表面の模式的平面図は、図30に示すように表され、図28のIX-IX線に沿う模式的断面構造は、図31に示すように表される。
第7の実施の形態に係るPM10Mの主要部の模式的平面図は、図28に示すように表され、第2絶縁基板21Uの上面側の表面の模式的平面図は、図29に示すように表され、第2絶縁基板21Uの下面側の表面の模式的平面図は、図30に示すように表され、図28のIX-IX線に沿う模式的断面構造は、図31に示すように表される。
第7の実施の形態に係るPM10Mは、第5の実施の形態(図21)の正極電極と負極電極に流れる電流によって生じるインダクタンスLPとLNも低減させるように構成したものである。つまり、第5の実施の形態に第2絶縁基板21Uを付加し、第2絶縁基板21Uの上面側の表面の第3導電層23Uを導通する電流と、第2絶縁基板21Uの下面側の表面の第4導電層24Uを導通する電流によって生じる磁束を相殺するようにしたものである。
第7の実施の形態に係る半導体PM10Mに適用した技術思想は、第4の実施の形態(図18)と第6の実施の形態(図23)の関係と同じである。よって、関係のある各図面の参照符号を一致させることで詳しい説明は省略する。
第7の実施の形態に係るPM10Mは、第1絶縁基板21Dと第1半導体デバイスQ11~Q13を挟む位置に対向して配置され、第3導電層23Uおよび第4導電層24Uを備える第2絶縁基板21Uと、第3導電層23Uと、第1半導体デバイスQ11~Q13が配置された第1共通電極パターン24D3もしくは第1半導体デバイスQ11~Q13の第3電極とを接続させる第2柱状電極811~813と、第4導電層24Uと、第2半導体デバイスQ41~Q43が配置された第2共通電極パターン24DDもしくは第2半導体デバイスQ41~Q43の第3電極とを接続させる第3柱状電極841~843と、第1絶縁基板21Dと第2絶縁基板21Uの対向する領域を封止する樹脂33とを備え、第3導電層23Uは、第1半導体デバイスQ11~Q13に電源を供給する正極端子Pもしくは負極端子Nのいずれか一方に接続され、第4導電層24Uは、他方に接続され、第3導電層23Uおよび第4導電層24Uにそれぞれ流れる電流によって生じる磁束を相殺する。
[第8の実施の形態]
第8の実施の形態に係るPM10Nの主要部の模式的平面図は、図32に示すように表され、第2絶縁基板21Uの上面側の表面の模式的平面図は、図33に示すように表され、第2絶縁基板21Uの下面側の表面の模式的平面図は、図34に示すように表され、図32のX-X線に沿う模式的断面構造は、図35に示すように表される。
第8の実施の形態に係るPM10Nの主要部の模式的平面図は、図32に示すように表され、第2絶縁基板21Uの上面側の表面の模式的平面図は、図33に示すように表され、第2絶縁基板21Uの下面側の表面の模式的平面図は、図34に示すように表され、図32のX-X線に沿う模式的断面構造は、図35に示すように表される。
第8の実施の形態に係るPM10Nは、第6の実施の形態(図23)の第1キャンセル基板21Mと第2キャンセル基板21Mの部分を、第2絶縁基板21Uで構成するようにしたものである。
図33に示すように、長方形の第2絶縁基板21Uの上面側の表面の両端に第1信号配線1が配置されている。また、図34に示すように、第2絶縁基板21Uの下面側の表面の両端には、第2信号配線2が配置されている。参照符号を図13と一致させることで、詳しい説明は省略する。
つまり、第8の実施の形態に係るPM10Nにおいて、第2絶縁基板21Uは、第1キャンセル基板21Mおよび第2キャンセル基板21Mを備え、第3導電層23Uに、第1信号配線1もしくは第2信号配線2のいずれか一方が配置され、第4導電層24Uに、他方が配置される。
このように構成することで、第1キャンセル基板21Mと第2キャンセル基板21Mは別の層として設けることが不要になり、PM10Nをコストダウンすることができる。
[第9の実施の形態]
第9の実施の形態に係るPM10Pの主要部の模式的平面図は、図36に示すように表され、第2絶縁基板21Uの上面側の表面の模式的平面図は、図37(a)に示すように表され、第2絶縁基板21Uの下面側の表面の模式的平面図は、図37(b)に示すように表され、図36のXI-XI線に沿う模式的断面構造は、図38に示すように表される。
第9の実施の形態に係るPM10Pの主要部の模式的平面図は、図36に示すように表され、第2絶縁基板21Uの上面側の表面の模式的平面図は、図37(a)に示すように表され、第2絶縁基板21Uの下面側の表面の模式的平面図は、図37(b)に示すように表され、図36のXI-XI線に沿う模式的断面構造は、図38に示すように表される。
第9の実施の形態に係るPM10Pは、第6の実施の形態(図23)を3個並べてU相、V相、W相を構成するシックスインワンモジュールを構成したものである。
U相は、第1半導体デバイスQ1と第2半導体デバイスQ4で構成される。V相は、第3半導体デバイスQ2と第4半導体デバイスQ5で構成される。W相は、第5半導体デバイスQ3と第6半導体デバイスQ6で構成される。第1絶縁基板21Dの平面形状は長方形であり、第1絶縁基板21Dの短辺方向に配置される半導体デバイスQ1~Q6の数より、第1絶縁基板21Dの長辺方向に配置される半導体デバイスの数が多い。つまり、複数の半導体デバイスは第1絶縁基板21Dの一方向に配列され、半導体デバイスQ1~Q6の列は、第1絶縁基板21Dの他方向に6列配列され、隣接する2列のそれぞれが、U相、V相、W相の出力を構成するシックスインワンモジュールを備える。
図39に、実施の形態に係るPM10Pの回路構成図を示す。また、図39中に、バスバーBP,BNと各半導体デバイスを流れる電流経路を矢印で示す。
主要部の模式的平面図である図36は、図23を一方向に3個並べたものである。また、第2絶縁基板21Uの上面側の表面の模式的平面図である図37(a)は、図24を3個並べたものである。また、第2絶縁基板21Uの下面側の表面の模式的平面図である図37(b)は、図25を3個並べたものである。
よって、それぞれの図面の参照符号を一致させることで詳しい説明は省略する。第9の実施の形態に係るPM10Pによれば、シックスインワンモジュールにおいても第2信号配線2と第1信号配線1のインダクタンスLG,LS、および電源ラインのインダクタンスLP,LNを低減することができる。
なお、第9の実施の形態に係るPM10Pに用いた第1半導体デバイスQ1と第2半導体デバイスQ4は、プレーナ型またはトレンチ型のMOSFETであり、第1電極はドレイン電極であり、第2電極はゲートパッド電極であり、第3電極はソースパッド電極である。半導体デバイスに関する詳しい説明は後述する。
次に、インダクタンスの低減効果について検討した結果について説明する。
[インダクタンスの低減効果]
インダクタンスの低減効果を確認する目的で、有限要素法(FEM)を用いてシミュレーションを行った。図40に、シミュレーションに用いた第1信号配線1と第2信号配線2の模式的鳥瞰図を示す。図40(a)は比較例の配置、図40(b)は実施の形態に係る第1信号配線1と第2信号配線2の配置例である。
インダクタンスの低減効果を確認する目的で、有限要素法(FEM)を用いてシミュレーションを行った。図40に、シミュレーションに用いた第1信号配線1と第2信号配線2の模式的鳥瞰図を示す。図40(a)は比較例の配置、図40(b)は実施の形態に係る第1信号配線1と第2信号配線2の配置例である。
第1信号配線1と第2信号配線2の材料はCUで厚みt=0.1mm、周囲は大気とした。そして、第1信号配線1と第2信号配線2に逆方向の電流を流し、長さL=40mm、幅W1を1mm、間隔Wtを1mmとした条件におけるインダクタンスの計算値は28.8nHである。
一方、図40(b)に示す配置例において、第1信号配線1と第2信号配線2の幅W2を3mm、Gapを0.25mmとした条件におけるインダクタンスの計算値は3.8nHである。
このように第1信号配線1と第2信号配線2を重ねて配置することでインダクタンスを低減させることができる。また、電源ラインについても同様に、図23等で説明したバスバーBP,BNの構成にすることでインダクタンスを低減させることができる。
以上説明したように、第1~第9の実施の形態に係るPMは、PMの内部のインダクタンスを低減させることができ、低損失なスイッチングを可能にする。
なお、第1~第9の実施の形態に係るPMにおいては、各信号配線間のギャップに絶縁基板が挟まれるが、インダクタンスに影響する比透磁率は1なので、インダクタンスの計算結果が適用できる。
また、第1~第9の実施の形態に係るPMを用いて何らかのシステムを構成した場合、PMの外部に接続される配線のインダクタンスが問題になる場合がある。次に、PMの外部に接続されるインダクタンスを低減させる方法について説明する。
(スナバ回路)
図41に、実施の形態に係るPMに制御回路を接続した回路構成図を示す。制御回路は、PMの半導体デバイスにスイッチング信号を入力する例えば、信号源60である。
図41に、実施の形態に係るPMに制御回路を接続した回路構成図を示す。制御回路は、PMの半導体デバイスにスイッチング信号を入力する例えば、信号源60である。
信号源60とPMは、配線61で第1信号配線端子GS、配線62で第2信号配線端子SSに接続される。配線61には、分布定数的に抵抗rGとインダクタンスLGが含まれる。同様に、配線62には、抵抗rSとインダクタンスLSが含まれる。
この配線61と62に含まれるインダクタンスLGとLSは、スイッチング時に生じるサージ電圧の原因、および半導体デバイスのターンオンのタイミングのずれの原因になる。そこで、インダクタンスLGとLSの影響を少なくするために、半導体デバイスQ1の第1信号配線1と第2信号配線2との間にスナバ回路SnCを備えていても良い。
スナバ回路SnCの静電容量値によって、インダクタンスLGとLSを打ち消すことが可能である。スナバ回路SnCから半導体デバイスQ1側は、磁束相殺の作用効果によってインダクタンスlG,lSが低減されている。また、電源ラインのインダクタンスLP,LNの低減も可能である。したがって、スナバ回路SnCを設けることで、PMを用いたシステム全体のインダクタンスを低減させることが可能である。
図42に、変形例6(図17)にスナバ回路SnCを備えたPM10Iの主要部の模式的平面図を示す。スナバ回路SnCは、第1信号配線端子GSと第2信号配線端子SSの上に、例えば、半田付け等で接続される。このようにスナバ回路SnCは、例えば、チップコンデンサで構成できる。
(PMの具体例)
実施の形態に係るPM50であって、1 in 1モジュールのSiC MOSFETの模式的回路表現は、図43に示すように表される。
実施の形態に係るPM50であって、1 in 1モジュールのSiC MOSFETの模式的回路表現は、図43に示すように表される。
図43には、MOSFETQに逆並列接続されるダイオードDIが示されている。MOSFETQの主電極は、ドレイン端子DTおよびソース端子STで表される。
また、実施の形態に係るPM50であって、1 in 1モジュールのSiC MOSFETの詳細回路表現は、図44に示すように表される。
実施の形態に係るPM50は、例えば、1 in 1モジュールの構成を備える。すなわち、複数チップからなる1個のMOSFETQが1つのモジュールに内蔵されている。一例として、それぞれのMOSFETQは、5チップまで並列接続され搭載可能である。なお、5チップの内、一部をダイオードDI用として搭載することも可能である。
さらに詳細には、図44に示すように、MOSFETQに並列にセンス用MOSFETQsが接続される。センス用MOSFETQsは、MOSFETQと同一チップ内に、微細トランジスタとして形成されている。
図44において、SSは、ソースセンス端子、CSは、カレントセンス端子であり、GSは、ゲート信号電極端子である。なお、実施の形態においても、半導体デバイスQには、センス用MOSFETQsが同一チップ内に、微細トランジスタとして形成されている。
(回路構成)
実施の形態に係るPM100であって、半導体デバイスQ1・Q4として、SiC MOSFETを適用した2 in 1モジュールの回路構成は、例えば、図45に示すように表される。すなわち、2 in 1モジュールは、図45に示すように、2個のSiC MOSFET Q1・Q4が1つのモジュールとして内蔵された、ハーフブリッジ内蔵モジュールの構成を備える。
実施の形態に係るPM100であって、半導体デバイスQ1・Q4として、SiC MOSFETを適用した2 in 1モジュールの回路構成は、例えば、図45に示すように表される。すなわち、2 in 1モジュールは、図45に示すように、2個のSiC MOSFET Q1・Q4が1つのモジュールとして内蔵された、ハーフブリッジ内蔵モジュールの構成を備える。
ここで、モジュールは、1つの大きなトランジスタとみなすことができるが、内蔵されているトランジスタが1チップまたは複数チップの場合がある。すなわち、モジュールには、1 in 1、2 in 1、4 in 1、6 in 1などがあり、例えば、1つのモジュール上において、2個分のトランジスタ(チップ)を内蔵したモジュールは2 in 1、2 in 1を2組み内蔵したモジュールは4 in 1、2 in 1を3組み内蔵したモジュールは6 in 1と呼ばれている。
図45に示すように、2 in 1モジュール100は、2個のSiC MOSFET Q1・Q4と、SiC MOSFET Q1・Q4に逆並列接続されるダイオードDI1・DI4が1つのモジュールとして内蔵されている。
図45において、G1は、SiC MOSFET Q1のゲート信号用のリード端子であり、S1は、SiC MOSFET Q1のソース信号用のリード端子である。同様に、G4は、SiC MOSFET Q4のゲート信号用のリード端子であり、S4は、SiC MOSFET Q4のソース信号用のリード端子である。
また、Pは、正極端子であり、Nは、負極端子であり、Oは、出力端子である。
(デバイス構造)
PM50に適用可能な半導体デバイスQ1・Q4の例であって、ソースパッド電極SPD、ゲートパッド電極GPDを含むSiC MOSFET130Aの模式的断面構造は、図46に示すように表される。
PM50に適用可能な半導体デバイスQ1・Q4の例であって、ソースパッド電極SPD、ゲートパッド電極GPDを含むSiC MOSFET130Aの模式的断面構造は、図46に示すように表される。
図46に示すように、SiC MOSFET130Aは、n-高抵抗層からなる半導体層31と、半導体層31の表面側に形成されたpボディ領域32と、pボディ領域32の表面に形成されたソース領域33と、pボディ領域32間の半導体層31の表面上に配置されたゲート絶縁膜34と、ゲート絶縁膜34上に配置されたゲート電極35と、ソース領域33およびpボディ領域32に接続されたソース電極36と、半導体層31の表面と反対側の裏面に配置されたn+ドレイン領域37と、n+ドレイン領域37に接続されたドレイン電極38とを備える。
ゲートパッド電極GPDは、ゲート絶縁膜34上に配置されたゲート電極35に接続され、ソースパッド電極SPDは、ソース領域33およびpボディ領域32に接続されたソース電極36に接続される。また、ゲートパッド電極GPDおよびソースパッド電極SPDは、図46に示すように、SiC MOSFET130Aの表面を覆うパッシベーション用の層間絶縁膜39上に配置される。
なお、ゲートパッド電極GPDおよびソースパッド電極SPDの下方の半導体層31内には、図示していないが、微細構造のトランジスタ構造が形成されていても良い。
さらに、図46に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜39上にソースパッド電極SPDが延在して配置されていても良い。
図46において、SiC MOSFET130Aは、プレーナゲート型のnチャネル縦型SiC MOSFETで構成されているが、後述する図49に示すように、トレンチゲート型のnチャネル縦型SiC T(Trench)MOSFET130Cなどで構成されていても良い。
または、半導体デバイスQ1・Q4としては、SiC MOSFET130Aの代わりに、GaN系FETなどを採用することもできる。
さらには、半導体デバイスQ1~Q6には、バンドギャップエネルギーが、例えば、1.1eVより大きく~8eV以下のワイドバンドギャップ型と称される半導体を用いることができる。
同様に、第4の実施の形態に係るPM10Jに適用可能な半導体デバイスQ1・Q4の例であって、エミッタパッド電極EPD、ゲートパッド電極GPDを含むIGBT130Bの模式的断面構造は、図47に示すように表される。
図47に示すように、IGBT130Bは、n-高抵抗層からなる半導体層31と、半導体層31の表面側に形成されたpボディ領域32と、pボディ領域32の表面に形成されたエミッタ領域33Eと、pボディ領域32間の半導体層31の表面上に配置されたゲート絶縁膜34と、ゲート絶縁膜34上に配置されたゲート電極35と、エミッタ領域33Eおよびpボディ領域32に接続されたエミッタ電極36Eと、半導体層31の表面と反対側の裏面に配置されたp+コレクタ領域37Pと、p+コレクタ領域37Pに接続されたコレクタ電極38Cとを備える。
ゲートパッド電極GPDは、ゲート絶縁膜34上に配置されたゲート電極35に接続され、エミッタパッド電極EPDは、エミッタ領域33Eおよびpボディ領域32に接続されたエミッタ電極36Eに接続される。また、ゲートパッド電極GPDおよびエミッタパッド電極EPDは、図47に示すように、IGBT130Bの表面を覆うパッシベーション用の層間絶縁膜39上に配置される。
なお、ゲートパッド電極GPDおよびエミッタパッド電極EPDの下方の半導体層31内には、図示していないが、微細構造のIGBT構造が形成されていても良い。
さらに、図47に示すように、中央部のIGBT構造においても、パッシベーション用の層間絶縁膜39上にエミッタパッド電極EPDが延在して配置されていても良い。
図47において、IGBT130Bは、プレーナゲート型のnチャネル縦型IGBTで構成されているが、トレンチゲート型のnチャネル縦型IGBTなどで構成されていても良い。
半導体デバイスQ1~Q6としては、SiC DI(Double Implanted)MOSFET、SiC TMOSFETなどのSiC系パワーデバイス、或いはGaN系高電子移動度トランジスタ(HEMT: High Electron Mobility Transistor)などのGaN系パワーデバイスを適用可能である。また、場合によっては、Si系MOSFETやIGBTなどのパワーデバイスも適用可能である。つまり、半導体デバイスQ1~Q6はSiC系、GaN系、もしくはAlN系のいずれかのパワーデバイスを備える。また、半導体デバイスQ1~Q6は、IGBT、ダイオード、Si系MOSFET、SiC系MOSFET、GaNFETのいずれかを備える。
―SiC DIMOSFET―
PM50に適用可能な半導体デバイスの例であって、SiC DIMOSFET130Cの模式的断面構造は、図48に示すように表される。
PM50に適用可能な半導体デバイスの例であって、SiC DIMOSFET130Cの模式的断面構造は、図48に示すように表される。
図48に示すように、PM50に適用されるSiC DIMOSFET130Cは、n-高抵抗層からなる半導体層31と、半導体層31の表面側に形成されたpボディ領域32と、pボディ領域32の表面に形成されたn+ソース領域33と、pボディ領域32間の半導体層31の表面上に配置されたゲート絶縁膜34と、ゲート絶縁膜34上に配置されたゲート電極35と、ソース領域33およびpボディ領域32に接続されたソース電極36と、半導体層板31の表面と反対側の裏面に配置されたn+ドレイン領域37と、n+ドレイン領域37に接続されたドレイン電極38とを備える。
図48において、SiC DIMOSFET130Cは、pボディ領域32と、pボディ領域32の表面に形成されたn+ソース領域33が、ダブルイオン注入(DII)で形成され、ソースパッド電極SPDは、ソース領域33およびpボディ領域32に接続されたソース電極36に接続される。
ゲートパッド電極GPDは、図示を省略しているが、ゲート絶縁膜34上に配置されたゲート電極35に接続される。また、ソースパッド電極SPDおよびゲートパッド電極GPDは、図48に示すように、SiC DIMOSFET130Cの表面を覆うように、パッシベーション用の層間絶縁膜39上に配置される。
SiC DIMOSFET130Cは、図48に示すように、pボディ領域32に挟まれたn-高抵抗層からなる半導体層31内に、破線で示されるような空乏層が形成されるため、接合型FET(JFET)効果に伴うチャネル抵抗R JFETが形成される。また、pボディ領域32/半導体層31間には、図48に示すように、ボディダイオードBDが形成される。
―SiC TMOSFET―
PM50に適用可能な半導体デバイスの例であって、SiC TMOSFET130Dの模式的断面構造は、図49に示すように表される。
PM50に適用可能な半導体デバイスの例であって、SiC TMOSFET130Dの模式的断面構造は、図49に示すように表される。
図49に示すように、第5の実施の形態に係るPM50に適用されるSiC TMOSFET130Cは、n層からなる半導体層31Nと、半導体層31Nの表面側に形成されたpボディ領域32と、pボディ領域32の表面に形成されたn+ソース領域33と、pボディ領域32を貫通し、半導体層31Nまで形成されたトレンチ内にゲート絶縁膜34および層間絶縁膜39U・39Bを介して形成されたトレンチゲート電極35TGと、ソース領域33およびpボディ領域32に接続されたソース電極36と、半導体層31Nの表面と反対側の裏面に配置されたn+ドレイン領域37と、n+ドレイン領域37に接続されたドレイン電極38とを備える。
図49において、SiC TMOSFET130Dは、pボディ領域32を貫通し、半導体層31Nまで形成されたトレンチ内にゲート絶縁膜34および層間絶縁膜39U・39Bを介してトレンチゲート電極35TGが形成され、ソースパッド電極SPDは、ソース領域33およびpボディ領域32に接続されたソース電極36に接続される。
ゲートパッド電極GPDは、図示を省略しているが、ゲート絶縁膜34上に配置されたトレンチゲート電極35TGに接続される。また、ソースパッド電極SPDおよびゲートパッド電極GPDは、図21に示すように、SiC TMOSFET130Dの表面を覆うように、パッシベーション用の層間絶縁膜39U上に配置される。
SiC TMOSFET130Dでは、SiC DIMOSFET130Cのような接合型FET(JFET)効果に伴うチャネル抵抗R JFETは形成されない。また、pボディ領域32/半導体層31N間には、図48と同様に、ボディダイオードBDが形成される。
(応用例)
PM100を用いて構成される3相交流インバータ40Aであって、半導体デバイスとしてSiC MOSFETを適用し、電源端子PL・接地端子NL間にスナバコンデンサCを接続した回路構成例は、図50に示すように表される。
PM100を用いて構成される3相交流インバータ40Aであって、半導体デバイスとしてSiC MOSFETを適用し、電源端子PL・接地端子NL間にスナバコンデンサCを接続した回路構成例は、図50に示すように表される。
PM100を電源Eと接続する際、接続ラインの有するインダクタンスLによって、SiC MOSFETのスイッチング速度が速いため、大きなサージ電圧Ldi/dtを生ずる。例えば、電流変化di=300Aとし、スイッチングに伴う時間変化dt=100nsecとすると、di/dt=3×109(A/s)となる。
インダクタンスLの値により、サージ電圧Ldi/dtの値は変化するが、電源Eに、このサージ電圧Ldi/dtが重畳される。電源端子PL・接地端子NL間に接続されるスナバコンデンサCによって、このサージ電圧Ldi/dtを吸収することができる。
(具体例)
次に、図51を参照して、半導体デバイスとしてSiC MOSFETを適用し、第5の実施の形態に係るPM10Kを用いて構成した3相交流インバータ42Aについて説明する。
次に、図51を参照して、半導体デバイスとしてSiC MOSFETを適用し、第5の実施の形態に係るPM10Kを用いて構成した3相交流インバータ42Aについて説明する。
図51に示すように、3相交流インバータ42Aは、GD180を備えたPM100Sと、3相交流モータ部51と、電源もしくは蓄電池(E)53と、コンバータ55とを備える。PM100Sは、3相交流モータ部51のU相、V相、W相に対応して、U相、V相、W相のインバータが接続されている。
ここで、GD180は、SiC MOSFETQ1・Q4、SiC MOSFETQ2・Q5、およびSiC MOSFETQ3・Q6に接続されている。
PM100Sは、電源もしくは蓄電池(E)53が接続されたコンバータ55のプラス端子(+)Pとマイナス端子(-)Nとの間に接続され、インバータ構成のSiC MOSFETQ1・Q4、Q2・Q5、およびQ3・Q6を備える。また、SiC MOSFETQ1~Q6のソース・ドレイン間には、フリーホイールダイオードDI1~DI6がそれぞれ逆並列に接続されている。
(冷却器を備えるパワーモジュールの構成例)
冷却器72を備えた実施の形態に係るPM190の模式的構造断面図は、図52に示すように表される。PM190は、第7の実施の形態に係るPM10Mに、冷却器72を装着したものである。
冷却器72を備えた実施の形態に係るPM190の模式的構造断面図は、図52に示すように表される。PM190は、第7の実施の形態に係るPM10Mに、冷却器72を装着したものである。
PM190は、PM10M、絶縁板70、冷却器72とを備える。PM190は、第1半導体デバイスQ11~Q13が配置された第1絶縁基板21Dの裏面、もしくは第1絶縁基板21Dの上に第1半導体デバイスQ11~Q13を挟む位置に対向して配置され、第3導電層23Uおよび第4導電層24Uを備える第2絶縁基板21Uの第1半導体デバイスQ11~Q13が配置された面と反対側の面のいずれか一方もしくは両方に冷却器72が配置される。
絶縁板70は、PM190を構成する第2絶縁基板21UのU側の面と接触するように配置される。絶縁板70は、この例ではバスバーBPである第2絶縁基板21Uの上面側の第3導電層23Uと、冷却器72を絶縁するためのものである。
絶縁板70の上面側の面には、冷却器72が配置される。冷却器72は、この例では水冷方式のフィンである。なお、冷却器72は、水冷もしくは空冷である。つまり、第2絶縁基板21Uの上面側の表面のいずれか一方もしくは両方に冷却器72を備える。PM190によれば、第2絶縁基板21Uから熱を効率よく放熱することができる。
また、冷却器72は、PM190を構成する第1絶縁基板21Dの下面側の面と接触させるようにしても良い。つまり、半導体デバイスQ1,Q4が配置された第1絶縁基板21Dの下面側の表面もしくは第1絶縁基板21Dの上に第1半導体デバイスQ1と対向して配置され、第3導電層23Uおよび第4導電層24Uを備える第2絶縁基板21Uの上面側の表面のいずれか一方もしくは両方に冷却器72を備える。
以上説明したように、第1~第9の実施の形態に係るPMによれば、第2信号配線2と第1信号配線1のインダクタンスLG,LSを低減することができる。また、電源ラインのインダクタンスLP,LNも低減することができる。
[第10の実施の形態]
(基本構成)
第10の実施の形態に係る駆動回路付パワーモジュール(以下「駆動回路付PM」と記す)101の模式的断面構造は、図53に示すように表される。なお、図53では、ゲートドライバ(駆動回路部)GD180などの一部を仮想的に示している。
(基本構成)
第10の実施の形態に係る駆動回路付パワーモジュール(以下「駆動回路付PM」と記す)101の模式的断面構造は、図53に示すように表される。なお、図53では、ゲートドライバ(駆動回路部)GD180などの一部を仮想的に示している。
図53には、1 in 1モジュールに適用した場合が例示されている。
第10の実施の形態に係る駆動回路付PM101は、図53に示すように、半導体デバイス(チップ)Qをモールド樹脂25によって封止したPM10Sと、PM10Sの上面(第1の封止面)10aに配置された上部冷却器(第1の冷却器)12Uと、上部冷却器12Uの冷却面上に搭載されて、PM10Sのゲートを駆動するGD(第1の駆動回路部)180と、上面10aに対向するPM10Sの下面(第2の封止面)10bに配置された下部冷却器(第2の冷却器)12Dとを備える。
すなわち、第10の実施の形態に係る駆動回路付PM101は、スイッチング動作を行うパワー用の半導体デバイスQを封止したPM10Sと、PM10Sの上面10aに配置された上部冷却器12Uと、上部冷却器12UのPM10Sとの接触面の反対側の面10uに搭載されて、PM10Sの半導体デバイスQを駆動するGD180とを備え、GD180の冷却も行うことができる。
または、第10の実施の形態に係る駆動回路付PM101は、上部冷却器12Uと、上部冷却器12Uの下層に配置された下部冷却器12Dと、上部冷却器12Uおよび下部冷却器12Dの間に配置され、スイッチング動作を行うパワー用の所定個の半導体デバイスQを封止し、半導体デバイスQの電極に電気的に接続された端子が上部冷却器12Uまたは下部冷却器12Dと接していない対向する封止面から露出した両面冷却構造のPM10Sと、上部冷却器12UのPM10Sとの接触面の反対側の面10uに搭載され、PM10Sの半導体デバイスQを駆動するGD180とを備える。
さらに、第10の実施の形態に係る駆動回路付PM101は、下部冷却器12DのPM10Sとの接触面(10b)と反対側の面10dに、下部冷却器12Dと接触するようにしてコンデンサ200を備える構成としても良い。コンデンサ200としては、PM10Sの端子電極P・N(図示省略)間に接続される平滑コンデンサ、またはフィルムコンデンサであっても良い。
GD180は、回路基板(第1の回路基板)18を有し、回路基板18の搭載面(下面)が上部冷却器12Uの冷却面(10u)に直に接触するようにして搭載される。GD180は、例えば、回路基板18の一方の実装面(上面)上にのみ回路部が構成された、いわゆる片面実装GDである。
PM10Sは、図53に示すように、絶縁基板22Dを介して銅などの金属箔が積層された導電層23D、24D1・24D2を備える下部絶縁基板(第2の絶縁基板)21Dと、導電層24D1上に配置された半導体デバイスQと、半導体デバイスQ1と対向して配置され、絶縁基板22Uを介して銅などの金属箔が積層された導電層23U、24Uを備える上部絶縁基板(第1の絶縁基板)21Uと、導電層24Uと半導体デバイスQのソースパッド電極との間を接続する柱状電極26、および導電層24Uと導電層24D2との間を接続する柱状電極28とを備える。
また、PM10Sは、上部絶縁基板21U上の導電層23Uと下部絶縁基板21D上の導電層23Dとを外部に露出させるようにして、半導体デバイスQの外囲がモールド樹脂25によって封止されている。
すなわち、PM10Sは両面冷却構造を備え、モールド樹脂25より露出する上部絶縁基板21U上の導電層23Uの露出面が第1の封止面(上面)10aとされ、モールド樹脂25より露出する下部絶縁基板21D上の導電層23Dの露出面が第2の封止面(下面)10bとされる。したがって、PM10Sは、上部冷却器12Uと下部冷却器12Dとによって、その上下方向より効率良く冷却される。
一方、モールド樹脂25からは、下部絶縁基板21D上の別々の導電層(図示省略)に接続されたゲート電極端子Gとソース電極端子Sとが延出されて、GD180の回路基板18と接続される。図53において、ゲート電極端子Gとソース電極端子S部分は、側面方向から見た重なった構造が示されており、平面的には、図2等の第1信号配線端子GS、2信号配線端子SSと同様に分離して配置される。
上部冷却器12Uおよび下部冷却器12Dは、共に、水冷式の冷却器であって、水路WR内を冷却水(冷却液)が循環するように構成される。上部冷却器12Uおよび下部冷却器12Dとしては、ヒートシンクや放熱フィンまたは放熱ピンなどの空冷式の放熱器を適用することもできる。
冷却水としては、水、または水とエチレングリコールとを50%ずつの割合で混合させた混合液や冷却気体(冷気)などの熱伝導率の良いものが用いられる。以下では、これらを総称して冷却水とする。
ここで、図53において、上部絶縁基板21U側をUP(U)側、下部絶縁基板21D側をDOWN(D)側と定義する。この定義は、以降に示す全ての図面に適用する。
上部冷却器12Uは、D側(10a)がPM10Sの冷却面、U側(10u)がGD180の冷却面とされ、下部冷却器12Dは、U側(10b)がPM10Sの冷却面とされる。
上部絶縁基板21Uおよび下部絶縁基板21Dとしては、AMB(Active Metal Brazed、Active Metal Bond)基板、DBC(Direct Bonding Copper)基板、DBA(Direct Brazed Aluminum)基板などを適用可能である。
下部絶縁基板21Dは、絶縁基板22DのU側に導電層24D(24D1、24D2)、D側に導電層23Dを備える。上部絶縁基板21Uは、絶縁基板22UのU側に導電層23U、D側に導電層24Uを備える。
半導体デバイスQは、U側がソース電極、D側がドレイン電極となるように配置される。後述する他の半導体デバイスQ1・Q2・Q3・Q4・Q5・Q6についても同様である。なお、半導体デバイスQの配置は、下部絶縁基板21D上にフリップチップに配置されていても良い。
柱状電極26は、半導体デバイスQのソースパッド電極と上部絶縁基板21U上の導電層24Uとの間を接続する。柱状電極28は、下部絶縁基板21D上の導電層24D2と上部絶縁基板21U上の導電層24Uとの間を接続する。
第10の実施の形態に係る駆動回路付PM101によれば、1 in 1モジュールタイプにおいて、PM10Sの大電流化と共に、耐熱温度の向上が可能となり、その結果として、駆動回路付PM101の小型化にとってより好適なものとすることができる。
すなわち、GD180を上部冷却器12Uに接触させるようにして配置したので、駆動回路付PM101の大電流化・高耐熱化などにより、GD180の冷却が必要になった場合にも、GD180を効果的に冷却させることが可能となる。GD180を冷却できれば、駆動回路付PM101としての耐熱温度を向上させられるのみでなく、電源の小型化が可能となるなど、駆動回路付PM101のさらなる小型化につながる。
駆動回路付PM101の小型化に伴って、GD180のフットプリントを低減させることが必要となった際にも、GD180を容易に小型化することが可能となる。
なお、第10の実施の形態に係る駆動回路付PM101においては、1 in 1モジュールタイプに適用した場合について説明したが、これに限らず、例えば、図54に示すような2 in 1モジュールタイプの駆動回路付PM101A(第1の変形例)や、例えば、図55に示すような6 in 1 (シックスインワン)モジュールタイプの駆動回路付PM101B(第2の変形例)にも適用できる。
また、第10の実施の形態に係る駆動回路付PM101において、PM10Sとしては、第1~第3の実施の形態に係るPMを適用可能である。
(第1の変形例)
第10の実施の形態の第1の変形例に係る2 in 1モジュールタイプの駆動回路付PM101Aは、図54に示すように、半導体デバイス(チップ)Q1・Q4をモールド樹脂25によって封止したPM10Sと、PM10Sの上面(第1の封止面)10aに配置された上部冷却器(第1の冷却器)12Uと、上部冷却器12Uの冷却面上であるPM10Sとの接触面と反対側の面10uに搭載されて、PM10Sのゲートを駆動するGD(第1の駆動回路部)180と、上面10aに対向する、PM10Sの下面(第2の封止面)10bに配置された下部冷却器(第2の冷却器)12Dとを備える。
第10の実施の形態の第1の変形例に係る2 in 1モジュールタイプの駆動回路付PM101Aは、図54に示すように、半導体デバイス(チップ)Q1・Q4をモールド樹脂25によって封止したPM10Sと、PM10Sの上面(第1の封止面)10aに配置された上部冷却器(第1の冷却器)12Uと、上部冷却器12Uの冷却面上であるPM10Sとの接触面と反対側の面10uに搭載されて、PM10Sのゲートを駆動するGD(第1の駆動回路部)180と、上面10aに対向する、PM10Sの下面(第2の封止面)10bに配置された下部冷却器(第2の冷却器)12Dとを備える。
2 in 1モジュールタイプの駆動回路付PM101Aの場合、基本的な構造は、1 in 1モジュールタイプの駆動回路付PM101(図53参照)と同様であり、適用されるPM10Sの構成のみが異なる。
第10の実施の形態の第1の変形例に係る駆動回路付PM101Aにおいて、PM10Sは、図54に示すように、絶縁基板22Dを介して銅などの金属箔が積層された導電層23D、24D1・24D2を備える下部絶縁基板(第2の絶縁基板)21Dと、導電層24D1上に配置された半導体デバイスQ1と、導電層24D2上に配置された半導体デバイスQ4と、半導体デバイスQ1・Q4と対向して配置され、絶縁基板22Uを介して銅などの金属箔が積層された導電層23U、24Uを備える上部絶縁基板(第1の絶縁基板)21Uと、導電層24Uと半導体デバイスQ1のソース電極との間を接続する柱状電極26、導電層23Uと導電層24D1との間を接続する柱状電極27、導電層24Uと導電層24D2との間を接続する柱状電極28、および導電層23Uと半導体デバイスQ4のソースパッド電極との間を接続する柱状電極29とを備える。
2 in 1モジュールタイプの駆動回路付PM101Aは、PM10Sの構成を除けば、1 in 1モジュールタイプの駆動回路付PM101とほぼ同様の構成とされている。
第10の実施の形態の第1の変形例に係る2 in 1モジュールタイプの駆動回路付PM101Aによっても、PM10Sの大電流化と共に、耐熱温度の向上が可能となり、結果として、電源の小型化が可能となるなど、GD180をより小型化できる。
また、第10の実施の形態の第1の変形例に係る駆動回路付PM101Aにおいて、PM10Sとしては、第4~第8の実施の形態に係るPMを適用可能である。
(第2の変形例)
第10の実施の形態の第2の変形例に係る6 in 1モジュールタイプの駆動回路付PM101Bは、図55に示すように、半導体デバイス(チップ)Q1~Q6をモールド樹脂25によって封止したPM10Sと、PM10Sの上面(第1の封止面)10aに配置された上部冷却器(第1の冷却器)12Uと、上部冷却器12Uの冷却面上であるPM10Sとの接触面と反対側の面10uに搭載されて、PM10Sのゲートを駆動するGD(第1の駆動回路部)180と、上面10aに対向する、PM10Sの下面(第2の封止面)10bに配置された下部冷却器(第2の冷却器)12Dとを備える。
第10の実施の形態の第2の変形例に係る6 in 1モジュールタイプの駆動回路付PM101Bは、図55に示すように、半導体デバイス(チップ)Q1~Q6をモールド樹脂25によって封止したPM10Sと、PM10Sの上面(第1の封止面)10aに配置された上部冷却器(第1の冷却器)12Uと、上部冷却器12Uの冷却面上であるPM10Sとの接触面と反対側の面10uに搭載されて、PM10Sのゲートを駆動するGD(第1の駆動回路部)180と、上面10aに対向する、PM10Sの下面(第2の封止面)10bに配置された下部冷却器(第2の冷却器)12Dとを備える。
6 in 1モジュールタイプの駆動回路付PM101Bにおいて、基本的な構造は、1 in 1モジュールタイプの駆動回路付PM101(図53参照)や、2 in 1モジュールタイプの駆動回路付PM101A(図54参照)と同様であり、適用されるPM10Sの構成のみが異なる。
なお、ここでは、第10の実施の形態の第2の変形例に係る6 in 1モジュールタイプの駆動回路付PM101Bとして、例えば、PM10Sに2 in 1タイプを採用することによって、スイッチングモジュールを構成した場合について説明する。
第10の実施の形態の第2の変形例に係る駆動回路付PM101Bは、PM10Sとして、図55に示すように、2 in 1タイプのPM10S1・10S2・10S3を備える。
PM10S1は、図54に示した半導体デバイスQ1・Q4を搭載したPM10Sとほぼ同様の構成である。また、半導体デバイスQ2・Q5を搭載したPM10S2、および半導体デバイスQ3・Q6を搭載したPM10S3についても同様である。
第10の実施の形態の第2の変形例に係る駆動回路付PM101Bは、2 in 1タイプのPM10S1・10S2・10S3を共通のモールド樹脂25によって一体的に封止した6 in 1タイプのPM10Sを備える。
駆動回路付PM101Bにおいて、PM10S1・10S2・10S3の下部絶縁基板21Dの絶縁基板22Dおよび導電層23Dを共通化(一体化)することも可能である。
同様に、駆動回路付PM101Bにおいては、PM10S1・10S2・10S3の上部絶縁基板21Uの絶縁基板22Uおよび導電層23Uを共通化(一体化)することも可能である。
第10の実施の形態の第2の変形例に係る駆動回路付PM101Bの模式的分解鳥瞰構成は、図56(a)~図56(d)に示すように表される。
図56(a)~図56(d)を参照しつつ、6 in 1モジュールタイプの駆動回路付PM101Bについてさらに説明すると、下部冷却器12Dの冷却体本体部110Dの冷却面部112D上に、6 in 1タイプのPM10Sが装着される。
下部冷却器12Dは、図56(d)に示すように、最大で3個の2 in 1タイプのPM10S1・10S2・10S3を装着可能に構成される。下部冷却器12Dは、Alにより直方体状に形成された冷却体本体部110Dを有し、冷却体本体部110Dの内部には水路WRが配置されている。下部冷却器12Dは、水路WR内を冷却水が循環することによって、PM10Sを冷却する水冷式の冷却器となっている。
下部冷却器12Dは、冷却体本体部110Dの一端部に、水路WR内に冷却水を取り込む取込口116Dが、他端部に、水路WR内を循環した冷却水を排出する排出口118Dが、それぞれ設けられる。
下部冷却器12Dにおいて、冷却水が取込口116Dより冷却体本体部110D内に取り込まれ、水路WRを通って、排出口118Dより排水されることによって、PM10Sの発熱が効率良く冷却される。
なお、水路WRは、冷却体本体部110Dの短手方向と平行に配置されるものであっても良いし、長手方向と平行に配置されるものであっても良い。また、水路WRは省略することもでき、冷却体本体部110Dの内部を全面的に冷却水が循環する構成としても良い。また、取込口116Dおよび排出口118Dは、冷却体本体部110Dの長手方向と平行に配置される場合に限らず、短手方向と平行に配置されるようにしても良い。
PM10Sは、図56(c)に示すように、2 in 1タイプの同一構造のPM10S1・10S2・10S3とほぼ同様のサイズを有し、5つの端子電極P・N・U・V・Wを備えた5端子型構造を例示している。また、5端子型構造において、リード端子RTとして、5つのリード端子(SS・GS・S・T1・T2)を2組ずつ備えた30端子構造のPM10Sを例示している。
PM10S上には、図56(b)に示すように、下部冷却器12Dとほぼ同一構造の上部冷却器12Uが配置される。上部冷却器12Uは、例えば、アルミニウム(Al)により直方体状に形成された冷却体本体部110Uを有し、冷却体本体部110Uの内部には水路WRが配置される。上部冷却器12Uは、水路WR内を冷却水が循環することによって、PM10SとGD180とを冷却する水冷式の冷却器となっている。
上部冷却器12Uは、冷却体本体部110Uの一端部に、水路WR内に冷却水を取り込む取込口116Uが、他端部に、水路WR内を循環した冷却水を排出する排出口118Uが、それぞれ設けられる。
上部冷却器12Uにおいて、冷却水が取込口116Uより冷却体本体部110U内に取り込まれ、水路WRを通って、排出口118Uより排水されることによって、PM10SおよびGD180の発熱が効率良く冷却される。
上部冷却器12Uおよび下部冷却器12Dは、同一の向き、つまり、上下方向において、取込口116U・116Dおよび排出口118U・118Dの位置が一致するように配置しても良い。
上部冷却器12U上には、図56(a)に示すように、回路基板18を介して、冷却体本体部110Uの冷却面部112U上にGD180が搭載される。GD180の回路基板18は、PM10Sの各リード端子RTとの接続が必要に応じて行われる。
結果として、図示していないネジなどの固定具によって相互を固定させることにより、図55に示した構成の6 in 1モジュールタイプの駆動回路付PM101Bが完成する。
6 in 1モジュールタイプの駆動回路付PM101Bは、PM10Sの構成を除けば、1 in 1モジュールタイプの駆動回路付PM101および2 in 1モジュールタイプの駆動回路付PM101Aとほぼ同一の構成とされている。
第10の実施の形態の第2の変形例に係る駆動回路付PM101Bによっても、PM10Sの大電流化と共に、耐熱温度の向上が可能となり、結果として、電源の小型化が可能となるなど、GD180をより小型化できる。
特に、駆動回路付PM101Bの小型化に伴って、GD180のフットプリントを低減させることが必要となった際にも、GD180を容易に小型化することが可能となる。
また、第10の実施の形態の第2の変形例に係る駆動回路付PM101Bにおいて、PM10Sとしては、第9の実施の形態に係るPMを適用可能である。
また、第10の実施の形態のそれぞれに係る駆動回路付PM101~101Bにおいては、さらに、下部冷却器12Dの冷却面(PM10Sとの接触面と反対側の面10d)上にGD(第2の駆動回路部)180を搭載することも可能である。
なお、本実施の形態(変形例)としては、上述の図53に示した1 in 1モジュールタイプの駆動回路付PM101、図54に示した2 in 1モジュールタイプの駆動回路付PM101A、および、図55に示した6 in 1モジュールタイプの駆動回路付PM101Bに限らず、例えば、4 in 1(フォーインワン)モジュールタイプの駆動回路付PMや、6 in 1モジュールにスナバコンデンサなどを備えた7 in 1(セブンインワン)モジュールタイプの駆動回路付PM、8 in 1(エイトインワン)モジュールタイプの駆動回路付PM、12 in 1(トゥエルブインワン)モジュールタイプの駆動回路付PM、14 in 1(フォーティーンインワン)モジュールタイプの駆動回路付PMなどにも適用できる。
(応用例)
第10の実施の形態の応用例に係る駆動回路付PM101Cの模式的断面構造は、図57に示すように表される。図57では、6 in 1モジュールタイプの駆動回路付PM101Cを例に、GD(駆動回路部)180U・180Dなどの一部を仮想的に示している。
第10の実施の形態の応用例に係る駆動回路付PM101Cの模式的断面構造は、図57に示すように表される。図57では、6 in 1モジュールタイプの駆動回路付PM101Cを例に、GD(駆動回路部)180U・180Dなどの一部を仮想的に示している。
なお、図55に示した6 in 1モジュールタイプの駆動回路付PM101Bと基本的な構造は同一なので、簡単に説明する。
第10の実施の形態の応用例に係る駆動回路付PM101Cは、図57に示すように、半導体デバイス(チップ)Q1~Q6をモールド樹脂25によって封止したPM10Sと、PM10Sの上面(第1の封止面)10aに配置された上部冷却器(第1の冷却器)12Uと、上部冷却器12Uの冷却面上であるPM10Sとの接触面と反対側の面10uに搭載されて、PM10Sのゲートを駆動するGD(第1の駆動回路部)180Uと、上面10aに対向する、PM10Sの下面(第2の封止面)10bに配置された下部冷却器(第2の冷却器)12Dと、下部冷却器12Dの冷却面上であるPM10Sとの接触面と反対側の面10dに搭載されて、PM10Sのゲートを駆動するGD(第2の駆動回路部)180Dとを備える。
すなわち、第10の実施の形態の応用例に係る駆動回路付PM101Cとしては、上部冷却器12Uの冷却面(U側)に回路基板18Uを介してGD180Uを搭載すると共に、下部冷却器12Dの冷却面(D側)にも、回路基板18Dを介してGD180Dが搭載される。
第10の実施の形態の応用例に係る駆動回路付PM101Cの場合、GD180(180U・180D)の設置面積を倍増させることができるので、GD180の1枚当たりのフットプリントを低減(半減)させることが可能となり、駆動回路付PM101Cの更なる小型化が可能となる。
また、第10の実施の形態の応用例に係る駆動回路付PM101Cにおいて、PM10Sとしては、第9の実施の形態に係るPMを適用可能である。
[第11の実施の形態]
第11の実施の形態に係る駆動回路付PM101Dの模式的断面構造は、図58に示すように表される。図58では、6 in 1モジュールタイプの駆動回路付PM101Dを例に、GD(駆動回路部)180などの一部を仮想的に示している。
第11の実施の形態に係る駆動回路付PM101Dの模式的断面構造は、図58に示すように表される。図58では、6 in 1モジュールタイプの駆動回路付PM101Dを例に、GD(駆動回路部)180などの一部を仮想的に示している。
なお、図55に示した6 in 1モジュールタイプの駆動回路付PM101Bと基本的な構造は同一なので、簡単に説明する。
第11の実施の形態に係る駆動回路付PM101Dは、図58に示すように、半導体デバイス(チップ)Q1・Q4、Q2・Q5、Q3・Q6をモールド樹脂25によって一体的に封止したPM10S1・10S2・10S3と、PM10S1・10S2・10S3の上面(第1の封止面)10aに配置された上部冷却器(第1の冷却器)12Uと、上部冷却器12Uの冷却面上であるPM10S1・10S2・10S3との接触面と反対側の面10uに搭載されて、PM10S1・10S2・10S3のゲートを駆動するGD(第1の駆動回路部)180とを備える。
すなわち、第11の実施の形態に係る駆動回路付PM101Dの場合、PM10S(10S1・10S2・10S3)の上面にのみ上部冷却器12Uが配置され、上部冷却器12Uの冷却面上に回路基板18を介してGD180が搭載されている。
第11の実施の形態に係る駆動回路付PM101Dによれば、構成がより簡素となり、下部冷却器12Dの分だけ薄くできる。
なお、第11の実施の形態に係る駆動回路付PM101Dとしては、PM10S(10S1・10S2・10S3)の下面にのみ下部冷却器12Dが配置され、下部冷却器12Dの冷却面上であるPM10S1・10S2・10S3との接触面と反対側の面10dに回路基板18を介してGD180が搭載される構成であっても良い。
また、第11の実施の形態に係る駆動回路付PM101Dにおいて、PM10Sとしては、第9の実施の形態に係るPMを適用可能である。
(応用例)
第11の実施の形態の応用例に係る駆動回路付PM101Eの模式的断面構造は、図59に示すように表される。図59では、6 in 1モジュールタイプの駆動回路付PM101Eを例に、GD(駆動回路部)180などの一部を仮想的に示している。
第11の実施の形態の応用例に係る駆動回路付PM101Eの模式的断面構造は、図59に示すように表される。図59では、6 in 1モジュールタイプの駆動回路付PM101Eを例に、GD(駆動回路部)180などの一部を仮想的に示している。
なお、図58に示した6 in 1モジュールタイプの駆動回路付PM101Dと基本的な構造は同一なので、簡単に説明する。
第11の実施の形態の応用例に係る駆動回路付PM101Eは、図59に示すように、半導体デバイス(チップ)Q1・Q4、Q2・Q5、Q3・Q6をモールド樹脂25によって個別に封止したPM10S1・10S2・10S3と、PM10S1・10S2・10S3の上面(第1の封止面)10aに配置された上部冷却器(第1の冷却器)12Uと、上部冷却器12Uの冷却面上であるPM10S1・10S2・10S3との接触面と反対側の面10uに搭載されて、PM10S1・10S2・10S3のゲートを駆動するGD(第1の駆動回路部)180とを備える。
すなわち、第11の実施の形態の応用例に係る駆動回路付PM101Eとしては、モールド樹脂25によって一体的に封止されたPM10Sに限らず、PM10S1・10S2・10S3を個別に封止してなるものにも適用できる。
第11の実施の形態の応用例に係る駆動回路付PM101Eの場合においても、PM10S1・10S2・10S3の下面(第2の封止面)に下部冷却器(第2の冷却器)12Dを配置したり、下部冷却器12Dの冷却面上にGD(第2の駆動回路部)180Dを備える構成とすることもできる。
また、第11の実施の形態の応用例に係る駆動回路付PM101Eにおいて、PM10Sとしては、第9の実施の形態に係るPMを適用可能である。
[第12の実施の形態]
第12の実施の形態に係る駆動回路付PM101Fの模式的断面構造は、図60に示すように表される。図60では、6 in 1モジュールタイプの駆動回路付PM101Fを例に、GD(駆動回路部)180・180Mなどの一部を仮想的に示している。
第12の実施の形態に係る駆動回路付PM101Fの模式的断面構造は、図60に示すように表される。図60では、6 in 1モジュールタイプの駆動回路付PM101Fを例に、GD(駆動回路部)180・180Mなどの一部を仮想的に示している。
なお、図6に示した6 in 1モジュールタイプの駆動回路付PM101Dと基本的な構造は同一なので、簡単に説明する。
第12の実施の形態に係る駆動回路付PM101Fは、図60に示すように、例えば、2階建てGD構造(2段の重層構造)のGD180・180Mを備える。
すなわち、この6 in 1モジュールタイプの駆動回路付PM101Fにおいては、半導体デバイス(チップ)Q1・Q4、Q2・Q5、Q3・Q6をモールド樹脂25によって一体的に封止したPM10S(10S1・10S2・10S3)と、PM10Sの上面(第1の封止面)10aに配置された上部冷却器(第1の冷却器)12Uと、上部冷却器12Uの冷却面上であるPM10S1・10S2・10S3との接触面と反対側の面10uに搭載されて、PM10Sのゲートを駆動するGD(第1の駆動回路部)180・180Mとを備える。
GD180は、例えば、回路基板18の一方の実装面(U側)に回路部が実装された片面実装GDであり、GD180Mは、例えば、回路基板18Sの一方の実装面(U側)180Fおよび他方の実装面(D側)180Nに回路部が実装された両面実装GDである。
GD180Mは、例えば、複数本の柱状電極19を介して、GD180のU側に搭載される。
このような構成とした場合、GD180を効果的に冷却できると共に、駆動回路付PM101Fの片面(U側)におけるGD180の実装面積を格段に向上できる。
なお、モールド樹脂25によって別個に封止したPM10S1・10S2・10S3を搭載した駆動回路付PM101E(例えば、図59参照)や、PM10S(10S1・10S2・10S3)の下面(第2の封止面)に下部冷却器(第2の冷却器)12Dを配置した駆動回路付PM101B(例えば、図55参照)、若しくは、下部冷却器12Dの冷却面上にGD(第2の駆動回路部)180Dを備えた駆動回路付PM101C(例えば、図57参照)にも適用可能である。
また、GD180・180Mの重層構造は2段に限定されるものではない。
また、第12の実施の形態に係るPM101Fにおいて、PM10Sとしては、第9の実施の形態に係るPMを適用可能である。
[第13の実施の形態]
第13の実施の形態に係る駆動回路付PM101Gの模式的断面構造は、図61に示すように表される。図61では、6 in 1モジュールタイプの駆動回路付PM101Gを例に、GD(駆動回路部)180などの一部を仮想的に示している。
第13の実施の形態に係る駆動回路付PM101Gの模式的断面構造は、図61に示すように表される。図61では、6 in 1モジュールタイプの駆動回路付PM101Gを例に、GD(駆動回路部)180などの一部を仮想的に示している。
なお、図6に示した6 in 1モジュールタイプの駆動回路付PM101Dと基本的な構造は同一なので、簡単に説明する。
第13の実施の形態に係る駆動回路付PM101Gは、図61に示すように、例えば、GD差込構造(2段の重層構造)の一方をGD180、他方をハイブリッドIC1A・1B・1Cとした場合の例である。
すなわち、この6 in 1モジュールタイプの駆動回路付PM101Gにおいては、半導体デバイス(例えば、チップ)Q1・Q4、Q2・Q5、Q3・Q6をモールド樹脂25によって一体的に封止したPM10S(10S1・10S2・10S3)と、PM10Sの上面(第1の封止面)10aに配置された上部冷却器(第1の冷却器)12Uと、上部冷却器12Uの冷却面上であるPM10S1・10S2・10S3との接触面と反対側の面10uに搭載されて、PM10Sのゲートを駆動するGD(第1の駆動回路部)180と、GD180に差し込み接続されたハイブリッドIC1A・1B・1Cと、を備える。
GD180は、例えば、回路基板18の一方の実装面(U側)に回路部が実装された片面実装GDであり、ハイブリッドIC1A・1B・1Cは、例えば、複数本の柱状電極ピン3A・3B・3CをGD180に差し込むことで電気的に接続される。
ハイブリッドIC1A・1B・1Cとは、1枚の絶縁基板上に個別に形成された複数の半導体素子を搭載し、一体的に機能するようにしたものであって、モノリシックICを搭載したものをマルチチップモジュール(MCM;Multi-Chip Module)とも称する。
このような構成とした場合、GD180を効果的に冷却できると共に、駆動回路付PM101G上へのハイブリッドIC1A・1B・1Cの搭載により、GD180の多機能化やより一層の小型化が可能となる。
なお、モールド樹脂25によって別個に封止したPM10S1・10S2・10S3を搭載した駆動回路付PM101E(例えば、図59参照)や、PM10S(10S1・10S2・10S3)の下面(第2の封止面)に下部冷却器(第2の冷却器)12Dを配置した駆動回路付PM101B(例えば、図55参照)、若しくは、下部冷却器12Dの冷却面上にGD(第2の駆動回路部)180Dを備えた駆動回路付PM101C(例えば、図57参照)にも適用可能である。
また、GD180およびハイブリッドIC1A・1B・1Cの重層構造は、2段に限定されるものではない。
また、第13の実施の形態に係る駆動回路付PM101Gにおいて、PM10Sとしては、第9の実施の形態に係るPMを適用可能である。
[第14の実施の形態]
第14の実施の形態に係る駆動回路付PM101Hの模式的断面構造は、図62に示すように表される。図62では、6 in 1モジュールタイプの駆動回路付PM101Hを例に、GD(駆動回路部)180S・180Rなどの一部を仮想的に示している。
第14の実施の形態に係る駆動回路付PM101Hの模式的断面構造は、図62に示すように表される。図62では、6 in 1モジュールタイプの駆動回路付PM101Hを例に、GD(駆動回路部)180S・180Rなどの一部を仮想的に示している。
なお、図58に示した6 in 1モジュールタイプの駆動回路付PM101Dと基本的な構造は同一なので、簡単に説明する。
第14の実施の形態に係る駆動回路付PM101Hは、図62に示すように、GD180が、回路基板18の一方(表側)の実装面(U側)に実装されたGD180Sおよび他方(裏側)180Rの実装面(D側)に実装されたGD180Rからなる両面実装GD構造を備える。
GD180Rは、熱伝導層205を用いて、上部冷却器12Uの冷却面(PM10S1・10S2・10S3との接触面と反対側の面10u)上に搭載されるようにしても良い。熱伝導層205としては、例えば、熱伝導シートおよび絶縁シートの積層構造、或いは、熱伝導シートまたは絶縁シートのいずれか単層構造であっても良い。
このような構成とした場合、GD180S・180Rを効果的に冷却できると共に、GD180S・180Rの1枚当たりのフットプリントを低減(半減)させることが可能となり、駆動回路付PM101Hの更なる小型化が可能となる。
なお、モールド樹脂25によって別個に封止したPM10S1・10S2・10S3を搭載した駆動回路付PM101E(例えば、図59参照)や、PM10S(10S1・10S2・10S3)の下面(第2の封止面)に下部冷却器(第2の冷却器)12Dを配置した駆動回路付PM101B(例えば、図55参照)、若しくは、下部冷却器12Dの冷却面上にGD(第2の駆動回路部)180Dを備えた駆動回路付PM101E(例えば、図57参照)にも適用可能である。
また、いずれの実施の形態においても、2 in 1モジュールを構成する所定個のパワーモジュールが配置されて、6 in 1モジュールタイプのスイッチングモジュールを構成する場合に限定されない。
また、上部冷却器12Uを第1の冷却器、下部冷却器12Dを第2の冷却器として説明したが、下部冷却器12Dを第1の冷却器とし、上部冷却器12Uを第2の冷却器としても良い。
また、第14の実施の形態に係るPM101Hにおいて、PM10Sとしては、第9の実施の形態に係るPMを適用可能である。
(適用例1)
図63は、第14の実施の形態に係る駆動回路付PM101Hを産業機器、例えば、電気自動車またはハイブリッドカーのパワーコントロールユニット(ECU)162に搭載し、電力変換動作を行う場合のブロック構成図例1を示す。GD180は、1次側回路部180Aと2次側回路部180Bとから構成される。PM100Sには上部冷却器12Uが搭載されて、PM230が構成される。
図63は、第14の実施の形態に係る駆動回路付PM101Hを産業機器、例えば、電気自動車またはハイブリッドカーのパワーコントロールユニット(ECU)162に搭載し、電力変換動作を行う場合のブロック構成図例1を示す。GD180は、1次側回路部180Aと2次側回路部180Bとから構成される。PM100Sには上部冷却器12Uが搭載されて、PM230が構成される。
1次側回路部180Aには、絶縁トランス181(1811・1812・1813・1814・1815・1816)の1次コイル(L1)、スイッチレギュレータ182、LDO(Low Drop Out)183、温度モニタ回路184、短絡保護回路185、電圧降下検出回路186、および絶縁カプラ(フォトカプラ)187(1871・1872・1873・1874・1875・1876)の受光部側が設けられる。
絶縁トランス181の1次コイル(L1)は、スイッチレギュレータ182に共通に接続され、スイッチレギュレータ182およびLDO183は、例えば、電気自動車またはハイブリッドカーのバッテリ64に接続される。
絶縁カプラ187の受光部側には、温度モニタ回路184、短絡保護回路185、および電圧降下検出回路186が共通に接続される。
2次側回路部180Bには、絶縁トランス181の2次コイル(L2)、ゲートドライブ回路188、および絶縁カプラ187の発光部側が設けられる。
絶縁トランス181の2次コイル(L2)は、ゲートドライブ回路188、温度モニタ回路184、短絡保護回路185、および電圧降下検出回路186に共通に接続される。絶縁カプラ187の発光部側には、ゲートドライブ回路188が接続される。
ゲートドライブ回路188および温度モニタ回路184は、LDO183とPM10Sとの間に接続される。また、ゲートドライブ回路188、温度モニタ回路184、短絡保護回路185、および電圧降下検出回路186は、電気自動車またはハイブリッドカーのECU(Engine Control Unit)162に接続される。
なお、ゲートドライブ回路188は、複数の高圧側のドライブ回路(上アーム)HS1・HS2・HS3と複数の低圧側のドライブ回路(下アーム)LS4・LS5・LS6とを有し、後述する電源回路から正負の電源が供給される。
このような構成を有するGD180の平面パターン構成(基板構成)は、図64(a)および図64(b)に示すように表される。なお、図64(a)は、GD180の表側(上面)GD180Sの平面パターン構成を示す概略図であり、図64(b)は、表側180Sの平面パターン構成を透過した状態で裏側(下面)GD180Rの平面パターン構成を示す概略図である。
PM100S上に搭載されるGD180は、複数個のPM100Sに対して共通に設けられる。GD180は矩形形状を有し、長手方向に沿って配置された1次側回路部180Aと、1次側回路部180Aに隣接配置された2次側回路部180Bとを備える。
1次側回路部180Aの表側GD180Sによって、上述のスイッチレギュレータ182およびLDO183を含む電源回路などが構成される。裏側GD180Rには、温度モニタ回路184、短絡保護回路185、および電圧降下検出回路186などが配置される。
2次側回路部180Bでは、ゲートドライブ回路188の複数の高圧側のドライブ回路HS1・HS2・HS3と複数の低圧側のドライブ回路LS4・LS5・LS6とが交互に配置される。
2次側回路部180Bの各ドライブ回路HS1・HS2・HS3・LS4・LS5・LS6は、1次側回路部180Aと2次側回路部180Bとにまたがって配置された絶縁トランス1811~1816をそれぞれに介して、1次側回路部180Aの表側180Sの電源回路と共通に接続される。また、各ドライブ回路HS1・HS2・HS3・LS4・LS5・LS6は、1次側回路部180Aと2次側回路部180Bとにまたがって配置された絶縁カプラ1871~1876をそれぞれに介して、1次側回路部180Aの裏側180Rの温度モニタ回路184・短絡保護回路185・電圧降下検出回路186と共通に接続される。
ここで、第14の実施の形態に係る駆動回路付PM101Hを適用して構成され、例えば、電気自動車またはハイブリッドカーの3相交流モータ部(図示省略)を駆動するための、3相交流インバータ100Aの概略構成について説明する。この3相交流インバータ100Aは、半導体デバイスQ1~Q6にSiC MOSFETを適用するようにした場合の例である。
図65に示すように、3相交流インバータ100Aは、3相交流モータ部のU相、V相、W相に対応して、U相のインバータ(SiC MOSFETQ1・Q4)、V相のインバータ(SiC MOSFETQ2・Q5)、W相のインバータ(SiC MOSFETQ3・Q6)が、端子電極Pにつながる電源線と端子電極Nにつながる電源線との間に縦列接続されている。
U相のインバータのSiC MOSFETQ1には、高圧側のドライブ回路HS1が、U相のインバータのSiC MOSFETQ4には、低圧側のドライブ回路LS4が、それぞれ接続される。同様に、V相のインバータのSiC MOSFETQ2には、高圧側のドライブ回路HS2が、V相のインバータのSiC MOSFETQ5には、低圧側のドライブ回路LS5が、それぞれ接続される。同様に、W相のインバータのSiC MOSFETQ3には、高圧側のドライブ回路HS3が、W相のインバータのSiC MOSFETQ6には、低圧側のドライブ回路LS6が、それぞれ接続される。
図66に示す3相交流インバータ100Bは、図65に示した3相交流インバータ100Aの回路構成をより詳細に示すもので、SiC MOSFETQ1~Q6は、ボディダイオードBD1~BD6をそれぞれ有する。また、SiC MOSFETQ1~Q6のソース・ドレイン間には、フリーホイールダイオードDI1~DI6がそれぞれ逆並列に接続されている。
なお、フリーホイールダイオードDI1~DI6に代えて、例えば、ショットキーバリアダイオードをそれぞれ逆並列に接続するようにしても良い。また、用途に応じて、フリーホイールダイオードDI1~DI6を省略しても良い。
(半導体パワーモジュールの具体例)
第14の実施の形態に係る駆動回路付PM101Hに適用可能なPM10S1であって、1 in 1モジュールのSiC MOSFETの模式的回路表現は、図43と同様に表される。また、1 in 1モジュールのSiC MOSFETの詳細回路表現は、図44と同様に表される。
第14の実施の形態に係る駆動回路付PM101Hに適用可能なPM10S1であって、1 in 1モジュールのSiC MOSFETの模式的回路表現は、図43と同様に表される。また、1 in 1モジュールのSiC MOSFETの詳細回路表現は、図44と同様に表される。
(回路構成)
第14の実施の形態に係る駆動回路付PM101Hに適用可能なPM10S1であって、半導体デバイスQ1・Q4として、SiC MOSFETを適用した2 in 1モジュールの回路構成は、図45と同様に表される。
第14の実施の形態に係る駆動回路付PM101Hに適用可能なPM10S1であって、半導体デバイスQ1・Q4として、SiC MOSFETを適用した2 in 1モジュールの回路構成は、図45と同様に表される。
PM10S2に適用される半導体デバイスQ2・Q5、およびPM10S3に適用される半導体デバイスQ3・Q6についても同様である。
以下の説明においては、第14の実施の形態に係る駆動回路付PM101Hを例に説明するが、これに限らず、他の駆動回路付PM101~101Gも、もちろん適用可能である。
(デバイス構造)
第10~第14の実施の形態に係る駆動回路付PM101~101Hに適用可能なPM10S1に適用される半導体デバイスQ1・Q4の例であって、ソースパッド電極SPD、ゲートパッド電極GPDを含むSiC MOSFET 130Aの模式的断面構造は、図46と同様に表される。SiC MOSFET130Aの代わりに、GaN系FETなどを採用することもできる。
第10~第14の実施の形態に係る駆動回路付PM101~101Hに適用可能なPM10S1に適用される半導体デバイスQ1・Q4の例であって、ソースパッド電極SPD、ゲートパッド電極GPDを含むSiC MOSFET 130Aの模式的断面構造は、図46と同様に表される。SiC MOSFET130Aの代わりに、GaN系FETなどを採用することもできる。
PM10S2に適用される半導体デバイスQ2・Q5、およびPM10S3に適用される半導体デバイスQ3・Q6についても同様である。
さらに、PM10S1に適用される半導体デバイスQ1~Q6には、バンドギャップエネルギーが、例えば、1.1eVより大きく8eV以下のワイドバンドギャップ型と称される半導体を用いることができる。
同様に、第14の実施の形態に係る駆動回路付PM101Hに適用可能なPM10S1に適用される半導体デバイスQ1・Q4の例であって、エミッタパッド電極EPD、ゲートパッド電極GPDを含むIGBT130Bの模式的断面構造は、図47と同様に表される。
PM10S2に適用される半導体デバイスQ2・Q5、およびPM10S3に適用される半導体デバイスQ3・Q6についても同様である。
―SiC DIMOSFET―
第14の実施の形態に係る駆動回路付PM101Hに適用可能なPM10Sに適用される半導体デバイスの例であって、SiC DIMOSFET130Cの模式的断面構造は、図48と同様に表される。
第14の実施の形態に係る駆動回路付PM101Hに適用可能なPM10Sに適用される半導体デバイスの例であって、SiC DIMOSFET130Cの模式的断面構造は、図48と同様に表される。
―SiC TMOSFET―
第14の実施の形態に係る駆動回路付PM101Hに適用可能なPM10Sに適用される半導体デバイスの例であって、SiC TMOSFET130Dの模式的断面構造は、図49と同様に表される。
第14の実施の形態に係る駆動回路付PM101Hに適用可能なPM10Sに適用される半導体デバイスの例であって、SiC TMOSFET130Dの模式的断面構造は、図49と同様に表される。
(応用例)
第14の実施の形態に係る駆動回路付PM101Hを用いて構成される3相交流インバータ40Aであって、半導体デバイスとしてSiC MOSFETを適用し、電源端子PL・接地端子NL間にスナバコンデンサCを接続した回路構成例は、図50と同様に表される。
第14の実施の形態に係る駆動回路付PM101Hを用いて構成される3相交流インバータ40Aであって、半導体デバイスとしてSiC MOSFETを適用し、電源端子PL・接地端子NL間にスナバコンデンサCを接続した回路構成例は、図50と同様に表される。
(具体例)
半導体デバイスとしてSiC MOSFETを適用し、第14の実施の形態に係る駆動回路付PM101Hを用いて構成した3相交流インバータ42Aは、図51と同様に表される。
半導体デバイスとしてSiC MOSFETを適用し、第14の実施の形態に係る駆動回路付PM101Hを用いて構成した3相交流インバータ42Aは、図51と同様に表される。
(適用例2)
図67は、第14の実施の形態に係る駆動回路付PM101Hを産業機器、電気自動車またはハイブリッドカーのパワーコントロールユニット160に搭載し、電力変換動作を行う場合のブロック構成図例2を示す。
図67は、第14の実施の形態に係る駆動回路付PM101Hを産業機器、電気自動車またはハイブリッドカーのパワーコントロールユニット160に搭載し、電力変換動作を行う場合のブロック構成図例2を示す。
パワーコントロールユニット160は、図67に示すように、ECU162と、上部冷却器12Uを搭載したPM2301・2302・2303とを備える。PM2301・2302・2303上には、ゲートドライバ(GD)180が配置される。結果として、第14の実施の形態に係る駆動回路付PM101Hが構成されている。ECU162は、駆動回路付PM101Hに接続され、ゲートドライバ(GD)180を制御する。
図67に示すように、電気自動車またはハイブリッドカーのパワーコントロールユニット160に搭載可能な駆動回路付PM101Hは、例えば、自動車用エンジンとなるモータ(図示省略)に3相の駆動電流を供給する3相交流インバータ60Aとして構成される。
3相交流インバータ60Aは、電気自動車またはハイブリッドカーのパワーコントロールユニット160において、モータの駆動などをコントロールするECU162によって制御される。
(適用例3)
図68は、第14の実施の形態に係る駆動回路付PM101Hを産業機器、電気自動車のパワーコントロールユニット160に適用し、電力変換動作を行う場合のブロック構成図例3を示す。図68には、モジュール用冷却系74を含む冷却機構部72の回路ブロック構成が表されている。
図68は、第14の実施の形態に係る駆動回路付PM101Hを産業機器、電気自動車のパワーコントロールユニット160に適用し、電力変換動作を行う場合のブロック構成図例3を示す。図68には、モジュール用冷却系74を含む冷却機構部72の回路ブロック構成が表されている。
図68に示すように、電気自動車のパワーコントロールユニット160に適用可能な冷却機構部72は、自動車用エンジンとなるモータ(図示省略)に3相の駆動電流を供給する3相交流インバータとして構成される駆動回路付PM101Hを、モジュール用冷却系74を用いて冷却するように構成される。
冷却機構部72において、モジュール用冷却系74は、ラジエータ(専用ラジエータ)76とポンプ78とを備える。ラジエータ76は、駆動回路付PM101HのPM100Sで発生した熱を吸収することによって上昇した冷却水の温度をある温度まで低下させる。ポンプ78は、ラジエータ76によって一定の温度に保持された冷却水を、駆動回路付PM101Hの上部冷却器12Uに繰り返し供給する。
このような構成を備える冷却機構部72は、電気自動車のパワーコントロールユニット160において、モータの駆動などをコントロールするECU162によって制御されるようにしても良いし、ECU162の制御によらず常に駆動回路付PM101HやGD(図示省略)を冷却できるようにしても良い。
なお、この冷却機構部72を、モータとは別に、自動車用エンジンを搭載したハイブリッドカーのパワーコントロールユニット160に適用する場合においては、図69に示すように、駆動回路付PM101Hをモジュール用冷却系74により冷却する場合に限らず、エンジン冷却用に搭載されているエンジン用ラジエータ76とポンプ78とを有するハイブリッド用冷却系84を用いて冷却するようにしても良い。
ハイブリッド用冷却系84によって駆動回路付PM101Hを冷却できるようにしたハイブリッドカーにおいては、モジュール用冷却系74による冷却とハイブリッド用冷却系84による冷却とをECU162によって切換可能に構成することは勿論のこと、冷却機構部72におけるモジュール用冷却系74の搭載を省略することも可能である。
電気自動車またはハイブリッドカーのパワーコントロールユニット160においては、第14の実施の形態に係る駆動回路付PM101Hに限らず、第10~第13の実施の形態に係る駆動回路付PM101~PM101Gも適用可能である。
以上説明したように、本実施の形態によれば、大電流化と共に、耐熱温度の向上が可能となり、小型化にとって好適なPMを実現できる。すなわち、PMのみでなく、GDをも効率よく冷却できるようになるため、電源の小型化が可能になるなど、GDをより小型化できる。したがって、より高性能な産業機器、電気自動車またはハイブリッドカーを提供することができる。
すなわち、第10~第14の実施の形態に係る駆動回路付PM101~101Hを、車載用とする場合においては、高性能化・高機能化と共に、より一層の安全性を確保しつつ、高効率のシステムの開発が可能になる。
なお、本実施の形態において、モールド型PMとしては、例えば、4端子構造のモールド型PMなどであっても良い。
また、本実施の形態に係る駆動回路付PMのPMに適用可能なモールド型PMとしては、SiC系パワーデバイス(半導体デバイス)に限らず、GaN系やSi系のパワーデバイスなどのワイドバンドギャップ型と称されるパワーデバイスも採用可能である。
また、樹脂モールドされたモールド型PMに限らず、ケース型のパッケージによってパッケージングされたPM(半導体パッケージ装置)にも適用可能である。
なお、第1~第14の実施の形態においては、半導体パワーデバイスを用いて、主として、1 in 1モジュールタイプのパワーモジュール、2 in 1(ツーインワン型)モジュール、6 in 1(シックスインワン型)モジュールに適用する例を示したが、4 in 1(フォーインワン型)モジュール、6 in 1モジュールにスナバコンデンサなどを備えた7 in 1(セブンインワン型)モジュール、8 in 1(エイトインワン型)モジュール、12 in 1(トゥエルブインワン型)モジュール、または14 in 1(フォーティーンインワン型)モジュールのいずれかを構成するPMや駆動回路付PMにも適用できる。
また、第1~第14の実施の形態においては、半導体パワーデバイスは、Si系IGBT、Si系MOSFET、SiC系MOSFET、SiC系IGBT、SiC系MOSFETとSiC系IGBTとのハイブリッド素子、GaN系FETのいずれか、またはこれらのうちの異なる複数を備えるものであっても良い。
[その他の実施の形態]
上記のように、実施の形態について記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
上記のように、実施の形態について記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、ここでは記載していない様々な実施の形態などを含む。
本実施の形態のパワーモジュールは、IGBTモジュール、ダイオードモジュール、MOSモジュール(Si、SiC、GaN、若しくはAlNのいずれか)などの各種のPM作製技術に利用することができ、HEV(Hybrid Electric Vehicle)/EV(Electric Car)向けのインバータ、産業向けのインバータやコンバータなど、幅広い応用分野に適用可能である。
1A・1B・1C…ハイブリッドIC
1、24M2~24M5…第1信号配線(ゲート信号配線)
2…第2信号配線(ソース信号配線)
3、22M…絶縁層
4…カレントセンス電極
5…リード部材
6G1~6G4、6S1~6S4…柱状電極
7G1~7G4、37G1~37G3…スルーホール
7G5~7G7…正極電極
10、10A、10B、10C、10D、10E、10F、10G、10H、10I、10J、10K、10L、10M、10N、10P、10S、10S1、10S2、10S3、50、100、100S、190、230、2301、2302、2303…パワーモジュール(PM)
101、101A、101B、101C、101D、101E、101F、101G、101H…駆動回路付PM
12D…下部冷却器
12U…上部冷却器
18、18S…回路基板
19、26、27、28、29…柱状電極
21D…第1絶縁基板(下部絶縁基板)
21U…第2絶縁基板(上部絶縁基板)
21M…第1キャンセル基板(第2キャンセル基板)
22U、22D…絶縁基板(基板)
23U、23D、24U、24D…導電層
24U1…正極電極
24D3…正極電極パターン(第1共通電極パターン)
24D4…負極電極パターン
24D7、24D9、24DB、24DC…第1信号接続部
24D1、24D6、24D8、24DA…第2信号接続部
24DD…第2共通電極パターン
25、33…モールド樹脂(樹脂)
40A、40B、42A、42B、60A、100A、100B…3相交流インバータ
60…信号源
61、62…配線
64…バッテリ
70…絶縁板
72…冷却機構部(冷却器)
74…モジュール用冷却系
81、82、83…切り欠き部
84…ハイブリッド用冷却系
116D、116U…取込口
118D、118U…排出口
130A…プレーナゲート型のnチャネル縦型SiC MOSFET
130B…プレーナゲート型のnチャネル縦型IGBT
130C…トレンチゲート型のnチャネル縦型SiC T MOSFET
130D…SiC DI MOSFET
160…パワーコントロールユニット
162…エンジンコントロールユニット(ECU)
180、180D、180M、180U…ゲートドライバ(GD)
180A…1次側回路部
180B…2次側回路部
181(1811、1812、1813、1814、1815、1816)…絶縁トランス
182…スイッチレギュレータ
183…LDO
184…温度モニタ回路
185…短絡保護回路
186…電圧降下検出回路
187、1871、1872、1873、1874、1875、1876…絶縁カプラ
188…ゲートドライブ回路
200…コンデンサ
205…熱伝導層
Q、Q1~Q6…半導体デバイス
HS1・HS2・HS3…ドライブ回路(上アーム)
LS4・LS5・LS6…ドライブ回路(下アーム)
WR…水路
P…正極端子(第1電源電極端子)
N…負極端子(第2電源電極端子)
BP、BN…バスバー
Q1~Q6…半導体デバイス
SS、SS1~SS6…第2信号配線端子
GS、GS1~GS6…第1信号配線端子
CS、CS1~CS6…カレントセンス端子
SnC…スナバ回路
1、24M2~24M5…第1信号配線(ゲート信号配線)
2…第2信号配線(ソース信号配線)
3、22M…絶縁層
4…カレントセンス電極
5…リード部材
6G1~6G4、6S1~6S4…柱状電極
7G1~7G4、37G1~37G3…スルーホール
7G5~7G7…正極電極
10、10A、10B、10C、10D、10E、10F、10G、10H、10I、10J、10K、10L、10M、10N、10P、10S、10S1、10S2、10S3、50、100、100S、190、230、2301、2302、2303…パワーモジュール(PM)
101、101A、101B、101C、101D、101E、101F、101G、101H…駆動回路付PM
12D…下部冷却器
12U…上部冷却器
18、18S…回路基板
19、26、27、28、29…柱状電極
21D…第1絶縁基板(下部絶縁基板)
21U…第2絶縁基板(上部絶縁基板)
21M…第1キャンセル基板(第2キャンセル基板)
22U、22D…絶縁基板(基板)
23U、23D、24U、24D…導電層
24U1…正極電極
24D3…正極電極パターン(第1共通電極パターン)
24D4…負極電極パターン
24D7、24D9、24DB、24DC…第1信号接続部
24D1、24D6、24D8、24DA…第2信号接続部
24DD…第2共通電極パターン
25、33…モールド樹脂(樹脂)
40A、40B、42A、42B、60A、100A、100B…3相交流インバータ
60…信号源
61、62…配線
64…バッテリ
70…絶縁板
72…冷却機構部(冷却器)
74…モジュール用冷却系
81、82、83…切り欠き部
84…ハイブリッド用冷却系
116D、116U…取込口
118D、118U…排出口
130A…プレーナゲート型のnチャネル縦型SiC MOSFET
130B…プレーナゲート型のnチャネル縦型IGBT
130C…トレンチゲート型のnチャネル縦型SiC T MOSFET
130D…SiC DI MOSFET
160…パワーコントロールユニット
162…エンジンコントロールユニット(ECU)
180、180D、180M、180U…ゲートドライバ(GD)
180A…1次側回路部
180B…2次側回路部
181(1811、1812、1813、1814、1815、1816)…絶縁トランス
182…スイッチレギュレータ
183…LDO
184…温度モニタ回路
185…短絡保護回路
186…電圧降下検出回路
187、1871、1872、1873、1874、1875、1876…絶縁カプラ
188…ゲートドライブ回路
200…コンデンサ
205…熱伝導層
Q、Q1~Q6…半導体デバイス
HS1・HS2・HS3…ドライブ回路(上アーム)
LS4・LS5・LS6…ドライブ回路(下アーム)
WR…水路
P…正極端子(第1電源電極端子)
N…負極端子(第2電源電極端子)
BP、BN…バスバー
Q1~Q6…半導体デバイス
SS、SS1~SS6…第2信号配線端子
GS、GS1~GS6…第1信号配線端子
CS、CS1~CS6…カレントセンス端子
SnC…スナバ回路
Claims (52)
- 第1導電層を表面に備える第1絶縁基板と、
前記第1導電層の上に配置され、第1電極が前記第1導電層と接続される第1半導体デバイスと、
前記第1絶縁基板の前記表面に形成され、前記第1半導体デバイスの第2電極と接続される第1信号配線と、
前記第1絶縁基板の前記表面側に形成され、前記第1半導体デバイスの第3電極と接続される第2信号配線と、
前記第1絶縁基板の上に配置される絶縁層と
を備え、
前記第1信号配線と前記第2信号配線は、前記絶縁層を挟んで配置されることを特徴とするパワーモジュール。 - 前記第1信号配線と前記第2信号配線には、逆方向に電流が流れることを特徴とする請求項1に記載のパワーモジュール。
- 前記第2信号配線のインダクタンス値は、前記第3電極のインダクタンス値よりも大きいことを特徴とする請求項2に記載のパワーモジュール。
- 前記絶縁層は、前記第2電極と前記第1信号配線および前記第3電極と前記第2信号配線とが接続部材で接続可能な位置に、配置されることを特徴とする請求項1に記載のパワーモジュール。
- 前記絶縁層は、前記第2電極と前記第1信号配線または前記第3電極と前記第2信号配線とが接続部材で接続可能な位置に、前記絶縁層が切り欠かれた切り欠き部を備えることを特徴とする請求項1または2に記載のパワーモジュール。
- 前記絶縁層を挟んで表面および裏面に前記第1信号配線および前記第2信号配線を備え、前記第1絶縁基板の上方に対向して配置された第1キャンセル基板と、
前記第2電極と接続される前記第1導電層に配置された第1信号接続部と、
前記第3電極と接続される前記第1導電層に配置された第2信号接続部と、
前記第1信号配線と前記第1信号接続部および前記第2信号配線と前記第2信号接続部をそれぞれ接続する柱状電極と
を備えることを特徴とする請求項1に記載のパワーモジュール。 - 表面および裏面に前記第2電極と接続される第1信号接続部および前記第3電極と接続される第2信号接続部とが配置された前記第1絶縁基板と、
前記第1信号接続部と前記第1信号配線もしくは前記第2信号接続部と前記第2信号配線を前記第1絶縁基板を貫通して接続するスルーホールと
を備えることを特徴とする請求項6に記載のパワーモジュール。 - 前記第1導電層は、複数の前記第1半導体デバイスの第1電極に接続される第1共通電極パターンを備えることを特徴とする請求項1~5のいずれか1項に記載のパワーモジュール。
- 前記第1半導体デバイスの第3電極と接続される第2共通電極パターンと、
前記第2共通電極パターンの上に配置された第2半導体デバイスと、
前記絶縁層を挟んで表面および裏面に前記第1信号配線および前記第2信号配線を備え、前記第1キャンセル基板と離隔し、かつ前記第1絶縁基板の上に前記第1半導体デバイスを挟む位置に対向して配置された第2キャンセル基板と
を備えることを特徴とする請求項6に記載のパワーモジュール。 - 前記第1半導体デバイスの第3電極と接続される第2共通電極パターンと、
前記第2共通電極パターンの上に配置された第2半導体デバイスと
を備えることを特徴とする請求項7に記載のパワーモジュール。 - 前記第1絶縁基板と対向して配置され、第3導電層および第4導電層を備える第2絶縁基板と、
前記第3導電層と、前記第1半導体デバイスが配置された第1共通電極パターンもしくは前記第1半導体デバイスの第3電極とを接続させる第2柱状電極と、
前記第4導電層と、前記第2半導体デバイスが配置された第2共通電極パターンもしくは前記第2半導体デバイスの第3電極とを接続させる第3柱状電極と、
前記第1絶縁基板と前記第2絶縁基板の対向する領域を封止する樹脂と
を備え、
前記第3導電層は、前記第1半導体デバイスに電源を供給する第1電源電極端子もしくは第2電源電極端子のいずれか一方に接続され、前記第4導電層は、他方の電極端子に接続され、前記第3導電層および前記第4導電層にそれぞれ流れる電流によって生じる磁束を相殺することを特徴とする請求項9に記載のパワーモジュール。 - 前記第1絶縁基板と前記第1半導体デバイスを挟む位置に対向して配置され、第3導電層および第4導電層を備える第2絶縁基板と、
前記第3導電層と、前記第1半導体デバイスが配置された第1共通電極パターンもしくは前記第1半導体デバイスの第3電極とを接続させる第2柱状電極と、
前記第4導電層と、前記第2半導体デバイスが配置された第2共通電極パターンもしくは前記第2半導体デバイスの第3電極とを接続させる第3柱状電極と、
前記第1絶縁基板と前記第2絶縁基板の対向する領域を封止する樹脂と
を備え、
前記第3導電層は、前記第1半導体デバイスに電源を供給する第1電源電極端子もしくは第2電源電極端子のいずれか一方に接続され、前記第4導電層は、他方に接続され、前記第3導電層および前記第4導電層それぞれ流れる電流によって生じる磁束を相殺することを特徴とする請求項10に記載のパワーモジュール。 - 前記第2絶縁基板は、前記第1キャンセル基板および前記第2キャンセル基板を備え、
前記第3導電層に、前記第1信号配線もしくは第2信号配線のいずれか一方が配置され、前記第4導電層に、他方が配置されたことを特徴とする請求項11に記載のパワーモジュール。 - 半導体デバイスは、前記第1共通電極パターンと前記第2共通電極パターンの上に複数個縦列配置され、前記第1共通電極パターンまたは前記第2共通電極パターンを出力とすることを特徴とする請求項11~13のいずれか1項に記載のパワーモジュール。
- 複数の前記半導体デバイスは前記第1絶縁基板の一方向に配列され、前記半導体デバイスの列は、前記第1絶縁基板の他方向に6列配列され、隣接する2列のそれぞれが、U相、V相、W相の出力を構成するシックスインワンモジュールを備えることを特徴とする請求項14に記載のパワーモジュール。
- 前記第3電極に流れる電流の一部を検出するためのカレントセンス電極を備えることを特徴とする請求項1~12のいずれか1項に記載のパワーモジュール。
- 前記カレントセンス電極は、前記絶縁層もしくは前記第1絶縁基板の半導体デバイスが配置されている表面に配置されたことを特徴とする請求項16に記載のパワーモジュール。
- 前記第1絶縁基板の前記第1導電層に電気的に繋がる第1端子と、
前記第1絶縁基板の上方の前記第1半導体デバイスを挟む位置に対向して配置され、第3導電層および第4導電層を備える第2絶縁基板の前記第3導電層または前記第4導電層に電気的に繋がる第2端子と
を備えることを特徴とする請求項1~14のいずれか1項に記載のパワーモジュール。 - 前記第1絶縁基板の平面形状は長方形であり、
前記第1絶縁基板の短辺方向に配置される半導体デバイスの数より、前記第1絶縁基板の長辺方向に配置される前記半導体デバイスの数が多いことを特徴とする請求項8~10または14のいずれか一項に記載のパワーモジュール。 - 前記半導体デバイスは、ゲート信号電極とソース信号電極とを備え、前記ゲート信号電極と前記ソース信号電極との間にスナバ回路を備えたことを特徴とする請求項1~19のいずれか1項に記載のパワーモジュール。
- 前記半導体デバイスはプレーナ型またはトレンチ型のMOSFETであり、前記第1電極はドレイン電極であり、前記第2電極はゲートパッド電極であり、前記第3電極はソースパッド電極であることを特徴とする請求項1~20のいずれか1項に記載のパワーモジュール。
- 前記第1半導体デバイスが配置された前記第1絶縁基板の裏面、もしくは前記第1絶縁基板の上に前記第1半導体デバイスを挟む位置に対向して配置され、第3導電層および第4導電層を備える第2絶縁基板の前記第1半導体デバイスが配置された面と反対側の面のいずれか一方もしくは両方に冷却器が配置されていることを特徴とする請求項11~21のいずれか1項に記載のパワーモジュール。
- スイッチング動作を行うパワー用の半導体デバイスを封止したパワーモジュールと、
前記パワーモジュールの第1の封止面に配置された第1の冷却器と、
前記第1の冷却器の、前記パワーモジュールとの接触面の反対側の面に搭載され、前記パワーモジュールの前記半導体デバイスを駆動する第1の駆動回路部と
を備え、前記第1の駆動回路部の冷却も行えることを特徴とする駆動回路付パワーモジュール。 - 前記パワーモジュールとして、請求項1~22のいずれか1項に記載のパワーモジュールを用いたこと特徴とする請求項23に記載の駆動回路付パワーモジュール。
- 前記パワーモジュールは、
前記半導体デバイスが搭載された第1の絶縁基板と、
前記半導体デバイスの、前記第1の絶縁基板と反対側に配置された第2の絶縁基板と、
前記半導体デバイスの上面と前記第2の絶縁基板とを接続する柱状電極と
を備えることを特徴とする請求項23に記載の駆動回路付パワーモジュール。 - 前記第1の絶縁基板は、絶縁基板の両面に形成された導電層を有し、
前記導電層の一方の面は、前記パワーモジュールの封止面から露出していることを特徴とする請求項25に記載の駆動回路付パワーモジュール。 - 前記第1の絶縁基板および前記第2の絶縁基板は、絶縁基板の両面に形成された導電層を有し、
前記第1の絶縁基板および前記第2の絶縁基板の各一方の面の導電層が、前記半導体デバイスの対向する封止面から露出して両面冷却を行うことを特徴とする請求項25に記載の駆動回路付パワーモジュール。 - 前記第1の駆動回路部は、その搭載面が、前記第1の冷却器の前記パワーモジュールとの接触面の反対側の面に接触されることを特徴とする請求項23に記載の駆動回路付パワーモジュール。
- 前記第1の駆動回路部は、第1の回路基板を有し、前記第1の回路基板の一方の実装面に、前記パワーモジュールのゲートを駆動するゲートドライバが配置された片面実装ゲートドライバであることを特徴とする請求項23に記載の駆動回路付パワーモジュール。
- 前記第1の駆動回路部は、第1の回路基板を有し、前記第1の回路基板の一方および他方の実装面に、前記パワーモジュールのゲートを駆動するゲートドライバがそれぞれ配置された両面実装ゲートドライバであることを特徴とする請求項23に記載の駆動回路付パワーモジュール。
- 前記両面実装ゲートドライバのいずれかの実装面と前記第1の冷却器との間に、熱伝導シートおよび絶縁シート、或いは、前記熱伝導シートまたは前記絶縁シートのいずれかが配置されることを特徴とする請求項30に記載の駆動回路付パワーモジュール。
- 前記第1の駆動回路部は、2段の重層構造を備えることを特徴とする請求項28~31のいずれか1項に記載の駆動回路付パワーモジュール。
- 前記第1の駆動回路部は、前記2段の重層構造の一方を1次側駆動回路、他方を2次側駆動回路とすることを特徴とする請求項32に記載の駆動回路付パワーモジュール。
- 前記第1の駆動回路部は、前記2段の重層構造の一方を上アーム、他方を下アームとすることを特徴とする請求項32に記載の駆動回路付パワーモジュール。
- 前記第1の駆動回路部は、前記2段の重層構造の一方がゲートドライバであり、他方が前記ゲートドライバに差し込み接続されるハイブリッドICであることを特徴とする請求項32に記載の駆動回路付パワーモジュール。
- 前記第1の封止面に対向する、前記パワーモジュールの第2の封止面に配置された第2の冷却器を、さらに備えることを特徴とする請求項23に記載の駆動回路付パワーモジュール。
- 前記第2の冷却器の、前記パワーモジュールとの接触面の反対側の面には、前記パワーモジュールを駆動する第2の駆動回路部またはコンデンサが配置されることを特徴とする請求項36に記載の駆動回路付パワーモジュール。
- 第1の冷却器と、
前記第1の冷却器に対向するように配置された第2の冷却器と、
前記第1の冷却器および前記第2の冷却器の間に配置され、スイッチング動作を行うパワー用の所定個の半導体デバイスを封止し、前記半導体デバイスの電極に電気的に接続された端子が、前記第1の冷却器または前記第2の冷却器と接していない、対向する封止面から露出した両面冷却構造のパワーモジュールと、
前記第1の冷却器の、前記パワーモジュールとの接触面の反対側の面に配置され、前記パワーモジュールの前記半導体デバイスを駆動する第1の駆動回路部と
を備えることを特徴とする駆動回路付パワーモジュール。 - さらに、前記第2の冷却器の、前記体パワーモジュールとの接触面の反対側の面に、前記パワーモジュールを駆動する第2の駆動回路部が搭載されることを特徴とする請求項38に記載の駆動回路付パワーモジュール。
- 前記第2の冷却器の、前記パワーモジュールとの接触面と反対側の面にコンデンサが搭載されることを特徴とする請求項36または38に記載の駆動回路付パワーモジュール。
- 前記コンデンサは、前記第2の冷却器と接触していることを特徴とする請求項40に記載の駆動回路付パワーモジュール。
- 前記コンデンサは、前記パワーモジュールの端子電極間に接続される平滑コンデンサであることを特徴とする請求項40または41に記載の駆動回路付パワーモジュール。
- 前記コンデンサは、フィルムコンデンサあることを特徴とする請求項40または41に記載の駆動回路付パワーモジュール。
- 前記第1の駆動回路部は、その搭載面が、前記第1の冷却器の、前記パワーモジュールとの接触面の反対側の面に接触され、前記第2の駆動回路部は、その搭載面が、前記第2の冷却器の、前記パワーモジュールとの接触面の反対側の面に接触されることを特徴とする請求項37または39に記載の駆動回路付パワーモジュール。
- 前記パワーモジュールは、ワンインワンモジュール、ツーインワンモジュール、フォーインワンモジュール、シックスインワンモジュール、セブンインワンモジュール、エイトインワンモジュール、トゥエルブインワンモジュール、またはフォーティーンインワンモジュールのいずれかを構成するように、所定個の半導体デバイスを内蔵することを特徴とする請求項23~44のいずれか1項に記載の駆動回路付パワーモジュール。
- 前記パワーモジュールは、所定個のモジュールによって、シックスインワンモジュールタイプのインバータまたはコンバータを構成することを特徴とする請求項45に記載の駆動回路付パワーモジュール。
- 前記冷却器は、内部に冷却液または冷却された気体が流れることを特徴とする請求項23~46に記載の駆動回路付パワーモジュール。
- 請求項1~47のいずれか1項に記載の半導体デバイスは、Si系IGBT、Si系MOSFET、SiC系MOSFET、SiC系IGBT、SiC系MOSFETとSiC系IGBTとのハイブリッド素子、GaN系FETのいずれか、またはこれらのうちの異なる複数を備えることを特徴とする駆動回路付パワーモジュール。
- 前記パワーモジュールは、第1の電源と第2の電源との間に縦列接続された複数の半導体デバイスが、前記ゲートドライバの制御に応じて、それぞれオン・オフされることを特徴とする請求項23~48のいずれか1項に記載の駆動回路付パワーモジュール。
- 産業機器、電気自動車またはハイブリッドカーのパワーコントロールユニットに用いられ、ECUの制御に応じて動作することを特徴とする請求項23~49のいずれか1項に記載の駆動回路付パワーモジュール。
- 請求項23~50のいずれか1項に記載の駆動回路付パワーモジュールを搭載し、電力変換動作を行うことを特徴とする産業機器、電気自動車またはハイブリッドカー。
- 前記駆動回路付パワーモジュールが搭載する冷却器の冷却液を、専用のラジエータを用いて冷却することを特徴とする請求項51に記載の産業機器、電気自動車またはハイブリッドカー。
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