CN113630113A - 半导体装置 - Google Patents

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CN113630113A
CN113630113A CN202110198486.4A CN202110198486A CN113630113A CN 113630113 A CN113630113 A CN 113630113A CN 202110198486 A CN202110198486 A CN 202110198486A CN 113630113 A CN113630113 A CN 113630113A
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CN
China
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metal layer
region
gate
semiconductor chip
electrically connected
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井口知洋
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

实施方式的半导体装置具备：绝缘基板；第一主端子；第二主端子；输出端子；第一金属层，与第一主端子连接；第二金属层，与第二主端子连接；第三金属层，位于第一金属层和第二金属层之间，与输出端子连接；第一半导体芯片及第二半导体芯片，设置于第一金属层之上；以及第三半导体芯片及第四半导体芯片，设置于第三金属层之上。并且，第二金属层包括第一狭缝。或者，第三金属层包括第二狭缝。

Description

半导体装置
本申请主张以第2020－82417号日本专利申请(申请日：2020年5月8日)为基础申请的优先权。本申请通过引用该基础申请而包含基础申请的全部内容。
技术领域
实施方式主要涉及半导体装置。
背景技术
对于功率半导体模块，例如在金属基底上将绝缘基板夹在中间安装功率半导体芯片。功率半导体芯片例如是MOSFET(Metallic Oxide Semiconductor FieldEffecttransistor，金属氧化物半导体场效应晶体管)。对于功率半导体模块，为了低功耗化，期望减少通断时间，降低通断损耗。
发明内容
实施方式提供一种能够降低通断损耗的半导体装置。
实施方式的半导体装置具备：绝缘基板，具有一端以及与所述一端的相反侧的另一端；第一主端子，设置于所述一端侧；第二主端子，设置于所述一端侧；输出端子，设置于所述另一端侧；第一金属层，设置于所述绝缘基板之上，具有第一区域，在所述第一区域与所述第一主端子电连接；第二金属层，设置于所述绝缘基板之上，具有第二区域、第三区域及第四区域，在所述第二区域与所述第二主端子电连接；第三金属层，设置于所述绝缘基板之上，位于所述第一金属层和所述第二金属层之间，具有第五区域、第六区域及第七区域，在所述第七区域与所述输出端子电连接；第一半导体芯片，包括第一上部电极和第一下部电极和第一栅极电极，设置于所述第一金属层之上，所述第一上部电极与所述第五区域电连接，所述第一下部电极与所述第一金属层电连接；第二半导体芯片，包括第二上部电极和第二下部电极和第二栅极电极，设置于所述第一金属层之上，所述第二上部电极与所述第六区域电连接，所述第二下部电极与所述第一金属层电连接，距所述第一区域的距离比所述第一半导体芯片远；第三半导体芯片，包括第三上部电极和第三下部电极和第三栅极电极，设置于所述第三金属层之上，所述第三上部电极与所述第三区域电连接，所述第三下部电极与所述第三金属层电连接；以及第四半导体芯片，包括第四上部电极和第四下部电极和第四栅极电极，设置于所述第三金属层之上，所述第四上部电极与所述第四区域电连接，所述第四下部电极与所述第三金属层电连接，距所述第五区域的距离比所述第三半导体芯片远，所述第二金属层具有与所述第三金属层对置侧的第一端部以及与所述第一端部相反侧的第二端部，并包括位于所述第三区域和所述第二端部之间的第一狭缝；或者所述第三金属层具有与所述第一金属层对置侧的第三端部以及与所述第三端部相反侧的第四端部，并包括位于所述第五区域和所述第四端部之间的第二狭缝。
附图说明
图1是第一实施方式的半导体装置的示意俯视图。
图2是第一实施方式的半导体装置的示意剖面图。
图3是第一实施方式的半导体装置的示意剖面图。
图4是第一实施方式的半导体装置的等价电路图。
图5是比较例的半导体装置的示意俯视图。
图6是第二实施方式的半导体装置的示意俯视图。
图7是第三实施方式的半导体装置的示意俯视图。
图8是第四实施方式的半导体装置的示意俯视图。
图9是第四实施方式的变形例的半导体装置的示意俯视图。
图10是第五实施方式的半导体装置的示意俯视图。
图11是第五实施方式的变形例的半导体装置的示意俯视图。
具体实施方式
在本说明书中，对相同或者相似的部件赋予相同的标号，有时省略重复说明。
在本说明书中，为了表示部件等的位置关系，存在将附图的上方向记述为“上”、将附图的下方向记述为“下”的情况。在本说明书中，“上”、“下”的概念未必是表示与重力的朝向的关系的用语。
(第一实施方式)
第一实施方式的半导体装置具备：绝缘基板；第一主端子，设置于绝缘基板的一端侧；第二主端子，设置于绝缘基板的一端侧；输出端子，设置于绝缘基板的另一端侧；第一金属层，设置于所述绝缘基板之上，具有第一区域，在所述第一区域与所述第一主端子电连接；第二金属层，设置于所述绝缘基板之上，具有第二区域、第三区域及第四区域，在所述第二区域与所述第二主端子电连接；第三金属层，设置于所述绝缘基板之上，位于所述第一金属层和所述第二金属层之间，具有第五区域、第六区域及第七区域，在所述第七区域与所述输出端子电连接；第一半导体芯片，包括第一上部电极和第一下部电极和第一栅极电极，设置于所述第一金属层之上，所述第一上部电极与所述第五区域电连接，所述第一下部电极与所述第一金属层电连接；第二半导体芯片，包括第二上部电极和第二下部电极和第二栅极电极，设置于所述第一金属层之上，所述第二上部电极与所述第六区域电连接，所述第二下部电极与所述第一金属层电连接，距所述第一区域的距离比所述第一半导体芯片远；第三半导体芯片，包括第三上部电极和第三下部电极和第三栅极电极，设置于所述第三金属层之上，所述第三上部电极与所述第三区域电连接，所述第三下部电极与所述第三金属层电连接；以及第四半导体芯片，包括第四上部电极和第四下部电极和第四栅极电极，设置于所述第三金属层之上，所述第四上部电极与所述第四区域电连接，所述第四下部电极与所述第三金属层电连接，距所述第五区域的距离比所述第三半导体芯片远。并且，第二金属层具有与第三金属层对置侧的第一端部以及与第一端部相反侧的第二端部，在第三区域和第二端部之间包括第一狭缝。
图1是第一实施方式的半导体装置的示意俯视图。图2是第一实施方式的半导体装置的示意剖面图。图2表示图1的AA’剖面。图3是第一实施方式的半导体装置的示意剖面图。图3表示图1的BB’剖面。图4是第一实施方式的半导体装置的等价电路图。
第一实施方式的半导体装置是功率半导体模块100。如图4所示，第一实施方式的功率半导体模块100是能够用一个模块构成半桥电路的所谓的“2in1”型的模块。功率半导体模块100将三个半桥单元并联连接。例如，能够通过使用三个第一实施方式的功率半导体模块构成三相逆变器电路。
如图4所示，功率半导体模块100包括正端子P(第一主端子)、负端子N(第二主端子)、交流输出端子AC(输出端子)、高端侧MOSFET 11、高端侧MOSFET 12、高端侧MOSFET 13、低端侧MOSFET 21、低端侧MOSFET 22、低端侧MOSFET 23。各个MOSFET除pn结二极管外，还内置了肖特基势垒二极管(SBD)。SBD例如具有流过回流电流的功能。并且，各个MOSFET内置了栅极电阻。
高端侧MOSFET 11、高端侧MOSFET 12及高端侧MOSFET 13并联连接。低端侧MOSFET21、低端侧MOSFET 22及低端侧MOSFET 23并联连接。高端侧MOSFET 11和低端侧MOSFET 21、高端侧MOSFET12和低端侧MOSFET 22、以及高端侧MOSFET 13和低端侧MOSFET23分别串联连接。
第一实施方式的功率半导体模块100如图1、图2及图3所示具备正端子P(第一主端子)、负端子N(第二主端子)、交流输出端子AC(输出端子)、高端侧MOSFET 11(第一半导体芯片)、高端侧MOSFET 12(第二半导体芯片)、高端侧MOSFET 13、低端侧MOSFET 21(第三半导体芯片)、低端侧MOSFET 22(第四半导体芯片)、低端侧MOSFET 23、树脂壳体24、盖26、金属基底28、绝缘基板30、第一金属层31、第二金属层32、第三金属层33、第一栅极金属层36、第二栅极金属层37、背面金属层40、第一栅极端子41、第二栅极端子42、键合线44、密封树脂50。
高端侧MOSFET 11(第一半导体芯片)包括源极电极11a(第一上部电极)、漏极电极11b(第一下部电极)、栅极电极11c(第一栅极电极)、栅极电阻11x(第一栅极电阻)、肖特基势垒二极管11y(第一肖特基势垒二极管)。高端侧MOSFET 12(第二半导体芯片)包括源极电极12a(第二上部电极)、漏极电极12b(第二下部电极)、栅极电极12c(第二栅极电极)、栅极电阻12x(第二栅极电阻)、肖特基势垒二极管12y(第二肖特基势垒二极管)。高端侧MOSFET13包括源极电极13a、漏极电极13b、栅极电极13c、栅极电阻13x、肖特基势垒二极管13y。
低端侧MOSFET 21(第三半导体芯片)包括源极电极21a(第三上部电极)、漏极电极21b(第三下部电极)、栅极电极21c(第三栅极电极)、栅极电阻21x(第三栅极电阻)、肖特基势垒二极管21y(第三肖特基势垒二极管)。低端侧MOSFET 22(第四半导体芯片)包括源极电极22a(第四上部电极)、漏极电极22b(第四下部电极)、栅极电极22c(第四栅极电极)、栅极电阻22x(第四栅极电阻)、肖特基势垒二极管22y(第四肖特基势垒二极管)。低端侧MOSFET23包括源极电极23a、漏极电极23b、栅极电极23c、栅极电阻23x(第一栅极电阻)、肖特基势垒二极管23y(第一肖特基势垒二极管)。
第一金属层31包括第一区域31a。第二金属层32包括第二区域32a、第三区域32b、第四区域32c、第一狭缝32x、第一端部E1、第二端部E2。第三金属层33包括第五区域33a、第六区域33b、第七区域33c、第三端部E3、第四端部E4。
图1是从功率半导体模块100去除了盖26及密封树脂50的状态的俯视图。
金属基底28例如是铜。例如，在将功率半导体模块100安装至产品时，在金属基底28的背面连接未图示的散热板。
绝缘基板30设置于金属基底28之上。绝缘基板30设置于金属基底28和高端侧MOSFET 11之间、金属基底28和高端侧MOSFET 12之间、金属基底28和高端侧MOSFET 13之间、金属基底28和低端侧MOSFET21之间、金属基底28和低端侧MOSFET 22之间、金属基底28和低端侧MOSFET 23之间。
绝缘基板30具有将金属基底28和高端侧MOSFET 11、金属基底28和高端侧MOSFET12、金属基底28和高端侧MOSFET 13、金属基底28和低端侧MOSFET 21、金属基底28和低端侧MOSFET 22、金属基底28和低端侧MOSFET 23电气分离的功能。
绝缘基板30例如是陶瓷。绝缘基板30例如是氧化铝、氮化铝或者氮化硅。
在绝缘基板30的表面设置第一金属层31、第二金属层32、第三金属层33、第一栅极金属层36及第二栅极金属层37。第一金属层31、第二金属层32、第三金属层33、第一栅极金属层36及第二栅极金属层37例如是铜。
在绝缘基板30的背面设置背面金属层40。背面金属层40例如是铜。背面金属层40例如使用未图示的焊料层或者银纳米颗粒层与金属基底28接合。
树脂壳体24设置于金属基底28及绝缘基板30的周围。树脂壳体24的一部分设置于金属基底28之上。树脂壳体24具有保护高端侧MOSFET11、高端侧MOSFET 12、高端侧MOSFET13、低端侧MOSFET 21、低端侧MOSFET 22、低端侧MOSFET 23及绝缘基板30的功能。
在树脂壳体24之上设置盖26。盖26具有保护高端侧MOSFET 11、高端侧MOSFET 12、高端侧MOSFET 13、低端侧MOSFET 21、低端侧MOSFET 22、低端侧MOSFET 23及绝缘基板30的功能。
高端侧MOSFET 11设置于第一金属层31之上。高端侧MOSFET 11包括源极电极11a、漏极电极11b、栅极电极11c、栅极电阻11x、肖特基势垒二极管11y。源极电极11a是第一上部电极的一例。漏极电极11b是第一下部电极的一例。栅极电极11c是第一栅极电极的一例。栅极电阻11x是第一栅极电阻的一例。肖特基势垒二极管11y是第一肖特基势垒二极管的一例。
源极电极11a与第三金属层33的第五区域33a电连接。源极电极11a和第五区域33a例如使用键合线44电连接。漏极电极11b与第一金属层31电连接。漏极电极11b例如使用未图示的焊料层或者银纳米颗粒层与第一金属层31电连接。
高端侧MOSFET 12设置于第一金属层31之上。从第一区域31a到高端侧MOSFET 12的距离，比从第一区域31a到高端侧MOSFET 11的距离远。
高端侧MOSFET 12包括源极电极12a、漏极电极12b、栅极电极12c、栅极电阻12x、肖特基势垒二极管12y。源极电极12a是第二上部电极的一例。漏极电极12b是第二下部电极的一例。栅极电极12c是第二栅极电极的一例。栅极电阻12x是第二栅极电阻的一例。肖特基势垒二极管12y是第二肖特基势垒二极管的一例。
源极电极12a与第三金属层33的第六区域33b电连接。源极电极12a和第六区域33b例如使用键合线44电连接。漏极电极12b与第一金属层31电连接。漏极电极12b例如使用未图示的焊料层或者银纳米颗粒层与第一金属层31电连接。
高端侧MOSFET 13设置于第一金属层31之上。从第一区域31a到高端侧MOSFET 13的距离，比从第一区域31a到高端侧MOSFET 12的距离远。
高端侧MOSFET 13包括源极电极13a、漏极电极13b、栅极电极13c、栅极电阻13x、肖特基势垒二极管13y。
源极电极13a与第三金属层33电连接。源极电极13a和第三金属层33例如使用键合线44电连接。漏极电极13b与第一金属层31电连接。漏极电极13b例如使用未图示的焊料层或者银纳米颗粒层与第一金属层31电连接。
低端侧MOSFET 21设置于第三金属层33之上。低端侧MOSFET 21包括源极电极21a、漏极电极21b、栅极电极21c、栅极电阻21x、肖特基势垒二极管21y。源极电极21a是第三上部电极的一例。漏极电极21b是第三下部电极的一例。栅极电极21c是第三栅极电极的一例。栅极电阻21x是第三栅极电阻的一例。肖特基势垒二极管21y是第三肖特基势垒二极管的一例。
源极电极21a与第二金属层32的第三区域32b电连接。源极电极21a和第三区域32b例如使用键合线44电连接。漏极电极21b与第三金属层33电连接。漏极电极21b例如使用未图示的焊料层或者银纳米颗粒层与第三金属层33电连接。
低端侧MOSFET 22设置于第三金属层33之上。从第五区域33a到低端侧MOSFET 22的距离，比从第五区域33a到低端侧MOSFET 21的距离远。
低端侧MOSFET 22包括源极电极22a、漏极电极22b、栅极电极22c、栅极电阻22x、肖特基势垒二极管22y。源极电极22a是第四上部电极的一例。漏极电极22b是第四下部电极的一例。栅极电极22c是第四栅极电极的一例。栅极电阻22x是第四栅极电阻的一例。肖特基势垒二极管22y是第四肖特基势垒二极管的一例。
源极电极22a与第二金属层32的第四区域32c电连接。源极电极22a和第四区域32c例如使用键合线44电连接。漏极电极22b与第三金属层33电连接。漏极电极22b例如使用未图示的焊料层或者银纳米颗粒层与第三金属层33电连接。
低端侧MOSFET 23设置于第三金属层33之上。从第五区域33a到低端侧MOSFET 23的距离，比从第五区域33a到低端侧MOSFET 22的距离远。
低端侧MOSFET 23包括源极电极23a、漏极电极23b、栅极电极23c、栅极电阻23x、肖特基势垒二极管23y。
源极电极23a与第二金属层32电连接。源极电极23a和第二金属层32例如使用键合线44电连接。漏极电极23b与第三金属层33电连接。漏极电极23b例如使用未图示的焊料层或者银纳米颗粒层与第三金属层33电连接。
高端侧MOSFET 11、高端侧MOSFET 12、高端侧MOSFET 13、低端侧MOSFET 21、低端侧MOSFET 22及低端侧MOSFET 23例如使用碳化硅(SiC)形成。高端侧MOSFET 11、高端侧MOSFET 12、高端侧MOSFET 13、低端侧MOSFET 21、低端侧MOSFET 22及低端侧MOSFET 23包含碳化硅。高端侧MOSFET 11、高端侧MOSFET 12、高端侧MOSFET 13、低端侧MOSFET 21、低端侧MOSFET 22及低端侧MOSFET 23包含未图示的碳化硅层。
密封树脂50填充在树脂壳体24中。密封树脂50由树脂壳体24包围。密封树脂50覆盖高端侧MOSFET 11、高端侧MOSFET 12、高端侧MOSFET 13、低端侧MOSFET 21、低端侧MOSFET 22、低端侧MOSFET 23及绝缘基板30。
密封树脂50具有保护高端侧MOSFET 11、高端侧MOSFET 12、高端侧MOSFET 13、低端侧MOSFET 21、低端侧MOSFET 22、低端侧MOSFET 23及绝缘基板30的功能。并且，具有将高端侧MOSFET 11、高端侧MOSFET 12、高端侧MOSFET 13、低端侧MOSFET 21、低端侧MOSFET22、低端侧MOSFET 23及绝缘基板30绝缘的功能。
密封树脂50包含树脂。密封树脂50例如是硅胶。密封树脂50还能够应用例如环氧树脂、聚酰亚胺树脂等其他树脂。
正端子P设置于绝缘基板30的一端侧。例如，在图1中，正端子P设置于绝缘基板30的右侧。正端子P具有配线连接孔。
正端子P与第一金属层31电连接。正端子P与第一金属层31的第一区域31a电连接。正端子P例如使用键合线44与第一区域31a电连接。
例如在正端子P从外部施加正电压。
正端子P由金属形成。正端子P例如是铜。
负端子N设置于绝缘基板30的一端侧。负端子N和正端子P设置于绝缘基板30的相同侧。例如，在图1中，负端子N设置于绝缘基板30的右侧。负端子N具有配线连接孔。
负端子N与第二金属层32电连接。负端子N与第二金属层32的第二区域32a电连接。负端子N例如使用键合线44与第二区域32a电连接。
例如在负端子N从外部施加负电压。
负端子N由金属形成。负端子N例如是铜。
交流输出端子AC设置于绝缘基板30的另一端侧。交流输出端子AC将绝缘基板30夹在中间而设置于与正端子P及负端子N的相反侧。在图1中，交流输出端子AC设置于绝缘基板30的左侧。交流输出端子AC具有配线连接孔。在图1中，示例了存在两个交流输出端子AC的情况。
交流输出端子AC与第三金属层33电连接。交流输出端子AC与第三金属层33的第七区域33c电连接。交流输出端子AC例如使用键合线44与第七区域33c电连接。
交流输出端子AC输出半桥电路的输出电流。
第一栅极端子41与高端侧MOSFET 11的栅极电极11c电连接。第一栅极端子41例如使用第一栅极金属层36及键合线44与栅极电极11c电连接。在第一栅极端子41和栅极电极11c之间不设置栅极电阻部件。第一栅极端子41和栅极电极11c之间的电阻例如是5Ω以下。
第一栅极端子41与高端侧MOSFET 12的栅极电极12c电连接。第一栅极端子41例如使用第一栅极金属层36及键合线44与栅极电极12c电连接。在第一栅极端子41和栅极电极12c之间不设置栅极电阻部件。第一栅极端子41和栅极电极12c之间的电阻例如是5Ω以下。
第一栅极端子41与高端侧MOSFET 13的栅极电极13c电连接。第一栅极端子41例如使用第一栅极金属层36及键合线44与栅极电极13c电连接。在第一栅极端子41和栅极电极13c之间不设置栅极电阻部件。第一栅极端子41和栅极电极13c之间的电阻例如是5Ω以下。
第二栅极端子42与低端侧MOSFET 21的栅极电极21c电连接。第二栅极端子42例如使用第二栅极金属层37及键合线44与栅极电极21c电连接。在第二栅极端子42和栅极电极21c之间不设置栅极电阻部件。第二栅极端子42和栅极电极21c之间的电阻例如是5Ω以下。
第二栅极端子42与低端侧MOSFET 22的栅极电极22c电连接。第二栅极端子42例如使用第二栅极金属层37及键合线44与栅极电极22c电连接。在第二栅极端子42和栅极电极22c之间不设置栅极电阻部件。第二栅极端子42和栅极电极22c之间的电阻例如是5Ω以下。
第二栅极端子42与低端侧MOSFET 23的栅极电极23c电连接。第二栅极端子42例如使用第二栅极金属层37及键合线44与栅极电极23c电连接。在第二栅极端子42和栅极电极23c之间不设置栅极电阻部件。第二栅极端子42和栅极电极23c之间的电阻例如是5Ω以下。
第一金属层31设置于绝缘基板30之上。第一金属层31包含第一区域31a。第一金属层31在第一区域31a与正端子P电连接。
第二金属层32设置于绝缘基板30之上。第二金属层32包含第二区域32a、第三区域32b及第四区域32c。第二金属层32在第二区域32a与负端子N电连接。第二金属层32在第三区域32b与低端侧MOSFET 21的源极电极21a电连接。第二金属层32在第四区域32c与低端侧MOSFET22的源极电极22a电连接。
第二金属层32包括第一端部E1及第二端部E2。第一端部E1是与第三金属层33对置侧的端部。第二端部E2是与第一端部E1相反侧的端部，将第二金属层32夹在中间。
第二金属层32包括第一狭缝32x。第一狭缝32x位于第三区域32b和第二端部E2之间。第一狭缝32x例如沿从低端侧MOSFET 21朝向低端侧MOSFET 22的第一方向延伸。
例如，第一端部E1和第一狭缝32x之间的第一距离(图1中的d1)小于第一狭缝32x和第二端部E2之间的第二距离(图1中的d2)。例如，第一距离d1是第二距离d2的80％以下。
第一狭缝32x具有使低端侧MOSFET 21的配线的寄生电感增加的功能。
第一狭缝32x的第一方向的长度(图1中的L1)例如大于低端侧MOSFET 21的第一方向的长度(图1中的L2)。例如，第一狭缝32x的长度L1是低端侧MOSFET 21的长度L2的120％以上400％以下。
对于包括第三区域32b和第二端部E2之间的第一狭缝32x的区域，金属层的密度比第四区域32c和第二端部E2之间低。
第三金属层33设置于绝缘基板30之上。第三金属层33包括第五区域33a、第六区域33b及第七区域33c。第三金属层33在第五区域33a与高端侧MOSFET 11的源极电极11a电连接。第三金属层33在第六区域33b与高端侧MOSFET 12的源极电极12a电连接。第三金属层33在第七区域33c与交流输出端子AC电连接。
第三金属层33包括第三端部E3及第四端部E4。第三端部E3是与第一金属层31对置侧的端部。第四端部E4是与第三端部E3相反侧的端部，将第三金属层33夹在中间。第四端部E4是与第二金属层32对置侧的端部。
下面，对第一实施方式的功率半导体模块100的作用及效果进行说明。
对于功率半导体模块，为了低功耗化，期望减少通断时间、降低通断损耗。在功率半导体芯片包括进行单极动作的MOSFET的情况下，例如与包括进行双极动作的IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)的情况相比，能够缩短通断时间。
图5是比较例的半导体装置的示意俯视图。图5是与图1对应的图。
比较例的半导体装置是功率半导体模块900。比较例的功率半导体模块900的第二金属层32不包括第一狭缝32x，这一点与第一实施方式的功率半导体模块100不同。
另外，比较例的功率半导体模块900在绝缘基板30之上具备栅极电阻部件，这一点与第一实施方式的功率半导体模块100不同。即，功率半导体模块900具备第一栅极电阻51、第二栅极电阻52、第三栅极电阻53、第四栅极电阻61、第五栅极电阻62及第六栅极电阻63。第一栅极电阻51、第二栅极电阻52、第三栅极电阻53、第四栅极电阻61、第五栅极电阻62及第六栅极电阻63例如分别是5Ω以上。
第一栅极电阻51电连接于第一栅极端子41和高端侧MOSFET 11之间。第二栅极电阻52电连接于第一栅极端子41和高端侧MOSFET 12之间。第三栅极电阻53电连接于第一栅极端子41和高端侧MOSFET 13之间。
第四栅极电阻61电连接于第二栅极端子42和低端侧MOSFET 21之间。第五栅极电阻62电连接于第二栅极端子42和低端侧MOSFET 22之间。第六栅极电阻63电连接于第二栅极端子42和低端侧MOSFET 23之间。
第一栅极电阻51、第二栅极电阻52、第三栅极电阻53、第四栅极电阻61、第五栅极电阻62及第六栅极电阻63具有抑制施加至各MOSFET的栅极电极的突入电流，抑制功率半导体模块900的输出的振铃的功能。
功率半导体模块900与功率半导体模块100同样将高端侧MOSFET11、高端侧MOSFET12及高端侧MOSFET 13并联连接。并且，功率半导体模块900与功率半导体模块100同样将低端侧MOSFET 21、低端侧MOSFET 22及低端侧MOSFET 23并联连接。
例如，对于功率半导体模块900，从负端子N到MOSFET为止的配线长度按照低端侧MOSFET 21、低端侧MOSFET 22、低端侧MOSFET23的顺序变长。因此，MOSFET的配线的寄生电感按照低端侧MOSFET21、低端侧MOSFET 22、低端侧MOSFET 23的顺序增大。
如果并联配置的MOSFET的寄生电感不同，则在功率半导体模块900通断时，在各个MOSFET的栅极电极和源极电极之间的电压(以下称为栅极电压)产生的浪涌电压产生波动。并且，如果并联配置的MOSFET的寄生电感不同，则在功率半导体模块900的通断时，例如在各个MOSFET内置的SBD流过的浪涌电流产生波动。
例如，在使高端侧的MOSFET导通时，在断开状态的低端侧的MOSFET的栅极电压产生的浪涌电压产生偏差。例如，如果对栅极电极施加正的浪涌电压，则有可能产生在功率半导体模块900产生误触发而流过贯通电流(flow-through current)的问题。如果流过贯通电流，则例如功率半导体模块900有可能由于发热而损坏。
另外，例如如果对栅极电极施加负的浪涌电压，则有可能产生MOSFET的栅极绝缘膜损坏的问题。如果MOSFET的栅极绝缘膜损坏，则功率半导体模块900损坏。
例如，对于功率半导体模块900，容易在接近负端子N的低端侧MOSFET 21施加正的浪涌电压。并且，例如容易在远离负端子N的低端侧MOSFET 23施加负的浪涌电压。
另外，例如在使高端侧的MOSFET截止时，在断开状态的低端侧的MOSFET的SDB流过的浪涌电流的大小产生偏差。如果在SDB流过的浪涌电流增大，则在MOSFET的pn结二极管流过的电流有可能增大。在MOSFET使用碳化硅形成的情况下，如果在双极动作的pn结二极管流过电流，则有可能随着层叠缺陷的成长而产生MOSFET的接通电阻的增加。由于MOSFET的接通电阻增加，功率半导体模块900的可靠性有可能降低。
例如，对于功率半导体模块900，在接近负端子N的低端侧MOSFET21的内置SBD流过的浪涌电流，容易大于在低端侧MOSFET 22的SBD流过的浪涌电流、和在低端侧MOSFET 23的SBD流过的浪涌电流。
如上所述，对于功率半导体模块900，由于并联配置的MOSFET的配线的寄生电感的偏差，容易产生功率半导体模块900的通断时的损坏和可靠性的降低。例如，通过降低功率半导体模块900的通断速度，浪涌电压和浪涌电流降低，所以能够解决上述问题。但是，如果降低通断速度，则功率半导体模块900的通断损耗增加。
第一实施方式的功率半导体模块100的第二金属层32包括第一狭缝32x。通过设置第一狭缝32x，距负端子N最近的低端侧MOSFET 21与负端子N之间的实际的配线长度与比较例的功率半导体模块900相比变长。因此，低端侧MOSFET 21和负端子N之间的配线的寄生电感与比较例的功率半导体模块900相比增大。所以，并联配置的MOSFET的配线的寄生电感的偏差减小，抑制功率半导体模块100的通断时的损坏和可靠性的降低。所以，功率半导体模块100的通断损耗降低。
根据降低并联配置的MOSFET的寄生电感的波动的观点，优选第一端部E1和第一狭缝32x之间的第一距离(图1中的d1)小于第一狭缝32x和第二端部E2之间的第二距离(图1中的d2)。第一距离d1优选是第二距离d2的80％以下，更优选是60％以下。
根据降低并联配置的MOSFET的寄生电感的波动的观点，优选第一狭缝32x的第一方向的长度(图1中的L1)大于低端侧MOSFET 21的第一方向的长度(图1中的L2)。第一狭缝32x的长度L1优选是低端侧MOSFET 21的长度L2的120％以上，更优选是150％以上。
另外，第一实施方式的功率半导体模块100不具备栅极电阻部件。由于不具备栅极电阻部件，不需要在绝缘基板30之上设置栅极电阻部件用的空间。因此，例如能够使第一金属层31、第二金属层32或者第三金属层33的第二方向的宽度比比较例的功率半导体模块900宽。所以，能够降低功率半导体模块100的寄生电感，能够降低功率半导体模块100的通断损耗。
另外，第一实施方式的功率半导体模块100的各MOSFET将栅极电阻内置在芯片内，由此抑制施加至各MOSFET的突入电流，抑制功率半导体模块100的输出的振铃。
功率半导体模块100不具备栅极电阻部件。因此，第一栅极端子41和各高端侧MOSFET的栅极电极之间的电阻例如成为5Ω以下。并且，第二栅极端子42和各低端侧MOSFET的栅极电极之间的电阻例如成为5Ω以下。
根据以上所述的第一实施方式，通过降低并联配置的功率半导体芯片的寄生电感的波动，能够降低功率半导体模块的通断损耗。
(第二实施方式)
第二实施方式的半导体装置的第三金属层具有与第一金属层对置侧的第三端部、和与第三端部相反侧的第四端部，并包括位于第五区域和第四端部之间的第二狭缝，这一点与第一实施方式的半导体装置不同。下面，关于与第一实施方式重复的内容将省略部分叙述。
图6是第二实施方式的半导体装置的示意俯视图。图6是与第一实施方式的图1对应的图。
第二实施方式的半导体装置是功率半导体模块200。第二实施方式的功率半导体模块200是能够用一个模块构成半桥电路的所谓的“2in1”型的模块。功率半导体模块200将三个半桥单元并联连接。
第三金属层33设置于绝缘基板30之上。第三金属层33包含第五区域33a、第六区域33b及第七区域33c。第三金属层33在第五区域33a与高端侧MOSFET 11的源极电极11a电连接。第三金属层33在第六区域33b与高端侧MOSFET 12的源极电极12a电连接。第三金属层33在第七区域33c与交流输出端子AC电连接。
第三金属层33包括第三端部E3及第四端部E4。第三端部E3是与第一金属层31对置侧的端部。第四端部E4是与第三端部E3相反侧的端部，将第三金属层33夹在中间。第四端部E4是与第二金属层32对置侧的端部。
第三金属层33包括第二狭缝33x。第二狭缝33x位于第五区域33a和第四端部E4之间。第二狭缝33x例如沿从低端侧MOSFET 21朝向低端侧MOSFET 22的第一方向延伸。
例如，第三端部E3和第二狭缝33x之间的第三距离(图6中的d3)小于第二狭缝33x和第四端部E4之间的第四距离(图6中的d4)。例如，第三距离d3是第四距离d4的80％以下。
第二狭缝33x具有使高端侧MOSFET 11的配线的寄生电感增加的功能。
第二狭缝33x的第一方向的长度(图6中的L3)例如大于高端侧MOSFET 11的第一方向的长度(图6中的L4)。例如，第二狭缝33x的长度L3是高端侧MOSFET 11的长度L4的120％以上400％以下。
对于包括第五区域33a和第四端部E4之间的第二狭缝33x的区域，金属层的密度比第六区域33b和第四端部E4之间低。
第二实施方式的功率半导体模块200通过设置第二狭缝33x，并联配置的MOSFET的配线的寄生电感的波动降低。因此，抑制功率半导体模块200的通断时的损坏和可靠性的降低。所以，功率半导体模块200的通断损耗降低。
根据降低并联配置的MOSFET的寄生电感的波动的观点，优选第三端部E3和第二狭缝33x之间的第三距离(图6中的d3)小于第二狭缝33x和第四端部E4之间的第四距离(图6中的d4)。第三距离d3优选是第四距离d4的80％以下，更优选是60％以下。
根据降低并联配置的MOSFET的寄生电感的波动的观点，优选第二狭缝33x的第一方向的长度(图6中的L3)大于高端侧MOSFET 11的第一方向的长度(图6中的L4)。第二狭缝33x的长度L3优选是高端侧MOSFET 11的长度L4的120％以上，更优选是150％以上。
根据以上所述的第二实施方式，与第一实施方式同样地，通过降低并联配置的功率半导体芯片的寄生电感的波动，能够降低功率半导体模块的通断损耗。
(第三实施方式)
第二金属层包括第一狭缝、而且第三金属层包括第二狭缝，这一点与第一实施方式的半导体装置及第二实施方式的半导体装置不同。下面，关于与第一实施方式及第二实施方式重复的内容将省略叙述。
图7是第三实施方式的半导体装置的示意俯视图。图7是与第一实施方式的图1对应的图。
第三实施方式的半导体装置是功率半导体模块300。第三实施方式的功率半导体模块300是能够用一个模块构成半桥电路的所谓的“2in1”型的模块。功率半导体模块300将三个半桥单元并联连接。
第二金属层32包括第一狭缝32x。第一狭缝32x位于第三区域32b和第二端部E2之间。第一狭缝32x例如沿从低端侧MOSFET 21朝向低端侧MOSFET 22的第一方向延伸。
第三金属层33包括第二狭缝33x。第二狭缝33x位于第五区域33a和第四端部E4之间。第二狭缝33x例如沿从低端侧MOSFET 21朝向低端侧MOSFET 22的第一方向延伸。
第三实施方式的功率半导体模块300通过设置第一狭缝32x及第二狭缝33x，降低并联配置的MOSFET的配线的寄生电感的波动。因此，抑制功率半导体模块300的通断时的损坏和可靠性的降低。所以，功率半导体模块300的通断损耗降低。
根据以上所述的第三实施方式，与第一实施方式及第二实施方式同样地，通过降低并联配置的功率半导体芯片的寄生电感的波动，能够降低功率半导体模块的通断损耗。
(第四实施方式)
第四实施方式的半导体装置具备：绝缘基板，具有一端以及与上述一端相反侧的另一端；第一主端子，设置于一端侧；第二主端子，设置于一端侧；输出端子，设置于另一端侧；第一金属层，设置于绝缘基板之上，具有第一区域，在第一区域与第一主端子电连接；第二金属层，设置于绝缘基板之上，具有第二区域、第三区域及第四区域，在第二区域与第二主端子电连接；第三金属层，设置于绝缘基板之上，位于第一金属层和第二金属层之间，具有第五区域、第六区域及第七区域，在第七区域与输出端子电连接；第一半导体芯片，包括第一上部电极和第一下部电极和第一栅极电极，设置于第一金属层之上，第一上部电极与第五区域电连接，第一下部电极与第一金属层电连接；第二半导体芯片，包括第二上部电极和第二下部电极和第二栅极电极，设置于第一金属层之上，第二上部电极与第六区域电连接，第二下部电极与第一金属层电连接，距第一区域的距离比第一半导体芯片远；第三半导体芯片，包括第三上部电极和第三下部电极和第三栅极电极，设置于第三金属层之上，第三上部电极与第三区域电连接，第三下部电极与第三金属层电连接；以及第四半导体芯片，包括第四上部电极和第四下部电极和第四栅极电极，设置于第三金属层之上，第四上部电极与第四区域电连接，第四下部电极与第三金属层电连接，距第五区域的距离比第三半导体芯片远。并且，第二金属层具有与第三金属层对置侧的第一端部以及与第一端部相反侧的第二端部，在第三区域和第二端部之间包括金属层的密度比第四区域和第二端部之间低的区域；或者第三金属层具有与第一金属层对置侧的第三端部以及与第三端部相反侧的第四端部，在第五区域和第四端部之间包括金属层的密度比第六区域和第四端部之间低的区域。第四实施方式的半导体装置的第二金属层取代第一狭缝，包含多个孔，这一点与第一实施方式的半导体装置不同。下面，关于与第一实施方式重复的内容将省略部分叙述。
图8是第四实施方式的半导体装置的示意俯视图。图8是与第一实施方式的图1对应的图。
第四实施方式的半导体装置是功率半导体模块400。第四实施方式的功率半导体模块400是能够用一个模块构成半桥电路的所谓的“2in1”型的模块。功率半导体模块400将三个半桥单元并联连接。
第二金属层32设置于绝缘基板30之上。第二金属层32包含第二区域32a、第三区域32b及第四区域32c。第二金属层32在第二区域32a与负端子N电连接。第二金属层32在第三区域32b与低端侧MOSFET 21的源极电极21a电连接。第二金属层32在第四区域32c与低端侧MOSFET22的源极电极22a电连接。
第二金属层32包括第一端部E1及第二端部E2。第一端部E1是与第三金属层33对置侧的端部。第二端部E2是与第一端部E1相反侧的端部，将第二金属层32夹在中间。
第二金属层32包含多个孔70。多个孔70位于第三区域32b和第二端部E2之间。
对于第三区域32b和第二端部E2之间的包括多个孔70的区域，金属层的密度比第四区域32c和第二端部E2之间低。
多个孔70具有使低端侧MOSFET 21的配线的寄生电感增加的功能。
第四实施方式的功率半导体模块400由于在第二金属层32设置多个孔70，并联配置的MOSFET的配线的寄生电感的波动降低。因此，抑制功率半导体模块400的通断时的损坏和可靠性的降低。所以，功率半导体模块400的通断损耗降低。
(变形例)
图9是第四实施方式的变形例的半导体装置的示意俯视图。图9是与图8对应的图。
第四实施方式的变形例的半导体装置是功率半导体模块450。功率半导体模块450的多个孔70的配置模式与功率半导体模块400不同。
第三区域32b和第二端部E2之间的包括多个孔70的区域，金属层的密度比第四区域32c和第二端部E2之间低。
根据以上所述的第四实施方式及其变形例，与第一～第三实施方式同样地，通过降低并联配置的功率半导体芯片的寄生电感的波动，能够降低功率半导体模块的通断损耗。
(第五实施方式)
第五实施方式的半导体装置的第三金属层具有与第一金属层对置侧的第三端部和与第三端部相反侧的第四端部，在第五区域和第四端部之间包括金属层的密度比第六区域和第四端部之间低的区域，这一点与第四实施方式的半导体装置不同。下面，关于与第四实施方式重复的内容将省略部分叙述。
图10是第五实施方式的半导体装置的示意俯视图。图10是与第四实施方式的图8对应的图。
第五实施方式的半导体装置是功率半导体模块500。第五实施方式的功率半导体模块500是能够用一个模块构成半桥电路的所谓的“2in1”型的模块。功率半导体模块500将三个半桥单元并联连接。
第三金属层33设置于绝缘基板30之上。第三金属层33包含第五区域33a、第六区域33b及第七区域33c。第三金属层33在第五区域33a与高端侧MOSFET 11的源极电极11a电连接。第三金属层33在第六区域33b与高端侧MOSFET 12的源极电极12a电连接。第三金属层33在第七区域33c与交流输出端子AC电连接。
第三金属层33包括第三端部E3及第四端部E4。第三端部E3是与第一金属层31对置侧的端部。第四端部E4是与第三端部E3相反侧的端部，将第三金属层33夹在中间。第四端部E4是与第二金属层32对置侧的端部。
第三金属层33包含多个孔70。多个孔70位于第五区域33a和第四端部E4之间。
第五区域33a和第四端部E4之间的包括多个孔70的区域，金属层的密度比第六区域33b和第四端部E4之间低。
多个孔70具有使高端侧MOSFET 11的配线的寄生电感增加的功能。
第五实施方式的功率半导体模块500由于在第三金属层33设置多个孔70，并联配置的MOSFET的配线的寄生电感的波动降低。因此，抑制功率半导体模块500的通断时的损坏和可靠性的降低。所以，功率半导体模块500的通断损耗降低。
(变形例)
图11是第五实施方式的变形例的半导体装置的示意俯视图。图11是与图10对应的图。
第五实施方式的变形例的半导体装置是功率半导体模块550。功率半导体模块550的第二金属层32也包含多个孔70，这一点与功率半导体模块500不同。
对于第二金属层32的第三区域32b和第二端部E2之间的包括多个孔70的区域，金属层的密度比第四区域32c和第二端部E2之间低。
根据以上所述的第五实施方式及其变形例，与第一～第四实施方式同样地，通过降低并联配置的功率半导体芯片的寄生电感的波动，能够降低功率半导体模块的通断损耗。
在第一～第五实施方式中，以使用MOSFET作为半导体芯片的情况为例进行了说明，但功率半导体芯片不限于MOSFET。例如，作为功率半导体芯片，还能够应用IGBT等其他晶体管。另外，作为功率半导体芯片，还能够应用例如不内置SBD的MOSFET。
在第一～第五实施方式中，以并联配置的功率半导体芯片的数量是三个的情况为例进行了说明，但功率半导体芯片也可以是两个，还可以是四个以上。
在第一～第五实施方式中，以功率半导体模块是“2in1”型的模块的情况为例进行了说明，但功率半导体模块也可以是例如“4in1”型或者“6in1”型等其他的电路结构。
在第一～第五实施方式中，以功率半导体芯片使用碳化硅(SiC)形成的情况为例进行了说明，但功率半导体芯片也可以是使用例如硅或氮化镓等其他半导体形成的功率半导体芯片。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并非意图限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。例如，也可以将一个实施方式的构成要素和其他实施方式的构成要素替换或者变更。这些实施方式及其变形被包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。

Claims (16)

1.一种半导体装置，具备：
绝缘基板，具有一端以及与所述一端的相反侧的另一端；
第一主端子，设置于所述一端侧；
第二主端子，设置于所述一端侧；
输出端子，设置于所述另一端侧；
第一金属层，设置于所述绝缘基板之上，具有第一区域，在所述第一区域与所述第一主端子电连接；
第二金属层，设置于所述绝缘基板之上，具有第二区域、第三区域及第四区域，在所述第二区域与所述第二主端子电连接；
第三金属层，设置于所述绝缘基板之上，位于所述第一金属层和所述第二金属层之间，具有第五区域、第六区域及第七区域，在所述第七区域与所述输出端子电连接；
第一半导体芯片，包括第一上部电极和第一下部电极和第一栅极电极，设置于所述第一金属层之上，所述第一上部电极与所述第五区域电连接，所述第一下部电极与所述第一金属层电连接；
第二半导体芯片，包括第二上部电极和第二下部电极和第二栅极电极，设置于所述第一金属层之上，所述第二上部电极与所述第六区域电连接，所述第二下部电极与所述第一金属层电连接，距所述第一区域的距离比所述第一半导体芯片远；
第三半导体芯片，包括第三上部电极和第三下部电极和第三栅极电极，设置于所述第三金属层之上，所述第三上部电极与所述第三区域电连接，所述第三下部电极与所述第三金属层电连接；以及
第四半导体芯片，包括第四上部电极和第四下部电极和第四栅极电极，设置于所述第三金属层之上，所述第四上部电极与所述第四区域电连接，所述第四下部电极与所述第三金属层电连接，距所述第五区域的距离比所述第三半导体芯片远，
所述第二金属层具有与所述第三金属层对置侧的第一端部以及与所述第一端部相反侧的第二端部，并包括位于所述第三区域和所述第二端部之间的第一狭缝；或者
所述第三金属层具有与所述第一金属层对置侧的第三端部以及与所述第三端部相反侧的第四端部，并包括位于所述第五区域和所述第四端部之间的第二狭缝。
2.根据权利要求1所述的半导体装置，其中，
所述第一端部和所述第一狭缝之间的第一距离小于所述第一狭缝和所述第二端部之间的第二距离。
3.根据权利要求1所述的半导体装置，其中，
所述第三端部和所述第二狭缝之间的第三距离小于所述第二狭缝和所述第四端部之间的第四距离。
4.根据权利要求1所述的半导体装置，其中，
所述第一狭缝的从所述第三半导体芯片朝向所述第四半导体芯片的第一方向上的长度，大于所述第三半导体芯片的所述第一方向上的长度。
5.根据权利要求1所述的半导体装置，其中，
所述第二狭缝的从所述第三半导体芯片朝向所述第四半导体芯片的第一方向上的长度，大于所述第一半导体芯片的所述第一方向上的长度。
6.根据权利要求1所述的半导体装置，其中，
所述第一半导体芯片包括第一栅极电阻，所述第二半导体芯片包括第二栅极电阻，所述第三半导体芯片包括第三栅极电阻，所述第四半导体芯片包括第四栅极电阻。
7.根据权利要求6所述的半导体装置，其中，
所述半导体装置还具备：
第一栅极端子，与所述第一栅极电极及所述第二栅极电极电连接，与所述第一栅极电极之间的电阻以及与所述第二栅极电极之间的电阻是5Ω以下；
第二栅极端子，与所述第三栅极电极及所述第四栅极电极电连接，与所述第三栅极电极之间的电阻以及与所述第四栅极电极之间的电阻是5Ω以下。
8.根据权利要求1所述的半导体装置，其中，
所述第一半导体芯片包括第一肖特基势垒二极管，所述第二半导体芯片包括第二肖特基势垒二极管，所述第三半导体芯片包括第三肖特基势垒二极管，所述第四半导体芯片包括第四肖特基势垒二极管。
9.根据权利要求1所述的半导体装置，其中，
所述第一半导体芯片、所述第二半导体芯片、所述第三半导体芯片及所述第四半导体芯片包含碳化硅。
10.一种半导体装置，具备：
绝缘基板，具有一端以及与所述一端相反侧的另一端；
第一主端子，设置于所述一端侧；
第二主端子，设置于所述一端侧；
输出端子，设置于所述另一端侧；
第一金属层，设置于所述绝缘基板之上，具有第一区域，在所述第一区域与所述第一主端子电连接；
第二金属层，设置于所述绝缘基板之上，具有第二区域、第三区域及第四区域，在所述第二区域与所述第二主端子电连接；
第三金属层，设置于所述绝缘基板之上，位于所述第一金属层和所述第二金属层之间，具有第五区域、第六区域及第七区域，在所述第七区域与所述输出端子电连接；
第一半导体芯片，包括第一上部电极和第一下部电极和第一栅极电极，设置于所述第一金属层之上，所述第一上部电极与所述第五区域电连接，所述第一下部电极与所述第一金属层电连接；
第二半导体芯片，包括第二上部电极和第二下部电极和第二栅极电极，设置于所述第一金属层之上，所述第二上部电极与所述第六区域电连接，所述第二下部电极与所述第一金属层电连接，距所述第一区域的距离比所述第一半导体芯片远；
第三半导体芯片，包括第三上部电极和第三下部电极和第三栅极电极，设置于所述第三金属层之上，所述第三上部电极与所述第三区域电连接，所述第三下部电极与所述第三金属层电连接；以及
第四半导体芯片，包括第四上部电极和第四下部电极和第四栅极电极，设置于所述第三金属层之上，所述第四上部电极与所述第四区域电连接，所述第四下部电极与所述第三金属层电连接，距所述第五区域的距离比所述第三半导体芯片远，
所述第二金属层具有与所述第三金属层对置侧的第一端部以及与所述第一端部相反侧的第二端部，在所述第三区域和所述第二端部之间包括金属层的密度比所述第四区域和所述第二端部之间低的区域；或者
所述第三金属层具有与所述第一金属层对置侧的第三端部以及与所述第三端部相反侧的第四端部，在所述第五区域和所述第四端部之间包括金属层的密度比所述第六区域和所述第四端部之间低的区域。
11.根据权利要求10所述的半导体装置，其中，
所述第二金属层包含多个孔。
12.根据权利要求10所述的半导体装置，其中，
所述第三金属层包含多个孔。
13.根据权利要求10所述的半导体装置，其中，
所述第一半导体芯片包括第一栅极电阻，所述第二半导体芯片包括第二栅极电阻，所述第三半导体芯片包括第三栅极电阻，所述第四半导体芯片包括第四栅极电阻。
14.根据权利要求13所述的半导体装置，其中，
所述半导体装置还具备：
第一栅极端子，与所述第一栅极电极及所述第二栅极电极电连接，与所述第一栅极电极之间的电阻以及与所述第二栅极电极之间的电阻是5Ω以下；
第二栅极端子，与所述第三栅极电极及所述第四栅极电极电连接，与所述第三栅极电极之间的电阻以及与所述第四栅极电极之间的电阻是5Ω以下。
15.根据权利要求10所述的半导体装置，其中，
所述第一半导体芯片包括第一肖特基势垒二极管，所述第二半导体芯片包括第二肖特基势垒二极管，所述第三半导体芯片包括第三肖特基势垒二极管，所述第四半导体芯片包括第四肖特基势垒二极管。
16.根据权利要求10所述的半导体装置，其中，
所述第一半导体芯片、所述第二半导体芯片、所述第三半导体芯片及所述第四半导体芯片包含碳化硅。
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