JP6818649B2 - 半導体装置及び半導体素子 - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体素子に関する。
半導体装置のひとつとして、１つのケース部材の中に複数のパワー半導体素子が実装されたパワー半導体モジュールがある。このような半導体装置の歩留りの向上が、望まれている。
特開２０１０−２２５７２０号公報
本発明の実施形態は、歩留りの向上が可能な半導体装置及び半導体素子を提供する。
実施形態によれば、半導体装置は、第１半導体素子と、第１素子絶縁部と、絶縁封止部材と、第１引き出し電極とを含む。前記第１半導体素子は、第１半導体チップと、前記第１半導体チップと電気的に接続された第１チップ電極とを含む。前記第１半導体チップは、第１方向と交差する第１面と、前記第１方向と交差し前記第１面と離れた第２面と、前記第１面と前記第２面との間に位置した第３面とを有する。前記第１チップ電極は、前記第１面に配置されている。前記第１素子絶縁部は、第１部分と、前記第１部分と連続した第２部分と、前記第１部分と連続した第５部分とを有する。前記絶縁封止部材は、第３部分と、前記第３部分と連続した第４部分とを有する。前記第１部分は、前記第１面と前記第３部分との間に位置する。前記第２部分は、前記第３面と前記第４部分との間に位置する。前記第１引き出し電極は、前記第１チップ電極と電気的に接続されている。前記第１チップ電極は、前記第１半導体チップと前記第１引き出し電極との間に位置している。前記第５部分は、前記第１引き出し電極の前記第１面と交差する方向に沿った面と接している。
図１は、第１実施形態に係る半導体装置を例示する模式平面図である。 図２は、図１中のII−II線に沿う模式断面図である。 図３は、図２中の枠III内を拡大して示す模式断面図である。 図４は、第１半導体素子を拡大して示す模式断面図である。 図５（ａ）及び図５（ｂ）は、参考例に係る半導体装置を例示する模式断面図である。 図６（ａ）は、第２実施形態に係る半導体装置が備えた半導体素子を例示する模式平面図である。図６（ｂ）は、図６（ａ）中のＢ−Ｂ線に沿う模式断面図である。 図７（ａ）及び図７（ｂ）は、半導体素子の製造方法を例示する模式断面図である。 図８は、第２実施形態に係る半導体装置が備えた半導体素子を例示する模式断面図である。 図９は、第２実施形態に係る半導体装置を例示する模式断面図である。 図１０（ａ）は、第３実施形態に係る半導体装置が備えた半導体素子を例示する模式的平面図である。図１０（ｂ）は、図１０（ａ）中のＢ−Ｂ線に沿う模式的断面図である。 図１１（ａ）は、第３実施形態に係る半導体装置が備えた半導体素子を例示する模式的平面図である。図１１（ｂ）は、図１１（ａ）中のＢ−Ｂ線に沿う模式的断面図である。 図１２（ａ）は、第４実施形態に係る半導体装置が備えた半導体素子を例示する模式的平面図である。図１２（ｂ）は、図１２（ａ）中のＢ−Ｂ線に沿う模式的断面図である。 図１３は、第５実施形態に係る半導体装置を例示する模式平面図である。 図１４は、第６実施形態に係る半導体装置を例示する模式平面図である。 図１５は、第７実施形態に係る半導体装置を例示する模式平面図である。 図１６は、第７実施形態による利点を示す模式平面図である。 図１７は、第８実施形態に係る半導体装置を例示する模式平面図である。
以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式平面図である。図２は、図１中のII−II線に沿う模式断面図である。図３は、図２中の枠III内を拡大して示す模式断面図である。図４は、第１半導体素子を拡大して示す模式断面図である。
図１には、第１方向、第２方向、及び、第３方向が示される。本明細書では、第１方向をＺ軸方向とする。Ｚ軸方向と交差、例えば、直交する１つの方向を第２方向とする。第２方向はＸ軸方向である。Ｘ軸方向、及び、Ｚ軸方向のそれぞれと交差、例えば、直交する１つの方向を第３方向とする。第３方向はＹ軸方向である。第３方向は、第１方向及び第２方向により形成される平面（第１方向及び第２方向を含む平面）と交差する。
図１〜図３に示すように、第１実施形態に係る半導体装置１００ａは、第１半導体素子１１と、第１素子絶縁部２１と、絶縁封止部材４１と、第１〜第３端子電極５１ａ〜５１ｃと、第１〜第５配線部材６１ａ〜６１ｅと、配線基板７と、ケース部材８と、を含む。
第１半導体素子１１は、第１半導体チップＣ１を含む。第１半導体チップＣ１は、例えば、パワー半導体素子である。第１実施形態において、パワー半導体素子は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。第１半導体チップＣ１は、Ｚ軸方向と交差する第１面ｃ１１、Ｚ軸方向と交差し、第１面ｃ１１と離れた第２面ｃ１２、及び、第１面ｃ１１及び第２面ｃ１２との間に位置した第３〜第６面ｃ１３〜ｃ１６を有する。第１、第２面ｃ１１及びｃ１２は、それぞれ、表面及び裏面であり、第３〜第６面ｃ１３〜ｃ１６は、それぞれ、側面である。第１半導体チップＣ１は、第１〜第３チップ電極１１ａ〜１１ｃを有する。第１チップ電極１１ａは、第１面ｃ１１に配置されている。第１チップ電極１１ａは、例えば、ＩＧＢＴのエミッタ電極であり、第１半導体チップＣ１のエミッタ領域と電気的に接続されている。第２チップ電極１１ｂは、第２面ｃ１２に配置されている。第２チップ電極１１ｂは、例えば、ＩＧＢＴのコレクタ電極であり、第１半導体チップＣ１のコレクタ領域と電気的に接続されている。第３チップ電極１１ｃは、第１面ｃ１１に配置されている。第３チップ電極１１ｃは、例えば、ＩＧＢＴのゲート電極であり、第１半導体チップＣ１のゲート電極と電気的に接続されている。第１半導体チップＣ１は、例えば、公知のＩＧＢＴを含む半導体チップである。図において、エミッタ領域、コレクタ領域及びゲート電極の図示は省略する。また、パワー半導体素子は、ＩＧＢＴに限られるものではない。パワー半導体素子は、パワーＭＯＳＦＥＴやダイオードであってもよい。
第１素子絶縁部２１は、第１部分２１ａ及び第２部分２１ｂを有する（図４参照）。第１部分２１ａは、例えば、第１面ｃ１１に配置されている。第２部分２１ｂは、例えば、第３面ｃ１３に配置されている。第２部分２１ｂは、第１部分２１ａと連続する。第１素子絶縁部２１は、例えば、絶縁パッケージ部材である。絶縁パッケージ部材は、第１半導体チップＣ１を、例えば、第１〜第３チップ電極１１ａ〜１１ｃの、電気的接続箇所を除いて被覆する。電気的接続箇所は、例えば、ワイヤボンディングがなされる箇所である。絶縁パッケージ部材は、例えば、絶縁性エポキシ樹脂、又は、絶縁性ポリイミド樹脂を含む。第１素子絶縁部２１は、第１チップ電極１１ａと第２チップ電極１１ｂとを電気的に絶縁する。さらに、第１素子絶縁部２１は、第３チップ電極１１ｃと第２チップ電極１１ｂとを電気的に絶縁する。さらに、第１素子絶縁部２１は、第１チップ電極１１ａと第３チップ電極１１ｃとを電気的に絶縁する。
第１実施形態において、第１半導体チップＣ１は、例えば、第１チップ絶縁部３１を有する。第１チップ絶縁部３１は、第１絶縁領域３１ａ及び第２絶縁領域３１ｂを有する（図４参照）。第１絶縁領域３１ａは、例えば、第１面ｃ１１と第１部分２１ａとの間に位置する。第１絶縁領域３１ａは、例えば、第１面ｃ１１の上に設けられた層間絶縁膜である。層間絶縁膜は、例えば、シリコン酸化物を含む。第１絶縁領域３１ａは、第１部分２１ａと接する。第１チップ電極１１ａ及び第３チップ電極１１ｃは、第１絶縁領域３１ａの上に位置する部分を含んでいてもよい。この場合、第１チップ電極１１ａは、第１絶縁領域３１ａの上において、Ｘ軸方向と交差、例えば、直交する面Ｓ１１ａを有する。第３チップ電極１１ｃも、第１絶縁領域３１ａの上において、Ｘ軸方向と交差、例えば、直交する面Ｓ１１ｃを有する。第２チップ電極１１ｂは、例えば、第２絶縁領域３１ｂの上において、Ｘ軸方向と交差、例えば、直交する面Ｓ１１ｂを有する。第１素子絶縁部２１は、面Ｓ１１ａ、面Ｓ１１ｂ及び面Ｓ１１ｃと接する。
第２絶縁領域３１ｂは、例えば、第３〜第６面ｃ１３〜ｃ１６と第２部分２１ｂの間に位置する（図４参照）。第２絶縁領域３１ｂは、例えば、第３〜第６面ｃ１３〜ｃ１６が自然酸化された酸化膜（例えば、シリコン酸化物を含む膜）、又は、第３〜第６面ｃ１３〜ｃ１６の上に設けられた絶縁膜である。第２絶縁領域３１ｂは、第１部分２１ｂと接する。
絶縁封止部材４１は、第３部分４１ｃ及び第３部分４１ｃと連続した第４部分４１ｄを有する（図３参照）。Ｚ軸方向において、第１素子絶縁部２１の第１部分２１ａは、第１面１１ｃと第３部分４１ｃとの間に位置する。第１素子絶縁部２１の第２部分２１ｂは、Ｘ軸方向において、第３面１１ｃと第４部分４１ｄとの間に位置する。絶縁封止部材４１は、第１素子絶縁部２１と異なり、例えば、絶縁性シリコーン樹脂を含む。
配線基板７は、絶縁基板部７０、第１〜第３基板電極７１ａ〜７１ｃ、及び、裏面金属部７２を有する（図２参照）。絶縁基板部７０は、例えば、絶縁性セラミックを含む。絶縁基板部７０は、主面７０ａ及び裏面７０ｂを有する。主面７０ａ及び裏面７０ｂは、Ｚ軸方向において離れ、Ｚ軸方向と交差、例えば、直交する。第１〜第３基板電極７１ａ〜７１ｃは、例えば、主面７０ａの上に位置する。第１〜第３基板電極７１ａ〜７１ｃは、主面７０ａの上に設けられた導電性の配線である。第１〜第３基板電極７１ａ〜７１ｃは、例えば、銅（Ｃｕ）を含む。第１実施形態において、第１〜第３基板電極７１ａ〜７１ｃは、例えば、第１〜第３端子電極５１ａ〜５１ｃである。裏面金属部７２は、例えば、裏面７０ｂの上に位置する。裏面金属部７２は、例えば、Ｃｕを含む。
第２基板電極７１ｂ（第２端子電極５１ｂ）は、例えば、導電性の第１接合部材７５ａを介して、第２チップ電極１１ｂと電気的に接続されている。第１接合部材７５ａは、例えば、半田である。第１接合部材７５ａは、第２チップ電極１１ｂと第２端子電極５１ｂとを電気的に接続する。
第１配線部材６１ａは、第１チップ電極１１ａと第１基板電極７１ａ（第１端子電極５１ａ）とを電気的に接続する。第２配線部材６１ｂは、第３チップ電極１１ｃと第３基板電極７１ｃ（第３端子電極５１ｃ）とを電気的に接続する。第１、第２配線部材６１ａ及び６１ｂは、絶縁封止部材４１の中を通過する。例えば、第１、第２配線部材６１ａ及び６１ｂは、それぞれボンディングワイヤである。
ケース部材８は、例えば、基体部８０及び絶縁部８１を含む。基体部８０には、例えば、放熱性が良い材料が選ばれる。基体部８０は、例えば、金属である。金属は、例えば、Ｃｕを含む。基体部８０は、例えば、第２接合部材７５ｂを介して、裏面金属部７２と接合されている。第２接合部材７５ｂは、例えば、半田である。絶縁部８１には、例えば、絶縁性の樹脂が選ばれる。樹脂は、例えば、絶縁性エポキシ樹脂、又は、絶縁性ポリイミド樹脂を含む。
絶縁部８１は、第１〜第３外部端子ＯＴ１〜ＯＴ３を有する。第３配線部材６１ｃは、第１基板電極７１ａ（第１端子電極５１ａ）と第１外部端子ＯＴ１とを電気的に接続する。第４配線部材６１ｄは、第２基板電極７１ｂ（第２端子電極５１ｂ）と第２外部端子ＯＴ２とを電気的に接続する。第５配線部材６１ｅは、第３基板電極７１ｃ（第３端子電極５１ｃ）と第３外部端子ＯＴ３とを電気的に接続する。第３〜第５配線部材６１ｃ〜６１ｅは、絶縁封止部材４１の中を通過する。例えば、第３〜第５配線部材６１ｃ〜６１ｅは、それぞれボンディングワイヤである。
なお、第１外部端子ＯＴ１は、例えば、ボンディングワイヤのような配線部材によって、第１チップ電極１１ａと電気的に接続することも可能である。この場合、第１外部端子ＯＴ１が第１端子電極５１ａとなる。同様に、第３外部端子ＯＴ３は、例えば、ボンディングワイヤのような配線部材によって、第３チップ電極１１ｃと電気的に接続することも可能である。この場合、第３外部端子ＯＴ３が第３端子電極５１ｃとなる。
第１半導体素子１１は、例えば、第１〜第３チップ電極１１ａ〜１１ｃの、例えば、電気的接続箇所を除いて、第１素子絶縁部２１によって被覆されている。この状態で、第１半導体素子１１は、ケース部材８の中に実装され、絶縁封止部材４１によって封止されている。
図５（ａ）及び図５（ｂ）は、参考例に係る半導体装置を例示する模式断面図である。図５（ａ）に示す断面は、例えば、図４に示した断面に対応し、図５（ｂ）に示す断面は、例えば、図３に示した断面に対応する。
参考例に係る半導体装置１００ｒは、半導体素子１１ｒを、第１素子絶縁部２１によって被覆しない例である。半導体素子１１ｒでは、例えば、耐圧テストを行うために、例えば、第１チップ電極１１ａと第２チップ電極１１ｂとの間に高い電圧Ｖを印加すると、放電することがある（Ｄｉｓｃｈａｒｇｅ）。例えば、放電は、第１面ｃ１１、第３〜第６面ｃ１３〜ｃ１６の上を越え、第１チップ電極１１ａから第２チップ電極１１ｂや半導体チップＣｒに向かって生じる（図４（ａ）には、第１面ｃ１１及び第３面ｃ１３の上を越え、第１チップ電極１１ａから、第２チップ電極１１ｂ又は半導体チップＣｒに向かって放電した状態が示されている）。このため、半導体素子１１ｒ単体では、その耐圧の評価が難しい。
したがって、半導体素子１１ｒの耐圧テストは、図５（ｂ）に示すように、半導体素子１１ｒをケース部材８の中に実装し、絶縁封止部材４１にて封止した後に実施されている。半導体素子１１ｒの耐圧が要求された耐圧を満たさない場合、半導体装置１００ｒは、ケース部材８及び絶縁封止部材４１ごと、不合格品として選別される。半導体素子１１ｒだけでなく、ケース部材８及び絶縁封止部材４１も無駄になる。しかも、ケース部材８への実装工程、及び、絶縁封止部材４１による封止工程のそれぞれに要した時間も無駄になり、半導体装置１００ｒの製造におけるスループットが低下する。さらに、半導体素子１１ｒをケース部材８の中に複数実装する場合、要求未達の半導体素子１１ｒが少なくとも１つでも実装されていれば、半導体装置１００ｒは不合格品として選別される。このため、共に実装された別の半導体素子１１ｒも無駄となる。別の半導体素子１１ｒは、要求された耐圧を満たす可能性を持っている。
これに対して、第１実施形態に係る半導体装置１００ａは、第１素子絶縁部２１を含む。このため、第１半導体素子１１では、例えば、耐圧テストを行うために、第１チップ電極１１ａと第２チップ電極１１ｂとの間に高い電圧Ｖを印加しても（図４参照）、半導体素子１１ｒに比較して、放電が起き難い。高い電圧Ｖは、例えば、５００Ｖ以上である。高い電圧Ｖの上限は、今後の半導体素子の耐圧向上によって高まることも考えられるが、現状３５００Ｖ以下である。第１半導体素子１１は、耐圧テストを、半導体素子１１ｒをケース部材８の中に実装及び封止する以前に行うことができる。したがって、第１実施形態に係る半導体装置１００ａは、要求された耐圧を満たした第１半導体素子１１を、ケース部材８の中に実装及び封止でき、その製造におけるスループットも向上する。
このような第１実施形態によれば、参考例に比較して、例えば、実装工程及び封止工程後における半導体装置１００ａの歩留りを向上できる。
また、第１実施形態によれば、以下の利点（１）〜（３）が、さらに得られる。
（１） ケース部材８の損失数を減らせる
（２） 絶縁封止部材４１に使用される絶縁性ゲルの使用量を削減できる
（３） 半導体装置１００ａの製造におけるスループットを向上できる
したがって、半導体装置１００ａによれば、製造コストの削減にも有利である。
さらに、第１実施形態によれば、第１半導体素子１１が第１素子絶縁部２１を含むので、例えば、第１素子絶縁部２１が無い場合に比較して、第１半導体素子１１自体の絶縁性が向上する、という利点も、得ることができる。
第１実施形態に係る半導体装置１００ａは、第１半導体素子１１が、例えば、炭化シリコン（ＳｉＣ）を用いた半導体素子（以下、ＳｉＣ半導体素子という）である場合において、有効である。ＳｉＣ半導体素子は、Ｓｉを用いた半導体素子（以下、Ｓｉ半導体素子という）に比較して、歩留りが低くなりやすい。このため、ケース部材８の中に実装及び封止されたＳｉＣ半導体素子が、要求された耐圧を満たす確率は、Ｓｉ半導体素子の場合よりも低くなる。
第１実施形態に係る半導体装置１００ａは、第１半導体素子１１がＳｉＣ半導体素子であっても、ケース部材８の中に実装及び封止する以前に、例えば、耐圧テストを行える。このため、例えば、要求された耐圧を満たしたＳｉＣ半導体素子を、ケース部材８の中に実装及び封止できる。したがって、第１半導体素子１１がＳｉＣ半導体素子である場合においても、半導体装置１００ａの歩留りを、より向上させることができる。
したがって、第１実施形態に係る半導体装置１００ａは、第１半導体素子１１がＳｉＣ半導体素子である場合において、有効である。
第１実施形態に係る半導体装置１００ａは、複数のパワー半導体素子を、１つのケース部材８の中に実装した、パワー半導体モジュールである。パワー半導体モジュールの電流密度の範囲は、例えば、５０〜１０００Ａ／ｃｍ２である。半導体装置１００ａは、第２半導体素子１２と、第４〜第６端子電極５１ｄ〜５１ｆと、第６〜第１０配線部材６１ｆ〜６１ｊと、をさらに含む。
第２半導体素子１２が含む第２半導体チップＣ２は、パワー半導体素子、例えば、ＩＧＢＴである。第２半導体素子１２は、例えば、第１半導体素子１１と同様の構成要素を持つ。以下、構成要素間の対応関係を説明し、適宜、重複説明は省略する。
第２半導体素子１２は、第２半導体チップＣ２と、第４〜第６チップ電極１２ｄ〜１２ｆと、第２素子絶縁部２２と、第２チップ絶縁部３２と、を含む。第４〜第６チップ電極１２ｄ〜１２ｆは、第１〜第３チップ電極１１ａ〜１１ｃに、それぞれ対応する。第２素子絶縁部２２及び第２チップ絶縁部３２は、第２素子絶縁部２２及び第２チップ絶縁部３２に、それぞれ対応する。第２半導体チップＣ２は、第７〜第１２面ｃ２７〜ｃ２１２を有する。第７〜第１２面ｃ２７〜ｃ２１２は、第１〜第６面ｃ１１〜ｃ１６に、それぞれ対応する。
配線基板７は、第４〜第６基板電極７１ｄ〜７１ｆを、さらに含む。第４〜第６基板電極７１ｄ〜７１ｆは、第１〜第３基板電極７１ａ〜７１ｃに、それぞれ対応する。第１実施形態において、第４〜第６基板電極７１ｄ〜７１ｆは、例えば、第４〜第６端子電極５１ｄ〜５１ｆである。
第５基板電極７１ｅ（第５端子電極５１ｅ）は、例えば、導電性の第３接合部材７５ｃを介して、第５チップ電極１２ｅと電気的に接続されている。第３接合部材７５ｃは、例えば、半田である。第３接合部材７５ｃは、第２半導体素子１２を配線基板７に接合するとともに、第５チップ電極１２ｅと第５端子電極５１ｅとを電気的に接続する。
第６配線部材６１ｆは、第４チップ電極１２ｄと第４基板電極７１ｄ（第４端子電極５１ｄ）とを電気的に接続する。第７配線部材６１ｇは、第６チップ電極１２ｆと第６基板電極７１ｆ（第６端子電極５１ｆ）とを電気的に接続する。第６、第７配線部材６１ｆ及び６１ｇは、絶縁封止部材４１の中を通過する。例えば、第６、第７配線部材６１ｆ及び６１ｇは、それぞれボンディングワイヤである。
絶縁部８１は、第４〜第６外部端子ＯＴ４〜ＯＴ６を、さらに有する。第８配線部材６１ｈは、第４基板電極７１ｄ（第４端子電極５１ｄ）と第４外部端子ＯＴ４とを電気的に接続する。第９配線部材６１ｉは、第５基板電極７１ｅ（第５端子電極５１ｅ）と第５外部端子ＯＴ５とを電気的に接続する。第１０配線部材６１ｊは、第６基板電極７１ｆ（第６端子電極５１ｆ）と第６外部端子ＯＴ６とを電気的に接続する。第８〜第１０配線部材６１ｈ〜６１ｊは、絶縁封止部材４１の中を通過する。例えば、第８〜第１０配線部材６１ｈ〜６１ｊは、それぞれボンディングワイヤである。
なお、第４外部端子ＯＴ４は、例えば、ボンディングワイヤのような配線部材によって、第４チップ電極１２ｃと電気的に接続することも可能である。この場合、第４外部端子ＯＴ４が第４端子電極５１ｄとなる。同様に、第６外部端子ＯＴ６は、例えば、ボンディングワイヤのような配線部材によって、第６チップ電極１２ｆと電気的に接続することも可能である。この場合、第６外部端子ＯＴ６が第６端子電極５１ｆとなる。
また、第１基板電極７１ａと第４基板電極７１ｄとは、１つの基板電極であってもよい。第２基板電極７１ｂと第５基板電極７１ｅとは、１つの基板電極であってもよい。第３基板電極７１ｃと第６基板電極７１ｆとは、１つの基板電極であってもよい。第１〜第６基板電極７１ａ〜７１ｆの平面パターンは、任意である。平面パターンの例については、後述する。
さらに、第１外部端子ＯＴ１と第４外部端子ＯＴ４とは、１つの外部端子であってもよい。第２外部端子ＯＴ２と第５外部端子ＯＴ５とは、１つの外部端子であってもよい。第３外部端子ＯＴ３と第６外部端子ＯＴ６とは、１つの外部端子であってもよい。
第２半導体素子１２は、第１半導体素子１１と同様に、例えば、第４〜第６チップ電極１２ｄ〜１２ｆの部分を除いて、第２素子絶縁部２２によって被覆されている。この状態で、第２半導体素子１２は、第１半導体素子１１とともに、ケース部材８の中に実装され、絶縁封止部材４１によって封止されている。
パワー半導体モジュールでは、ケース部材の中への半導体素子の実装数が増えるにつれ、実装された半導体素子の全てが要求された耐圧を満たす確率が低下し、歩留りの維持及び向上が難しくなる。これに対して、半導体装置１００ｒでは、要求された耐圧を満たす半導体素子を実装前に事前に選別でき、要求された耐圧を満たす半導体素子のみを実装できる。したがって、半導体装置１００ｒによれば、パワー半導体モジュールにおいて、半導体素子の実装数が増加しても、その歩留りの維持及び向上を図ることが可能となる。
（第２実施形態）
図６（ａ）は、第２実施形態に係る半導体装置が備えた半導体素子１１２を例示する模式平面図である。図６（ｂ）は、図６（ａ）中のＢ−Ｂ線に沿う模式断面図である。図７（ａ）及び図７（ｂ）は、第２実施形態に係る半導体装置が備えた半導体素子１１２の製造方法を例示する模式断面図である。図８は、第２実施形態に係る半導体装置が備えた半導体素子１１２を例示する模式断面図である。図９は、第２実施形態に係る半導体装置１００ｂを例示する模式断面図である。
図６〜図９に示すように、半導体素子１１２は、第１半導体素子１１が含む構成に加えて、第１〜第３引き出し電極９ａ〜９ｃと、第４〜第６接合部材７５ｄ〜７５ｆと、を、さらに含む。第１チップ電極１１ａは、第１半導体チップＣ１と第１引き出し電極９ａとの間に位置する。第２チップ電極１１ｂは、第１半導体チップＣ１と第２引き出し電極９ｂとの間に位置する。第３チップ電極１１ｃは、第１半導体チップＣ１と第３引き出し電極９ｃとの間に位置する。第１〜第３引き出し電極９ａ〜９ｃは、例えば、金属である。金属としては、放熱性が良い金属が選ばれるとよい。放熱性が良い金属の１つの例は、Ｃｕである。
第４接合部材７５ｄは、第１引き出し電極９ａと第１チップ電極１１ａとの間に位置する。第５接合部材７５ｅは、第２引き出し電極９ｂと第２チップ電極１１ｂとの間に位置する。第６接合部材７５ｆは、第３引き出し電極９ｃと第３チップ電極１１ｃとの間に位置する。第４〜第６接合部材７５ｄ〜７５ｆは、それぞれ、第１〜第３引き出し電極９ａ〜９ｃと第１〜第３チップ電極１１ａ〜１１ｃとを接合する。さらに、第４〜第６接合部材７５ｄ〜７５ｆは、それぞれ、第１〜第３チップ電極１１ａ〜１１ｃと第１〜第３引き出し電極９ａ〜９ｃとを電気的に接続する。
第４〜第６接合部材７５ｄ〜７５ｆによる第１〜第３引き出し電極９ａ〜９ｃと第１〜第３チップ電極１１ａ〜１１ｃとの接合の仕方の１つの例を、図７（ａ）及び図７（ｂ）に示す。例えば、図７（ａ）に示すように、第１〜第３引き出し電極９ａ〜９ｃを、第１〜第３チップ電極１１ａ〜１１ｃと、向き合わせる。次いで、図７（ｂ）に示すように、第１〜第３引き出し電極９ａ〜９ｃを、第４〜第６接合部材７５ｄ〜７５ｆによって、それぞれ、第１〜第３チップ電極１１ａ〜１１ｃと接合する。第４〜第６接合部材７５ｄ〜７５ｆは、例えば、半田である。第１〜第３引き出し電極９ａ〜９ｃには、放熱フレームを利用することもできる。
図７（ｂ）に示すように、第１〜第３引き出し電極９ａ〜９ｃのＺ軸方向の厚さｔ９ａ〜ｔ９ｃは、それぞれ、第１〜第３チップ電極１１ａ〜１１ｃのＺ軸方向の厚さｔ１１ａ〜ｔ１１ｃよりも、例えば、厚い。ここで、厚さｔ１１ａ及びｔ１１ｃは、それぞれ、例えば、第１絶縁領域３１ａからの厚さである。厚さｔ１１ｂは、例えば、第２面ｃ１２からの厚さである。なお、Ｚ軸方向の厚さは、電極部をＺ軸と平行な面で切断したときの電極部Ｚ軸方向距離とする。
また、図７（ｂ）に示すように、第１〜第３引き出し電極９ａ〜９ｃのＸ軸方向の長さＬ９ａ〜Ｌ９ｃは、それぞれ、第１〜第３チップ電極１１ａ〜１１ｃのＸ軸方向の長さＬ１１ａ〜Ｌ１１ｃよりも、例えば、長い。第１〜第３引き出し電極９ａ〜９ｃは、例えば、Ｘ軸方向に沿ったＺＸ断面において、それぞれ、第１半導体チップＣ１と重ならない非オーバーラップ領域９ａｎｏ〜９ｃｎｏを含む。なお、Ｘ軸方向の長さは、電極部をＸ軸と平行な面で切断したときの電極部Ｘ軸方向距離とする。
次に、図８に示すように、第１半導体チップＣ１は、第１素子絶縁部２１によって、被覆される。第１半導体素子１１２は、例えば、第１〜第３引き出し電極９ａ〜９ｃの、例えば、電気的接続箇所を除いて、第１素子絶縁部２１によって被覆されている。第２実施形態では、第１素子絶縁部２１は、第５部分２１ｅを、さらに有する。第５部分２１ｅは、例えば、第１部分２１ａと連続している。第１、第３引き出し電極９ａ及び９ｃは、それぞれ、Ｘ軸方向と交差する面Ｓ９ａ及びＳ９ｃを有する。面Ｓ９ａ及びＳ９ｃは、それぞれ、例えば、第１面ｃ１１と交差する。
第１部分２１ａは、第１面ｃ１１と第１引き出し電極９ａとの間に位置する。第２部分２１ｂは、第３面ｃ１３に沿って第１部分２１ａと連続する。第５部分２１ｅは、第１部分２１ａと連続し、面Ｓ９ａと接する。第１部分２１ａは、Ｚ軸方向において、第２部分２１ｂと第５部分２１ｅとの間に位置する。
第２実施形態において、第１引き出し電極９ａ、第４接合部材７５ｄ、及び、第１チップ電極１１ａは、エミッタ電極領域である。第２引き出し電極９ｂ、第５接合部材７５ｅ、及び、第２チップ電極１１ｂは、コレクタ電極領域である。第３引き出し電極９ｃ、第６接合部材７５ｆ、及び、第３チップ電極１１ｃは、ゲート電極領域である。第２実施形態において、第１素子絶縁部２１は、第１引き出し電極９ａと、第４接合部材７５ｄと、第１チップ電極１１ａと、第３引き出し電極９ｃと、第６接合部材７５ｆと、第３チップ電極１１ｃとに接する。第１素子絶縁部２１は、エミッタ電極領域とコレクタ電極領域とを電気的に絶縁する。さらに、第１素子絶縁部２１は、ゲート電極領域とコレクタ電極領域とを電気的に絶縁する。さらに、第１素子絶縁部２１は、エミッタ電極領域とゲート電極領域とを電気的に絶縁する。
次に、図９に示すように、半導体素子１１２は、配線基板７の第２基板電極７１ｂ（第２端子電極５１ｂ）の上に、例えば、第２接合部材７５ｂによって接合される。第２実施形態において、第２接合部材７５ｂは、第２引き出し電極９ｂと第２基板電極７１ｂ（第２端子電極５１ｂ）とを接合し、第２引き出し電極９ｂと第２基板電極７１ｂとを電気的に接続する。例えば、第２接合部材７５ｂの融点は、例えば、第４〜第６接合部材７５ｄ〜７５ｆの融点よりも低くてもよい。これにより、半導体素子１１２と配線基板７との接合に際し、第４〜第６接合部材７５ｄ〜７５ｆが溶融することを抑制できる。
第２実施形態において、第１配線部材６１ａは、第１引き出し電極９ａと第１基板電極７１ａ（第１端子電極５１ａ）とを電気的に接続する。第２配線部材６１ｂは、第３引き出し電極９ｂと第３基板電極７１ｃ（第３端子電極５１ｃ）とを電気的に接続する。
半導体素子１１２によれば、第１〜第３引き出し電極９ａ〜９ｃが、第１〜第３チップ電極１１ａ〜１１ｃに、それぞれ接合されている。半導体素子１１２によれば、例えば、以下に説明される利点を得ることができる。
第１〜第３チップ電極１１ａ〜１１ｃは、半導体素子の製造工程において、例えば、スパッタリング法のような、物理的気相堆積法を用いて形成される。第１〜第３チップ電極１１ａ〜１１ｃのＺ軸方向の厚さｔ１１ａ〜ｔ１１ｃは、薄い。薄い第１〜第３チップ電極１１ａ〜１１ｃに、例えば、電圧印加プローブＴＰ１〜ＴＰ３を、直接接触させることは、難しい。例えば、第１半導体チップＣ１はＺ軸方向の厚さが薄く、機械的強度が低い。このため、電圧印加プローブＴＰ１〜ＴＰ３を、第１〜第３チップ電極１１ａ〜１１ｃに接触させると、第１半導体チップＣ１を破損させてしまう可能性がある。
このような事情に対して、半導体素子１１２は、第１〜第３引き出し電極９ａ〜９ｃを備えている。第１〜第３引き出し電極９ａ〜９ｃは、例えば、板状の導電部材を、第１〜第３チップ電極１１ａ〜１１ｃに接合することで、形成することが可能である。第１〜第３引き出し電極９ａ〜９ｃは、例えば、物理的気相堆積法を用いて形成された膜に比較して、厚くすることが可能である。第１〜第３引き出し電極９ａ〜９ｃは、第１〜第３チップ電極１１ａ〜１１ｃに比較して、電圧印加プローブＴＰ１〜ＴＰ３を、例えば、第１半導体チップＣ１を破損させてしまう可能性を抑制しつつ、接触させることができる。
半導体素子１１２は、第１素子絶縁部２１を備えている。このため、半導体素子１１２の機械的強度を高めることも可能である。半導体素子１１２の機械的強度は、例えば、第１素子絶縁部２１を、以下のように位置させると、より向上できる。
・Ｚ軸方向において、第１素子絶縁部２１を、第１引き出し電極９ａと第２引き出し電極９ｂとの間に位置させること
・Ｚ軸方向において、第１素子絶縁部２１を、第３引き出し電極９ｃと第２引き出し電極９ｂとの間に位置させること
これにより、半導体素子１１２の機械的強度は、例えば、第１、第２半導体素子１１及び１２よりも高めることができる。
さらに、第１〜第３引き出し電極９ａ〜９ｃの、例えば、Ｘ軸方向の長さＬ９ａ〜Ｌ９ｃは、それぞれ、第１〜第３チップ電極１１ａ〜１１ｃの、例えば、Ｘ軸方向の長さＬ１１ａ〜Ｌ１１ｃよりも長くすると、半導体素子１１２の放熱性を、半導体素子１１に比較して、さらに向上させることも可能である。
（第３実施形態）
図１０（ａ）は、第３実施形態に係る半導体装置が備えた半導体素子１１３を例示する模式的平面図である。図１０（ｂ）は、図１０（ａ）中のＢ−Ｂ線に沿う模式的断面図である。図１１（ａ）は、第３実施形態に係る半導体装置が備えた半導体素子１１３を例示する模式的平面図である。図１１（ｂ）は、図１１（ａ）中のＢ−Ｂ線に沿う模式的断面図である。なお、図１０（ａ）及び図１０（ｂ）はテスト時における半導体素子１１３を示し、図１１（ａ）及び図１１（ｂ）はテスト後における半導体素子１１３を示す。
図１０（ａ）及び図１０（ｂ）に示すように、半導体素子１１３の第１〜第３引き出し電極９ａ〜９ｃは、第１〜第３テスト電極部９１ａ〜９１ｃを、さらに含む。第１テスト電極部９１ａは、Ｘ軸方向において第１引き出し電極９ａと連続し、Ｚ軸方向において第１半導体チップＣ１及び第１素子絶縁部２１と重ならない領域を含む。第２テスト電極部９１ｂは、Ｘ軸方向において第２引き出し電極９ｂと連続し、Ｚ軸方向において第１半導体チップＣ１及び第１素子絶縁部２１と重ならない領域を含む。第３テスト電極部９１ｃは、Ｘ軸方向において第３引き出し電極９ｃと連続し、Ｚ軸方向において第１半導体チップＣ１及び第１素子絶縁部２１と重ならない領域を含む。第３実施形態において、電圧印加プローブＴＰ１〜ＴＰ３は、それぞれ、第１〜第３テスト電極部９１ａ〜９１ｃに接触され、テスト、例えば、耐圧テストを含むテストが行われる。
図１１（ａ）及び図１１（ｂ）に示すように、テスト終了後、例えば、第１〜第３テスト電極部９１ａ〜９１ｃは切断し、第１〜第３テスト電極部９１ａ〜９１ｃを、それぞれ、第１〜第３引き出し電極９ａ〜９ｃから除去する。例えば、第１、第３引き出し電極９ａ及び９ｃは、それぞれ、第１、第３露出部９２ａ及び９２ｃを、さらに含む。例えば、第１、第３露出部９２ａ及び９２ｃは、それぞれ、第１、第３テスト電極部９１ａ及び９１ｃの痕跡である。第１、第３露出部９２ａ及び９２ｃは、それぞれ、Ｘ軸方向と交差する第１、第３露出面Ｓ９２ａ及びＳ９２ｃを含む。第１、第３露出面Ｓ９２ａ及びＳ９２ｃは、例えば、Ｘ軸方向と直交する。第１、第３露出面Ｓ９２ａ及びＳ９２ｃは、それぞれ、第１素子絶縁部２１によって被覆されない。第１、第３露出面Ｓ９２ａ及びＳ９２ｃの各々は、第１素子絶縁部の第３部分２１ｃから露出する。面Ｓ９ａ及び面Ｓ９ｃは、それぞれ、第１素子絶縁部２１の第３部分２１ｃによって被覆される。
半導体素子１１３は、例えば、テスト時において、電圧印加プローブＴＰ１〜ＴＰ３は、それぞれ、第１〜第３テスト電極部９１ａ〜９１ｃに接触される。このため、電圧印加プローブＴＰ１〜ＴＰ３による圧力が、例えば、第１半導体チップＣ１に直接かからないようにすることが可能である。したがって、半導体素子１１３によれば、例えば、半導体素子１１２と比較して、テスト時において、第１半導体チップＣ１が破損する可能性を、さらに、低く抑えることができる。
（第４実施形態）
図１２（ａ）は、第４実施形態に係る半導体装置が備えた半導体素子１１４を例示する模式的平面図である。図１２（ｂ）は、図１２（ａ）中のＢ−Ｂ線に沿う模式的断面図である。
図１２（ａ）及び図１２（ｂ）に示すように、半導体素子１１４は、例えば、第２実施形態の第１半導体チップＣ１に加えて、第２半導体チップＣ２を、さらに備えている。第４実施形態において、第２半導体チップＣ２は、第１半導体チップＣ１が含むパワー半導体素子と同じパワー半導体素子を含む。同じパワー半導体素子は、例えば、ＩＧＢＴである。第２半導体チップＣ２は、第７面ｃ２７、第８面ｃ２８及び第９面ｃ２９を有する。第７面ｃ２７は、Ｚ軸方向と交差する。第８面ｃ２８は、第７面ｃ２７と離れ、Ｚ軸方向と交差する。第９面ｃ２９は、第７面ｃ２７及び第８面ｃ２８との間に位置する。第７、第８面ｃ２７及びｃ２８は、それぞれ、表面及び裏面であり、第９面ｃ２９は、側面の１つである。
第４チップ電極１２ｄは第７面ｃ２７上に配置され、第２半導体チップＣ２のエミッタ領域と電気的に接続されている。第５チップ電極１２ｅは第８面ｃ２８上に配置され、第２半導体チップＣ２のコレクタ領域と電気的に接続されている。第６チップ電極１２ｆは第７面ｃ１７の上に配置され、第２半導体チップＣ２のゲート電極と電気的に接続されている。
第１引き出し電極９ａは、第１面ｃ１１と交差する方向に沿った面Ｓ９ａａ、及び、第７面ｃ２７と交差する方向に沿った面Ｓ９ａｃを含む。第１チップ電極１１ａは、第１面ｃ１１と第１引き出し電極９ａとの間に位置する。第４チップ電極１２ｄは、第７面ｃ２７と第１引き出し電極９ａとの間に位置する。第１引き出し電極９ａは、第１、第４チップ電極１１ａ及び１２ｄのそれぞれと、第４、第７接合部材７５ｄ及び７５ｇによって接合され、電気的に接続されている。
第２チップ電極１１ｂは、第２面ｃ１２と第２引き出し電極９ｂとの間に位置する。第５チップ電極１２ｅは、第８面ｃ２８と第２引き出し電極９ｂとの間に位置する。第２引き出し電極９ｂは、第２、第５チップ電極１１ｂ及び１２ｅのそれぞれと、第５、第８接合部材７５ｅ及び７５ｈによって接合され、電気的に接続されている。
第３チップ電極１１ｃは、第１面ｃ１１と第３引き出し電極９ｃとの間に位置する。第６チップ電極１２ｆは、第７面ｃ２７と第３引き出し電極９ｃとの間に位置する。第３引き出し電極９ｃは、第３、第６チップ電極１１ｃ及び１２ｆのそれぞれと、第６、第９接合部材７５ｆ及び７５ｉによって接合され、電気的に接続されている。
第１素子絶縁部２１は、第１部分２１ａ、第２部分２１ｂ、第５部分２１ｅ、第６部分２１ｆ、第７部分２１ｇ及び第８部分２１ｈを有する。第１部分２１ａは、第１面ｃ１１と第１引き出し電極９ａとの間に位置する。第２部分２１ｂは、第３面ｃ１３に沿って第１部分２１ａと連続している。第５部分２１ｅは、第１部分２１ａと連続し、第１面ｃ１１と交差する方向に沿った面Ｓ９ａａと接する。第６部分２１ｆは、第７面ｃ２７と第１引き出し電極９ａとの間に位置する。第７部分２１ｇは、第９面ｃ２９に沿って第６部分２１ｆと連続している。第８部分２１ｈは、第６部分２１ｇと連続し、第７面ｃ２７と交差する方向に沿った面Ｓ９ａｃと接する。
第４実施形態において、第１素子絶縁部２１は、第１、第２半導体チップＣ１及びＣ２を、例えば、第１〜第３引き出し電極９ａ〜９ｃの、例えば、電気的接続箇所を除いて被覆する。第１素子絶縁部２１は、第１〜第３引き出し電極９ａ〜９ｃを互いに電気的に絶縁する。半導体素子１１４は、複数の半導体チップを含んだ半導体パッケージである。
半導体素子１１４のＸＹ平面の面積を“Ｓ１”とする。第１半導体チップＣ１を含む第１半導体素子１１、及び、第２半導体チップＣ２を含む第２半導体素子１２のＸＹ平面の合計面積を“Ｓ２”とする。面積“Ｓ１”は、面積“Ｓ２”よりも小さくすることが可能である。例えば、第１半導体素子１１と第２半導体素子１２との間の間隔が必要ないためである。したがって、半導体素子１１４を含む第４実施形態は、パワー半導体モジュールの小型化に有利である。
なお、第１、第２半導体チップＣ１及びＣ２は、それぞれ、異なったパワー半導体素子を含んでいてもよい。例えば、第１半導体チップＣ１をＩＧＢＴとし、第２半導体チップＣ２をダイオードとすることも可能である。さらに、半導体素子１１４が含む半導体チップの数についても“２”に限られることはない。半導体素子１１４は、“２以上”の半導体チップを含むことも可能である。
また、例えば、第１、第２半導体チップＣ１及びＣ２が、それぞれ、同じパワー半導体素子であった場合には、半導体素子１１４を、以下のように取り扱うこともできる。
第１、第２半導体チップＣ１及びＣ２が、第１素子絶縁部２１によって被覆された後、例えば、耐圧テストを含むテストを行う。このテストによって、半導体素子１１４が、要求を満たさない、と判断されたとする。この場合、第１、第２半導体チップＣ１及びＣ２の双方が、要求を満たさないケースと、第１、第２半導体チップＣ１及びＣ２のいずれか１つが、要求を満たすケースと、がある。
後者の場合、第１、第２半導体チップＣ１及びＣ２のいずれか１つのみを用いることができれば、半導体素子１１４は、救済できる。例えば、第１、第２半導体チップＣ１及びＣ２のどちらに“支障”があるのかが分かれば、半導体素子１１４を、救済できる。支障がある半導体チップは、半導体素子１１４から電気的に分離する。テスト後、例えば、第１〜第３引き出し電極９ａ〜９ｃは、それぞれ、２つに分けられる。第１引き出し電極９ａの１つは、第１チップ電極１１ａに電気的に接続させ、もう１つは、第４チップ電極１２ｄに電気的に接続させる。第２引き出し電極９ｂの１つは、第２チップ電極１１ｂに電気的に接続させ、もう１つは、第５チップ電極１２ｅに電気的に接続させる。第３引き出し電極９ｃの１つは、第３チップ電極１１ｃに電気的に接続させ、もう１つは、第６チップ電極１２ｆに電気的に接続させる。
このように、例えば、第１〜第３引き出し電極９ａ〜９ｃを、それぞれ、第１、第２半導体チップＣ１及びＣ２ごとに分け、第１、第２半導体チップＣ１及びＣ２のうち、要求を満たす半導体チップのみを使用する。ただし、例えば、耐圧は、第１、第２半導体チップＣ１及びＣ２の双方が、要求を満たす場合に比較して低下する。しかし、半導体素子１１４は、耐圧が低くてもよい半導体装置であれば、再利用できる。第４実施形態によれば、半導体素子１１４を救済することも可能である。
（第５実施形態）
図１３は、第５実施形態に係る半導体装置を例示する模式平面図である。
図１３に示すように、第５実施形態に係る半導体装置１００ｅの配線基板７は、第１〜第３基板電極７１ａ〜７１ｃを有する。第５実施形態において、第１基板電極７１ａは、第１、第６配線部材６１ａ及び６１ｆを介して、それぞれ、第１、第４チップ電極１１ａ及び１２ｄと電気的に接続されている。第２基板電極７１ｂは、第１、第３接合部材７５ａ及び７５ｃを介して（図１３には図示せず）、それぞれ、第２、第５チップ電極１１ｂ及び１２ｅ（図１３には図示せず）と電気的に接続されている。第３基板電極７１ｃは、第２、第７配線部材６１ｂ及び６１ｇを介して、それぞれ、第３、第６チップ電極１１ｃ及び１２ｆと電気的に接続されている。
第５実施形態は、第１、第４基板電極７１ａ及び７１ｄを１つの基板電極にまとめた例である。さらに、第５実施形態は、第２、第５基板電極７１ｂ及び７１ｅを１つの基板電極にまとめた例である。さらに、第５実施形態は、第３、第６基板電極７１ｃ及び７１ｆを１つの基板電極にまとめた例である。
第５実施形態のように、第１基板電極７１ａと第４基板電極７１ｄとは、１つの基板電極であってもよい。第２基板電極７１ｂと第５基板電極７１ｅとは、１つの基板電極であってもよい。第３基板電極７１ｃと第６基板電極７１ｆとは、１つの基板電極であってもよい。
（第６実施形態）
図１４は、第６実施形態に係る半導体装置を例示する模式平面図である。
図１４に示すように、第６実施形態に係る半導体装置１００ｆは、第５実施形態の半導体装置１００ｅの第１、第２半導体素子１１及び１２を、第４実施形態で説明した半導体素子１１４とした例である。
第１、第２半導体素子１１及び１２を、半導体素子１１４とすることにより、第１、第２半導体チップＣ１、Ｃ２を含む半導体装置１００ｆは、半導体装置１００ｅに比較して、例えば、ＸＹ平面の面積を縮小することができる。
さらに、第１チップ電極（エミッタ）と、第１基板電極とを電気的に接続する配線部材は、例えば、第１配線部材６１ａの１本に減らせるので、組み立て工程における歩留りの向上、及び、配線部材の削減を図ることが可能となる。したがって、第６実施形態によれば、第５実施形態に比較して、コストの低減を図ることができる。
（第７実施形態）
図１５は、第７実施形態に係る半導体装置を例示する模式平面図である。
図１５に示すように、第７実施形態に係る半導体装置１００ｇは、例えば、第５実施形態に比較して、第３、第４半導体素子１３及び１４を、さらに備えている。
第７実施形態では、第１基板電極７１ａ（５１ａ）を、第１〜第４半導体素子１１〜１４で共通とし、第３基板電極７１ｃ（５１ｃ）を、第１〜第４半導体素子１１〜１４で共通とする。第２基板電極７１ｂ（５１ｂ）は、第１、第２半導体素子１１及び１２で共通とし、第５基板電極７１ｅ（５１ｅ）は、第３、第４半導体素子１３及び１５で共通とする。第１基板電極７１ａ（５１ａ）は、第２基板電極７１ｂと第５基板電極７１ｅとの間に配置される。
第１基板電極７１ａ（５１ａ）には、第１配線部材６１ａ、第６配線部材６１ｆ、第１１配線部材６１ｋ及び第１３配線部材６１ｍが電気的に接続されている。第１１配線部材６１ｋは、第７チップ電極１３ｇと第１基板電極７１ａ（５１ａ）とを電気的に接続する。第７チップ電極１３ｇは、第３半導体チップＣ３のエミッタ電極である。第１３配線部材６１ｍは、第１０チップ電極１４ｊと第１基板電極７１ａ（５１ａ）とを電気的に接続する。第１０チップ電極１４ｊは、第４半導体チップＣ４のエミッタ電極である。第３基板電極７１ｃ（５１ｃ）には、第２配線部材６１ｂ、第１２配線部材６１ｌ及び第１４配線部材６１ｎが電気的に接続されている。第１２配線部材６１ｌは、第９チップ電極１３ｉと第３基板電極７１ｃ（５１ｃ）とを電気的に接続する。第９チップ電極１３ｉは、第３半導体チップＣ３のゲート電極である。第１４配線部材６１ｎは、第１２チップ電極１４ｌと第３基板電極７１ｃ（５１ｃ）とを電気的に接続する。第１２チップ電極１４ｌは、第４半導体チップＣ４のゲート電極である。
図１６は、第７実施形態による利点を示す模式図である。
図１６には、第１〜第８半導体素子１１〜１８が示されている。第１〜第３基板電極７１ａ（５１ａ）〜７１ｃ（５１ｃ）のそれぞれを、第１〜第８半導体素子１１〜１８で共通とした場合、例えば、第１〜第８半導体素子１１〜１８は、１行（Ｒｏｗ）８列（Ｃｏｌｕｍｎ）で配置され、１つの方向に長い、例えば、Ｘ軸方向に長い半導体装置となる。
これに対し、第７実施形態では、第１〜第８半導体素子１１〜１８を、例えば、４行２列で配置することができる。このため、例えば、Ｘ軸方向の長さの増大を抑制することができる。図１６に示す例では、第１、第２、第５及び第６半導体素子１１、１２、１５及び１６を含む第１列と、第３、第４、第７及び第８半導体素子１３、１４、１７及び１８を含む第２例が示されている。
第７実施形態によれば、例えば、１つの方向に長い半導体装置となることを抑制でき、例えば、複数のパワー半導体素子を含むパワー半導体モジュールにおいて、そのサイズの自由度を、向上させることができる。
（第８実施形態）
図１７は、第８実施形態に係る半導体装置を例示する模式平面図である。
図１７に示すように、第８実施形態に係る半導体装置１００ｈは、第７実施形態の半導体装置１００ｇは、第９、第１０半導体素子１１４ａ及び１１４ｂを含む。第９半導体素子１１４ａは、例えば、第４実施形態のように、第１、第２半導体チップＣ１及びＣ２を含む。第１０半導体素子１１４ｂも、例えば、第４実施形態のように、第３、第４半導体チップＣ３及びＣ４を含む。
第８実施形態のように、例えば、第７実施形態は、第４実施形態と組み合わせて実施することが可能である。
以上、実施形態によれば、歩留りを向上させることが可能な半導体装置及び半導体素子を提供できる。
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、実施形態の半導体装置が含む第１半導体素子、第１素子絶縁部、絶縁封止部、第１端子電極、第１配線部材、配線基板及びケース部材等の各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。特に、第１素子絶縁部及び絶縁封止部の材料等は、適宜変更することが可能である。
各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例、及び、修正例に想到し得るものであり、それら変更例、及び、修正例についても本発明の範囲に属するものと了解される。
本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…第１半導体素子、１１ａ…第１チップ電極（エミッタ）、１１ｂ…第２チップ電極（コレクタ）、１１ｃ…第３チップ電極（ゲート）、１２…第２半導体素子、１２ｄ…第４チップ電極（エミッタ）、１２ｅ…第５チップ電極（コレクタ）、１２ｆ…第６チップ電極（ゲート）、１３…第３半導体素子、１３ｇ…第７チップ電極（エミッタ）、１３ｉ…第９チップ電極（ゲート）、１４…第４半導体素子、１４ｊ…第１０チップ電極（エミッタ）、１４ｌ…第１２チップ電極（ゲート）、１５〜１８…第５〜第８半導体素子、１１２…半導体素子（第２実施形態）、１１３…半導体素子（第３実施形態）、１１４…半導体素子（第４実施形態）、１１ｒ…参考例の半導体素子、２１…第１素子絶縁部、２１ａ…第１部分、２１ｂ…第２部分、２１ｅ…第５部分、２１ｆ…第６部分、２１ｇ…第７部分、２１ｈ…第８部分、３１…第１チップ絶縁部、３１ａ…第１絶縁領域、３１ｂ…第２絶縁領域、４１…絶縁封止部材、４１ｃ…第３部分、４１ｄ…第４部分、５１ａ…第１端子電極、５１ｂ…第２端子電極、５１ｃ…第３端子電極、５１ｄ…第４端子電極、５１ｅ…第５端子電極、５１ｆ…第６端子電極、６１ａ…第１配線部材、６１ｂ…第２配線部材、６１ｃ…第３配線部材、６１ｄ…第４配線部材、６１ｅ…第５配線部材、６１ｆ…第６配線部材、６１ｇ…第７配線部材、６１ｈ…第８配線部材、６１ｉ…第９配線部材、６１ｊ…第１０配線部材、６１ｋ…第１１配線部材、６１ｌ…第１２配線部材、６１ｍ…第１３配線部材、６１ｎ…第１４配線部材、７…配線基板、７０…絶縁基板部、７０ａ…主面、７０ｂ…裏面、７１ａ…第１基板電極、７１ｂ…第２基板電極、７１ｃ…第３基板電極、７１ｄ…第４基板電極、７１ｅ…第５基板電極、７１ｆ…第６基板電極、７２…裏面金属部、７５ａ…第１接合部材、７５ｂ…第２接合部材、７５ｃ…第３接合部材、７５ｄ…第４接合部材、７５ｅ…第５接合部材、７５ｆ…第６接合部材、７５ｇ…第７接合部材、７５ｈ…第８接合部材、７５ｉ…第９接合部材、８…ケース部材、８０…基体部、８１…絶縁部、９ａ…第１引き出し電極、９ａｎｏ…非オーバーラップ領域、９１ａ…第１テスト電極部、９２ａ…第１露出部、９ｂ…第２引き出し電極、９ｂｎｏ…非オーバーラップ領域、９１ｂ…第２テスト電極部、９ｃ…第３引き出し電極、９ｃｎｏ…非オーバーラップ領域、９１ｃ…第３テスト電極部、９２ｃ…第３露出部、１００ａ…第１実施形態に係る半導体装置、１００ｅ…第５実施形態に係る半導体装置、１００ｆ…第６実施形態に係る半導体装置、１００ｇ…第７実施形態に係る半導体装置、１００ｈ…第８実施形態に係る半導体装置、１００ｒ…参考例に係る半導体装置、Ｃ１…第１半導体チップ、ｃ１１…第１面、ｃ１２…第２面、ｃ１３…第３面、ｃ１４…第４面、ｃ１５…第５面、ｃ１６…第６面、Ｃ２…第２半導体チップ、ｃ２７…第７面、ｃ２８…第８面、ｃ２９…第９面、ｃ２１０…第１０面、ｃ２１１…第１１面、ｃ２１２…第１２面、Ｃ３…第３半導体チップ、Ｃ４…第４半導体チップ、ＯＴ１〜ＯＴ６…第１〜第６外部端子、Ｓ９ａ、Ｓ９ｃ、Ｓ９ａａ、Ｓ９ａｃ…面、Ｓ９２ａ…第１露出面、Ｓ９２ｃ…第３露出面、ＴＰ１〜ＴＰ３…電圧印加プローブ

Claims (7)

  1. 第１半導体チップと、前記第１半導体チップと電気的に接続された第１チップ電極と、を含む第１半導体素子であって、
    前記第１半導体チップは第１方向と交差する第１面と、前記第１方向と交差し前記第１面と離れた第２面と、前記第１面と前記第２面との間に位置した第３面と、を有し、前記第１面に前記第１チップ電極が配置された第１半導体素子と、
    第１部分と、前記第１部分と連続した第２部分と、前記第１部分と連続した第５部分と、を有する第１素子絶縁部と、
    第３部分と、前記第３部分と連続した第４部分と、を有する絶縁封止部材であって、
    前記第１部分は、前記第１面と前記第３部分との間に位置し、前記第２部分は、前記第３面と前記第４部分との間に位置した、絶縁封止部材と、
    前記第１チップ電極と電気的に接続された第１引き出し電極と、
    を備え、
    前記第１チップ電極は、前記第１半導体チップと前記第１引き出し電極との間に位置し、
    前記第５部分は、前記第１引き出し電極の前記第１面と交差する方向に沿った面と接した、半導体装置。
  2. 絶縁基板部と、第１基板電極と、第２基板電極と、を含む配線基板と、
    基体部と、第１外部端子を有する絶縁部と、を含むケース部材と、
    をさらに備え、
    前記第１半導体チップは、前記第１半導体チップと電気的に接続された第２チップ電極を、さらに含み、
    前記第２チップ電極は、前記第２面に配置され、
    前記第１基板電極は、前記第１チップ電極及び前記第１外部端子のそれぞれと電気的に接続され、前記絶縁封止部材と前記絶縁基板部との間に位置し、
    前記第２基板電極は、前記第２チップ電極と電気的に接続され、前記第２チップ電極と前記絶縁基板部との間に位置した、請求項１記載の半導体装置。
  3. 前記第２チップ電極と電気的に接続された第２引き出し電極と、
    をさらに備え、
    前記第２チップ電極は、前記第１半導体チップと前記第２引き出し電極との間に位置した、請求項２記載の半導体装置。
  4. 前記第１引き出し電極の前記第１方向の厚さは、前記第１チップ電極の前記第１方向の厚さよりも厚く、
    前記第２引き出し電極の前記第１方向の厚さは、前記第２チップ電極の前記第１方向の厚さよりも厚い、請求項３記載の半導体装置。
  5. 前記第１引き出し電極の前記第１方向に交差する第２方向の長さは、前記第１チップ電極の前記第２方向の長さよりも長く、
    前記第２引き出し電極の前記第２方向の長さは、前記第２チップ電極の前記第２方向の長さよりも長い、請求項３又は４に記載の半導体装置。
  6. 第２半導体チップと、前記第２半導体チップと電気的に接続された第４チップ電極及び第５チップ電極と、を含む第２半導体素子であって、
    前記第２半導体チップは前記第１方向と交差する第７面と、前記第１方向と交差し前記第７面と離れた第８面と、前記第７面及び前記第８面との間に位置した第９面と、を有し、前記第７面に前記第４チップ電極が配置され、前記第８面に前記第５チップ電極が配置された第２半導体素子、
    を、さらに備え、
    前記第１引き出し電極は、前記第４チップ電極と電気的に接続され、
    前記第２引き出し電極は、前記第５チップ電極と電気的に接続され、
    前記第４チップ電極は、前記第２半導体チップと前記第１引き出し電極との間に位置し、
    前記第５チップ電極は、前記第２半導体チップと前記第２引き出し電極との間に位置し、
    前記第１素子絶縁部は、
    前記第７面と前記第１引き出し電極との間に位置した第６部分と、
    前記第９面に沿って前記第６部分と連続した第７部分と、
    前記第６部分と連続し、前記第１引き出し電極の前記第７面と交差する方向に沿った面と接した第８部分と、
    を、さらに有する、請求項３〜５のいずれか１つに記載の半導体装置。
  7. 第１方向と交差する第１面と、前記第１方向と交差し前記第１面と離れた第２面と、前記第１面と前記第２面との間に位置した第３面と、を有する第１半導体チップと、
    前記第１方向と交差する第７面と、前記第１方向と交差し前記第７面と離れた第８面と、前記第７面と前記第８面との間に位置した第９面と、を有する第２半導体チップと、
    前記第１面と交差する方向に沿った面と、前記第７面と交差する方向に沿った面と、を含む第１引き出し電極と、
    第２引き出し電極と、
    前記第１面に配置され、前記第１面と前記第１引き出し電極との間に位置し、前記第１半導体チップ及び前記第１引き出し電極と電気的に接続された第１チップ電極と、
    前記第７面に配置され、前記第７面と前記第１引き出し電極との間に位置し、前記第２半導体チップ及び前記第１引き出し電極と電気的に接続された第４チップ電極と、
    前記第２面に配置され、前記第２面と前記第２引き出し電極との間に位置し、前記第１半導体チップ及び前記第２引き出し電極と電気的に接続された第２チップ電極と、
    前記第８面に配置され、前記第８面と前記第２引き出し電極との間に位置し、前記第２半導体チップ及び前記第２引き出し電極と電気的に接続された第５チップ電極と、
    第１部分、第２部分、第５部分、第６部分、第７部分及び第８部分を有する第１素子絶縁部であって、
    前記第１部分は、前記第１面と前記第１引き出し電極との間に位置し、
    前記第２部分は、前記第３面に沿って前記第１部分と連続し、
    前記第５部分は、前記第１部分と連続し、前記第１引き出し電極の前記第１面と交差する方向に沿った面と接し、
    前記第６部分は、前記第７面と前記第１引き出し電極との間に位置し、
    前記第７部分は、前記第９面に沿って前記第６部分と連続し、
    前記第８部分は、前記第６部分と連続し、前記第１引き出し電極の前記第７面と交差する方向に沿った面と接した、第１素子絶縁部と、
    を備えた、半導体素子。
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