JP2017092389A - 半導体装置 - Google Patents

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Abstract

【課題】熱放散性と温度変化に対する耐久性とに優れた半導体装置を実現できる。【解決手段】半導体素子(14)と、ダイパッド部(22)と、半導体素子(14)をダイパッド部(22)に接合する焼結銀ペースト材(12)と、半導体素子(14)をダイパッド部(22)に接合する樹脂(18)と、を備える。樹脂(18)は、半導体素子(14)の輪郭に沿った輪郭領域の少なくとも一部に形成されている。【選択図】図1

Description

本発明は、熱伝導に優れた焼結銀で半導体素子が内部に搭載された半導体装置に関する。
近年、バンドギャップが大きく、ヘテロ接合による高い電子濃度を実現し得るGaN(窒素ガリウム)系パワー素子を備えた半導体装置が注目されている。
このようなGaN系パワー素子を備えた半導体装置の構造については、特許文献1に記載されており、具体的には、GaN系の高電子移動度トランジスタ(GaN−HEMT:GaN−High Electron Mobility Transistor)と、金属酸化膜半導体型電界効果トランジスタ(MOS−FET:Metal Oxide Semiconductor−Field Effect Transistor)とが、何れもハンダペーストによって同一ダイステージ(以下、ダイパッド部と称する)上に接合され、互いにカスコード接続された半導体装置について記載されている。
特開2013−153027号公報(2013年8月8日公開)
しかしながら、上記特許文献1に開示された構成においては、ハンダ同士のドッキングの問題やハンダの再溶融の問題がある。
そこで、近年ハンダと同等もしくはそれ以上に熱伝導性に優れた焼結銀ペースト材が実用的に成りつつある。例えば高融点ハンダの一種であるPb(鉛)−Ag(銀)−Cu(銅)系の高融点ハンダは熱伝導率が約40W/m・Kであることに対し、ナノ銀を含有した焼結銀ペースト材の一種は、焼結後の熱伝導率は50〜150W/m・Kである。したがって、パワー用素子の半導体装置としては、焼結銀ペースト材が優れた構成材料であると言える。また焼結銀ペースト材は、従来のエポキシ樹脂を多く含有し広くダイアタッチ材として使用されている銀ペーストと同様に、シリンジに詰めた状態で供給される。このように供給されるため、焼結銀ペースト材は、常温状態にてディスペンサ装置でノズルからダイパッド部に塗布される。そして、半導体素子をその上から載せられることにより、焼結銀ペースト材は拡げられる。更に高温オーブン内で焼結銀ペースト材が焼結させられることで、いわゆるダイボンドが完成する。また、焼結銀ペースト材はハンダとは異なり、ダイパッド部のメッキ領域を濡れ拡がらないので、ダイパッド部にメッキ領域部と非メッキ領域との境界を設けるなどの拡がり防止の工夫は必要ない。このため特許文献1に記載の構成のように、異なる半導体素子であるMOS−FETとGaN−HEMTとの間が0.6mm程度の狭さであっても、各半導体素子(50,60)の輪郭の近傍で焼結銀ペースト材を止めることが可能であり、更に仮に異なる半導体素子(GaN−HEMT50とMOS−FET60)の下から焼結銀ペースト材が流れ出して混ざり合っても、オーブンで焼結する過程でほとんど流動せず、またハンダのように再溶融の懸念はないので空気を巻き込み、ボイド(空間、空胞)を形成することも少ない。
以上、焼結銀ペースト材がハンダに比べ優れる点を挙げたが、焼結銀ペースト材がハンダと比べて劣る実験結果がある。図12を用いて説明する。
ある程度大きな半導体素子を焼結銀ペースト材でダイボンドすると、焼結銀ペースト材の周辺領域からクラック(亀裂)が入ることが確認された。図12は、クラックの入り方を説明するための図である。
具体的には、サイズ4.7×5.8mmの半導体素子(GaN−HEMT50)を、TO−247の半導体装置(一般にTO−247(TO−3P)と呼ばれる規格化された半導体装置)に収めた状態で、半導体素子を長辺方向に沿って横切るように断面を観察すると(図12の(b)参照)、半導体素子の角部から(図12の(c)参照)、焼結銀ペースト材12(この時点ではペースト状態ではなく焼結状態であり、以下完成品ではペースト状態でないが便宜上材料を表すために、焼結状態であっても、焼結銀ペースト材と記載する)と半導体素子(50)の下面の薄膜銀52との接合界面からクラック70(クラック領域72はクラック70が存在する領域を示す)が入り始めていた。
更に、温度変化が繰り返されることにより(例えば、温度サイクル試験/−55℃から150℃、150℃から−55℃の1000サイクル繰返し温度変化の加速試験)、本クラック70は半導体素子(50)の中心に向かって進行することが確認された。焼結銀ペースト材12は、その成分である銀のナノ粒子が200℃程度の温度で十分溶融し焼結することで、半導体素子の下面の最表面に形成された薄膜銀52(金などのその他の貴金属でもよい)およびダイパッド部22の最表面に形成された銀メッキ領域24の銀メッキと同化する。クラック70は概ね半導体素子(50)と焼結銀ペースト材12との接合界面付近から発生する。クラック70が半導体素子(50)の外側から中央に向けて進行すると同時に、焼結銀ペースト材12内部にもクラック70が発生し進行している部分がある。本クラック70は広がれば広がるほど、半導体素子(50)で発生した熱をダイパッド部22へ伝導させる面積が縮小し、半導体素子(50)の温度がよりいっそう上昇し、半導体素子(50)が特性異常を来すだけではなく、半導体素子(50)自体が破壊しやすくなる。いずれにせよ、上述のようにクラック70が発生し進行する現象は、半導体素子(50)の熱膨張係数が約3×10−6/℃であるのに対し、リードフレーム(ダイパッド部22)を構成する銅合金の熱膨張係数が17×10−6/℃であるという熱膨張係数の差から生じる温度変化による剪断応力が、半導体素子(50)とリードフレーム(ダイパッド部22)に挟まれた焼結銀ペースト材12において、半導体素子(50)の周辺領域に累積して生じたものである。
本発明の目的は、熱放散性および温度変化に対する耐久性に優れた半導体装置を提供することにある。
上記の課題を解決するために、本発明の一態様に係る半導体装置は、半導体素子と、支持体と、前記半導体素子を前記支持体に接合する焼結銀と、前記半導体素子を前記支持体に接合する樹脂と、を備え、前記樹脂は、前記半導体素子の輪郭に沿った輪郭領域の少なくとも一部に形成されていることを特徴とする。
本発明の一態様によれば、熱放散性と温度変化に対する耐久性とに優れた半導体装置を実現できる。
本発明の実施形態1に係る半導体装置の内部構成を示す概略図である。図1の(a)は、半導体装置に設けられた半導体素子に対する焼結銀ペースト材および樹脂の配置を示す平面図であり、図1の(b)は半導体素子およびその周辺の断面図であり、図1の(c)は図1の(b)の破線の長方形部で示された部分の拡大図である。 本発明の実施形態1に係る周辺領域と輪郭領域とを説明するための平面図である。 図1に示されている焼結銀ペースト材が塗布される領域を概略的に説明するための平面図である。図3の(a)は、半導体素子を被せる前の平面図であり、図3の(b)は、半導体素子を被せた後の平面図である。 本発明の実施形態2に係る、半導体装置の内部構成を示す概略図である。図4の(a)は、半導体装置に設けられた半導体素子に対する焼結銀ペースト材の配置を示す平面図であり、図4の(b)は半導体素子およびその周辺の断面図であり、図4の(c)は図4の(b)の破線の長方形部で示された部分の拡大図である。 本発明の実施形態3に係る焼結銀ペースト材が塗布される領域を概略的に説明するための平面図である。図5の(a)は、半導体素子を被せる前の平面図であり、図5の(b)は、半導体素子を被せた後の平面図である。 本発明の実施形態4に係る焼結銀ペースト材が塗布される領域を概略的に説明するための平面図である。図6の(a)は、半導体素子を被せる前の平面図であり、図6の(b)は、半導体素子を被せた後の平面図である。 本発明の実施形態5に係る、半導体装置の部分的な概略構成を示す図である。図7の(a)は、半導体装置に設けられた半導体素子に対する焼結銀ペースト材および樹脂の配置を示す平面図であり、図7の(b)は半導体素子およびその周辺の断面図である。 本発明の実施形態6に係る、半導体装置の部分的な概略構成を示す図である。図8の(a)は、半導体装置に設けられた半導体素子に対する焼結銀ペースト材および樹脂の配置を示す平面図であり、図8の(b)は半導体素子およびその周辺の断面図である。 外観を示す、従来の半導体装置の概略図である。図9の(a)が上面図であり、図9の(b)が側面図であり、図9の(c)が下面図である。 封止部を透視した、図9に示した従来の半導体装置の領域の概略図である。図10の(a)が上面図であり、図10の(b)が側面図である。 ハンダの代わりに焼結用銀ペースト材を用いた、図9に示した従来の半導体装置の領域の概略図である。図11の(a)が上面図であり、図11の(b)が側面図である。 クラックの入り方を説明するための図である。
以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などはあくまで一実施形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。
本発明の実施の形態の前提として、従来の半導体装置100について図9〜図11に基づいて説明すれば以下のとおりである。
図9は、外観を示す、従来の半導体装置100の概略図である。図9の(a)が上面図であり、図9の(b)が側面図であり、図9の(c)が下面図である。半導体装置100は、一般にTO−247(TO−3P)と呼ばれる規格化された半導体装置であり、パワー系素子にもよく用いられている。
半導体装置100の外形は、半導体素子を保護する封止部20と、半導体素子上の端子と接続されたアウターリード部26と、放熱用にねじ止めを行うための丸孔28によって形作られている。アウターリード部26は図9の(a)の左側から、ゲート用リード端子26Gとソース用リード端子26Sとドレイン用リード端子26Dとの3本の端子から成り、外部に接続される。また、ダイパッド部22もアウターリード部26も、同一部材、具体的にはリードフレーム30の一部である。ダイパッド部22は、内部に半導体素子は搭載される部位であり、その一部は外部に露出している。
図10は、封止部20を透視した、図9に示した従来の半導体装置100の領域110の概略図である。図10の(a)が上面図であり、図10の(b)が側面図である。図10に示すように、半導体装置100においては、ダイボンダを用いて、MOS−FET60がハンダ40によりリードフレーム30のダイパッド部22(支持体)上の銀メッキ領域24にダイボンド(接合,固定)されており、その隣に、GaN−HEMT50がハンダ40により銀メッキ領域24にダイボンドされている。
ハンダ40は、Pb(鉛)−Ag(銀)−Cu(銅)系の高融点ハンダである。また、MOS−FET60とGaN−HEMT50とが比較的近い距離に接合されている(図10では0.6mmの距離を想定)。
図10に図示されたリードフレーム30のインナーリード部36とMOS−FET60とGaN−HEMT50とは、アルミ線32および金線34により、ワイヤーボンダを用いて、ワイヤボンド(接続)されている。アルミ線32は、大きな電流の流れる部分を接続しており、300μm径であり、ドレイン用リード端子26Dと一体であるインナーリード部36をGaN−HEMT50のドレインパッド(D)に接続し、GaN−HEMT50のソースパッド(S)をMOS−FET60のドレインパッド(D)に接続している。金線34は信号伝達のみで小さな電流しか流れない部分を接続しており、30μm径であり、GaN−HEMT50のゲートパッド(G)をMOS−FET60のソースパッド(S)に接続し、MOS−FET60のゲートパッド(G)をゲート用リード端子26Gと一体であるインナーリード部36接続している。
ソース用リード端子26Sはダイパッド部22と一体である。また、MOS−FET60のソースパッド(S)とMOS−FET60の下面とは、MOS−FET60の内部で同電位となるように、接続されている。このため、ダイパッド部22およびハンダ40を通じて、ソース用リード端子Sは、MOS−FET60のソースパッド(S)に接続しており、電位が等しい。
上述のような従来の半導体装置100には、ハンダ同士のドッキングの問題やハンダの再溶融の問題がある。
例えば、狭いダイパッド部22に、MOS−FET60およびGaN−HEMT50が、ハンダ40により同時に接合される場合、MOS−FET60とGaN−HEMT50とは比較的近い距離に接合されるので、ハンダ40同士がドッキングすることがある。このドッキングにより、MOS−FET60とGaN−HEMT50との移動、すなわち位置ずれが発生しやすい。そして、位置ずれは、アルミ線32や金線34などによる電気的な接続の信頼性を損なう。
また、位置ずれは、装置の位置認識機構によるアルミ線32や金線34などの電気的な接続を困難にするばかりでなく、接続後の状態により信頼性を損なうことがある。
あるいは、例えば、MOS−FET60およびGaN−HEMT50が、ハンダ40により別々に接合される場合、先に接合したハンダ40が、後に接合するハンダ40を接合するときの熱で、再溶融することがある。再溶融した先に接合したハンダ40は、ダイパッド部22上に広がっているハンダ40を吸い上げると同時に、空気を巻き込み、ボイド(空間、空胞)を形成しやすい。この空胞は、ハンダ40の接合の信頼性を低下させるだけではなく、熱経路を遮断するように働くので、熱抵抗の上昇、許容損失の低下となり、素子性能を下げることに繋がってしまう。
このようなハンダ40に対して、焼結用銀ペースト材(焼結銀)12を用いた場合について図11に基づいて説明すれば以下のとおりである。
図11は、ハンダ40の代わりに焼結用銀ペースト材12を用いた、図9に示した従来の半導体装置100の領域110の概略図である。図11の(a)が上面図であり、図11の(b)が側面図である。
焼結銀ペースト材12はハンダ40とは異なり、ダイパッド部22のメッキ領域(銀メッキ領域24)を濡れ拡がらないので、ダイパッド部22にメッキ領域部と非メッキ領域との境界を設けるなどの拡がり防止の工夫は必要ない。このため特許文献1に記載の構成のように、異なる半導体素子であるMOS−FETとGaN−HEMTとの間が0.6mm程度の狭さであっても、各半導体素子(50,60)の輪郭の近傍で焼結銀ペースト材を止めることが可能であり、更に仮に異なる半導体素子(GaN−HEMT50とMOS−FET60)の下から焼結銀ペースト材が流れ出して混ざり合っても、オーブンで焼結する過程でほとんど流動せず、またハンダのように再溶融の懸念はないので空気を巻き込み、ボイドを形成することも少ない。
しかしながら、図12を参照して説明したように、焼結銀ペースト材12(半導体装置1が完成した段階ではペースト状態ではなく焼結状態であるが、便宜上材料を表すためにペースト状態か焼結状態かにかかわらず、以降、焼結銀ペースト材と記載する)にクラックが入りやすい。
本発明の実施の形態を図1〜図8に基づいて説明すれば以下のとおりである。
〔実施形態1〕
以下、本発明の実施形態1について、図1から図3に基づき詳細に説明する。
図1は、本発明の実施形態1に係る半導体装置1の内部構成を示す概略図である。図1の(a)は、半導体装置1に設けられた半導体素子14に対する焼結銀ペースト材12および樹脂18の配置を示す平面図であり、図1の(b)は半導体素子14およびその周辺の断面図であり、図1の(c)は図1の(b)の破線の長方形部で示された部分の拡大図である。なお便宜的に、図1の(a)において、半導体素子14を透視して、焼結銀ペースト材14を示している。以下、半導体素子14から見てダイパッド部22側を下方として、ダイパッド部22から見て半導体素子14側を上方として、説明する。
図1に示されるように、半導体装置1は、銀メッキ領域24が設けられたダイパッド部22を有するリードフレーム30と、薄膜銀16が下面の最表面に設けられた半導体素子14(サイズ4.7×5.8mm)と、半導体素子14をダイパッド部22に接合する焼結銀ペースト材12と、半導体素子14の輪郭に沿った領域に形成された樹脂18と、半導体素子14を封止する封止部20と、を含む。
ダイパッド部22を有するリードフレーム30は、図9〜図12に示されているダイパッド部22を有するリードフレームと同等である。
詳しく言うと、リードフレーム30は、金属板から打ち抜かれたものであり、ダイパッド部22、インナーリード部36、アウターリード部26から成る。
ダイパッド部22の厚さは約2mmであり、ダイパッド部22の上面(所定面、半導体素子を接合する面)には、約5μmの厚さに銀メッキされた銀メッキ領域24が存在する。
インナーリード部36は、上面が約5μmの厚さに銀メッキされている3つの部分からなる。アウターリード部26は、半導体装置を外部の回路に電気的に接続するための端子であって、図9の(a)の左側のゲート用リード端子26G、中央のソース用リード端子26S、および右側のドレイン用リード端子26Dの3本の端子から成る。
ゲート用リード端子26Gは、インナーリード部36の左側の部分と一体かつ等電位であり、外部の回路にゲートの役割を担って接続される。ソース用リード端子26Sは、インナーリード部36の中央の部分およびダイパッド部22と一体かつ等電位であり、外部の回路にソースの役割を担って接続される。ドレイン用リード端子26Dは、インナーリード部36の右側の部分と一体かつ等電位であり、外部の回路にドレインの役割を担って接続される。
インナーリード部36および銀メッキ領域24の銀メッキは、リードフレーム30を打ち抜く前の金属板に、ストライプメッキと呼ばれる方法で形成された。なお、他のメッキ法、あるいはメッキ以外の方法を用いて、インナーリード部36およびダイパッド部22に銀の表層を形成してもよい。
なお、リードフレーム30は打ち抜きに限らず、化学的なエッチングにより形成されてもよい。化学的なエッチングによりリードフレームが形成される場合、銀メッキに影響しないように、化学的なエッチングの後に銀メッキされることが好ましい。また、リードフレーム30を形成する金属は、銅系合金および鉄系合金が好ましい。
なお、ダイパッド部22の厚さは上述に限らない。また、インナーリード部36およびダイパッド部22の銀メッキ領域24の銀メッキの厚さは上述に限らない。
薄膜銀16が下面に設けられた半導体素子14は、図10〜図11に示されている薄膜銀52が下面に設けられたGaN−HEMT50と同等であり、パワー素子である。
より詳しく言うと、半導体素子14は、シリコン(Si)基板上に窒化アルミニウム(AlN)層および窒化ガリウム(GaN)層等を形成し、適宜ドーピングすることにより形成され、上面にドレイン電極パッドとゲート電極用パッドとを備える。また、半導体素子14の下面の最表面に設けられた薄膜銀16はソース電極に接続されている。
なお、半導体素子14は、Si基板に限らず、サファイア、GaN又はシリコンカーバイド(SiC)からなる基板から形成されてもよい。
半導体素子14の下面の最表面に形成された薄膜銀16(図1参照)は、スパッタリングにより薄膜形成されている。より詳しく言うと、Si基板の上に形成されたチタン(Ti)あるいはチタンタングステン(TiW)の下地に、さらにプラチナ(Pt)あるいはニッケル(Ni)等の下地を重ねた上に、薄膜銀16は形成されている。
半導体素子14を封止する封止部20は、図9に示されている従来の半導体装置100の封止部20と同様に、半導体素子14を樹脂封止する。封止部20による樹脂封止は、周知技術であるので、詳細な説明を省略する。
したがって、以下に焼結銀ペースト材12と、樹脂18とについて詳細に説明する。
(周辺領域と輪郭領域)
まず、焼結銀ペースト材12と樹脂18との配置を説明するために、図2を参照して周辺領域144と輪郭領域223とについて説明する。
図2は、本発明の実施形態1に係る周辺領域144と輪郭領域223とを説明するための平面図である。
図12を参照して説明したように、半導体素子を全面的に焼結銀ペースト材でダイパッド部に接合すると、半導体素子の周辺領域からクラックが発生し進行しやすい。このため、半導体素子14には図2の(a)に示すように、剪断応力によるクラックが発生しやすい周辺領域144と、回路が集中し発熱しやすい中央領域142とが存在する。
また、半導体素子14が接合されるダイパッド部22には、半導体素子14を接合するための接合領域221が存在し、接合領域221には、半導体素子14の中央領域に対応する中央領域222と、半導体素子14の周辺領域144に対応する内側輪郭領域224とが存在する。
また、上から見た半導体素子14の輪郭(すなわち、接合領域221の輪郭)を基準にして、接合領域221の内側において半導体素子14の輪郭に沿う内側輪郭領域224と、接合領域221の外側において半導体素子14の輪郭に沿う外側輪郭領域226とからなる輪郭領域223が、ダイパッド部22には存在する。
(焼結銀ペースト材)
図1に示されるように、焼結銀ペースト材12は、半導体素子14の下側からはみ出ないように、半導体素子14の薄膜銀16とダイパッド部22の銀メッキ領域24との間に設けられている。すなわち、焼結銀ペースト材12は、半導体素子14の下側(ダイパッド部22側)の中央領域142に設けられている。また、焼結銀ペースト材12は、縁取られる様に、樹脂18に囲まれている。
図1に示されるような焼結銀ペースト材12の配置は、例えば、図3のような塗布により形成される。
図3は、図1に示されている焼結銀ペースト材12が塗布される領域を概略的に説明するための平面図である。図3の(a)は、半導体素子14を被せる前の平面図であり、図3の(b)は、半導体素子14を被せた後の平面図である。なお便宜的に、図3の(b)において、半導体素子14を透視して、焼結銀ペースト材12を図示している。
まず、図3の(a)に示すように、ダイパッド部22上の接合領域221の中央領域222に、焼結銀ペースト材12をマルチノズルの付いたディスペンサを用いて多数のドット状に塗布する。そして、図3の(b)に示すように、半導体素子14を上方から焼結銀ペースト材12に被せて、焼結銀ペースト材12をドット状から面状に拡げる。さらに、オーブンで熱処理(たとえば窒素雰囲気で200℃に加熱)を行うことにより、約20μmの厚みに焼結銀ペースト材12は焼結され、焼結した焼結銀ペースト材12はダイパッド部22に半導体素子14を接合する。焼結により焼結銀ペースト材12は、半導体素子14の下面の最表面に設けられた薄膜銀16と、ダイパッド部22の上面の最表面に設けられた銀メッキ領域24の銀メッキとに同化することによって、半導体素子14をダイパッド部22の上に接合することができる。
なお、半導体素子14を焼結銀ペースト材12に被せた後、半導体素子14をダイパッド部22に平行な方向において上下左右に揺さぶること(スクラビング)により、焼結銀ペースト材12をドット状から面状に拡げているが、周知技術であるので、説明を省略する。また、このように焼結銀12を拡げる場合、焼結銀12内部において、微細なボイド(空間、空胞)が生じ得るが、熱伝導および接合強度に影響するような大きさのボイドは生じない。
(樹脂)
図1に示されるように、樹脂18は、半導体素子14の外側にはみ出るように、半導体素子14の下側の周辺領域144に設けられ、焼結銀ペースト材12を縁どるように囲んでいる。また、樹脂18は、半導体素子14の薄膜銀16とダイパッド部22の銀メッキ領域24との間に充填されている。また、樹脂18は、半導体素子14の上面と下面とを繋ぐ側面の一部を覆っている。
従って、図2の(b)を参照して、ダイパッド部22の内側輪郭領域224と外側輪郭領域226の内周側部分とに、樹脂18は形成されている。また、外側輪郭領域226の内周側部分に形成されているため、樹脂18は半導体素子14の側面の下側部分を覆っている。
樹脂18は、焼結状態の焼結銀ペースト材12よりも弾性率の低い樹脂(例えば液状ポリイミド系ワニスあるいは液状シリコーン系ワニスあるいは液状ポリイミドアミド系ワニスを硬化させた樹脂)であり、絶縁体であり、熱硬化性高分子樹脂である。
図1に示されるような樹脂18は、例えば、以下に説明するような方法により形成される。
まず、焼結銀ペースト材12により半導体素子14をダイパッド部22の接合領域221に接合した後に、液状(ワニス状態)の樹脂18を半導体素子14の輪郭に沿って、半導体素子14の上方から、マルチノズルの付いたディスペンサを用いて、ダイパッド部22に塗布する。
次に、オーブンで熱処理を行うことにより、約20μmの厚みに樹脂18が熱硬化し、硬化した樹脂18は、ダイパッド部22に半導体素子14を柔軟に接合する。硬化した樹脂18は、焼結状態の焼結銀ペースト材12より弾性率が低い、すなわち柔軟であるので、半導体素子14およびダイパッド部22の熱変形に追従して変形しやすい。このため、樹脂18は、半導体素子14をダイパッド部22に柔軟に接合することができ、樹脂18にはクラックが入りにくい。このような柔軟な接合は、熱膨張係数の差と温度変化とにより生じる剪断応力を分散するため、焼結銀ペースト材12に加わる剪断応力は樹脂18により抑制される。なお、樹脂18の塗布および硬化において、微細なボイドが生じ得るが、熱伝導および接合強度に影響するような大きさのボイドは生じない。
(焼結銀ペースト材と樹脂とによる接合)
以上のように、焼結銀ペースト材12による接合と樹脂18による接合とが組み合わせられているため、半導体装置1は、熱放散性および温度変化に対する耐久性に優れている。
具体的には、熱伝導率の高い焼結銀ペースト材12が、半導体素子14が発熱した熱をダイパッド部22に効率的に伝達するため、半導体装置1は熱放散性に優れている。さらに、回路が集中し発熱しやすい中央領域142に、焼結銀ペースト材12が設けられているため、半導体装置1は熱放散性に一層優れている。
また、弾性率が低い樹脂18が、半導体素子14とダイパッド部22との熱膨張係数の差から生じる剪断応力の発生を抑制するため、焼結銀ペースト材12に加わる剪断応力が抑制される。したがって、樹脂18が、温度変化により生じる剪断応力により破断しやすいという焼結銀ペースト材12の短所を構造的に改良して、剪断応力による破断を防止するため、半導体装置1は温度変化に対する耐久性に優れている。さらに、樹脂18は、半導体素子14の側面の一部を覆うことにより、剪断応力の発生をより抑制するため、半導体装置1は温度変化に対する耐久性に一層優れている。
なお、図1においては、半導体素子14に接続されるアルミ線および金線等は省略されているが、樹脂18は絶縁体なので、省略されたアルミ線および金線等に接触してもよい。
〔実施形態2〕
本発明の実施形態2について、図4に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
図4は、本発明の実施形態2に係る、半導体装置2の内部構成を示す概略図である。図4の(a)は、半導体装置2に設けられた半導体素子14に対する焼結銀ペースト材12の配置を示す平面図であり、図4の(b)は半導体素子14およびその周辺の断面図であり、図4の(c)は図4の(b)の破線の長方形部で示された部分の拡大図である。なお便宜的に、図4の(a)において、半導体素子14を透視して、焼結銀ペースト材14を示している。
図4に示されるように、半導体装置2は、ダイパッド部22を有するリードフレーム30と、ダイパッド部22の表面に設けられている銀メッキ領域24と、薄膜銀16が下面に設けられている半導体素子14と、半導体素子14をダイパッド部22に接合する焼結銀ペースト材12と、半導体素子14を封止する封止部20と、を含む。
実施形態2に係る半導体装置2は、実施形態1に係る半導体装置1において樹脂18が充填されている領域(図1の(c)を参照して、半導体素子14と焼結銀ペースト材12とダイパッド部22との間の隙間)に、封止部20を形成する樹脂が充填されている点において、実施形態1に係る半導体装置1と異なるが、その他の構成において半導体装置2は半導体装置1と同等である。したがって、別の観点から見ると、実施形態2に係る半導体装置2において、樹脂18と封止部20とは一体に形成されており、樹脂18は封止部20を形成する樹脂の一部である。
したがって、以下に封止部20について説明する。
(封止部)
図4に示されるように、封止部20は、樹脂により形成され、リードフレーム30のダイパッド部22と、ダイパッド部に接合された半導体素子14と、を封止している。このため、封止部20は、薄膜銀16と焼結銀ペースト材12とが接合している領域を除く、半導体素子14の表面領域の全てを覆っている。
封止部20を形成する樹脂は、焼結状態の焼結銀ペースト材12よりも破壊強度の高い樹脂(例えば、エポキシ系樹脂)であり、例えば、引っ張る力、圧縮する力、曲げる力に対して強い。また、封止部20を形成する樹脂は、絶縁体であり、熱硬化性高分子樹脂である。
図4に示されるような封止部20は、例えば、以下に説明するような方法により形成される。
まず、上述の実施形態1と同様に、焼結銀ペースト材12により半導体素子14をダイパッド部22に接合する。その後、封止部20を形成する樹脂を射出成型し、封止部20を形成する。
封止部20の射出成形においては、半導体素子14が接合されているダイパッド部22を封止部20の金型に収め、封止部20の金型の空間部に溶融した封止部20を形成する樹脂を流し込む。また、溶融した封止部20を形成する樹脂は、図4に示すように、半導体素子14の薄膜銀16と、ダイパッド部22の銀メッキ領域24との間にも流し込まれる。このようにして、封止部20は充填され、半導体素子14とダイパッド部22とを封止するのと同時に、半導体素子14の周辺部をダイパッド部22に柔軟に接合する。
なお、封止部20の射出成形においては、封止部を形成する樹脂の特性を考慮して、ボイドの発生を低減するように成型条件を管理している。例えば、スパイラルフロー金型を用いて計測された流動性とゲルタイムとを考慮して、樹脂を注入する圧力と温度と時間とを管理している。このような成型条件の管理は周知技術であるので、説明を省略する。
封止部20を形成する樹脂は、焼結状態の焼結銀ペースト材12よりも破壊強度が高いため、半導体素子14の周辺領域144をダイパッド部22の内側輪郭領域224に強固に接合する。このような強固な接合は、焼結銀ペースト材12による半導体素子14の中央領域142とダイパッド部22の中央領域222との接合を補強するため、焼結銀ペースト材12に加わる剪断応力は封止部20により抑制される。
(焼結銀ペースト材と封止部とによる接合)
以上のように、焼結銀ペースト材12による接合と封止部20による接合とが組み合わせられているため、実施形態2の半導体装置2は、実施形態1の半導体装置1と同様に、熱放散性および温度変化に対する耐久性に優れている。
具体的には、熱伝導率の高い焼結銀ペースト材12が、半導体素子14が発熱した熱をダイパッド部22に効率的に伝達するため、半導体装置1は熱放散性に優れている。さらに、回路が集中し発熱しやすい中央領域142に、焼結銀ペースト材12が設けられているため、半導体装置1は熱放散性に一層優れている。
また、破壊強度が高い封止部20が、半導体素子14とダイパッド部22との熱膨張係数の差から生じる剪断応力の発生を抑制するため、焼結銀ペースト材12に加わる剪断応力が抑制される。したがって、封止部20が、温度変化に対する焼結銀ペースト材12の短所である、剪断応力による破断を防止するため、半導体装置1は温度変化に対する耐久性に優れている。さらに、封止部20は、半導体素子14の側面の全部を覆うことにより、剪断応力の発生をより抑制するため、半導体装置1は温度変化に対する耐久性に一層優れている。
さらに、実施形態2の半導体装置2は、実施形態1の半導体装置1よりも、製造コストにおいて優れている。
具体的には、実施形態2の半導体装置2においては、封止部20を形成する樹脂とは別に、樹脂18を用意する必要がなく、封止部20を形成する製造工程とは別に、樹脂18を塗布および硬化する工程が必要ない。このため、原材料数および製造工程数の削減により、半導体装置2の製造コストの低減が可能である。
さらに、実施形態2の半導体装置2は、実施形態1の半導体装置1よりも、温度変化に対する耐久性に優れている。
具体的には、破壊強度が高い封止部20が、半導体素子14の上側を覆うことにより、半導体素子14とダイパッド部22との熱膨張係数の差から生じる反りの発生を抑制するため、焼結銀ペースト材12に加わる引張応力が抑制される。したがって、封止部が、温度変化に対する焼結銀ペースト材12の短所である、引張応力による破断を防止するため、半導体装置2は温度変化に対する耐久性により優れている。
なお、図4においては、半導体素子14に接続されるアルミ線および金線等は省略されているが、封止部20を形成する樹脂は絶縁体なので、省略されたアルミ線および金線等に接触してもよい。
〔実施形態3〕
本発明の実施形態3について、図5に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
上述の実施形態1〜実施形態2において、焼結銀ペースト材12は、半導体素子14の下側の中央領域142の全体に、一纏めに形成されたが、焼結銀ペースト材12は、複数の区画に分割されて形成されてもよい。
図5は、本発明の実施形態3に係る焼結銀ペースト材12を塗布する領域を概略的に説明するための平面図である。図5の(a)は、半導体素子14を被せる前の平面図であり、図5の(b)は、半導体素子14を被せた後の平面図である。なお便宜的に、図5の(b)において、半導体素子14を透視して、焼結銀ペースト材12を図示している。
実施形態3に係る半導体装置は、図5に示すように焼結銀ペースト材12が2つに分割されて塗布され、樹脂18が分割された焼結銀ペースト材12の間に充填されている点において、上述の実施形態1に係る半導体装置1から異なるが、その他の構成においては同等である。
したがって、以下に焼結銀ペースト材12と樹脂18とについて説明する。
(焼結銀ペースト材)
図5に示すように、接合領域221の中央領域222を2つの区画に分割するように、焼結銀ペースト材12は多数のドット状に塗布され、面状に拡げられる。なお、焼結銀ペースト材12は、3つより多い区画に分割されるように、塗布され拡げられてもよい。
(樹脂18)
樹脂18は、焼結銀ペースト材12を囲むように、接合領域221の内側輪郭領域224のみならず、中央領域222における焼結銀ペースト材12の間にも、充填される。なお、樹脂18の代わりに、実施形態2に係る半導体装置2のように、封止部20を形成する樹脂が充填されてもよい。
焼結銀ペースト材12が焼結された後、半導体装置1(図1参照)のように、半導体素子14の薄膜銀16とダイパッド部22の銀メッキ領域24との間において、焼結銀ペースト材12が設けられていない部分に、液状の樹脂18を充填し硬化する。このようにして、実施形態1と同様に、焼結銀ペースト材12による接合と樹脂18による接合とが組み合わせられて、熱放散性および温度変化に対する耐久性に優れている半導体装置が実現される。
あるいは、焼結銀ペースト材12が焼結された後、半導体装置2(図4参照)のように、半導体素子14の薄膜銀16とダイパッド部22の銀メッキ領域24との間において、焼結銀ペースト材12が設けられてない部分に、溶融した封止部20を形成する樹脂が充填されて、封止部20が射出成形される。このようにして、実施形態2と同様に、焼結銀ペースト材12による接合と封止部20による接合とが組み合わせられて、熱放散性および温度変化に対する耐久性および製造コストに優れている半導体装置が実現される。
さらに、実施形態3の焼結銀ペースト材12の配置(図5参照)は、実施形態1および実施形態2の焼結銀ペースト材12の配置(図3参照)よりも、温度変化に対する耐久性に優れている。
具体的には、図5に示すように焼結銀ペースト材12を複数の区画に分割して焼結し、分割された焼結銀ペースト材12の間に樹脂18あるいは封止部20を形成する樹脂が充填される。このため、焼結銀ペースト材12の間に形成された樹脂18あるいは封止部20を形成する樹脂により、剪断応力の発生がより一層抑制される。
〔実施形態4〕
本発明の実施形態4について、図6に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
図6は、本発明の実施形態4に係る焼結銀ペースト材12が塗布される領域を概略的に説明するための平面図である。図6の(a)は、半導体素子14を被せる前の平面図であり、図6の(b)は、半導体素子14を被せた後の平面図である。なお便宜的に、図5の(b)において、半導体素子14を透視して、焼結銀ペースト材12を図示している。
実施形態4に係る半導体装置は、図5に示すように焼結銀ペースト材12が接合領域221の内側輪郭領域224の4つの角部に塗布されず、接合領域221の輪郭の辺の中央部から外側にはみ出るように塗布され、樹脂18が接合領域221の内側輪郭領域224の4つの角部に充填されている点において、上述の実施形態1に係る半導体装置1から異なるが、その他の構成においては同等である。
したがって、以下に焼結銀ペースト材12と樹脂18とについて説明する。
(焼結銀ペースト材)
図6に示すように、焼結銀ペースト材12は略十字状に塗布されている。具体的には、半導体素子14の角部をダイパッド部22に焼結銀ペースト材12が接合しないように、焼結銀ペースト材12は、内側輪郭領域224の4つの角部に塗布されていない。また、半導体素子14の輪郭の辺の中央部から外側にはみ出るように、焼結銀ペースト材12は、内側輪郭領域224の4つの辺の中央部から外側にはみ出るように塗布されている。このように、焼結銀ペースト材12は多数のドット状に塗布され、面状に拡げられている。
なお、焼結銀ペースト材12の塗布はこれに限らない。図3と図6との中間的な塗布であってもよく、例えば、内側輪郭領域224の4つの辺の中央部のうち、1〜3つの辺の中央部から外側にはみ出るように、焼結銀ペースト材12は塗布されてもよい。
(樹脂18)
樹脂18は、焼結銀ペースト材12が形成されない内側輪郭領域224の角部に充填される。なお、角部に充填された樹脂18が一つながりになるように、外側輪郭領域226に樹脂18を充填してもよいが、しなくてもよい。また、樹脂18の代わりに、実施形態2に係る半導体装置2のように、封止部20を形成する樹脂が充填されてもよい。
焼結銀ペースト材12が焼結された後、半導体装置1(図1参照)のように、半導体素子14の薄膜銀16とダイパッド部22の銀メッキ領域24との間の領域において、焼結銀ペースト材12が設けられていない部分に、液状の樹脂18が充填され硬化される。より詳しく言うと、図6の(b)において、接合領域221のうち焼結銀ペースト材12が広げられていない領域、すなわち接合領域221の内側輪郭領域224の4つの角部それぞれに、外側にはみ出るように液状の樹脂18を充填し硬化する。
このようにして、実施形態1と同様に、焼結銀ペースト材12による接合と樹脂18による接合とが組み合わせられて、熱放散性および温度変化に対する耐久性に優れている半導体装置が実現される。
あるいは、焼結銀ペースト材12が焼結された後、半導体装置2(図4参照)のように、半導体素子14の薄膜銀16とダイパッド部22の銀メッキ領域24との間の領域において、焼結銀ペースト材12が設けられていない部分に、溶融した封止部20を形成する樹脂が充填されるように、封止部20が射出成形される。このようにして、実施形態2と同様に、焼結銀ペースト材12による接合と封止部20による接合とが組み合わせられて、熱放散性および温度変化に対する耐久性および製造コストに優れている半導体装置が実現される。
さらに、実施形態4の焼結銀ペースト材12の配置(図6参照)は、実施形態1〜実施形態3の焼結銀ペースト材12の配置(図3、図5参照)よりも、熱放散性に優れている。具体的には、図6に示すように焼結銀ペースト材12が接合領域221の辺の中央部からはみ出るため、それに応じて、焼結銀ペースト材12を介する熱伝導が向上する。
なお、実施形態4においては、樹脂18あるいは封止部20を形成する樹脂が充填される領域が、実施形態1〜実施形態3に比べて分散されているため、剪断応力を抑制する効果も分散されている。しかしながら、接合領域221の内側輪郭領域224の角部に、焼結銀ペースト材12が設けられず、樹脂18あるいは封止部20を形成する樹脂が充填されているため、実施形態4においても、剪断応力の発生が抑制され、実施形態1および実施形態2と同様に温度変化に対する耐久性に優れている半導体装置が実現される。
従来技術(図12参照)のように半導体装置(GaN−HEMT50)を全面的に焼結銀ペースト材12により接合した場合、接合領域221の内側輪郭領域224の角部において最も大きな剪断応力が発生し、焼結銀ペースト材12にクラックが入りやすい。このため、図6のように、接合領域221において、内側輪郭領域224の4つの角部にのみ焼結銀ペースト材12を設けないことは、焼結銀ペースト材を設けない領域を最小限度に抑えることにより、剪断応力の発生を抑制しながら、熱放散性の低下を最小限度に抑えるため、特に好ましい。また、図6のように、接合領域221の4つの辺の中央部からはみ出るように焼結銀ペースト材12を設けることは、はみ出ている焼結銀ペースト材12により、熱放散性が向上するため、特に好ましい。
〔実施形態5〕
本発明の実施形態5について、図7に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
上述の実施形態1において、焼結銀ペースト材12は、半導体素子14の下側の中央領域142に設けられ、樹脂18は半導体素子14の下側の周辺領域144に設けられたが、焼結銀ペースト材12が半導体素子14の下側の全体(中央領域142と周辺領域144)に設けられてもよい。
図7は、本発明の実施形態5に係る、半導体装置5の部分的な概略構成を示す図である。図7の(a)は、半導体装置5に設けられた半導体素子14に対する焼結銀ペースト材12および樹脂18の配置を示す平面図であり、図7の(b)は半導体素子14およびその周辺の断面図である。なお便宜的に、図7の(a)において、半導体素子14を透視して、焼結銀ペースト材12を図示している。
実施形態5に係る半導体装置5は、図7に示すように、焼結銀ペースト材12と樹脂18との配置を除き、実施形態1に係る半導体装置1と同等である。
半導体装置5において、焼結銀ペースト材12は半導体素子14の下側の全体(中央領域142と周辺領域144)に設けられている。そして、樹脂18は、半導体素子14の外周、すなわち図2の(b)に示されている外側輪郭領域226に設けられている。また、樹脂18は、半導体素子14の側面全体および上側の周辺領域144を覆っている。
焼結銀ペースト材12が、半導体素子14の中央領域142のみならず周辺領域144にも設けられているため、半導体装置5は熱放散性に優れている。また、樹脂18は外側輪郭領域226に形成されているため、半導体素子14の側面全体を覆うことができる。樹脂18が半導体素子14の側面全体を覆っているため、剪断応力による焼結銀ペースト材12の破断が防止され、半導体装置5は温度変化に対する耐久性に優れている。
また、樹脂18が半導体素子14の上側の周辺領域144を覆っているため、樹脂18が半導体素子14とダイパッド部22との熱膨張係数の差から生じる反りの発生を抑制する。このようにして、焼結銀ペースト材12に加わる引張応力が抑制され、引張応力による焼結銀ペースト材12の破断が防止されるため、半導体装置5は温度変化に対する耐久性により優れている。
したがって、実施形態5に係る半導体装置5は、実施形態1に係る半導体装置1よりも、熱放散性に優れている。また、実施形態5に係る半導体装置は、実施形態1に係る半導体装置1と同様に、温度変化に対する耐久性に優れている。
〔実施形態6〕
本発明の実施形態6について、図8に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
上述の実施形態1において、焼結銀ペースト材12は、半導体素子14の下側の中央領域142に設けられ、樹脂18は半導体素子14の下側の周辺領域144に設けられたが、焼結銀ペースト材12が半導体素子14の下側の全体(中央領域142と周辺領域144)に設けられてもよい。
図8は、本発明の実施形態6に係る、半導体装置6の部分的な概略構成を示す図である。図8の(a)は、半導体装置6に設けられた半導体素子14に対する焼結銀ペースト材12および樹脂18の配置を示す平面図であり、図8の(b)は半導体素子14およびその周辺の断面図である。なお便宜的に、図8の(a)において、半導体素子14を透視して、焼結銀ペースト材12を図示している。
実施形態6に係る半導体装置6は、図8に示すように、焼結銀ペースト材12と樹脂18との配置を除き、実施形態1に係る半導体装置1と同等である。
半導体装置6において、焼結銀ペースト材12は半導体素子14の下側の全体(中央領域142と周辺領域144)に設けられている。そして、樹脂18は、図2の(b)に示されている外側輪郭領域226に設けられ、さらに半導体素子14の上側にも設けられている。このようにして、樹脂18は、半導体素子14の側面全体および上側全体を覆っている。
焼結銀ペースト材12が、半導体素子の中央領域142のみならず周辺領域144にも設けられているため、半導体装置6は熱放散性に優れている。また、樹脂18が半導体素子14の側面全体と上側全体とを覆っているため、剪断応力による焼結銀ペースト材12の破断が防止され、半導体装置5は温度変化に対する耐久性に優れている。
したがって、実施形態5に係る半導体装置5は、実施形態1に係る半導体装置1よりも、熱放散性に優れている。また、実施形態5に係る半導体装置は、実施形態1に係る半導体装置1と同様に、温度変化に対する耐久性に優れている。
以上においてTO−247の半導体パッケージ内に半導体素子14が焼結銀ペースト材12によりダイパッド部22に接合されている実施形態を、実施形態1〜実施形態6について示したが、本発明は、半導体モジュール等も含む広義の意味で半導体装置を述べており、焼結銀ペースト材を用いて半導体素子を固定するあらゆる電子機器の構成要素が含まれる。
〔まとめ〕
本発明の態様1に係る半導体装置(1,2,5,6)は、半導体素子(14)と、支持体(リードフレーム30、ダイパッド部22)と、前記半導体素子を前記支持体に接合する焼結銀(焼結状態である焼結銀ペースト材12)と、前記半導体素子を前記支持体に接合する樹脂(樹脂18、封止部20を形成する樹脂)と、を備え、前記樹脂は、前記半導体素子の輪郭に沿った輪郭領域(223)の少なくとも一部に形成されていることを特徴とする。
上記構成によれば、熱伝導効率の高い焼結銀により、半導体素子が発熱した熱が支持体に効率的に伝達される。このため、熱放散性に優れた半導体装置を実現できる。
上記構成によれば、半導体素子と支持体との熱膨張係数の差と温度変化とにより生じる剪断応力が、半導体素子を支持体に接合する焼結銀と樹脂とに加わるが、輪郭領域に樹脂が形成されているため、焼結銀に加わる剪断応力の発生は樹脂により抑制される。したがって、焼結銀による接合の温度変化に対する短所である、剪断応力による破断が樹脂により防止される。このため、温度変化に対する耐久性に優れた半導体装置を実現できる。
上述のように、上記構成によれば、熱放散性と温度変化に対する耐久性との両方に優れた半導体装置を実現できる。
本発明の態様2に係る半導体装置(1,2,5,6)は、前記態様1に記載の半導体装置であり、前記樹脂(樹脂18、封止部20を形成する樹脂)は、熱硬化性高分子樹脂であってもよい。
上記構成によれば、オーブンで熱処理することにより樹脂を硬化させることができるため、既存の半導体パッケージの工程に大幅な変更を加えることなく、本発明に係る半導体装置を製造することができる。これにより、半導体装置を製造するコストを抑制することができる。
本発明の態様3に係る半導体装置(2)は、前記態様1または2に記載の半導体装置であり、前記樹脂(封止部20を形成する樹脂)は、前記半導体素子を封止する樹脂(封止部20を形成する樹脂)の一部であってもよい。
上記構成によれば、半導体素子を封止する樹脂とは別に、半導体素子を支持体に接合する樹脂を用意する必要がない。また、半導体素子を封止する工程とは別に、半導体素子を支持体に接合する樹脂を形成する工程が必要ない。これらのため、原材料数および製造工程の削減により、半導体装置を製造するコストを低減することができる。
本発明の態様4に係る半導体装置(実施形態3に係る半導体装置)は、前記態様1から3の何れか1態様に記載の半導体装置であり、前記焼結銀(焼結状態である焼結銀ペースト材12)は、複数の区画に分割されており、分割された前記焼結銀の間にも、前記樹脂(樹脂18、封止部20を形成する樹脂)は形成されていてもよい。
上記構成によれば、分割された焼結銀の間に樹脂が形成されているため、焼結銀に加わる剪断応力の発生は樹脂によりさらに抑制される。したがって、焼結銀による接合の温度変化に対する短所である、剪断応力による破断が樹脂によりさらに防止される。このため、温度変化に対する耐久性に優れた半導体装置を実現できる。
本発明の態様5に係る半導体装置(実施形態4に係る半導体装置)は、前記態様1から4の何れか1態様に記載の半導体装置であり、前記樹脂(樹脂18、封止部20を形成する樹脂)は、前記輪郭の内側における前記輪郭の内側に沿う領域(内側輪郭領域224)の角部に形成されていてもよい。
上記構成によれば、剪断応力の差と温度変化とにより生じる剪断応力が、最も生じやすい角部には、焼結銀が形成されず、樹脂が形成される。このため、樹脂は焼結銀に加わる剪断応力の発生を効率的に抑制することができ、剪断応力による焼結銀の破断が効率的に防止される。このように、上記構成によれば、温度変化に対する耐久性に優れた半導体装置を実現できる。
また、上記構成によれば、焼結銀を形成する領域を広くすることができるため、熱放散性にさらに優れた半導体装置を実現できる。
本発明の態様6に係る半導体装置(1,2,5,6)は、前記態様1から5の何れか1態様に記載の半導体装置であり、前記半導体素子(14)は、パワー素子であってもよい。
パワー素子は発熱量が多いため、熱放散性に優れている本発明に係る半導体装置に適合している。
本発明の態様7に係る半導体装置(実施形態4に係る半導体装置)は、前記態様1から6の何れか1態様に記載の半導体装置であり、前記焼結銀(焼結状態である焼結銀ペースト材12)は、前記輪郭の少なくとも1つの辺の中央部(接合領域221の辺の中央部)のから、外側にはみ出るように形成されていてもよい。
上記構成によれば、焼結銀が部分的に輪郭の外側にはみ出ているため、焼結銀による半導体素子からの放熱がより一層向上する。したがって、より一層熱放散性に優れた半導体装置を実現できる。
上記構成によれば、剪断応力の差と温度変化とにより生じる剪断応力が、最も生じやすい角部を避けて、焼結銀は外側にはみ出ている。このため、剪断応力による焼結銀の破断が防止され、熱放散性と温度変化に対する耐久性とに優れた半導体装置を実現できる。
本発明の態様8に係る半導体装置(1,5,6)は、前記態様1から7の何れか1態様に記載の半導体装置であり前記樹脂は、前記半導体素子の側面の少なくとも一部を覆ってもよい。
上記構成によれば、樹脂は、反半導体素子の側面の一部を覆うため、樹脂は、焼結銀に加わる剪断応力の発生をより抑制することができる。これにより、剪断応力による焼結銀の破断が防止され、温度変化に対する耐久性に優れた半導体装置を実現できる。
本発明の態様9に係る半導体装置(5,6)は、前記態様1または2に記載の半導体装置であり、前記輪郭の内側における前記輪郭に沿う領域(内側輪郭領域224)に、前記焼結銀(焼結状態である焼結銀ペースト材12)は形成されており、前記輪郭の外側における前記輪郭に沿う領域(外側輪郭領域226)に、前記樹脂(樹脂18)は形成されており、前記樹脂は、前記半導体素子を封止する樹脂とは異なってもよい。
上記構成によれば、焼結銀は輪郭の内側における輪郭に沿う領域に形成されるため、焼結銀が形成される領域が広い。このため、熱放散性に優れた半導体装置を実現できる。
上記構成によれば、樹脂は輪郭の外側における輪郭に沿う領域に形成されるため、反半導体素子の側面の全部を覆うことができる。このため、樹脂は、焼結銀に加わる剪断応力の発生を抑制することができ、温度変化に対する耐久性に優れた半導体装置を実現できる。
本発明の態様10に係る半導体装置(5,6)は、前記態様1から9の何れか1態様に記載の半導体装置であり、前記樹脂(樹脂18)は、前記半導体素子(14)の上側の少なくとも一部を覆ってもよい。
上記構成によれば、樹脂は、半導体素子の上面の一部を覆うため、半導体素子と支持体との熱膨張係数の差と温度変化とにより生じる反りが抑制される。そして、反りの抑制により、焼結銀に加わる引張応力の発生が抑制されるため、焼結銀による接合の温度変化に対する短所である、引張応力による破断が樹脂により防止される。このため、温度変化に対する耐久性に優れた半導体装置を実現できる。
本発明の態様11に係る半導体装置(1,2,5,6)は、前記態様1から10の何れか1態様に記載の半導体装置であり、前記樹脂は、絶縁体であってもよい。
上記構成によれば、樹脂が絶縁体であるため、樹脂が配線および電極等に接触してもよい。このため、配線および電極等の配置にかかわらず、樹脂を形成することができる。
本発明の態様12に係る半導体装置(1,2,5,6)は、前記態様1から11の何れか1態様に記載の半導体装置であり、前記樹脂(樹脂18、封止部20を形成する樹脂)は、前記焼結銀(焼結状態である焼結銀ペースト材12)より、弾性率が低くてもよい。
上記構成によれば、樹脂は焼結銀より弾性率が低いため、焼結銀と比較して、樹脂は小さな力で大きく変形する。したがって、半導体素子および支持体の熱変形に樹脂は追従しやすく、半導体素子を支持体に柔軟に接合することができる。また、このため、樹脂にはクラックが入りにくい。
このように、樹脂による柔軟な接合により、温度変化により発生する剪断応力が分散されるため、焼結銀に加わる剪断応力は抑制される。このため、温度変化に対する耐久性に優れた半導体装置を実現できる。
本発明の態様13に係る半導体装置(1,2,5,6)は、前記態様1から12の何れか1態様に記載の半導体装置であり前、前記樹脂(樹脂18、封止部20を形成する樹脂)は、前記焼結銀(焼結状態である焼結銀ペースト材12)より、破壊強度が高くてもよい。
上記構成によれば、樹脂の破壊強度は、焼結銀の破壊強度より高いため、焼結銀による接合は、樹脂による接合により補強される。このため、焼結銀に加わる剪断応力および引張応力は樹脂により抑制され、温度変化に対する耐久性に優れた半導体装置を実現できる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
1、2、5、6、100 半導体装置
12 結銀ペースト材(焼結銀)
14 半導体素子
16、52 薄膜銀
18 樹脂
20 封止部
22 ダイパッド部(支持体)
24 銀メッキ領域
26 アウターリード部
26D ドレイン用リード端子
26G ゲート用リード端子
26S ソース用リード端子
30 リードフレーム(支持体)
32 アルミ線
34 金線
36 インナーリード部
40 ハンダ
50 GaN−HEMT
60 MOS−FET
70 クラック
72 クラック領域
110 領域
142、222 中央領域
144 周辺領域
221 接合領域
223 輪郭領域
224 内側輪郭領域
226 外側輪郭領域

Claims (5)

  1. 半導体素子と、支持体と、前記半導体素子を前記支持体に接合する焼結銀と、前記半導体素子を前記支持体に接合する樹脂と、を備え、
    前記樹脂は、前記半導体素子の輪郭に沿った輪郭領域の少なくとも一部に形成されている
    ことを特徴とする半導体装置。
  2. 前記樹脂は、前記半導体素子を封止する樹脂の一部である
    ことを特徴とする請求項1に記載の半導体装置。
  3. 前記樹脂は、前記輪郭の内側における前記輪郭に沿う領域の角部に形成されている
    ことを特徴とする請求項1または2に記載の半導体装置。
  4. 前記焼結銀は、前記輪郭の少なくとも1つの辺の中央部から、外側にはみ出るように形成されている
    ことを特徴とする請求項1から3の何れか1項に記載の半導体装置。
  5. 前記樹脂は、前記半導体素子の側面の少なくとも一部を覆う
    ことを特徴とする請求項1から4の何れか1項に記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018206788A (ja) * 2017-05-30 2018-12-27 富士通株式会社 電子装置及び電子装置の製造方法
JP2022168128A (ja) * 2018-07-20 2022-11-04 ローム株式会社 半導体装置
JP7364168B2 (ja) 2019-02-12 2023-10-18 住友電工デバイス・イノベーション株式会社 半導体モジュール及び半導体デバイス収容体
US11923261B2 (en) 2020-10-09 2024-03-05 Sansha Electric Manufacturing Co., Ltd. Semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165871A (ja) * 2010-02-09 2011-08-25 Denso Corp 電子装置およびその製造方法
JP2012174927A (ja) * 2011-02-22 2012-09-10 Fujitsu Ltd 半導体装置及びその製造方法
JP2015005571A (ja) * 2013-06-19 2015-01-08 株式会社デンソー 半導体装置
WO2015097982A1 (ja) * 2013-12-26 2015-07-02 パナソニック株式会社 半導体装置
JP2015185559A (ja) * 2014-03-20 2015-10-22 三菱電機株式会社 半導体モジュールの製造方法および半導体モジュール
JP2015188026A (ja) * 2014-03-27 2015-10-29 三菱電機株式会社 電力用半導体装置、および電力用半導体装置の製造方法
JP2016042553A (ja) * 2014-08-19 2016-03-31 株式会社東芝 半導体チップおよび電子部品
JP2017005007A (ja) * 2015-06-05 2017-01-05 三菱電機株式会社 半導体装置、および半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165871A (ja) * 2010-02-09 2011-08-25 Denso Corp 電子装置およびその製造方法
JP2012174927A (ja) * 2011-02-22 2012-09-10 Fujitsu Ltd 半導体装置及びその製造方法
JP2015005571A (ja) * 2013-06-19 2015-01-08 株式会社デンソー 半導体装置
WO2015097982A1 (ja) * 2013-12-26 2015-07-02 パナソニック株式会社 半導体装置
JP2015185559A (ja) * 2014-03-20 2015-10-22 三菱電機株式会社 半導体モジュールの製造方法および半導体モジュール
JP2015188026A (ja) * 2014-03-27 2015-10-29 三菱電機株式会社 電力用半導体装置、および電力用半導体装置の製造方法
JP2016042553A (ja) * 2014-08-19 2016-03-31 株式会社東芝 半導体チップおよび電子部品
JP2017005007A (ja) * 2015-06-05 2017-01-05 三菱電機株式会社 半導体装置、および半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018206788A (ja) * 2017-05-30 2018-12-27 富士通株式会社 電子装置及び電子装置の製造方法
JP2022168128A (ja) * 2018-07-20 2022-11-04 ローム株式会社 半導体装置
US11804453B2 (en) 2018-07-20 2023-10-31 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP7411748B2 (ja) 2018-07-20 2024-01-11 ローム株式会社 半導体装置
JP7364168B2 (ja) 2019-02-12 2023-10-18 住友電工デバイス・イノベーション株式会社 半導体モジュール及び半導体デバイス収容体
US11923261B2 (en) 2020-10-09 2024-03-05 Sansha Electric Manufacturing Co., Ltd. Semiconductor device

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