JP2003133329A - 半導体装置 - Google Patents
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- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Abstract
(57)【要約】
【課題】 半導体装置に大きな熱応力が加わったとき
に、有機系保護膜が大きく変形することを防止して、配
線層の短絡をほぼ確実に防止する。 【解決手段】 本発明の半導体装置は、半導体素子１の
両面にヒートシンク４をはんだ接合させて構成されたも
のにおいて、半導体素子１の表面に設けられた配線層２
の厚み寸法をｔ１とすると共に、配線層２を覆うように
設けられた有機系保護膜３の厚み寸法をｔ２としたとき
に、ｔ１＜ｔ２が成立すると共に、有機系保護膜３の常
温での弾性係数を１．０〜５．０ＧＰａとし、且つ、熱
膨張係数を３５〜６５×１０-6／℃とするように構成し
たものである。そして、本発明者らは、試作及び実験等
によって、上記構成の半導体装置によれば、配線層２の
短絡不良をほぼ確実に防止できることを確認した。
に、有機系保護膜が大きく変形することを防止して、配
線層の短絡をほぼ確実に防止する。 【解決手段】 本発明の半導体装置は、半導体素子１の
両面にヒートシンク４をはんだ接合させて構成されたも
のにおいて、半導体素子１の表面に設けられた配線層２
の厚み寸法をｔ１とすると共に、配線層２を覆うように
設けられた有機系保護膜３の厚み寸法をｔ２としたとき
に、ｔ１＜ｔ２が成立すると共に、有機系保護膜３の常
温での弾性係数を１．０〜５．０ＧＰａとし、且つ、熱
膨張係数を３５〜６５×１０-6／℃とするように構成し
たものである。そして、本発明者らは、試作及び実験等
によって、上記構成の半導体装置によれば、配線層２の
短絡不良をほぼ確実に防止できることを確認した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子と、こ
の半導体素子の電極面に導電性接合材によって接合され
た金属ブロック，例えばヒートシンクとを備えて構成さ
れた半導体装置に関する。
の半導体素子の電極面に導電性接合材によって接合され
た金属ブロック，例えばヒートシンクとを備えて構成さ
れた半導体装置に関する。
【０００２】
【従来の技術】例えば高耐圧・大電流用の電力用半導体
装置（ＩＧＢＴやＭＯＳＦＥＴ等，あるいはこれらを含
んだパワーＩＣ）の半導体チップ（半導体素子）は、使
用時の発熱が大きいため、半導体チップからの放熱性を
向上させるための構成が必要になる。この構成の一例と
して、半導体チップの両面にヒートシンクを例えばはん
だ層を介して接合する構成が、従来、考えられており、
この構成によれば、チップの両面からヒートシンクを介
して放熱できるので、放熱性が向上する。
装置（ＩＧＢＴやＭＯＳＦＥＴ等，あるいはこれらを含
んだパワーＩＣ）の半導体チップ（半導体素子）は、使
用時の発熱が大きいため、半導体チップからの放熱性を
向上させるための構成が必要になる。この構成の一例と
して、半導体チップの両面にヒートシンクを例えばはん
だ層を介して接合する構成が、従来、考えられており、
この構成によれば、チップの両面からヒートシンクを介
して放熱できるので、放熱性が向上する。
【０００３】
【発明が解決しようとする課題】しかしながら上記構成
の半導体装置を作成し、例えば−５０℃〜１５０℃の温
度範囲の熱サイクルを繰り返し作用させる冷熱評価試験
を実行すると、少ないサイクル数で半導体装置が動作不
良を引き起こしてしまうことを、本発明者らは確認し
た。この場合、半導体装置において、その半導体チップ
（例えばＩＧＢＴチップ）の表面に設けられたゲートの
配線層（ゲートランナー）が表面側主電極（エミッタ）
と短絡するという不良が発生したことがわかった。
の半導体装置を作成し、例えば−５０℃〜１５０℃の温
度範囲の熱サイクルを繰り返し作用させる冷熱評価試験
を実行すると、少ないサイクル数で半導体装置が動作不
良を引き起こしてしまうことを、本発明者らは確認し
た。この場合、半導体装置において、その半導体チップ
（例えばＩＧＢＴチップ）の表面に設けられたゲートの
配線層（ゲートランナー）が表面側主電極（エミッタ）
と短絡するという不良が発生したことがわかった。
【０００４】そこで、本発明者らは、半導体チップ表面
のゲート配線層が短絡する原因について詳しく調べてみ
た。まず、半導体チップの表面にヒートシンクをはんだ
接合した構成の正常な状態を、図１２に示す。この図１
２に示すように、半導体チップ１の表面に、例えばゲー
ト用のＡｌ製の配線層（ゲートランナー）２を設け、こ
の配線層２を覆うように絶縁性保護膜を設けたものを作
成した。尚この絶縁性保護膜として有機系保護膜３を使
用した。そして、有機系保護膜３の上に、ヒートシンク
である例えばヒートシンクブロック４をはんだ５を介し
て接合した。
のゲート配線層が短絡する原因について詳しく調べてみ
た。まず、半導体チップの表面にヒートシンクをはんだ
接合した構成の正常な状態を、図１２に示す。この図１
２に示すように、半導体チップ１の表面に、例えばゲー
ト用のＡｌ製の配線層（ゲートランナー）２を設け、こ
の配線層２を覆うように絶縁性保護膜を設けたものを作
成した。尚この絶縁性保護膜として有機系保護膜３を使
用した。そして、有機系保護膜３の上に、ヒートシンク
である例えばヒートシンクブロック４をはんだ５を介し
て接合した。
【０００５】この構成の場合、有機系保護膜３によって
配線層２とはんだ５（ひいてはヒートシンクブロック
４）との間が絶縁されている。尚、有機系保護膜３は例
えばポリイミド樹脂である。
配線層２とはんだ５（ひいてはヒートシンクブロック
４）との間が絶縁されている。尚、有機系保護膜３は例
えばポリイミド樹脂である。
【０００６】さて、上記構成の半導体装置に対して熱サ
イクルを作用させると、半導体チップ１の熱膨張係数
（例えばＳｉの熱膨張係数は４．２×１０-6／℃）と、
ヒートシンクブロック４の熱膨張係数（例えばＣｕの熱
膨張係数は１７×１０-6／℃）との間にかなり大きな差
があるため、大きな熱応力が加わる。このため、図１３
に示すように、熱応力によって有機系保護膜３が変形し
て、配線層２がはんだ５に接触、即ち、短絡してしまう
ことがある。尚、図１３において、矢印の長さで変位の
大きさを表し、矢印の方向で変位の方向（この場合、チ
ップ１の中心へ向かう方向）を表している。
イクルを作用させると、半導体チップ１の熱膨張係数
（例えばＳｉの熱膨張係数は４．２×１０-6／℃）と、
ヒートシンクブロック４の熱膨張係数（例えばＣｕの熱
膨張係数は１７×１０-6／℃）との間にかなり大きな差
があるため、大きな熱応力が加わる。このため、図１３
に示すように、熱応力によって有機系保護膜３が変形し
て、配線層２がはんだ５に接触、即ち、短絡してしまう
ことがある。尚、図１３において、矢印の長さで変位の
大きさを表し、矢印の方向で変位の方向（この場合、チ
ップ１の中心へ向かう方向）を表している。
【０００７】即ち、本発明者らは、半導体装置に熱サイ
クルを作用させたときに、半導体チップ１表面のゲート
配線層２が短絡する原因は、半導体チップ１とヒートシ
ンクブロック４の熱膨張係数の差によって大きな熱応力
が加わり、有機系保護膜３が大きく変形してしまうため
であることを発見した。
クルを作用させたときに、半導体チップ１表面のゲート
配線層２が短絡する原因は、半導体チップ１とヒートシ
ンクブロック４の熱膨張係数の差によって大きな熱応力
が加わり、有機系保護膜３が大きく変形してしまうため
であることを発見した。
【０００８】そこで、本発明者らは、熱応力によって、
有機系保護膜３が大きく変形することを防止できる対策
をいろいろ考え、試作及び実験等を繰り返すことによ
り、本発明を発明したのである。
有機系保護膜３が大きく変形することを防止できる対策
をいろいろ考え、試作及び実験等を繰り返すことによ
り、本発明を発明したのである。
【０００９】本発明の目的は、大きな熱応力が加わった
ときでも、有機系保護膜が大きく変形することを防止で
きて、配線層の短絡をほぼ確実に防止することができる
半導体装置を提供することにある。
ときでも、有機系保護膜が大きく変形することを防止で
きて、配線層の短絡をほぼ確実に防止することができる
半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明者らは、試作及び
実験等を実行することにより、上記構成の半導体装置に
対して大きな熱応力が加わった場合に、有機系保護膜が
大きく変形することを防止できて、配線層の短絡不良を
ほぼ確実に防止するためには、配線層，すなわち有機系
保護膜で覆われる配線層の厚み寸法をｔ１とし、有機系
保護膜の実質的な厚み寸法をｔ２としたときに、ｔ１＜
ｔ２が成立することが条件であることを確認した。この
厚さ条件により、たとえ有機系保護膜が熱応力により変
形したとしても、配線層の肩部が有機系保護膜を破って
露出してしまうことは防止できる。
実験等を実行することにより、上記構成の半導体装置に
対して大きな熱応力が加わった場合に、有機系保護膜が
大きく変形することを防止できて、配線層の短絡不良を
ほぼ確実に防止するためには、配線層，すなわち有機系
保護膜で覆われる配線層の厚み寸法をｔ１とし、有機系
保護膜の実質的な厚み寸法をｔ２としたときに、ｔ１＜
ｔ２が成立することが条件であることを確認した。この
厚さ条件により、たとえ有機系保護膜が熱応力により変
形したとしても、配線層の肩部が有機系保護膜を破って
露出してしまうことは防止できる。
【００１１】また、有機系保護膜としては、その常温で
の弾性係数が１．０〜５．０ＧＰａであり、且つ、熱膨
張係数が３５〜６５×１０-6／℃であることが望ましい
ことを確認した。
の弾性係数が１．０〜５．０ＧＰａであり、且つ、熱膨
張係数が３５〜６５×１０-6／℃であることが望ましい
ことを確認した。
【００１２】有機系保護膜の弾性係数は、導電性接合材
と半導体チップの熱膨張による歪を吸収するように、導
電性接合材のそれより小さいことが望ましい。また、有
機系保護膜の熱膨張係数は、有機系保護膜に過大な変形
が生じないように、導電性接合材のそれと略同等である
ことが望ましい。例えば導電性接合材としてＳｎ系はん
だを使用する場合、その熱膨張係数は３０×１０-6／℃
程度であり、上記のように３５〜６５×１０-6／℃のも
のとすることが望ましい。
と半導体チップの熱膨張による歪を吸収するように、導
電性接合材のそれより小さいことが望ましい。また、有
機系保護膜の熱膨張係数は、有機系保護膜に過大な変形
が生じないように、導電性接合材のそれと略同等である
ことが望ましい。例えば導電性接合材としてＳｎ系はん
だを使用する場合、その熱膨張係数は３０×１０-6／℃
程度であり、上記のように３５〜６５×１０-6／℃のも
のとすることが望ましい。
【００１３】このように有機系保護膜の弾性係数，熱膨
張係数を選ぶことによって、大きな熱応力が加わって
も、有機系保護膜はその熱応力に耐え、大きく変形する
ことも防止でき、その結果配線層の短絡不良は略確実に
防止できる。
張係数を選ぶことによって、大きな熱応力が加わって
も、有機系保護膜はその熱応力に耐え、大きく変形する
ことも防止でき、その結果配線層の短絡不良は略確実に
防止できる。
【００１４】また、導電性接合材をＳｎ系はんだとする
と共に、半導体素子の表面側の金属ブロック（ヒートシ
ンク）の熱膨張係数をα１とし、半導体素子の熱膨張係
数をα２とし、半導体素子のチップサイズをａ×ｂと
し、使用環境の最高温度と最低温度の温度差をΔＴとし
たときに、
と共に、半導体素子の表面側の金属ブロック（ヒートシ
ンク）の熱膨張係数をα１とし、半導体素子の熱膨張係
数をα２とし、半導体素子のチップサイズをａ×ｂと
し、使用環境の最高温度と最低温度の温度差をΔＴとし
たときに、
【００１５】
【数５】
が成立するように構成することが望ましい。
【００１６】この構成の場合も、本発明者らは、試作及
び実験等を実行することにより、大きな熱応力が加わっ
た場合に、配線層の短絡不良をほぼ確実に防止できるこ
とを確認した。
び実験等を実行することにより、大きな熱応力が加わっ
た場合に、配線層の短絡不良をほぼ確実に防止できるこ
とを確認した。
【００１７】さらに、半導体素子の裏面側においても金
属ブロック（ヒートシンク）を配置する構成の場合、表
面側の金属ブロック（ヒートシンク）とはんだとからな
る複合系の見かけ上の熱膨張係数をα１ｅとし、半導体
素子の裏面側の金属ブロック（ヒートシンク）と半導体
素子とからなる複合系の見かけ上の熱膨張係数をα２ｅ
とし、半導体素子のチップサイズをａ×ｂとし、使用環
境の最高温度と最低温度の温度差をΔＴとしたときに、
属ブロック（ヒートシンク）を配置する構成の場合、表
面側の金属ブロック（ヒートシンク）とはんだとからな
る複合系の見かけ上の熱膨張係数をα１ｅとし、半導体
素子の裏面側の金属ブロック（ヒートシンク）と半導体
素子とからなる複合系の見かけ上の熱膨張係数をα２ｅ
とし、半導体素子のチップサイズをａ×ｂとし、使用環
境の最高温度と最低温度の温度差をΔＴとしたときに、
【００１８】
【数６】
が成立するように構成することが望ましい。
【００１９】この構成によっても、本発明者らは、試作
及び実験等を実行することにより、大きな熱応力が加わ
った場合に、配線層の短絡不良をほぼ確実に防止できる
ことを確認した。
及び実験等を実行することにより、大きな熱応力が加わ
った場合に、配線層の短絡不良をほぼ確実に防止できる
ことを確認した。
【００２０】また本発明者らは、試作及び実験等を実行
することにより、半導体素子と金属ブロック（ヒートシ
ンク）との間の熱膨張係数差により大きな熱応力が発生
したとしても、金属ブロックを半導体素子に接合する導
電性接合材の下地の表面アスペリティが平坦あるいは配
線層上方において凹部とされていれば、配線層の短絡不
良をほぼ確実に防止できることを確認した。
することにより、半導体素子と金属ブロック（ヒートシ
ンク）との間の熱膨張係数差により大きな熱応力が発生
したとしても、金属ブロックを半導体素子に接合する導
電性接合材の下地の表面アスペリティが平坦あるいは配
線層上方において凹部とされていれば、配線層の短絡不
良をほぼ確実に防止できることを確認した。
【００２１】
【発明の実施の形態】以下、本発明の第１実施例につい
て、図１乃至図９を参照しながら説明する。尚、図１２
に示す比較構成と同一構成には、同一符号を付してい
る。まず、図４は、本実施例の半導体装置１１の全体構
成を概略的に示す縦断面図である。この図４に示すよう
に、本実施例の半導体装置１１は、半導体チップ（半導
体素子）１と、上側ヒートシンク１３及びヒートシンク
ブロック４（第１金属ブロック）と、下側ヒートシンク
（第２金属ブロック）１２とを備えて構成されている。
て、図１乃至図９を参照しながら説明する。尚、図１２
に示す比較構成と同一構成には、同一符号を付してい
る。まず、図４は、本実施例の半導体装置１１の全体構
成を概略的に示す縦断面図である。この図４に示すよう
に、本実施例の半導体装置１１は、半導体チップ（半導
体素子）１と、上側ヒートシンク１３及びヒートシンク
ブロック４（第１金属ブロック）と、下側ヒートシンク
（第２金属ブロック）１２とを備えて構成されている。
【００２２】上記半導体チップ１は、例えばＩＧＢＴや
サイリスタ等の縦型のパワー半導体素子から構成されて
いる。半導体チップ１の形状は、本実施例の場合、図５
（ａ）に示すように、例えば矩形状の薄板状である。ま
た、下側ヒートシンク１２，上側ヒートシンク１３及び
ヒートシンクブロック４は、例えばＣｕやＡｌ等の熱伝
導性及び電気伝導性の高い金属で構成されている。そし
て、ヒートシンクブロック４は、図５（ａ）に示すよう
に、半導体チップ１よりも１回り小さい程度の大きさの
矩形状の板材である。
サイリスタ等の縦型のパワー半導体素子から構成されて
いる。半導体チップ１の形状は、本実施例の場合、図５
（ａ）に示すように、例えば矩形状の薄板状である。ま
た、下側ヒートシンク１２，上側ヒートシンク１３及び
ヒートシンクブロック４は、例えばＣｕやＡｌ等の熱伝
導性及び電気伝導性の高い金属で構成されている。そし
て、ヒートシンクブロック４は、図５（ａ）に示すよう
に、半導体チップ１よりも１回り小さい程度の大きさの
矩形状の板材である。
【００２３】また、下側ヒートシンク１２は、図５
（ａ）に示すように、全体として例えばほぼ長方形状の
板材であり、端子部１２ａが後方へ向けて延びるように
突設されている。更に、上側ヒートシンク１３は、図５
（ｄ）に示すように、全体として例えばほぼ長方形状の
板材で構成されており、端子部１３ａが後方へ向けて延
びるように突設されている。
（ａ）に示すように、全体として例えばほぼ長方形状の
板材であり、端子部１２ａが後方へ向けて延びるように
突設されている。更に、上側ヒートシンク１３は、図５
（ｄ）に示すように、全体として例えばほぼ長方形状の
板材で構成されており、端子部１３ａが後方へ向けて延
びるように突設されている。
【００２４】そして、上記構成の場合、図４に示すよう
に、半導体チップ１は、下側ヒートシンク１２の上に接
合部材である例えばはんだ５を介して接合されている。
そして、ヒートシンクブロック４は、半導体チップ１の
上に接合部材である例えばはんだ５を介して接合されて
いる。更に、上側ヒートシンク１３は、ヒートシンクブ
ロック４の上に接合部材である例えばはんだ５を介して
接合されている。尚、上記各はんだ５の層の厚み寸法
は、例えば１００〜２００μｍ程度となるように構成さ
れている。
に、半導体チップ１は、下側ヒートシンク１２の上に接
合部材である例えばはんだ５を介して接合されている。
そして、ヒートシンクブロック４は、半導体チップ１の
上に接合部材である例えばはんだ５を介して接合されて
いる。更に、上側ヒートシンク１３は、ヒートシンクブ
ロック４の上に接合部材である例えばはんだ５を介して
接合されている。尚、上記各はんだ５の層の厚み寸法
は、例えば１００〜２００μｍ程度となるように構成さ
れている。
【００２５】上記構成においては、半導体チップ１の両
面からヒートシンク１２，１３及びヒートシンクブロッ
ク４を介して放熱される構成となっている。また、下側
ヒートシンク１２及び上側ヒートシンク１３は、半導体
チップ１の下面及び上面に設けられた主電極（例えばコ
レクタ電極やエミッタ電極等）にはんだ５を介して電気
的にも接続されている。
面からヒートシンク１２，１３及びヒートシンクブロッ
ク４を介して放熱される構成となっている。また、下側
ヒートシンク１２及び上側ヒートシンク１３は、半導体
チップ１の下面及び上面に設けられた主電極（例えばコ
レクタ電極やエミッタ電極等）にはんだ５を介して電気
的にも接続されている。
【００２６】ここで、半導体チップ１の上面の様子を、
図２に示す。この図２に示すように、半導体チップ１の
上面には、ヒートシンクブロック４を接合する位置に対
応して複数例えば７個のエミッタ電極（エミッタパッ
ド）１４が設けられていると共に、ヒートシンクブロッ
ク４が接合されない位置に対応するように例えば１個の
ゲート電極（ゲートパッド）１５が設けられている。そ
して、上記７個のエミッタ電極１４は、はんだ５を介し
て一括されてヒートシンクブロック４ひいては上側ヒー
トシンク１３に接続されている。ゲート電極１５は、図
５（ｃ）に示すように、リードフレーム１６にワイヤー
１７を介してワイヤーボンディングされる。
図２に示す。この図２に示すように、半導体チップ１の
上面には、ヒートシンクブロック４を接合する位置に対
応して複数例えば７個のエミッタ電極（エミッタパッ
ド）１４が設けられていると共に、ヒートシンクブロッ
ク４が接合されない位置に対応するように例えば１個の
ゲート電極（ゲートパッド）１５が設けられている。そ
して、上記７個のエミッタ電極１４は、はんだ５を介し
て一括されてヒートシンクブロック４ひいては上側ヒー
トシンク１３に接続されている。ゲート電極１５は、図
５（ｃ）に示すように、リードフレーム１６にワイヤー
１７を介してワイヤーボンディングされる。
【００２７】尚、半導体チップ１の下面の全面にはコレ
クタ電極（図示しない）が設けられており、このコレク
タ電極ははんだ５を介して下側ヒートシンク１２に接続
されている。
クタ電極（図示しない）が設けられており、このコレク
タ電極ははんだ５を介して下側ヒートシンク１２に接続
されている。
【００２８】また、下側ヒートシンク１２の端子部１２
ａと、上側ヒートシンク１３の端子部１３ａは、互いの
位置がずれるように、即ち、対向しないように構成され
ている。上記構成の場合、下側ヒートシンク１２の上面
と上側ヒートシンク１３の下面との間の距離は、例えば
１〜２ｍｍ程度になるように構成されている。
ａと、上側ヒートシンク１３の端子部１３ａは、互いの
位置がずれるように、即ち、対向しないように構成され
ている。上記構成の場合、下側ヒートシンク１２の上面
と上側ヒートシンク１３の下面との間の距離は、例えば
１〜２ｍｍ程度になるように構成されている。
【００２９】そして、図４に示すように、一対のヒート
シンク１２，１３の隙間、並びに、半導体チップ１及び
ヒートシンクブロック４の周囲部分には、樹脂（例えば
エポキシ樹脂等）１８がモールド（充填封止）されてい
る。また、ヒートシンク１２，１３の表面、並びに、半
導体チップ１及びヒートシンクブロック４の周囲部分
（端面部）には、図示しないポリアミド樹脂が塗布され
ている。このポリアミド樹脂は、樹脂１８とヒートシン
ク１２，１３との密着力、樹脂１８とチップ１との密着
力、並びに、樹脂１８とヒートシンクブロック４との密
着力を強化するためのものである。
シンク１２，１３の隙間、並びに、半導体チップ１及び
ヒートシンクブロック４の周囲部分には、樹脂（例えば
エポキシ樹脂等）１８がモールド（充填封止）されてい
る。また、ヒートシンク１２，１３の表面、並びに、半
導体チップ１及びヒートシンクブロック４の周囲部分
（端面部）には、図示しないポリアミド樹脂が塗布され
ている。このポリアミド樹脂は、樹脂１８とヒートシン
ク１２，１３との密着力、樹脂１８とチップ１との密着
力、並びに、樹脂１８とヒートシンクブロック４との密
着力を強化するためのものである。
【００３０】また、半導体チップ１のゲート電極１５等
にワイヤーボンディングされたリードフレーム１６も、
樹脂１８によってモールドされている。尚、リードフレ
ーム１６とワイヤー１７の表面にも、ポリアミド樹脂を
塗布することが好ましい。
にワイヤーボンディングされたリードフレーム１６も、
樹脂１８によってモールドされている。尚、リードフレ
ーム１６とワイヤー１７の表面にも、ポリアミド樹脂を
塗布することが好ましい。
【００３１】さて、ここで、半導体チップ１の表面の構
造について、図１及び図２を参照して説明する。前述し
たように、半導体チップ１の表面には、図２に示すよう
に、エミッタ電極１４とゲート電極１５が設けられてい
る。そして、半導体チップ１の表面におけるエミッタ電
極１４とゲート電極１５以外の部分は、有機系保護膜３
で覆われて絶縁されている。この有機系保護膜３は、例
えばポリイミド樹脂の膜である。
造について、図１及び図２を参照して説明する。前述し
たように、半導体チップ１の表面には、図２に示すよう
に、エミッタ電極１４とゲート電極１５が設けられてい
る。そして、半導体チップ１の表面におけるエミッタ電
極１４とゲート電極１５以外の部分は、有機系保護膜３
で覆われて絶縁されている。この有機系保護膜３は、例
えばポリイミド樹脂の膜である。
【００３２】また、半導体チップ１の表面におけるエミ
ッタ電極１４の間の部分や、エミッタ電極１４の周囲の
部分には、図２にて破線で示すように、ゲート用のＡｌ
製の制御配線層（ゲートランナー）２が設けられてお
り、この配線層２は上記有機系保護膜３で覆われてい
る。ここで、上記配線層２部分の縦断面構造、具体的に
は、図２においてＩ−Ｉ線に沿う断面の概略構造を、図
１に示す。尚、この図１は、半導体チップ１の表面にヒ
ートシンクブロック４をはんだ５により接合した状態の
断面構造を示している。
ッタ電極１４の間の部分や、エミッタ電極１４の周囲の
部分には、図２にて破線で示すように、ゲート用のＡｌ
製の制御配線層（ゲートランナー）２が設けられてお
り、この配線層２は上記有機系保護膜３で覆われてい
る。ここで、上記配線層２部分の縦断面構造、具体的に
は、図２においてＩ−Ｉ線に沿う断面の概略構造を、図
１に示す。尚、この図１は、半導体チップ１の表面にヒ
ートシンクブロック４をはんだ５により接合した状態の
断面構造を示している。
【００３３】上記図１に示すように、半導体チップ１の
表面には、ゲートの配線層２が設けられていると共に、
この配線層２を覆うように有機系保護膜３が設けられて
いる。そして、有機系保護膜３の上に、ヒートシンクブ
ロック４がはんだ５を介して接合されている。この構成
の場合、有機系保護膜３によって配線層２とはんだ５
（ひいてはヒートシンクブロック４）との間が絶縁され
ている。
表面には、ゲートの配線層２が設けられていると共に、
この配線層２を覆うように有機系保護膜３が設けられて
いる。そして、有機系保護膜３の上に、ヒートシンクブ
ロック４がはんだ５を介して接合されている。この構成
の場合、有機系保護膜３によって配線層２とはんだ５
（ひいてはヒートシンクブロック４）との間が絶縁され
ている。
【００３４】ここで、本実施例においては、配線層２の
厚み寸法をｔ１μｍとすると共に、有機系保護膜３の厚
み寸法をｔ２μｍとしたときに、ｔ１＜ｔ２が成立する
ように構成されている。具体的には、本実施例の場合、
配線層２の厚み寸法は例えば５μｍに設定されていると
共に、有機系保護膜３の厚み寸法は例えば６μｍに設定
されている。
厚み寸法をｔ１μｍとすると共に、有機系保護膜３の厚
み寸法をｔ２μｍとしたときに、ｔ１＜ｔ２が成立する
ように構成されている。具体的には、本実施例の場合、
配線層２の厚み寸法は例えば５μｍに設定されていると
共に、有機系保護膜３の厚み寸法は例えば６μｍに設定
されている。
【００３５】更に、本実施例では、有機系保護膜３の常
温での弾性係数を１．０〜５．０ＧＰａとすると共に、
熱膨張係数を３５〜６５×１０-6／℃とするように構成
している。なお塗布時の粘度としては、１０Ｐａ・ｓ以
上であることが望ましい。
温での弾性係数を１．０〜５．０ＧＰａとすると共に、
熱膨張係数を３５〜６５×１０-6／℃とするように構成
している。なお塗布時の粘度としては、１０Ｐａ・ｓ以
上であることが望ましい。
【００３６】そして、本発明者らは、試作及び実験等を
実行することにより、図３に示す結果を得た。すなわ
ち、配線層２の厚み寸法（配線層２の周縁部がその近傍
周辺に対して凸状に形成する段差の高さ）ｔ１と有機系
保護膜３（ここで使用した保護膜は弾性率３．０ＧＰ
ａ、熱膨張係数５０×１０-6／℃のポリイミド膜）の表
面までの厚み寸法（配線層２の近傍周辺に対する有機系
保護膜３の高さ）ｔ２とを種々変更した素子を用いて、
図４に示す両面放熱型の半導体装置の試作をし、それに
対して−５０℃〜１５０℃の温度範囲の冷熱サイクルを
繰り返し作用させる冷熱評価試験を実施した。２０００
サイクル後に電気特性検査をし、冷熱サイクル評価試験
に仕掛けたサンプルすべてに不良が発生しなかった水準
を○，ひとつでも不良となった水準を×と評価した結
果、ｔ１＜ｔ２を満たす領域では例外無く○の評価とな
った。
実行することにより、図３に示す結果を得た。すなわ
ち、配線層２の厚み寸法（配線層２の周縁部がその近傍
周辺に対して凸状に形成する段差の高さ）ｔ１と有機系
保護膜３（ここで使用した保護膜は弾性率３．０ＧＰ
ａ、熱膨張係数５０×１０-6／℃のポリイミド膜）の表
面までの厚み寸法（配線層２の近傍周辺に対する有機系
保護膜３の高さ）ｔ２とを種々変更した素子を用いて、
図４に示す両面放熱型の半導体装置の試作をし、それに
対して−５０℃〜１５０℃の温度範囲の冷熱サイクルを
繰り返し作用させる冷熱評価試験を実施した。２０００
サイクル後に電気特性検査をし、冷熱サイクル評価試験
に仕掛けたサンプルすべてに不良が発生しなかった水準
を○，ひとつでも不良となった水準を×と評価した結
果、ｔ１＜ｔ２を満たす領域では例外無く○の評価とな
った。
【００３７】さらに、冷熱サイクルを２０００サイクル
作用させた後のサンプルを断面観察したところ、熱応力
が加わった場合でも、有機系保護膜３が大きく変形する
ことを防止できて、配線層２の短絡不良をほぼ確実に防
止できたことを確認した。
作用させた後のサンプルを断面観察したところ、熱応力
が加わった場合でも、有機系保護膜３が大きく変形する
ことを防止できて、配線層２の短絡不良をほぼ確実に防
止できたことを確認した。
【００３８】ここで、有機系保護膜３の厚み寸法ｔ２を
厚くするように上記条件式で規定するのに加えて、有機
系保護膜３の弾性係数と熱膨張係数を上述したように設
定する理由について説明する。
厚くするように上記条件式で規定するのに加えて、有機
系保護膜３の弾性係数と熱膨張係数を上述したように設
定する理由について説明する。
【００３９】即ち、有機系保護膜３の厚み寸法ｔ２を厚
くするだけでは、大きな熱応力が加わった場合に、有機
系保護膜３が図６に示すように変形することが考えられ
る。図６に示すように有機系保護膜３が変形すると、配
線層２がはんだ５に短絡してしまう。
くするだけでは、大きな熱応力が加わった場合に、有機
系保護膜３が図６に示すように変形することが考えられ
る。図６に示すように有機系保護膜３が変形すると、配
線層２がはんだ５に短絡してしまう。
【００４０】このため、有機系保護膜３は、はんだ５と
ほぼ同等に変形（変位）可能であると共に、その変形に
耐えることが可能な程度の強度を有する必要がある。そ
こで、有機系保護膜３の弾性係数と熱膨張係数を上述し
たように設定した（即ち、弾性係数をはんだ５のそれよ
りも小さくすると共に、熱膨張係数をはんだ５のそれと
ほぼ等しく設定した）。
ほぼ同等に変形（変位）可能であると共に、その変形に
耐えることが可能な程度の強度を有する必要がある。そ
こで、有機系保護膜３の弾性係数と熱膨張係数を上述し
たように設定した（即ち、弾性係数をはんだ５のそれよ
りも小さくすると共に、熱膨張係数をはんだ５のそれと
ほぼ等しく設定した）。
【００４１】この場合、弾性係数をはんだ５のそれより
も小さく設定する理由は、はんだ５とシリコン（半導体
チップ１）の熱膨張によるひずみを吸収するためであ
る。また、熱膨張係数をはんだ５の熱膨張係数（Ｓｎ系
はんだの熱膨張係数は３０×１０-6／℃程度）とほぼ等
しく設定する理由は、有機系保護膜３に過大な変形が生
じないようにするためである。これによって、大きな熱
応力が加わったときに、有機系保護膜３が大きく変形す
ることを防止でき、その結果、配線層２の短絡不良をほ
ぼ確実に防止できるのである。尚、本実施例では、はん
だ５として、例えばＳｎ系のはんだ材料を使用したが、
このＳｎ系のはんだ材料に対して本実施例の構成は特に
有効である。
も小さく設定する理由は、はんだ５とシリコン（半導体
チップ１）の熱膨張によるひずみを吸収するためであ
る。また、熱膨張係数をはんだ５の熱膨張係数（Ｓｎ系
はんだの熱膨張係数は３０×１０-6／℃程度）とほぼ等
しく設定する理由は、有機系保護膜３に過大な変形が生
じないようにするためである。これによって、大きな熱
応力が加わったときに、有機系保護膜３が大きく変形す
ることを防止でき、その結果、配線層２の短絡不良をほ
ぼ確実に防止できるのである。尚、本実施例では、はん
だ５として、例えばＳｎ系のはんだ材料を使用したが、
このＳｎ系のはんだ材料に対して本実施例の構成は特に
有効である。
【００４２】有機系保護膜３の弾性係数と熱膨張係数を
上述したように設定しておれば、有機系保護膜３の厚み
寸法を配線層２の厚み寸法よりも厚く構成すれば（即
ち、配線層２の厚み寸法をｔ１とすると共に、有機系保
護膜３の厚み寸法をｔ２としたときに、ｔ１＜ｔ２が成
立するように構成すれば）、有機系保護膜３が大きく変
形することを防止できて、配線層２の短絡不良をほぼ確
実に防止できることを、本発明者らは確認している。
上述したように設定しておれば、有機系保護膜３の厚み
寸法を配線層２の厚み寸法よりも厚く構成すれば（即
ち、配線層２の厚み寸法をｔ１とすると共に、有機系保
護膜３の厚み寸法をｔ２としたときに、ｔ１＜ｔ２が成
立するように構成すれば）、有機系保護膜３が大きく変
形することを防止できて、配線層２の短絡不良をほぼ確
実に防止できることを、本発明者らは確認している。
【００４３】次に、上記した構成の半導体装置１１の製
造方法（即ち、製造工程）について、図５及び図４を参
照して簡単に説明する。まず、図５（ａ）及び図５
（ｂ）に示すように、下側ヒートシンク１２の上面に、
半導体チップ１とヒートシンクブロック４をはんだ付け
する工程を実行する。この場合、下側ヒートシンク１２
の上面にはんだ箔１９を介してチップ１を載せると共
に、このチップ１の上にはんだ箔１９を介してヒートシ
ンクブロック４を載せる。この後、加熱装置（リフロー
装置）によって上記はんだ箔１９，１９を溶融させてか
ら、硬化させる。
造方法（即ち、製造工程）について、図５及び図４を参
照して簡単に説明する。まず、図５（ａ）及び図５
（ｂ）に示すように、下側ヒートシンク１２の上面に、
半導体チップ１とヒートシンクブロック４をはんだ付け
する工程を実行する。この場合、下側ヒートシンク１２
の上面にはんだ箔１９を介してチップ１を載せると共
に、このチップ１の上にはんだ箔１９を介してヒートシ
ンクブロック４を載せる。この後、加熱装置（リフロー
装置）によって上記はんだ箔１９，１９を溶融させてか
ら、硬化させる。
【００４４】続いて、図５（ｃ）に示すように、チップ
１の制御電極（例えばゲート電極１５等）とリードフレ
ーム１６とをワイヤーボンディングする工程を実行す
る。次いで、図５（ｄ）及び図５（ｅ）に示すように、
ヒートシンクブロック４の上に上側ヒートシンク１３を
はんだ付けする工程を実行する。この場合、図５（ｄ）
に示すように、ヒートシンクブロック４の上にはんだ箔
１９を介して上側ヒートシンク１３を載せる。そして、
加熱装置によって上記はんだ箔１９を溶融させてから、
硬化させる。
１の制御電極（例えばゲート電極１５等）とリードフレ
ーム１６とをワイヤーボンディングする工程を実行す
る。次いで、図５（ｄ）及び図５（ｅ）に示すように、
ヒートシンクブロック４の上に上側ヒートシンク１３を
はんだ付けする工程を実行する。この場合、図５（ｄ）
に示すように、ヒートシンクブロック４の上にはんだ箔
１９を介して上側ヒートシンク１３を載せる。そして、
加熱装置によって上記はんだ箔１９を溶融させてから、
硬化させる。
【００４５】このとき、上側ヒートシンク１３の上に例
えば重り２０等を載置することにより、上側ヒートシン
ク１３を下方へ向けて加圧するようにしている。またこ
れと共に、上側ヒートシンク１３と下側ヒートシンク１
２との間に、スペーサ治具（図示しない）を取り付ける
ことにより、上側ヒートシンク１３と下側ヒートシンク
１２との間の距離を予め決められた設定距離に保持する
ようにしている。
えば重り２０等を載置することにより、上側ヒートシン
ク１３を下方へ向けて加圧するようにしている。またこ
れと共に、上側ヒートシンク１３と下側ヒートシンク１
２との間に、スペーサ治具（図示しない）を取り付ける
ことにより、上側ヒートシンク１３と下側ヒートシンク
１２との間の距離を予め決められた設定距離に保持する
ようにしている。
【００４６】尚、はんだ箔１９が溶融する前の状態で
は、上側ヒートシンク１３と下側ヒートシンク１２との
距離は、スペーサ治具の設定距離よりも大きくなるよう
に構成されている。そして、はんだ箔１９が溶融する
と、重り２０等の加圧力により、溶融したはんだ層の部
分が薄くなり、上側ヒートシンク１３と下側ヒートシン
ク１２との距離がスペーサ治具の設定距離と等しくな
る。このとき、はんだ層は、適度な薄さまで薄くなるよ
うに構成されている。そして、溶融したはんだ層が硬化
すれば、半導体チップ１とヒートシンク１２，１３とヒ
ートシンクブロック４の接合及び電気的接続が完了す
る。
は、上側ヒートシンク１３と下側ヒートシンク１２との
距離は、スペーサ治具の設定距離よりも大きくなるよう
に構成されている。そして、はんだ箔１９が溶融する
と、重り２０等の加圧力により、溶融したはんだ層の部
分が薄くなり、上側ヒートシンク１３と下側ヒートシン
ク１２との距離がスペーサ治具の設定距離と等しくな
る。このとき、はんだ層は、適度な薄さまで薄くなるよ
うに構成されている。そして、溶融したはんだ層が硬化
すれば、半導体チップ１とヒートシンク１２，１３とヒ
ートシンクブロック４の接合及び電気的接続が完了す
る。
【００４７】次いで、ポリアミド樹脂を、一対のヒート
シンク１２，１３の表面、並びに、半導体チップ１及び
ヒートシンクブロック４の周囲部分（端面部）等に塗布
する工程を実行する。この場合、ポリアミド樹脂を塗布
する具体的方法としては、ポリアミド樹脂塗布用のディ
スペンサのノズルからポリアミド樹脂を滴下したり、噴
霧したりする塗布方法や、ディッピング（浸漬）塗布方
法等を使用すれば良い。尚、ワイヤー１７やリードフレ
ーム１６の表面にも、ポリアミド樹脂を塗布しておくこ
とが好ましい。
シンク１２，１３の表面、並びに、半導体チップ１及び
ヒートシンクブロック４の周囲部分（端面部）等に塗布
する工程を実行する。この場合、ポリアミド樹脂を塗布
する具体的方法としては、ポリアミド樹脂塗布用のディ
スペンサのノズルからポリアミド樹脂を滴下したり、噴
霧したりする塗布方法や、ディッピング（浸漬）塗布方
法等を使用すれば良い。尚、ワイヤー１７やリードフレ
ーム１６の表面にも、ポリアミド樹脂を塗布しておくこ
とが好ましい。
【００４８】この後、上記塗布したポリアミド樹脂が乾
燥したら、図４に示すように、ヒートシンク１２，１３
の隙間、並びに、半導体チップ１及びヒートシンクブロ
ック４の周囲部分等を、樹脂１８でモールドする工程を
実行する。この場合、上述のはんだ付けし且つポリアミ
ド樹脂を塗布したヒートシンク１２，１３，チップ１及
びヒートシンクブロック４等の構成を、図示しない成形
型の内部に収容すると共に、樹脂１８を注入（充填）す
る。これにより、一対のヒートシンク１２，１３の隙
間、並びに、チップ１及びヒートシンクブロック４の周
囲部分等に、樹脂１８が充填される。そして、上記樹脂
１８が硬化した後、成形型内から半導体装置１１を取り
出せば、半導体装置１１が完成する。
燥したら、図４に示すように、ヒートシンク１２，１３
の隙間、並びに、半導体チップ１及びヒートシンクブロ
ック４の周囲部分等を、樹脂１８でモールドする工程を
実行する。この場合、上述のはんだ付けし且つポリアミ
ド樹脂を塗布したヒートシンク１２，１３，チップ１及
びヒートシンクブロック４等の構成を、図示しない成形
型の内部に収容すると共に、樹脂１８を注入（充填）す
る。これにより、一対のヒートシンク１２，１３の隙
間、並びに、チップ１及びヒートシンクブロック４の周
囲部分等に、樹脂１８が充填される。そして、上記樹脂
１８が硬化した後、成形型内から半導体装置１１を取り
出せば、半導体装置１１が完成する。
【００４９】上述したように本実施例においては、配線
層２の厚み寸法をｔ１とすると共に、有機系保護膜３の
厚み寸法をｔ２としたときに、ｔ１＜ｔ２が成立するよ
うに構成すると共に、有機系保護膜３の常温での弾性係
数を１．０〜５．０ＧＰａとし、且つ、熱膨張係数を３
５〜６５×１０-6／℃とするように構成した。この構成
によれば、半導体装置１１に対して大きな熱応力が加わ
った場合に、有機系保護膜３が過大に変形することを防
止できて、配線層２の短絡不良をほぼ確実に防止するこ
とができる。
層２の厚み寸法をｔ１とすると共に、有機系保護膜３の
厚み寸法をｔ２としたときに、ｔ１＜ｔ２が成立するよ
うに構成すると共に、有機系保護膜３の常温での弾性係
数を１．０〜５．０ＧＰａとし、且つ、熱膨張係数を３
５〜６５×１０-6／℃とするように構成した。この構成
によれば、半導体装置１１に対して大きな熱応力が加わ
った場合に、有機系保護膜３が過大に変形することを防
止できて、配線層２の短絡不良をほぼ確実に防止するこ
とができる。
【００５０】ここで、有機系保護膜３の厚み寸法ｔ２の
上限値について考察する。本発明者らは、上記実施例に
おいて、ヒートシンクブロック４の接合をＳｎ系はんだ
で行うように構成すると共に、半導体チップ１の表面側
のヒートシンクである上側ヒートシンク１３の熱膨張係
数をα１、半導体チップ１の熱膨張係数をα２、半導体
チップ１のチップサイズをａ×ｂ、半導体装置１１の使
用環境の最高温度と最低温度の温度差をΔＴとしたとき
に、
上限値について考察する。本発明者らは、上記実施例に
おいて、ヒートシンクブロック４の接合をＳｎ系はんだ
で行うように構成すると共に、半導体チップ１の表面側
のヒートシンクである上側ヒートシンク１３の熱膨張係
数をα１、半導体チップ１の熱膨張係数をα２、半導体
チップ１のチップサイズをａ×ｂ、半導体装置１１の使
用環境の最高温度と最低温度の温度差をΔＴとしたとき
に、
【００５１】
【数７】
が成立するように構成した。
【００５２】この有機系保護膜３の厚み寸法ｔ２の上限
値を規定する条件式は、次のようにして求めた。チップ
サイズがａ×ｂの半導体チップ１においては、熱応力
は、チップ１の中心から外へ向かって作用する。このた
め、図７に示すように、チップ１の中心Ｏから外へいく
ほど、チップ１の歪みが大きくなる。従って、半導体チ
ップ１において最も歪みが大きい部位は、チップ１の中
心Ｏから対角線の１／２の距離ｃだけ離れた点（頂点）
である。そこで、上記距離ｃに熱膨張係数の差の絶対値
と使用環境の温度差ΔＴとを乗算した計算値を、有機系
保護膜３の厚み寸法ｔ２の上限値としたのである。
値を規定する条件式は、次のようにして求めた。チップ
サイズがａ×ｂの半導体チップ１においては、熱応力
は、チップ１の中心から外へ向かって作用する。このた
め、図７に示すように、チップ１の中心Ｏから外へいく
ほど、チップ１の歪みが大きくなる。従って、半導体チ
ップ１において最も歪みが大きい部位は、チップ１の中
心Ｏから対角線の１／２の距離ｃだけ離れた点（頂点）
である。そこで、上記距離ｃに熱膨張係数の差の絶対値
と使用環境の温度差ΔＴとを乗算した計算値を、有機系
保護膜３の厚み寸法ｔ２の上限値としたのである。
【００５３】次に、有機系保護膜３の厚み寸法ｔ２の下
限値を正確に求める方法について考察する。本発明者ら
は、上記実施例において、ヒートシンクやヒートシンク
ブロックの接合をＳｎ系はんだで行うように構成すると
共に、半導体チップ１の表面側のヒートシンク１３（ヒ
ートシンクブロック４を含む）とはんだ５とからなる複
合系の見かけ上の熱膨張係数をα１ｅとし、半導体チッ
プ１の裏面側のヒートシンク１２と半導体チップ１とか
らなる複合系の見かけ上の熱膨張係数をα２ｅとし、半
導体チップ１のチップサイズをａ×ｂとし、使用環境の
最高温度と最低温度の温度差をΔＴとしたときに、
限値を正確に求める方法について考察する。本発明者ら
は、上記実施例において、ヒートシンクやヒートシンク
ブロックの接合をＳｎ系はんだで行うように構成すると
共に、半導体チップ１の表面側のヒートシンク１３（ヒ
ートシンクブロック４を含む）とはんだ５とからなる複
合系の見かけ上の熱膨張係数をα１ｅとし、半導体チッ
プ１の裏面側のヒートシンク１２と半導体チップ１とか
らなる複合系の見かけ上の熱膨張係数をα２ｅとし、半
導体チップ１のチップサイズをａ×ｂとし、使用環境の
最高温度と最低温度の温度差をΔＴとしたときに、
【００５４】
【数８】
が成立するように構成した。
【００５５】尚、半導体チップ１の表面側のヒートシン
ク１３とはんだ５とからなる複合系の見かけ上の熱膨張
係数α１ｅとは、ヒートシンク１３，ヒートシンクブロ
ック４及びはんだ５とを１つの部材と見なしたときに、
この１つの部材の熱膨張係数のことである。この熱膨張
係数は、計算（シミュレーション）または実験（実測）
により求めれば良い。また、半導体チップ１の裏面側の
ヒートシンク１２と半導体チップ１とからなる複合系の
見かけ上の熱膨張係数α２ｅも同様にして求めれば良
い。
ク１３とはんだ５とからなる複合系の見かけ上の熱膨張
係数α１ｅとは、ヒートシンク１３，ヒートシンクブロ
ック４及びはんだ５とを１つの部材と見なしたときに、
この１つの部材の熱膨張係数のことである。この熱膨張
係数は、計算（シミュレーション）または実験（実測）
により求めれば良い。また、半導体チップ１の裏面側の
ヒートシンク１２と半導体チップ１とからなる複合系の
見かけ上の熱膨張係数α２ｅも同様にして求めれば良
い。
【００５６】そして、本発明者らは、試作及び実験等を
実行することにより、
実行することにより、
【００５７】
【数９】
が成立するように、配線層２の厚み寸法ｔ１，有機系保
護膜３の厚み寸法ｔ２など各部の条件を選ぶことによ
り、上記構成の半導体装置１１に対して大きな熱応力が
加わった場合でも、有機系保護膜３が大きく変形するこ
とを防止できて、配線層２の短絡不良をほぼ確実に防止
できることを確認した。
護膜３の厚み寸法ｔ２など各部の条件を選ぶことによ
り、上記構成の半導体装置１１に対して大きな熱応力が
加わった場合でも、有機系保護膜３が大きく変形するこ
とを防止できて、配線層２の短絡不良をほぼ確実に防止
できることを確認した。
【００５８】次に、上記実施例における半導体素子１の
一例について、図８に基づいて説明する。図８は図１相
当の図であり、半導体素子１の内部構造についてより詳
細に示すものであり、下側ヒートシンク１２，ヒートシ
ンクブロック４との接合も併せて示している。
一例について、図８に基づいて説明する。図８は図１相
当の図であり、半導体素子１の内部構造についてより詳
細に示すものであり、下側ヒートシンク１２，ヒートシ
ンクブロック４との接合も併せて示している。
【００５９】半導体素子（半導体チップ）１は、その上
下両面においてヒートシンクブロック４及び下側ヒート
シンク１２に挟持され、導電性接合材（はんだ）５，５
により接合されている。これは半導体素子の両面におい
て大面積での電気接続を実現すると共に、同両面からの
放熱と可能にして放熱効率を高めるためである。
下両面においてヒートシンクブロック４及び下側ヒート
シンク１２に挟持され、導電性接合材（はんだ）５，５
により接合されている。これは半導体素子の両面におい
て大面積での電気接続を実現すると共に、同両面からの
放熱と可能にして放熱効率を高めるためである。
【００６０】この構造において、半導体素子１の表面側
に形成される導電性接合材５の下には、エミッタ電極１
４と配線層（ゲートランナー）２が存在し、配線層２は
有機系保護膜（ポリイミド膜）３によってのみ、導電性
接合材５から絶縁されている。
に形成される導電性接合材５の下には、エミッタ電極１
４と配線層（ゲートランナー）２が存在し、配線層２は
有機系保護膜（ポリイミド膜）３によってのみ、導電性
接合材５から絶縁されている。
【００６１】半導体素子１は、ｐコレクタ層１０２上に
エピタキシャル成長させたｎ-ドリフト層１０３を有
し、ｎ-ドリフト層１０３にはチャネル及びボディーと
して働くｐ層１０４が形成され、さらにｐ層１０４中に
ｎ+エミッタ領域１０５が形成されたｐｎｐｎ基板構造
を有している。そしてトレンチ１０６がｐ層１０４を貫
くように形成され、トレンチ１０６の内部にはゲート絶
縁膜１０７とゲート多結晶Ｓｉ層１０８が形成されてい
る。エミッタ領域１０５とｐ層１０４の両方とコンタク
トをとるように、Ａｌよりなるエミッタ電極１４が形成
される。この時、エミッタ電極１４とゲート多結晶Ｓｉ
層１０８は層間絶縁膜１１１によって絶縁される。また
ＬＯＣＯＳ膜１０９上においてゲート多結晶Ｓｉ層１０
８上の多結晶Ｓｉ酸化膜１１０及び層間絶縁膜１１１の
一部が除去され、Ａｌよりなる配線層２がゲート多結晶
Ｓｉ層１０８とコンタクトしている。配線層２とエミッ
タ電極１４は、同時に堆積したＡｌ膜をエッチングによ
りパターニングすることで形成される。配線層２を保護
する目的で有機系保護膜３が厚さｔ２にて形成されてい
る。
エピタキシャル成長させたｎ-ドリフト層１０３を有
し、ｎ-ドリフト層１０３にはチャネル及びボディーと
して働くｐ層１０４が形成され、さらにｐ層１０４中に
ｎ+エミッタ領域１０５が形成されたｐｎｐｎ基板構造
を有している。そしてトレンチ１０６がｐ層１０４を貫
くように形成され、トレンチ１０６の内部にはゲート絶
縁膜１０７とゲート多結晶Ｓｉ層１０８が形成されてい
る。エミッタ領域１０５とｐ層１０４の両方とコンタク
トをとるように、Ａｌよりなるエミッタ電極１４が形成
される。この時、エミッタ電極１４とゲート多結晶Ｓｉ
層１０８は層間絶縁膜１１１によって絶縁される。また
ＬＯＣＯＳ膜１０９上においてゲート多結晶Ｓｉ層１０
８上の多結晶Ｓｉ酸化膜１１０及び層間絶縁膜１１１の
一部が除去され、Ａｌよりなる配線層２がゲート多結晶
Ｓｉ層１０８とコンタクトしている。配線層２とエミッ
タ電極１４は、同時に堆積したＡｌ膜をエッチングによ
りパターニングすることで形成される。配線層２を保護
する目的で有機系保護膜３が厚さｔ２にて形成されてい
る。
【００６２】図中において、層間絶縁膜１１１の上に配
線層２の周縁部が載っており、層間絶縁膜１１１の表面
から配線層２の表面までの段差をｔ１とし、層間絶縁膜
１１１の表面から有機系保護膜３の表面までの高さをｔ
２としたときに、上述したように、ｔ１＜ｔ２が成立す
るように構成している。
線層２の周縁部が載っており、層間絶縁膜１１１の表面
から配線層２の表面までの段差をｔ１とし、層間絶縁膜
１１１の表面から有機系保護膜３の表面までの高さをｔ
２としたときに、上述したように、ｔ１＜ｔ２が成立す
るように構成している。
【００６３】エミッタ電極の端子への接続をワイヤー１
１７によるワイヤーボンディングとした通常の構造（図
９参照）では、半導体素子１の表面全体には導電性の物
質は存在しないため、ゲートランナーなどの配線層２と
エミッタ電極側１４とが短絡する原因が無く、有機系保
護膜３を設けたとしてもその役割は人為的な過失などに
対する保護のためだけでよい。したがって、有機系保護
膜３の厚さは絶縁が保たれる程度有れば十分であった。
１７によるワイヤーボンディングとした通常の構造（図
９参照）では、半導体素子１の表面全体には導電性の物
質は存在しないため、ゲートランナーなどの配線層２と
エミッタ電極側１４とが短絡する原因が無く、有機系保
護膜３を設けたとしてもその役割は人為的な過失などに
対する保護のためだけでよい。したがって、有機系保護
膜３の厚さは絶縁が保たれる程度有れば十分であった。
【００６４】それに対して本実施例では、配線層２のす
ぐ近くにエミッタ電極１４と同電位の層，即ち導電性接
合材５が存在するため、大きな外力に対する保護を考慮
する必要が有り、上述したように有機系保護膜３の厚さ
に十分な検討が必要である。
ぐ近くにエミッタ電極１４と同電位の層，即ち導電性接
合材５が存在するため、大きな外力に対する保護を考慮
する必要が有り、上述したように有機系保護膜３の厚さ
に十分な検討が必要である。
【００６５】図８においては、エミッタ電極１４と導電
性接合材５との間には、エミッタ電極側から順にＴｉ，
Ｎｉ，Ａｕをスパッタ形成した接合用電極１１２が設け
られている。これはエミッタ電極１４と導電性接合材５
との接合力を確保するためのものであるが、十分な接合
力が確保できる場合は接合用電極１１２を割愛すること
もできる。半導体素子１の裏面には、コレクタ電極とし
て裏面電極１１３が形成されている。裏面電極１１３も
ｐコレクタ層１０２側から順にＴｉ，Ｎｉ，Ａｕをスパ
ッタ形成したものとすることができる。
性接合材５との間には、エミッタ電極側から順にＴｉ，
Ｎｉ，Ａｕをスパッタ形成した接合用電極１１２が設け
られている。これはエミッタ電極１４と導電性接合材５
との接合力を確保するためのものであるが、十分な接合
力が確保できる場合は接合用電極１１２を割愛すること
もできる。半導体素子１の裏面には、コレクタ電極とし
て裏面電極１１３が形成されている。裏面電極１１３も
ｐコレクタ層１０２側から順にＴｉ，Ｎｉ，Ａｕをスパ
ッタ形成したものとすることができる。
【００６６】第２実施例の図８相当図を、図１０に示
す。図中、図８と同等の構成には同一符号を付してい
る。本実施例では、層間絶縁膜２１１を厚く形成し、配
線層２が最表面に出ない構造としている。すなわち、配
線層２は当該配線層近傍の表面（層間絶縁膜２１１の表
面）に対して平坦もしくは凹形状となるように形成され
ている。これにより導電性接合材５の下地となる有機系
保護膜２０３の配線層上方における領域の表面アスペリ
ティは、平坦あるいは配線層２の上方において凹部とな
り、半導体素子とヒートシンクブロックとの間の熱膨張
係数差により大きな熱応力が発生したとしても配線層の
短絡不良をほぼ確実に防止できる。なお有機系保護膜２
０３は、絶縁が確保できる厚さがあれば良い。また、層
間絶縁膜２１１と配線層２，エミッタ電極１４はダマシ
ン法により形成することができる。
す。図中、図８と同等の構成には同一符号を付してい
る。本実施例では、層間絶縁膜２１１を厚く形成し、配
線層２が最表面に出ない構造としている。すなわち、配
線層２は当該配線層近傍の表面（層間絶縁膜２１１の表
面）に対して平坦もしくは凹形状となるように形成され
ている。これにより導電性接合材５の下地となる有機系
保護膜２０３の配線層上方における領域の表面アスペリ
ティは、平坦あるいは配線層２の上方において凹部とな
り、半導体素子とヒートシンクブロックとの間の熱膨張
係数差により大きな熱応力が発生したとしても配線層の
短絡不良をほぼ確実に防止できる。なお有機系保護膜２
０３は、絶縁が確保できる厚さがあれば良い。また、層
間絶縁膜２１１と配線層２，エミッタ電極１４はダマシ
ン法により形成することができる。
【００６７】第３実施例の図８相当図を、図１１に示
す。図中、図８と同等の構成には同一符号を付してい
る。本実施例では、半導体素子の表面すなわち半導体素
子と導電性接合材５との界面に配線層２による凹凸が存
在しないように、接合界面全体をエミッタ電極３１４で
覆う構造としている。この構造によっても問題を解決す
ることができる。
す。図中、図８と同等の構成には同一符号を付してい
る。本実施例では、半導体素子の表面すなわち半導体素
子と導電性接合材５との界面に配線層２による凹凸が存
在しないように、接合界面全体をエミッタ電極３１４で
覆う構造としている。この構造によっても問題を解決す
ることができる。
【００６８】なお、図８，１０，１１の各実施例ではゲ
ートの構造をトレンチゲートとしたが、本発明はトレン
チゲートを有する半導体素子に限定されるものではな
い。また、半導体チップ１としてｎチャネルＩＧＢＴに
適用した構造を例示しているが、素子の種類がこれに限
定されるものではないことは明らかである。例えばＭＯ
ＳＦＥＴや他の半導体素子に適用しても良い。縦型ＭＯ
ＳＦＥＴに適用した構成においては、エミッタ電極１４
はソース電極となり、コレクタ電極はドレイン電極とな
る。
ートの構造をトレンチゲートとしたが、本発明はトレン
チゲートを有する半導体素子に限定されるものではな
い。また、半導体チップ１としてｎチャネルＩＧＢＴに
適用した構造を例示しているが、素子の種類がこれに限
定されるものではないことは明らかである。例えばＭＯ
ＳＦＥＴや他の半導体素子に適用しても良い。縦型ＭＯ
ＳＦＥＴに適用した構成においては、エミッタ電極１４
はソース電極となり、コレクタ電極はドレイン電極とな
る。
【００６９】また半導体素子１は例えばＳｉ，ＳｉＣ，
ＧａＡｓなどに形成した半導体素子とすることができ
る。図８，１０，１１においてゲート絶縁膜１０７は例
えば酸化ケイ素一層や、酸化ケイ素と窒化ケイ素との多
層膜とすることができる。エミッタ電極および配線層は
Ａｌの他、種々適用可能である。裏面電極もＴｉ／Ｎｉ
／Ａｕ多層膜の他、Ｃｒ等を含む膜構造とすることもで
きる。導電性接合材としては、例えばＳｎ−３．５Ａｇ
などのＳｎ系はんだや、Ａｇペーストなどを採用するこ
とができる。ヒートシンクは例えばＣｕやＡｌなどが好
適であるが、インバーやモリブデンなど他の金属を用い
てもよい。
ＧａＡｓなどに形成した半導体素子とすることができ
る。図８，１０，１１においてゲート絶縁膜１０７は例
えば酸化ケイ素一層や、酸化ケイ素と窒化ケイ素との多
層膜とすることができる。エミッタ電極および配線層は
Ａｌの他、種々適用可能である。裏面電極もＴｉ／Ｎｉ
／Ａｕ多層膜の他、Ｃｒ等を含む膜構造とすることもで
きる。導電性接合材としては、例えばＳｎ−３．５Ａｇ
などのＳｎ系はんだや、Ａｇペーストなどを採用するこ
とができる。ヒートシンクは例えばＣｕやＡｌなどが好
適であるが、インバーやモリブデンなど他の金属を用い
てもよい。
【図１】本発明の第１実施例を示すものであり、図２中
Ｉ−Ｉ線に沿う断面図
Ｉ−Ｉ線に沿う断面図
【図２】半導体チップの上面図
【図３】耐久試験結果の一例を示す図
【図４】半導体装置の縦断面図
【図５】図（ａ）〜図（ｅ）は順に、半導体装置の製造
工程を示す図
工程を示す図
【図６】ゲート短絡不良が発生した様子を示す図１相当
図
図
【図７】半導体チップの熱応力による変形の作用を説明
するための図
するための図
【図８】本発明の第１実施例の半導体素子構造を詳細に
示す縦断面図
示す縦断面図
【図９】従来構造を示す図８相当図
【図１０】第２実施例を示す図８相当図
【図１１】第３実施例を示す図８相当図
【図１２】比較構成を示す図１相当図
【図１３】ゲート短絡不良が発生した様子を示す図１２
相当図
相当図
１は半導体チップ（半導体素子）、
２は配線層、
３は有機系保護膜、
４はヒートシンクブロック、
５ははんだ、
１１は半導体装置、
１２は下側ヒートシンク、
１３は上側ヒートシンク、
１４はエミッタ電極、
１５はゲート電極、
２１１は層間絶縁膜、
３１４はエミッタ電極を示す。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５２ Ｈ０１Ｌ 23/36 Ａ
21/90 Ｓ
(72)発明者 平野 尚彦
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 4M104 AA01 AA03 AA05 BB01 BB02
BB13 BB14 CC01 CC05 DD16
DD37 DD63 DD75 DD94 EE03
EE12 EE16 EE17 FF02 FF06
FF13 FF27 GG07 GG09 GG18
HH12
5F033 GG01 GG02 HH04 HH07 HH08
HH13 HH17 HH18 MM01 MM08
MM13 QQ08 RR04 RR06 RR22
TT02 VV06 VV07 WW00 XX13
XX19 XX31
5F036 BA23 BB12 BC06 BD01 BE01
BE06
Claims (18)
- 【請求項１】 半導体素子と、 この半導体素子の一主面側に設けられた第１電極層と、 前記第１電極層の一領域を跨ぐように被覆する絶縁性の
有機系保護膜と、 前記第１電極層の前記一領域上に前記有機系保護膜を介
してオーバーラップする導電性接合材とを有し、 第１電極層周辺部に対する前記第１電極層の表面までの
厚み寸法をｔ１、前記第１電極層周辺部に対する前記有
機系保護膜の表面までの実質的な厚み寸法をｔ２とした
とき、 ｔ１＜ｔ２ が成立することを特徴とする半導体装置。 - 【請求項２】 半導体素子と、 この半導体素子の一主面側に設けられた第１電極層と、 前記半導体素子の前記一主面側に設けられ、前記第１電
極層からは離間して配された第２電極層と、 前記第２電極層と接触する領域を有すると共に、前記第
１電極層とオーバーラップする領域を有する導電性接合
材と、 前記第１電極層と前記導電性接合材がオーバーラップす
る領域において、前記第１電極層と前記導電性接合材の
間に、前記第１電極層を覆うように配され、前記第１電
極層が前記導電性接合材に接触するのを防止する有機系
保護膜と、 前記導電性接合材を介して前記第２電極層と電気的に接
合された第１金属ブロックとを備え、 前記第１電極層周縁部における前記第１電極層の厚み寸
法をｔ１、前記第１電極層周辺における前記有機系保護
膜の実質的な厚み寸法をｔ２としたとき、 ｔ１＜ｔ２ が成立することを特徴とする半導体装置。 - 【請求項３】 前記導電性接合材をＳｎ系はんだとする
と共に、前記第１金属ブロックの熱膨張係数をα１と
し、前記半導体素子の熱膨張係数をα２とし、前記半導
体素子のチップサイズをａ×ｂとし、使用環境の最高温
度と最低温度の温度差をΔＴとしたときに、 【数１】 が成立することを特徴とする請求項２に記載の半導体装
置。 - 【請求項４】 前記半導体素子の他主面側に導電性接合
材により接合された第２金属ブロックを有することを特
徴とする請求項２又は３に記載の半導体装置。 - 【請求項５】 前記導電性接合材をＳｎ系はんだとする
と共に、前記半導体素子の前記一主面側の前記第１金属
ブロックと前記Ｓｎ系はんだとからなる複合系の見かけ
上の熱膨張係数をα１ｅとし、前記半導体素子の前記他
主面側の前記第２金属ブロックと前記半導体素子とから
なる複合系の見かけ上の熱膨張係数をα２ｅとし、前記
半導体素子のチップサイズをａ×ｂとし、使用環境の最
高温度と最低温度の温度差をΔＴとしたときに、 【数２】 が成立することを特徴とする請求項４記載の半導体装
置。 - 【請求項６】 前記半導体素子は縦型の電力用半導体素
子であり、前記第１金属ブロックは前記電力用半導体素
子の第１端子を構成し、前記第２金属ブロックは前記電
力用半導体素子の第２端子を構成し、前記第１電極層は
前記電力用半導体素子の制御配線を構成することを特徴
とする請求項４又は５に記載の半導体装置。 - 【請求項７】 前記半導体素子，前記第１金属ブロッ
ク，前記第２金属ブロックは一体的に樹脂封止されてい
ることを特徴とする請求項４乃至６の何れかに記載の半
導体装置。 - 【請求項８】 前記有機系保護膜は、その常温での弾性
係数が１．０〜５．０ＧＰａであり、且つ、熱膨張係数
が３５〜６５×１０-6／℃となるように構成されている
ことを特徴とする請求項１乃至７の何れかに記載の半導
体装置。 - 【請求項９】 前記有機系保護膜は、その弾性係数が前
記導電性接合材の弾性係数より小さく、且つ、その熱膨
張係数が前記導電性接合材の熱膨張係数と略等しくなる
ように構成されていることを特徴とする請求項１乃至７
の何れかに記載の半導体装置。 - 【請求項１０】 前記導電性接合材ははんだであること
を特徴とする請求項１乃至９の何れかに記載の半導体装
置。 - 【請求項１１】 半導体素子と、この半導体素子の両面
にはんだ接合されたヒートシンクとを備えて構成された
半導体装置において、 前記半導体素子の表面に設けられた配線層と、 この配線層を覆うように設けられた有機系保護膜とを備
え、 前記配線層の厚み寸法をｔ１とし、前記有機系保護膜の
厚み寸法をｔ２としたときに、ｔ１＜ｔ２が成立すると
共に、 前記有機系保護膜の常温での弾性係数を１．０〜５．０
ＧＰａとし、且つ、熱膨張係数を３５〜６５×１０-6／
℃とするように構成したことを特徴とする半導体装置。 - 【請求項１２】 前記はんだ接合をＳｎ系はんだで行う
ように構成すると共に、前記半導体素子の表面側のヒー
トシンクの熱膨張係数をα１とし、前記半導体素子の熱
膨張係数をα２とし、前記半導体素子のチップサイズを
ａ×ｂとし、使用環境の最高温度と最低温度の温度差を
ΔＴとしたときに、 【数３】 が成立するように構成したことを特徴とする請求項１１
記載の半導体装置。 - 【請求項１３】 前記はんだ接合をＳｎ系はんだで行う
ように構成すると共に、前記半導体素子の表面側のヒー
トシンクとはんだとからなる複合系の見かけ上の熱膨張
係数をα１ｅとし、前記半導体素子の裏面側のヒートシ
ンクと前記半導体素子とからなる複合系の見かけ上の熱
膨張係数をα２ｅとし、前記半導体素子のチップサイズ
をａ×ｂとし、使用環境の最高温度と最低温度の温度差
をΔＴとしたときに、 【数４】 が成立するように構成したことを特徴とする請求項１１
または１２に記載の半導体装置。 - 【請求項１４】 前記有機系保護膜はポリイミド膜であ
ることを特徴とする請求項１乃至１３の何れかに記載の
半導体装置。 - 【請求項１５】 半導体素子と、 この半導体素子の一主面側に設けられた第１電極層と、 前記半導体素子の前記一主面側に設けられ、前記第１電
極層からは離間して配された第２電極層と、 前記第１電極層を被覆する絶縁性保護膜と、 前記第２電極層と接触する領域を有すると共に、前記第
１電極層とオーバーラップする領域を有する導電性接合
材と、 前記導電性接合材を介して前記第２電極層と電気的に接
合された第１金属ブロックとを備え、 前記導電性接合材の前記第１電極層とオーバーラップす
る前記領域の下地の表面アスペリティは平坦あるいは前
記第１電極層の上方において凹部とされていることを特
徴とする半導体装置。 - 【請求項１６】 前記第１電極層は当該第１電極層近傍
の表面に対して平坦もしくは凹形状となるように形成さ
れていることを特徴とする請求項１５記載の半導体装
置。 - 【請求項１７】 前記導電性接合材の前記第１電極層と
オーバーラップする前記領域の下方において、前記第２
電極層が前記第１電極層上方に前記絶縁性保護膜を介し
て配置されており、前記第２電極層の表面が前記導電性
接合材の前記下地を構成していることを特徴とする請求
項１５記載の半導体装置。 - 【請求項１８】 前記絶縁性保護膜は前記第１電極層の
表面に被着された有機系保護膜を有することを特徴とす
る請求項１５乃至１７の何れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002223933A JP3601529B2 (ja) | 2001-08-09 | 2002-07-31 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-242077 | 2001-08-09 | ||
| JP2001242077 | 2001-08-09 | ||
| JP2002223933A JP3601529B2 (ja) | 2001-08-09 | 2002-07-31 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003133329A true JP2003133329A (ja) | 2003-05-09 |
| JP3601529B2 JP3601529B2 (ja) | 2004-12-15 |
| JP2003133329A5 JP2003133329A5 (ja) | 2005-04-07 |
Family
ID=26620269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002223933A Expired - Lifetime JP3601529B2 (ja) | 2001-08-09 | 2002-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3601529B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100884675B1 (ko) | 2006-08-28 | 2009-02-18 | 산요덴키가부시키가이샤 | 반도체 장치 |
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- 2002-07-31 JP JP2002223933A patent/JP3601529B2/ja not_active Expired - Lifetime
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| US9224663B2 (en) | 2012-12-10 | 2015-12-29 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP3601529B2 (ja) | 2004-12-15 |
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