KR100884675B1 - 반도체 장치 - Google Patents

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데쯔야 요시다
미쯔유끼 고바야시
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산요덴키가부시키가이샤
산요 세미컨덕터 컴퍼니 리미티드
산요 한도타이 세이조우 가부시키가이샤
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Abstract

디스크리트 반도체의 칩에서, 전류 경로 상의 제1 전극 및 제2 전극을, 반도체 기판의 제1 주면측에 형성하고, 플립 칩 실장을 가능하게 한 것이 알려져 있다. 그러나, 기판 내를 수평 방향으로도 전류가 흐르기 때문에, 저항 성분이 증가하는 문제가 있었다. 소자 영역에 접속하는 제1 전극 및 제2 전극을 제1 주면측에 형성하고, 제2 주면측에 내부식성, 내산화성을 갖는 저저항의 후막 금속층을 형성한다. 이에 의해, 기판 수평 방향으로 흐르는 전류의 저항 성분을 저감한다. 또한, 후막 금속층의 두께를 적절하게 선택함으로써, 코스트의 증대를 억제하여 장치의 저항 값을 저감할 수 있다. 또한, 후막 금속층에 Au를 채용함으로써, 시간의 경과에 의한 후막 금속층의 변색 등의 불량을 방지할 수 있다.
후막 금속층, 제1 주면, 제2 주면, 스위칭 소자, 반도체 기판

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 장치의 저항을 저감하여 고신뢰성화를 도모한 반도체 장치에 관한 것이다.
디스크리트 반도체의 반도체 장치(반도체 칩)는, 입력 단자와 출력 단자에 각각 접속하는 전극이 각각 칩의 양 주면(표면과 이면)에 형성되어 있는 것이 대부분이지만, 양 전극이 칩의 일주면에 형성되고, 플립 칩 실장 등이 가능한 타입도 알려져 있다.
도 12를 참조하여, 종래의 플립 칩 실장이 가능한 타입의 반도체 장치를 MOSFET를 예로 설명한다.
n+형의 반도체 기판(133) 상에 n-형의 에피택셜층을 형성하여 드레인 영역(134)으로 하고, p형의 채널층(135)을 형성한다. 채널층(135) 표면으로부터 드레인 영역(134)까지 도달하는 트렌치(136)를 만들고, 트렌치(136)의 내벽을 게이트 산화막(137)으로 피막하고, 트렌치(136) 내에 게이트 전극(138)을 형성하여 각 셀(132)을 형성한다. 트렌치(136)에 인접한 채널층(135) 표면에는 n+형의 소스 영역(139) 및 p+형의 보디 영역(140)이 형성된다. 트렌치(136) 상은 층간 절연 막(141)으로 덮여져 있다.
소스 전극(142)은, Al 등의 스퍼터에 의해 형성되고, 또한 각 셀(132)의 소스 영역(139)과 접속하여 형성된다. 게이트 패드 전극(148)은, 소스 전극(142)과 동일 공정에서 형성된 전극이며, 게이트 전극을 연장하여 컨택트시킨다. 드레인 패드 전극(114)은, 소스 전극(142)과 동일 공정에서 형성된 전극이며, 반도체 칩 외주의 에뉼러(115) 상에 형성된다.
소스 범프 전극(111)은, 소스 전극(142)과 컨택트하는 땜납 범프이다. 소스 전극(142) 상에서 질화막(156)에 컨택트 구멍을 형성하고, 땜납의 기초로 되는 기초 전극(110)을 형성하여, 땜납 범프를 형성한다. 게이트 범프 전극(112) 및 드레인 범프 전극(113)도, 소스 범프 전극(111)과 마찬가지로 형성한 땜납 범프이다.
금속판(116)은, Cu, Fe, Al 등의 칩 사이즈보다도 작은 금속편을 웨이퍼 상의 칩 배치의 좌표에 맞춰서 반도체 칩 이면에 접착한다. 이 금속판(116)에 의해, 드레인 저항을 저감할 수 있다.
이와 같이, 입력 단자 및 출력 단자에 접속하는 전극(소스 전극 및 드레인 전극), 및 이 경우에는 제어 단자에 접속하는 전극(게이트 전극) 등, 모든 단자에 접속하는 전극을, 반도체 기판(반도체 칩)의 제1 주면측에 형성함으로써, 이 칩을 플립 칩 실장할 수 있다.
[특허 문헌 1] 일본 특허 공개 제2002-368218호 공보
도 13은, 디스크리트 반도체의 MOSFET에서, 입력 단자 IN에 접속하는 전극(예를 들면 소스 전극 S) 및 출력 단자 OUT에 접속하는 전극(예를 들면 드레인 전극 D)의 배치와 기판에 형성되는 전류 경로의 저항 성분의 개략을 도시하는 도면이다.
도 13의 (A)는 소스 전극 S 및 드레인 전극 D를 각각 제1 주면(Sf1) 및 제2 주면(Sf2)에 형성한 경우이며, 도 13의 (B)는 소스 전극 S 및 드레인 전극 D를 모두 제1 주면(Sf1)에 형성한 경우이다.
기판은 고농도 반도체 기판 HS에 저농도 반도체층 LS를 적층하고, 저농도 반도체층 LS 표면에 MOSFET의 소자 영역 e가 형성된다.
도 13의 (A)의 경우에는, 화살표와 같이 제1 주면(Sf1) 측의 소스 전극 S로부터 저농도 반도체층 LS, 고농도 반도체 기판 HS를 통하여, 제2 주면(Sf2) 측의 드레인 전극 D에 이르는 전류 경로가 형성된다. 따라서 이 경우, MOSFET의 소스 전극 S로부터 드레인 전극 D를 향하는 저항 성분으로서는, 주로 기판의 깊이(수직) 방향의 저항 Ra로 된다.
이러한 종래의 파워 MOSFET에서는, 드레인 전극 D는 반도체 칩의 이면(제2 주면(Sf2))으로부터 취출하기 위해, 전류 경로는 기판의 깊이(수직) 방향으로 형성된다. 따라서, 이 경우에는, 드레인 저항을 보다 저감하기 위해 이면의 드레인 전극 D의 두께는, 가능한 한 얇게 형성되어 있다.
예를 들면, 접착성을 향상시키는 Ti, 땜납의 Si측에의 확산을 방지하는 Ni를 각각 500 Å, 5000 Å의 막 두께로 형성한 후, Au를 500 Å의 막 두께로 형성하고 있다.
이 반도체 칩을 예를 들면 플립 칩 실장하는 경우, 드레인 전극 D를 소스 전극 S와 동일 평면 상에 형성할 필요가 있다. 이 경우, 전류 경로는 소스―기판-드레인에 형성되지만, 도 13의 (A)와 같이 이면의 금속층(드레인 전극 D)의 막 두께가 얇은 상태로는 저항 값이 증대하게 된다.
한편 도 13의 (B)는, 플립 칩 실장에 적합한 구조를 도시하고 있고, 예를 들면 도 12에 도시한 종래 구조의 경우이다. 이와 같이 칩의 제1 주면(Sf1) 측에 소스 전극 S 및 드레인 전극 D를 형성하는 구조에서는, 화살표와 같이 제1 주면(Sf1) 측의 소스 전극 S로부터 저농도 반도체층 LS, 고농도 반도체 기판 HS에 도달하고, 다시 저농도 반도체층 LS로부터 드레인 전극 D에 이르는 전류 경로가 형성된다. 따라서 이 경우, MOSFET의 소스 전극 S로부터 드레인 전극 D를 향하는 저항 성분은, 기판의 수직 방향의 저항 Ra, Rc, 및 기판의 수평 방향의 저항 Rb의 합성 저항으로 된다. 따라서, 도 13의 (A)와 비교한 경우에는, 기판 수평 방향의 저항 Rb도 디바이스 전체의 저항에 큰 영향을 미치게 한다.
따라서, 저항 Rb를 저감하기 위해, 기판의 제2 주면(Sf2)(이면)에 저저항의 금속판(116)을 형성하고 있다(도 12 참조). 이들은 예를 들면 Cu, Fe, Al 혹은 Ag 등이다.
Cu, Fe, Al, Ag는 금속판(116) 자체의 저항 값이 낮고, 또한 저렴하기 때문에 채용된다. 그러나 이들은 모두 내산화성 및 내부식성이 낮고, 예를 들면 장기간의 보관에 의해 금속판이 산화하여, 변색하는 경우가 있다. 금속판의 변색은 해 당 금속판의 저항 값에 악영향을 미칠 뿐만 아니라, 조립 작업 공정에서의 다이싱 시트와의 밀착이 악화되어, 다이싱 작업 시에 칩 날림 등의 트러블을 일으키는 큰 요인으로 된다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫 번째로, 제1 주면 및 제2 주면을 갖는 반도체 기판과, 상기 반도체 기판에 형성된 디스크리트 반도체의 소자 영역과, 상기 제1 주면측에 형성되고, 상기 소자 영역에 각각 접속하는 제1 전극 및 제2 전극과, 상기 제2 주면측에 노출하고 내부식성 및 내산화성을 갖는 제1 금속층과, 상기 제1 금속층과 상기 반도체 기판의 상기 제2 주면 사이에 형성된 제2 금속층과, 상기 제1 전극으로부터 상기 반도체 기판의 내부를 통해 상기 제2 전극에 이르는 전류 경로를 구비하고, 상기 제1 금속층을 상기 제2 금속층보다 막 두께가 두꺼운 후막 금속층으로 함으로써 해결하는 것이다.
두 번째로, 제1 주면 및 제2 주면을 갖는 반도체 기판과, 상기 반도체 기판에 형성된 디스크리트 반도체의 소자 영역과, 상기 제1 주면측에 형성되고, 상기 소자 영역에 각각 접속하는 제1 전극 및 제2 전극과, 상기 제2 주면측에 노출하고 내부식성 및 내산화성을 갖는 제1 금속층과, 상기 제1 금속층과 상기 반도체 기판의 상기 제2 주면 사이에 형성된 제2 금속층과, 상기 제2 금속층과 상기 제1 금속층 사이에 형성된 제3 금속층과, 상기 제1 전극으로부터 상기 반도체 기판의 내부를 통해 상기 제2 전극에 이르는 전류 경로를 구비하고, 상기 제3 금속층을 상기 제1 금속층보다 막 두께가 두꺼운 후막 금속층으로 함으로써 해결하는 것이다.
세 번째로, 제1 주면 및 제2 주면을 갖는 반도체 기판에 디스크리트 반도체의 소자 영역을 형성한 반도체 장치로서, 상기 소자 영역은, 상기 반도체 기판의 일부를 공통의 드레인 영역으로 하는 제1 절연 게이트형 반도체 소자 영역 및 제2 절연 게이트형 반도체 소자 영역을 갖고, 상기 제1 주면측에 형성되고, 제1 절연 게이트형 반도체 소자 영역 및 제2 절연 게이트형 반도체 소자 영역에 각각 접속하는 제1 소스 전극 및 제2 소스 전극과, 상기 제2 주면측에 노출하는, 내부식성 및 내산화성을 갖는 제1 금속층과, 상기 제1 금속층과 상기 반도체 기판의 상기 제2 주면 사이에 형성된 제2 금속층과, 상기 제1 소스 전극으로부터 상기 반도체 기판의 내부를 통해 상기 제2 소스 전극에 이르는 전류 경로를 구비하고, 상기 제1 금속층을 상기 제2 금속층보다 막 두께가 두꺼운 후막 금속층으로 함으로써 해결하는 것이다.
네 번째로, 제1 주면 및 제2 주면을 갖는 반도체 기판에 디스크리트 반도체의 소자 영역을 형성한 반도체 장치로서, 상기 소자 영역은, 상기 반도체 기판의 일부를 공통의 드레인 영역으로 하는 제1 절연 게이트형 반도체 소자 영역 및 제2 절연 게이트형 반도체 소자 영역을 갖고, 상기 제1 주면측에 형성되고, 제1 절연 게이트형 반도체 소자 영역 및 제2 절연 게이트형 반도체 소자 영역에 각각 접속하는 제1 소스 전극 및 제2 소스 전극과, 상기 제2 주면측에 노출하는, 내부식성 및 내산화성을 갖는 제1 금속층과, 상기 제1 금속층과 상기 반도체 기판의 상기 제2 주면 사이에 형성된 제2 금속층과, 상기 제2 금속층과 상기 제1 금속층 사이에 형성된 제3 금속층과, 상기 제1 소스 전극으로부터 상기 반도체 기판의 내부를 통해 상기 제2 소스 전극에 이르는 전류 경로를 구비하고, 상기 제3 금속층을 상기 제1 금속층보다 막 두께가 두꺼운 후막 금속층으로 함으로써 해결하는 것이다.
본 발명에 따르면, 첫 번째로, 제1 주면에 제1 전극 및 제2 전극을 형성하고, 제1 전극으로부터 기판을 통해 제2 전극에 이르는 전류 경로가 형성되는 반도체 장치로서, 제2 주면측에 후막 금속층을 형성함으로써, 기판의 수평 방향의 저항 성분을 저감할 수 있다.
두 번째로, 제2 주면의 최표면에 노출하는 제1 금속층에, 내산화성 및 내부식성이 높은 Au를 채용하고, 제1 금속층을 후막 금속층으로 함으로써, 이면(제2 주면)의 금속의 변색, 부식 등을 억제할 수 있다. 특히 플립 칩 실장의 경우에는, 제1 금속층이 외기에 노출되기 때문에, 제1 금속층의 저항 값이 변동하는 문제가 있다.
또한 금속층의 변색에 의해, 다이싱 시에 있어서도 칩 날림 등의 불량이 발생하는 등 작업상의 문제도 있다.
그러나 본 실시 형태에서는, 제1 금속층 표면을 보호막으로 피복하는 일 없이, 변색 및 부식 등을 억제할 수 있다.
세 번째로, 후막 금속층의 막 두께는, 해당 후막 금속층의 두께와 장치 전체의 저항 값(온 저항)의 관계에서, 저항 값이 포화하는 하한 부근의 막 두께로 한다. 이에 의해, 코스트를 억제하면서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
네 번째로, 제2 주면측에 형성하는 제3 금속층에 구리를 채용하여 해당 제3 금속층을 후막 금속층으로 하고, 제2 주면의 최표면에 노출하는 제1 금속층으로서 금을 채용함으로써, 보다 코스트를 억제하고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 발명의 실시 형태를 도 1 내지 도 11을 참조하여 상세하게 설명한다.
본 발명의 반도체 장치는, 반도체 기판과, 소자 영역과, 제1 전극과, 제2 전극과, 제1 금속층 및 제2 금속층으로 구성되고, 제1 전극과 제2 전극을 반도체 기판의 제1 주면에 형성하고, 제1 전극으로부터 반도체 기판의 내부를 통해 제2 전극에 이르는 전류 경로가 형성되는 것이다.
소자 영역에는, 디스크리트 반도체의 소자가 형성된다. 디스크리트 반도체라는 것은 개별 반도체라고도 불리고, 단기능의 반도체 소자의 총칭이다. 일례로서, MOSFET(Metal 0xide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), 접합형 FET로 대표되는 전계 효과형 트랜지스터(FET), 바이폴라 트랜지스터, 다이오드, 사이리스터 등이다.
도 1 내지 도 4를 참조하여, 제1 실시 형태로서 제1 금속층이 후막 금속층인 경우에 대해 설명한다. 또한 제1 실시 형태에서는 소자 영역에 MOSFET가 형성되는 경우를 예로 나타낸다.
도 1에는, 본 실시 형태의 MOSFET(100)를 도시하는 평면도이다. 이 도면은 MOSFET(100)의 각 전극과, 외부 접속 전극을 도시하고 있다.
반도체 기판(10)의 표면에, 소자 영역(20)(파선)과 접속하는 소스 전극(17) 및 드레인 전극(18), 게이트 패드 전극(19p)을 형성한다. 소스 전극(17) 및 드레인 전극(18), 게이트 패드 전극(19p) 상에는, 각각 동그라미 표시와 같이 외부 접속 전극으로 되는 소스 범프 전극(27), 드레인 범프 전극(28), 게이트 범프 전극(29)을 형성한다. 각 범프 전극(27, 28, 29)의 직경은 예를 들면 약 250 ㎛이다. 반도체 기판(10)은, 일례로서 사이즈가 1.4 ㎜ × 1.4 ㎜인 반도체 칩이며, 각 범프 전극(27 ∼ 29)의 피치는, 0.5 ㎜ ∼ 1.0 ㎜ 정도이다.
또한, 도 1에서는 합계 4개의 범프 전극(27, 28, 29)을 나타내고 있지만, 그 수 및 배치는 도시한 것에 한하지 않는다. 또한 각각의 범프 전극(27, 28, 29)의 수도 도시한 것에 한하지 않는다.
도 2는, 제1 실시 형태의 MOSFET(100)의 단면을 도시하는 도면이며, 도 1의 a-a선 단면도이다. 반도체 기판(10)은, 제1 주면(Sf1) 및 제2 주면(Sf2)을 갖고，MOSFET(100)의 소자 영역(20)이 형성된다.
즉 반도체 기판(10)은, n+형 실리콘 반도체 기판(1) 상에 n-형 반도체층(예를 들면 n-형 에피택셜층)(2)을 형성하여 드레인 영역으로 한다. 제1 주면(Sf1)으로 되는 n-형 반도체층(2) 표면에는 p형의 불순물 영역인 채널층(4)을 형성한다.
트렌치(7)는, 채널층(4)을 관통하여 n-형 반도체층(2)까지 도달시킨다. 트렌치(7)는, 일반적으로는 제1 주면(Sf1)의 평면 패턴에서 격자 형상 또는 스트라이프 형상으로 패터닝한다.
트렌치(7)의 내벽에는 게이트 산화막(11)을 형성한다. 게이트 산화막(11)의 막 두께는, MOSFET의 구동 전압에 따라서 수백 Å 정도로 한다. 또한, 트렌치(7) 내부에는 도전 재료를 매설하여 게이트 전극(13)을 형성한다. 도전 재료는 예를 들면 폴리실리콘이며, 그 폴리실리콘에는, 저저항화를 도모하기 위해 예를 들면 n형 불순물이 도입되어 있다.
소스 영역(15)은, 트렌치(7)에 인접한 채널층(4) 표면에 n형 불순물을 주입한 n+형 불순물 영역이다. 또한, 인접하는 소스 영역(15) 사이의 채널층(4) 표면에는, p+형 불순물의 확산 영역인 보디 영역(14)을 형성하여, 기판의 전위를 안정화시킨다. 이에 의해 인접하는 트렌치(7)에 의해 둘러싸여진 부분이 MOS 트랜지스터의 1개의 셀로 되고, 이것이 다수개 모여서 MOSFET의 소자 영역(20)을 구성하고 있다.
또한 본 실시 형태에서는 편의상, 최외주의 M0S 트랜지스터의 셀의 배치 영역까지를 소자 영역(20)으로서 설명한다. 소자 영역(20)의 외주에는, 고농도의 p형 불순물 영역인 가이드링(21)이 형성된다.
게이트 전극(13)은 층간 절연막(16)으로 피복되고, 소스 전극(17)은 알루미늄(Al) 등을 스퍼터하여 원하는 형상으로 패터닝한 금속 전극이다. 소스 전극(17)은 소자 영역(20) 상을 덮어 반도체 기판(10)의 제1 주면(Sf1) 측에 형성되고, 층간 절연막(16) 사이의 컨택트 구멍을 통해 소스 영역(15) 및 보디 영역(14)과 접속한다.
게이트 전극(13)은, 연결부(13c)에 의해 기판 상에 인출되고, 반도체 기판의 주위를 둘러싸는 게이트 연결 전극(19)까지 연장되고, 게이트 패드 전극(여기서는 도시되지 않음)에 접속한다.
소스 전극(17) 상은 질화막(23)이 형성되고, 질화막(23)의 소정의 영역을 개구하여 UBM(Under Bump Metal)(24)을 형성한다. UBM(24)은, 예를 들면 무전해 도금에 의해 하층으로부터 니켈(Ni : 두께 2.4 ㎛), 금(Au : 두께 500 Å)을 이 순으로 적층한 금속층이다. 또한 질화막(23) 상에는, UBM(24)이 노출하는 솔더 레지스터(25)를 형성하고, UBM(24)을 기초 전극으로 하는 스크린 인쇄에 의해 소스 범프 전극(27)을 형성한다. 소스 범프 전극(27)의 직경은 약 250 ㎛이다. 또한, 도 2에서는 설명의 형편상 소스 전극(17)은 소자 영역(20) 단부에 배치한 경우를 나타내지만, 실제로는 소자 영역(20)에 균일하게 소스 전위가 인가되도록 배치된다.
도 2와 같이 드레인 전극(18)은, 반도체 기판(10)의 제1 주면(Sf1) 측에 형성된다. 드레인 전극(18)은, 소스 전극(17)과 동일한(예를 들면 Al) 금속층에 의해 원하는 형상으로 패터닝되고, 소스 전극(17)과 이격하여 배치된다. 드레인 전극(18) 상에도, 소스 범프 전극(27)과 마찬가지로 드레인 범프 전극(28)을 형성한다.
드레인 전극(18)의 하방에는, 드레인 저항을 저감하기 위해 n형의 고농도 불순물 영역(n+형 불순물 영역)(22) 및, n+형 불순물 영역(22)보다 고농도의 n+형 불순물 영역(22')을 형성한다. n+형 불순물 영역(22)은, n-형 반도체층(2) 표면으로부터 n+형 실리콘 반도체 기판(1)에 도달하고 있다. 즉, 드레인 전극(18)은, n+형 불순물 영역(22)을 통하여, 소자 영역(20)의 드레인 영역(n-형 반도체층(2) 및 n+형 실리콘 반도체 기판(1))과 접속한다.
이와 같이 본 실시 형태에서는, 소스 전극(17) 및 드레인 전극(18)을, 모두 제1 주면(Sf1) 측에 형성한다. 이에 의해，MOSFET(100)의 동작 시에는, 입력 단자에 접속하는 소스 범프 전극(27) 및 소스 전극(17)으로부터 소자 영역(20), n-형 반도체층(2), n+형 실리콘 반도체 기판(1), n+형 불순물 영역(22)(22')을 경유하여, 출력 단자에 접속하는 드레인 전극(18), 드레인 범프 전극(28)에 이르는 전류 경로가 형성된다.
도 3도 제1 실시 형태의 MOSFET(100)의 단면을 도시하는 도면으로서, 도 1의 b-b선 단면도이다.
게이트 패드 전극(19p)은 보호 다이오드 Di 상에 형성되어 이 일단에 접속한다. 보호 다이오드 Di의 타단은 소스 전극(17)과 접속한다. 게이트 패드 전극(19p)은 도 2와 같이 게이트 연결 전극(19) 및 연결부(13c)를 통해 게이트 전극(13)에 접속하고 있다. 게이트 패드 전극(19p) 상에도 소스 범프 전극(27)과 마찬가지로 게이트 범프 전극(29)이 형성되고, 이에 의해 게이트 전극(13)에 게이트 전압이 인가된다.
도 2 및 도 3을 참조하면, 반도체 기판(10)의 제2 주면(Sf2) 측에는, 전체면에, 내부식성 및 내산화성을 갖는 제1 금속층(31)이 노출된다. 또한, 제1 금속층(31)과 반도체 기판(10) 사이에는, 제2 금속층(32)이 형성된다.
제1 금속층(31)은, 내부식성 및 내산화성을 갖는 금속층이며, 예를 들면 금(Au)이다. 또한 제1 금속층(31)은, 제2 금속층(32)보다 막 두께가 두꺼운 후막 금속층(TM)이다. 후막 금속층(TM)의 두께 W는, 후막 금속층(TM)의 두께 W와, 상기 의 전류 경로의 저항 값과의 상관 관계에서, 저항 값이 포화하는 하한 부근의 막 두께이다. 이 상관 관계에 대해서는 후술하지만, 일례로서 본 실시 형태에서는 후막 금속층(TM)의 두께 W는 6000 Å를 채용한다.
후막 금속층(31)의 표면에는 어떠한 보호막도 형성되지 않아, 후막 금속층(31)이 반도체 기판(10)의 제2 주면(Sf2) 측에 노출되어 있다.
제2 금속층(32)은, 제2 주면(Sf2) 표면에 형성되어, 실리콘과의 접착성을 향상시키는 금속층(예를 들면 티탄(Ti))이다. 이 경우의 제2 금속층(32)의 막 두께는, 예를 들면 5000 Å이다.
제1 금속층(31)(후막 금속층(TM))과 제2 금속층(32) 사이에는 도 2 및 도 3의 다른 금속층(예를 들면 니켈(Ni))(40)을 형성하여도 된다. 즉, 제2 주면(Sf2) 측의 다층 금속 구조는, 반도체 기판(10) 측으로부터 Ti-Ni-Au이며, 다른 금속층(Ni)(40)의 막 두께는 예를 들면 5000 Å이다.
또한, 도시는 생략하지만 다른 금속층(40)으로서 구리(Cu)를 더 형성하여도 되고, 제2 주면(Sf2) 측의 다층 금속 구조는, 반도체 기판(10) 측으로부터 Ti(500 Å)-Ni(5000 Å)-Cu(1500 Å)-Au(6000 Å)로 된다.
이와 같이, 제1 실시 형태의 제2 주면(Sf2) 측의 금속층 구조는, 적어도 제2 금속층(32)과 제1 금속층(31)(후막 금속층(TM))을 포함하는 다층 금속 구조이며, 이들은, 각 범프 전극 형성 전에 제2 주면(Sf2) 표면에 금속 증착에 의해 형성된다.
도 4에는 상기의 반도체 기판(반도체 칩)(10)의 실장 예로서, 프린트 기판 등에 플립 칩 실장한 측면도를 나타낸다. 또한, 반도체 기판(10)의 소자 영역(20) 등의 도시는 생략한다.
소정의 도전 패턴(52)을 형성한 프린트 기판(51)에, 반도체 칩(10)을 페이스 다운으로 배치하고, 소스 범프 전극(27), 드레인 범프 전극(28), 게이트 범프 전극(여기서는 도시되지 않음)과 대응하는 도전 패턴(52)의 위치 정렬을 행하고, 열에 의한 땜납 리플로우나, 가압 상태에서의 초음파 진동을 이용하여 접착·접속되어 있다.
이미 설명한 바와 같이, 본 실시 형태에서는 입력 단자에 접속하는 소스 전극(소스 범프 전극(27))과, 출력 단자에 접속하는 드레인 전극(드레인 범프 전극(28))이 제1 주면(Sf1) 측에 형성된다. 따라서, MOSFET(100)의 동작 시에는 도 4의 화살표와 같이, 주로 소스 전극(소스 범프 전극(27))으로부터 반도체 기판(10)을 통해 드레인 전극(드레인 범프 전극(28))에 이르는 전류 경로가 형성된다. 그리고，이 전류 경로에 있어서의 저항은, 반도체 기판의 수직 방향의 저항 Ra, Rc와 수평 방향의 저항 Rb이다(도 13의 (B) 참조).
즉, 본 실시 형태의 구조에서는, 기판 수평 방향의 저항 성분인 저항 Rb가 발생하기 때문에, 이 저항 Rb를 가능한 한 작게 하는 것이 바람직하다. 따라서, 제2 주면(Sf2) 측에, 두께가 6000 Å인 후막 금속층(TM)을 배치한다. 후막 금속층(TM)에는 금(Au)이 채용되고, 저항 값이 낮고 그 두께가 두껍기 때문에, 기판 수평 방향의 저항 Rb를 작게 할 수 있다.
또한 Au는, 예를 들면 은(Ag)이나 구리(Cu)와 비교하여 내부식성 및 내산화 성이 높다. 따라서 제2 주면(Sf2)의 최표면에 노출되는 제1 금속층(31)에 Au를 채용함으로써, 반도체 칩(혹은 웨이퍼의 상태에서)을 장기간 보존한 경우라도 후막 금속층(TM)의 변색, 부식 등의 불량의 발생을 대폭 억제할 수 있다.
예를 들면, 웨이퍼의 상태에서 제1 금속층(31)이 변색하면, 조립 작업 공정에서의 다이싱 시트와의 밀착이 악화되어, 다이싱 작업 시에 칩 날림 등의 트러블을 일으키는 큰 요인으로 된다.
또한, 다이싱 후이어도, 변색 등에 의해 후막 금속층(TM)인 제1 금속층(31) 자체의 저항 값이 증가하면, 기판 수평 방향의 저항 저감에 충분히 기여할 수 없는 문제가 있다.
그러나 본 실시 형태에서는, 제2 주면(Sf2)의 최표면으로 되는 제1 금속층(31)(후막 금속층(TM))에 내부식성 및 내산화성이 높은 Au를 채용함으로써, 이를 보호하기 위한 보호막 등을 추가로 형성할 필요도 없어, 높은 신뢰성을 얻을 수 있다.
도 5는, 본 발명의 제2 실시 형태를 도시하는 도면이며, 도 4와 마찬가지로 반도체 기판(반도체 칩)(10)의 실장 예로서, 프린트 기판 등에 플립 칩 실장한 측면도를 나타낸다. 제2 실시 형태는, 제2 주면(Sf2) 측의 다층 금속층의 구조가 서로 다른 것이며, 반도체 기판(10)에 형성된 소자 영역(20)이나, 소스 전극(17), 드레인 전극(18) 등은, 도 1 ∼ 도 3과 마찬가지이므로, 상세한 설명 및 도시는 생략한다. 또한, 도 4와 동일 구성 요소는 동일 부호로 한다.
제2 실시 형태는, 제2 주면(Sf2) 측의 금속층 구조가, 적어도 제1 금속 층(31)과, 제2 금속층(32)과, 제3 금속층(33)을 포함하는 다층 금속 구조로 이루어지는 것이다.
제1 금속층(31)은, 제2 주면(Sf2)의 최표면에 형성되고, 내부식성 및 내산화성을 갖는 금속층(예를 들면 Au)이다. 제1 금속층(31)의 막 두께는, 예를 들면 500 Å이다. 또한, 반도체 기판(10)의 제2 주면(Sf2)의 표면에는, 접착성을 향상시키는 제2 금속층(32)(예를 들면 Ti : 두께 500 Å)이 형성된다.
제3 금속층(33)은, 제2 금속층(32)과 제1 금속층(31) 사이에 형성되고, 저항 값이 낮고 저렴한 금속층이며, 예를 들면 Cu이다. 또한, 제2 실시 형태에서는, 제3 금속층(33)이 후막 금속층(TM)으로 된다. 제3 금속층(33)의 두께는 예를 들면 6000 Å이다.
또한, 도 5와 같이 제3 금속층(33)과 제2 금속층(32) 사이에 다른 금속층(예를 들면 Ni : 두께 5000 Å)(40)이 형성되어도 된다.
즉, 제2 주면(Sf2) 측의 다층 금속 구조는, 반도체 기판(10) 측으로부터 Ti-Ni-Cu-Au이다.
제2 실시 형태에서는, 후막 금속층(TM)으로서 제3 금속층(33)을 형성하고, 이에 Cu를 채용한다. 또한 제2 주면(Sf2)의 최표면에는 제1 금속층(31)을 형성하고, 이에 Au를 채용한다. 이에 의해, 기판 수평 방향의 저항 Rb를 저감하고, 또한 제2 주면(Sf2)의 최표면의 변색, 부식 등의 불량의 발생을 대폭 억제할 수 있다.
또한, 제2 주면(Sf2)의 최표면으로 되는 제1 금속층(31)(Au)의 막 두께를 얇게 하여도, 후막 금속층(TM)(제3 금속층(33))에 의해 온 저항을 저감할 수 있으므 로, 제1 실시 형태와 비교하여 코스트의 증가를 회피할 수 있다.
또한, 제1 금속층(31)의 Au의 융점은 1063 ℃이다. 즉 제2 금속층(32)에 Ti(융점 : 1668 ℃)를 채용하고, 제2 실시 형태에서는 제3 금속층(33)에 Cu(융점 : 1083 ℃)를 채용하면, 제1 및 제2 실시 형태의 모두, 제2 주면(Sf2) 측의 다층 금속층의 융점이 1000 ℃ 이상으로 된다.
예를 들면, 도 4, 도 5와 같이 플립 칩 실장하는 경우, 실장된 최표면(제1 금속층(31) 표면)에, 제품명, 제조 연월 등이 레이저 인쇄(날인)된다. 본 실시 형태에서는 제2 주면(Sf2) 측은, 모두 융점이 1000 ℃ 이상인 금속층이므로, 고온의 레이저 인쇄에 대한 내성도 높일 수 있다. 이에 의해 후막 금속층(TM)(제1 금속층(31) 또는 제3 금속층(33))의 소실을 최소한으로 할 수 있으므로 온 저항의 변동이나, 소실 부분으로부터의 수분의 침입을 방지하는 것이 가능하다.
또한, 본 실시 형태에서는, 반도체 기판(반도체 칩)(10)의 실장 예로서 플립 칩 실장을 예로 설명하였다. 그러나 본 실시 형태는, 디스크리트 반도체에서, 제1 주면(Sf1) 측에 전류 경로 상의 2개의 전극을 배치하는 경우에 장치의 저항을 저감할 수 있는 것이다. 따라서, 상기의 예에 한하지 않고, COB(Chip on Board) 기술에 의한 실장이어도 마찬가지로 실시할 수 있다.
COB 기술에 의한 실장은, 제2 주면(Sf2) 측이 프린트 기판 등의 기판에 고착되고, 제1 주면(Sf1) 측의 전극이 본딩 와이어 등에 의해, 기판 상의 도전 패턴에 접속되는 것이며, 제2 주면(Sf2)과 기판과의 고착에는 도전성 또는 절연성 접착재가 채용된다.
특히 절연성 접착제를 채용하는 경우에는, 보다 반도체 기판(1) 내의 저항을 저감하는 요구가 높아지지만, 본 실시 형태에 의해 효율적으로 장치의 저항을 저감할 수 있다.
다음에, 도 6 내지 도 9를 참조하여 본 발명의 제3 실시 형태에 대해 설명한다. 또한, 제1 실시 형태와 동일 구성 요소는 동일 부호로 하고, 중복하는 부분은 그 설명을 생략한다.
반도체 기판(반도체 칩)(10)에 형성하는 소자 영역(20)으로서, 디스크리트(단기능) 반도체이면, 그 수는 복수이어도 된다. 제2 실시 형태는, 제1 MOSFET(100a) 및 제2 MOSFET(100b)의 2개의 소자 영역(20a, 20b)을, 드레인을 공통으로 하여 1개의 반도체 기판(반도체 칩)(10)에 집적화한 경우를 예로 설명한다.
스위칭 용도의 반도체 장치로서, 온 오프의 절환을 행할 뿐만 아니라, 예를 들면 이차 전지(LIB : Lithium Ion Battery)의 보호 회로에 채용되는 MOSFET와 같이, 전류 경로의 방향(전류가 흐르는 방향)을 절환하는 것이 알려져 있다.
도 6은, 쌍 방향의 전류 경로를 절환 가능한 반도체 장치(스위칭 소자)를 MOSFET로 구성한 경우의 일례를 도시하는 회로도이다.
스위칭 소자(200)는, 각각 다수의 MOS 트랜지스터 셀에 의해 구성되는 제1 MOSFET(100a) 및 제2 MOSFET(100b)를, 각각의 드레인 D를 공통으로 하여 직렬로 접속한다. 그리고 각각의 게이트 단자(G1, G2)에 게이트 신호를 인가하여 양쪽MOSFET를 제어하고, 제1 소스 단자(S1), 제2 소스 단자(S2)에 인가되는 전위차에 따라서 전류 경로를 절환한다.
제1 MOSFET(100a) 및 제2 MOSFET(100b)는 각각 기생 다이오드를 갖고 있다. 예를 들면, 제어 신호에 의해 제1 MOSFET(100a)를 오프하고, 제2 MOSFET(100b)를 온한다. 그리고 제1 소스 단자(S1)를 제2 소스 단자(S2)보다 고전위로 함으로써, 제1 MOSFET(100a)의 기생 다이오드와 제2 MOSFET(100b)에 의해 d1 방향의 전류 경로를 형성한다.
또한, 제어 신호에 의해 제1 MOSFET(100a)를 온하고, 제2 MOSFET(100b)를 오프한다. 그리고 제1 소스 단자(S1)를 제2 소스 단자(S2)보다 저전위로 함으로써, 제1 MOSFET(100a)와 제2 MOSFET(100b)의 기생 다이오드에 의해 d2 방향의 전류 경로를 형성한다.
또한, 게이트 단자(G1)와 게이트 단자(G2)를 함께 온함으로써, 기생 다이오드를 통하지 않고 전류 경로를 형성한다.
도 7은, 상기의 스위칭 소자(200)를 도시하는 평면도이며, 스위칭 소자(200)의 각 전극과, 외부 접속 전극을 도시하고 있다.
동일한 반도체 기판(10)에, 제1 소자 영역(20a)과 제2 소자 영역(20b)이 형성된다. 제1 소자 영역(20a)은 제1 MOSFET(100a)의 소자 영역이며, 제2 소자 영역(20b)은 제2 MOSFET(100b)의 소자 영역이다.
제1 MOSFET(100a), 제2 MOSFET(100b)는 칩의 중심선 X-X에 대해 예를 들면 선대칭으로 배치되고, 각각에 제1 소스 전극(17a), 제2 소스 전극(17b), 제1 게이트 패드 전극(19pa), 제2 게이트 패드 전극(19pb)이 형성된다.
제1 MOSFET(100a)의 소스 영역(도시되지 않음)은, 제1 소자 영역(20a) 상을 덮는 제1 소스 전극(17a)과 접속한다. 제1 소스 전극(17a)에는 제1 소스 범프 전극(27a)이 형성된다. 제1 MOSFET(100a)의 게이트 전극(도시되지 않음)은 반도체 기판(10)의 주변부에 연장되고 제1 게이트 패드 전극(19pa)에 접속한다. 제2 MOSFET(100b)도 마찬가지이다.
도 8은, 도 7의 c-c선 단면도이다.
제1 MOSFET(100a), 제2 MOSFET(100b)는, 제1 주면(Sf1)과 제2 주면(Sf2)을 갖는 동일한 반도체 기판(10)에 형성된다. 즉 반도체 기판(10)의 제1 소자 영역(20a)에 제1 MOSFET(100a)가 형성되고, 제2 소자 영역(20b)에 제2 MOSFET(100b)가 형성된다. 이에 의해, 제1 MOSFET(100a) 및 제2 MOSFET(100b)는, 즉 드레인 영역이 공통으로 되어 있다.
각각의 소자 영역(20a, 20b)을 구성하는 MOS 트랜지스터는 제1 실시 형태와 마찬가지이므로 설명은 생략하지만, 제2 실시 형태에서는 드레인 단자는 외부에 도출되지 않고, 드레인 전극도 형성되지 않는다.
즉, 제1 주면(Sf1) 측에는, 제1 소스 전극(17a), 제1 게이트 패드 전극(19pa), 제2 소스 전극(17b), 제2 게이트 패드 전극(19pb)만이 형성된다. 또한, 이들과 각각 접속하는 제1 소스 범프 전극(27a), 제1 게이트 범프 전극(29a) 및 제2 소스 범프 전극(27b), 제2 게이트 범프 전극(29b)을 형성한다(도 7 참조). 이들의 전극 부분의 상세한 구조는 제1 실시 형태와 마찬가지이다. 또한, 제1 MOSFET(100a) 및 제2 MOSFET(100b)의 구성은, 동일하다.
이와 같이 제2 실시 형태에서는 제1 소스 전극(17a) 및 제2 소스 전극(17b) 이, 모두 반도체 기판(10)의 제1 주면(Sf1) 측에 형성된 제1 전극 및 제2 전극으로 되고, 이 사이에 전류 경로가 형성된다.
구체적으로는, 제1 게이트 패드 전극(19pa) 및 제2 게이트 패드 전극(19pb)에 인가되는 제어 신호에 의해, 예를 들면 제1 MOSFET(100a)를 오프하고, 제2 MOSFET(100b)를 온한다. 이때 제1 소스 전극(17a)의 전위를 제2 소스 전극(17b)의 전위보다 높게 함으로써, 도면의 d1 방향으로 전류 경로가 형성된다. 한편, 제어 신호에 의해 제1 MOSFET(100a)를 온하고, 제2 MOSFET(100b)를 오프하여 제1 소스 전극(17a)의 전위를 제2 소스 전극(17b)의 전위보다 낮게 하면 d1 방향과는 반대의 d2 방향으로 전류 경로가 형성된다. 또한, 제1 MOSFET(100a) 및 제2 MOSFET(100b)를 함께 온하고, 제1 소스 전극(17a)과 제2 소스 전극(17b)의 전위차에 의해 기생 다이오드를 통하지 않고, d1 방향 또는 d2 방향으로 전류 경로를 형성한다.
즉, 제2 실시 형태에서는, 전류 경로는 제1 MOSFET(100a)의 제1 소스 전극(17a)으로부터 반도체 기판(10)을 통해 제2 MOSFET(100b)의 제2 소스 전극(17b)으로(또는 그 역방향으로) 형성된다.
제3 실시 형태에서는 상기의 반도체 기판(10)의 제2 주면(Sf2) 측에, 제1 금속층(31)으로서 후막 금속층(TM)을 배치한다. 즉, 반도체 기판(10)의 제2 주면(Sf2)에 접착성을 향상하기 위한 제2 금속층(32)(예를 들면 Ti : 500 Å)을 형성하고, 제2 주면(Sf2) 측에 노출하는 제1 금속층(31)(후막 금속층(TM))을 형성한다. 또한, 도 8과 같이, 제1 금속층(31)과 제2 금속층(32) 사이에 다른 금속층(40)(예를 들면 Ni : 5000 Å)을 형성하여도 된다.
또한, 도시는 생략하지만 다른 금속층(40)으로서 또한 구리(Cu)를 형성하여도 되고, 제2 주면(Sf2) 측의 다층 금속 구조는, 반도체 기판(10) 측으로부터 Ti(500 Å)-Ni(5000 Å)-Cu(1500 Å)-Au(6000 Å)로 된다.
후막 금속층(TM)은, 예를 들면 Au이며, 저항 값이 낮고 그 두께가 두껍기 때문에, 기판 수평 방향의 저항 Rb를 작게 할 수 있다.
또한 Au는, 내부식성 및 내산화성이 높아, 후막 금속층(TM)의 변색, 부식 등의 불량의 발생을 대폭 억제할 수 있다.
도 9는 상기의 반도체 기판(반도체 칩)(10) 실장 예를 도시하는 측면도이다. 프린트 기판(51) 등에 도전 패턴(52)을 형성하고, 반도체 칩(10)을 플립 칩 실장한다.
즉, 제1 소스 범프 전극(27a), 제1 게이트 범프 전극(29a), 제2 소스 범프 전극(27b), 제2 게이트 범프 전극(29b)을, 대응하는 도전 패턴(52)과 접속한다.
제2 주면(Sf2) 측에 형성하는 후막 금속층(TM)의 두께는, 제1 MOSFET(100a) 및 제2 MOSFET(100b)의 온 저항과 상관 관계가 있다(후술). 또한 그 상관 관계에서 온 저항의 저감이 포화하는 후막 금속층(TM)의 두께 W가 존재한다. 따라서, 후막 금속층(TM)의 두께 W를 온 저항의 저감이 포화하는 하한 부근의 두께로 함으로써, 코스트의 증가를 억제할 수 있다.
예를 들면, 제3 실시 형태에서 칩 사이즈가 1.8 ㎜ × 1.8 ㎜인 경우, 후막 금속층(TM)의 막 두께 W는, 6000 Å이다.
여기서, 제1 및 제2 실시 형태에서는, 플립 칩 실장이나, COB 기술에 의한 실장을 실현하기 위해, 제1 전극과 제2 전극을, 동일한 제1 주면(Sf1) 측에 배치하는 경우를 도시하였다.
한편 제3 실시 형태에서는, 드레인 전극은 외부에 도출되지 않고, 전류 경로 상의 제1 전극(제1 소스 전극(17a)) 및 제2 전극(제2 소스 전극(17b))이 제1 주면(Sf1) 측에 형성되는 구조이다(도 8 참조). 즉, 제3 실시 형태의 구조는, 실장 방법에 한정되지 않는다. 예를 들면, 도시는 생략하지만 리드 프레임에, 반도체 칩(10)의 제2 주면(Sf2) 측을 고착하고, 리드 프레임과 반도체 칩(10)을 수지층으로 피복하는, 일반적인 몰드 패키지의 실장 방법 등도 채용된다.
그러나, 본 실시 형태에서는, 반도체 기판(10)의 제2 주면(Sf2)에 형성한 후막 금속층(TM)에 의해, 제3 실시 형태에서도 반도체 장치의 온 저항을 저감할 수 있다.
도 10을 참조하여 제4 실시 형태를 설명한다. 제4 실시 형태는, 제3 실시 형태에서 제3 금속층(33)을 형성하는 경우이다. 소자 영역(20a, 20b)은 제3 실시 형태와 마찬가지이므로, 도시 및 설명은 생략한다. 또한 도 9와 동일한 구성 요소는 동일 부호로 한다.
제4 실시 형태에서는 반도체 기판(10)의 제2 주면(Sf2) 측에, 제1 금속층(31), 제2 금속층(32)을 형성하고, 제3 금속층(33)으로서 후막 금속층(TM)을 배치한다. 즉, 반도체 기판(10)의 제2 주면(Sf2)에 접착성을 향상하기 위한 제2 금속층(32)(예를 들면 Ti : 500 Å)을 형성하고, 제2 주면(Sf2) 측에 노출하는 제1 금속층(31)을 형성한다. 그리고 제3 금속층(33)을 제2 금속층(32) 및 제1 금속 층(31) 사이에 배치하여 이를 후막 금속층(TM)으로 한다. 또한, 제2 금속층(32)과 제3 금속층(33) 사이에 다른 금속층(40)(예를 들면 Ni : 5000 Å)을 형성하여도 된다.
후막 금속층(TM)은, 예를 들면 Cu이며, 저항 값이 낮고 그 두께가 두껍기 때문에, 기판 수평 방향의 저항 Rb를 작게 할 수 있다.
후막 금속층(TM)의 두께는, 제1 MOSFET(100a) 및 제2 MOSFET(100b)의 온 저항과 상관 관계가 있다(후술). 또한 그 상관 관계에서 온 저항의 저감이 포화하는 후막 금속층(TM)의 두께 W가 존재한다. 따라서, 후막 금속층(TM)의 두께 W를 온 저항의 저감이 포화하는 하한 부근의 두께로 함으로써, 코스트의 증가를 억제할 수 있다.
또한 제2 주면(Sf2)의 최표면에는 제1 금속층(31)을 형성하고, 이에 Au를 채용한다. 이에 의해, 기판 수평 방향의 저항 Rb를 저감하고, 또한 제2 주면(Sf2)의 최표면의 변색, 부식 등의 불량의 발생을 대폭 억제할 수 있다.
또한, 제2 주면(Sf2)의 최표면으로 되는 제1 금속층(31)(Au)의 막 두께를 얇게 하여도, 후막 금속층(TM)((제3 금속층(33))에 의해 온 저항을 저감할 수 있으므로, 제3 실시 형태와 비교하여 코스트의 증가를 회피할 수 있다.
다음에, 도 11을 참조하여, 후막 금속층(TM)의 두께와 장치의 저항의 관계에 대해 설명한다.
도 11은, 후막 금속층(TM)의 두께 W와, 제3 실시 형태의 MOSFET의 온 저항(RSSON)과의 관계를 도시한다. 횡축이, 실제의 반도체 기판(반도체 칩)(10)의 제2 주면(Sf2) 측에 형성한 후막 금속층(TM)의 두께 W(Å)이며, 제1 금속층(31)(Au)을 후막 금속층(TM)으로 한 경우이다. 또한 종축이, 게이트 전압 VG = 4 V인 경우의 온 저항 RSSON(Ω)이다. 반도체 칩(10)의 사이즈는 1.8 ㎜ × 1.8 ㎜이다.
상기의 전류 경로에 발생하는 저항 Ra, Rb, Rc는, MOSFET의 온 저항 RSSON에 직접 영향을 준다. 즉, 저항 Ra, Rb, Rc가 큰 경우에는, MOSFET의 온 저항도 커진다.
따라서, 반도체 칩(10)의 이면으로 되는 제2 주면(Sf2) 측에, 저항 값이 낮은 후막 금속층(TM)(Au)을 형성함으로써, MOSFET의 온 저항을 저감할 수 있다.
그런데, 도 11과 같이 후막 금속층(TM)(Au)의 두께가 어느 일정한 값을 초과하면, 온 저항의 저감이 포화 상태로 되는 것을 알았다. 이는, 후막 금속층(TM)을 두껍게 함으로써, 기판(칩)의 수평 방향의 저항 Rb는 작게 할 수 있지만, MOSFET의 온 저항으로서는 기판 수직 방향의 저항 Ra, Rb가 여전히 존재하고 있고 이들은 변화가 없기 때문이다.
즉, 상기의 칩 사이즈이면 후막 금속층(TM)(Au)의 막 두께는, 6000 Å 정도로 충분하다. 온 저항의 저감이 되지 않는 것이라면, 후막 금속층(TM)을 그 이상 두껍게 하는 것은 불필요하며, 후막 금속층(TM)이 지나치게 두꺼우면 도리어 문제도 발생한다.
예를 들면, 불필요하게 두꺼운 후막 금속층(TM)은, 당연히 코스트의 증가를 초래하고, 특히 후막 금속층(TM)에 Au를 채용하는 경우에는 코스트 삭감을 저지하게 된다.
또한, 후막 금속층(31)이 지나치게 두꺼우면(예를 들면 2 ㎛ 이상), 휘어짐의 발생이나, 조립 공정에서의 다이싱 작업 시에 블레이드의 마모를 빠르게 하기 쉽다고 하는 등의 문제도 있다.
그래서 본 실시 형태에서는, 후막 금속층(TM)의 두께를, 그 후막 금속층(TM)의 두께와 전류 경로의 저항 값(여기서는 MOSFET의 온 저항)과의 상관 관계에서, 저항 값이 포화하는 하한 부근의 막 두께로 한다.
이에 의해, 저코스트로 반도체 장치의 저항 값을 저감할 수 있고, 또한 내부식성, 내산화성을 향상시킨 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한 도 11에서는，1개의 칩 사이즈에 관한 특성을 도시하였지만, 다른 칩 사이즈이어도 마찬가지의 경향이 얻어진다. 즉, 칩 사이즈에 의해 저항 값이 포화하는 포화점은 변동할 가능성이 있지만, 온 저항과 후막 금속층(TM)의 두께 W의 관계에 있어서의 포화점은 존재한다.
즉, 본 실시 형태의 후막 금속층(TM)의 두께 W는 상기의 값에 한하지 않고, 후막 금속층(TM)의 두께 W와 전류 경로의 저항 값의 상관 관계에서 포화점의 하한 부근의 막 두께를 채용한다. 이에 의해, 코스트의 증가를 억제할 수 있다.
도 1은, 본 발명의 반도체 장치를 설명하는 평면도.
도 2는, 본 발명의 반도체 장치를 설명하는 단면도.
도 3은, 본 발명의 반도체 장치를 설명하는 단면도.
도 4는, 본 발명의 반도체 장치를 설명하는 측면도.
도 5는, 본 발명의 반도체 장치를 설명하는 측면도.
도 6은, 본 발명의 반도체 장치를 설명하는 회로도.
도 7은, 본 발명의 반도체 장치를 설명하는 평면도.
도 8은, 본 발명의 반도체 장치를 설명하는 단면도.
도 9는, 본 발명의 반도체 장치를 설명하는 측면도.
도 10은, 본 발명의 반도체 장치를 설명하는 측면도.
도 11은, 본 발명의 반도체 장치를 설명하는 특성도.
도 12는, 종래의 반도체 장치를 설명하는 단면도.
도 13은, 종래의 반도체 장치를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : n+형 실리콘 반도체 기판
2 : n-형 반도체층
4 : 채널층
7 : 트렌치
10 : 반도체 기판(반도체 칩)
11 : 게이트 절연막
13 : 게이트 전극
13c : 연결부
14 : 보디 영역
15 : 소스 영역
16 : 층간 절연막
17, 17a, 17b : 소스 전극
18 : 드레인 전극
19p, 19pa, 19pb : 게이트 패드 전극
20, 20a, 20b : 소자 영역
22, 22' : 고농도 불순물 영역
23 : 질화막
24 : UBM
25 : 솔더 레지스트
27 : 소스 범프 전극
28 : 드레인 범프 전극
29 : 게이트 범프 전극
31 : 제1 금속층
32 : 제2 금속층
33 : 제3 금속층
40 : 다른 금속층
TM : 후막 금속층
Sf1 : 제1 주면
Sf2 : 제2 주면
200 : 스위칭 소자
100, 100a, 100b : MOSFET
S, S1, S2 : 소스 단자(전극)
G, G1, G2 : 게이트 단자(전극)
D : 드레인 단자(전극)

Claims (11)

  1. 제1 주면 및 제2 주면을 갖는 반도체 기판과,
    상기 반도체 기판에 형성된 디스크리트 반도체의 소자 영역과,
    상기 제1 주면측에 형성되고, 상기 소자 영역에 각각 접속되는 제1 전극 및 제2 전극과,
    상기 제2 주면측에 노출되고 내부식성 및 내산화성을 갖는 제1 금속층과,
    상기 제1 금속층과 상기 반도체 기판의 상기 제2 주면 사이에 형성된 제2 금속층과,
    상기 제1 전극으로부터 상기 반도체 기판의 내부를 통해 상기 제2 전극에 이르는 전류 경로
    를 구비하고,
    상기 제1 금속층은 상기 제2 금속층보다 막 두께가 두꺼운 후막 금속층인 것에 의해 상기 전류 경로의 저항 값을 낮추며,
    상기 후막 금속층의 두께는, 그 후막 금속층의 두께와 상기 전류 경로의 저항 값과의 상관 관계에서, 상기 저항 값이 포화되는 하한 부근의 막 두께로 하는 것을 특징으로 하는 반도체 장치.
  2. 제1 주면 및 제2 주면을 갖는 반도체 기판과,
    상기 반도체 기판에 형성된 디스크리트 반도체의 소자 영역과,
    상기 제1 주면측에 형성되고, 상기 소자 영역에 각각 접속되는 제1 전극 및 제2 전극과,
    상기 제2 주면측에 노출되고 내부식성 및 내산화성을 갖는 제1 금속층과,
    상기 제1 금속층과 상기 반도체 기판의 상기 제2 주면 사이에 형성된 제2 금속층과,
    상기 제2 금속층과 상기 제1 금속층 사이에 형성된 제3 금속층과,
    상기 제1 전극으로부터 상기 반도체 기판의 내부를 통해 상기 제2 전극에 이르는 전류 경로
    를 구비하고,
    상기 제3 금속층은 상기 제1 금속층보다 막 두께가 두꺼운 후막 금속층인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 금속층은 금인 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 제3 금속층은 구리인 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 후막 금속층의 두께는, 그 후막 금속층의 두께와 상기 전류 경로의 저항 값과의 상관 관계에서, 상기 저항 값이 포화되는 하한 부근의 막 두께로 하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 후막 금속층의 막 두께는, 5000 Å ∼ 20000 Å인 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 소자 영역에, 전계 효과 트랜지스터, 바이폴라 트랜지스터, 다이오드 중 어느 하나가 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제1 주면 및 제2 주면을 갖는 반도체 기판에 디스크리트 반도체의 소자 영역을 형성한 반도체 장치로서,
    상기 소자 영역은, 상기 반도체 기판의 일부를 공통의 드레인 영역으로 하는 제1 절연 게이트형 반도체 소자 영역 및 제2 절연 게이트형 반도체 소자 영역을 갖고,
    상기 제1 주면측에 형성되고, 상기 제1 절연 게이트형 반도체 소자 영역 및 상기 제2 절연 게이트형 반도체 소자 영역에 각각 접속되는 제1 소스 전극 및 제2 소스 전극과,
    상기 제2 주면측에 노출되는, 내부식성 및 내산화성을 갖는 제1 금속층과,
    상기 제1 금속층과 상기 반도체 기판의 상기 제2 주면 사이에 형성된 제2 금속층과,
    상기 제1 소스 전극으로부터 상기 반도체 기판의 내부를 통해 상기 제2 소스 전극에 이르는 전류 경로
    를 구비하고,
    상기 제1 금속층은 상기 제2 금속층보다 막 두께가 두꺼운 후막 금속층인 것을 특징으로 하는 반도체 장치.
  9. 제1 주면 및 제2 주면을 갖는 반도체 기판에 디스크리트 반도체의 소자 영역을 형성한 반도체 장치로서,
    상기 소자 영역은, 상기 반도체 기판의 일부를 공통의 드레인 영역으로 하는 제1 절연 게이트형 반도체 소자 영역 및 제2 절연 게이트형 반도체 소자 영역을 갖고,
    상기 제1 주면측에 형성되고, 상기 제1 절연 게이트형 반도체 소자 영역 및 상기 제2 절연 게이트형 반도체 소자 영역에 각각 접속되는 제1 소스 전극 및 제2 소스 전극과,
    상기 제2 주면측에 노출되는, 내부식성 및 내산화성을 갖는 제1 금속층과,
    상기 제1 금속층과 상기 반도체 기판의 상기 제2 주면 사이에 형성된 제2 금속층과,
    상기 제2 금속층과 상기 제1 금속층 사이에 형성된 제3 금속층과,
    상기 제1 소스 전극으로부터 상기 반도체 기판의 내부를 통해 상기 제2 소스 전극에 이르는 전류 경로
    를 구비하고,
    상기 제3 금속층은 상기 제1 금속층보다 막 두께가 두꺼운 후막 금속층인 것을 특징으로 하는 반도체 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 금속층은 금인 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 제3 금속층은 구리인 것을 특징으로 하는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4664833B2 (ja) * 2006-02-15 2011-04-06 株式会社東芝 半導体記憶装置
JP2008085188A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP5511124B2 (ja) * 2006-09-28 2014-06-04 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
JP5337470B2 (ja) * 2008-04-21 2013-11-06 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
CN101826472A (zh) * 2010-03-04 2010-09-08 江阴新顺微电子有限公司 芯片背面复合材料多层金属化方法
US8759209B2 (en) * 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
CN204030643U (zh) * 2013-06-01 2014-12-17 快捷半导体(苏州)有限公司 用于电池管理和保护的系统及设备
JP6404591B2 (ja) * 2014-04-23 2018-10-10 富士電機株式会社 半導体装置の製造方法、半導体装置の評価方法および半導体装置
TWI690083B (zh) 2015-04-15 2020-04-01 杰力科技股份有限公司 功率金氧半導體場效電晶體及其製作方法
JP6480795B2 (ja) * 2015-04-16 2019-03-13 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた回路装置
JP6598037B2 (ja) 2015-07-01 2019-10-30 パナソニックＩｐマネジメント株式会社 半導体装置
US9564406B1 (en) * 2015-07-30 2017-02-07 Alpha And Omega Semiconductor Incorporated Battery protection package and process of making the same
JP6663927B2 (ja) * 2015-12-04 2020-03-13 ルネサスエレクトロニクス株式会社 半導体チップおよび半導体装置並びに電子装置
KR102163602B1 (ko) * 2017-07-13 2020-10-12 매그나칩 반도체 유한회사 실리콘-전도층-실리콘 스택 구조의 반도체 소자
JP6847887B2 (ja) 2018-03-23 2021-03-24 株式会社東芝 半導体装置
JP2022154154A (ja) 2021-03-30 2022-10-13 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368219A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd １チップデュアル型絶縁ゲート型半導体装置
JP2003045875A (ja) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk 半導体装置およびその製造方法
JP2003133329A (ja) 2001-08-09 2003-05-09 Denso Corp 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03224272A (ja) * 1989-12-25 1991-10-03 Fuji Electric Co Ltd パワーｉｃ
JP2796919B2 (ja) * 1992-05-11 1998-09-10 インターナショナル・ビジネス・マシーンズ・コーポレーション メタライゼーション複合体および半導体デバイス
KR100284746B1 (ko) * 1999-01-15 2001-03-15 김덕중 소스 영역 하부의 바디 저항이 감소된 전력용 디모스 트랜지스터
JP2002368218A (ja) * 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2003101025A (ja) * 2001-09-26 2003-04-04 Toshiba Corp 半導体装置
JP2003318130A (ja) * 2002-04-24 2003-11-07 Sanyo Electric Co Ltd 半導体装置
TWI361490B (en) * 2003-09-05 2012-04-01 Renesas Electronics Corp A semiconductor device and a method of manufacturing the same
JP2005101334A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2006059929A (ja) * 2004-08-18 2006-03-02 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP4153932B2 (ja) * 2004-09-24 2008-09-24 株式会社東芝 半導体装置および半導体装置の製造方法
US7446354B2 (en) * 2005-04-25 2008-11-04 Semiconductor Components Industries, L.L.C. Power semiconductor device having improved performance and method
DE102006037118B3 (de) * 2006-08-07 2008-03-13 Infineon Technologies Ag Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368219A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd １チップデュアル型絶縁ゲート型半導体装置
JP2003045875A (ja) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk 半導体装置およびその製造方法
JP2003133329A (ja) 2001-08-09 2003-05-09 Denso Corp 半導体装置

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