JP7280261B2 - 半導体素子および半導体装置 - Google Patents

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Description

本開示は、スイッチング回路が構成された半導体素子と、当該半導体素子を備える半導体装置とに関する。
ＭＯＳＦＥＴやＩＧＢＴなどスイッチング回路が構成された半導体素子と、当該半導体素子が搭載された半導体装置が広く知られている。特許文献１には、ＭＯＳＦＥＴである半導体素子が搭載された半導体装置の一例が開示されている。
当該半導体装置に搭載された半導体素子は、厚さ方向を向く表面に設けられ、かつソース電流が流れる主電極と、主電極に電気的に接合された金属製の導電部材を備える。厚さ方向から視て、主電極の面積は、半導体素子の面積の大半を占めている。導電部材は、たとえば銅と、インバー（鉄－ニッケル合金）とが積層された構成となっている。一方、当該半導体装置は、導電部材に接合された複数の銅ワイヤを備える。導電部材および複数の銅ワイヤは、熱伝導率が比較的大である。これにより、導電部材に銅ワイヤを接合させることが可能となるとともに、半導体素子の放熱性がより向上するため、半導体素子に構成されたスイッチング回路のオン抵抗を低減することができる。あわせて、サージ電圧に対するスイッチング回路の耐性を向上させることができる。
しかし、当該半導体素子には、その製造過程において厚さ方向に対して凹状の反りが発生することがある。この現象は、導電部材の熱膨張率が、半導体素子の主たる組成であるケイ素の熱膨張率よりも大であることにより、温度による導電部材の体積変化が影響するものと考えられる。半導体素子にこのような反りが発生すると、ダイパッドなどの配線部材に半導体素子を搭載する際、配線部材に対する半導体素子の接合強度が低下することが懸念される。
特開２０１５－１４２０５９号公報
本開示は上記事情に鑑み、放熱性の向上を図りつつ、反りを抑制することが可能な半導体素子、およびそれが搭載された半導体装置を提供することをその課題とする。
本開示の第１の側面によって提供される半導体素子は、厚さ方向を向く主面を有する素子本体と、前記素子本体に導通する主面電極と、を備え、前記主面電極は、前記主面の上に設けられた第１部と、前記第１部に接して設けられ、かつ前記厚さ方向に対して直交する方向において互いに離れて位置する複数の第２部と、を有し、前記厚さ方向に沿って視て、前記複数の第２部の合計面積が、前記複数の第２部に重なる部分を含めた前記第１部の面積よりも小である。
本開示の第２の側面によって提供される半導体装置は、本開示の第１の側面によって提供される半導体素子に対して、前記素子本体に導通する裏面電極をさらに備える半導体素子を備える。当該半導体装置は、当該半導体素子が搭載されるダイパッドと、前記ダイパッドと前記裏面電極との間に介在し、かつ導電性を有する接合層と、前記ダイパッドから離れて位置する端子と、前記主面電極の前記複数の第２部のいずれかと前記端子とに接合されたワイヤと、をさらに備え、前記ワイヤの組成は、銅を含む。
本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態にかかる半導体素子の平面図である。 図１に示す半導体素子の平面レイアウト図である。 図１のＩＩＩ－ＩＩＩ線に沿う断面図である。 図３の部分拡大図である。 図３の部分拡大図である。 図３の部分拡大図である。 図３の部分拡大図である。 図６の部分拡大図である。 図１に示す半導体素子の素子本体に構成されたスイッチング回路の部分拡大平面図である。 図１に示す半導体素子の回路ブロック図である。 図１に示す半導体素子の製造工程を説明する断面図である。 図１に示す半導体素子の製造工程を説明する断面図である。 図１に示す半導体素子の製造工程を説明する断面図である。 図１に示す半導体素子の製造工程を説明する断面図である。 図１に示す半導体素子の製造工程を説明する断面図である。 図１に示す半導体素子の製造工程を説明する断面図である。 図１に示す半導体素子の製造工程を説明する断面図である。 図１に示す半導体素子の製造工程を説明する断面図である。 図１８に示す製造工程に対応する部分拡大図である。 図１に示す半導体素子の製造工程を説明する断面図である。 本開示の第１実施形態にかかる半導体装置の斜視図である。 図２１に示す半導体装置の平面図であり、封止樹脂を透過している。 図２１に示す半導体装置の底面図である。 図２１に示す半導体装置の正面図である。 図２１に示す半導体装置の右側面図である。 図２２のＸＸＶＩ－ＸＸＶＩ線に沿う断面図である。 図２２のＸＸＶＩＩ－ＸＸＶＩＩ線に沿う断面図である。 図２２のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿う断面図である。 図２６の部分拡大図である。 本開示の第２実施形態にかかる半導体素子の部分拡大断面図である。 本開示の第２実施形態にかかる半導体装置の部分拡大断面図である。 本開示の第３実施形態にかかる半導体素子の部分拡大断面図である。 本開示の第３実施形態にかかる半導体装置の部分拡大断面図である。 図３３に示す半導体装置の部分拡大断面図である。
本開示を実施するための形態について、添付図面に基づいて説明する。
〔第１実施形態〕
図１～図２９に基づき、本開示の第１実施形態にかかる半導体素子Ａ１０と、半導体素子Ａ１０を備える半導体装置Ｂ１０について説明する。
＜半導体素子Ａ１０＞
図１～図６に基づき、半導体素子Ａ１０について説明する。これらの図に示す半導体素子Ａ１０は、素子本体１０、主面電極２１、下地層２９、裏面電極２２、入力電極２３、複数の試験電極２４、および表面保護膜２５を備える。半導体素子Ａ１０が示す例においては、素子本体１０には、スイッチング回路３０と、スイッチング回路３０に導通する制御回路４０とが構成されている。スイッチング回路３０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などである。半導体素子Ａ１０の説明においては、スイッチング回路３０がｎチャンネル型、かつ縦型構造のＭＯＳＦＥＴである場合を対象とする。制御回路４０は、スイッチング回路３０を流れる電流や、スイッチング回路３０の温度などを検出することにより、スイッチング回路３０が正常に作動するための制御を行う。つまり、半導体素子Ａ１０は、ＩＰＤ（Intelligent Power Device）の主要構成部をなしている。
半導体素子Ａ１０の説明においては、便宜上、素子本体１０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。
素子本体１０は、図１に示すように、厚さ方向ｚに沿って視て矩形状である。素子本体１０は、主面１０Ａおよび裏面１０Ｂを有する。主面１０Ａは、厚さ方向ｚを向く。裏面１０Ｂは、主面１０Ａとは反対側を向く。図３に示すように、素子本体１０は、半導体基板１１、エピタキシャル層１２、層間絶縁膜１３、配線層１４およびパッシベーション膜１５を備える。
図３に示すように、半導体基板１１は、エピタキシャル層１２、層間絶縁膜１３、配線層１４およびパッシベーション膜１５を支持している。半導体基板１１は、ｎ＋型半導体層である。半導体基板１１は、ケイ素（Ｓｉ）、または炭化ケイ素（ＳｉＣ）などからなる。厚さ方向ｚにおいて半導体基板１１に対してエピタキシャル層１２とは反対側を向く半導体基板１１の表面が、素子本体１０の裏面１０Ｂに相当する。
図３に示すように、エピタキシャル層１２は、半導体基板１１に積層されている。エピタキシャル層１２は、ｎ－型半導体層である。スイッチング回路３０および制御回路４０は、エピタキシャル層１２において構成される。エピタキシャル層１２は、半導体基板１１に導通している。
図３に示すように、層間絶縁膜１３は、エピタキシャル層１２に積層されている。層間絶縁膜１３は、酸化ケイ素（ＳｉＯ2）膜、および窒化ケイ素（Ｓｉ3Ｎ4）膜の少なくともいずれかから構成される。層間絶縁膜１３は、プラズマＣＶＤ（Chemical Vapor Deposition）などにより形成される。
図３に示すように、配線層１４は、厚さ方向ｚにおいて主面１０Ａと同じ向きを向く層間絶縁膜１３の表面と、層間絶縁膜１３の内部とにおいて形成されている。配線層１４は、エピタキシャル層１２に導通している。配線層１４は、たとえばアルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、およびタンタル（Ｔａ）を含む金属材料群から選択された１つ、または複数の金属からなる。
図３に示すように、パッシベーション膜１５は、層間絶縁膜１３に積層されている。パッシベーション膜１５は、電気絶縁性を有する。パッシベーション膜１５は、たとえば、層間絶縁膜１３に積層された酸化ケイ素膜と、当該酸化ケイ素膜に積層された窒化ケイ素膜とにより構成される。図５および図７に示すように、パッシベーション膜１５には、厚さ方向ｚに貫通する複数の開口部１５１が設けられている。複数の開口部１５１は、厚さ方向ｚに対して直交する方向において互いに離れて位置する。開口部１５１から、配線層１４の一部が露出している。半導体素子Ａ１０においては、厚さ方向ｚにおいて主面１０Ａと同じ向きを向くパッシベーション膜１５の表面と、開口部１５１から露出する配線層１４の表面とが、素子本体１０の主面１０Ａに相当する。
主面電極２１は、図７に示すように、複数の開口部１５１のうち、厚さ方向ｚに沿って視たときの面積が最も大である当該開口部１５１を塞ぐように設けられている。主面電極２１は、下地層２９および配線層１４を介して、エピタキシャル層１２において構成されたスイッチング回路３０および制御回路４０の双方に導通している。したがって、主面電極２１は、素子本体１０に導通している。主面電極２１は、第１部２１１、および複数の第２部２１２を有する。
図３および図４に示すように、第１部２１１は、素子本体１０の主面１０Ａの上に設けられている。半導体素子Ａ１０においては、第１部２１１は、下地層２９を介して主面１０Ａを覆っている。図７に示すように、第１部２１１は、下地層２９を介して、開口部１５１に隣接するパッシベーション膜１５の一部を覆っている。第１部２１１の組成は、銅を含む。このため、第１部２１１は、銅のみの場合や、銅を含む合金の場合のどちらでもよい。第１部２１１は、熱伝導率が比較的大である金属であることが好ましい。第１部２１１の厚さは、８μｍ以上１２μｍ以下である。
図３に示すように、複数の第２部２１２は、第１部２１１に接して設けられている。複数の第２部２１２は、厚さ方向ｚに対して直交する方向において互いに離れて位置する。複数の第２部２１２の各々は、第１部２１１から厚さ方向ｚに突出している。図４に示すように、半導体素子Ａ１０においては、複数の第２部２１２の各々は、第１層２１２Ａおよび第２層２１２Ｂを有する。
図４に示すように、第１層２１２Ａは、第１部２１１に積層されている。第１層２１２Ａの組成は、金属元素を含む。当該金属元素は、ニッケル（Ｎｉ）である。第１層２１２Ａの厚さは、１μｍ以上５μｍ以下である。厚さ方向ｚに沿って視て、第１層２１２Ａの形状は、略矩形状である。
図４に示すように、第２層２１２Ｂは、第１層２１２Ａに積層されている。第２層２１２Ｂの組成は、金属元素を含む。第２層２１２Ｂの組成に含まれる金属元素は、第１層２１２Ａに含まれる金属元素とは異なる。第２層２１２Ｂの組成は、パラジウム（Ｐｄ）を含む。第２層２１２Ｂの組成は、パラジウムに替えて金（Ａｕ）を含むものでもよい。第２層２１２Ｂの厚さは、０．１μｍ以上０．３μｍ以下である。厚さ方向ｚに沿って視て、複数の第２層２１２Ｂの各々は、略矩形状である。半導体素子Ａ１０が示す例においては、複数の第２層２１２Ｂの各々は、厚さ方向ｚに沿って視て、一辺の長さが０．１５ｍｍである略正方形状である。この他、複数の第２層２１２Ｂの各々は、円形状でもよい。
図１に示すように、厚さ方向ｚに沿って視て、複数の第２部２１２の合計面積は、複数の第２部２１２に重なる部分を含めた第１部２１１の面積よりも小である。また、厚さ方向ｚに沿って視て、複数の第２部２１２に重なる部分を含めた第１部２１１の面積に対する、複数の第２部２１２の合計面積の割合は、２０％以上５０％以下である。
厚さ方向ｚに沿って視て、素子本体１０の主面１０Ａの面積に対する主面電極２１の面積（複数の第２部２１２に重なる部分を含めた第１部２１１の面積）の割合は、５０％以上９０％未満である。主面電極２１の当該面積は、１．０ｍｍ2以上であることが好ましい。
下地層２９は、図３および図４に示すように、素子本体１０の主面１０Ａと、主面電極２１の第１部２１１との間に介在している。さらに下地層２９は、図５に示すように、主面１０Ａと、入力電極２３の第１層２３１（詳細は後述）との間に介在している。下地層２９は、バリア層２９１およびシード層２９２を有する。バリア層２９１は、主面１０Ａに接している。バリア層２９１は、チタンからなる。シード層２９２は、バリア層２９１と、第１部２１１および第１層２３１との間に介在している。シード層２９２の組成は、第１部２１１の組成と同一である。このため、シード層２９２の組成は、銅を含む。
裏面電極２２は、図３に示すように、素子本体１０の裏面１０Ｂに設けられている。裏面電極２２は、裏面１０Ｂの全体に設けられている。裏面電極２２は、半導体基板１１を介してエピタキシャル層１２に導通している。したがって、裏面電極２２は、素子本体１０に導通している。図６に示すように、裏面電極２２は、第１層２２１および第２層２２２を有する。第１層２２１は、裏面１０Ｂに接している。第１層２２１の組成は、銀（Ａｇ）を含む。第２層２２２は、第２層２２２に積層されている。第２層２２２の組成は、金を含む。
図６に示すように、素子本体１０の半導体基板１１には、ケイ化物層１１１が形成されている。ケイ化物層１１１は、素子本体１０の裏面１０Ｂを含む。ケイ化物層１１１は、裏面電極２２に接している。ケイ化物層１１１の組成は、ケイ素と、ケイ素とは異なる金属元素とを含む。半導体素子Ａ１０においては、ケイ化物層１１１の組成は、ケイ素およびニッケルを含む。
入力電極２３は、図３および図５に示すように、下地層２９に接し、かつ素子本体１０の主面１０Ａの上に設けられている。入力電極２３は、複数の開口部１５１のうち、主面電極２１が塞ぐ当該開口部１５１から離れて位置する複数の開口部１５１のいずれかを塞ぐように設けられている。入力電極２３は、下地層２９および配線層１４を介して、エピタキシャル層１２において構成された制御回路４０に導通している。入力電極２３は、第１層２３１、第２層２３２および第３層２３３を有する。厚さ方向ｚに沿って視て、入力電極２３は、略矩形状である。
図５に示すように、第１層２３１は、下地層２９に積層されている。第１層２３１の組成および厚さは、第１部２１１（主面電極２１）の組成および厚さと同一である。第２層２３２は、第１層２３１に積層されている。第２層２３２の組成および厚さは、第２部２１２（主面電極２１）の第１層２１２Ａの組成および厚さと同一である。第３層２３３は、第２層２３２に積層されている。第３層２３３の組成および厚さは、第２部２１２の第２層２１２Ｂの組成および厚さと同一である。厚さ方向ｚに沿って視て、第１層２３１、第２層２３２および第３層２３３の形状は、いずれも等しい。
複数の試験電極２４は、図１に示すように、素子本体１０の主面１０Ａの上に設けられている。複数の試験電極２４の各々の断面構成は、図５に示す入力電極２３の断面構成と同様である。複数の試験電極２４は、入力電極２３と同じく、下地層２９および配線層１４を介して、エピタキシャル層１２において構成された制御回路４０に導通している。複数の試験電極２４は、半導体素子Ａ１０の製造において、制御回路４０の導通状態などを確認するために設けられている。
表面保護膜２５は、図３に示すように、パッシベーション膜１５の表面（素子本体１０の主面１０Ａの一部）を覆っている。表面保護膜２５は、主面電極２１の第１部２１１の側面と、入力電極２３の側面、および複数の試験電極２４の各々の側面の一部とを覆っている。表面保護膜２５は、電気絶縁性を有する。表面保護膜２５は、たとえばポリイミドを含む材料からなる。
次に、図７～図９に基づき、素子本体１０のエピタキシャル層１２において構成されたスイッチング回路３０について説明する。スイッチング回路３０は、複数のトレンチゲート構造３１、ゲート絶縁膜３２、複数のボディ領域３３、複数のソース領域３４、複数のボディコンタクト領域３５、およびＤＴＩ構造３６を備える。これらのうち、複数のボディ領域３３、複数のソース領域３４、および複数のボディコンタクト領域３５は、エピタキシャル層１２の表層部を置き換えることにより構成された、エピタキシャル層１２とは異なる半導体層である。エピタキシャル層１２は、半導体基板１１とともにスイッチング回路３０のドレイン領域を構成している。ここで、スイッチング回路３０の説明においては、素子本体１０の層間絶縁膜１３および配線層１４について、より詳細に説明する。
複数のトレンチゲート構造３１は、図７および図８に示すように、厚さ方向ｚにおける複数のボディ領域３３と、複数のソース領域３４、および複数のボディコンタクト領域３５との境界面から半導体基板１１に向けて延びている。複数のトレンチゲート構造３１は、第１方向ｘにおいて等間隔に配列され、かつ第２方向ｙに延びている。複数のトレンチゲート構造３１の各々は、第１トレンチ３１１、ゲート電極３１２および埋込み電極３１３を有する。
図８に示すように、第１トレンチ３１１は、厚さ方向ｚにおける複数のボディ領域３３と、複数のソース領域３４、および複数のボディコンタクト領域３５との境界面から半導体基板１１に向けて掘り込まれた溝をなしている。ゲート電極３１２および埋込み電極３１３は、厚さ方向ｚにおいて互いに離間した状態で、第１トレンチ３１１に収容されている。埋込み電極３１３は、厚さ方向ｚにおいてゲート電極３１２に対して半導体基板１１に近づく側に位置する。ゲート電極３１２および埋込み電極３１３は、たとえば多結晶ポリシリコンである。ゲート電極３１２および埋込み電極３１３は、第２方向ｙに延びている。
図８に示すように、ゲート電極３１２には、厚さ方向ｚにおいて埋込み電極３１３から遠ざかる側に凹む凹部３１２Ａが形成されている。凹部３１２Ａは、第２方向ｙに延びている。埋込み電極３１３には、凹部３１２Ａに対向する上端部３１３Ａが形成されている。上端部３１３Ａの第１方向ｘにおける寸法は、上端部３１３Ａを除く埋込み電極３１３の当該寸法よりも小である。上端部３１３Ａは、凹部３１２Ａに収容されている。
図８に示すように、複数の第１トレンチ３１１には、ゲート絶縁膜３２が埋め込まれている。このため、ゲート電極３１２および埋込み電極３１３は、ゲート絶縁膜３２に覆われている。ゲート絶縁膜３２は、たとえば酸化ケイ素である。ゲート電極３１２および埋込み電極３１３は、ゲート絶縁膜３２により互いに電気絶縁されている。これにより、ゲート電極３１２および埋込み電極３１３は、トレンチゲート構造３１の外部に対して電気絶縁がなされた構成となっている。複数の第１トレンチ３１１に埋め込まれたゲート絶縁膜３２の各々は、厚膜部３２１、薄膜部３２２および介在部３２３を有する。
図８に示すように、厚膜部３２１は、埋込み電極３１３のうち、上端部３１３Ａを除く部分を覆っている。厚膜部３２１は、エピタキシャル層１２に接している。薄膜部３２２は、ゲート電極３１２のうち、凹部３１２Ａを除く部分を覆っている。薄膜部３２２の第１方向ｘにおける厚さｔ２は、厚膜部３２１の第１方向ｘにおける厚さｔ１よりも小（ｔ２＜ｔ１）である。介在部３２３は、ゲート電極３１２の凹部３１２Ａと、埋込み電極３１３の上端部３１３Ａとの間を位置している。介在部３２３の厚さ方向ｚにおける厚さｔ３は、厚膜部３２１の厚さｔ１よりも小であり、薄膜部３２２の厚さｔ２よりも大（ｔ２＜ｔ３＜ｔ１）である。介在部３２３の厚さｔ３は、薄膜部３２２の厚さｔ２と等しくてもよい。
図８に示すように、半導体素子Ａ１０が示す例においては、第１トレンチ３１１は、厚さ方向ｚに対して一様断面で延びる構成をとっている。本構成以外に、第２方向ｙから視て、第１トレンチ３１１は、第１トレンチ３１１の第１方向ｘにおける寸法が半導体基板１１に向けて徐々に小となるようなテーパが付された構成でもよい。
複数のボディ領域３３は、図７および図８に示すように、エピタキシャル層１２に積層されている。複数のボディ領域３３は、ｐ－型半導体層である。複数のボディ領域３３は、第２方向ｙに延びている。複数のボディ領域３３の各々（ただし、複数のボディ領域３３のうち、第１方向ｘの両側に位置する一対の当該ボディ領域３３の各々を除く。）は、複数のトレンチゲート構造３１のうち、第１方向ｘにおいて互いに隣り合う２つの当該トレンチゲート構造３１に挟まれている。２つの当該トレンチゲート構造３１に挟まれた複数のボディ領域３３のいずれかは、当該２つのトレンチゲート構造３１の各々に埋め込まれたゲート絶縁膜３２の薄膜部３２２に接している。
複数のソース領域３４、および複数のボディコンタクト領域３５は、図７および図８に示すように、複数のボディ領域３３に積層されている。複数のソース領域３４は、ｎ＋型半導体層である。複数のボディコンタクト領域３５は、ｐ＋型半導体層である。第２方向ｙに対して直交する任意の断面にかかる複数のトレンチゲート構造３１の各々においては、当該トレンチゲート構造３１の第１方向ｘの一方側に、複数のソース領域３４のいずれかが隣接する。あわせて、当該トレンチゲート構造３１の第１方向ｘの他方側に、複数のボディコンタクト領域３５のいずれかが隣接する。図９に示すように、厚さ方向ｚに沿って視て、複数のトレンチゲート構造３１のうち、隣り合う２つの当該トレンチゲート構造３１に挟まれた領域において、複数のソース領域３４、および複数のボディコンタクト領域３５は、第１方向ｘにおいて互いに接している。あわせて、複数のソース領域３４、および複数のボディコンタクト領域３５は、当該領域において第２方向ｙにおいて交互に配置され、かつ互いに接している。このため、厚さ方向ｚに沿って視て、複数のソース領域３４、および複数のボディコンタクト領域３５は、当該領域において市松模様をなしている。複数のソース領域３４、および複数のボディコンタクト領域３５は、ゲート絶縁膜３２により覆われている。複数のボディコンタクト領域３５は、ｐ型半導体層とされた複数のボディ領域３３に置き換えることができる。
ＤＴＩ構造３６（ＤＴＩ；Deep Trench Isolation）は、図７に示すように、厚さ方向ｚにおけるエピタキシャル層１２と層間絶縁膜１３との境界面から半導体基板１１に向けて延びている。ＤＴＩ構造３６の底部は、複数のトレンチゲート構造３１の底部よりもさらに半導体基板１１の近くに位置する。図２に示すように、厚さ方向ｚに沿って視て、ＤＴＩ構造３６は、複数のトレンチゲート構造３１の周囲を囲む枠状である。これらにより、スイッチング回路３０は、ＤＴＩ構造３６により制御回路４０から区画されている。あわせて、半導体素子Ａ１０が示す例においては、スイッチング回路３０は、ＤＴＩ構造３６により２つの領域に区画されている。ＤＴＩ構造３６は、第２トレンチ３６１および絶縁体３６２を有する。
図７に示すように、第２トレンチ３６１は、厚さ方向ｚにおけるエピタキシャル層１２と層間絶縁膜１３との境界面から半導体基板１１に向けて掘り込まれた溝をなしている。絶縁体３６２は、第２トレンチ３６１に収容されている。絶縁体３６２は、たとえば多結晶ポリシリコン、または酸化ケイ素である。第２トレンチ３６１には、ゲート絶縁膜３２が埋め込まれている。絶縁体３６２は、ゲート絶縁膜３２に覆われている。半導体素子Ａ１０が示す例においては、スイッチング回路３０を区画する手段としてＤＴＩ構造３６を用いる場合を説明しているが、当該手段として他に、エピタキシャル層１２の一部を置き換えることにより形成されたｐ型拡散領域を用いてもよい。
層間絶縁膜１３は、図７に示すように、第１膜１３Ａ、第２膜１３Ｂ、第３膜１３Ｃおよび第４膜１３Ｄを有する。第１膜１３Ａは、ゲート絶縁膜３２に積層されている。図８に示すように、複数のトレンチゲート構造３１の各々には、厚さ方向ｚにおいてゲート電極３１２と、複数のソース領域３４および複数のボディコンタクト領域３５との間の段差により凹溝３１４が形成されている。第１膜１３Ａは、複数の凹溝３１４に入り込んでいる。第２膜１３Ｂは、第１膜１３Ａに積層されている。第３膜１３Ｃは、第２膜１３Ｂに積層されている。第４膜１３Ｄは、第３膜１３Ｃに積層されている。第４膜１３Ｄには、厚さ方向ｚに貫通する複数の開口部１３１が設けられている。複数の開口部１３１の位置および大きさは、パッシベーション膜１５の複数の開口部１５１の位置および大きさに対応している。このため、複数の開口部１３１は、複数の開口部１５１に通じている。
配線層１４は、図７に示すように、第１配線層１４１、複数の第１ビア１４２、第２配線層１４３および複数の第２ビア１４４を有する。第１配線層１４１は、第１膜１３Ａの上に形成され、かつ第２膜１３Ｂに覆われている。複数の第１ビア１４２は、第１膜１３Ａに埋め込まれている。複数の第１ビア１４２は、第１配線層１４１と、複数のソース領域３４および複数のボディコンタクト領域３５とに接続されている。第２配線層１４３は、第３膜１３Ｃの上に形成されている。第２配線層１４３の周縁は、第４膜１３Ｄに覆われている。第４膜１３Ｄに覆われていない第２配線層１４３の部分は、第４膜１３Ｄに設けられた開口部１３１と、パッシベーション膜１５に設けられた開口部１５１との双方から露出しており、その露出した部分が下地層２９に覆われている。複数の第２ビア１４４は、第２膜１３Ｂおよび第３膜１３Ｃに埋め込まれている。複数の第２ビア１４４は、第１配線層１４１と第２配線層１４３とに接続されている。
次に、図１０に基づき、素子本体１０のエピタキシャル層１２において構成されたスイッチング回路３０および制御回路４０の回路構成について説明する。
先述のとおり、半導体素子Ａ１０が示す例においては、スイッチング回路３０は、ＤＴＩ構造３６により２つの領域に区画されている。このため、スイッチング回路３０は、２つのＭＯＳＦＥＴにより構成される。これらのＭＯＳＦＥＴは、裏面電極２２と主面電極２１との導電経路おいて並列接続されている。
半導体素子Ａ１０が示す例においては、スイッチング回路３０は、下アーム回路（ローサイド領域）に用いられる場合を示している。このため、裏面電極２２は、スイッチング回路３０のドレイン電流が流れるＯＵＴ電極である。主面電極２１は、スイッチング回路３０のソース電流が流れるＧＮＤ電極である。また、入力電極２３は、スイッチング回路３０を駆動させるためのゲート電圧が印加されるＩＮ電極である。入力電極２３は、スイッチング回路３０のゲート（複数のトレンチゲート構造３１のゲート電極３１２）に導通している。
制御回路４０は、低電圧防止回路４１、過熱保護回路４２、過電流保護回路４３、アクティブクランプ回路４４、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３およびダイオードＤを備える。これらのうち、低電圧防止回路４１、過熱保護回路４２、過電流保護回路４３、第１抵抗Ｒ１およびダイオードＤは、入力電極２３と主面電極２１との導電経路において互いに並列接続されている。過電流保護回路４３は、スイッチング回路３０のソースにも導通している。ダイオードＤは、たとえばショットキーバリアダイオードである。第２抵抗Ｒ２は、入力電極２３と、スイッチング回路３０のゲートとの導電経路において、低電圧防止回路４１と過熱保護回路４２との間に接続されている。第３抵抗Ｒ３は、入力電極２３と、スイッチング回路３０のゲートとの導電経路において、過電流保護回路４３と当該ゲートとの間に接続されている。アクティブクランプ回路４４は、裏面電極２２と、スイッチング回路３０のゲート（第３抵抗Ｒ３と当該ゲートとの導電経路）との間に接続されている。
低電圧防止回路４１は、入力電極２３と主面電極２１との間の電位差、すなわちスイッチング回路３０のゲートに印加されるゲート電圧が所定の値よりも低下した場合に、スイッチング回路３０の駆動を停止させる。これにより、スイッチング回路３０が誤動作を防止することができる。
過熱保護回路４２は、スイッチング回路３０のドレイン領域を構成する素子本体１０の半導体基板１１およびエピタキシャル層１２の温度を検出し、当該温度が所定の値よりも上昇した場合に、スイッチング回路３０の駆動を停止させる。これにより、スイッチング回路３０の過度な温度上昇が回避されるため、スイッチング回路３０を保護することができる。
過電流保護回路４３は、スイッチング回路３０のソース電流を検出し、当該電流が所定の値よりも大となった場合に、スイッチング回路３０の駆動を停止させる。これにより、アーム短絡などが要因となってスイッチング回路３０に過度な電流が流れることが回避されるため、スイッチング回路３０を保護することができる。
アクティブクランプ回路４４は、たとえば直列接続されたツェナーダイオードおよびダイオードを含む。これらは、逆バイアス接続されている。これにより、スイッチング回路３０のドレイン－ソース間に過度なサージ電圧が印加された場合に、アクティブクランプ回路４４によりスイッチング回路３０をターンオフさせることができるため、当該サージ電圧を抑制することができる。
次に、図１１～図２０に基づき、半導体素子Ａ１０の製造方法の一例について説明する。なお、図１１～図２０（ただし、図１９を除く。）の断面位置は、図３の断面位置に等しい。
まず、図１１に示すように、ウエハ状の半導体基板１１の上に、エピタキシャル層１２、層間絶縁膜１３、配線層１４およびパッシベーション膜１５を積層させることにより素子本体１０を形成した後、素子本体１０の主面１０Ａを覆う下地層２９を形成する。下地層２９は、主面１０Ａにバリア層２９１、シード層２９２の順にスパッタリング法により積層させることにより形成される。バリア層２９１はチタンである。シード層２９２は銅である。
次いで、図１２に示すように、第１レジスト層８１により下地層２９の一部を覆うマスクを形成する。当該マスクは、スピンコータを用いて第１レジスト層８１を下地層２９に塗布した後、フォトリソグラフィパターニングにより形成される。
次いで、図１３に示すように、第１レジスト層８１によるマスクから露出した下地層２９に主面電極２１の第１部２１１と、入力電極２３の第１層２３１とを積層させる。第１部２１１および第１層２３１は、下地層２９を導電経路とした電解めっきにより積層される。第１部２１１および第１層２３１は、ともに銅である。第１部２１１および第１層２３１を積層させた後、第１レジスト層８１を除去する。
次いで、図１４に示すように、第２レジスト層８２により下地層２９と、主面電極２１の第１部２１１および入力電極２３の第１層２３１の各々一部ずつとをマスクを形成する。当該マスクは、スピンコータを用いて第２レジスト層８２を下地層２９、第１部２１１および第１層２３１に塗布した後、フォトリソグラフィパターニングより形成される。
次いで、図１５に示すように、第２レジスト層８２によるマスクから露出した主面電極２１の第１部２１１に、第２部２１２を第１層２１２Ａ、第２層２１２Ｂの順に積層させる。同様に、第２レジスト層８２によるマスクから露出した入力電極２３の第１層２３１に、第２層２３２および第３層２３３をこの順に積層させる。これらは、下地層２９を導電経路とした電解めっきにより積層される。第１層２１２Ａおよび第２層２３２は、ニッケルである。第２層２１２Ｂおよび第３層２３３は、パラジウムである。これらを積層させた後、第２レジスト層８２を除去する。本工程により、主面電極２１および入力電極２３の形成が完了する。
次いで、図１６に示すように、主面電極２１および入力電極２３に覆われていない下地層２９を除去する。下地層２９は、ウェットエッチングにより除去される。その後、素子本体１０の主面１０Ａと、主面電極２１および入力電極２３の各々の側面とを覆うパッシベーション膜１５および表面保護膜２５を形成する。パッシベーション膜１５は、主面１０Ａに対して酸化ケイ素膜、窒化ケイ素膜をこの順でプラズマＣＶＤ（Chemical Vapor Deposition）により成膜することにより形成される。表面保護膜２５は、ポリイミドを塗布することにより形成される。
次いで、図１７に示すように、素子本体１０の半導体基板１１の一部を除去する。当該除去は、主面電極２１、入力電極２３および表面保護膜２５をテープなどで覆った後、半導体基板１１を厚さ方向ｚに研削することにより行われる。半導体基板１１の一部を除去することにより、素子本体１０に裏面１０Ｂが現れる。
次いで、図１８に示すように、素子本体１０の裏面１０Ｂを覆う裏面電極２２を形成する。裏面電極２２の形成においては、図１９に示すように、スパッタリング法または真空蒸着により裏面１０Ｂに複数の金属層８３を積層させる。複数の金属層８３は、裏面１０Ｂから近い順に、第１金属層８３１、第２金属層８３２、第３金属層８３３および第４金属層８３４を含む。第１金属層８３１は、金である。第２金属層８３２は、ニッケルである。第３金属層８３３は、銀である。第４金属層８３４は、金である。その後、複数の金属層８３を熱処理する。これにより、図６に示すように、裏面電極２２、および半導体基板１１のケイ化物層１１１が形成される。裏面電極２２の第１層２２１の主たる部分は、第３金属層８３３である。裏面電極２２の第２層２２２は、第４金属層８３４である。ケイ化物層１１１は、第２金属層８３２と、半導体基板１１の組成に含まれるケイ素とが金属結合したものである。第１金属層８３１は、図６において、半導体基板１１、ケイ化物層１１１および第１層２２１に拡散された状態となる。
最後に、図２０に示すように、切断線Ｌに沿って裏面電極２２、半導体基板１１、エピタキシャル層１２、層間絶縁膜１３、パッシベーション膜１５および表面保護膜２５を切断することによって、半導体素子Ａ１０が得られる。当該切断は、ブレードダイシングにより行われる。
＜半導体装置Ｂ１０＞
図２１～図２９に基づき、半導体装置Ｂ１０について説明する。これらの図に示す半導体装置Ｂ１０は、半導体素子Ａ１０、ダイパッド５１、複数の端子５２、複数の第１ワイヤ６１、第２ワイヤ６２および封止樹脂７０を備える。半導体装置Ｂ１０は、モータの駆動源や、車両の電装部品などに用いられるＩＰＤである。図２１に示すように、半導体装置Ｂ１０が示す例においては、当該装置の構造形式はＳＯＰ（Single Outline Package）である。なお、半導体装置Ｂ１０の構造形式は、ＳＯＰに限定されない。なお、図２０は、理解の便宜上、封止樹脂７０を透過している。図２２において透過した封止樹脂７０を、想像線（二点鎖線）で示している。
ダイパッド５１には、図２２、図２６および図２８に示すように、半導体素子Ａ１０が搭載されている。半導体装置Ｂ１０の製造において、ダイパッド５１は、複数の端子５２とともに、同一のリードフレームから構成される。当該リードフレームは、たとえば銅、または銅合金である。図２２に示すように、ダイパッド５１は、本体部５１１および一対の吊り部５１２を有する。
図２２に示すように、本体部５１１は、厚さ方向ｚに沿って視て矩形状である。図２２、図２３、図２６および図２８に示すように、本体部５１１は、パッド主面５１Ａおよびパッド裏面５１Ｂを有する。パッド主面５１Ａは、厚さ方向ｚにおいて素子本体１０の主面１０Ａと同じ向きを向く。パッド主面５１Ａには、たとえば銀めっきが施されている。パッド主面５１Ａと半導体素子Ａ１０の裏面電極２２との間には、接合層５９が介在している。接合層５９は、導電性を有する。半導体素子Ａ１０においては、接合層５９は、たとえば錫（Ｓｎ）および銀を主成分とする鉛フリーはんだである。これにより、裏面電極２２は、接合層５９を介してダイパッド５１に導通している。パッド裏面５１Ｂは、パッド主面５１Ａとは反対側を向く。パッド裏面５１Ｂは、封止樹脂７０から露出している。パッド裏面５１Ｂは、半導体装置Ｂ１０を配線基板に実装する際に用いられる。パッド裏面５１Ｂには、たとえば錫めっきが施されている。半導体装置Ｂ１０において、ダイパッド５１が、図１０に示す半導体素子Ａ１０のＯＵＴ端子に対応する。
図２２に示すように、一対の吊り部５１２は、本体部５１１の第１方向ｘの両側につながっている。一対の吊り部５１２は、厚さ方向ｚに沿って視て第１方向ｘに延びる帯状である。図２８に示すように、一対の吊り部５１２は、第１方向ｘから視てガルウイング状に屈曲している。半導体装置Ｂ１０の製造において、一対の吊り部５１２は、本体部５１１をリードフレームに支持させる部分に相当する。図２２および図２５に示すように、一対の吊り部５１２の各々は、第１方向ｘを向く端面５１２Ａを有する。一対の端面５１２Ａは、封止樹脂７０から露出している。
複数の端子５２は、図２２に示すように、ダイパッド５１から離れて位置する。半導体装置Ｂ１０が示す例においては、複数の端子５２は、一対の第１端子５２１、一対の第２端子５２２、一対の第３端子５２３、および一対の第４端子５２４を含む。
図２２および図２７に示すように、一対の第１端子５２１は、半導体装置Ｂ１０において、第１方向ｘの両側に配置されている。一対の第１端子５２１の各々は、パッド部５２１Ａおよび露出部５２１Ｂを有する。パッド部５２１Ａは、封止樹脂７０に覆われている。厚さ方向ｚに沿って視て、一対のパッド部５２１Ａの形状は、第２方向ｙを沿った仮想軸に対して線対称である。パッド部５２１Ａの表面には、たとえば銀めっきが施されている。露出部５２１Ｂは、封止樹脂７０から露出している。厚さ方向ｚに沿って視て、露出部５２１Ｂは、パッド部５２１Ａから第１方向ｘに延びている。図２３に示すように、露出部５２１Ｂは、第２方向ｙから視てガルウイング状に屈曲している。一対の露出部５２１Ｂの形状は、ともに等しい。露出部５２１Ｂは、半導体装置Ｂ１０を配線基板に実装する際に用いられる。露出部５２１Ｂの表面には、たとえば錫めっきが施されている。
図２２および図２６に示すように、一対の第２端子５２２は、第１方向ｘにおいて一対の第１端子５２１の間に配置されている。一対の第２端子５２２の各々は、パッド部５２２Ａおよび露出部５２２Ｂを有する。パッド部５２２Ａは、封止樹脂７０に覆われている。一対のパッド部５２２Ａの形状は、ともに同一である。パッド部５２２Ａの表面には、たとえば銀めっきが施されている。露出部５２２Ｂは、封止樹脂７０から露出している。厚さ方向ｚに沿って視て、露出部５２２Ｂは、パッド部５２２Ａから第１方向ｘに延びている。一対の露出部５２２Ｂの形状は、一対の露出部５２１Ｂの形状と等しい。露出部５２２Ｂは、半導体装置Ｂ１０を配線基板に実装する際に用いられる。露出部５２２Ｂの表面には、たとえば錫めっきが施されている。
図２２および図２７に示すように、一対の第３端子５２３は、第２方向ｙにおいて、ダイパッド５１に対して一対の第１端子５２１とは反対側に配置されている。一対の第３端子５２３は、第２方向ｙにおいて一対の第１端子５２１に対向している。一対の第３端子５２３の各々は、パッド部５２３Ａおよび露出部５２３Ｂを有する。パッド部５２３Ａは、封止樹脂７０に覆われている。厚さ方向ｚに沿って視て、一対のパッド部５２３Ａの形状は、第２方向ｙに沿った軸に対して線対称である。パッド部５２３Ａの表面には、たとえば銀めっきが施されている。露出部５２３Ｂは、封止樹脂７０から露出している。厚さ方向ｚに沿って視て、露出部５２３Ｂは、パッド部５２３Ａから第１方向ｘに延びている。一対の露出部５２３Ｂの形状は、一対の露出部５２１Ｂの形状と等しい。露出部５２３Ｂは、半導体装置Ｂ１０を配線基板に実装する際に用いられる。露出部５２３Ｂの表面には、たとえば錫めっきが施されている。
図２２および図２６に示すように、一対の第４端子５２４は、第２方向ｙにおいて、ダイパッド５１に対して一対の第２端子５２２とは反対側に配置されている。一対の第４端子５２４は、第１方向ｘにおいて一対の第３端子５２３の間に配置されている。一対の第４端子５２４は、第２方向ｙにおいて一対の第２端子５２２に対向している。一対の第４端子５２４の各々は、パッド部５２４Ａおよび露出部５２４Ｂを有する。パッド部５２４Ａは、封止樹脂７０に覆われている。一対のパッド部５２４Ａの形状は、ともに同一である。パッド部５２４Ａの表面には、たとえば銀めっきが施されている。露出部５２４Ｂは、封止樹脂７０から露出している。厚さ方向ｚに沿って視て、露出部５２４Ｂは、パッド部５２４Ａから第１方向ｘに延びている。一対の露出部５２４Ｂの形状は、一対の露出部５２１Ｂの形状と等しい。露出部５２４Ｂは、半導体装置Ｂ１０を配線基板に実装する際に用いられる。露出部５２３Ｂの表面には、たとえば錫めっきが施されている。
複数の第１ワイヤ６１は、図２２および図２６に示すように、主面電極２１の複数の第２部２１２と、複数の端子５２のうち、一対の第１端子５２１のいずれかのパッド部５２１Ａ、および一対の第２端子５２２のパッド部５２２Ａとに接合されている。複数の第１ワイヤ６１の組成は、銅を含む。これにより、主面電極２１は、複数の第１ワイヤ６１を介して一対の第１端子５２１のいずれかと、一対の第２端子５２２とに導通している。半導体装置Ｂ１０において、一対の第１端子５２１のいずれかと、一対の第２端子５２２とが、図１０に示す半導体素子Ａ１０のＧＮＤ端子に対応する。
図２９に示すように、複数の第１ワイヤ６１の各々の先端には、主面電極２１の複数の第２部２１２のいずれかの第２層２１２Ｂに接合されたボンディング部６１１が形成されている。複数の第１ワイヤ６１の各々は、ワイヤボンディングにより形成される。ボンディング部６１１は、ワイヤボンディングにおいて最初に形成されるボール状の部分である。
第２ワイヤ６２は、図２２に示すように、入力電極２３と、一対の第１端子５２１のうち、複数の第１ワイヤ６１が接合されていない当該第１端子５２１のパッド部５２１Ａとに接合されている。半導体装置Ｂ１０が示す例においては、第２ワイヤ６２の組成は、銅を含む。第２ワイヤ６２の組成は、銅に替えて金を含むものでもよい。これにより、入力電極２３は、第２ワイヤ６２を介して当該第１端子５２１に導通している。半導体装置Ｂ１０において、当該第１端子５２１が、図１０に示す半導体素子Ａ１０のＩＮ端子に対応する。
封止樹脂７０は、図２６～図２８に示すように、半導体素子Ａ１０、複数の第１ワイヤ６１、および第２ワイヤ６２と、ダイパッド５１および複数の端子５２の各々の一部ずつとを覆っている。封止樹脂７０は、黒色のエポキシ樹脂を含む材料からなる。封止樹脂７０は、頂面７１、底面７２、一対の第１側面７３１、および一対の第２側面７３２を有する。
図２６～図２８に示すように、頂面７１は、厚さ方向ｚにおいて半導体素子Ａ１０の素子本体１０に対して主面電極２１が位置する側を向く。底面７２は、頂面７１とは反対側を向く。底面７２から、ダイパッド５１の本体部５１１のパッド裏面５１Ｂが露出している。これにより、半導体装置Ｂ１０は、ダイパッド５１の一部が封止樹脂７０から露出する構成をとる。底面７２は、パッド裏面５１Ｂを囲む枠状である。
図２２～図２５に示すように、一対の第１側面７３１は、第２方向ｙにおいて互いに離れて位置している。一対の第１側面７３１の各々は、厚さ方向ｚの両側において頂面７１および底面７２につながっている。一対の第１側面７３１のうち、一方の当該第１側面７３１から、一対の第１端子５２１の露出部５２１Ｂと、一対の第２端子５２２の露出部５２２Ｂとが露出している。一対の第１側面７３１のうち、他方の当該第１側面７３１から、一対の第３端子５２３の露出部５２３Ｂと、一対の第４端子５２４の露出部５２４Ｂとが露出している。
図２２～図２５に示すように、一対の第２側面７３２は、第１方向ｘにおいて互いに離れて位置している。一対の第２側面７３２の各々は、厚さ方向ｚの両側において頂面７１および底面７２につながっている。一対の第２側面７３２の各々は、第２方向ｙの両側において一対の第１側面７３１につながっている。一対の第２側面７３２から、ダイパッド５１の一対の吊り部５１２の端面５１２Ａが露出している。
次に、半導体素子Ａ１０および半導体装置Ｂ１０の作用効果について説明する。
半導体素子Ａ１０においては、素子本体１０に導通する主面電極２１は、素子本体１０の主面１０Ａに設けられた第１部２１１と、第１部２１１に接して設けられた複数の第２部２１２を有する。複数の第２部２１２は、第１部２１１から厚さ方向ｚの主面１０Ａが向く側に突出している。厚さ方向ｚに沿って視て、複数の第２部２１２の合計面積が、複数の第２部２１２に重なる部分を含めた第１部２１１の面積よりも小である。これにより、第１部２１１の体積に対して、複数の第２部２１２の合計体積を小とすることができるため、温度による主面電極２１の体積変化が抑制される。よって、半導体素子Ａ１０に発生する厚さ方向ｚに対する反りを抑制することができる。したがって、半導体素子Ａ１０によれば、放熱性の向上を図りつつ、反りを抑制することが可能となる。
主面電極２１の第１部２１１の組成は、銅を含む。これにより、主面電極２１の熱伝導率が比較的大となるため、半導体素子Ａ１０の放熱性を向上させることができる。半導体素子Ａ１０の放熱性の向上を図るため、厚さ方向ｚに沿って視て、素子本体１０の主面１０Ａの面積に対する主面電極２１の面積の割合は、５０％以上９０％以下であることが好ましい。なお、厚さ方向ｚから視た主面電極２１の面積は、１．０ｍｍ2以上であることが、半導体素子Ａ１０の放熱性の向上を図る上で好ましい。
素子本体１０には、スイッチング回路３０と、スイッチング回路３０に導通する制御回路４０が構成されている。これにより、半導体素子Ａ１０は、スイッチング回路３０のみならず、スイッチング回路３０の制御機能を兼ね備えたものとなる。また、主面電極２１は、スイッチング回路３０に重なっている。これにより、スイッチング回路３０の駆動により発生した熱を、より効率的に放熱させることができる。
半導体装置Ｂ１０は、半導体素子Ａ１０と、半導体素子Ａ１０が搭載されるダイパッド５１と、ダイパッド５１と半導体素子Ａ１０の裏面電極２２との間に介在し、かつ導電性を有する接合層５９とを備える。先述のとおり、半導体素子Ａ１０の反りは抑制されたものとなるため、ダイパッド５１に対する半導体素子Ａ１０の接合強度の低下を防止することができる。さらに、半導体装置Ｂ１０は、ダイパッド５１から離れて位置する端子５２と、半導体素子Ａ１０の主面電極２１の複数の第２部２１２のいずれかと端子５２とに接合されたワイヤ（複数の第１ワイヤ６１のいずれか）とを備える。当該ワイヤの組成は、銅を含む。これにより、半導体装置Ｂ１０において、半導体素子Ａ１０の放熱性をより向上させることができる。
半導体素子Ａ１０においては、主面電極２１の複数の第２部２１２の各々は、第１部２１１に積層された第１層２１２Ａと、第１層２１２Ａに積層された第２層２１２Ｂを有する。第１層２１２Ａおよび第２層２１２Ｂの各々の組成は、ともに金属元素を含む。第２層２１２Ｂの組成に含まれる金属元素は、第１層２１２Ａの組成に含まれる金属元素とは異なる。これにより、半導体装置Ｂ１０において、第１部２１１、および第１ワイヤ６１の各々の組成が銅を含む場合であっても、複数の第２部２１２のいずれかに対して複数の第１ワイヤ６１のいずれかをワイヤボンディングによって確実に接合させることができる。複数の第２部２１２は、複数の第１ワイヤ６１の接合によって素子本体１０に作用する熱衝撃などを緩和する効果がある。この場合において、第１層２１２Ａの組成は、ニッケルを含み、かつ第２層２１２Ｂの組成は、パラジウムを含むことが好ましい。
半導体素子Ａ１０は、素子本体１０の主面１０Ａと、主面電極２１の第１部２１１との間に介在する下地層２９をさらに備える。下地層２９は、主面１０Ａに接するバリア層２９１と、バリア層２９１と第１部２１１との間に介在するシード層２９２を有する。これにより、下地層２９を導電経路とした電解めっきにより、主面電極２１を容易に形成することができる。また、バリア層２９１により、主面電極２１を構成する金属が素子本体１０に拡散することを防止できる。
半導体素子Ａ１０は、素子本体１０の裏面１０Ｂに設けられ、かつ素子本体１０に導通する裏面電極２２をさらに備える。素子本体１０（半導体基板１１）には、裏面１０Ｂを含み、かつ裏面電極２２に接するケイ化物層１１１が形成されている。ケイ化物層１１１の組成は、ケイ素と、ケイ素とは異なる金属元素とを含む。このような構成をとると、裏面１０Ｂに対する裏面電極２２の接合力を向上させることができる。ケイ化物層１１１の組成に含まれるケイ素とは異なる金属元素は、ニッケルであることが好ましい。
〔第２実施形態〕
図３０および図３１に基づき、本開示の第２実施形態にかかる半導体素子Ａ２０と、半導体素子Ａ２０を備える半導体装置Ｂ２０について説明する。これらの図において、先述した半導体素子Ａ１０および半導体装置Ｂ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３０の断面位置は、図４の断面位置と同一である。図３１の断面位置は、図２９の断面位置と同一である。
＜半導体素子Ａ２０＞
図３０に基づき、半導体素子Ａ２０について説明する。半導体素子Ａ２０においては、主面電極２１の複数の第２部２１２の構成が、先述した半導体素子Ａ１０の当該構成と異なる。
図３０に示すように、主面電極２１の複数の第２部２１２の各々は、第１層２１２Ａ、第２層２１２Ｂおよび第３層２１２Ｃを有する。
図３０に示すように、第１層２１２Ａは、主面電極２１の第１部２１１に積層されている。第１層２１２Ａの組成は、銅を含む。
図３０に示すように、第２層２１２Ｂは、第１層２１２Ａに積層されている。第２層２１２Ｂの組成は、金属元素を含む。第２層２１２Ｂの組成に含まれる金属元素は、第１層２１２Ａの組成に含まれる金属元素、すなわち銅とは異なる。第２層２１２Ｂの組成は、ニッケルを含む。
図３０に示すように、第３層２１２Ｃは、第２層２１２Ｂに積層されている。第３層２１２Ｃの組成は、第１層２１２Ａの組成に含まれる金属元素、すなわち銅と、第２層２１２Ｂの組成に含まれる金属元素とはいずれも異なる金属元素を含む。第３層２１２Ｃの組成は、パラジウムを含む。第３層２１２Ｃの組成は、パラジウムに替えて金を含むものでもよい。
＜半導体装置Ｂ２０＞
図３１に基づき、半導体装置Ｂ２０について説明する。半導体装置Ｂ２０は、半導体装置Ｂ１０のダイパッド５１に、先述した半導体素子Ａ１０に替えて半導体素子Ａ２０を搭載したものである。
図３１に示すように、複数の第１ワイヤ６１の各々において、ボンディング部６１１は、第２部２１２（主面電極２１）の第３層２１２Ｃに接合されている。
次に、半導体素子Ａ２０および半導体装置Ｂ２０の作用効果について説明する。
半導体素子Ａ２０においては、素子本体１０に導通する主面電極２１は、素子本体１０の主面１０Ａに設けられた第１部２１１と、第１部２１１に接して設けられた複数の第２部２１２を有する。複数の第２部２１２は、第１部２１１から厚さ方向ｚの主面１０Ａが向く側に突出している。厚さ方向ｚに沿って視て、複数の第２部２１２の合計面積が、複数の第２部２１２に重なる部分を含めた第１部２１１の面積よりも小である。したがって、半導体素子Ａ２０によっても、放熱性の向上を図りつつ、反りを抑制することが可能となる。
半導体装置Ｂ２０は、半導体素子Ａ２０と、半導体素子Ａ２０が搭載されるダイパッド５１と、ダイパッド５１と半導体素子Ａ２０の裏面電極２２との間に介在し、かつ導電性を有する接合層５９とを備える。先述のとおり、半導体素子Ａ２０の反りは抑制されたものとなるため、ダイパッド５１に対する半導体素子Ａ２０の接合強度の低下を防止することができる。さらに、半導体装置Ｂ２０は、ダイパッド５１から離れて位置する端子５２と、半導体素子Ａ２０の主面電極２１の複数の第２部２１２のいずれかと端子５２とに接合されたワイヤ（複数の第１ワイヤ６１のいずれか）とを備える。当該ワイヤの組成は、銅を含む。これにより、半導体装置Ｂ２０においても、半導体素子Ａ２０の放熱性をより向上させることができる。
半導体素子Ａ２０においては、主面電極２１の複数の第２部２１２の各々は、第１部２１１に積層された第１層２１２Ａと、第１層２１２Ａに積層された第２層２１２Ｂと、第２層２１２Ｂに積層された第３層２１２Ｃを有する。第１層２１２Ａの組成は、銅を含む。第２層２１２Ｂの組成に含まれる金属元素は、第１層２１２Ａの組成に含まれる金属元素とは異なる。すなわち、第２層２１２Ｂの組成に含まれる金属元素は、銅とは異なる。第３層２１２Ｃの組成は、第１層２１２Ａの組成に含まれる金属元素、および第２層２１２Ｂの組成に含まれる金属元素とはいずれも異なる金属元素を含む。すなわち、第３層２１２Ｃの組成に含まれる金属元素は、銅とは異なる。これにより、半導体装置Ｂ２０において、第１部２１１、複数の第２部２１２の第１層２１２Ａ、および複数の第１ワイヤ６１の各々の組成が銅を含む場合であっても、複数の第２部２１２のいずれかに対して複数の第１ワイヤ６１のいずれかをワイヤボンディングによって確実に接合させることができる。この場合において、第２層２１２Ｂの組成は、ニッケルを含み、かつ第３層２１２Ｃの組成は、パラジウムを含むことが好ましい。
〔第３実施形態〕
図３２～図３４に基づき、本開示の第３実施形態にかかる半導体素子Ａ３０と、半導体素子Ａ３０を備える半導体装置Ｂ３０について説明する。これらの図において、先述した半導体素子Ａ１０および半導体装置Ｂ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３２の断面位置は、図４の断面位置と同一である。図３３の断面位置は、図２９の断面位置と同一である。図３４の拡大前の断面位置は、図２８の断面位置と同一である。
＜半導体素子Ａ３０＞
図３２に基づき、半導体素子Ａ３０について説明する。半導体素子Ａ３０においては、主面電極２１の複数の第２部２１２の構成が、先述した半導体素子Ａ１０の当該構成と異なる。
図３２に示すように、主面電極２１の複数の第２部２１２の各々は、第１層２１２Ａ、第２層２１２Ｂ、第３層２１２Ｃおよび第４層２１２Ｄを有する。
図３２に示すように、第１層２１２Ａは、主面電極２１の第１部２１１に積層されている。第１層２１２Ａの組成は、銅を含む。
図３２に示すように、第２層２１２Ｂは、第１層２１２Ａに積層されている。第２層２１２Ｂの組成は、金属元素を含む。第２層２１２Ｂの組成に含まれる金属元素は、第１層２１２Ａの組成に含まれる金属元素、すなわち銅とは異なる。第２層２１２Ｂの組成は、ニッケルを含む。
図３２に示すように、第３層２１２Ｃは、第２層２１２Ｂに積層されている。第３層２１２Ｃの組成は、第１層２１２Ａの組成に含まれる金属元素、すなわち銅と、第２層２１２Ｂの組成に含まれる金属元素とはいずれも異なる金属元素を含む。第３層２１２Ｃの組成は、パラジウムを含む。
図３２に示すように、第４層２１２Ｄは、第３層２１２Ｃに積層されている。第４層２１２Ｄの組成は、第１層２１２Ａの組成に含まれる金属元素、すなわち銅と、第２層２１２Ｂの組成に含まれる金属元素と、第３層２１２Ｃの組成に含まれる金属元素とはいずれも異なる金属元素を含む。第４層２１２Ｄの組成は、金を含む。
＜半導体装置Ｂ３０＞
図３３および図３４に基づき、半導体装置Ｂ３０について説明する。半導体装置Ｂ３０は、半導体装置Ｂ３０のダイパッド５１に、先述した半導体素子Ａ１０に替えて半導体素子Ａ３０を搭載したものである。さらに半導体装置Ｂ２０においては、接合層５９の構成が、先述した半導体装置Ｂ１０の当該構成と異なる。
図３３に示すように、複数の第１ワイヤ６１の各々において、ボンディング部６１１は、第２部２１２（主面電極２１）の第４層２１２Ｄに接合されている。
半導体素子Ａ３０において、図３４に示す接合層５９は、銀の焼結体を含む。接合層５９の組成は、錫を含まない。
次に、半導体素子Ａ３０および半導体装置Ｂ３０の作用効果について説明する。
半導体素子Ａ３０においては、素子本体１０に導通する主面電極２１は、素子本体１０の主面１０Ａに設けられた第１部２１１と、第１部２１１に接して設けられた複数の第２部２１２を有する。複数の第２部２１２は、第１部２１１から厚さ方向ｚの主面１０Ａが向く側に突出している。厚さ方向ｚに沿って視て、複数の第２部２１２の合計面積が、複数の第２部２１２に重なる部分を含めた第１部２１１の面積よりも小である。したがって、半導体素子Ａ３０によっても、放熱性の向上を図りつつ、反りを抑制することが可能となる。
半導体装置Ｂ３０は、半導体素子Ａ３０と、半導体素子Ａ３０が搭載されるダイパッド５１と、ダイパッド５１と半導体素子Ａ３０の裏面電極２２との間に介在し、かつ導電性を有する接合層５９とを備える。先述のとおり、半導体素子Ａ３０の反りは抑制されたものとなるため、ダイパッド５１に対する半導体素子Ａ３０の接合強度の低下を防止することができる。さらに、半導体装置Ｂ３０は、ダイパッド５１から離れて位置する端子５２と、半導体素子Ａ３０の主面電極２１の複数の第２部２１２のいずれかと端子５２とに接合されたワイヤ（複数の第１ワイヤ６１のいずれか）とを備える。当該ワイヤの組成は、銅を含む。これにより、半導体装置Ｂ３０においても、半導体素子Ａ３０の放熱性をより向上させることができる。
半導体素子Ａ３０においては、主面電極２１の複数の第２部２１２の各々は、第１部２１１に積層された第１層２１２Ａと、第１層２１２Ａに積層された第２層２１２Ｂと、第２層２１２Ｂに積層された第３層２１２Ｃと、第３層２１２Ｃに積層された第４層２１２Ｄとを有する。第１層２１２Ａの組成は、銅を含む。第２層２１２Ｂの組成に含まれる金属元素は、第１層２１２Ａの組成に含まれる金属元素とは異なる。すなわち、第２層２１２Ｂの組成に含まれる金属元素は、銅とは異なる。第３層２１２Ｃの組成は、第１層２１２Ａの組成に含まれる金属元素、および第２層２１２Ｂの組成に含まれる金属元素とはいずれも異なる金属元素を含む。すなわち、第３層２１２Ｃの組成に含まれる金属元素は、銅とは異なる。第４層２１２Ｄの組成は、第１層２１２Ａの組成に含まれる金属元素、第２層２１２Ｂの組成に含まれる金属元素、および第３層２１２Ｃの組成に含まれる金属元素とはいずれも異なる金属元素を含む。すなわち、第４層２１２Ｄの組成に含まれる金属元素は、銅とは異なる。これにより、半導体装置Ｂ３０において、第１部２１１、複数の第２部２１２の第１層２１２Ａ、および複数の第１ワイヤ６１の各々の組成が銅を含む場合であっても、複数の第２部２１２のいずれかに対して複数の第１ワイヤ６１のいずれかをワイヤボンディングによって確実に接合させることができる。この場合において、第２層２１２Ｂの組成は、ニッケルを含み、かつ第３層２１２Ｃの組成は、パラジウムを含むことが好ましい。
さらに、第４層２１２Ｄの組成は、金を含むことが好ましい。図１８および図１９に示す半導体素子Ａ１０の裏面電極２２の製造工程において、熱処理により素子本体１０（半導体基板１１）にケイ化物層１１１が形成されると、複数の第２部２１２の各々において、第３層２１２Ｃに、第２層２１２Ｂの組成に含まれる金属元素、すなわちニッケルが拡散されることがある。図３１に示す場合において、ニッケルが拡散された第３層２１２Ｃに対して複数の第１ワイヤ６１のいずれかをワイヤボンディングにより接合させると、当該第３層２１２Ｃを有する複数の第２部２１２のいずれかに対するボンディング部６１１の接合不良が発生する。そこで、図３３に示すように第４層２１２Ｄに対して複数の第１ワイヤ６１のいずれかをワイヤボンディングにより接合させると、当該第４層２１２Ｄを有する複数の第２部２１２のいずれかに対するボンディング部６１１の接合不良を防ぐことができる。これは、第４層２１２Ｄの組成は金を含むことにより、第３層２１２Ｃに拡散されたニッケルが、さらに第４層２１２Ｄまで拡散されないためである。
本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
本開示における種々の実施形態は、以下の付記として規定しうる。
付記１．厚さ方向を向く主面を有する素子本体と、
前記素子本体に導通する主面電極と、を備え、
前記主面電極は、前記主面に設けられた第１部と、前記第１部に接して設けられ、かつ前記厚さ方向に対して直交する方向において互いに離れて位置する複数の第２部と、を有し、
前記厚さ方向に沿って視て、前記複数の第２部の合計面積が、前記複数の第２部に重なる部分を含めた前記第１部の面積よりも小である、半導体素子。
付記２．前記第１部の組成は、銅を含む、付記１に記載の半導体素子。
付記３．前記主面と前記第１部との間に介在する下地層をさらに備え、
前記下地層は、前記主面に接するバリア層と、前記バリア層と前記第１部との間に介在するシード層と、を有し、
前記シード層の組成は、前記第１部の組成と同一である、付記２に記載の半導体素子。
付記４．前記厚さ方向に沿って視て、前記複数の第２部に重なる部分を含めた前記第１部の面積に対する、前記複数の第２部の合計面積の割合は、２０％以上５０％以下である、付記２または３に記載の半導体素子。
付記５．前記厚さ方向に沿って視て、前記主面の面積に対する前記主面電極の面積の割合は、５０％以上９０％以下である、付記４に記載の半導体素子。
付記６．前記素子本体には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成され、
前記厚さ方向に沿って視て、前記主面電極は、前記スイッチング回路に重なっている、付記２ないし５のいずれかに記載の半導体素子。
付記７．前記主面に設けられ、かつ前記制御回路に導通する入力電極をさらに備え、
前記入力電極は、前記主面電極から離れて位置する、付記６に記載の半導体素子。
付記８．前記複数の第２部の各々は、前記第１部に積層された第１層と、前記第１層に積層された第２層と、を有し、
前記第１層および前記第２層の各々の組成は、ともに金属元素を含み、
前記第２層の組成に含まれる金属元素は、前記第１層の組成に含まれる金属元素とは異なる、付記１ないし７のいずれかに記載の半導体素子。
付記９．前記第１層の組成は、ニッケルを含む、付記８に記載の半導体素子。
付記１０．前記第２層の組成は、パラジウムを含む、付記９に記載の半導体素子。
付記１１．前記複数の第２部の各々は、前記第２層に積層された第３層を有し、
前記第１層の組成は、銅を含み、
前記第３層の組成は、前記第１層の組成に含まれる金属元素、および前記第２層の組成に含まれる金属元素とはいずれも異なる金属元素を含む、付記８に記載の半導体素子。
付記１２．前記第２層の組成は、ニッケルを含む、付記１１に記載の半導体素子。
付記１３．前記第３層の組成は、パラジウムを含む、付記１２に記載の半導体素子。
付記１４．前記複数の第２部の各々は、前記第３層に積層された第４層を有し、
前記第４層の組成は、前記第１層の組成に含まれる金属元素、前記第２層の組成に含まれる金属元素、および前記第３層の組成に含まれる金属元素とはいずれも異なる金属元素を含む、付記１１ないし１３のいずれかに記載の半導体素子。
付記１５．前記第４層の組成は、金を含む、付記１４に記載の半導体素子。
付記１６．前記素子本体は、前記主面とは反対側を向く裏面を有し、
前記裏面に設けられ、かつ前記素子本体に導通する裏面電極をさらに備え、
前記素子本体には、前記裏面を含み、かつ前記裏面電極に接するケイ化物層が形成され、
前記ケイ化物層の組成は、ケイ素と、ケイ素とは異なる金属元素と、を含む、付記１ないし１５のいずれかに記載の半導体素子。
付記１７．前記ケイ化物層の組成は、ケイ素およびニッケルを含む、付記１６に記載の半導体素子。
付記１８．付記１６または１７記載の半導体素子と、
前記半導体素子が搭載されるダイパッドと、
前記ダイパッドと前記裏面電極との間に介在し、かつ導電性を有する接合層と、
前記ダイパッドから離れて位置する端子と、
前記複数の第２部のいずれかと前記端子とに接合されたワイヤと、を備え、
前記ワイヤの組成は、銅を含む、半導体装置。
付記１９．前記接合層は、銀の焼結体を含む、付記１８に記載の半導体装置。
付記２０．前記半導体素子および前記ワイヤを覆う封止樹脂をさらに備え、
前記ダイパッドの一部が前記封止樹脂から露出している、付記１８または１９に記載の半導体装置。

Claims (19)

  1. 厚さ方向の一方側を向く主面を有する素子本体と、
    前記素子本体に導通する主面電極と、を備え、
    前記主面電極は、前記主面の上に設けられた第１部と、前記第１部に接して設けられ、かつ前記厚さ方向に対して直交する方向において互いに離れた複数の第２部と、を有し、
    前記厚さ方向に視て、前記複数の第２部の合計面積が、前記複数の第２部に重なる部分を含めた前記第１部の面積よりも小であり、
    前記複数の第２部の各々は、前記第１部に積層された第１層と、前記第１層に積層された第２層と、を有し、
    前記第１層および前記第２層の各々の組成は、ともに金属元素を含み、
    前記第２層の組成に含まれる金属元素は、前記第１層の組成に含まれる金属元素とは異なる、半導体素子。
  2. 前記第１部の組成は、銅を含む、請求項１に記載の半導体素子。
  3. 前記主面と前記第１部との間に介在する下地層をさらに備え、
    前記下地層は、前記主面に接するバリア層と、前記バリア層と前記第１部との間に介在するシード層と、を有し、
    前記シード層の組成は、前記第１部の組成と同一である、請求項２に記載の半導体素子。
  4. 前記厚さ方向に視て、前記複数の第２部に重なる部分を含めた前記第１部の面積に対する、前記複数の第２部の合計面積の割合は、２０％以上５０％以下である、請求項２または３に記載の半導体素子。
  5. 前記厚さ方向に視て、前記主面の面積に対する前記主面電極の面積の割合は、５０％以上９０％以下である、請求項４に記載の半導体素子。
  6. 前記素子本体には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成されており、
    前記厚さ方向に視て、前記主面電極は、前記スイッチング回路に重なっている、請求項２ないし５のいずれかに記載の半導体素子。
  7. 前記主面に設けられ、かつ前記制御回路に導通する入力電極をさらに備え、
    前記入力電極は、前記主面電極から離れている、請求項６に記載の半導体素子。
  8. 前記第１層の組成は、ニッケルを含む、請求項１ないし７のいずれかに記載の半導体素子。
  9. 前記第２層の組成は、パラジウムを含む、請求項８に記載の半導体素子。
  10. 前記複数の第２部の各々は、前記第２層に積層された第３層を有し、
    前記第１層の組成は、銅を含み、
    前記第３層の組成は、前記第１層の組成に含まれる金属元素、前記第２層の組成に含まれる金属元素とはいずれも異なる金属元素を含む、請求項１ないし７のいずれかに記載の半導体素子。
  11. 前記第２層の組成は、ニッケルを含む、請求項１０に記載の半導体素子。
  12. 前記第３層の組成は、パラジウムを含む、請求項１１に記載の半導体素子。
  13. 前記複数の第２部の各々は、前記第３層に積層された第４層を有し、
    前記第４層の組成は、前記第１層の組成に含まれる金属元素、前記第２層の組成に含まれる金属元素、および前記第３層の組成に含まれる金属元素とはいずれも異なる金属元素を含む、請求項１０ないし１２のいずれかに記載の半導体素子。
  14. 前記第４層の組成は、金を含む、請求項１３に記載の半導体素子。
  15. 前記素子本体に導通する裏面電極をさらに備え、
    前記素子本体は、前記厚さ方向において前記主面とは反対側を向く裏面を有し、
    前記裏面電極は、前記裏面に設けられており、
    前記素子本体には、前記裏面を含み、かつ前記裏面電極に接するケイ化物層が形成されており、
    前記ケイ化物層の組成は、ケイ素と、ケイ素とは異なる金属元素と、を含む、請求項１ないし１４のいずれかに記載の半導体素子。
  16. 前記ケイ化物層の組成は、ケイ素およびニッケルを含む、請求項１５に記載の半導体素子。
  17. 請求項１５または１６記載の半導体素子と、
    前記半導体素子が搭載されるダイパッドと、
    前記ダイパッドと前記裏面電極との間に介在し、かつ導電性を有する接合層と、
    前記ダイパッドから離れた端子と、
    前記複数の第２部のいずれかと前記端子とに接合されたワイヤと、を備え、
    前記ワイヤの組成は、銅を含む、半導体装置。
  18. 前記接合層は、銀の焼結体を含む、請求項１７に記載の半導体装置。
  19. 前記半導体素子および前記ワイヤを覆う封止樹脂をさらに備え、
    前記ダイパッドは、前記封止樹脂から露出している、請求項１７または１８に記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355630B2 (en) * 2020-09-11 2022-06-07 Wolfspeed, Inc. Trench bottom shielding methods and approaches for trenched semiconductor device structures
JPWO2022196278A1 (ja) * 2021-03-17 2022-09-22
JPWO2023282013A1 (ja) * 2021-07-06 2023-01-12
WO2023090137A1 (ja) * 2021-11-16 2023-05-25 ローム株式会社 半導体素子および半導体装置
WO2025047296A1 (ja) * 2023-08-29 2025-03-06 ローム株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004096061A (ja) 2002-07-11 2004-03-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2012073302A1 (ja) 2010-11-29 2012-06-07 トヨタ自動車株式会社 半導体装置
JP2018026511A (ja) 2016-08-12 2018-02-15 トヨタ自動車株式会社 半導体装置とその製造方法
JP2018037684A (ja) 2015-03-10 2018-03-08 三菱電機株式会社 パワー半導体装置
JP2018085480A (ja) 2016-11-25 2018-05-31 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015142059A (ja) 2014-01-30 2015-08-03 株式会社日立製作所 パワー半導体モジュール

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004096061A (ja) 2002-07-11 2004-03-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2012073302A1 (ja) 2010-11-29 2012-06-07 トヨタ自動車株式会社 半導体装置
JP2018037684A (ja) 2015-03-10 2018-03-08 三菱電機株式会社 パワー半導体装置
JP2018026511A (ja) 2016-08-12 2018-02-15 トヨタ自動車株式会社 半導体装置とその製造方法
JP2018085480A (ja) 2016-11-25 2018-05-31 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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