CN112385047A - 半导体元件和半导体装置 - Google Patents

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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract

半导体元件具备元件主体和主面电极。上述元件主体具有朝向厚度方向的主面。上述主面电极与上述元件主体导通。上述主面电极具有第一部和多个第二部。上述第一部在上述主面上设置。上述多个第二部与上述第一部相接地设置，并且在相对于上述厚度方向正交的方向上彼此远离。沿着上述厚度方向来看，上述多个第二部的合计面积比包含与上述多个第二部重叠的部分的上述第一部的面积小。

Description

半导体元件和半导体装置
技术领域
本公开涉及一种构成有开关电路的半导体元件和具备该半导体元件的半导体装置。
背景技术
构成有MOSFET、IGBT等开关电路的半导体元件、和搭载有该半导体元件的半导体装置已经广为公知。专利文献1公开了一例半导体装置，其搭载有作为MOSFET的半导体元件。
该半导体装置所搭载的半导体元件具备：设置于朝向厚度方向的表面并且流通源极电流的主电极；以及与主电极电接合的金属制的导电部件。从厚度方向来看，主电极的面积占据了半导体元件的面积的大半。导电部件例如是铜与因瓦合金(铁镍合金)层叠而成的结构。另一方面，该半导体装置具备与导电部件接合的多个铜引线。导电部件和多个铜引线的导热率较大。由此，由于能够使铜引线与导电部件接合，并且进一步提高半导体元件的散热性，因此能够使半导体元件中所构成的开关电路的接通电阻降低。相应地，能够使开关电路对浪涌电压的耐性提高。
但是，就该半导体元件而言，在其制造过程中有时会产生相对于厚度方向而言呈凹状的翘曲。该现象被认为是由于导电部件的热膨胀率大于半导体元件的主成分即硅的热膨胀率而受到了温度所引起的导电部件的体积变化的影响。当半导体元件中产生这种翘曲时，则有可能导致在向晶片焊垫等配线部件搭载半导体元件时，半导体元件相对于配线部件的接合强度降低。
现有技术文献
专利文献
专利文献1:日本特开2015－142059号公报
发明内容
发明所要解决的课题
本公开针对上述情况，其课题在于，提供一种能够提高散热性并抑制翘曲的半导体元件、以及搭载有该半导体元件的半导体装置。
用于解决课题的方案
本公开的第一方案所提供的半导体元件具备：元件主体，其具有朝向厚度方向的主面；以及主面电极，其与上述元件主体导通，上述主面电极具有：第一部，其设置在上述主面上；以及多个第二部，其与上述第一部相接地设置，并且在相对于上述厚度方向正交的方向上彼此远离，沿着上述厚度方向观察，上述多个第二部的合计面积比包含与上述多个第二部重叠的部分的上述第一部的面积小。
本公开的第二方案所提供的半导体装置具备相对于本公开的第一方案所提供的半导体元件而言，还具备与上述元件主体导通的背面电极的半导体元件。该半导体装置还具备：搭载该半导体元件的晶片焊垫、介于上述晶片焊垫与上述背面电极之间并且具有导电性的接合层、从上述晶片焊垫远离的端子、以及与上述主面电极的上述多个第二部的任一个和上述端子接合的引线，上述引线的成分包含铜。
本公开的其它特征和优点可通过基于附图进行的以下详细说明而更加清楚。
附图说明
图1是本公开第一实施方式的半导体元件的俯视图。
图2是图1所示半导体元件的俯视布局图。
图3是沿着图1的III－III线的剖视图。
图4是图3的局部放大图。
图5是图3的局部放大图。
图6是图3的局部放大图。
图7是图3的局部放大图。
图8是图6的局部放大图。
图9是图1所示半导体元件的元件主体中所构成的开关电路的局部放大俯视图。
图10是图1所示半导体元件的电路框图。
图11是对图1所示半导体元件的制造工序进行说明的剖视图。
图12是对图1所示半导体元件的制造工序进行说明的剖视图。
图13是对图1所示半导体元件的制造工序进行说明的剖视图。
图14是对图1所示半导体元件的制造工序进行说明的剖视图。
图15是对图1所示半导体元件的制造工序进行说明的剖视图。
图16是对图1所示半导体元件的制造工序进行说明的剖视图。
图17是对图1所示半导体元件的制造工序进行说明的剖视图。
图18是对图1所示半导体元件的制造工序进行说明的剖视图。
图19是与图18所示的制造工序对应的局部放大图。
图20是对图1所示半导体元件的制造工序进行说明的剖视图。
图21是本公开第一实施方式的半导体装置的立体图。
图22是图21所示半导体装置的俯视图且透过了封固树脂。
图23是图21所示半导体装置的仰视图。
图24是图21所示半导体装置的正视图。
图25是图21所示半导体装置的右侧视图。
图26是沿着图22的XXVI－XXVI线的剖视图。
图27是沿着图22的XXVII－XXVII线的剖视图。
图28是沿着图22的XXVIII－XXVIII线的剖视图。
图29是图26的局部放大图。
图30是本公开第二实施方式的半导体元件的局部放大剖视图。
图31是本公开第二实施方式的半导体装置的局部放大剖视图。
图32是本公开第三实施方式的半导体元件的局部放大剖视图。
图33是本公开第三实施方式的半导体装置的局部放大剖视图。
图34是图33所示半导体装置的局部放大剖视图。
具体实施方式
基于附图对本公开的实施方式进行说明。
〔第一实施方式〕
基于图1～图29对本公开第一实施方式的半导体元件A10和具备半导体元件A10的半导体装置B10进行说明。
＜半导体元件A10＞
基于图1～图6对半导体元件A10进行说明。这些图中示出的半导体元件A10具备：元件主体10、主面电极21、基底层29、背面电极22、输入电极23、多个试验电极24、以及表面保护膜25。在半导体元件A10的示例中，在元件主体10上构成有开关电路30、和与开关电路30导通的控制电路40。开关电路30是MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor：金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate BipolarTransistor：绝缘栅双极型晶体管)等。在对半导体元件A10的说明中，是以开关电路30为n沟道型并且为纵型结构的MOSFET的情况为对象。控制电路40对开关电路30中流通的电流、开关电路30的温度等进行检测，从而控制开关电路30进行正常动作。即，半导体元件A10成为IPD(Intelligent Power Device：智能功率器件)的主要构成部。
为了方便，在对半导体元件A10的说明中，将元件主体10的厚度方向称为“厚度方向z”。将相对于厚度方向z正交的方向称为“第一方向x”。将相对于厚度方向z和第一方向x的双方正交的方向称为“第二方向y”。
如图1所示，元件主体10沿着厚度方向z来看呈矩形状。元件主体10具有主面10A和背面10B。主面10A朝向厚度方向z。背面10B朝向与主面10A的相反侧。如图3所示，元件主体10具备：半导体基板11、外延层12、层间绝缘膜13、配线层14以及钝化膜15。
如图3所示，半导体基板11对外延层12、层间绝缘膜13、配线层14和钝化膜15进行支撑。半导体基板11是n+型半导体层。半导体基板11由硅(Si)、或者碳化硅(SiC)等构成。在厚度方向z上相对于半导体基板11朝向与外延层12的相反侧的半导体基板11的表面相当于元件主体10的背面10B。
如图3所示，外延层12层叠于半导体基板11。外延层12是n-型半导体层。开关电路30和控制电路40构成于外延层12。外延层12与半导体基板11导通。
如图3所示，层间绝缘膜13层叠于外延层12。层间绝缘膜13由氧化硅(SiO2)膜和氮化硅(Si3N4)膜的至少其一构成。层间绝缘膜13通过等离子CVD(Chemical VaporDeposition：化学气相沉积)等形成。
如图3所示，配线层14形成于在厚度方向z上朝向与主面10A同向侧的层间绝缘膜13的表面、以及层间绝缘膜13的内部。配线层14与外延层12导通。配线层14例如是从包含铝(Al)、铜(Cu)、钛(Ti)、钨(W)和钽(Ta)的金属材料组中选择的一种或者是由多种金属构成。
如图3所示，钝化膜15层叠于层间绝缘膜13。钝化膜15具有电绝缘性。钝化膜15例如由层叠于层间绝缘膜13的氧化硅膜、和层叠于该氧化硅膜的氮化硅膜构成。如图5和图7所示，在钝化膜15设有贯通于厚度方向z的多个开口部151。多个开口部151在相对于厚度方向z正交的方向上彼此远离。从开口部151露出了配线层14的一部分。在半导体元件A10中，在厚度方向z上朝向与主面10A同向侧的钝化膜15的表面、从开口部151露出的配线层14的表面相当于元件主体10的主面10A。
如图7所示，主面电极21设置为将多个开口部151中的沿着厚度方向z观察时的面积最大的该开口部151封闭。主面电极21经由基底层29和配线层14与在外延层12上构成的开关电路30和控制电路40双方导通。因此，主面电极21与元件主体10导通。主面电极21具有第一部211和多个第二部212。
如图3和图4所示，第一部211在元件主体10的主面10A上设置。在半导体元件A10中，第一部211经由基底层29覆盖主面10A。如图7所示，第一部211经由基底层29将与开口部151相邻的钝化膜15的一部分覆盖。第一部211的成分包含铜。因此，第一部211可以仅为铜或者是含铜合金。第一部211优选为导热率较大的金属。第一部211的厚度为8μm以上12μm以下。
如图3所示，多个第二部212与第一部211相接设置。多个第二部212在相对于厚度方向z正交的方向上彼此远离。多个第二部212分别从第一部211沿着厚度方向z突出。如图4所示，在半导体元件A10中，多个第二部212各自具有第一层212A和第二层212B。
如图4所示，第一层212A层叠于第一部211。第一层212A的成分包含金属元素。该金属元素是镍(Ni)。第一层212A的厚度为1μm以上5μm以下。沿着厚度方向z来看，第一层212A的形状大致呈矩形状。
如图4所示，第二层212B层叠于第一层212A。第二层212B的成分包含金属元素。第二层212B的成分中所含的金属元素与第一层212A所含的金属元素不同。第二层212B的成分包含钯(Pd)。第二层212B的成分也可以代替钯而含金(Au)。第二层212B的厚度为0.1μm以上0.3μm以下。沿着厚度方向z来看，多个第二层212B分别大致呈矩形状。在半导体元件A10的示例中，多个第二层212B分别沿着厚度方向z来看，呈一边长度为0.15mm的大致正方形状。此外也可以是，多个第二层212B分别呈圆形状。
如图1所示，沿着厚度方向z来看，多个第二部212的合计面积比包含与多个第二部212重叠的部分的第一部211的面积小。另外，沿着厚度方向z来看，多个第二部212的合计面积相对于包含与多个第二部212重叠的部分的第一部211的面积的比例为20％以上50％以下。
沿着厚度方向z来看，主面电极21的面积(包含与多个第二部212重叠的部分的第一部211的面积)相对于元件主体10的主面10A的面积的比例为50％以上且不足90％。主面电极21的该面积优选为1.0mm2以上。
如图3和图4所示，基底层29介于元件主体10的主面10A、与主面电极21的第一部211之间。此外，基底层29还如图5所示那样，介于主面10A、与输入电极23的第一层231(详情后述)之间。基底层29具有阻挡层291和种层292。阻挡层291与主面10A相接。阻挡层291由钛构成。种层292介于阻挡层291、与第一部211及第一层231之间。种层292的成分与第一部211的成分相同。因此，种层292的成分含铜。
如图3所示，背面电极22设置于元件主体10的背面10B。背面电极22设置于背面10B的整体。背面电极22经由半导体基板11与外延层12导通。因此，背面电极22与元件主体10导通。如图6所示，背面电极22具有第一层221和第二层222。第一层221与背面10B相接。第一层221的成分含银(Ag)。第二层222层叠于第一层221。第二层222的成分含金。
如图6所示，在元件主体10的半导体基板11形成有硅化物层111。硅化物层111包含元件主体10的背面10B。硅化物层111与背面电极22相接。硅化物层111的成分包含硅和不同于硅的金属元素。在半导体元件A10中，硅化物层111的成分包含硅和镍。
如图3和图5所示，输入电极23与基底层29相接，并且在元件主体10的主面10A上设置。输入电极23设置为将多个开口部151中的与主面电极21所封闭的该开口部151远离的多个开口部151的任一封闭。输入电极23经由基底层29和配线层14与在外延层12上构成的控制电路40导通。输入电极23具有第一层231、第二层232和第三层233。沿着厚度方向z来看，输入电极23大致呈矩形状。
如图5所示，第一层231层叠于基底层29。第一层231的成分和厚度与第一部211(主面电极21)的成分和厚度相同。第二层232层叠于第一层231。第二层232的成分和厚度与第二部212(主面电极21)的第一层212A的成分和厚度相同。第三层233层叠于第二层232。第三层233的成分和厚度与第二部212的第二层212B的成分和厚度相同。沿着厚度方向z来看，第一层231、第二层232及第三层233的形状均相同。
如图1所示，多个试验电极24在元件主体10的主面10A上设置。多个试验电极24各自的断面结构与图5所示的输入电极23的断面结构相同。多个试验电极24与输入电极23同样地，经由基底层29和配线层14与在外延层12上构成的控制电路40导通。设置多个试验电极24是为了在制造半导体元件A10时确认控制电路40的导通状态等。
如图3所示，表面保护膜25将钝化膜15的表面(元件主体10的主面10A的一部分)覆盖。表面保护膜25将主面电极21的第一部211的侧面、输入电极23的侧面、以及多个试验电极24各自的侧面的一部分覆盖。表面保护膜25具有电绝缘性。表面保护膜25例如由包含聚酰亚胺的材料构成。
接下来，基于图7～图9对在元件主体10的外延层12上构成的开关电路30进行说明。开关电路30具备：多个沟槽栅极结构31、栅极绝缘膜32、多个体区域33、多个源极区域34、多个体接触区域35、以及DTI结构36。其中，多个体区域33、多个源极区域34、以及多个体接触区域35是通过对外延层12的表层部进行置换而构成的、不同于外延层12的半导体层。外延层12与半导体基板11一起构成了开关电路30的漏极区域。这里，在对开关电路30的说明中，对元件主体10的层间绝缘膜13和配线层14更具体地进行说明。
如图7和图8所示，多个沟槽栅极结构31从厚度方向z上的多个体区域33、与多个源极区域34及多个体接触区域35的边界面向半导体基板11延伸。多个沟槽栅极结构31在第一方向x上等间隔地排列，并且在第二方向y上延伸。多个沟槽栅极结构31各自具有：第一沟槽311、栅极电极312和埋入电极313。
如图8所示，第一沟槽311成为从厚度方向z上的多个体区域33、与多个源极区域34及多个体接触区域35的边界面向半导体基板11掘入的槽。栅极电极312和埋入电极313以在厚度方向z上彼此远离的状态收纳于第一沟槽311。埋入电极313在厚度方向z上相对于栅极电极312而言位于靠近半导体基板11的一侧。栅极电极312和埋入电极313例如是多晶硅。栅极电极312和埋入电极313在第二方向y上延伸。
如图8所示，在栅极电极312上形成有在厚度方向z上向远离埋入电极313的一侧凹陷的凹部312A。凹部312A在第二方向y上延伸。在埋入电极313上形成有与凹部312A对置的上端部313A。上端部313A的第一方向x上的尺寸比除去上端部313A的埋入电极313的该尺寸小。上端部313A收纳于凹部312A。
如图8所示，在多个第一沟槽311中埋入有栅极绝缘膜32。因此，栅极电极312和埋入电极313被栅极绝缘膜32覆盖。栅极绝缘膜32例如是氧化硅。栅极电极312和埋入电极313通过栅极绝缘膜32彼此电绝缘。由此，栅极电极312和埋入电极313成为相对于沟槽栅极结构31的外部实施了电绝缘的结构。多个第一沟槽311中所埋入的栅极绝缘膜32各自具有：厚膜部321、薄膜部322和夹设部323。
如图8所示，厚膜部321将埋入电极313中的除去上端部313A的部分覆盖。厚膜部321与外延层12相接。薄膜部322将栅极电极312中的除去凹部312A的部分覆盖。薄膜部322的第一方向x上的厚度t2比厚膜部321的第一方向x上的厚度t1小(t2＜t1)。夹设部323位于栅极电极312的凹部312A、与埋入电极313的上端部313A之间。夹设部323的厚度方向z上的厚度t3比厚膜部321的厚度t1小，且比薄膜部322的厚度t2大(t2＜t3＜t1)。夹设部323的厚度t3与薄膜部322的厚度t2也可以相等。
如图8所示，在半导体元件A10的示例中，第一沟槽311构成为相对于厚度方向z以均一断面延伸。除了本结构以外，第一沟槽311也可以构成为，从第二方向y来看，第一沟槽311的第一方向x上的尺寸朝向半导体基板11逐渐变小而具有锥度。
如图7和图8所示，多个体区域33层叠于外延层12。多个体区域33是p-型半导体层。多个体区域33在第二方向y上延伸。多个体区域33各自(但是，多个体区域33中的位于第一方向x的两侧的一对该体区域33除外)被多个沟槽栅极结构31中的在第一方向x上彼此相邻的两个该沟槽栅极结构31夹持。多个被两个该沟槽栅极结构31夹持的体区域33中的任一个与分别埋入该两个沟槽栅极结构31的栅极绝缘膜32的薄膜部322相接。
如图7和图8所示，多个源极区域34、及多个体接触区域35层叠于多个体区域33。多个源极区域34是n+型半导体层。多个体接触区域35是p+型半导体层。在相对于第二方向y正交的任意的断面中，多个源极区域34的任一个与多个沟槽栅极结构31各自的该沟槽栅极结构31的第一方向x的一侧相邻。相应地，多个体接触区域35的任一个与该沟槽栅极结构31的第一方向x的另一侧相邻。如图9所示，沿着厚度方向z来看，在多个沟槽栅极结构31中的被相邻的两个该沟槽栅极结构31夹持的区域，多个源极区域34、及多个体接触区域35在第一方向x上彼此相接。相应地，在该区域，多个源极区域34、及多个体接触区域35在第二方向y上交替地配置并且彼此相接。因此，沿着厚度方向z来看，多个源极区域34、及多个体接触区域35在该区域呈现方格图案。多个源极区域34、及多个体接触区域35被栅极绝缘膜32覆盖。多个体接触区域35可以置换为采用p型半导体层的多个体区域33。
DTI结构36(DTI；Deep Trench Isolation：深沟槽隔离)如图7所示那样，从厚度方向z上的外延层12与层间绝缘膜13的边界面向半导体基板11延伸。DTI结构36的底部比多个沟槽栅极结构31的底部更靠近半导体基板11。如图2所示，沿着厚度方向z来看，DTI结构36呈围绕于多个沟槽栅极结构31周围的框状。由此，开关电路30通过DTI结构36与控制电路40区分。相应地，在半导体元件A10的示例中，开关电路30通过DTI结构36区分为两个区域。DTI结构36具有第二沟槽361和绝缘体362。
如图7所示，第二沟槽361成为从厚度方向z上的外延层12与层间绝缘膜13的边界面向半导体基板11掘入的槽。绝缘体362收纳于第二沟槽361。绝缘体362例如是多晶硅或氧化硅。在第二沟槽361中埋入有栅极绝缘膜32。绝缘体362被栅极绝缘膜32覆盖。在半导体元件A10的示例中，对于作为对开关电路30进行区分的手段而采用DTI结构36的情况进行了说明，但是除了该手段之外，也可以采用通过对外延层12的一部分进行置换而形成的p型扩散区域。
如图7所示，层间绝缘膜13具有：第一膜13A、第二膜13B、第三膜13C以及第四膜13D。第一膜13A层叠于栅极绝缘膜32。如图8所示，在多个沟槽栅极结构31分别在厚度方向z上通过栅极电极312、与多个源极区域34及多个体接触区域35之间的台阶差形成有凹槽314。第一膜13A进入到多个凹槽314中。第二膜13B层叠于第一膜13A。第三膜13C层叠于第二膜13B。第四膜13D层叠于第三膜13C。在第四膜13D形成有贯通于厚度方向z的多个开口部131。多个开口部131的位置和大小与钝化膜15的多个开口部151的位置和大小对应。因此，多个开口部131与多个开口部151连通。
如图7所示，配线层14具有：第一配线层141、多个第一导柱142、第二配线层143以及多个第二导柱144。第一配线层141在第一膜13A上形成，并且被第二膜13B覆盖。多个第一导柱142埋入于第一膜13A。多个第一导柱142与第一配线层141、多个源极区域34及多个体接触区域35连接。第二配线层143在第三膜13C上形成。第二配线层143的周缘被第四膜13D覆盖。第二配线层143的没有被第四膜13D覆盖的部分从设置于第四膜13D的开口部131、和设置于钝化膜15的开口部151双方露出，且该露出的部分被基底层29覆盖。多个第二导柱144埋入于第二膜13B和第三膜13C。多个第二导柱144与第一配线层141、第二配线层143连接。
接下来，基于图10对在元件主体10的外延层12中构成的开关电路30和控制电路40的电路结构进行说明。
如上所述，在半导体元件A10的示例中，开关电路30被DTI结构36区分为两个区域。因此，开关电路30由两个MOSFET构成。这些MOSFET在背面电极22与主面电极21的导电路径中并联连接。
在半导体元件A10的示例中，开关电路30示出了用于下臂电路(低侧区域)的情况。因此，背面电极22是流通开关电路30的漏极电流的OUT电极。主面电极21是流通开关电路30的源极电流的GND电极。另外，输入电极23是被施加用于驱动开关电路30的栅极电压的IN电极。输入电极23与开关电路30的栅极(多个沟槽栅极结构31的栅极电极312)导通。
控制电路40具备：低电压防止电路41、过热保护电路42、过电流保护电路43、有源钳位电路44、第一电阻R1、第二电阻R2、第三电阻R3以及二极管D。其中，低电压防止电路41、过热保护电路42、过电流保护电路43、第一电阻R1以及二极管D在输入电极23与主面电极21的导电路径中彼此并联连接。过电流保护电路43也与开关电路30的源极导通。二极管D例如是肖特基势垒二极管。第二电阻R2在输入电极23与开关电路30的栅极的导电路径中，连接于低电压防止电路41与过热保护电路42之间。第三电阻R3在输入电极23与开关电路30的栅极的导电路径中，连接于过电流保护电路43与该栅极之间。有源钳位电路44在背面电极22与开关电路30的栅极(第三电阻R3与该栅极的导电路径)之间连接。
当输入电极23与主面电极21之间的电位差、即施加于开关电路30的栅极的栅极电压低于预定的值时，低电压防止电路41使开关电路30的驱动停止。由此，能够防止开关电路30误动作。
在对构成开关电路30的漏极区域的元件主体10的半导体基板11和外延层12的温度进行检测而该温度高于预定的值的情况下，过热保护电路42使开关电路30的驱动停止。由此，能够避免开关电路30的温度过度上升，从而保护开关电路30。
在对开关电路30的源极电流进行检测而该电流大于预定的值的情况下，过电流保护电路43使开关电路30的驱动停止。由此，能够避免主要因为臂短路等而在开关电路30中过度地流通电流，从而保护开关电路30。
有源钳位电路44例如包含串联连接的齐纳二极管和二极管。它们反向偏置连接。由此，当开关电路30的漏极－源极间施加有过度的浪涌电压时，则能够通过有源钳位电路44使开关电路30关闭，从而抑制该浪涌电压。
接下来，基于图11～图20对半导体元件A10的一例制造方法进行说明。此外，图11～图20(但是图19除外)的断面位置与图3的断面位置相同。
首先，如图11所示，在晶圆状的半导体基板11上层叠：外延层12、层间绝缘膜13、配线层14以及钝化膜15，从而形成元件主体10，之后形成将元件主体10的主面10A覆盖的基底层29。基底层29是通过在主面10A上采用溅射法依次层叠阻挡层291、种层292而形成。阻挡层291为钛。种层292为铜。
接下来，如图12所示，通过第一抗蚀剂层81形成将基底层29的一部分覆盖的掩模。该掩模可通过在使用旋涂机在基底层29上涂布了第一抗蚀剂层81之后采用光刻法成形来形成。
接下来，如图13所示，在从由第一抗蚀剂层81形成的掩模露出的基底层29上层叠：主面电极21的第一部211、和输入电极23的第一层231。第一部211和第一层231通过以基底层29为导电路径的电解镀敷进行层叠。第一部211和第一层231均为铜。在层叠了第一部211和第一层231之后将第一抗蚀剂层81除去。
接下来，如图14所示，通过第二抗蚀剂层82在基底层29、主面电极21的第一部211以及输入电极23的第一层231各自的一部分形成掩模。该掩模可通过在使用旋涂机在基底层29、第一部211和第一层231上涂布了第二抗蚀剂层82之后采用光刻法成形来形成。
接下来，如图15所示，在从由第二抗蚀剂层82形成的掩模露出的主面电极21的第一部211上使第二部212以第一层212A、第二层212B的顺序层叠。同样地，在从由第二抗蚀剂层82形成的掩模露出的输入电极23的第一层231上依次层叠第二层232和第三层233。这些层叠通过以基底层29为导电路径的电解镀敷来进行。第一层212A和第二层232为镍。第二层212B和第三层233为钯。在进行了这些层叠之后将第二抗蚀剂层82除去。通过本工序完成了主面电极21和输入电极23的形成。
接下来，如图16所示，将没有被主面电极21和输入电极23覆盖的基底层29除去。基底层29通过湿蚀刻被除去。之后，形成将元件主体10的主面10A、与主面电极21及输入电极23各自的侧面覆盖的钝化膜15和表面保护膜25。钝化膜15可通过相对于主面10A以氧化硅膜、氮化硅膜的顺序采用等离子CVD(Chemical Vapor Deposition：化学气相沉积)进行成膜来形成。表面保护膜25通过涂布聚酰亚胺而形成。
接下来，如图17所示，将元件主体10的半导体基板11的一部分除去。该除去可通过在以胶带等将主面电极21、输入电极23及表面保护膜25覆盖之后，在厚度方向z上对半导体基板11进行研削来进行。通过将半导体基板11的一部分除去而在元件主体10上显露出背面10B。
接下来，如图18所示，形成将元件主体10的背面10B覆盖的背面电极22。在形成背面电极22时，如图19所示，通过溅射法或者真空蒸镀在背面10B上层叠多个金属层83。按照距离背面10B由近到远的顺序，多个金属层83包含：第一金属层831、第二金属层832、第三金属层833以及第四金属层834。第一金属层831为金。第二金属层832为镍。第三金属层833为银。第四金属层834为金。之后，对多个金属层83进行热处理。由此，如图6所示，形成背面电极22、以及半导体基板11的硅化物层111。背面电极22的第一层221的主要部分是第三金属层833。背面电极22的第二层222是第四金属层834。硅化物层111是由第二金属层832、与半导体基板11的成分中所含的硅进行金属结合而形成。在图6中，第一金属层831成为向半导体基板11、硅化物层111及第一层221扩散的状态。
最后，如图20所示，通过沿着切断线L将背面电极22、半导体基板11、外延层12、层间绝缘膜13、钝化膜15以及表面保护膜25切断，从而获得半导体元件A10。该切断可通过刀切进行。
＜半导体装置B10＞
基于图21～图29对半导体装置B10进行说明。这些图中所示的半导体装置B10具备：半导体元件A10、晶片焊垫51、多个端子52、多个第一引线61、第二引线62以及封固树脂70。半导体装置B10是在电动机的驱动源、车辆的电装部件等中使用的IPD。如图21所示，在半导体装置B10的示例中，该装置的结构形式为SOP(Single Outline Package：单一外形封装)。此外，半导体装置B10的结构形式不限于SOP。并且，图20为了便于理解而透过了封固树脂70。在图22中将透过的封固树脂70以虚拟线(双点划线)表示。
如图22、图26和图28所示，在晶片焊垫51上搭载有半导体元件A10。在制造半导体装置B10时，晶片焊垫51与多个端子52均由相同的导线框构成。该导线框例如为铜或铜合金。如图22所示，晶片焊垫51具有主体部511和一对悬吊部512。
如图22所示，主体部511沿着厚度方向z来看呈矩形状。如图22、图23、图26和图28所示，主体部511具有焊垫主面51A和焊垫背面51B。焊垫主面51A在厚度方向z上朝向与元件主体10的主面10A相同侧。在焊垫主面51A上实施了例如银镀敷。在焊垫主面51A与半导体元件A10的背面电极22之间夹设有接合层59。接合层59具有导电性。在半导体元件A10中，接合层59例如是以锡(Sn)和银为主成分的无铅焊料。由此，背面电极22经由接合层59与晶片焊垫51导通。焊垫背面51B朝向与焊垫主面51A相反侧。焊垫背面51B从封固树脂70露出。焊垫背面51B用于将半导体装置B10安装于配线基板时。在焊垫背面51B上实施了例如锡镀敷。在半导体装置B10中，晶片焊垫51与图10所示半导体元件A10的OUT端子对应。
如图22所示，一对悬吊部512与主体部511的第一方向x的两侧相连。一对悬吊部512沿着厚度方向z来看呈在第一方向x上延伸的帯状。如图28所示，一对悬吊部512从第一方向x来看呈鸥翼状弯曲。在制造半导体装置B10时，一对悬吊部512相当于使主体部511支撑于导线框的部分。如图22和图25所示，一对悬吊部512各自具有朝向第一方向x的端面512A。一对端面512A从封固树脂70露出。
如图22所示，多个端子52与晶片焊垫51远离。在半导体装置B10的示例中，多个端子52包括：一对第一端子521、一对第二端子522、一对第三端子523、以及一对第四端子524。
如图22和图27所示，一对第一端子521在半导体装置B10中配置于第一方向x的两侧。一对第一端子521各自具有：焊垫部521A和露出部521B。焊垫部521A被封固树脂70覆盖。沿着厚度方向z来看，一对焊垫部521A的形状相对于沿着第二方向y的虚拟轴呈线对称。在焊垫部521A的表面实施了例如银镀敷。露出部521B从封固树脂70露出。沿着厚度方向z来看，露出部521B从焊垫部521A起在第一方向x上延伸。如图23所示，露出部521B从第二方向y来看呈鸥翼状弯曲。一对露出部521B的形状相同。露出部521B用于将半导体装置B10安装于配线基板时。在露出部521B的表面实施了例如锡镀敷。
如图22和图26所示，一对第二端子522在第一方向x上配置于一对第一端子521之间。一对第二端子522各自具有：焊垫部522A和露出部522B。焊垫部522A被封固树脂70覆盖。一对焊垫部522A的形状相同。在焊垫部522A的表面实施了例如银镀敷。露出部522B从封固树脂70露出。沿着厚度方向z来看，露出部522B从焊垫部522A起在第一方向x上延伸。一对露出部522B的形状与一对露出部521B的形状相同。露出部522B用于将半导体装置B10安装于配线基板时。在露出部522B的表面实施了例如锡镀敷。
如图22和图27所示，一对第三端子523在第二方向y上相对于晶片焊垫51在与一对第一端子521相反侧配置。一对第三端子523在第二方向y上与一对第一端子521对置。一对第三端子523各自具有：焊垫部523A和露出部523B。焊垫部523A被封固树脂70覆盖。沿着厚度方向z来看，一对焊垫部523A的形状相对于沿着第二方向y的轴呈线对称。在焊垫部523A的表面实施了例如银镀敷。露出部523B从封固树脂70露出。沿着厚度方向z来看，露出部523B从焊垫部523A起在第一方向x上延伸。一对露出部523B的形状与一对露出部521B的形状相同。露出部523B用于将半导体装置B10安装于配线基板时。在露出部523B的表面实施了例如锡镀敷。
如图22和图26所示，一对第四端子524在第二方向y上相对于晶片焊垫51在与一对第二端子522相反侧配置。一对第四端子524在第一方向x上配置于一对第三端子523之间。一对第四端子524在第二方向y上与一对第二端子522对置。一对第四端子524各自具有：焊垫部524A和露出部524B。焊垫部524A被封固树脂70覆盖。一对焊垫部524A的形状相同。在焊垫部524A的表面实施了例如银镀敷。露出部524B从封固树脂70露出。沿着厚度方向z来看，露出部524B从焊垫部524A起在第一方向x上延伸。一对露出部524B的形状与一对露出部521B的形状相同。露出部524B用于将半导体装置B10安装于配线基板时。在露出部523B的表面实施了例如锡镀敷。
如图22和图26所示，多个第一引线61与主面电极21的多个第二部212、多个端子52中的一对第一端子521的任一个的焊垫部521A、及一对第二端子522的焊垫部522A接合。多个第一引线61的成分含铜。由此，主面电极21经由多个第一引线61与一对第一端子521的任一个、一对第二端子522导通。在半导体装置B10中，一对第一端子521的任一个、一对第二端子522与图10所示半导体元件A10的GND端子对应。
如图29所示，在多个第一引线61各自的前端形成有与主面电极21的多个第二部212的任一个的第二层212B接合的键合部611。多个第一引线61分别通过引线键合而形成。键合部611是在引线键合时最初形成的球状的部分。
如图22所示，第二引线62与输入电极23、一对第一端子521中的不与多个第一引线61接合的该第一端子521的焊垫部521A接合。在半导体装置B10的示例中，第二引线62的成分含铜。第二引线62的成分也可以代替铜而含金。由此，输入电极23经由第二引线62与该第一端子521导通。在半导体装置B10中，该第一端子521与图10所示的半导体元件A10的IN端子对应。
如图26～图28所示，封固树脂70将半导体元件A10、多个第一引线61、第二引线62、晶片焊垫51及多个端子52各自的一部分覆盖。封固树脂70由黑色的包含环氧树脂的材料构成。封固树脂70具有顶面71、底面72、一对第一侧面731、以及一对第二侧面732。
如图26～图28所示，顶面71在厚度方向z上相对于半导体元件A10的元件主体10朝向主面电极21所在的一侧。底面72朝向与顶面71相反侧。从底面72露出了晶片焊垫51的主体部511的焊垫背面51B。由此，半导体装置B10构成为，晶片焊垫51的一部分从封固树脂70露出。底面72呈围绕焊垫背面51B的框状。
如图22～图25所示，一对第一侧面731在第二方向y上彼此远离。一对第一侧面731分别在厚度方向z的两侧与顶面71和底面72相连。从一对第一侧面731中一方的该第一侧面731露出了：一对第一端子521的露出部521B、以及一对第二端子522的露出部522B。从一对第一侧面731中另一方的该第一侧面731露出了：一对第三端子523的露出部523B、以及一对第四端子524的露出部524B。
如图22～图25所示，一对第二侧面732在第一方向x上彼此远离。一对第二侧面732分别在厚度方向z的两侧与顶面71和底面72相连。一对第二侧面732分别在第二方向y的两侧与一对第一侧面731相连。从一对第二侧面732露出了晶片焊垫51的一对悬吊部512的端面512A。
接下来，对半导体元件A10和半导体装置B10的作用效果进行说明。
在半导体元件A10中，与元件主体10导通的主面电极21具有：在元件主体10的主面10A上设置的第一部211、以及与第一部211相接地设置的多个第二部212。多个第二部212从第一部211向厚度方向z的主面10A朝向侧突出。沿着厚度方向z来看，多个第二部212的合计面积比包含与多个第二部212重叠的部分的第一部211的面积小。由此，能够相对于第一部211的体积而言使多个第二部212的合计体积较小，从而抑制由温度引起的主面电极21的体积变化。因此，能够抑制在半导体元件A10中发生的相对于厚度方向z的翘曲。因此，采用半导体元件A10能够提高散热性并抑制翘曲。
主面电极21的第一部211的成分含铜。由此，使得主面电极21的导热率比较大，从而能够提高半导体元件A10的散热性。为了实现半导体元件A10的散热性的提高，沿着厚度方向z来看，主面电极21的面积相对于元件主体10的主面10A的面积的比例优选为50％以上90％以下。此外，从厚度方向z来看，主面电极21的面积优选为1.0mm2以上，这有助于实现半导体元件A10的散热性的提高。
在元件主体10中构成有：开关电路30、和与开关电路30导通的控制电路40。由此，半导体元件A10不仅具备开关电路30，而且兼具对开关电路30的控制功能。另外，主面电极21与开关电路30重叠。由此，能够更加高效地使因驱动开关电路30而产生的热散逸。
半导体装置B10具备：半导体元件A10、搭载半导体元件A10的晶片焊垫51、以及介于晶片焊垫51与半导体元件A10的背面电极22之间并且具有导电性的接合层59。如上所述，抑制了半导体元件A10的翘曲，因此能够防止半导体元件A10相对于晶片焊垫51的接合强度的降低。此外，半导体装置B10具备：与晶片焊垫51远离的端子52、以及与半导体元件A10的主面电极21的多个第二部212的任一个和端子52接合的引线(多个第一引线61的任一个)。该引线的成分含铜。由此，在半导体装置B10中，能够进一步提高半导体元件A10的散热性。
在半导体元件A10中，主面电极21的多个第二部212各自具有：层叠于第一部211的第一层212A、以及层叠于第一层212A的第二层212B。第一层212A和第二层212B各自的成分均包含金属元素。第二层212B的成分中所含的金属元素与第一层212A的成分中所含的金属元素不同。由此，在半导体装置B10中，在第一部211、及第一引线61各自的成分含铜的情况下，也能够通过引线键合使多个第一引线61的任一个相对于多个第二部212的任一个切实地接合。多个第二部212具有通过多个第一引线61的接合而使作用于元件主体10的热冲击等缓和的效果。此时优选，第一层212A的成分含镍，并且第二层212B的成分含钯。
半导体元件A10还具备基底层29，该基底层29介于元件主体10的主面10A、与主面电极21的第一部211之间。基底层29具有：与主面10A相接的阻挡层291、以及介于阻挡层291与第一部211之间的种层292。由此，能够通过以基底层29为导电路径的电解镀敷，容易地形成主面电极21。并且能够利用阻挡层291防止构成主面电极21的金属向元件主体10扩散。
半导体元件A10还具备背面电极22，该背面电极22设置于元件主体10的背面10B，并且与元件主体10导通。在元件主体10(半导体基板11)形成有包含背面10B并且与背面电极22相接的硅化物层111。硅化物层111的成分包含硅和不同于硅的金属元素。如果采用这种结构，则能够使背面电极22相对于背面10B的接合力提高。硅化物层111的成分中所含的不同于硅的金属元素优选为镍。
〔第二实施方式〕
基于图30和图31，对本公开第二实施方式的半导体元件A20、和具备半导体元件A20的半导体装置B20进行说明。在这些图中，针对与上述的半导体元件A10和半导体装置B10相同或类似的要素标记相同符号并省略重复说明。这里，图30的断面位置与图4的断面位置相同。图31的断面位置与图29的断面位置相同。
＜半导体元件A20＞
基于图30对半导体元件A20进行说明。在半导体元件A20中，主面电极21的多个第二部212的结构与上述的半导体元件A10的该结构不同。
如图30所示，主面电极21的多个第二部212各自具有：第一层212A、第二层212B以及第三层212C。
如图30所示，第一层212A在主面电极21的第一部211上层叠。第一层212A的成分含铜。
如图30所示，第二层212B层叠于第一层212A。第二层212B的成分包含金属元素。第二层212B的成分中所含的金属元素与第一层212A的成分中所含的金属元素即铜不同。第二层212B的成分含镍。
如图30所示，第三层212C层叠于第二层212B。第三层212C的成分包含与第一层212A的成分中所含的金属元素即铜、第二层212B的成分中所含的金属元素都不相同的金属元素。第三层212C的成分含钯。第三层212C的成分也可以代替钯而含金。
＜半导体装置B20＞
基于图31对半导体装置B20进行说明。半导体装置B20在半导体装置B10的晶片焊垫51上代替上述的半导体元件A10而搭载有半导体元件A20。
如图31所示，对于多个第一引线61各自而言，键合部611与第二部212(主面电极21)的第三层212C接合。
接下来，对半导体元件A20和半导体装置B20的作用效果进行说明。
在半导体元件A20中，与元件主体10导通的主面电极21具有：在元件主体10的主面10A上设置的第一部211、和与第一部211相接地设置的多个第二部212。多个第二部212从第一部211向厚度方向z的主面10A朝向侧突出。沿着厚度方向z来看，多个第二部212的合计面积比包含与多个第二部212重叠的部分的第一部211的面积小。因此，采用半导体元件A20也能够提高散热性并抑制翘曲。
半导体装置B20具备：半导体元件A20、搭载半导体元件A20的晶片焊垫51、以及介于晶片焊垫51与半导体元件A20的背面电极22之间并且具有导电性的接合层59。如上所述，抑制了半导体元件A20的翘曲，因此能够防止半导体元件A20相对于晶片焊垫51的接合强度的降低。此外，半导体装置B20具备：与晶片焊垫51远离的端子52、以及与半导体元件A20的主面电极21的多个第二部212的任一个和端子52接合的引线(多个第一引线61的任一个)。该引线的成分含铜。由此，在半导体装置B20中，也能够进一步提高半导体元件A20的散热性。
在半导体元件A20中，主面电极21的多个第二部212各自具有：层叠于第一部211的第一层212A、层叠于第一层212A的第二层212B、以及层叠于第二层212B的第三层212C。第一层212A的成分含铜。第二层212B的成分中所含的金属元素与第一层212A的成分中所含的金属元素不同。即、第二层212B的成分中所含的金属元素异于铜。第三层212C的成分包含与第一层212A的成分中所含的金属元素、第二层212B的成分中所含的金属元素都不相同的金属元素。即，第三层212C的成分中所含的金属元素异于铜。由此，在半导体装置B20中，在第一部211、多个第二部212的第一层212A、以及多个第一引线61各自的成分含铜的情况下，也能够通过引线键合使多个第一引线61的任一个相对于多个第二部212的任一个切实地接合。此时优选，第二层212B的成分含镍，并且第三层212C的成分含钯。
〔第三实施方式〕
基于图32～图34，对本公开第三实施方式的半导体元件A30、和具备半导体元件A30的半导体装置B30进行说明。在这些图中，针对与上述的半导体元件A10和半导体装置B10相同或类似的要素标记相同的符号并省略重复说明。这里，图32的断面位置与图4的断面位置相同。图33的断面位置与图29的断面位置相同。图34的放大前的断面位置与图28的断面位置相同。
＜半导体元件A30＞
基于图32对半导体元件A30进行说明。在半导体元件A30中，主面电极21的多个第二部212的结构与上述的半导体元件A10的该结构不同。
如图32所示，主面电极21的多个第二部212各自具有：第一层212A、第二层212B、第三层212C以及第四层212D。
如图32所示，第一层212A在主面电极21的第一部211上层叠。第一层212A的成分含铜。
如图32所示，第二层212B层叠于第一层212A。第二层212B的成分包含金属元素。第二层212B的成分中所含的金属元素与第一层212A的成分中所含的金属元素即铜不同。第二层212B的成分含镍。
如图32所示，第三层212C层叠于第二层212B。第三层212C的成分包含与第一层212A的成分中所含的金属元素即铜、第二层212B的成分中所含的金属元素都不相同的金属元素。第三层212C的成分含钯。
如图32所示，第四层212D层叠于第三层212C。第四层212D的成分包含与第一层212A的成分中所含的金属元素即铜、第二层212B的成分中所含的金属元素、第三层212C的成分中所含的金属元素都不相同的金属元素。第四层212D的成分含金。
＜半导体装置B30＞
基于图33和图34对半导体装置B30进行说明。半导体装置B30在半导体装置B30的晶片焊垫51上代替上述的半导体元件A10而搭载有半导体元件A30。此外，在半导体装置B20中，接合层59的结构与上述的半导体装置B10的该结构不同。
如图33所示，对于多个第一引线61各自而言，键合部611与第二部212(主面电极21)的第四层212D接合。
在半导体元件A30中，图34所示的接合层59包含银的烧结体。接合层59的成分不含锡。
接下来，对半导体元件A30和半导体装置B30的作用效果进行说明。
在半导体元件A30中，与元件主体10导通的主面电极21具有：在元件主体10的主面10A上设置的第一部211、和与第一部211相接地设置的多个第二部212。多个第二部212从第一部211向厚度方向z的主面10A朝向侧突出。沿着厚度方向z来看，多个第二部212的合计面积比包含与多个第二部212重叠的部分的第一部211的面积小。因此，采用半导体元件A30也能够提高散热性并抑制翘曲。
半导体装置B30具备：半导体元件A30、搭载半导体元件A30的晶片焊垫51、以及介于晶片焊垫51与半导体元件A30的背面电极22之间并且具有导电性的接合层59。如上所述，抑制了半导体元件A30的翘曲，因此能够防止半导体元件A30相对于晶片焊垫51的接合强度的降低。此外，半导体装置B30具备：与晶片焊垫51远离的端子52、以及与半导体元件A30的主面电极21的多个第二部212的任一个和端子52接合的引线(多个第一引线61的任一个)。该引线的成分含铜。由此，在半导体装置B30中，也能够进一步提高半导体元件A30的散热性。
在半导体元件A30中，主面电极21的多个第二部212各自具有：层叠于第一部211的第一层212A、层叠于第一层212A的第二层212B、层叠于第二层212B的第三层212C、以及层叠于第三层212C的第四层212D。第一层212A的成分含铜。第二层212B的成分中所含的金属元素与第一层212A的成分中所含的金属元素不同。即，第二层212B的成分中所含的金属元素异于铜。第三层212C的成分包含与第一层212A的成分中所含的金属元素、第二层212B的成分中所含的金属元素都不相同的金属元素。即，第三层212C的成分中所含的金属元素异于铜。第四层212D的成分包含与第一层212A的成分中所含的金属元素、第二层212B的成分中所含的金属元素、第三层212C的成分中所含的金属元素都不相同的金属元素。即，第四层212D的成分中所含的金属元素异于铜。由此，在半导体装置B30中，在第一部211、多个第二部212的第一层212A、以及多个第一引线61各自的成分含铜的情况下，也能够通过引线键合使多个第一引线61的任一个相对于多个第二部212的任一个切实地接合。此时优选，第二层212B的成分含镍，并且第三层212C的成分含钯。
此外优选，第四层212D的成分含金。在如图18和图19所示的半导体元件A10的背面电极22的制造工序中，当通过热处理在元件主体10(半导体基板11)上形成硅化物层111时，则对于多个第二部212各自而言，存在第二层212B的成分中所含的金属元素即镍向第三层212C扩散的情况。在图31所示的情况下，当通过引线键合使多个第一引线61的任一个相对于扩散有镍的第三层212C接合时，则会发生键合部611相对于具有该第三层212C的多个第二部212的任一个的接合不良。因此，当如图33所示那样通过引线键合使多个第一引线61的任一个相对于第四层212D接合时，则能够防止键合部611相对于具有该第四层212D的多个第二部212的任一个的接合不良。这是因为，第四层212D的成分含金，从而防止了扩散于第三层212C镍进一步扩散到第四层212D的情况。
本公开不限于上述的实施方式。本公开的各部的具体结构可进行多种设计变更。
本公开的各种实施方式可规定为以下的附记。
附记1.一种半导体元件，其具备：
元件主体，其具有朝向厚度方向的主面；以及
主面电极，其与上述元件主体导通，
上述主面电极具有：第一部，其设置在上述主面上；以及多个第二部，其与上述第一部相接地设置，并且在相对于上述厚度方向正交的方向上彼此远离，
沿着上述厚度方向观察，上述多个第二部的合计面积比包含与上述多个第二部重叠的部分的上述第一部的面积小。
附记2.附记1所述的半导体元件，
上述第一部的成分包含铜。
附记3.附记2所述的半导体元件，
还具备基底层，该基底层介于上述主面与上述第一部之间，
上述基底层具有：阻挡层，其与上述主面相接；以及种层，其介于上述阻挡层与上述第一部之间，
上述种层的成分与上述第一部的成分相同。
附记4.附记2或3所述的半导体元件，
沿着上述厚度方向观察，上述多个第二部的合计面积相对于包含与上述多个第二部重叠的部分的上述第一部的面积的比例为20％以上50％以下。
附记5.附记4所述的半导体元件，
沿着上述厚度方向观察，上述主面电极的面积相对于上述主面的面积的比例为50％以上90％以下。
附记6.附记2至5中任一项所述的半导体元件，
在上述元件主体构成有开关电路和与上述开关电路导通的控制电路，
沿着上述厚度方向观察，上述主面电极与上述开关电路重叠。
附记7.附记6所述的半导体元件，
还具备输入电极，该输入电极设置于上述主面并且与上述控制电路导通，
上述输入电极与上述主面电极远离。
附记8.附记1至7中任一项所述的半导体元件，
上述多个第二部各自具有：第一层，其层叠于上述第一部；以及第二层，其层叠于上述第一层，
上述第一层及上述第二层各自的成分都包含金属元素，
上述第二层的成分中所含的金属元素与上述第一层的成分中所含的金属元素不同。
附记9.附记8所述的半导体元件，
上述第一层的成分包含镍。
附记10.附记9所述的半导体元件，
上述第二层的成分包含钯。
附记11.附记8所述的半导体元件，
上述多个第二部各自具有第三层，该第三层层叠于上述第二层，
上述第一层的成分包含铜，
上述第三层的成分包含与上述第一层的成分中所含的金属元素、以及上述第二层的成分中所含的金属元素都不相同的金属元素。
附记12.附记11所述的半导体元件，
上述第二层的成分包含镍。
附记13.附记12所述的半导体元件，
上述第三层的成分包含钯。
附记14.附记11至13中任一项所述的半导体元件，
上述多个第二部各自具有第四层，该第四层层叠于上述第三层，
上述第四层的成分包含与上述第一层的成分中所含的金属元素、上述第二层的成分中所含的金属元素、以及上述第三层的成分中所含的金属元素都不相同的金属元素。
附记15.附记14所述的半导体元件，
上述第四层的成分包含金。
附记16.附记1至15中任一项所述的半导体元件，
上述元件主体具有朝向与上述主面相反侧的背面，
还具备背面电极，该背面电极设置于上述背面并且与上述元件主体导通，
在上述元件主体形成有硅化物层，该硅化物层包含上述背面并且与上述背面电极相接，
上述硅化物层的成分包含硅和不同于硅的金属元素。
附记17.附记16所述的半导体元件，
上述硅化物层的成分包含硅及镍。
附记18.一种半导体装置，其具备：
附记16或17所述的半导体元件；
晶片焊垫，其供上述半导体元件搭载；
接合层，其介于上述晶片焊垫与上述背面电极之间并且具有导电性；
端子，其从上述晶片焊垫远离；以及
引线，其与上述多个第二部中任一个和上述端子接合，
上述引线的成分包含铜。
附记19.附记18所述的半导体装置，
上述接合层包含银的烧结体。
附记20.附记18或19所述的半导体装置，
还具备封固树脂，该封固树脂覆盖上述半导体元件及上述引线，
上述晶片焊垫的一部分从上述封固树脂露出。

Claims (20)

1.一种半导体元件，其特征在于，具备：
元件主体，其具有朝向厚度方向的主面；以及
主面电极，其与上述元件主体导通，
上述主面电极具有：第一部，其设置在上述主面上；以及多个第二部，其与上述第一部相接地设置，并且在相对于上述厚度方向正交的方向上彼此远离，
沿着上述厚度方向观察，上述多个第二部的合计面积比包含与上述多个第二部重叠的部分的上述第一部的面积小。
2.根据权利要求1所述的半导体元件，其特征在于，
上述第一部的成分包含铜。
3.根据权利要求2所述的半导体元件，其特征在于，
还具备基底层，该基底层介于上述主面与上述第一部之间，
上述基底层具有：阻挡层，其与上述主面相接；以及种层，其介于上述阻挡层与上述第一部之间，
上述种层的成分与上述第一部的成分相同。
4.根据权利要求2或3所述的半导体元件，其特征在于，
沿着上述厚度方向观察，上述多个第二部的合计面积相对于包含与上述多个第二部重叠的部分的上述第一部的面积的比例为20％以上50％以下。
5.根据权利要求4所述的半导体元件，其特征在于，
沿着上述厚度方向观察，上述主面电极的面积相对于上述主面的面积的比例为50％以上90％以下。
6.根据权利要求2至5中任一项所述的半导体元件，其特征在于，
在上述元件主体构成有开关电路和与上述开关电路导通的控制电路，
沿着上述厚度方向观察，上述主面电极与上述开关电路重叠。
7.根据权利要求6所述的半导体元件，其特征在于，
还具备输入电极，该输入电极设置于上述主面并且与上述控制电路导通，上述输入电极与上述主面电极远离。
8.根据权利要求1至7中任一项所述的半导体元件，其特征在于，
上述多个第二部各自具有：第一层，其层叠于上述第一部；以及第二层，其层叠于上述第一层，
上述第一层及上述第二层各自的成分都包含金属元素，
上述第二层的成分中所含的金属元素与上述第一层的成分中所含的金属元素不同。
9.根据权利要求8所述的半导体元件，其特征在于，
上述第一层的成分包含镍。
10.根据权利要求9所述的半导体元件，其特征在于，
上述第二层的成分包含钯。
11.根据权利要求8所述的半导体元件，其特征在于，
上述多个第二部各自具有第三层，该第三层层叠于上述第二层，
上述第一层的成分包含铜，
上述第三层的成分包含与上述第一层的成分中所含的金属元素、以及上述第二层的成分中所含的金属元素都不相同的金属元素。
12.根据权利要求11所述的半导体元件，其特征在于，
上述第二层的成分包含镍。
13.根据权利要求12所述的半导体元件，其特征在于，
上述第三层的成分包含钯。
14.根据权利要求11至13中任一项所述的半导体元件，其特征在于，
上述多个第二部各自具有第四层，该第四层层叠于上述第三层，
上述第四层的成分包含与上述第一层的成分中所含的金属元素、上述第二层的成分中所含的金属元素、以及上述第三层的成分中所含的金属元素都不相同的金属元素。
15.根据权利要求14所述的半导体元件，其特征在于，
上述第四层的成分包含金。
16.根据权利要求1至15中任一项所述的半导体元件，其特征在于，
上述元件主体具有朝向与上述主面相反侧的背面，
还具备背面电极，该背面电极设置于上述背面并且与上述元件主体导通，
在上述元件主体形成有硅化物层，该硅化物层包含上述背面并且与上述背面电极相接，
上述硅化物层的成分包含硅和不同于硅的金属元素。
17.根据权利要求16所述的半导体元件，其特征在于，
上述硅化物层的成分包含硅及镍。
18.一种半导体装置，其特征在于，具备：
权利要求16或17所述的半导体元件；
晶片焊垫，其供上述半导体元件搭载；
接合层，其介于上述晶片焊垫与上述背面电极之间并且具有导电性；
端子，其从上述晶片焊垫远离；以及
引线，其与上述多个第二部中任一个和上述端子接合，
上述引线的成分包含铜。
19.根据权利要求18所述的半导体装置，其特征在于，
上述接合层包含银的烧结体。
20.根据权利要求18或19所述的半导体装置，其特征在于，
还具备封固树脂，该封固树脂覆盖上述半导体元件及上述引线，
上述晶片焊垫的一部分从上述封固树脂露出。
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